JP2004200573A

JP2004200573A - Electro-optical device, method of manufacturing electro-optical device, projection display device, and electronic apparatus

Info

Publication number: JP2004200573A
Application number: JP2002369952A
Authority: JP
Inventors: Atsuto Yasui; 淳人安井
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2002-12-20
Filing date: 2002-12-20
Publication date: 2004-07-15

Abstract

【課題】支持基板と半導体基板との貼り合わせを十分良好に行うことができ、また遮光層の電位を定電位に固定するためのコンタクトホールをウエットエッチングする際の不都合も解消した、電気光学装置の製造方法などを提供する。
【解決手段】支持基板上に、半導体層を備えた半導体基板を貼り合わせてなる複合基板を用いた電気光学装置の製造方法である。半導体基板２０８に第１絶縁層１２Ｂを形成する工程と、第１絶縁層１２Ｂをパターニングして凹部１１ｂを形成する工程と、凹部１１ｂを形成した第１絶縁層上１２Ｂに、凹部１１ｂを埋め込んだ状態で遮光層材料を成膜する工程と、遮光層材料からなる遮光層材料膜１１を研磨又はエッチバックし、凹部１１ｂ内に遮光層１１ａを形成する工程と、半導体基板２０８の遮光層１１ｂを形成した面側を支持基板に貼り合わせる工程と、を備えている。
【選択図】図４An electro-optical device capable of sufficiently bonding a support substrate and a semiconductor substrate, and eliminating the inconvenience of wet etching a contact hole for fixing the potential of a light-shielding layer to a constant potential. And the like.
A method for manufacturing an electro-optical device using a composite substrate in which a semiconductor substrate provided with a semiconductor layer is attached to a support substrate. Forming the first insulating layer 12B on the semiconductor substrate 208, patterning the first insulating layer 12B to form the concave portion 11b, and filling the concave portion 11b in the first insulating layer 12B on which the concave portion 11b is formed. Forming a light shielding layer material in a state, polishing or etching back the light shielding layer material film 11 made of the light shielding layer material to form a light shielding layer 11a in the concave portion 11b, and forming a light shielding layer 11b of the semiconductor substrate 208. Bonding the formed surface to a support substrate.
[Selection diagram] Fig. 4

Description

【０００１】
【発明の属する技術分野】
本発明は、Silicon On Insulator（以下、「ＳＯＩ」）と略記する。）技術を適用した電気光学装置の製造方法に係り、詳しくは、歩留まりよく製造することができ、高い信頼性が得られる電気光学装置および電気光学装置の製造方法、並びにこの電気光学装置を備えた信頼性の高い投射型表示装置および電子機器に関する。
【０００２】
【従来の技術】
従来、絶縁基体上にシリコンなどからなる半導体薄膜を形成し、その半導体薄膜を半導体デバイスに形成するＳＯＩ技術が知られている（例えば、特許文献１参照）。このＳＯＩ技術は、素子の高速化や低消費電力化、高集積化を図ることができる等の利点を有することから、例えば電気光学装置に好適に用いられている。
ＳＯＩ技術を用いて電気光学装置を製造する場合、光透過性支持基板に単結晶シリコンなどの単結晶半導体層、さらには絶縁層を有する半導体基板を貼り合わせ、研磨等によって薄膜単結晶半導体層を形成し、この薄膜単結晶半導体層を例えば液晶駆動用の薄膜トランジスタ（Thin Film Transistor、以下、「ＴＦＴ」と略記する。）等のトランジスタ素子に形成している。
【０００３】
このようなＳＯＩ技術を用いた電気光学装置としては、従来、例えば液晶プロジェクタ等の投射型表示装置の液晶ライトバルブが知られている。この液晶ライトバルブでは、支持基板が光透過性を有する場合に、表示面側から入射した光が支持基板の裏面側の界面で反射し、ＴＦＴ等のトランジスタ素子のチャネル領域に戻り光として入射することがある。
このような背景から、支持基板の表面側におけるトランジスタ素子領域と対応する位置に、戻り光を遮光するための遮光層が形成された液晶ライトバルブが提案されている。なお、このような支持基板の表面に遮光層が形成された液晶ライトバルブでは、遮光層と定電位源とを電気的に接続することによって遮光層の電位を定電位に固定し、遮光層の電位変動がトランジスタ素子に悪影響を及ぼすことがないようにしている。
【０００４】
このような液晶ライトバルブ（電気光学装置）を製造するには、支持基板の表面に遮光層をパターニングし、この上を絶縁層で覆い、さらにこの絶縁層をＣＭＰ（化学的機械的研磨法）により研磨して遮光層による凹凸を平坦化した後、得られた平坦面に半導体基板を貼り合わせる。そして、半導体基板を構成する単結晶半導体層を研磨などによって薄膜単結晶半導体層とし、この薄膜単結晶半導体層を例えば液晶駆動用のＭＯＳＦＥＴ等のトランジスタ素子に形成している。
また、支持基板上に貼り合わされた半導体基板（薄膜単結晶半導体層）に、ウエットエッチングにより支持基板上に設けた絶縁体層を貫通して上記遮光層に達するコンタクトホールを形成し、このコンタクトホールを介して遮光層と定電位源とを電気的に接続している。
【０００５】
【特許文献１】
特開平１１−８７６６９号公報
【０００６】
【発明が解決しようとする課題】
ところで、前述した電気光学装置の製造方法では、支持基板の表面に遮光層をパターニングし、その上を絶縁層で覆った後、この絶縁層をＣＭＰにより研磨して平坦化しているが、このような絶縁層の研磨では、研磨の対象物がほぼ全て同一の絶縁層であり、したがって研磨のストッパ層として機能するような層がないため、研磨の終点を明確に規定することができないといった課題がある。
【０００７】
また、このように研磨の終点を明確に規定することができないことから、通常は時間等によって研磨を管理し、適宜なところで研磨を終了させているが、その場合、支持基板の中央部と周辺部との間で研磨の進み具合いが微妙に異なってしまい、結果として十分な平坦性が得られないといった課題がある。また、このようなＣＭＰによる研磨では、遮光層上に形成される凸部が通常は島状に形成されているので、研磨の際、遮光層が無い部分でも研磨がある程度進んでしまう。したがって、凸部のみを選択的に研磨することができないことから、研磨する層を極端に厚くしない限り、全体として十分な平坦性が得られないという結果になってしまう。
しかして、このように十分な平坦性が得られない研磨面が半導体基板に貼り合わされると、十分に良好な貼り合わせがなされず、後工程で機械的、熱的、あるいは化学的な処理を行った際に貼り合わせ界面に応力がかかり、甚だしい場合にはこの界面で剥離が起こってしまうといったおそれがあった。
【０００８】
また、遮光層の電位の制御に用いるコンタクトホールを、支持基板上に設けた絶縁体層をウエットエッチングで貫通させて形成するため、このコンタクトホールの形成時に、エッチング液が支持基板と半導体基板との貼り合わせ界面から浸透し、貼り合わせ界面を構成する層までもエッチングしてしまうといった課題がある。このようにして貼り合わせ界面を構成する層がエッチングされると、支持基板と半導体基板とが剥離するなどの不良が発生しやすくなり、製品の歩留まりが低下してしまうことになる。
【０００９】
本発明は上記の課題を解決するためになされたもので、支持基板と半導体基板との貼り合わせを十分良好に行うことができ、また遮光層の電位を定電位に固定するためのコンタクトホールをウエットエッチングする際の不都合も解消した、電気光学装置および電気光学装置の製造方法、さらにこの電気光学装置を備えた投射型表示装置、電子機器を提供することを目的としている。
【００１０】
【課題を解決するための手段】
上記目的を達成するため、本発明の電気光学装置の製造方法は、支持基板上に、半導体層を備えた半導体基板を貼り合わせてなる複合基板を用いた電気光学装置の製造方法であって、上記半導体基板の半導体層の表面側に第１絶縁層を形成する工程と、上記第１絶縁層をパターニングして所定位置に凹部を形成する工程と、上記凹部を形成した第１絶縁層上に、上記凹部を埋め込んだ状態で遮光層材料を成膜する工程と、上記遮光層材料からなる遮光層材料膜を研磨又はエッチバックし、上記凹部内に遮光層を形成する工程と、遮光層を形成した半導体基板の上記遮光層を形成した面側を上記支持基板に貼り合わせる工程と、を備えたことを特徴としている。
【００１１】
この電気光学装置の製造方法によれば、第１絶縁層上に形成した遮光層材料膜を研磨又はエッチバックして、凹部内に遮光層を形成するようにしたので、遮光層材料膜の研磨又はエッチバックの際、遮光層材料膜と凹部の外側の第１絶縁層との材質の違いにより、この第１絶縁層が研磨又はエッチバックのストッパ層として機能する。したがって、膜厚が減少する速さをモニターしておくことなどにより、研磨又はエッチバックの終点を容易に検出することができる。また、このように凹部の外側で第１絶縁層が露出するまで研磨又はエッチバックを行うことにより、この研磨又はエッチバックした面が十分な平坦性を有するものとなり、支持基板との貼り合わせが十分に良好となる。
【００１２】
また、上記電気光学装置の製造方法においては、上記第１絶縁層に凹部を形成する工程と、遮光層材料を成膜する工程との間に、上記第１絶縁層上に窒化珪素膜を形成する工程を備えているのが好ましい。
このようにすれば、遮光層材料膜を研磨又はエッチバックする際に窒化珪素膜がストッパ層として機能することになり、したがって研磨又はエッチバックした面が十分な平坦性を有するものとなり、支持基板との貼り合わせも十分に良好となる。また、遮光層の凹部側の面が窒化珪素膜で覆われることから、この窒化珪素膜によって遮光層の酸化が防止される。
【００１３】
また、上記電気光学装置の製造方法においては、上記遮光層材料膜を研磨又はエッチバックし、上記凹部内に遮光層を形成する工程と、半導体基板を上記支持基板に貼り合わせる工程との間に、上記遮光層を形成した面に第２絶縁層を形成する工程を備えているのが好ましい。
このようにすれば、遮光層の露出面が第２絶縁膜で覆われることにより、貼り合わせ工程時などにおいて遮光層が酸化されるのが防止される。
また、貼り合わせ工程においては、上記第２絶縁層が貼り合わせ膜として機能するようになる。
【００１４】
また、上記電気光学装置の製造方法においては、半導体基板の上記遮光層を形成した面側を上記支持基板に貼り合わせた後に、上記半導体基板側をウエットエッチングすることにより上記遮光層に達するコンタクトホールを形成する工程を備えているのが好ましい。
このようにすれば、貼り合わせ後の複合基板においては、半導体基板側の表面から半導体層、第１絶縁層、遮光層、貼り合わせ界面、支持基板の順に配置されたものとなる。したがって、半導体基板側をウエットエッチングして遮光層に達するコンタクトホールを形成するので、エッチング液が貼り合わせ界面にまで到達せず、よってこの貼り合わせ界面からエッチング液が浸透するという不都合が確実に防止される。
【００１５】
本発明の電気光学装置は、支持基板上に、半導体層を備えた半導体基板を貼り合わせてなる複合基板を用いた電気光学装置であって、上記複合基板は、上記半導体層の一方の側に第１絶縁層を有し、該第１絶縁層内の所定位置に遮光層を有した半導体基板の上記遮光層側の面と、上記支持基板の一方の面とが貼り合わされてなるものであることを特徴としている。
【００１６】
この電気光学装置によれば、複合基板が、第１絶縁層内の所定位置に遮光層を有しているので、例えばこの遮光層の形成を、第１絶縁層をパターニングして所定位置に凹部を形成し、該第１絶縁層上に、上記凹部を埋め込んだ状態で遮光層材料を成膜し、上記遮光層材料からなる遮光層材料膜を研磨又はエッチバックすることで、上記凹部内に遮光層を形成するようにすることができる。そして、その場合に、遮光層材料膜を研磨又はエッチバックする際に第１絶縁層がストッパ層として機能することから、研磨又はエッチバックした面が十分な平坦性を有するものとなり、支持基板との貼り合わせも十分に良好となる。
【００１７】
また、上記電気光学装置においては、上記支持基板が透明でかつ絶縁性であるのが好ましい。
このようにすれば、この電気光学装置が液晶ライトバルブに良好に適用されるようになる。
【００１８】
本発明の投射型表示装置は、光源と、該光源から出射された光を変調する電気光学装置と、該電気光学装置により変調された光を投射面に拡大投影する拡大投影光学系とを有する投射型表示装置において、上記電気光学装置が、上記の製造方法で得られた電気光学装置、あるいは上記電気光学装置であることを特徴としている。
このような投射型表示装置によれば、上記の電気光学装置を備えているので、製造上有利となり、したがって信頼性が高いものとなる。
【００１９】
本発明の電子機器は、上記の製造方法で得られた電気光学装置、あるいは上記電気光学装置を備えたことを特徴としている。
この電子機器によれば、上記の電気光学装置を備えているので、製造上有利となり、したがって信頼性が高いものとなる。
【００２０】
【発明の実施の形態】
（第１実施形態）
（電気光学装置の構造）
以下、本発明に係る第１実施形態について詳細に説明する。
本実施形態においては、本発明の電気光学装置を、ＴＦＴ（トランジスタ素子）をスイッチング素子として用いたアクティブマトリクス型の液晶装置に適用した例を基に説明する。
【００２１】
図１は、液晶装置の画素部（表示領域）を構成するマトリクス状に形成された複数の画素における各種素子、配線等の等価回路である。また、図２は、データ線、走査線、画素電極、遮光層等が形成されたＴＦＴアレイ基板の相隣接する複数の画素群を拡大して示す平面図である。また、図３は、図２のＡ−Ａ’断面図である。
なお、図１〜図３においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならせている。
【００２２】
図１において、液晶装置の画素部を構成するマトリクス状に形成された複数の画素は、マトリクス状に複数形成された画素電極９ａと、これら画素電極９ａを制御するための画素スイッチング用ＴＦＴ（トランジスタ素子）３０とからなり、画像信号が供給されるデータ線６ａが当該画素スイッチング用ＴＦＴ３０のソースに電気的に接続されている。データ線６ａに書き込む画像信号Ｓ１、Ｓ２、…、Ｓｎは、この順で線順次に供給してもよく、相隣接する複数のデータ線６ａに対してグループ毎に供給するようにしてもよい。また、画素スイッチング用ＴＦＴ３０のゲートには走査線３ａが電気的に接続されており、走査線３ａにパルス的に走査信号Ｇ１、Ｇ２、…、Ｇｍが、所定のタイミングこの順に線順次で印加されるよう構成されている。
【００２３】
画素電極９ａは、画素スイッチング用ＴＦＴ３０のドレインに電気的に接続されており、スイッチング素子である画素スイッチング用ＴＦＴ３０を一定期間だけそのスイッチを閉じることにより、データ線６ａから供給される画像信号Ｓ１、Ｓ２、…、Ｓｎを所定のタイミングで書き込む。画素電極９ａを介して液晶に書き込まれた所定レベルの画像信号Ｓ１、Ｓ２、…、Ｓｎは、後述する対向基板に形成された後述する対向電極との間で一定期間保持される。
【００２４】
また、保持された画像信号のリークによってコントラスト比の低下やフリッカと呼ばれるちらつきなど表示上の不具合が生じるのを防ぐために、画素電極９ａと対向電極との間に形成される液晶容量と並列に蓄積容量７０を付加する。本実施形態では特に、このような蓄積容量７０を形成するために、後述の如く走査線と同層、もしくは導電性の遮光層を利用して低抵抗化された容量線３ｂを設けている。
【００２５】
次に、図２に基づいて、ＴＦＴアレイ基板のトランジスタ素子の形成領域（画素部）内の平面構造について説明する。図２に示すように、電気光学装置のＴＦＴアレイ基板上のトランジスタ素子の形成領域（画素部）内には、マトリクス状に複数の透明な画素電極９ａ（破線部９ａ’により輪郭が示されている）が設けられており、画素電極９ａの縦横の境界に各々沿ってデータ線６ａ、走査線３ａ及び容量線３ｂが設けられている。データ線６ａは、コンタクトホール５を介して半導体層１ａのうち後述のソース領域に電気的に接続されており、画素電極９ａは、コンタクトホール８を介して半導体層１ａのうち後述のドレイン領域に電気的に接続されている。また、半導体層１ａのうちチャネル領域（図中右上りの斜線の領域）に対向するように走査線３ａが配置されており、走査線３ａはゲート電極として機能する。
【００２６】
図２において、右上がりの斜線で示した領域には、複数の遮光層１１ａが設けられている。より具体的には、遮光層１１ａはそれぞれ、画素部において半導体層１ａのチャネル領域を含む画素スイッチング用ＴＦＴ３０をＴＦＴアレイ基板の後述する基板本体側から見て覆う位置に設けられており、さらに、容量線３ｂの本線部に対向して走査線３ａに沿って直線状に伸びる本線部と、データ線６ａと交差する箇所からデータ線６ａに沿って隣接する段側（即ち、図中下向き）に突出した突出部とを有する。遮光層１１ａの各段（画素行）における下向きの突出部の先端は、データ線６ａ下において次段における容量線３ｂの上向きの突出部の先端と重ねられている。この重なった箇所には、遮光層１１ａと容量線３ｂとを相互に電気的に接続するコンタクトホール１３が設けられている。即ち、本実施形態では、遮光層１１ａは、コンタクトホール１３により前段あるいは後段の容量線３ｂに電気的に接続されている。
また、本実施形態において、画素電極９ａ、画素スイッチング用ＴＦＴ３０、及び遮光層１１ａは画素部内にのみ設けられている。
【００２７】
次に、図３に基づいて、液晶装置の画素部内の断面構造について説明する。
ＴＦＴアレイ基板１０は、石英からなる支持基板１０Ａとその液晶層５０側表面上に形成された画素電極９ａ、画素スイッチング用ＴＦＴ（トランジスタ素子）３０、配向膜１６を主体として構成されており、対向基板２０は透明なガラスや石英などの光透過性基板からなる基板本体２０Ａとその液晶層５０側表面上に形成された対向電極（共通電極）２１と配向膜２２とを主体として構成されている。
【００２８】
ＴＦＴアレイ基板１０の支持基板１０Ａの液晶層５０側表面上には、画素電極９ａが設けられており、その液晶層５０側には、ラビング処理等の所定の配向処理が施された配向膜１６が設けられている。画素電極９ａは、例えばＩＴＯ（インジウム・錫・オキサイド）などの透明導電性膜からなり、配向膜１６は、例えばポリイミドなどの有機膜からなる。
また、支持基板１０Ａの液晶層５０側表面上には、各画素電極９ａに隣接する位置に、各画素電極９ａをスイッチング制御する画素スイッチング用ＴＦＴ３０が設けられている。
【００２９】
他方、対向基板２０の基板本体２０Ａの液晶層５０側表面上には、その全面に対向電極（共通電極）２１が設けられており、その液晶層５０側には、ラビング処理等の所定の配向処理が施された配向膜２２が設けられている。対向電極２１は、例えばＩＴＯなどの透明導電性膜からなり、配向膜２２は、例えばポリイミドなどの有機膜からなる。
【００３０】
また、基板本体２０Ａの液晶層５０側表面上には、各画素部の開口領域以外の領域に対向基板遮光層２３が設けられている。このように対向基板２０側に対向基板遮光層２３を設けることにより、対向基板２０側から入射光が画素スイッチング用ＴＦＴ３０の半導体層１ａのチャネル領域１ａ’やＬＤＤ（Lightly Doped Drain）領域１ｂ及び１ｃに侵入することを防止することができるとともに、コントラストを向上させることができる。
【００３１】
このように構成され、画素電極９ａと対向電極２１とが対向するように配置されたＴＦＴアレイ基板１０と対向基板２０との間には、両基板の周縁部間に形成されたシール材（図示略）により囲まれた空間に液晶が封入され、液晶層５０が形成されている。
液晶層５０は、例えば一種又は数種類のネマティック液晶を混合した液晶からなっており、画素電極９ａからの電界が印加されていない状態で配向膜１６及び２２により所定の配向状態を採る。
【００３２】
また、ＴＦＴアレイ基板１０は、支持基板１０Ａ上に単結晶シリコン基板が貼り合わされた複合基板によって形成されたもので、支持基板１０Ａの液晶層５０側表面上に設けられた下側貼り合わせ膜１０Ｂとこの下側貼り合わせ膜１０Ｂの上に設けられた上側貼り合わせ膜（本発明における第２絶縁層）１２Ａとの間が、支持基板１０Ａ上と半導体基板との貼り合わせ界面２２１となっている。
【００３３】
上側貼り合わせ膜１２Ａの上にはシリコン酸化膜からなる第１絶縁層１２Ｂが形成されており、この第１絶縁層１２Ｂ内には、前記の各画素スイッチング用ＴＦＴ３０に対応する位置に遮光層１１ａが埋め込まれている。遮光層１１ａは、後述するように、単結晶シリコン基板の貼り合わせ面側の第１絶縁層１２Ｂに形成された凹部１１ｂ内に埋め込まれて形成されたものである。なお、この遮光層１１ａは、その露出面上に上側貼り合わせ膜１２Ａが設けられることにより、全面が覆われた状態に埋め込まれたものとなっている。
【００３４】
遮光層１１ａは、好ましくは不透明な高融点金属であるＴｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ及びＰｄのうちの少なくとも一つを含む、金属単体、合金、金属シリサイド等から構成されるが、特にＷＳｉ（タングステンシリサイド）が好適とされる。
遮光層１１ａをこのような材料から構成することにより、ＴＦＴアレイ基板１０の支持基板１０Ａの表面上において、遮光層１１ａの形成工程の後に行われる画素スイッチング用ＴＦＴ３０の形成工程における高温処理により、遮光層１１ａが破壊されたり溶融することを防止することができる。
【００３５】
本実施形態においては、このようにＴＦＴアレイ基板１０の、各画素スイッチング用ＴＦＴ３０に対応する位置に遮光層１１ａが形成されているので、ＴＦＴアレイ基板１０側からの戻り光等が画素スイッチング用ＴＦＴ３０のチャネル領域１ａ’やＬＤＤ領域１ｂ、１ｃに入射することを防ぐことができ、光電流の発生によりトランジスタ素子としての画素スイッチング用ＴＦＴ３０の特性が劣化することを防止することができる。
【００３６】
なお、第１絶縁膜１２Ｂは、画素スイッチング用ＴＦＴ３０を構成する半導体層１ａと遮光層１１ａとをより確実に電気的絶縁するものであり、支持基板１０Ａの表面上の全面に形成されている。このようにＴＦＴアレイ基板１０に第１絶縁膜１２Ｂを設けることにより、遮光層１１ａが画素スイッチング用ＴＦＴ３０等を汚染することを防止することもできる。
【００３７】
また、半導体層１ａと遮光層１１ａとの間の距離、すなわち第１絶縁層１２Ｂの厚みから凹部１１ｂの深さを引いた厚みは、６０ｎｍ〜２００ｎｍの範囲とされ、７０ｎｍ〜１００ｎｍの範囲とするのがより好ましい。半導体層１ａと遮光層１１ａとの間の距離が６０ｎｍ未満であると、半導体層１ａと遮光層１１ａとを確実に絶縁することができない恐れがあり好ましくない。一方、半導体層１ａと遮光層１１ａとの間の距離が２００ｎｍ以内であれば、遮光層１１ａをバックゲートとして積極的に使用することができるため好ましい。
【００３８】
また、本実施形態において遮光層１１ａ（及びこれに電気的に接続された容量線３ｂ）は、第１絶縁膜１２Ｂを貫通して遮光層１１ａに達するコンタクトホール１３を介して、定電位源に電気的に接続され、これにより定電位とされている。したがって、遮光層１１ａに対向配置される画素スイッチング用ＴＦＴ３０に対し遮光層１１ａの電位変動が悪影響を及ぼすことはない。また、容量線３ｂは、蓄積容量７０の第２蓄積容量電極として良好に機能し得るものとなる。
定電位源としては、本実施形態の電気光学装置を駆動するための周辺回路（例えば、走査線駆動回路、データ線駆動回路等）に供給される負電源、正電源等の定電位源、接地電源、対向電極２１に供給される定電位源等を挙げることができる。このような周辺回路等の電源を利用すれば、専用の電位配線や外部入力端子を設ける必要なく、遮光層１１ａ及び容量線３ｂを定電位にすることができる。
【００３９】
また、遮光層１１ａに可変電圧を与える構成とすれば、遮光層１１ａの電位を制御することによって、オフリーク電流を低減することやオン電流を増加させることができる。
また、本実施形態では、ゲート絶縁膜２を走査線３ａに対向する位置から延設して誘電体膜として用い、半導体膜１ａを延設して第１蓄積容量電極１ｆとし、さらにこれらに対向する容量線３ｂの一部を第２蓄積容量電極とすることにより、蓄積容量７０が構成されている。
【００４０】
より詳細には、半導体層１ａの高濃度ドレイン領域１ｅが、データ線６ａ及び走査線３ａの下に延設されて、同じくデータ線６ａ及び走査線３ａに沿って伸びる容量線３ｂ部分に絶縁膜２を介して対向配置されて、第１蓄積容量電極（半導体層）１ｆとされている。
さらに、蓄積容量７０においては、図２及び図３から分かるように、遮光層１１ａを、第２蓄積容量電極としての容量線３ｂの反対側において第１蓄積容量電極１ｆに第１層間絶縁膜２０６ｂを介して第３蓄積容量電極として対向配置させることにより（図３の図示右側の蓄積容量７０参照）、蓄積容量がさらに付与されるように構成されている。
【００４１】
次に、図３において、画素スイッチング用ＴＦＴ３０は、完全空乏型のＮ型トランジスタである。半導体層１ａの膜厚を３０ｎｍから１００ｎｍまでの範囲、好ましくは４０ｎｍから６０ｎｍまでの範囲で一定の膜厚とする。半導体層１ａの膜厚が１００ｎｍ以下であれば、チャネル部の不純物濃度によらずゲート電極が制御する空乏層が半導体層１ａよりも大きく拡がるため、画素スイッチング用ＴＦＴ３０は完全空乏型となる。
【００４２】
この画素スイッチング用ＴＦＴ３０は、ＬＤＤ（Lightly Doped Drain ）構造を有したもので、走査線３ａ、該走査線３ａからの電界によりチャネルが形成される半導体層１ａのチャネル領域１ａ’、走査線３ａと半導体層１ａとを絶縁するゲート絶縁膜２、データ線６ａ、半導体層１ａの低濃度ソース領域（ソース側ＬＤＤ領域）１ｂ及び低濃度ドレイン領域（ドレイン側ＬＤＤ領域）１ｃ、半導体層１ａの高濃度ソース領域１ｄ並びに高濃度ドレイン領域１ｅを備えて構成されたものである。
【００４３】
なお、半導体層１ａが３０ｎｍ以上（好ましくは４０ｎｍ以上）であれば、チャネル領域１ａ’の膜厚による閾値電圧等のトランジスタ特性のばらつきが小さくなる。また、半導体層１ａが１００ｎｍ以下（好ましくは６０ｎｍ以下）であれば、上記遮光層１１ａで防止することのできない迷光が半導体層１ａに照射されても、光励起の電子正孔対の生成量が小さく抑えられる。したがって、光リーク電流を小さくすることができ、画素のスイッチング素子である画素スイッチング用ＴＦＴ３０として有効となる。
【００４４】
データ線６ａは、Ａｌ等の金属膜や金属シリサイド等の合金膜などの遮光性金属薄膜から構成されている。ゲート絶縁膜２の上には層間絶縁膜４が形成されており、この層間絶縁膜４には高濃度ソース領域１ｄへ通じるコンタクトホール５、及び高濃度ドレイン領域１ｅへ通じるコンタクトホール８が各々形成されている。そして、上記データ線６ａは、ソース領域１ｂへのコンタクトホール５を介して高濃度ソース領域１ｄに電気的接続されている。また、データ線６ａ及び層間絶縁膜４の上には層間絶縁膜７が形成されており、この層間絶縁膜７には高濃度ドレイン領域１ｅへのコンタクトホール８が形成されている。そして、画素電極９ａは、この高濃度ドレイン領域１ｅへのコンタクトホール８を介して高濃度ドレイン領域１ｅに電気的接続されている。ここで、上記の画素電極９ａは、このように構成された層間絶縁膜７の上面に形成されている。
なお、画素電極９ａと高濃度ドレイン領域１ｅとは、データ線６ａと同一のＡｌ膜や走査線３ｂと同一のポリシリコン半導体膜を中継して電気的接続するようにしてもよい。
【００４５】
以上述べたように、第１実施形態の電気光学装置では、下側から順に、支持基板１０Ａ、下側貼り合わせ膜１０Ｂ、上側貼り合わせ膜１２Ａ、遮光層１１ａ及び第１絶縁層１２Ｂ、画素スイッチング用ＴＦＴ３０、蓄積容量７０を積層している。これにより、蓄積容量の容量線３ｂと遮光層１１ａとをコンタクトホール１３を介して接続しても、遮光層１１ａは、下側貼り合わせ膜１０Ｂと上側貼り合わせ膜１２Ａとの間の貼り合わせ界面２２１よりも上側に位置するので、コンタクトホール１３は、貼り合わせ界面２２１を貫通しないものとなる。
したがって、コンタクトホール１３をウエットエッチングを用いて形成する際に、従来の電気光学装置のように、貼り合わせ界面２２１からエッチング液が浸透するという不都合は発生しない。
【００４６】
また、前述のように、画素スイッチング用ＴＦＴ３０の下側には、遮光層１１ａが設けられているので、少なくとも半導体層１ａのチャネル領域１ａ’及び低濃度ソース領域１ｂ、低濃度ドレイン領域１ｃへ戻り光が入射することを効果的に防ぐことができる。さらに、上記の構成から漏れて入射する光があったとしても、画素スイッチング用ＴＦＴ３０の半導体層１ａが薄いため、光リークを十分に抑えることができる。
【００４７】
画素スイッチング用ＴＦＴ３０は、好ましくは上述のようにＬＤＤ構造を持つが、低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃにそれぞれ不純物イオンの打ち込みを行わないオフセット構造を持ってもよいし、ゲート電極３ａをマスクとして高濃度で不純物イオンを打ち込み、自己整合的に高濃度ソース及びドレイン領域を形成するセルフアライン型のＴＦＴであってもよい。
【００４８】
また、画素スイッチング用ＴＦＴ３０のゲート電極（走査線）３ａをソース−ドレイン領域１ｂ及び１ｅ間に１個のみ配置したシングルゲート構造としたが、これらの間に２個以上のゲート電極を配置してもよい。この際、これらのゲート電極の少なくとも１個をＬＤＤ構造或いはオフセット構造にすれば、さらにオフ電流を低減でき、安定したスイッチング素子を得ることができる。
【００４９】
なお、本実施形態においては、半導体層１ａは単結晶半導体の場合に限定される訳ではなく、半導体層１ａが多結晶半導体の場合についても同様の構造を適用できることはもちろんである。
【００５０】
（電気光学装置の製造方法）
次に、上記構造を有する電気光学装置の製造方法を、液晶装置の製造に適用した場合の第１の例について、図４〜図１３を参照して説明する。なお、図４〜図８と図９〜図１３とは異なる縮尺で示している。
【００５１】
まず、図４（ａ）に示すように、例えば、厚さが６００〜７２５μｍ程度の単結晶シリコン層（本発明における半導体層）からなる単結晶シリコン基板２０８（本発明における半導体基板）を用意する。この単結晶シリコン基板２０８の支持基板１０Ａと貼り合わされる側の表面には、シリコン酸化膜からなる第１絶縁層１２Ｂが熱酸化法によって予め形成されている。この第１絶縁層１２Ｂは、単結晶シリコン基板２０８の表面を酸化することにより形成されたもので、その厚みについては、２００ｎｍ〜１０００ｎｍの範囲とするのが好ましく、６００ｎｍ〜８００ｎｍの範囲とすることがより好ましい。なお、単結晶シリコン基板２０８の支持基板１０Ａと貼り合わされる側の表面には、水素イオン（Ｈ^＋）が例えば加速電圧１００ｋｅＶ、ドーズ量１０×１０^１６／ｃｍ^２の条件で注入されている。
【００５２】
次に、図４（ｂ）に示すように単結晶シリコン基板２０８の第１絶縁層１２Ｂ上にフォトレジスト層２１０を形成し、続いてフォトマスクを用いてこれを露光し、さらに現像することにより、所定位置、すなわち最終的に遮光層１１ａを形成する位置を除去する。
次いで、フォトレジスト層２１０をマスクとして第１絶縁層１２Ｂのエッチングを行い、その後、フォトレジスト層２１０を剥離することにより、図４（ｃ）に示すように第１絶縁層１２Ｂの表層部に凹部１１ｂを形成する。なお、凹部１１ｂの深さは例えば１５０ｎｍ〜２００ｎｍとするのが好ましい。
【００５３】
次いで、図４（ｄ）に示すように上記凹部１１ｂを形成した第１絶縁層１２Ｂ上に、上記凹部１１ｂを埋め込んだ状態で遮光層材料を成膜し、遮光層材料膜１１を形成する。遮光層材料としては、Ｔｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ及びＰｄのうちの少なくとも一つを含む、金属単体、合金、金属シリサイド等が用いられ、また成膜法としてはスパッタリング法、ＣＶＤ法、電子ビーム加熱蒸着法などが適宜選択され用いられる。なお、本例では遮光層材料としてＷＳｉを用いるものとする。
【００５４】
次いで、遮光層材料膜１１をＣＭＰ等により研磨し、又はエッチバックすることにより、図４（ｅ）に示すように上記凹部１１ｂ内に埋め込み型の遮光層１１ａを形成する。ここで、本例ではＣＭＰを用いて遮光層材料膜１１を研磨し、遮光層１１ａを形成するものとする。このようにして研磨を行うと、遮光層材料膜１１と第１絶縁層１２Ｂとの間で十分な選択比がとれるように研磨液及び研磨剤を適宜に選択しておくことにより、第１絶縁層１２Ｂを研磨のストッパ層として機能させることができる。したがって、例えば膜厚が減少する速さをモニターしておくことなどにより、研磨の終点、すなわち凹部１１ｂの外側に堆積した遮光層材料膜１１が全て除去され、第１絶縁層１２Ｂが露出した時点を容易に検出することができる。そして、このように凹部１１ｂの外側で第１絶縁層１２Ｂが露出するまで研磨を行うことにより、この研磨面が十分な平坦性を有するものとなる。なお、研磨に代えてエッチバック法を採用した場合にも、遮光層材料膜１１と第１絶縁層１２Ｂとの間で十分な選択比がとれるエッチャントを用いることにより、研磨法の場合と同様の効果を得ることができる。
【００５５】
次いで、図５（ａ）に示すように、遮光層１１ａを形成した側の面にシリコン酸化膜、シリコン窒化膜、あるいはこれらの積層膜などからなる絶縁膜をＣＶＤ法等によって成膜し、上側貼り合わせ膜１２Ａを形成する。なお、この上側貼り合わせ膜１２Ａについては、必要に応じてＣＭＰなどの研磨を行い、貼り合わせ面の平坦化を行ってもよい。
【００５６】
次いで、図５（ｂ）に示すように、支持基板１０Ａと単結晶シリコン基板２０８との貼り合わせを行うことにより複合基板とする。
なお、ここで使用する支持基板１０Ａの、単結晶シリコン基板２０８と貼り合わされる側の面には、単結晶シリコン基板２０８との貼り合わせ界面２２１を構成する下側貼り合わせ膜１０Ｂを予め形成しておく。この下側貼り合わせ膜１０Ｂは、上側貼り合わせ膜１２Ａと同様に、シリコン酸化膜、シリコン窒化膜、あるいはこれらの積層膜などからなる絶縁膜によって形成される。この下側貼り合わせ膜１０Ｂについても、上側貼り合わせ膜１２Ａと同様に、必要に応じてＣＭＰなどの研磨を行い、貼り合わせ面の平坦化を行ってもよい。
【００５７】
支持基板１０Ａと単結晶シリコン基板２０８との貼り合わせは、下側貼り合わせ膜１０Ｂと上側貼り合わせ膜１２Ａとを対向させ、その状態で貼り合わせることにより行う。このようにして貼り合わせを行うことにより、下側貼り合わせ膜１０Ｂと上側貼り合わせ膜１２との間が貼り合わせ界面２２１となる。
このとき、特に単結晶シリコン基板２０８は遮光材料膜１１を研磨（又はエッチバック）した際の研磨面（又はエッチバック面）が十分に平坦性を有するものとなっていることから、これを下地とする上側貼り合わせ膜１２Ａも十分に平坦性を有するものとなっており、したがってこの上側貼り合わせ膜１２Ａは、支持基板１０Ａ上の平坦な下側貼り合わせ膜１０Ｂに対して良好に接合し、貼り合わされるようになる。
【００５８】
なお、ここでの支持基板１０Ａと単結晶シリコン基板２０８との貼り合わせは、例えば３００℃で２時間熱処理することによって行われる。支持基板１０Ａと単結晶シリコン基板２０８との貼り合わせ強度をさらに高めるためには、熱処理温度を上昇させて４５０℃程度にする必要があるが、石英などからなる支持基板１０Ａと単結晶シリコン基板２０８との熱膨張係数の差が大きいため、支持基板１０Ａと単結晶シリコン基板２０８とを貼り合わせた状態でさらに加熱すると、単結晶シリコン基板２０８の単結晶シリコン層にクラックなどの欠陥が発生し、製造されるＴＦＴアレイ基板１０の品質が劣化する恐れがある。
【００５９】
このようなクラックなどの欠陥の発生を抑制するためには、一度３００℃にて貼り合わせのための熱処理を行った単結晶シリコン基板２０８を、ウエットエッチングまたはＣＭＰによって１００〜１５０μｍ程度まで薄くし、その後、さらに高温の熱処理を行う方法によって貼り合わせ強度を高めることが望ましい。具体的には、例えば、単結晶シリコン基板２０８と支持基板１０Ａとを３００℃で熱処理することにより貼り合わせ、８０℃のＫＯＨ水溶液を用いて単結晶シリコン基板２０８の厚さが１５０μｍなるようにエッチングを行い、その後、４５０℃で再び熱処理することにより、貼り合わせ強度を高めることが望ましい。
【００６０】
次に、単結晶シリコン基板２０８の単結晶シリコン層の一部を、単結晶シリコン基板２０８を熱処理することによって剥離し、図５（ｃ）に示すように支持基板１０Ａ上に薄膜単結晶シリコン層２０６を形成する。
ここでの単結晶シリコン層の剥離現象は、予め単結晶シリコン基板２０８中に導入されている水素イオンによって、単結晶シリコン基板２０８の表面近傍のある層で半導体の結合が分断されるために生じるものである。
【００６１】
単結晶シリコン層を剥離するための熱処理は、例えば、毎分２０℃の昇温速度で６００℃まで加熱することにより行うことができる。この熱処理により、単結晶シリコン基板２０８の単結晶シリコン層の一部が分離される。
薄膜単結晶シリコン層２０６は、単結晶シリコン基板２０８に対して行われる水素イオン注入の加速電圧を変えることにより、５０ｎｍ〜３０００ｎｍまでの任意の膜厚で形成することが可能である。
【００６２】
なお、薄膜単結晶シリコン層２０６は、上述した方法以外に、単結晶シリコン基板２０８の表面を研磨して膜厚を３〜５μｍとした後に、さらにＰＡＣＥ（ＰｌａｓｍａＡｓｓｉｓｔｅｄＣｈｅｍｉｃａｌＥｔｃｈｉｎｇ）法によってエッチングして仕上げる方法や、多孔質半導体上に形成したエピタキシャル半導体層を、多孔質半導体層の選択エッチングによって貼り合わせ基板上に転写するＥＬＴＲＡＮ（ＥｐｉｔａｘｉａｌＬａｙｅｒＴｒａｎｓｆｅｒ）法によっても得ることができる。
【００６３】
このようにして薄膜単結晶シリコン層２０６を形成したら、図６、図７に示すように、薄膜単結晶シリコン層２０６を熱酸化することによって酸化膜２０６Ａを形成し、さらに酸化膜２０６Ａをウエットエッチングにより除去する。なお、この工程は、画素スイッチング用ＴＦＴ３０を構成する薄膜単結晶シリコン層２０６の膜厚を制御するための工程となる。
まず、図６（ａ）に示すように支持基板１０Ａ上面の全面、すなわち薄膜単結晶シリコン層２０６上に、減圧化学気相堆積法（ＬＰＣＶＤ法）を用いたジクロロシランとアンモニアの反応により、シリコン窒化膜２０９を５０ｎｍ〜３００ｎｍ程度形成する。
【００６４】
次いで、図６（ｂ）に示すようにシリコン窒化膜２０９の上にフォトレジスト層２０５を形成する。続いて、このフォトレジスト層２０５の一部、すなわち支持基板１０Ａにおける端面に設けられた部分が搬送時などに剥がれないように、支持基板１０Ａの端面に位置するフォトレジスト層２０５の除去を行う。ここでのフォトレジスト層２０５の除去は、支持基板１０Ａの端面を露光して感光することにより行ってもよいし、また、水酸化カリウム水溶液などのアルカリ溶液で剥離することにより行ってもよい。
【００６５】
次いで、図６（ｃ）に示すように、フォトマスクを用いてフォトレジスト層２０５を露光し、現像することにより、完全空乏型のトランジスタを作りこみたい領域を除く領域を覆うパターンを有するフォトレジスト層２０５ａを形成する。次いで、フォトレジスト層２０５ａをマスクとして、ウエットエッチングによりシリコン窒化膜２０９をエッチングし、その後、フォトレジスト層２０５ａを除去することにより、図６（ｄ）に示すように、薄膜単結晶シリコン層２０６上において完全空乏型のトランジスタを作りこみたい領域を除く領域を覆う選択酸化用マスクパターン２０９ａを形成する。
【００６６】
次いで、図７（ａ）に示すように、選択酸化用マスクパターン２０９ａに覆われていない領域に設けられている薄膜単結晶シリコン層２０６を、熱酸化（酸化プロセス）することによって局所的に成長させ、酸化膜２０６Ａを形成する。酸化膜２０６Ａの膜厚は、例えば、薄膜単結晶シリコン層２０６の膜厚が２００ｎｍ程度である場合、３００ｎｍ程度とすることが好ましい。
【００６７】
次いで、図７（ｂ）に示すように、酸化膜２０６Ａをウエットエッチングで除去し、続いて、図７（ｃ）に示すように、選択酸化用マスクパターン２０９ａを、熱リン酸を用いる方法や、反応性エッチングや反応性イオンビームエッチングなどのドライエッチングを行う方法などによって除去し、完全空乏型のトランジスタを作りこみたい領域の薄膜単結晶シリコン層２０６を３０ｎｍ〜１００ｎｍまでの範囲の一定の膜厚に形成した。
【００６８】
次いで、図８（ａ）に示すように、フォトリソグラフィ工程、エッチング工程等により、所定パターンの半導体層１ａを形成する。すなわち、データ線６ａの下で容量線３ｂが形成される領域および走査線３ａに沿って容量線３ｂが形成される領域には、画素スイッチング用ＴＦＴ３０を構成する半導体層１ａから延設された第１蓄積容量電極１ｆを形成する。なお、図８には、第１蓄積容量電極１ｆは図示していない。
【００６９】
次いで、図８（ｂ）に示すように、半導体層１ａを約８５０〜１３００℃の温度、好ましくは約１０００℃の温度で７２分程度熱酸化（酸化プロセス）し、約６０ｎｍの比較的薄い厚さの熱酸化半導体膜を形成することによりゲート絶縁膜２を形成する。この結果、半導体層１ａの厚さは、約３０〜１７０ｎｍの厚さ、ゲート絶縁膜２の厚さは、約６０ｎｍの厚さとなる。
【００７０】
次いで、図９〜図１３に示すように、ゲート絶縁膜２が形成された支持基板１０ＡからＴＦＴアレイ基板１０を製造する。なお、図９〜図１３は、各工程におけるＴＦＴアレイ基板の一部分を、図３に示した断面図に対応させて示した工程図である。また、図９から図１３については、図４から図８とは異なる縮尺で示している。
【００７１】
まず、図９（ａ）に示すように、ゲート絶縁膜２が形成された支持基板１０ＡにおけるＮチャネルの半導体層１ａに対応する位置に、フォトレジスト層３０１を形成し、Ｐチャネルの半導体層１ａにＰ（リン）などのＶ族元素のドーパント３０２を低濃度で（例えば、Ｐイオンを７０ｋｅＶの加速電圧、２×１０^１１／ｃｍ^２のドーズ量にて）ドープする。
【００７２】
次に、図９（ｂ）に示すように、図示を省略するＰチャネルの半導体層１ａに対応する位置にフォトレジスト層を形成し、Ｎチャネルの半導体層１ａにＢ（ホウ素）などのIII 族元素のドーパント３０３を低濃度で（例えば、Ｂイオンを３５ｋｅＶの加速電圧、１×１０^１２／ｃｍ^２のドーズ量にて）ドープする。
【００７３】
次に、図９（ｃ）に示すように、Ｐチャネル、Ｎチャネル毎に、半導体層１ａのチャネル領域１ａ’の端部を除く支持基板１０Ａの表面にフォトレジスト層３０５を形成し、Ｐチャネルには、図７（ａ）に示した工程の約１〜１０倍のドーズ量でＰなどのＶ族元素のドーパント３０６をドープし、Ｎチャネルには、図７（ｂ）に示した工程の約１〜１０倍のドーズ量でＢなどのIII 族元素のドーパント３０６をドープする。
【００７４】
次に、図９（ｄ）に示すように、半導体層１ａを延設してなる第１蓄積容量電極１ｆを低抵抗化するため、支持基板１０Ａの表面の走査線３ａ（ゲート電極）に対応する部分にフォトレジスト層３０７（走査線３ａよりも幅が広い）を形成し、これをマスクとしてその上からＰなどのＶ族元素のドーパント３０８を低濃度で（例えば、Ｐイオンを７０ｋｅＶの加速電圧、３×１０^１４／ｃｍ^２のドーズ量にて）ドープする。
【００７５】
次に、図１０（ａ）に示すように、第１絶縁層１２Ｂをウエットエッチングなどによってエッチングし、遮光層１１ａに達するコンタクトホール１３を形成する。ここで、このようにしてコンタクトホール１３を形成すると、図１０（ａ）に示したように遮光層１１ａは下側貼り合わせ膜１０Ｂと上側貼り合わせ膜１２Ａとの間に位置する貼り合わせ界面２２１より上方に位置し、したがってコンタクトホール１３は貼り合わせ界面２２１を貫通しないことから、エッチング液が貼り合わせ界面２２１にまで到達することがなく、よってこの貼り合わせ界面２２１からエッチング液が浸透するといった不都合が確実に防止される。
【００７６】
なお、このコンタクトホール１３の形成にあたっては、反応性エッチングや反応性イオンビームエッチングなどのドライエッチングを採用することもできる。これら反応性エッチングや反応性イオンビームエッチングのような異方性を有するドライエッチングによれば、開孔形状をマスク形状とほぼ同じにできるという利点がある。また、異方性を有するドライエッチングとウエットエッチングとを組み合わせて開孔すれば、コンタクトホール１３の形状をテーパ状にすることができるので、配線接続時の断線を防止できるという利点が得られる。
【００７７】
次いで、図１０（ｂ）に示すように、減圧ＣＶＤなどによりポリシリコン半導体層３を３５０ｎｍ程度の厚さで堆積し、続いてリン（Ｐ）を熱拡散し、ポリシリコン半導体膜３を導電化する。又は、Ｐイオンをポリシリコン半導体膜３の成膜と同時に導入したドープ半導体膜を用いてもよい。これにより、ポリシリコン半導体層３の導電性を高めることができる。
次に、図１０（ｃ）に示すように、フォトレジスト層マスクを用いたフォトリソグラフィ工程、エッチング工程などにより、所定パターンの走査線３ａと共に容量線３ｂを形成する。なお、この後、支持基板の裏面に残存するポリシリコンを、支持基板１０Ａの表面をレジスト膜で覆ってエッチングすることにより除去する。
【００７８】
次に、図１０（ｄ）に示すように、半導体層１ａにＰチャネルのＬＤＤ領域を形成するために、Ｎチャネルの半導体層１ａに対応する位置をフォトレジスト層３０９で覆い、走査線３ａ（ゲート電極）を拡散マスクとして、まずＢなどのIII 族元素のドーパント３１０を低濃度で（例えば、ＢＦ_２イオンを９０ｋｅＶの加速電圧、３×１０^１３／ｃｍ^２のドーズ量にて）ドープし、Ｐチャネルの低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃを形成する（図１１（ａ）参照）。
【００７９】
続いて、図１０（ｅ）に示すように、半導体層１ａにＰチャネルの高濃度ソース領域１ｄおよび高濃度ドレイン領域１ｅを形成するために、Ｎチャネルの半導体層１ａに対応する位置をフォトレジスト層３０９で覆った状態で、かつ、走査線３ａよりも幅の広いマスク（図示せず）でフォトレジスト層をＰチャネルに対応する走査線３ａ上に形成した状態で、ＢなどのIII 族元素のドーパント３１１を高濃度で（例えば、ＢＦ_２イオンを９０ｋｅＶの加速電圧、２×１０^１５／ｃｍ^２のドーズ量にて）ドープする。
【００８０】
次に、図１１（ａ）に示すように、半導体層１ａにＮチャネルのＬＤＤ領域を形成するために、Ｐチャネルの半導体層１ａに対応する位置をフォトレジスト層（図示せず）で覆い、走査線３ａ（ゲート電極）を拡散マスクとして、ＰなどのＶ族元素のドーパント６０を低濃度で（例えば、Ｐイオンを７０ｋｅＶの加速電圧、６×１０^１２／ｃｍ^２のドーズ量にて）ドープし、Ｎチャネルの低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃを形成する。
【００８１】
続いて、図１１（ｂ）に示すように、半導体層１ａにＮチャネルの高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅを形成するために、走査線３ａよりも幅の広いマスクでフォトレジスト層６２をＮチャネルに対応する走査線３ａ上に形成した後、ＰなどのＶ族元素のドーパント６１を高濃度で（例えば、Ｐイオンを７０ｋｅＶの加速電圧、４×１０^１５／ｃｍ^２のドーズ量にて）ドープする。
【００８２】
次いで、フォトレジスト層６２を除去した後、図１１（ｃ）に示すように、画素スイッチング用ＴＦＴ３０における走査線３ａと共に容量線３ｂ及び走査線３ａを覆うように、例えば、常圧又は減圧ＣＶＤ法やＴＥＯＳガス等を用いて、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、窒化半導体膜や酸化半導体膜等からなる層間絶縁膜４を形成する。層間絶縁膜４の膜厚は、約５００〜１５００ｎｍが好ましく、さらに８００ｎｍがより好ましい。
この後、高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅを活性化するために約８５０℃のアニール処理を２０分程度行う。
【００８３】
次いで、図１１（ｄ）に示すように、データ線３１に対するコンタクトホール５を、反応性エッチング、反応性イオンビームエッチング等のドライエッチングによりあるいはウエットエッチングにより形成する。また、走査線３ａや容量線３ｂを図示しない配線と接続するためのコンタクトホールも、コンタクトホール５と同一の工程により層間絶縁膜４に開孔する。
【００８４】
次いで、図１２（ａ）に示すように、層間絶縁膜４の上にスパッタ処理等により、遮光性のＡｌ等の低抵抗金属や金属シリサイド等を金属膜６として約１００〜７００ｎｍの厚さ、好ましくは約３５０ｎｍに堆積し、その後、図１２（ｂ）に示すように、フォトリソグラフィ工程、エッチング工程等により、データ線６ａを形成する。
【００８５】
次いで、図１２（ｃ）に示すように、データ線６ａ上を覆うように、例えば、常圧又は減圧ＣＶＤ法やＴＥＯＳガス等を用いて、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、窒化半導体膜や酸化半導体膜等からなる層間絶縁膜７を形成する。層間絶縁膜７の膜厚は、約５００〜１５００ｎｍとするのが好ましく、８００ｎｍとするのがより好ましい。
次いで、図１３（ａ）に示すように、画素スイッチング用ＴＦＴ３０において、画素電極９ａと高濃度ドレイン領域１ｅとを電気的に接続するためのコンタクトホール８を、反応性エッチング、反応性イオンビームエッチング等のドライエッチングにより形成する。
【００８６】
次いで、図１３（ｂ）に示すように、層間絶縁膜７の上にスパッタ法等により、ＩＴＯ等の透明導電性薄膜９を約５０〜２００ｎｍの厚さに堆積し、その後、図１３（ｃ）に示すように、フォトリソグラフィ工程、エッチング工程等により、画素電極９ａを形成する。なお、本実施形態の電気光学装置を反射型電気光学装置とする場合には、Ａｌ等の反射率の高い不透明な材料から画素電極９ａを形成してもよい。
【００８７】
続いて、画素電極９ａの上にポリイミド系の配向膜の塗布液を塗布し、その後、所定のプレティルト角を持つように、且つ所定方向にラビング処理を施すこと等により、配向膜１６が形成される。
以上のようにして、図３に示すＴＦＴアレイ基板１０を製造する。
【００８８】
次に、対向基板２０の製造方法及びＴＦＴアレイ基板１０と対向基板２０とから液晶装置を製造する方法について説明する。
図３に示した対向基板２０を製造するには、基板本体２０Ａとしてガラス基板等の光透過性基板を用意し、基板本体２０Ａの表面上に、対向基板遮光層２３を形成する。対向基板遮光層２３は、例えばＣｒ、Ｎｉ、Ａｌなどの金属材料をスパッタリングした後、フォトリソグラフィ工程、エッチング工程を経て形成される。なお、対向基板遮光層２３は、上記の金属材料の他、カーボンやＴｉなどをフォトレジスト層に分散させた樹脂ブラックなどの材料から形成してもよい。
【００８９】
その後、基板本体２０Ａの表面上の全面にスパッタリング法などにより、ＩＴＯ等の透明導電性薄膜を約５０〜２００ｎｍの厚さに堆積することにより、対向電極２１を形成する。さらに、対向電極２１の表面上の全面にポリイミドなどの配向膜の塗布液を塗布した後、所定のプレティルト角を持つように、かつ所定方向にラビング処理を施すこと等により、配向膜２２を形成する。
以上のようにして、図１に示す対向基板２０が製造される。
【００９０】
最後に、上述のように製造されたＴＦＴアレイ基板１０と対向基板２０とを、配向膜１６と配向膜２２とが互いに対向するようにシール材により貼り合わせ、真空吸引法などの方法により、両基板間の空間に、例えば複数種類のネマティック液晶を混合してなる液晶を吸引して、所定の厚みを有する液晶層５０を形成することにより、上記構造の液晶装置（電気光学装置）が製造される。
【００９１】
本実施形態の液晶装置（電気光学装置）の製造方法にあっては、第１絶縁層１２Ｂ上に形成した遮光層材料膜１１を研磨又はエッチバックして、凹部１１ｂ内に埋め込み型の遮光層１１ａを形成するようにしたので、遮光層材料膜１１の研磨又はエッチバックの際、遮光層材料膜１１と凹部１１ｂの外側の第１絶縁層１２Ｂとの材質の違いにより、この第１絶縁層１２Ｂを研磨又はエッチバックのストッパ層として機能させることができる。したがって、研磨又はエッチバックの終点を容易に検出することができる。また、研磨又はエッチバックした面を十分平坦なものにすることができ、これにより支持基板１０Ａとの貼り合わせを十分良好にして貼り合わせ界面での剥離を防止することができる。
【００９２】
また、上記遮光層材料膜１１を研磨又はエッチバックし、凹部１１ｂ内に埋め込み型の遮光層１１ａを形成した後、この上に上側貼り合わせ膜（第２絶縁層）１２Ａを形成するようにしたので、貼り合わせ工程時などにおいて遮光層１１ａが酸化されるのが防止することができる。さらに、この上側貼り合わせ膜１２Ａを利用することにより、支持基板１０Ａとの貼り合わせを良好に行うことができる。
【００９３】
また、遮光層１１ａを形成した面側を支持基板１０Ａに貼り合わせた後に、半導体基板２０８側、すなわち第１絶縁層１２Ｂをウエットエッチングして遮光層１１ａに達するコンタクトホール１３を形成するようにしたので、エッチング液が貼り合わせ界面２２１にまで到達しないことにより、この貼り合わせ界面２２１からエッチング液が浸透するといった不都合を確実に防止することができる。したがって、貼り合わせ界面２２１を構成する層がエッチングされることによって支持基板１０Ａと半導体基板２０８とが剥離するといった不良を防止し、製品の歩留まり向上を図ることができる。
【００９４】
また、半導体層１ａと遮光層１１ａとの間に第１絶縁層１２Ｂを配置しているので、遮光層１１ａが半導体層１ａ等を汚染してしまうことを防止することができる。
【００９５】
また、本実施形態の製造方法によって得られた液晶装置（電気光学装置）にあっては、遮光層１１ａが貼り合わせ界面２２１より半導体層１ａ側に位置していることから、当然この半導体層１ａと遮光層１１ａとの間に貼り合わせ界面２２１が存在せず、したがって半導体層１ａと遮光層１１ａとの間の距離に、単結晶シリコン基板２０８と支持基板１０Ａとを貼り合わせる際に必要な厚みに相当する厚みを含む必要がない。したがって、半導体層１ａと遮光層１１ａとの間の距離、すなわち第１絶縁層１２Ｂの厚みから凹部１１ｂの深さ（遮光層１１ａの厚み）を引いた厚みを、半導体層１ａと遮光層１１ａとを絶縁することが可能な範囲で薄くすることができる。このことにより、半導体層１ａと遮光層１１ａとの距離を接近させることができ、遮光層１１ａをバックゲートとして積極的に使用することが可能となる。
【００９６】
なお、半導体層１ａと遮光層１１ａとの間の距離を、６０ｎｍ〜２００ｎｍの範囲とすれば、半導体層１ａと遮光層１１ａとを確実に絶縁することができるとともに、遮光層１１ａの電位を制御することによってオフリーク電流を低減することやオン電流を増加させることができ、したがってより優れた液晶装置（電気光学装置）とすることができる。
【００９７】
なお、本発明においては、本実施形態に示した例のように、単結晶シリコン基板２０８と支持基板１０Ａとの密着性を高めるために、支持基板１０Ａの単結晶シリコン基板２０８と貼り合わされる側の表面に、上側貼り合わせ膜１２Ａと同様の材質からなる下側貼り合わせ膜１０Ｂを形成したが、この下側貼り合わせ膜１０Ｂを形成せずに直接支持基板１０Ａを貼り合わせるようにしてもよい。
【００９８】
次に、上記構造を有する電気光学装置の製造方法を、液晶装置の製造に適用した場合の第２の例について、図１４を参照して説明する。
本例が先の例と異なるところは、図４（ｃ）に示したように第１絶縁層１２Ｂに凹部１１ｂを形成した後、図４（ｄ）に示したように遮光層材料を成膜して遮光層材料膜１１を形成するに先だち、上記第１絶縁層１２Ｂ上に窒化珪素膜（シリコン窒化膜）を形成する点である。
【００９９】
すなわち、この第２の例では、図１４（ａ）に示すように第１絶縁層１２Ｂに凹部１１ｂを形成した後、図１４（ｂ）に示すように凹部１１ｂ内を覆って第１絶縁層１２Ｂ上に窒化珪素膜４０を形成する。窒化珪素膜の形成法としては、例えばジクロロシランとアンモニアとの反応を用いた減圧化学気相堆積法（ＬＰＣＶＤ法）や、さらにはプラズマＣＶＤ法などが採用される。なお、この窒化珪素膜４０の厚さとしては、凹部１１ｂを埋め込まない厚さ、すなわち凹部１１ｂの深さ（例えば１５０ｎｍ〜２００ｎｍ）に比べ十分に小さい厚さとされ、具体的には１０ｎｍ〜５０ｎｍ程度の膜厚に形成される。
【０１００】
このようにして窒化珪素膜４０を形成したら、図１４（ｃ）に示すように窒化珪素膜４０上に、上記凹部１１ｂを埋め込んだ状態で遮光層材料を成膜し、遮光層材料膜１１を形成する。ここでの遮光層材料の成膜については、先の第１の例と同様にして行うことができる。
その後、先の第１の例と同様にして、遮光層材料膜１１をＣＭＰ等により研磨し、又はエッチバックすることにより、図１４（ｄ）に示すように上記凹部１１ｂ内の窒化珪素膜４０上に埋め込み型の遮光層１１ａを形成する。
【０１０１】
ここで、本例においてもＣＭＰを用いて遮光層材料膜１１を研磨し、遮光層１１ａを形成するものとする。このようにして研磨を行うと、遮光層材料膜１１と窒化珪素膜４０との間で十分な選択比がとれるように研磨液及び研磨剤を適宜に選択しておくことにより、窒化珪素膜４０を研磨のストッパ層として機能させることができる。したがって、先の例と同様に例えば膜厚が減少する速さをモニターしておくことなどにより、研磨の終点、すなわち凹部１１ｂの外側に堆積した遮光層材料膜１１が全て除去され、窒化珪素膜４０が露出した時点を容易に検出することができる。そして、このように凹部１１ｂの外側で窒化珪素膜４０が露出するまで研磨を行うことにより、この研磨面が十分な平坦性を有するものとなる。なお、研磨に代えてエッチバック法を採用した場合にも、遮光層材料膜１１と窒化珪素膜４０との間で十分な選択比がとれるエッチャントを用いることにより、研磨法の場合と同様の効果を得ることができる。
【０１０２】
このようにして遮光層１１ａを形成したら、その後は先の第１の例と同様にして処理を行うことにより、本発明の電気光学装置（液晶装置）を製造することができる。
このような電気光学装置の製造方法にあっても、遮光層材料膜１１を研磨又はエッチバックする際に窒化珪素膜４０をストッパ層として機能させることができる。したがって、先の第１の例の場合と同様に研磨又はエッチバックの終点を容易に検出することができる。また、研磨又はエッチバックした面を十分平坦なものにすることができ、これにより支持基板１０Ａとの貼り合わせを十分良好にして貼り合わせ界面での剥離を防止することができる。
【０１０３】
また、遮光層１１ａの凹部１１ｂ側の面を窒化珪素膜４０で覆うことから、この窒化珪素膜４０によって遮光層１１ａの酸化を防止することができる。
すなわち、半導体層１ａをトランジスタ素子に形成する場合に通常行われる工程である酸化プロセスにおいて、半導体層１ａに存在するボイドやピンホールなどの欠陥を介して酸化種が拡散することにより、遮光膜１１ａが酸化してしまうことがある。また、本例における遮光膜１１ａは、ＷＳｉ（タングステンシリサイド）などによって形成されているが、この種の遮光膜は酸化されると遮光性が劣化し、遮光膜としての機能が低下してしまう。
しかして、本例においては、遮光層１１ａの形成に先立って窒化珪素膜４０を形成しているので、上述したようにこの窒化珪素膜４０によって遮光層１１ａの酸化を防止することができ、したがって酸化種の拡散に起因する遮光膜の酸化や、遮光膜が酸化することによる遮光性の劣化を防止することができ、これにより安定したップロセスを確立し、歩留まりの向上を図ることができる。
【０１０４】
（電気光学装置の全体構成）
以下、上記のように構成された本実施形態の液晶装置の全体構成を図１５及び図１６を参照して説明する。なお、図１５は、ＴＦＴアレイ基板１０を対向基板２０側から見た平面図であり、図１６は、対向基板２０を含めて示す図１５のＨ−Ｈ’断面図である。
【０１０５】
図１５において、ＴＦＴアレイ基板１０の表面上には、シール材５２がその縁に沿って設けられており、図１６に示すように、図１５に示したシール材５２とほぼ同じ輪郭を持つ対向基板２０が当該シール材５２によりＴＦＴアレイ基板１０に固着されている。
対向基板２０の表面上には、図１６に示すように、シール材５２の内側に並行させて、例えば対向基板遮光層２３と同じ或いは異なる材料から成る周辺見切りとしての対向基板遮光層５３が設けられている。
【０１０６】
また、ＴＦＴアレイ基板１０において、シール材５２の外側の領域には、データ線駆動回路１０１及び実装端子１０２がＴＦＴアレイ基板１０の一辺に沿って設けられており、走査線駆動回路１０４が、この一辺に隣接する２辺に沿って設けられている。走査線３ａに供給される走査信号遅延が問題にならない場合には、走査線駆動回路１０４は片側だけでも良いことは言うまでもない。
【０１０７】
また、データ線駆動回路１０１を表示領域（画素部）の辺に沿って両側に配列してもよい。例えば奇数列のデータ線６ａは表示領域の一方の辺に沿って配設されたデータ線駆動回路から画像信号を供給し、偶数列のデータ線６ａは表示領域の反対側の辺に沿って配設されたデータ線駆動回路から画像信号を供給するようにしてもよい。この様にデータ線６ａを櫛歯状に駆動するようにすれば、データ線駆動回路の占有面積を拡張することができるため、複雑な回路を構成することが可能となる。
【０１０８】
さらに、ＴＦＴアレイ基板１０の残る一辺には、表示領域の両側に設けられた走査線駆動回路１０４間をつなぐための複数の配線１０５が設けられている。さらに、周辺見切りとしての対向基板遮光層５３の下に隠れてプリチャージ回路を設けてもよい。また、ＴＦＴアレイ基板１０と対向基板２０間のコーナー部の少なくとも１箇所においては、ＴＦＴアレイ基板１０と対向基板２０との間で電気的導通をとるための導通材１０６が設けられている。
【０１０９】
また、ＴＦＴアレイ基板１０の表面上にはさらに、製造途中や出荷時の電気光学装置の品質、欠陥等を検査するための検査回路等を形成してもよい。また、データ線駆動回路１０１及び走査線駆動回路１０４をＴＦＴアレイ基板１０の表面上に設ける代わりに、例えばＴＡＢ（テープオートメイテッドボンディング基板）上に実装された駆動用ＬＳＩに、ＴＦＴアレイ基板１０の周辺領域に設けられた異方性導電フィルムを介して電気的及び機械的に接続するようにしてもよい。
【０１１０】
また、対向基板２０の光が入射する側及びＴＦＴアレイ基板１０の光が出射する側には各々、例えば、ＴＮ（ツイステッドネマティック）モード、ＳＴＮ（スーパーＴＮ）モード、Ｄ−ＳＴＮ（デュアルスキャン−ＳＴＮ）モード等の動作モードや、ノーマリーホワイトモード／ノーマリーブラックモードの別に応じて、偏光フィルム、位相差フィルム、偏光手段などが所定の方向で配置される。
【０１１１】
本実施形態の電気光学装置がカラーの液晶プロジェクタ（投射型表示装置）に適用される場合には、３枚の電気光学装置がＲＧＢ用のライトバルブとして各々用いられ、各パネルには各々ＲＧＢ色分解用のダイクロイックミラーを介して分解された各色の光が投射光として各々入射されることになる。従って、その場合には上記実施形態で示したように、対向基板２０に、カラーフィルタは設けられていない。
【０１１２】
しかしながら、対向基板２０の基板本体２０Ａの液晶層５０側表面上において、対向基板遮光層２３の形成されていない画素電極９ａに対向する所定領域にＲＧＢのカラーフィルタをその保護膜と共に形成してもよい。このような構成とすれば、液晶プロジェクタ以外の直視型や反射型のカラー液晶テレビなどのカラー電気光学装置に、上記実施形態の電気光学装置を適用することができる。
【０１１３】
さらに、対向基板２０の表面上に、１画素に１個対応するようにマイクロレンズを形成してもよい。このようにすれば、入射光の集光効率を向上することで、明るい電気光学装置を実現することができる。さらにまた、対向基板２０の表面上に、何層もの屈折率の相違する干渉層を堆積することで、光の干渉を利用してＲＧＢ色を作り出すダイクロイックフィルタを形成してもよい。このダイクロイックフィルタ付き対向基板によれば、より明るいカラー電気光学装置を実現することができる。
【０１１４】
なお、本実施形態における液晶装置（電気光学装置）では、入射光を対向基板２０側から入射させることとしたが、ＴＦＴアレイ基板１０に遮光層１１ａを設ける構成としているので、ＴＦＴアレイ基板１０側から入射光を入射させ、対向基板２０側から出射するようにしても良い。すなわち、このように液晶装置を液晶プロジェクタに取り付けても、半導体層１ａのチャネル領域１ａ’及びＬＤＤ領域１ｂ、１ｃに光が入射することを防ぐことが出来、高画質の画像を表示することができる。
【０１１５】
従来では、ＴＦＴアレイ基板１０の裏面側での反射を防止するため、反射防止用のＡＲ（Ａｎｔｉ−ｒｅｆｌｅｃｔｉｏｎ）被膜された偏光手段を別途配置したり、ＡＲフィルムを貼り付ける必要があった。しかし、本実施形態では、ＴＦＴアレイ基板１０の表面と半導体層１ａの少なくともチャネル領域１ａ’及びＬＤＤ領域１ｂ、１ｃとの間に遮光層１１ａが形成されているため、このようなＡＲ被膜された偏光手段やＡＲフィルムを用いたり、ＴＦＴアレイ基板１０そのものをＡＲ処理した基板を使用する必要が無くなる。
【０１１６】
したがって、本実施形態によれば、材料コストを削減でき、また偏光手段の貼り付け時に、ごみ、傷等により、歩留まりを落とすことがなく大変有利である。また、耐光性が優れているため、明るい光源を使用したり、偏光ビームスプリッタにより偏光変換して、光利用効率を向上させても、光によるクロストーク等の画質劣化を生じない。
【０１１７】
（電子機器）
以下、上記の各実施形態の電気光学装置を用いた電子機器の一例として、投射型表示装置について説明する。
図１７は、第１実施形態の電気光学装置（液晶装置）を備えた投射型表示装置の一例を示した概略構成図である。この投射型表示装置は、３つの液晶パネルを使用した、いわゆる３板式の投射型液晶表示装置である。ここでは、上記の実施形態の液晶装置を液晶ライトバルブを構成する液晶パネルとして用いている。
図１７において、符号５１０は光源、５１３，５１４はダイクロイックミラー、５１５，５１６，５１７は反射ミラー、５１８，５１９，５２０はリレーレンズ、５２２，５２３，５２４は液晶ライトバルブ、５２５はクロスダイクロイックプリズム、５２６は投射レンズ系を示している。
【０１１８】
光源５１０は、超高圧水銀灯等のランプ５１１とランプ５１１の光を反射するリフレクタ５１２とから構成されている。青色光・緑色光反射のダイクロイックミラー５１３は、光源５１０からの白色光のうちの赤色光を透過させるとともに、青色光と緑色光とを反射する。透過した赤色光は反射ミラー５１７で反射され、赤色光用液晶ライトバルブ５２２に入射される。
【０１１９】
一方、ダイクロイックミラー５１３で反射された色光のうち、緑色光は、緑色光反射のダイクロイックミラー５１４によって反射され、緑色用液晶ライトバルブ５２３に入射される。一方、青色光は、第２のダイクロイックミラー５１４も透過する。青色光に対しては、光路長が緑色光、赤色光と異なるのを補償するために、入射レンズ５１８、リレーレンズ５１９、出射レンズ５２０を含むリレーレンズ系からなる導光手段５２１が設けられ、これを介して青色光が青色光用液晶ライトバルブ５２４に入射される。
【０１２０】
各ライトバルブにより変調された３つの色光は、クロスダイクロイックプリズム５２５に入射する。このプリズムは、４つの直角プリズムが貼り合わされ、その内面に赤色光を反射する誘電体多層膜と青色光を反射する誘電体多層膜とが十字状に形成されたものである。これらの誘電体多層膜によって３つの色光が合成されて、カラー画像を表す光が形成される。合成された光は、投射光学系である投射レンズ系５２６によってスクリーン５２７上に投射され、画像が拡大されて表示される。
このような投射型液晶表示装置は、上記の電気光学装置（液晶装置）を備えたものであるので、信頼性の高い優れた投射型表示装置とすることができる。
【０１２１】
図１８は、上記各実施形態の電気光学装置（液晶装置）を用いた電子機器の他の例としての、携帯電話の一例を示す斜視図である。図１８において、符号１０００は携帯電話本体を示し、符号１００１は上記の液晶装置を用いた液晶表示部を示している。
図１８に示す電子機器（携帯電話）にあっては、上記各実施形態の液晶装置を備えたものであるので、信頼性の高い優れた表示部を備えた電子機器となる。
【０１２２】
なお、本発明の技術範囲は上記の実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能であるのはもちろんである。
【図面の簡単な説明】
【図１】本発明の電気光学装置の一例の等価回路図である。
【図２】ＴＦＴアレイ基板の画素群の拡大平面図である。
【図３】図２のＡ−Ａ’断面図である。
【図４】（ａ）〜（ｅ）は電気光学装置の製造工程図である。
【図５】（ａ）〜（ｃ）は電気光学装置の製造工程図である。
【図６】（ａ）〜（ｄ）は電気光学装置の製造工程図である。
【図７】（ａ）〜（ｃ）は電気光学装置の製造工程図である。
【図８】（ａ）、（ｂ）は電気光学装置の製造工程図である。
【図９】（ａ）〜（ｄ）は電気光学装置の製造工程図である。
【図１０】（ａ）〜（ｅ）は電気光学装置の製造工程図である。
【図１１】（ａ）〜（ｄ）は電気光学装置の製造工程図である。
【図１２】（ａ）〜（ｃ）は電気光学装置の製造工程図である。
【図１３】（ａ）〜（ｃ）は電気光学装置の製造工程図である。
【図１４】（ａ）〜（ｄ）は第２の例の製造工程図である。
【図１５】ＴＦＴアレイ基板とその上の各構成要素の平面図である。
【図１６】図１５のＨ−Ｈ’側断面図である。
【図１７】投射型表示装置の構成図である。
【図１８】電子機器としての携帯電話の一例を説明するための図である。
【符号の説明】
１ａ…半導体層、１０Ａ…支持基板、１１…遮光層材料膜、１１ａ…遮光層、
１１ｂ…凹部、１２Ａ…上側貼り合わせ膜（第２絶縁層）、
１２Ｂ…第１絶縁層、１３…コンタクトホール、４０…窒化珪素膜、
２０８…単結晶シリコン基板（半導体基板）、２２１…貼り合わせ界面[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention is abbreviated as Silicon On Insulator (hereinafter, “SOI”). The present invention relates to a method of manufacturing an electro-optical device to which the technology is applied, and more specifically, an electro-optical device, a method of manufacturing an electro-optical device, which can be manufactured with a high yield and high reliability, and a device including the electro-optical device. The present invention relates to a highly reliable projection display device and electronic device.
[0002]
[Prior art]
2. Description of the Related Art Conventionally, there is known an SOI technique in which a semiconductor thin film made of silicon or the like is formed on an insulating base and the semiconductor thin film is formed on a semiconductor device (for example, see Patent Document 1). The SOI technology is advantageously used, for example, in electro-optical devices because it has advantages such as high speed, low power consumption, and high integration of elements.
When an electro-optical device is manufactured using SOI technology, a single crystal semiconductor layer such as single crystal silicon and a semiconductor substrate having an insulating layer are attached to a light-transmitting supporting substrate, and a thin film single crystal semiconductor layer is formed by polishing or the like. The thin film single crystal semiconductor layer is formed on a transistor element such as a thin film transistor (hereinafter abbreviated as “TFT”) for driving a liquid crystal, for example.
[0003]
As an electro-optical device using such SOI technology, a liquid crystal light valve of a projection display device such as a liquid crystal projector has been conventionally known. In this liquid crystal light valve, when the support substrate has optical transparency, light incident from the display surface side is reflected at the interface on the back surface side of the support substrate and is incident as return light on the channel region of a transistor element such as a TFT. Sometimes.
From such a background, there has been proposed a liquid crystal light valve in which a light-shielding layer for shielding return light is formed at a position corresponding to a transistor element region on the front surface side of a support substrate. In a liquid crystal light valve in which a light-shielding layer is formed on the surface of such a support substrate, the potential of the light-shielding layer is fixed at a constant potential by electrically connecting the light-shielding layer and a constant potential source, and The potential fluctuation does not adversely affect the transistor element.
[0004]
In order to manufacture such a liquid crystal light valve (electro-optical device), a light-shielding layer is patterned on the surface of a supporting substrate, and the light-shielding layer is covered with an insulating layer, and the insulating layer is further subjected to CMP (chemical mechanical polishing). Then, the semiconductor substrate is bonded to the obtained flat surface. Then, the single crystal semiconductor layer forming the semiconductor substrate is formed into a thin film single crystal semiconductor layer by polishing or the like, and the thin film single crystal semiconductor layer is formed on a transistor element such as a MOSFET for driving a liquid crystal, for example.
Further, a contact hole is formed in the semiconductor substrate (thin film single crystal semiconductor layer) bonded to the support substrate by wet etching so as to penetrate the insulator layer provided on the support substrate and reach the light-shielding layer. The light-shielding layer and the constant potential source are electrically connected via the.
[0005]
[Patent Document 1]
JP-A-11-87669
[0006]
[Problems to be solved by the invention]
By the way, in the above-described method for manufacturing an electro-optical device, a light-shielding layer is patterned on the surface of a supporting substrate, and the insulating layer is covered thereon, and then the insulating layer is polished by CMP and flattened. In the polishing of an insulating layer, the object to be polished is almost all the same insulating layer, and thus there is no layer that functions as a polishing stopper layer. is there.
[0007]
In addition, since the end point of the polishing cannot be clearly defined, the polishing is usually controlled by time or the like, and the polishing is terminated at an appropriate time. There is a problem that the degree of progress of the polishing is slightly different between the portions, and that sufficient flatness cannot be obtained as a result. Further, in such polishing by CMP, since the convex portions formed on the light shielding layer are usually formed in an island shape, the polishing proceeds to some extent even in a portion where there is no light shielding layer. Therefore, since only the protrusions cannot be selectively polished, unless the layer to be polished is extremely thick, a sufficient flatness cannot be obtained as a whole.
However, if such a polished surface that does not have sufficient flatness is bonded to a semiconductor substrate, a sufficiently good bonding is not performed, and mechanical, thermal, or chemical treatment is performed in a later step. When the bonding is performed, stress is applied to the bonding interface, and in severe cases, there is a possibility that separation occurs at this interface.
[0008]
Further, since a contact hole used for controlling the potential of the light-shielding layer is formed by penetrating the insulator layer provided on the supporting substrate by wet etching, an etching solution is applied between the supporting substrate and the semiconductor substrate at the time of forming the contact hole. However, there is a problem in that it penetrates from the bonding interface and etches even the layers constituting the bonding interface. When the layer forming the bonding interface is etched in this manner, defects such as separation of the support substrate and the semiconductor substrate are likely to occur, and the product yield is reduced.
[0009]
The present invention has been made in order to solve the above-mentioned problems, and can sufficiently sufficiently bond a support substrate and a semiconductor substrate.Also, a contact hole for fixing the potential of the light-shielding layer to a constant potential is provided. An object of the present invention is to provide an electro-optical device, a method of manufacturing the electro-optical device, and a projection display device and an electronic apparatus including the electro-optical device, which have solved the inconvenience of wet etching.
[0010]
[Means for Solving the Problems]
In order to achieve the above object, a method for manufacturing an electro-optical device according to the present invention is a method for manufacturing an electro-optical device using a composite substrate obtained by bonding a semiconductor substrate having a semiconductor layer on a support substrate, A step of forming a first insulating layer on the surface side of the semiconductor layer of the semiconductor substrate, a step of patterning the first insulating layer to form a recess at a predetermined position, and a step of forming a recess at the predetermined insulating layer. Forming a light-shielding layer material in a state in which the concave portion is buried, polishing or etching back a light-shielding layer material film made of the light-shielding layer material, forming a light-shielding layer in the concave portion, Bonding the surface of the formed semiconductor substrate on which the light-shielding layer is formed to the support substrate.
[0011]
According to this method of manufacturing an electro-optical device, the light shielding layer material film formed on the first insulating layer is polished or etched back to form the light shielding layer in the concave portion. Alternatively, at the time of etch back, the first insulating layer functions as a stopper layer for polishing or etch back due to a difference in material between the light shielding layer material film and the first insulating layer outside the concave portion. Therefore, by monitoring the rate at which the film thickness decreases, the end point of polishing or etchback can be easily detected. In addition, by performing polishing or etch-back until the first insulating layer is exposed outside the concave portion, the polished or etched-back surface has a sufficient flatness, so that the bonding with the support substrate can be performed. It will be good enough.
[0012]
In the method of manufacturing an electro-optical device, a silicon nitride film is formed on the first insulating layer between the step of forming a concave portion in the first insulating layer and the step of forming a light shielding layer material. It is preferable to include a step of performing
With this configuration, the silicon nitride film functions as a stopper layer when the light shielding layer material film is polished or etched back. Therefore, the polished or etched back surface has sufficient flatness, and the supporting substrate Is also sufficiently good. Further, since the surface of the light shielding layer on the concave side is covered with the silicon nitride film, the silicon nitride film prevents oxidation of the light shielding layer.
[0013]
Further, in the method of manufacturing the electro-optical device, the step of polishing or etching back the light shielding layer material film to form a light shielding layer in the concave portion and the step of bonding a semiconductor substrate to the support substrate Preferably, the method further includes a step of forming a second insulating layer on the surface on which the light-shielding layer is formed.
With this configuration, the exposed surface of the light-shielding layer is covered with the second insulating film, thereby preventing the light-shielding layer from being oxidized at the time of a bonding step or the like.
In the bonding step, the second insulating layer functions as a bonding film.
[0014]
Further, in the method for manufacturing an electro-optical device, the semiconductor substrate side may be wet-etched after bonding the surface side of the semiconductor substrate on which the light-shielding layer is formed to the support substrate, and then contact holes reaching the light-shielding layer by wet etching the semiconductor substrate side. Is preferably provided.
In this way, in the composite substrate after bonding, the semiconductor layer, the first insulating layer, the light shielding layer, the bonding interface, and the support substrate are arranged in this order from the surface on the semiconductor substrate side. Therefore, since the semiconductor substrate side is wet-etched to form a contact hole reaching the light-shielding layer, the inconvenience that the etching solution does not reach the bonding interface and that the etching solution permeates from the bonding interface is reliably prevented. Is done.
[0015]
The electro-optical device of the present invention is an electro-optical device using a composite substrate formed by bonding a semiconductor substrate having a semiconductor layer on a support substrate, wherein the composite substrate is provided on one side of the semiconductor layer. A semiconductor substrate having a first insulating layer, and having a light shielding layer at a predetermined position in the first insulating layer, is bonded to a surface on the light shielding layer side and one surface of the support substrate. It is characterized by:
[0016]
According to this electro-optical device, since the composite substrate has the light shielding layer at a predetermined position in the first insulating layer, for example, the formation of the light shielding layer is performed by patterning the first insulating layer and forming a concave portion at the predetermined position. Is formed on the first insulating layer, a light-shielding layer material is formed in a state in which the concave portion is buried, and the light-shielding layer material film made of the light-shielding layer material is polished or etched back, so that the light-shielding layer material is A light-shielding layer can be formed. And in that case, since the first insulating layer functions as a stopper layer when polishing or etching back the light shielding layer material film, the polished or etched back surface has sufficient flatness, and the Are also sufficiently good.
[0017]
In the electro-optical device, it is preferable that the support substrate is transparent and insulative.
By doing so, the electro-optical device can be favorably applied to a liquid crystal light valve.
[0018]
The projection display device of the present invention includes a light source, an electro-optic device that modulates light emitted from the light source, and an enlargement projection optical system that enlarges and projects light modulated by the electro-optic device onto a projection surface. In the projection display device, the electro-optical device is an electro-optical device obtained by the above manufacturing method or the electro-optical device.
According to such a projection display device, since the above-described electro-optical device is provided, it is advantageous in manufacturing, and therefore, has high reliability.
[0019]
According to another aspect of the invention, there is provided an electronic apparatus including the electro-optical device obtained by the above manufacturing method or the electro-optical device.
According to this electronic apparatus, since the above-described electro-optical device is provided, it is advantageous in manufacturing, and therefore, has high reliability.
[0020]
BEST MODE FOR CARRYING OUT THE INVENTION
(1st Embodiment)
(Structure of electro-optical device)
Hereinafter, the first embodiment according to the present invention will be described in detail.
In the present embodiment, an electro-optical device of the present invention will be described based on an example in which the present invention is applied to an active matrix type liquid crystal device using a TFT (transistor element) as a switching element.
[0021]
FIG. 1 is an equivalent circuit of various elements, wirings, and the like in a plurality of pixels formed in a matrix and forming a pixel portion (display region) of a liquid crystal device. FIG. 2 is an enlarged plan view showing a plurality of adjacent pixel groups on a TFT array substrate on which data lines, scanning lines, pixel electrodes, light-shielding layers, and the like are formed. FIG. 3 is a sectional view taken along line AA ′ of FIG.
In FIGS. 1 to 3, the scale of each layer and each member is different for each layer and each member in order to make the size recognizable in the drawings.
[0022]
In FIG. 1, a plurality of pixels formed in a matrix forming a pixel portion of a liquid crystal device include a plurality of pixel electrodes 9a formed in a matrix and a pixel switching TFT (transistor) for controlling the pixel electrodes 9a. The data line 6a to which the image signal is supplied is electrically connected to the source of the pixel switching TFT 30. The image signals S1, S2,..., Sn to be written to the data lines 6a may be supplied line-sequentially in this order, or may be supplied to a plurality of adjacent data lines 6a for each group. The scanning line 3a is electrically connected to the gate of the pixel switching TFT 30, and the scanning signals G1, G2,..., Gm are applied to the scanning line 3a in a pulsed manner in a predetermined timing in this order. It is configured to:
[0023]
The pixel electrode 9a is electrically connected to the drain of the pixel switching TFT 30, and by closing the pixel switching TFT 30 serving as a switching element for a certain period of time, the image signal S1 supplied from the data line 6a, .., Sn are written at a predetermined timing. The image signals S1, S2,..., Sn of a predetermined level written in the liquid crystal via the pixel electrodes 9a are held for a certain period between the counter electrodes formed on the counter substrate described later and described later.
[0024]
Further, in order to prevent a display defect such as a decrease in contrast ratio or a flicker called flicker due to a leak of the held image signal, the charge is accumulated in parallel with a liquid crystal capacitor formed between the pixel electrode 9a and the counter electrode. A capacity 70 is added. In the present embodiment, in particular, in order to form such a storage capacitor 70, a capacitor line 3b whose resistance is reduced by using the same layer as a scanning line or a conductive light-shielding layer is provided as described later.
[0025]
Next, a planar structure in a region (pixel portion) where a transistor element is formed on the TFT array substrate will be described with reference to FIG. As shown in FIG. 2, a plurality of transparent pixel electrodes 9a (indicated by broken lines 9a ') are formed in a matrix in a region (pixel portion) where transistor elements are formed on a TFT array substrate of the electro-optical device. Are provided, and the data line 6a, the scanning line 3a, and the capacitor line 3b are provided along the vertical and horizontal boundaries of the pixel electrode 9a. The data line 6a is electrically connected to a later-described source region of the semiconductor layer 1a via the contact hole 5, and the pixel electrode 9a is connected to a later-described drain region of the semiconductor layer 1a via the contact hole 8. It is electrically connected. Further, a scanning line 3a is arranged to face a channel region (a hatched region on the upper right in the figure) of the semiconductor layer 1a, and the scanning line 3a functions as a gate electrode.
[0026]
In FIG. 2, a plurality of light-shielding layers 11a are provided in a region indicated by oblique lines rising to the right. More specifically, the light-shielding layer 11a is provided at a position where the pixel switching TFT 30 including the channel region of the semiconductor layer 1a in the pixel portion covers the TFT array substrate as seen from the substrate body side, which will be described later. A main line portion extending linearly along the scanning line 3a opposite to the main line portion of the capacitance line 3b, and a step side (ie, downward in the drawing) adjacent to the data line 6a from a portion intersecting the data line 6a. And a protruding protrusion. The tip of the downward protrusion in each step (pixel row) of the light-shielding layer 11a is overlapped with the tip of the upward protrusion of the capacitor line 3b in the next step below the data line 6a. A contact hole 13 that electrically connects the light-shielding layer 11a and the capacitance line 3b to each other is provided in the overlapping portion. That is, in the present embodiment, the light-shielding layer 11 a is electrically connected to the preceding or subsequent capacitive line 3 b by the contact hole 13.
In the present embodiment, the pixel electrode 9a, the pixel switching TFT 30, and the light shielding layer 11a are provided only in the pixel portion.
[0027]
Next, a sectional structure in a pixel portion of the liquid crystal device will be described with reference to FIG.
The TFT array substrate 10 mainly includes a support substrate 10A made of quartz, a pixel electrode 9a formed on the surface of the liquid crystal layer 50 side thereof, a pixel switching TFT (transistor element) 30, and an alignment film 16. The substrate 20 mainly includes a substrate body 20A made of a light-transmitting substrate such as transparent glass or quartz, and a counter electrode (common electrode) 21 and an alignment film 22 formed on the liquid crystal layer 50 side surface thereof. .
[0028]
A pixel electrode 9a is provided on the surface of the TFT array substrate 10 on the side of the liquid crystal layer 50 of the support substrate 10A, and the liquid crystal layer 50 has an alignment film 16 on which a predetermined alignment process such as rubbing is performed. Is provided. The pixel electrode 9a is made of a transparent conductive film such as ITO (indium / tin / oxide), and the alignment film 16 is made of an organic film such as polyimide.
Further, on the surface of the support substrate 10A on the liquid crystal layer 50 side, a pixel switching TFT 30 for controlling switching of each pixel electrode 9a is provided at a position adjacent to each pixel electrode 9a.
[0029]
On the other hand, an opposing electrode (common electrode) 21 is provided on the entire surface of the opposing substrate 20 on the liquid crystal layer 50 side of the substrate body 20A, and the liquid crystal layer 50 side has a predetermined alignment such as rubbing treatment. The processed alignment film 22 is provided. The counter electrode 21 is made of, for example, a transparent conductive film such as ITO, and the alignment film 22 is made of, for example, an organic film such as polyimide.
[0030]
Further, on the surface of the substrate body 20A on the liquid crystal layer 50 side, the opposing substrate light shielding layer 23 is provided in a region other than the opening region of each pixel portion. By providing the opposing substrate light-shielding layer 23 on the opposing substrate 20 side in this manner, incident light from the opposing substrate 20 side allows the channel region 1 a ′ and the LDD (Lightly Doped Drain) regions 1 b and 1 c of the semiconductor layer 1 a of the pixel switching TFT 30. Can be prevented, and the contrast can be improved.
[0031]
A sealing material (shown in the figure) formed between the peripheral portions of the TFT array substrate 10 and the opposing substrate 20 in which the pixel electrode 9a and the opposing electrode 21 are arranged so as to oppose each other is provided. The liquid crystal is sealed in a space surrounded by (abbreviation), and a liquid crystal layer 50 is formed.
The liquid crystal layer 50 is made of, for example, a liquid crystal in which one or several types of nematic liquid crystals are mixed, and assumes a predetermined alignment state by the alignment films 16 and 22 in a state where no electric field is applied from the pixel electrode 9a.
[0032]
The TFT array substrate 10 is formed of a composite substrate in which a single crystal silicon substrate is bonded on a support substrate 10A, and a lower bonding film 10B provided on the surface of the support substrate 10A on the liquid crystal layer 50 side. A bonding interface 221 between the support substrate 10A and the semiconductor substrate is provided between the upper bonding film (the second insulating layer in the present invention) 12A provided on the lower bonding film 10B and the lower bonding film 10B. .
[0033]
A first insulating layer 12B made of a silicon oxide film is formed on the upper bonding film 12A. In the first insulating layer 12B, a light shielding layer 11a is provided at a position corresponding to each of the pixel switching TFTs 30. Is embedded. As described later, the light-shielding layer 11a is formed by being buried in a concave portion 11b formed in the first insulating layer 12B on the bonding surface side of the single crystal silicon substrate. The light-shielding layer 11a is embedded in a state where the entire surface is covered by providing the upper bonding film 12A on the exposed surface.
[0034]
The light-shielding layer 11a is preferably composed of a simple metal, an alloy, a metal silicide, or the like containing at least one of Ti, Cr, W, Ta, Mo, and Pd, which are opaque refractory metals. (Tungsten silicide) is preferred.
When the light-shielding layer 11a is made of such a material, the light-shielding layer 11a is formed on the surface of the support substrate 10A of the TFT array substrate 10 by a high-temperature treatment in the step of forming the pixel switching TFT 30 performed after the step of forming the light-shielding layer 11a. The layer 11a can be prevented from being broken or melted.
[0035]
In the present embodiment, since the light shielding layer 11a is formed on the TFT array substrate 10 at the position corresponding to each pixel switching TFT 30, return light and the like from the TFT array substrate 10 side can be used as the pixel switching TFT 30. To the channel region 1a 'or the LDD regions 1b, 1c of the pixel switching TFT 30 and the deterioration of the characteristics of the pixel switching TFT 30 as a transistor element due to generation of a photocurrent can be prevented.
[0036]
The first insulating film 12B is for more surely electrically insulating the semiconductor layer 1a constituting the pixel switching TFT 30 and the light-shielding layer 11a, and is formed over the entire surface of the support substrate 10A. By providing the first insulating film 12B on the TFT array substrate 10 in this manner, it is possible to prevent the light-shielding layer 11a from contaminating the pixel switching TFT 30 and the like.
[0037]
The distance between the semiconductor layer 1a and the light-shielding layer 11a, that is, the thickness obtained by subtracting the depth of the recess 11b from the thickness of the first insulating layer 12B is in the range of 60 nm to 200 nm, and is in the range of 70 nm to 100 nm. Is more preferred. If the distance between the semiconductor layer 1a and the light-shielding layer 11a is less than 60 nm, the semiconductor layer 1a and the light-shielding layer 11a may not be reliably insulated, which is not preferable. On the other hand, when the distance between the semiconductor layer 1a and the light shielding layer 11a is within 200 nm, the light shielding layer 11a can be positively used as a back gate, which is preferable.
[0038]
Further, in the present embodiment, the light shielding layer 11a (and the capacitance line 3b electrically connected thereto) is connected to the constant potential source through the contact hole 13 that reaches the light shielding layer 11a through the first insulating film 12B. They are electrically connected, and thus have a constant potential. Therefore, the fluctuation of the potential of the light-shielding layer 11a does not adversely affect the pixel switching TFT 30 that is disposed to face the light-shielding layer 11a. Further, the capacitor line 3b can function well as a second storage capacitor electrode of the storage capacitor 70.
As the constant potential source, a constant potential source such as a negative power supply or a positive power supply supplied to a peripheral circuit (for example, a scanning line driving circuit, a data line driving circuit, or the like) for driving the electro-optical device of the present embodiment, a ground. A power source, a constant potential source supplied to the counter electrode 21, and the like can be given. If a power supply such as a peripheral circuit is used, the light-shielding layer 11a and the capacitor line 3b can be set at a constant potential without providing a dedicated potential wiring or an external input terminal.
[0039]
Further, if a variable voltage is applied to the light-shielding layer 11a, the off-leak current can be reduced and the on-current can be increased by controlling the potential of the light-shielding layer 11a.
Further, in this embodiment, the gate insulating film 2 is extended from a position facing the scanning line 3a to be used as a dielectric film, and the semiconductor film 1a is extended to be a first storage capacitor electrode 1f, and is further opposed to these. The storage capacitor 70 is configured by using a part of the capacitor line 3b as the second storage capacitor electrode.
[0040]
More specifically, a high-concentration drain region 1e of the semiconductor layer 1a extends below the data line 6a and the scanning line 3a, and an insulating film is formed on a portion of the capacitance line 3b extending along the data line 6a and the scanning line 3a. The first storage capacitor electrode (semiconductor layer) 1f is disposed so as to be opposed to each other with the first storage capacitor electrode 2 therebetween.
Further, in the storage capacitor 70, as can be seen from FIGS. 2 and 3, the light shielding layer 11a is provided on the first storage capacitor electrode 1f on the opposite side of the capacitor line 3b as the second storage capacitor electrode by the first interlayer insulating film 206b. (See the storage capacitor 70 on the right side of FIG. 3) by opposing the third storage capacitor electrode via the first storage capacitor.
[0041]
Next, in FIG. 3, the pixel switching TFT 30 is a fully depleted N-type transistor. The semiconductor layer 1a has a constant thickness in a range from 30 nm to 100 nm, preferably in a range from 40 nm to 60 nm. If the thickness of the semiconductor layer 1a is 100 nm or less, the depletion layer controlled by the gate electrode is larger than that of the semiconductor layer 1a regardless of the impurity concentration of the channel portion, so that the pixel switching TFT 30 is a fully depleted type.
[0042]
The pixel switching TFT 30 has an LDD (Lightly Doped Drain) structure, and includes a scanning line 3a, a channel region 1a 'of the semiconductor layer 1a in which a channel is formed by an electric field from the scanning line 3a, and a scanning line 3a. The gate insulating film 2 that insulates the semiconductor layer 1a, the data line 6a, the low concentration source region (source side LDD region) 1b and the low concentration drain region (drain side LDD region) 1c of the semiconductor layer 1a, and the high concentration of the semiconductor layer 1a. The semiconductor device includes a source region 1d and a high-concentration drain region 1e.
[0043]
If the semiconductor layer 1a has a thickness of 30 nm or more (preferably 40 nm or more), variation in transistor characteristics such as a threshold voltage due to the thickness of the channel region 1a 'is reduced. If the semiconductor layer 1a has a thickness of 100 nm or less (preferably 60 nm or less), even if the semiconductor layer 1a is irradiated with stray light that cannot be prevented by the light-shielding layer 11a, the amount of photoexcited electron-hole pairs generated is small. Can be suppressed. Therefore, the light leakage current can be reduced, which is effective as the pixel switching TFT 30 which is a pixel switching element.
[0044]
The data line 6a is formed of a light-shielding metal thin film such as a metal film such as Al or an alloy film such as metal silicide. An interlayer insulating film 4 is formed on the gate insulating film 2, and a contact hole 5 leading to the high-concentration source region 1d and a contact hole 8 leading to the high-concentration drain region 1e are formed in the interlayer insulating film 4. Have been. The data line 6a is electrically connected to the high-concentration source region 1d via the contact hole 5 to the source region 1b. An interlayer insulating film 7 is formed on the data line 6a and the interlayer insulating film 4, and a contact hole 8 to the high-concentration drain region 1e is formed in the interlayer insulating film 7. The pixel electrode 9a is electrically connected to the high-concentration drain region 1e through the contact hole 8 for the high-concentration drain region 1e. Here, the pixel electrode 9a is formed on the upper surface of the interlayer insulating film 7 configured as described above.
The pixel electrode 9a and the high-concentration drain region 1e may be electrically connected to each other by relaying the same Al film as the data line 6a or the same polysilicon semiconductor film as the scanning line 3b.
[0045]
As described above, in the electro-optical device according to the first embodiment, the supporting substrate 10A, the lower bonding film 10B, the upper bonding film 12A, the light-shielding layer 11a and the first insulating layer 12B, and the pixel switching are arranged in this order from the lower side. TFT 30 and storage capacitor 70 are stacked. Thereby, even if the capacitance line 3b of the storage capacitor and the light-shielding layer 11a are connected via the contact hole 13, the light-shielding layer 11a is still attached to the bonding interface between the lower bonding film 10B and the upper bonding film 12A. Since the contact hole 13 is located above the 221, the contact hole 13 does not penetrate the bonding interface 221.
Therefore, when the contact hole 13 is formed by wet etching, the inconvenience that the etchant permeates from the bonding interface 221 does not occur unlike the conventional electro-optical device.
[0046]
Further, as described above, since the light-shielding layer 11a is provided below the pixel switching TFT 30, at least the channel region 1a ', the low-concentration source region 1b, and the low-concentration drain region 1c of the semiconductor layer 1a return. Light can be effectively prevented from entering. Furthermore, even if light leaks from the above configuration and enters, light leakage can be sufficiently suppressed because the semiconductor layer 1a of the pixel switching TFT 30 is thin.
[0047]
The pixel switching TFT 30 preferably has the LDD structure as described above, but may have an offset structure in which impurity ions are not implanted into the low-concentration source region 1b and the low-concentration drain region 1c, respectively, or the gate electrode 3a. May be a self-aligned TFT in which impurity ions are implanted at a high concentration using the mask as a mask to form self-aligned high-concentration source and drain regions.
[0048]
Further, the single gate structure in which only one gate electrode (scanning line) 3a of the pixel switching TFT 30 is arranged between the source-drain regions 1b and 1e is used, but two or more gate electrodes are arranged between them. Is also good. At this time, if at least one of these gate electrodes has an LDD structure or an offset structure, the off-state current can be further reduced and a stable switching element can be obtained.
[0049]
In the present embodiment, the semiconductor layer 1a is not limited to a single-crystal semiconductor, and the same structure can be applied to a case where the semiconductor layer 1a is a polycrystalline semiconductor.
[0050]
(Method of manufacturing electro-optical device)
Next, a first example in which the method for manufacturing an electro-optical device having the above structure is applied to the manufacture of a liquid crystal device will be described with reference to FIGS. Note that FIGS. 4 to 8 and FIGS. 9 to 13 are shown on different scales.
[0051]
First, as shown in FIG. 4A, for example, a single crystal silicon substrate 208 (semiconductor substrate in the present invention) composed of a single crystal silicon layer (semiconductor layer in the present invention) having a thickness of about 600 to 725 μm is prepared. . A first insulating layer 12B made of a silicon oxide film is previously formed on the surface of the single crystal silicon substrate 208 on the side to be bonded to the support substrate 10A by a thermal oxidation method. The first insulating layer 12B is formed by oxidizing the surface of the single crystal silicon substrate 208, and its thickness is preferably in the range of 200 nm to 1000 nm, and is preferably in the range of 600 nm to 800 nm. Is more preferred. Note that the surface of the single-crystal silicon substrate 208 on the side to be bonded to the support substrate 10A has hydrogen ions (H ⁺ ) Is, for example, an acceleration voltage of 100 keV and a dose of 10 × 10 ¹⁶ / Cm ² It is injected under the following conditions.
[0052]
Next, as shown in FIG. 4B, a photoresist layer 210 is formed on the first insulating layer 12B of the single-crystal silicon substrate 208, and subsequently, this is exposed using a photomask and further developed. The predetermined position, that is, the position where the light shielding layer 11a is finally formed is removed.
Next, the first insulating layer 12B is etched using the photoresist layer 210 as a mask, and then the photoresist layer 210 is peeled off, thereby forming a recess in the surface layer of the first insulating layer 12B as shown in FIG. 11b is formed. It is preferable that the depth of the concave portion 11b is, for example, 150 nm to 200 nm.
[0053]
Next, as shown in FIG. 4D, a light-shielding layer material is formed on the first insulating layer 12B in which the concave portion 11b is formed, with the concave portion 11b being buried, thereby forming a light-shielding layer material film 11. As the light shielding layer material, a metal simple substance, an alloy, a metal silicide or the like containing at least one of Ti, Cr, W, Ta, Mo, and Pd is used, and as a film forming method, a sputtering method, a CVD method, An electron beam heating evaporation method or the like is appropriately selected and used. In this example, WSi is used as the light shielding layer material.
[0054]
Next, the light-shielding layer material film 11 is polished by CMP or the like or etched back to form an embedded light-shielding layer 11a in the recess 11b as shown in FIG. 4E. Here, in this example, the light-shielding layer material film 11 is polished using CMP to form the light-shielding layer 11a. When the polishing is performed in this manner, the first insulating material is appropriately selected so that a sufficient selection ratio can be obtained between the light shielding layer material film 11 and the first insulating layer 12B. The layer 12B can function as a polishing stopper layer. Therefore, for example, by monitoring the speed at which the film thickness decreases, the end point of polishing, that is, the time when the light-shielding layer material film 11 deposited outside the concave portion 11b is entirely removed and the first insulating layer 12B is exposed. Can be easily detected. Then, by performing polishing until the first insulating layer 12B is exposed outside the concave portion 11b, the polished surface has sufficient flatness. In the case where an etch-back method is used instead of polishing, the use of an etchant having a sufficient selectivity between the light-shielding layer material film 11 and the first insulating layer 12B provides the same effect as in the polishing method. The effect can be obtained.
[0055]
Next, as shown in FIG. 5A, an insulating film made of a silicon oxide film, a silicon nitride film, or a laminated film thereof is formed on the surface on which the light shielding layer 11a is formed by a CVD method or the like. The bonded film 12A is formed. The upper bonding film 12A may be polished by CMP or the like as necessary to flatten the bonding surface.
[0056]
Next, as shown in FIG. 5B, the supporting substrate 10A and the single crystal silicon substrate 208 are bonded to form a composite substrate.
Note that a lower bonding film 10B constituting a bonding interface 221 with the single crystal silicon substrate 208 is formed in advance on a surface of the support substrate 10A used here that is bonded to the single crystal silicon substrate 208. Keep it. The lower bonding film 10B is formed of an insulating film made of a silicon oxide film, a silicon nitride film, or a laminated film of them, similarly to the upper bonding film 12A. As with the upper bonding film 12A, the lower bonding film 10B may be polished by CMP or the like, if necessary, to flatten the bonding surface.
[0057]
The bonding between the supporting substrate 10A and the single-crystal silicon substrate 208 is performed by making the lower bonding film 10B and the upper bonding film 12A face each other and bonding them in this state. By performing bonding in this manner, a bonding interface 221 is formed between the lower bonding film 10B and the upper bonding film 12.
At this time, in particular, the single crystal silicon substrate 208 has a sufficiently flat polished surface (or etch back surface) when the light shielding material film 11 is polished (or etched back). The upper bonding film 12A is also sufficiently flat, so that the upper bonding film 12A is satisfactorily bonded to the flat lower bonding film 10B on the support substrate 10A, It will be attached.
[0058]
Note that the bonding between the supporting substrate 10A and the single-crystal silicon substrate 208 is performed by heat treatment at 300 ° C. for 2 hours, for example. In order to further increase the bonding strength between the support substrate 10A and the single-crystal silicon substrate 208, it is necessary to raise the heat treatment temperature to about 450 ° C. However, the support substrate 10A made of quartz or the like and the single-crystal silicon substrate 208 When the support substrate 10A and the single-crystal silicon substrate 208 are further bonded and further heated, defects such as cracks are generated in the single-crystal silicon layer of the single-crystal silicon substrate 208, The quality of the manufactured TFT array substrate 10 may be degraded.
[0059]
In order to suppress the occurrence of defects such as cracks, the single crystal silicon substrate 208 once subjected to heat treatment for bonding at 300 ° C. is thinned to about 100 to 150 μm by wet etching or CMP. Thereafter, it is desirable to further increase the bonding strength by performing a high-temperature heat treatment. Specifically, for example, the single crystal silicon substrate 208 and the supporting substrate 10A are bonded by heat treatment at 300 ° C., and etched using a 80 ° C. KOH aqueous solution so that the thickness of the single crystal silicon substrate 208 becomes 150 μm. Then, it is desirable to increase the bonding strength by performing heat treatment again at 450 ° C.
[0060]
Next, a part of the single-crystal silicon layer of the single-crystal silicon substrate 208 is separated by heat treatment of the single-crystal silicon substrate 208, and a thin-film single-crystal silicon layer is formed on the support substrate 10A as shown in FIG. Step 206 is formed.
The separation phenomenon of the single crystal silicon layer here occurs because the bonding of the semiconductor is cut off in a certain layer near the surface of the single crystal silicon substrate 208 by hydrogen ions which have been introduced into the single crystal silicon substrate 208 in advance. Things.
[0061]
The heat treatment for separating the single crystal silicon layer can be performed, for example, by heating to 600 ° C. at a rate of 20 ° C./min. By this heat treatment, part of the single crystal silicon layer of the single crystal silicon substrate 208 is separated.
The thin film single crystal silicon layer 206 can be formed to have an arbitrary thickness from 50 nm to 3000 nm by changing the acceleration voltage of hydrogen ion implantation performed on the single crystal silicon substrate 208.
[0062]
Note that, in addition to the above-described method, the thin-film single-crystal silicon layer 206 is obtained by polishing the surface of the single-crystal silicon substrate 208 to have a thickness of 3 to 5 μm, and further etching by a PACE (Plasma Assisted Chemical Etching) method. It can also be obtained by a finishing method or an ELTRAN (Epitaxial Layer Transfer) method in which an epitaxial semiconductor layer formed on a porous semiconductor is transferred onto a bonded substrate by selective etching of the porous semiconductor layer.
[0063]
After the thin film single crystal silicon layer 206 is formed in this manner, as shown in FIGS. 6 and 7, the thin film single crystal silicon layer 206 is thermally oxidized to form an oxide film 206A, and the oxide film 206A is further wet-etched. To remove. This step is a step for controlling the thickness of the thin-film single-crystal silicon layer 206 constituting the pixel switching TFT 30.
First, as shown in FIG. 6A, silicon is reacted with dichlorosilane and ammonia using low pressure chemical vapor deposition (LPCVD) over the entire upper surface of the support substrate 10A, that is, on the thin film single crystal silicon layer 206. A nitride film 209 is formed with a thickness of about 50 nm to 300 nm.
[0064]
Next, as shown in FIG. 6B, a photoresist layer 205 is formed on the silicon nitride film 209. Subsequently, the photoresist layer 205 located on the end surface of the support substrate 10A is removed so that a part of the photoresist layer 205, that is, the portion provided on the end surface of the support substrate 10A does not peel off during transportation or the like. The removal of the photoresist layer 205 here may be performed by exposing the end surface of the support substrate 10A to light and exposing it to light, or may be performed by stripping with an alkali solution such as an aqueous solution of potassium hydroxide.
[0065]
Next, as shown in FIG. 6C, the photoresist layer 205 is exposed to light using a photomask and developed to form a photoresist having a pattern covering a region excluding a region where a fully depleted transistor is to be formed. The layer 205a is formed. Next, using the photoresist layer 205a as a mask, the silicon nitride film 209 is etched by wet etching, and thereafter, the photoresist layer 205a is removed, thereby forming a film on the thin film single crystal silicon layer 206 as shown in FIG. Then, a selective oxidation mask pattern 209a is formed to cover a region excluding a region where a fully depleted transistor is to be formed.
[0066]
Next, as shown in FIG. 7A, the thin-film single-crystal silicon layer 206 provided in a region not covered by the selective oxidation mask pattern 209a is locally grown by thermal oxidation (oxidation process). Then, an oxide film 206A is formed. For example, when the thickness of the thin film single crystal silicon layer 206 is about 200 nm, the thickness of the oxide film 206A is preferably about 300 nm.
[0067]
Next, as shown in FIG. 7B, the oxide film 206A is removed by wet etching, and then, as shown in FIG. 7C, a selective oxidation mask pattern 209a is formed by a method using hot phosphoric acid. The thin film single crystal silicon layer 206 in a region where a fully depleted transistor is to be formed is removed by a dry etching method such as reactive etching or reactive ion beam etching. It was formed thick.
[0068]
Next, as shown in FIG. 8A, a semiconductor layer 1a having a predetermined pattern is formed by a photolithography process, an etching process, or the like. That is, in the region where the capacitance line 3b is formed below the data line 6a and in the region where the capacitance line 3b is formed along the scanning line 3a, a third region extending from the semiconductor layer 1a constituting the pixel switching TFT 30 is provided. One storage capacitor electrode 1f is formed. FIG. 8 does not show the first storage capacitor electrode 1f.
[0069]
Next, as shown in FIG. 8B, the semiconductor layer 1a is thermally oxidized (oxidation process) at a temperature of about 850 to 1300 ° C., preferably about 1000 ° C. for about 72 minutes, and has a relatively thin thickness of about 60 nm. The gate insulating film 2 is formed by forming a thermal oxide semiconductor film. As a result, the thickness of the semiconductor layer 1a is about 30 to 170 nm, and the thickness of the gate insulating film 2 is about 60 nm.
[0070]
Next, as shown in FIGS. 9 to 13, the TFT array substrate 10 is manufactured from the support substrate 10A on which the gate insulating film 2 is formed. 9 to 13 are process diagrams showing a part of the TFT array substrate in each process corresponding to the cross-sectional view shown in FIG. 9 to 13 are shown on a different scale from FIGS. 4 to 8.
[0071]
First, as shown in FIG. 9A, a photoresist layer 301 is formed at a position corresponding to the N-channel semiconductor layer 1a on the support substrate 10A on which the gate insulating film 2 is formed, and the P-channel semiconductor layer 1a is formed. At a low concentration (for example, P ions at an acceleration voltage of 70 keV, 2 × 10 ¹¹ / Cm ² Doping).
[0072]
Next, as shown in FIG. 9B, a photoresist layer is formed at a position corresponding to a P-channel semiconductor layer 1a (not shown), and a group III such as B (boron) is formed on the N-channel semiconductor layer 1a. A low concentration of the element dopant 303 (for example, B ions at an accelerating voltage of 35 keV, 1 × 10 ¹² / Cm ² Doping).
[0073]
Next, as shown in FIG. 9C, a photoresist layer 305 is formed on the surface of the support substrate 10A except for the end of the channel region 1a 'of the semiconductor layer 1a for each of the P channel and the N channel. 7A is doped with a dopant 306 of a group V element such as P at a dose about 1 to 10 times that of the step shown in FIG. The dopant 306 of a group III element such as B is doped at a dose of about 1 to 10 times.
[0074]
Next, as shown in FIG. 9D, in order to reduce the resistance of the first storage capacitor electrode 1f formed by extending the semiconductor layer 1a, the first storage capacitor electrode 1f corresponds to the scanning line 3a (gate electrode) on the surface of the support substrate 10A. A photoresist layer 307 (having a width wider than the scanning line 3a) is formed in a portion to be formed, and using this as a mask, a dopant 308 of a group V element such as P is applied at a low concentration (for example, P ions are accelerated at 70 keV). Voltage, 3 × 10 ¹⁴ / Cm ² Doping).
[0075]
Next, as shown in FIG. 10A, the first insulating layer 12B is etched by wet etching or the like to form a contact hole 13 reaching the light shielding layer 11a. Here, when the contact hole 13 is formed in this way, as shown in FIG. 10A, the light-shielding layer 11a becomes a bonding interface 221 located between the lower bonding film 10B and the upper bonding film 12A. Since the contact hole 13 is located above the contact surface 13 and does not penetrate the bonding interface 221, the etching solution does not reach the bonding interface 221, and thus the etching solution penetrates from the bonding interface 221. Is reliably prevented.
[0076]
In forming the contact hole 13, dry etching such as reactive etching or reactive ion beam etching may be employed. Dry etching having anisotropy such as reactive etching or reactive ion beam etching has an advantage that the opening shape can be made almost the same as the mask shape. In addition, if the openings are formed by combining dry etching and wet etching having anisotropy, the shape of the contact holes 13 can be tapered, so that there is an advantage that disconnection during wiring connection can be prevented.
[0077]
Next, as shown in FIG. 10B, a polysilicon semiconductor layer 3 is deposited to a thickness of about 350 nm by low-pressure CVD or the like, and then phosphorus (P) is thermally diffused to make the polysilicon semiconductor film 3 conductive. I do. Alternatively, a doped semiconductor film in which P ions are introduced simultaneously with the formation of the polysilicon semiconductor film 3 may be used. Thereby, the conductivity of the polysilicon semiconductor layer 3 can be increased.
Next, as shown in FIG. 10C, the capacitor lines 3b are formed together with the scanning lines 3a having a predetermined pattern by a photolithography process using a photoresist layer mask, an etching process, or the like. After that, the polysilicon remaining on the back surface of the support substrate is removed by covering the surface of the support substrate 10A with a resist film and etching.
[0078]
Next, as shown in FIG. 10D, in order to form a P-channel LDD region in the semiconductor layer 1a, a position corresponding to the N-channel semiconductor layer 1a is covered with a photoresist layer 309, and the scanning line 3a ( First, a dopant 310 of a group III element such as B is used at a low concentration (for example, BF) using the gate electrode) as a diffusion mask. ₂ The ions are accelerated at an accelerating voltage of 90 keV, 3 × 10 ^Thirteen / Cm ² To form a P-channel low-concentration source region 1b and a low-concentration drain region 1c (see FIG. 11A).
[0079]
Subsequently, as shown in FIG. 10E, in order to form a P-channel high-concentration source region 1d and a high-concentration drain region 1e in the semiconductor layer 1a, a position corresponding to the N-channel semiconductor layer 1a is formed by photoresist. In a state covered with the layer 309 and a photoresist layer formed on the scanning line 3a corresponding to the P channel with a mask (not shown) wider than the scanning line 3a, a group III element such as B Dopant 311 at a high concentration (for example, BF ₂ The ion is accelerated to 90 keV by 2 × 10 ^Fifteen / Cm ² Doping).
[0080]
Next, as shown in FIG. 11A, a position corresponding to the P-channel semiconductor layer 1a is covered with a photoresist layer (not shown) in order to form an N-channel LDD region in the semiconductor layer 1a. Using the scanning line 3a (gate electrode) as a diffusion mask, a dopant 60 of a group V element such as P is added at a low concentration (for example, P ions are accelerated at 70 keV, 6 × 10 ¹² / Cm ² To form an N-channel lightly doped source region 1b and a lightly doped drain region 1c.
[0081]
Subsequently, as shown in FIG. 11B, in order to form an N-channel high-concentration source region 1d and a high-concentration drain region 1e in the semiconductor layer 1a, a photoresist layer is formed using a mask wider than the scanning line 3a. After forming 62 on the scanning line 3a corresponding to the N channel, a dopant 61 of a V group element such as P is added at a high concentration (for example, P ions are accelerated at an acceleration voltage of 70 keV, 4 × 10 4 ^Fifteen / Cm ² Doping).
[0082]
Next, after removing the photoresist layer 62, as shown in FIG. 11C, for example, a normal pressure or low pressure CVD method is used so as to cover the capacitance line 3b and the scanning line 3a together with the scanning line 3a in the pixel switching TFT 30. The interlayer insulating film 4 made of a silicate glass film such as NSG, PSG, BSG, or BPSG, a nitride semiconductor film, an oxide semiconductor film, or the like is formed by using, for example, or TEOS gas. The thickness of the interlayer insulating film 4 is preferably about 500 to 1500 nm, and more preferably 800 nm.
Thereafter, annealing at about 850 ° C. is performed for about 20 minutes to activate the high-concentration source region 1d and the high-concentration drain region 1e.
[0083]
Next, as shown in FIG. 11D, a contact hole 5 for the data line 31 is formed by dry etching such as reactive etching or reactive ion beam etching or by wet etching. Further, a contact hole for connecting the scanning line 3a and the capacitance line 3b to a wiring (not shown) is also formed in the interlayer insulating film 4 in the same process as the contact hole 5.
[0084]
Then, as shown in FIG. 12A, a low-resistance metal such as Al or a metal silicide having a light shielding property is formed as a metal film 6 on the interlayer insulating film 4 by sputtering or the like to a thickness of about 100 to 700 nm. Preferably, it is deposited to a thickness of about 350 nm, and thereafter, as shown in FIG. 12B, a data line 6a is formed by a photolithography step, an etching step, or the like.
[0085]
Next, as shown in FIG. 12C, a silicate glass film such as NSG, PSG, BSG, BPSG, or the like is formed so as to cover the data line 6a using, for example, normal pressure or reduced pressure CVD, TEOS gas, or the like. An interlayer insulating film 7 made of a nitride semiconductor film, an oxide semiconductor film, or the like is formed. The thickness of the interlayer insulating film 7 is preferably about 500 to 1500 nm, more preferably 800 nm.
Next, as shown in FIG. 13A, in the pixel switching TFT 30, a contact hole 8 for electrically connecting the pixel electrode 9a and the high-concentration drain region 1e is formed by reactive etching and reactive ion beam etching. And the like by dry etching.
[0086]
Next, as shown in FIG. 13B, a transparent conductive thin film 9 of ITO or the like is deposited on the interlayer insulating film 7 by sputtering or the like so as to have a thickness of about 50 to 200 nm. As shown in (), the pixel electrode 9a is formed by a photolithography process, an etching process, or the like. When the electro-optical device of the present embodiment is a reflective electro-optical device, the pixel electrode 9a may be formed from an opaque material having a high reflectivity such as Al.
[0087]
Subsequently, a coating liquid of a polyimide-based alignment film is applied on the pixel electrode 9a, and then the alignment film 16 is formed by performing a rubbing process in a predetermined direction so as to have a predetermined pretilt angle. You.
As described above, the TFT array substrate 10 shown in FIG. 3 is manufactured.
[0088]
Next, a method for manufacturing the counter substrate 20 and a method for manufacturing a liquid crystal device from the TFT array substrate 10 and the counter substrate 20 will be described.
In order to manufacture the counter substrate 20 shown in FIG. 3, a light transmissive substrate such as a glass substrate is prepared as the substrate main body 20A, and the opposing substrate light shielding layer 23 is formed on the surface of the substrate main body 20A. The opposing substrate light-shielding layer 23 is formed through a photolithography step and an etching step after sputtering a metal material such as Cr, Ni, or Al. The opposing substrate light-shielding layer 23 may be formed of a material such as resin black in which carbon, Ti, or the like is dispersed in a photoresist layer, in addition to the above-described metal materials.
[0089]
Thereafter, a transparent conductive thin film of ITO or the like is deposited to a thickness of about 50 to 200 nm on the entire surface of the substrate main body 20A by a sputtering method or the like, thereby forming the counter electrode 21. Further, after applying a coating liquid of an alignment film such as polyimide on the entire surface of the surface of the counter electrode 21, a rubbing process is performed in a predetermined direction so as to have a predetermined pretilt angle, and the alignment film 22 is formed. I do.
As described above, the counter substrate 20 shown in FIG. 1 is manufactured.
[0090]
Lastly, the TFT array substrate 10 and the counter substrate 20 manufactured as described above are bonded together with a sealing material so that the alignment films 16 and 22 face each other. The liquid crystal device (electro-optical device) having the above structure is manufactured by sucking, for example, a liquid crystal obtained by mixing a plurality of types of nematic liquid crystals into the space between the substrates to form a liquid crystal layer 50 having a predetermined thickness. You.
[0091]
In the method of manufacturing the liquid crystal device (electro-optical device) according to the present embodiment, the light shielding layer material film 11 formed on the first insulating layer 12B is polished or etched back so as to be embedded in the recess 11b. Since the light-shielding layer material film 11 is polished or etched back, the material of the light-shielding layer material film 11 is different from that of the first insulating layer 12B outside the recess 11b. 12B can function as a stopper layer for polishing or etching back. Therefore, the end point of polishing or etchback can be easily detected. Further, the polished or etched back surface can be made sufficiently flat, so that the lamination with the supporting substrate 10A can be made sufficiently good and separation at the lamination interface can be prevented.
[0092]
The light-shielding layer material film 11 is polished or etched back to form a buried light-shielding layer 11a in the concave portion 11b, and then an upper bonding film (second insulating layer) 12A is formed thereon. Therefore, it is possible to prevent the light-shielding layer 11a from being oxidized during the bonding step or the like. Further, by using the upper bonding film 12A, the bonding with the support substrate 10A can be performed satisfactorily.
[0093]
Further, after the surface side on which the light shielding layer 11a is formed is bonded to the support substrate 10A, the semiconductor substrate 208 side, that is, the first insulating layer 12B is wet-etched to form the contact hole 13 reaching the light shielding layer 11a. Therefore, since the etching liquid does not reach the bonding interface 221, the inconvenience of the etching liquid permeating from the bonding interface 221 can be reliably prevented. Therefore, defects such as separation of the support substrate 10A and the semiconductor substrate 208 due to etching of the layer forming the bonding interface 221 can be prevented, and the yield of products can be improved.
[0094]
Further, since the first insulating layer 12B is disposed between the semiconductor layer 1a and the light shielding layer 11a, it is possible to prevent the light shielding layer 11a from contaminating the semiconductor layer 1a and the like.
[0095]
Further, in the liquid crystal device (electro-optical device) obtained by the manufacturing method of the present embodiment, since the light shielding layer 11a is located on the semiconductor layer 1a side from the bonding interface 221, the semiconductor layer 1a is naturally The bonding interface 221 does not exist between the semiconductor layer 1a and the light-shielding layer 11a. Therefore, the thickness required when the single-crystal silicon substrate 208 and the support substrate 10A are bonded to each other at a distance between the semiconductor layer 1a and the light-shielding layer 11a. Need not be included. Therefore, the distance between the semiconductor layer 1a and the light-shielding layer 11a, that is, the thickness obtained by subtracting the depth of the recess 11b (the thickness of the light-shielding layer 11a) from the thickness of the first insulating layer 12B is determined by the semiconductor layer 1a and the light-shielding layer 11a. Can be made as thin as possible. Thus, the distance between the semiconductor layer 1a and the light shielding layer 11a can be reduced, and the light shielding layer 11a can be actively used as a back gate.
[0096]
If the distance between the semiconductor layer 1a and the light-shielding layer 11a is in the range of 60 nm to 200 nm, the semiconductor layer 1a and the light-shielding layer 11a can be reliably insulated and the potential of the light-shielding layer 11a can be controlled. By doing so, the off-leak current can be reduced and the on-current can be increased, so that a more excellent liquid crystal device (electro-optical device) can be obtained.
[0097]
Note that, in the present invention, as in the example shown in the present embodiment, the side of the support substrate 10A to be bonded to the single crystal silicon substrate 208 in order to increase the adhesion between the single crystal silicon substrate 208 and the support substrate 10A. A lower bonding film 10B made of the same material as the upper bonding film 12A is formed on the surface of the substrate, but the support substrate 10A may be bonded directly without forming the lower bonding film 10B. .
[0098]
Next, a second example in which the method of manufacturing an electro-optical device having the above structure is applied to the manufacture of a liquid crystal device will be described with reference to FIG.
This example is different from the previous example in that a concave portion 11b is formed in the first insulating layer 12B as shown in FIG. 4C, and a light-shielding layer material is formed as shown in FIG. 4D. Before forming the light shielding layer material film 11, the silicon nitride film (silicon nitride film) is formed on the first insulating layer 12B.
[0099]
That is, in the second example, after the concave portion 11b is formed in the first insulating layer 12B as shown in FIG. 14A, the first insulating layer is formed so as to cover the inside of the concave portion 11b as shown in FIG. A silicon nitride film 40 is formed on 12B. As a method for forming the silicon nitride film, for example, a low pressure chemical vapor deposition (LPCVD) method using a reaction between dichlorosilane and ammonia, or a plasma CVD method is employed. The thickness of the silicon nitride film 40 is a thickness not filling the recess 11b, that is, a thickness sufficiently smaller than the depth (for example, 150 nm to 200 nm) of the recess 11b, specifically, about 10 nm to 50 nm. Is formed to a film thickness of
[0100]
After forming the silicon nitride film 40 in this manner, as shown in FIG. 14C, a light shielding layer material is formed on the silicon nitride film 40 in a state where the concave portions 11b are buried, and the light shielding layer material film 11 is formed. Form. Here, the film formation of the light shielding layer material can be performed in the same manner as in the first example.
Thereafter, in the same manner as in the first example, the light-shielding layer material film 11 is polished by CMP or the like or is etched back to thereby form the silicon nitride film 40 in the concave portion 11b as shown in FIG. An embedded light-shielding layer 11a is formed thereon.
[0101]
Here, also in this example, the light-shielding layer material film 11 is polished using CMP to form the light-shielding layer 11a. When the polishing is performed in this manner, the polishing liquid and the polishing agent are appropriately selected so that a sufficient selection ratio can be obtained between the light shielding layer material film 11 and the silicon nitride film 40. Can function as a polishing stopper layer. Therefore, as in the previous example, by monitoring the rate at which the film thickness decreases, for example, the end point of polishing, that is, the light-shielding layer material film 11 deposited outside the concave portion 11b is entirely removed, and the silicon nitride film is removed. The point at which 40 is exposed can be easily detected. Then, by performing polishing until the silicon nitride film 40 is exposed outside the concave portion 11b, the polished surface has a sufficient flatness. Even when the etch-back method is used instead of the polishing, the same effect as in the polishing method can be obtained by using an etchant having a sufficient selectivity between the light shielding layer material film 11 and the silicon nitride film 40. Can be obtained.
[0102]
After forming the light-shielding layer 11a in this manner, the electro-optical device (liquid crystal device) of the present invention can be manufactured by performing the same process as in the first example.
Even in such an electro-optical device manufacturing method, the silicon nitride film 40 can function as a stopper layer when the light shielding layer material film 11 is polished or etched back. Therefore, as in the case of the first example, the end point of polishing or etchback can be easily detected. Further, the polished or etched back surface can be made sufficiently flat, so that the lamination with the supporting substrate 10A can be made sufficiently good and separation at the lamination interface can be prevented.
[0103]
Further, since the surface of the light-shielding layer 11a on the side of the concave portion 11b is covered with the silicon nitride film 40, the silicon nitride film 40 can prevent the light-shielding layer 11a from being oxidized.
That is, in the oxidation process, which is a step usually performed when the semiconductor layer 1a is formed as a transistor element, the oxidizing species diffuse through defects such as voids and pinholes existing in the semiconductor layer 1a, so that the light shielding film 11a is formed. May be oxidized. The light-shielding film 11a in this example is formed of WSi (tungsten silicide) or the like. However, if this kind of light-shielding film is oxidized, the light-shielding property deteriorates, and the function as the light-shielding film deteriorates.
Thus, in this example, since the silicon nitride film 40 is formed prior to the formation of the light shielding layer 11a, the oxidation of the light shielding layer 11a can be prevented by the silicon nitride film 40 as described above. Oxidation of the light-shielding film due to diffusion of oxidizing species and deterioration of light-shielding properties due to oxidation of the light-shielding film can be prevented, whereby a stable process can be established and the yield can be improved.
[0104]
(Overall configuration of electro-optical device)
Hereinafter, the overall configuration of the liquid crystal device according to the present embodiment configured as described above will be described with reference to FIGS. FIG. 15 is a plan view of the TFT array substrate 10 as viewed from the counter substrate 20 side, and FIG. 16 is a cross-sectional view taken along the line HH ′ of FIG.
[0105]
15, a sealing material 52 is provided on the surface of the TFT array substrate 10 along the edge thereof. As shown in FIG. 16, the sealing material 52 has substantially the same contour as the sealing material 52 shown in FIG. The substrate 20 is fixed to the TFT array substrate 10 by the sealing material 52.
On the surface of the opposing substrate 20, as shown in FIG. 16, an opposing substrate light-shielding layer 53 made of, for example, the same or different material from the opposing substrate light-shielding layer 23 is provided in parallel with the inside of the sealing material 52. Have been.
[0106]
In the TFT array substrate 10, a data line driving circuit 101 and mounting terminals 102 are provided along a side of the TFT array substrate 10 in a region outside the sealing material 52, and the scanning line driving circuit 104 It is provided along two sides adjacent to one side. If the delay of the scanning signal supplied to the scanning line 3a does not matter, it goes without saying that the scanning line driving circuit 104 may be provided on only one side.
[0107]
Further, the data line driving circuits 101 may be arranged on both sides along the side of the display region (pixel portion). For example, the odd-numbered data lines 6a supply an image signal from a data line driving circuit arranged along one side of the display area, and the even-numbered data lines 6a are arranged along the opposite side of the display area. An image signal may be supplied from the provided data line driving circuit. By driving the data lines 6a in a comb-tooth shape as described above, the area occupied by the data line driving circuit can be expanded, and a complicated circuit can be formed.
[0108]
Further, on the remaining one side of the TFT array substrate 10, a plurality of wirings 105 for connecting the scanning line driving circuits 104 provided on both sides of the display area are provided. Further, a precharge circuit may be provided so as to be hidden under the opposing substrate light-shielding layer 53 as a peripheral parting. At least one corner of the corner between the TFT array substrate 10 and the counter substrate 20 is provided with a conductive material 106 for establishing electrical continuity between the TFT array substrate 10 and the counter substrate 20.
[0109]
Further, on the surface of the TFT array substrate 10, an inspection circuit or the like for inspecting the quality, defects, and the like of the electro-optical device during manufacturing or shipping may be formed. Further, instead of providing the data line driving circuit 101 and the scanning line driving circuit 104 on the surface of the TFT array substrate 10, for example, a driving LSI mounted on a TAB (tape automated bonding substrate) is used. The connection may be made electrically and mechanically via an anisotropic conductive film provided in the peripheral region.
[0110]
For example, a TN (twisted nematic) mode, an STN (super TN) mode, and a D-STN (dual scan-STN) are provided on the side of the opposite substrate 20 on which light is incident and on the side of the TFT array substrate 10 on which light is emitted, respectively. A polarizing film, a retardation film, a polarizing means, and the like are arranged in a predetermined direction according to an operation mode such as a mode) and a normally white mode / normally black mode.
[0111]
When the electro-optical device of the present embodiment is applied to a color liquid crystal projector (projection display device), three electro-optical devices are used as light valves for RGB, and each panel has an RGB color valve. The light of each color decomposed via the dichroic mirror for decomposition is respectively incident as projection light. Therefore, in that case, as shown in the above embodiment, the color filter is not provided on the opposing substrate 20.
[0112]
However, even if an RGB color filter is formed along with a protective film in a predetermined region facing the pixel electrode 9a where the opposing substrate light-shielding layer 23 is not formed on the surface of the opposing substrate 20 on the liquid crystal layer 50 side of the substrate body 20A. Good. With such a configuration, the electro-optical device of the above embodiment can be applied to a color electro-optical device such as a direct-view or reflection-type color liquid crystal television other than the liquid crystal projector.
[0113]
Further, a micro lens may be formed on the surface of the counter substrate 20 so as to correspond to one pixel. In this way, a bright electro-optical device can be realized by improving the efficiency of collecting incident light. Furthermore, a dichroic filter that creates RGB colors by using light interference may be formed by depositing a number of interference layers having different refractive indexes on the surface of the counter substrate 20. According to this counter substrate with a dichroic filter, a brighter color electro-optical device can be realized.
[0114]
In the liquid crystal device (electro-optical device) according to the present embodiment, the incident light is made to enter from the counter substrate 20 side. However, since the TFT array substrate 10 is provided with the light shielding layer 11a, the TFT array substrate 10 side From the opposite substrate 20 side. That is, even when the liquid crystal device is attached to the liquid crystal projector in this manner, light can be prevented from being incident on the channel region 1a 'and the LDD regions 1b and 1c of the semiconductor layer 1a, and a high-quality image can be displayed. it can.
[0115]
Conventionally, in order to prevent reflection on the back surface side of the TFT array substrate 10, it has been necessary to separately arrange a polarizing means coated with an anti-reflection (AR) coating for anti-reflection or attach an AR film. However, in this embodiment, since the light shielding layer 11a is formed between the surface of the TFT array substrate 10 and at least the channel region 1a 'and the LDD regions 1b and 1c of the semiconductor layer 1a, such an AR coating is performed. It is not necessary to use a polarizing means, an AR film, or a substrate obtained by subjecting the TFT array substrate 10 to an AR process.
[0116]
Therefore, according to the present embodiment, the material cost can be reduced, and the yield is not significantly reduced due to dirt, scratches, etc. at the time of attaching the polarizing means, which is very advantageous. Further, since the light resistance is excellent, even if a bright light source is used or polarization conversion is performed by a polarization beam splitter to improve light use efficiency, image quality deterioration such as crosstalk due to light does not occur.
[0117]
(Electronics)
Hereinafter, a projection display device will be described as an example of an electronic apparatus using the electro-optical device of each of the above embodiments.
FIG. 17 is a schematic configuration diagram illustrating an example of a projection display device including the electro-optical device (liquid crystal device) according to the first embodiment. This projection display device is a so-called three-panel projection liquid crystal display device using three liquid crystal panels. Here, the liquid crystal device of the above embodiment is used as a liquid crystal panel constituting a liquid crystal light valve.
17, reference numeral 510 denotes a light source, 513, 514 are dichroic mirrors, 515, 516, 517 are reflection mirrors, 518, 519, 520 are relay lenses, 522, 523, 524 are liquid crystal light valves, 525 is a cross dichroic prism, 526 indicates a projection lens system.
[0118]
The light source 510 includes a lamp 511 such as an ultra-high pressure mercury lamp and a reflector 512 that reflects light from the lamp 511. The dichroic mirror 513 that reflects blue light and green light transmits red light of white light from the light source 510 and reflects blue light and green light. The transmitted red light is reflected by the reflection mirror 517 and enters the red light liquid crystal light valve 522.
[0119]
On the other hand, among the color lights reflected by the dichroic mirror 513, green light is reflected by the dichroic mirror 514 that reflects green light, and is incident on the liquid crystal light valve 523 for green. On the other hand, the blue light also passes through the second dichroic mirror 514. For blue light, a light guide unit 521 including a relay lens system including an entrance lens 518, a relay lens 519, and an exit lens 520 is provided to compensate for a difference in optical path length from green light and red light. The blue light is incident on the liquid crystal light valve for blue light 524 via this.
[0120]
The three color lights modulated by the respective light valves enter the cross dichroic prism 525. This prism has four rectangular prisms bonded together, and a dielectric multilayer film that reflects red light and a dielectric multilayer film that reflects blue light are formed in a cross shape on its inner surface. The three color lights are combined by these dielectric multilayer films to form light representing a color image. The combined light is projected onto a screen 527 by a projection lens system 526, which is a projection optical system, and an image is enlarged and displayed.
Since such a projection type liquid crystal display device includes the above-described electro-optical device (liquid crystal device), a highly reliable projection type display device having excellent reliability can be provided.
[0121]
FIG. 18 is a perspective view illustrating an example of a mobile phone as another example of an electronic apparatus using the electro-optical device (liquid crystal device) of each of the above embodiments. In FIG. 18, reference numeral 1000 denotes a mobile phone main body, and reference numeral 1001 denotes a liquid crystal display unit using the above liquid crystal device.
The electronic device (mobile phone) illustrated in FIG. 18 includes the liquid crystal device of each of the above embodiments, and thus has an excellent display unit with high reliability.
[0122]
It should be noted that the technical scope of the present invention is not limited to the above embodiment, and it is needless to say that various changes can be made without departing from the spirit of the present invention.
[Brief description of the drawings]
FIG. 1 is an equivalent circuit diagram of an example of an electro-optical device according to the present invention.
FIG. 2 is an enlarged plan view of a pixel group on a TFT array substrate.
FIG. 3 is a sectional view taken along line AA ′ of FIG. 2;
FIGS. 4A to 4E are manufacturing process diagrams of the electro-optical device.
FIGS. 5A to 5C are manufacturing process diagrams of the electro-optical device.
FIGS. 6A to 6D are manufacturing process diagrams of the electro-optical device.
FIGS. 7A to 7C are manufacturing process diagrams of the electro-optical device.
FIGS. 8A and 8B are manufacturing process diagrams of the electro-optical device.
FIGS. 9A to 9D are manufacturing process diagrams of the electro-optical device.
10A to 10E are manufacturing process diagrams of the electro-optical device.
11A to 11D are manufacturing process diagrams of the electro-optical device.
FIGS. 12A to 12C are manufacturing process diagrams of the electro-optical device.
FIGS. 13A to 13C are manufacturing process diagrams of the electro-optical device.
14A to 14D are manufacturing process diagrams of a second example.
FIG. 15 is a plan view of a TFT array substrate and components on the TFT array substrate.
FIG. 16 is a sectional view taken along the line HH ′ of FIG. 15;
FIG. 17 is a configuration diagram of a projection display device.
FIG. 18 is a diagram illustrating an example of a mobile phone as an electronic device.
[Explanation of symbols]
1a: semiconductor layer, 10A: support substrate, 11: light shielding layer material film, 11a: light shielding layer,
11b: concave portion, 12A: upper bonding film (second insulating layer),
12B: first insulating layer, 13: contact hole, 40: silicon nitride film,
208: single crystal silicon substrate (semiconductor substrate), 221: bonded interface

Claims

A method of manufacturing an electro-optical device using a composite substrate obtained by bonding a semiconductor substrate having a semiconductor layer on a support substrate,
Forming a first insulating layer on the surface side of the semiconductor layer of the semiconductor substrate;
Patterning the first insulating layer to form a recess at a predetermined position;
Forming a light shielding layer material on the first insulating layer in which the concave portion is formed, with the concave portion being buried;
Polishing or etching back the light shielding layer material film made of the light shielding layer material, and forming a light shielding layer in the concave portion;
A step of bonding the light-shielding layer-formed surface side of the semiconductor substrate on which the light-shielding layer is formed to the support substrate,
A method for manufacturing an electro-optical device, comprising:

2. The method according to claim 1, further comprising a step of forming a silicon nitride film on the first insulating layer between the step of forming a concave portion in the first insulating layer and the step of forming a light shielding layer material. 2. The method for manufacturing the electro-optical device according to 1.

The step of polishing or etching back the light-shielding layer material film to form a light-shielding layer in the concave portion and the step of bonding a semiconductor substrate to the support substrate have a second insulating layer on the surface on which the light-shielding layer is formed. 3. The method for manufacturing an electro-optical device according to claim 1, further comprising a step of forming a layer.

After bonding the surface side of the semiconductor substrate on which the light shielding layer is formed to the support substrate, a step of forming a contact hole reaching the light shielding layer by wet etching the semiconductor substrate side is provided. A method for manufacturing an electro-optical device according to claim 1.

An electro-optical device using a composite substrate obtained by bonding a semiconductor substrate having a semiconductor layer on a support substrate,
The composite substrate has a first insulating layer on one side of the semiconductor layer, and a light-shielding layer-side surface of a semiconductor substrate having a light-shielding layer at a predetermined position in the first insulating layer; An electro-optical device, wherein one surface of the electro-optical device is bonded.

The electro-optical device according to claim 5, wherein the support substrate is transparent and insulative.

A light source, an electro-optical device that modulates light emitted from the light source, and a projection display device that has an enlarged projection optical system that enlarges and projects light modulated by the electro-optical device onto a projection surface.
A projection type display, wherein the electro-optical device is an electro-optical device obtained by the method according to any one of claims 1 to 4, or an electro-optical device according to claim 5 or 6. apparatus.

An electronic apparatus comprising the electro-optical device obtained by the manufacturing method according to claim 1, or the electro-optical device according to claim 5.