JP2004282041A

JP2004282041A - 半導体装置の製造方法

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Publication number: JP2004282041A
Application number: JP2004039536A
Authority: JP
Inventors: Toyoji Ito; 豊二伊東
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2003-02-26
Filing date: 2004-02-17
Publication date: 2004-10-07
Anticipated expiration: 2024-02-17
Also published as: JP3991035B2

Abstract

【課題】開口部の壁面のテーパー形状を安定的に形成することにより、電極及び容量絶縁膜のカバレッジを向上させることを目的とする。
【解決手段】半導体装置の製造方法は、基板１００上に導電膜１０３を形成する工程と、導電膜１０３を覆うように絶縁膜１０４を形成する工程と、第１の開口パターンを有するマスクを用いて、絶縁膜１０４に底部が導電膜１０３に達しないホール１０４ａを形成する工程と、第１の開口パターンの径よりも大きい径を有する第２の開口パターンを有するマスクを用いて、絶縁膜１０４に、導電膜１０３を露出させる開口部１０４ｂを形成する工程とを備える。開口部１０４ｂの壁面と開口部１０４ｂの底面とのなす角は鈍角である。
【選択図】図１

Description

本発明は、キャパシタを有する半導体装置の製造方法に関する。

強誘電体膜又は高誘電体膜を容量絶縁膜に用いるキャパシタを有する半導体装置は、ヒステリシス特性による残留分極又は高い比誘電率を有している。このため、不揮発性メモリ及びＤＲＡＭの分野において、シリコン酸化膜又はシリコン窒化膜よりなる容量絶縁膜を有するキャパシタに代わって、強誘電体膜又は高誘電体膜を容量絶縁膜に用いるキャパシタが広く用いられていく可能性がある。この場合、メモリセルの面積をさらに縮小するため、キャパシタの形状を立体形状にすることが求められている。

以下、従来の半導体装置の製造方法について、図１６（ａ）〜（ｃ）及び図１７（ａ）〜（ｃ）を参照しながら説明する。

まず、図１６（ａ）に示すように、ＣＶＤ法により半導体基板１０の上に第１のシリコン酸化膜１１を成膜した後、ＣＭＰ法により第１のシリコン酸化膜１１を平坦化する。次に、第１のシリコン酸化膜１１に対して選択的にドライエッチングを行なうことにより、半導体基板１０を露出させるコンタクトホールを形成した後、該コンタクトホールの内部を埋め込むように、スパッタ法又はＣＶＤ法によりチタン膜及び窒化チタン膜を成膜し、さらにＣＶＤ法によりタングステン膜を成膜する。

次に、ＣＭＰ法により、チタン膜、窒化チタン膜及びタングステン膜よりなるメタル膜をコンタクトホール内部にのみ残留させることにより、プラグ１２を形成する。次に、スパッタ法により、第１のシリコン酸化膜１１及びプラグ１２の上に、窒化チタンアルミニウム膜、イリジウム膜及び酸化イリジウム膜が順に積層された積層膜を形成した後、該積層膜に対して選択的にドライエッチングを行なうことにより、プラグ１２を覆う酸素バリア膜１３を形成する。

次に、図１６（ｂ）に示すように、第１のシリコン酸化膜１１の上に酸素バリア膜１３を覆うように第２のシリコン酸化膜１４を成膜した後、ＣＭＰ法により第２のシリコン酸化膜を平坦化する。次に、図１６（ｃ）に示すように、第２のシリコン酸化膜１４の上に、酸素バリア膜１３の上方に開口パターン１５ａを有するレジストマスク１５を形成する。

次に、図１７（ａ）に示すように、第２のシリコン酸化膜１４に対して開口パターン１５ａを有するレジストマスク１５を用いてエッチングを行なうことにより、酸素バリア膜１３を露出させる開口部１４ａを形成する。この場合、酸素バリア膜１３はオーバーエッチングされ、レジストマスク１５の膜厚はエッチングにより減少する。

次に、図１７（ｂ）に示すように、残存しているレジストマスク１５をアッシングにより除去する。次に、図１７（ｃ）に示すように、スパッタ法により、第２のシリコン酸化膜１４の上及び開口部１４ａの内部に第１の白金膜を成膜した後、開口部１４ａを含む領域において第１の白金膜に対して選択的にドライエッチングを行なうことにより、第１の白金膜がパターニングされた下部電極１６を形成する。次に、ＭＯＣＶＤ法により、第２のシリコン酸化膜１４及び下部電極１６の上に、ストロンチウム、ビスマス、タンタル及びニオブを成分とするビスマス層状ペロブスカイト型酸化物よりなる強誘電体膜を成膜する。次に、スパッタ法により強誘電体膜の上に第２の白金膜を成膜した後、下部電極１６を含む領域において強誘電体膜及び第２の白金膜をパターニングすることにより、容量絶縁膜１７及び上部電極１８を形成する。その後、開示していないが配線及び保護膜等の形成を行なう。

しかしながら、以上のような製造方法によると、キャパシタを構成する下部電極１６、容量絶縁膜１７及び上部電極１８のカバレッジが充分ではなく、キャパシタの断面はオーバーハング形状になり易い。このため、下部電極１６又は上部電極１８に断線が生じることがある。さらに、開口部１４ａの壁面の底部ほどキャパシタの膜厚が薄膜化すると共に、開口部１４ａの底部においてもキャパシタの膜厚が薄膜化する。また、カバレッジが充分ではないために、容量絶縁膜１７の膜厚が不均一になると、キャパシタの特性にバラツキが生じる。

また、他の従来の半導体装置の製造方法によると、開口部が垂直形状である場合に形成される下部電極、容量絶縁膜及び上部電極は、前記図１７（ｃ）に示したようなカバレッジの悪い状態で示されていないものもあるが、上部電極、下部電極又は容量絶縁膜の成膜を簡便に行えるスパッタ法を用いると、現実には、開口部の内部ではカバレッジが悪化する（例えば、特許文献１参照）。また、カバレッジが比較的良好になるＭＯＣＶＤ（有機金属ＣＶＤ）法を用いても、現実には、カバレッジが充分ではなく、この方法を用いてカバレッジを向上させようとすると、成膜レートが小さくなるという新たな課題が発生する。

そこで、電極及び容量絶縁膜のカバレッジを向上するために、開口部の壁面を上方から見て順テーパー形状にするという方法が考えられる（以下、壁面の形状について言及するときは上方から見た形状を言うものとする）。しかしながら、層間絶縁膜として一般的に用いるシリコン酸化膜に対して微細な開口部を形成するためには、ドライエッチングにより開口部を形成する必要があるが、シリコン酸化膜に対しては反応性エッチングができないので、開口部の壁面を順テーパー形状に形成することは困難である。

一方、開口部の壁面を順テーパー形状に形成する方法として、開口部を形成した後にレジストマスクを後退させて、再度エッチングを行なうことにより開口部の壁面を順テーパー形状にする方法が提案されている（例えば、特許文献２参照）。しかしながら、この場合には、エッチングの際に用いたレジストマスクの側壁に、開口部を形成する際のエッチングにより除去された下地の導電膜が再付着したり、エッチングガスと導電膜との反応生成物が堆積することになるが、レジストマスクを後退させた後もこの再付着した導電膜及び反応生成物が除去されずに残留することにより、フェンスが形成される等の形状異常が発生する。このため、再度エッチングを行なう場合に、形状異常が原因となって開口部の壁面のテーパー形状を安定的に形成することができない。
米国特許６２３９４６１号公報（column 5 line 44- column 6 line 26 fig 5）特開昭６１−２９６７２２号公報（第２−３頁、第１図）

このように、従来の半導体装置の製造方法によると、電極及び容量絶縁膜のカバレッジが充分ではなく、その断面がオーバーハング形状になり易い。電極のカバレッジが悪くなると電極に断線が生じ、また、電極がオーバーハング形状になると開口部の上部の間隔が狭くなるため、容量絶縁膜のカバレッジがさらに悪化するので、容量絶縁膜においてリークが生じてキャパシタの特性にバラツキが生じる。

また、ＭＯＣＶＤ（有機金属ＣＶＤ）法を用いて容量絶縁膜を形成する場合には、有機金属原料が供給される割合が不均一になるので、容量絶縁膜の組成が不均一になる。さらに、開口部の壁面のテーパー形状を安定的に形成する方法は知られていない。

前記に鑑み、本発明は、開口部の壁面のテーパー形状を安定的に形成することにより、電極及び容量絶縁膜のカバレッジを向上させることを目的とする。

前記の目的を達成するために、本発明に係る第１の半導体装置の製造方法は、基板上に導電膜を形成する工程と、導電膜を覆うように絶縁膜を形成する工程と、第１の開口パターンを有するマスクを用いて、絶縁膜に底部が前記導電膜に達しないホールを形成する工程と、第１の開口パターンの径よりも大きい径を有する第２の開口パターンを有するマスクを用いて、絶縁膜に、導電膜を露出させる開口部を形成する工程とを備え、開口部の壁面と開口部の底面とのなす角は鈍角であることを特徴とする。

第１の半導体装置の製造方法によると、第１の開口パターンを有するマスクを用いた第１のエッチングにより導電膜まで達しないホールを形成した後に、第１の開口パターンの径よりも大きい径を有する第２の開口パターンを有するマスクを用いた第２のエッチングにより導電膜を露出して開口部を形成するため、第１の開口パターンを有するマスクの側壁に、導電膜が再付着したり、エッチングガスと導電膜との反応生成物が堆積することがなくなるので、従来例のようにフェンスが形成される等の形状異常が発生しない。このため、開口部の壁面の形状を滑らかに安定的に形成することができる。

本発明に係る第１の半導体装置の製造方法において、少なくとも開口部の内部に、下部電極、容量絶縁膜及び上部電極よりなる容量素子を形成する工程をさらに備えることが好ましい。

このようにすると、カバレッジに優れた電極及び容量絶縁膜を得ることができるので、電極の断線、容量絶縁膜のリーク及び組成ずれを防止して容量素子の特性のバラツキを防止することができる。

本発明に係る第１の半導体装置の製造方法において、容量素子を形成する工程は、開口部の壁面及び底面を覆うように下部電極を形成する工程と、下部電極の上に容量絶縁膜を形成する工程と、容量絶縁膜の上に上部電極を形成する工程とを含むことが好ましい。

本発明に係る第２の半導体装置の製造方法は、基板上の所定領域に導電膜を形成する工程と、基板上に、導電膜を覆うように絶縁膜を形成する工程と、絶縁膜上に、導電膜の上方に第１の開口パターンを有するマスクを形成する工程と、絶縁膜に対して第１の開口パターンを有するマスクを用いて第１のエッチングを行なうことにより、絶縁膜に底部が導電膜に達しない凹部を形成する工程と、第１の開口パターンの径を拡大して、第１の開口パターンよりも径が大きい第２の開口パターンを有するマスクを形成する工程と、絶縁膜に対して第２の開口パターンを有するマスクを用いて第２のエッチングを行なうことにより、絶縁膜に、凹部よりも開口径が大きく且つ壁面がテーパー形状であると共に導電膜を露出させる開口部を形成する工程とを備えることを特徴とする。

第２の半導体装置の製造方法によると、第１の開口パターンを有するマスクを用いた第１のエッチングにより導電膜まで達しない凹部を形成した後に、第１の開口パターンよりも径が大きい第２の開口パターンを有するマスクを用いた第２のエッチングにより開口部を形成するため、第１の開口パターンを有するマスクの側壁に、導電膜が再付着したり、エッチングガスと導電膜との反応生成物が堆積することがなくなるので、従来例のようにフェンスが形成される等の形状異常が発生しない。このため、開口部の壁面のテーパー形状を安定的に形成することができる。

本発明に係る第２の半導体装置の製造方法において、少なくとも開口部の内部に、下部電極、容量絶縁膜及び上部電極よりなる容量素子を形成する工程をさらに備えることが好ましい。

本発明に係る第２の半導体装置の製造方法において、容量素子を形成する工程は、開口部の壁面及び底面を覆うように下部電極を形成する工程と、下部電極の上に容量絶縁膜を形成する工程と、容量絶縁膜の上に上部電極を形成する工程とを含むことが好ましい。

本発明に係る第２の半導体装置の製造方法において、絶縁膜に開口部を形成する工程よりも後に、マスクを除去した後に、絶縁膜に対して全面的に第３のエッチングを行なうことにより、開口部の壁面のテーパー形状を滑らかにする工程をさらに備えることが好ましい。

このようにすると、開口部の壁面のテーパー形状は滑らかになる。

本発明に係る第２の半導体装置の製造方法において、絶縁膜に開口部を形成する工程よりも後に、第２の開口パターンの径を拡大して、第２の開口パターンよりも径が大きい第３の開口パターンを有するマスクを形成する工程と、絶縁膜に対して第３の開口パターンを有するマスクを用いて第３のエッチングを行なうことにより、開口部の壁面のテーパー形状を滑らかにする工程をさらに備えることが好ましい。

上記の半導体装置の製造方法において、開口部の壁面のテーパー形状を滑らかにする工程よりも後に、少なくとも開口部の内部に、下部電極、容量絶縁膜及び上部電極よりなる容量素子を形成する工程をさらに備えることが好ましい。

上記の半導体装置の製造方法において、容量素子を形成する工程は、開口部の壁面及び底面を覆うように下部電極を形成する工程と、下部電極の上に容量絶縁膜を形成する工程と、容量絶縁膜の上に上部電極を形成する工程とを含むことが好ましい。

本発明に係る第３の半導体装置の製造方法は、基板上の所定領域に導電膜を形成する工程と、導電膜の上にエッチングストッパー膜を形成する工程と、基板上に、エッチングストッパー膜を覆うように絶縁膜を形成する工程と、絶縁膜の上に、導電膜の上方に第１の開口パターンを有するマスクを形成する工程と、絶縁膜に対して第１の開口パターンを有するマスクを用いて第１のエッチングを行なうことにより、絶縁膜に底部がエッチングストッパー膜に達しない凹部を形成する工程と、第１の開口パターンの径を拡大して、第１の開口パターンよりも径が大きい第２の開口パターンを有するマスクを形成する工程と、絶縁膜に対して第２の開口パターンを有するマスクを用いて第２のエッチングを行なうことにより、絶縁膜に、凹部よりも開口径が大きく且つ壁面がテーパー形状であると共にエッチングストッパー膜を露出させる開口部を形成する工程と、エッチングストッパー膜に対して第３のエッチングを行なうことにより、絶縁膜の開口部をエッチングストッパー膜に転写して、絶縁膜の開口部の壁面のテーパー形状を滑らかにすると共にエッチングストッパー膜に導電膜を露出させる開口部を形成する工程とを備えることを特徴とする。

第３の半導体装置の製造方法によると、第１の開口パターンを有するマスクを用いた第１のエッチングによりエッチングストッパー膜まで達しない凹部を形成した後に、第１の開口パターンをよりも径が大きい第２の開口パターンを有するマスクを用いた第２のエッチングにより開口部を形成するため、第１の開口パターンを有するマスクの側壁に、導電膜が再付着したり、エッチングガスと導電膜との反応生成物が堆積することがなくなるので、従来例のようにフェンスが形成される等の形状異常が発生しない。このため、開口部の壁面のテーパー形状を安定的に形成することができる。さらに、第２の半導体装置の製造方法と比較すると、導電膜上にエッチングストッパー膜を形成することにより、第２のエッチングにより形成される開口部は導電膜を露出させないので、第３のエッチングにより開口部の壁面のテーパー形状をより滑らかにすることができると共に、第３のエッチングを行なう際の導電膜に対するオーバーエッチング量を抑制できる。

本発明に係る第３の半導体装置の製造方法において、少なくとも絶縁膜の開口部及びエッチングストッパー膜の開口部の内部に、下部電極、容量絶縁膜及び上部電極よりなる容量素子を形成する工程をさらに備えることが好ましい。

本発明に係る第３の半導体装置の製造方法において、容量素子を形成する工程は、開口部の壁面及び底面を覆うように下部電極を形成する工程と、下部電極の上に容量絶縁膜を形成する工程と、容量絶縁膜の上に上部電極を形成する工程とを含むことが好ましい。

本発明に係る第３の半導体装置の製造方法において、第３のエッチングは、マスクを除去してから行なうことが好ましい。

このようにすると、第３のエッチングの際に用いるエッチングガスはマスクに妨害されることがないので、第１のエッチングと第２のエッチングとによって開口部の壁面に形成された段差をより滑らかにすることができる。

本発明に係る第３の半導体装置の製造方法において、第３のエッチングは、第２の開口パターンの径が拡大されてなる第３の開口パターンを有するマスクを用いて行なうことが好ましい。

このようにすると、第１のエッチングと第２のエッチングとによって開口部の壁面に形成された段差を滑らかにすることができる。

本発明に係る第３の半導体装置の製造方法において、エッチングストッパー膜は、チタン又はアルミニウムを含む金属酸化物よりなることが好ましい。

このようにすると、金属酸化物の導電膜に対するエッチング選択比を大きくとることができる。

本発明に係る第４の半導体装置の製造方法は、基板上の所定領域に導電膜を形成する工程と、基板上に、導電膜を覆うように絶縁膜を形成する工程と、絶縁膜の上に、導電膜の上方に第１の開口パターンを有するマスクを形成する工程と、絶縁膜に対して第１の開口パターンを有するマスクを用いて第１のエッチングを行なうことにより、絶縁膜に底部が導電膜に達しない凹部を形成する工程と、マスクを除去した後、絶縁膜に対して全面的に第２のエッチングを行なうことにより、絶縁膜に、凹部よりも開口径が大きく且つ壁面がテーパー形状であると共に導電膜を露出させる開口部を形成する工程を備えることを特徴とする。

第４の半導体装置の製造方法によると、第１のエッチングにより導電膜まで達しない凹部を形成した後に、マスクを除去して第２のエッチングにより開口部を形成するため、第１の開口パターンを有するマスクの側壁に、導電膜が再付着したり、エッチングガスと導電膜との反応生成物が堆積することがなくなるので、従来例のようにフェンスが形成される等の形状異常が発生しない。このため、開口部の壁面のテーパー形状を安定的に形成することができる。さらに、第２の半導体装置の製造方法と比較すると、第１の開口パターンの径が拡大されてなる第２の開口パターンを有するマスクを用いてエッチングを行なう工程を省略できるので、工程数を低減することができる。

本発明に係る第４の半導体装置の製造方法において、少なくとも絶縁膜の開口部の内部に、下部電極、容量絶縁膜及び上部電極よりなる容量素子を形成する工程をさらに備えることが好ましい。

本発明に係る第４の半導体装置の製造方法において、容量素子を形成する工程は、開口部の壁面及び底面を覆うように下部電極を形成する工程と、下部電極の上に容量絶縁膜を形成する工程と、容量絶縁膜の上に上部電極を形成する工程とを含むことが好ましい。

本発明に係る第２〜第４の半導体装置において、第１の開口パターンを有するマスクを形成する工程と絶縁膜に凹部を形成する工程との間に、第１の開口パターンの壁面をテーパー形状にする工程をさらに備えることが好ましい。

このようにすると、第１の開口パターンの壁面をテーパー形状にしてから第１のエッチングを行なうので、開口部の壁面をよりテーパー形状に加工することができる。

本発明に係る第１〜第４の半導体装置において、導電膜が、イリジウム、白金、金、ルテニウム、ロジウム、パラジウム、若しくはこれらの酸化物よりなるか、又は、チタン、チタンアルミニウム、タンタル、タンタルアルミニウム若しくはこれらの窒化物若しくはこれらの積層膜よりなるよりなる場合には、エッチングにより除去される導電膜がマスクに再付着することを抑制できると共に、エッチングガスと導電膜との反応生成物がマスクに堆積することを抑制できる。

本発明に係る第１〜第４の半導体装置の製造方法において、導電膜が、プラグを介して基板と接続されている酸素バリア膜を含んでいる場合には、容量絶縁膜を形成する際に、プラグを酸化させることがなくなるので、容量素子と基板との接続を可能とする。

本発明に係る第１〜第４の半導体装置の製造方法において、絶縁膜が、シリコンを含む酸化膜である場合には、絶縁膜に対して異方性の強いエッチングができるので、第１のエッチングにより凹部を形成した後に、第２のエッチングにより開口部を形成することにより、開口部の壁面における段差が低減してテーパー形状が滑らかになる。

本発明に係る第１〜第４の半導体装置の製造方法において、絶縁膜の主表面は、絶縁膜の主表面が、平坦化されている場合には、電極及び容量絶縁膜を形成する際に用いるマスクのフォーカスずれが減少する。

本発明に係る第１〜第４の半導体装置の製造方法において、マスクが、フォトレジストである場合には、フォトレジストの絶縁膜に対するエッチング選択比を確保できる。

本発明に係る第１〜第４の半導体装置の製造方法において、下部電極及び上部電極は、下部電極及び上部電極は、主成分として白金族元素を含んでいればよい。

本発明に係る第１〜第４の半導体装置の製造方法において、容量絶縁膜は、強誘電体膜又は高誘電体膜よりなることが好ましい。

本発明に係る第１〜第４の半導体装置の製造方法において、容量絶縁膜は、ＳｒＢｉ₂（Ｔａ_xＮｂ_1-x）₂Ｏ₉、Ｐｂ（Ｚｒ_xＴｉ_1-x）Ｏ₃、（Ｂａ_xＳｒ_1-x）ＴｉＯ₃、（Ｂｉ_xＬａ_1-x）₄Ｔｉ₃Ｏ₁₂（但し、以上において、Ｘは、０≦ｘ≦１の関係を満たす）、又はＴａ₂Ｏ₅ よりなることが好ましい。

本発明の第１の半導体装置の製造方法によると、第１の開口パターンを有するマスクを用いた第１のエッチングにより導電膜まで達しないホールを形成した後に、第１の開口パターンの径よりも大きい径を有する第２の開口パターンを有するマスクを用いた第２のエッチングにより導電膜を露出して開口部を形成するため、第１の開口パターンを有するマスクの側壁に、導電膜が再付着したり、エッチングガスと導電膜との反応生成物が堆積することがなくなるので、従来例のようにフェンスが形成される等の形状異常が発生しない。このため、開口部の壁面の形状を滑らかに安定的に形成することができる。

本発明の第２の半導体装置の製造方法によると、第１の開口パターンを有するマスクを用いた第１のエッチングにより導電膜まで達しない凹部を形成した後に、第１の開口パターンよりも径が大きい第２の開口パターンを有するマスクを用いた第２のエッチングにより開口部を形成するため、第１の開口パターンを有するマスクの側壁に、導電膜が再付着したり、エッチングガスと導電膜との反応生成物が堆積することがなくなるので、従来例のようにフェンスが形成される等の形状異常が発生しない。このため、開口部の壁面のテーパー形状を安定的に形成することができる。

本発明の第３の半導体装置の製造方法によると、第１の開口パターンを有するマスクを用いた第１のエッチングによりエッチングストッパー膜まで達しない凹部を形成した後に、第１の開口パターンをよりも径が大きい第２の開口パターンを有するマスクを用いた第２のエッチングにより開口部を形成するため、第１の開口パターンを有するマスクの側壁に、導電膜が再付着したり、エッチングガスと導電膜との反応生成物が堆積することがなくなるので、従来例のようにフェンスが形成される等の形状異常が発生しない。このため、開口部の壁面のテーパー形状を安定的に形成することができる。さらに、第２の半導体装置の製造方法と比較すると、導電膜上にエッチングストッパー膜を形成することにより、第２のエッチングにより形成される開口部は導電膜を露出させないので、第３のエッチングにより開口部の壁面のテーパー形状をより滑らかにすることができると共に、第３のエッチングを行なう際の導電膜に対するオーバーエッチング量を抑制できる。

本発明の第４の半導体装置の製造方法によると、第１のエッチングにより導電膜まで達しない凹部を形成した後に、マスクを除去して第２のエッチングにより開口部を形成するため、第１の開口パターンを有するマスクの側壁に、導電膜が再付着したり、エッチングガスと導電膜との反応生成物が堆積することがなくなるので、従来例のようにフェンスが形成される等の形状異常が発生しない。このため、開口部の壁面のテーパー形状を安定的に形成することができる。さらに、第２の半導体装置の製造方法と比較すると、第１の開口パターンの径が拡大されてなる第１の開口パターンを有するマスクを用いてエッチングを行なう工程を省略できるので、工程数を低減することができる。

（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置の製造方法について、図１（ａ）〜（ｄ）及び図２（ａ）〜（ｄ）を参照しながら説明する。

まず、図１（ａ）に示すように、ＣＶＤ法により、半導体基板１００上に膜厚が１０００ｎｍである第１のシリコン酸化膜１０１を成膜した後、ＣＭＰ法により、第１のシリコン酸化膜１０１の膜厚が５００ｎｍになるまで第１のシリコン酸化膜１０１を平坦化する。次に、第１のシリコン酸化膜１０１に対して選択的にドライエッチングすることにより、半導体基板１００の上面と連通する直径が２５０ｎｍであるコンタクトホールを形成した後、スパッタ法又はＣＶＤ法により、第１のシリコン酸化膜１０１の上及び該コンタクトホールの内部に、膜厚が１０ｎｍであるチタン膜及び膜厚が２０ｎｍである窒化チタン膜を順次成膜し、さらにＣＶＤ法により膜厚が２００ｎｍであるタングステン膜を成膜する。

次に、ＣＭＰ法により、前記チタン膜、窒化チタン膜及びタングステン膜よりなるメタル膜をコンタクトホールの内部にのみ残留させることにより、プラグ１０２を形成する。次に、スパッタ法により、第１のシリコン酸化膜１０１及びプラグ１０２の上に、膜厚が１００ｎｍである窒化チタンアルミニウム膜、膜厚が５０ｎｍであるイリジウム膜及び膜厚が１００ｎｍである酸化イリジウム膜を順次積層して積層膜を形成した後、該積層膜に対して選択的にドライエッチングを行なうことにより、プラグ１０２を覆う酸素バリア膜１０３を形成する。

ここで、酸素バリア膜１０３は、導電膜である。

なお、本実施形態において、酸素バリア膜１０３が導電膜である場合について説明したが、本発明はこのような構成に限られない。

次に、図１（ｂ）に示すように、第１のシリコン酸化膜１０１の上に、酸素バリア膜１０３を覆うように、膜厚が１０００ｎｍである第２のシリコン酸化膜１０４を成膜した後、ＣＭＰ法により、酸素バリア膜１０３の上の膜厚が６００ｎｍになるまで第２のシリコン酸化膜１０４を平坦化する。

次に、図１（ｃ）に示すように、第２のシリコン酸化膜１０４の上に、酸素バリア膜１０３の上方に膜厚が７００ｎｍであって且つ開口径が３００ｎｍである第１の開口パターン１０５ａを有するレジストマスク１０５を形成する。

次に、図１（ｄ）に示すように、第２のシリコン酸化膜１０４に対して、第１の開口パターン１０５ａを有するレジストマスク１０５を用いると共に、Ｃ、Ｈ及びＦを含むガスとＯを含むガスとの混合ガスからなるプラズマを用いて第１のエッチングを行なうことにより、深さが３００ｎｍ程度である凹部１０４ａを形成する。このとき、レジストマスク１０５の膜厚は第１のエッチングにより５００ｎｍ程度に減少する。

次に、図２（ａ）に示すように、Ｏを含むガスからなるプラズマを用いる全面エッチングを行なって、レジストマスク１０５を３００ｎｍ程度除去することにより、直径が４００ｎｍである第２の開口パターン１０５ｂを有するレジストマスク１０５を形成する。このとき、第２の開口パターン１０５ｂを有するレジストマスク１０５はその上部ほどプラズマに照射される頻度が大きいので、第２の開口パターン１０５ｂの壁面は順テーパー形状になる。

次に、図２（ｂ）に示すように、凹部１０４ａを有する第２のシリコン酸化膜１０４に対して、第２の開口パターン１０５ｂを有するレジストマスク１０５を用いると共に、Ｃ、Ｈ及びＦを含むガスとＯを含むガスとの混合ガスからなるプラズマを用いて第２のエッチングを行なうことにより、凹部１０４ａよりも開口径が大きく且つ壁面がテーパー形状であると共に酸素バリア膜１０３を露出させる開口部１０４ｂを形成する。この場合、レジストマスク１０５の膜厚は第２のエッチングにより１００ｎｍ程度に減少する。また、酸素バリア膜１０３は膜厚が３０ｎｍ程度オーバーエッチングされる。

このように、開口部１０４ｂは、第１のエッチングにより凹部１０４ａを一旦形成した後に第２のエッチングにより形成されるので、第２のエッチングが１００％異方性であれば、開口部１０４ｂの壁面には階段状の段差が形成されることになるが、第１の開口パターン１０５ａの径が拡大されてなる第２の開口パターン１０５ｂを有するレジストマスク１０５を用いて第２のエッチングを行なうため、階段状の段差の一部が削られるので、その段差は図２（ｂ）に示すような緩やかな形状になる。さらに、第２の開口パターン１０５ｂのテーパー形状が第２のシリコン酸化膜１０４に転写される効果も加わるので、第２のシリコン酸化膜１０４にはテーパー形状の壁面を有する開口部１０４ｂが形成される。ここで、開口部１０４ｂの壁面と開口部１０４ｂの底面とのなす角は鈍角であればよく、開口部１０４ｂの壁面は底部から上部に向かって広がる、つまり開口部１０４ｂの開口径は底部から上部にいくにつれて大きくなるように形成されている。

次に、図２（ｃ）に示すように、Ｏを含むガスからなるプラズマを用いるアッシングにより、レジストマスク１０５を除去する。

次に、図２（ｄ）に示すように、スパッタ法により、開口部１０４ｂの内部を含む第２のシリコン酸化膜１０４の上に膜厚が５０ｎｍである第１の白金膜を成膜した後、開口部１０４ｂを含む領域において第１の白金膜に対して選択的にドライエッチングを行なうことにより、第１の白金膜がパターニングされた下部電極１０６を形成する。次に、ＭＯＣＶＤ法により、第２のシリコン酸化膜１０４及び下部電極１０６の上にストロンチウム、ビスマス、タンタル及びニオブを成分とするビスマス層状ペロブスカイト型酸化物よりなる強誘電体膜を５０ｎｍ成膜する。次に、スパッタ法により、強誘電体膜の上に膜厚が５０ｎｍである第２の白金膜を成膜した後、下部電極１０６を含む領域で強誘電体膜及び第２の白金膜に対してパターニングすることにより、容量絶縁膜１０７及び上部電極１０８を形成する。その後、開示していないがキャパシタの上に配線及び保護膜等を形成する。

以上のように、第１の実施形態に係る半導体装置の製造方法によると、第１の開口パターン１０５ａを有するレジストマスク１０５を用いて第１のエッチングにより凹部１０４ａを形成した後、第１の開口パターン１０５ａよりも径が大きい第２の開口パターン１０５ｂを有するレジストマスク１０５を用いて第２のエッチングを行なうので、第２のシリコン酸化膜１０４に形成される開口部１０４ｂの壁面を順テーパー形状にすることができる。

また、第１のエッチングにより凹部１０４ａを形成する際には酸素バリア膜１０３を露出させないため、第１のエッチングの際に生じる酸素バリア膜１０３を構成する積層膜の上層の酸化イリジウムがレジストマスク１０５の側壁に再付着したり、フッ素とイリジウムとの反応生成物がレジストマスク１０５の側壁に堆積することがないので、従来例のようにフェンスが形成される等の形状異常が発生しない。このため、開口部１０４ｂの壁面のテーパー形状を安定的に形成することができる。

また、開口部１０４ｂの壁面のテーパー形状を安定的に形成することができるため、カバレッジに優れた下部電極１０６、容量絶縁膜１０７及び上部電極１０８を得ることができるので、電極の断線、容量絶縁膜のリーク及び組成ずれを防止してキャパシタの特性のバラツキを防止することができる。

また、酸素バリア膜１０３を構成する積層膜の上層として高融点金属であるイリジウム、白金、金、ルテニウム、ロジウム若しくはパラジウムを含む金属又はこれらの金属酸化物を用いるか、又は、チタン、チタンアルミニウム、タンタル、タンタルアルミニウム若しくはこれらの窒化物若しくはこれらの積層膜を用いると、第２のエッチングにより除去される酸素バリア膜１０３がレジストマスク１０５の側壁に再付着することを抑制できると共に、エッチングガスと酸素バリア膜１０３との反応生成物がレジストマスク１０５の側壁に堆積することを抑制できる。

また、下部電極１０６の下地膜として、プラグ１０２を介して半導体基板１００と接続している酸素バリア膜１０３を用いるので、強誘電体膜又は高誘電体膜よりなる容量を形成する際にプラグ１０２を酸化させることがなくなるので、キャパシタと半導体基板１００とを接続することができる。

また、第２のシリコン酸化膜１０４は、シリコンを主成分とする酸化膜であるので、第２のシリコン酸化膜１０４に対して異方性の強いエッチングができるので、第１のエッチングにより凹部１０４ａを形成した後に、第２のエッチングにより開口部１０４ｂを形成することにより、開口部１０４ｂの壁面における段差が低減してテーパー形状が滑らかになる。

また、第２のシリコン酸化膜１０４の主表面を平坦化することにより、電極及び容量絶縁膜又は高誘電体膜よりなる容量素子を形成する際に用いるレジストマスク１０５のフォーカスずれが減少する。

また、マスクとしてフォトレジスト膜よりなるレジストマスク１０５を用いるので、レジストマスク１０５の絶縁膜に対するエッチング選択比を確保できる。

また、酸素ガスを含むプラズマを用いて第１のエッチングを行なうので、レジストマスク１０５の第２のシリコン酸化膜１０４に対するエッチング選択比を確保することができる。

また、本実施形態では、開口部１０４ｂにキャパシタを形成する場合について説明したが、本実施形態ではキャパシタに限定されるものではなく、他の素子を形成しても構わない。

（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置の製造方法について、図３（ａ）〜（ｃ）及び図４（ａ）〜（ｃ）を参照しながら説明する。

まず、図３（ａ）に示すように、第１の実施形態で図１（ａ）〜（ｃ）を用いた説明と同様にして、半導体基板２００上に、第１のシリコン酸化膜２０１、プラグ２０２、酸素バリア膜２０３、第２のシリコン酸化膜２０４及び膜厚が７００ｎｍであって且つ直径が３００ｎｍである第１の開口パターン２０５ａを有するレジストマスク２０５を形成する。

次に、図３（ｂ）に示すように、第２のシリコン酸化膜２０４に対して、第１の開口パターン２０５ａを有するレジストマスク２０５を用いると共に、Ｃ、Ｈ及びＦを含むガスとＯを含むガスとの混合ガスからなるプラズマを用いて第１のエッチングを行なうことにより、深さが３００ｎｍ程度である凹部２０４ａを形成する。この場合、レジストマスク２０５の膜厚は第１のエッチングにより５００ｎｍ程度に減少する。

次に、図３（ｃ）に示すように、Ｏを含むガスからなるプラズマを用いる全面エッチングを行なって、フォトレジスト２０５を３００ｎｍ程度除去することにより、第１の開口パターン２０５ａよりも径が拡大されてなる直径４００ｎｍの第２の開口パターン２０５ｂを有するレジストマスク２０５を形成する。このとき、第２の開口パターン２０５ｂを有するレジストマスク２０５はその上部ほどプラズマに照射される頻度が大きいので、第２の開口パターン２０５ｂの断面は順テーパー形状になる。

次に、図４（ａ）に示すように、凹部２０４ａを有する第２のシリコン酸化膜２０４に対して、第２の開口パターン２０５ｂを有するレジストマスク２０５を用いると共に、Ｃ、Ｈ及びＦを含むガスとＯを含むガスと混合ガスからなるプラズマを用いて第２のエッチングを行なうことにより、凹部２０４ａよりも開口径が大きく且つ壁面がテーパー形状であると共に酸素バリア膜２０３を露出させる開口部２０４ｂを形成する。この場合、レジストマスク２０５の膜厚は第２のエッチングにより１００ｎｍ程度に減少する。また、酸素バリア膜２０３は膜厚が３０ｎｍ程度オーバーエッチングされる。

このように、開口部２０４ｂは、第１のエッチングにより凹部２０４ａを一旦形成した後に第２のエッチングにより形成されるので、第２のエッチングが１００％異方性であれば、開口部２０４ｂの壁面には階段状の段差が形成されることになるが、第１の開口パターン２０５ａの径が拡大されてなる第２の開口パターン２０５ｂを用いて第２のエッチングを行なうため、階段状の段差の一部が削られるので、その段差は図４（ａ）に示すような緩やかな形状になる。さらに、第２の開口パターン２０５ｂのテーパー形状が第２のシリコン酸化膜２０４に転写される効果も加わるので、第２のシリコン酸化膜２０４にはテーパー形状の壁面を有する開口部２０４ｂが形成される。

次に、図４（ｂ）に示すように、Ｏを含むガスからなるプラズマを用いるアッシングにより、レジストマスク２０５を除去する。

次に、図４（ｃ）に示すように、第２のシリコン酸化膜２０４と酸素バリア膜２０３を露出させた開口部２０４ｂに対してマスクを用いずに第３のエッチングを全面的に行なうことにより、開口部２０４ｂの壁面における段差をさらに緩やかにする。この場合、酸素バリア膜２０３は膜厚が５０ｎｍ程度オーバーエッチングされる。次に、第１の実施の形態と同様にして、下部電極、容量絶縁膜及び上部電極を形成する。その後、開示していないがキャパシタの上に配線及び保護膜等を形成する。

以上のように、第２の実施形態に係る半導体装置の製造方法によると、第１の開口パターン２０５ａを有するレジストマスク２０５を用いて第１のエッチングにより凹部２０４ａを形成した後、第１の開口パターン２０５ａよりも径が大きい第２の開口パターン２０５ｂを有するレジストマスク２０５を用いて第２のエッチングを行なうので、第２のシリコン酸化膜２０４に形成される開口部２０４ｂの壁面を順テーパー形状にすることができる。

また、第１のエッチングにより凹部２０４ａを形成する際には酸素バリア膜２０３を露出させないため、第１のエッチングの際に生じる酸素バリア膜２０３を構成する積層膜の上層の酸化イリジウムがレジストマスク２０５の側壁に再付着したり、フッ素とイリジウムとの反応生成物がレジストマスク２０５の側壁に堆積することがないので、従来例のようにフェンスが形成される等の形状異常が発生しない。このため、開口部２０４ｂの壁面のテーパー形状を安定的に形成することができる。

また、レジストマスク２０５をアッシングにより除去する工程の後に酸素バリア膜２０３を露出させた開口部２０４ｂを有する第２のシリコン酸化膜２０４に対して第３のエッチングを行なうので、第３のエッチングを行なう際に用いるエッチングガスがマスクに妨害されることなく開口部２０４ｂに達するので、第１及び第２のエッチングを行った後に形成された開口部２０４ｂの壁面の段差をより滑らかなテーパー形状にすることができる。その結果、よりカバレッジに優れた下部電極、容量絶縁膜及び上部電極を得ることができるので、電極の断線、容量絶縁膜のリーク及び組成ずれを防止してキャパシタの特性のバラツキを防止することができる。

また、本実施形態では、レジストマスク２０５をアッシングにより除去する工程の後に酸素バリア膜２０３を露出させた開口部２０４ｂを有する第２のシリコン酸化膜２０４に対して第３のエッチングを行なう場合について説明したが、第２の開口パターン２０５ｂの径が拡大されてなる開口パターンを有するレジストマスク２０５を用いて第３のエッチングを行なっても構わない。この場合も、第２のエッチング後の開口部２０４ｂの壁面におけるテーパー形状をより滑らかにすることができることは言うまでもない。

また、酸素バリア膜２０３を構成する積層膜の上層として高融点金属であるイリジウム、白金、金、ルテニウム、ロジウム若しくはパラジウムを含む金属又はこれらの金属酸化物を用いるか、又は、チタン、チタンアルミニウム、タンタル、タンタルアルミニウム若しくはこれらの窒化物若しくはこれらの積層膜を用いると、第２のエッチングにより除去される酸素バリア膜２０３がレジストマスク２０５の側壁に再付着することを抑制できると共に、エッチングガスと酸素バリア膜２０３との反応生成物がレジストマスク２０５の側壁に堆積することを抑制できる。

また、下部電極の下地膜として、プラグ２０２を介して半導体基板２００と接続している酸素バリア膜２０３を用いるので、強誘電体膜又は高誘電体膜よりなる容量絶縁膜を形成する際にプラグ２０２を酸化させることがなくなるので、キャパシタと半導体基板２００とを接続することができる。

また、第２のシリコン酸化膜２０４は、シリコンを主成分とする酸化膜であるので、第２のシリコン酸化膜２０４に対して異方性の強いエッチングができるので、第１のエッチングにより凹部２０４ａを形成した後に、第２のエッチングにより開口部２０４ｂを形成することにより、開口部２０４ｂの壁面における段差が低減してテーパー形状が滑らかになる。

また、第２のシリコン酸化膜２０４の主表面を平坦化することにより、電極及び容量絶縁膜又は高誘電体膜よりなるキャパシタを形成する際に用いるレジストマスク２０５のフォーカスずれが減少する。

また、マスクとしてフォトレジスト膜よりなるレジストマスク２０５を用いるので、レジストマスク２０５の絶縁膜に対するエッチング選択比を確保できる。

また、酸素ガスを含むプラズマを用いて第１のエッチングを行なうので、レジストマスク２０５の第２のシリコン酸化膜２０４に対するエッチング選択比を確保することができる。

また、本実施形態では、開口部にキャパシタを形成する場合について説明したが、本実施形態ではキャパシタに限定されるものではなく、他の素子を形成しても構わない。

（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体装置の製造方法について、図５（ａ）〜（ｃ）及び図６（ａ）〜（ｃ）を参照しながら説明する。

まず、図５（ａ）に示すように、第１の実施形態で図１（ａ）を用いた説明と同様にして、半導体基板３００の上に第１のシリコン酸化膜３０１、プラグ３０２及び酸素バリア膜３０３を形成する。次に、酸素バリア膜３０３の上に、酸化チタンアルミニウムからなる膜厚が５０ｎｍであるエッチングストッパー膜３０４を形成する。

次に、図５（ｂ）に示すように、第１の実施形態で図１（ｂ）〜（ｃ）を用いた説明と同様にして、第２のシリコン酸化膜３０５及び膜厚が７００ｎｍであって且つ直径が３００ｎｍである第１の開口パターン３０６ａを有するレジストマスク３０６を形成する。

次に、図５（ｃ）に示すように、第２のシリコン酸化膜３０５に対して、第１の開口パターン３０６ａを有するレジストマスク３０６を用いると共に、Ｃ、Ｈ及びＦを含むガスとＯを含むガスとの混合ガスからなるプラズマを用いて第１のエッチングを行なうことにより、深さが３００ｎｍ程度である凹部３０５ａを形成する。このとき、フォトレジスト３０６の膜厚は第１のエッチングにより５００ｎｍ程度に減少する。

次に、図６（ａ）に示すように、Ｏを含むガスからなるプラズマを用いる全面エッチングを行なって、レジストマスク３０６を３００ｎｍ程度除去することにより、直径が４００ｎｍである第２の開口パターン３０６ｂを有するレジストマスク３０６を形成する。このとき、第２の開口パターン３０６ｂを有するレジストマスク３０６はその上部ほどプラズマに照射される頻度が大きいので、第２の開口パターン３０６ｂの断面は順テーパー形状になる。

次に、図６（ｂ）に示すように、凹部３０５ａを有する第２のシリコン酸化膜３０５に対して、第２の開口パターン３０６ｂを有するレジストマスク３０６を用いると共に、Ｃ、Ｈ及びＦを含むガスとＯを含むガスとの混合ガスからなるプラズマを用いて第２のエッチングを行なうことにより、凹部３０５ａよりも開口径が大きく且つ壁面がテーパー形状であると共にエッチングストッパー膜３０４を露出させる開口部３０５ｂを形成する。この場合、レジストマスク３０６の膜厚はエッチングにより１００ｎｍ程度に減少する。また、エッチングストッパー膜３０４は膜厚が３０ｎｍ程度オーバーエッチングされる。

このように、開口部３０５ｂは、第１のエッチングにより凹部３０５ａを一旦形成した後に第２のエッチングにより形成されるので、第２のエッチングが１００％異方性であれば、開口部３０５ｂの壁面には階段状の段差が形成されることになるが、第１の開口パターン３０６ａの径が拡大されてなる第２の開口パターン３０６ｂを用いて第２のエッチングを行なうため、階段状の段差の一部が削られるので、その段差は図６（ｂ）に示すような緩やかな形状になる。さらに、第２の開口パターン３０６ｂのテーパー形状が第２のシリコン酸化膜３０５に転写される効果も加わるので、第２のシリコン酸化膜３０５にはテーパー形状の壁面を有する開口部３０５ｂが形成される。

次に、図６（ｃ）に示すように、Ｏを含むガスからなるプラズマを用いるアッシングにより、フォトレジスト３０６を除去する。

次に、図６（ｄ）に示すように、スパッタ法により、エッチングストッパー膜３０４を露出させた開口部３０５ｂを有する第２のシリコン酸化膜３０５に対してマスクを用いずに第３のエッチングを全面的に行なうことにより、開口部３０５ｂの壁面における段差をさらに緩やかにする。この第３のエッチングにより、開口部３０５ｂはエッチングストッパー膜３０４を貫通し、酸素バリア膜３０３を露出させる。また、酸素バリア膜３０３は膜厚が１０ｎｍ程度オーバーエッチングされる。次に、第１の実施の形態と同様にして、下部電極、容量絶縁膜及び上部電極を形成する。その後、開示していないが配線及び保護膜等の形成を行なう。

以上のように第３の実施形態に係る半導体装置の製造方法によると、第１の開口パターン３０６ａを有するレジストマスク３０６を用いて第１のエッチングにより凹部３０５ａを形成した後、第１の開口パターン３０６ａよりも径が大きい第２の開口パターン３０６ｂを有するレジストマスク３０６を用いて第２のエッチングを行なうので、第２のシリコン酸化膜３０５に形成される開口部３０５ｂの壁面を順テーパー形状にすることができる。

また、第１のエッチングにより凹部３０５ａを形成する際には酸素バリア膜３０３を露出させないため、第１のエッチングの際に生じる酸素バリア膜３０３を構成する積層膜の上層の酸化イリジウムがレジストマスク３０６の側壁に再付着したり、フッ素とイリジウムとの反応生成物がレジストマスク３０６の側壁に堆積することがないので、従来例のようにフェンスが形成される等の形状異常が発生しない。このため、開口部３０５ｂの壁面のテーパー形状を安定的に形成することができる。

また、酸素バリア膜３０３の上にエッチングストッパー膜３０４を形成することにより、第２のエッチングにより形成される開口部３０５ｂは酸素バリア膜３０３を露出させないので、第３のエッチングにより開口部３０５ｂの壁面のテーパー形状をより滑らかにすることができると共に、第３のエッチングを行なう際の酸素バリア膜３０３に対するオーバーエッチング量を抑制できる。その結果、カバレッジにより優れた下部電極、容量絶縁膜及び上部電極を得ることができるので、電極の断線、容量絶縁膜のリーク及び組成ずれを防止してキャパシタの特性のバラツキを防止することができる。また、酸素バリア膜３０３の膜厚を充分に確保できると共に、バリア性の高い半導体装置を製造することができる。

また、エッチングストッパー膜３０４として、低融点金属であるチタン又はアルミニウムを含む酸化物を用いることにより、エッチングストッパー膜３０４の下地膜である酸素バリア膜３０３を構成する積層膜の上層の高融点金属であるイリジウムの酸化物に対するエッチングストッパー膜３０４のエッチング選択比を大きくとることができる。

また、本実施形態では、レジストマスク３０６をアッシングにより除去する工程の後にエッチングストッパー膜３０４を露出させた開口部３０５ｂを有する第２のシリコン酸化膜３０５に対して第３のエッチングを行なう場合について説明したが、第２の開口パターン３０６ｂの径が拡大されてなる開口パターンを有するレジストマスク３０６を用いて第３のエッチングを行なっても構わない。この場合も、第２のエッチング後の開口部３０５ｂの壁面におけるテーパー形状をより滑らかにすることができることは言うまでもない。

また、本実施形態では、レジストマスク３０６をアッシングにより除去する工程の後に酸素バリア膜３０３を露出させた開口部３０５ｂを有する第２のシリコン酸化膜３０５に対して第３のエッチングを行なう場合について説明したが、第２の開口パターン３０６ｂの径が拡大されてなる開口パターンを有するレジストマスク３０６を用いて第３のエッチングを行なっても構わない。この場合も、第２のエッチング後の開口部３０５ｂの壁面におけるテーパー形状をより滑らかにすることができることは言うまでもない。さらに、この場合、酸素バリア膜３０３を構成する積層膜の上層として高融点金属であるイリジウム、白金、金、ルテニウム、ロジウム若しくはパラジウムを含む金属又はこれらの金属酸化物を用いるか、又は、チタン、チタンアルミニウム、タンタル、タンタルアルミニウム若しくはこれらの窒化物若しくはこれらの積層膜を用いると、第３のエッチングにより除去される酸素バリア膜３０３がレジストマスク３０６に再付着することを抑制できると共に、エッチングガスと酸素バリア膜３０３との反応生成物がレジストマスク３０６に堆積することを抑制できる。

また、下部電極の下地膜として、プラグ３０２を介して半導体基板３００と接続している酸素バリア膜３０３を用いるので、強誘電体膜又は高誘電体膜よりなる容量絶縁膜を形成する際にプラグ３０２を酸化させることがなくなるので、キャパシタと半導体基板３００とを接続することができる。

また、第２のシリコン酸化膜３０５は、シリコンを主成分とする酸化膜であるので、第２のシリコン酸化膜３０５に対して異方性の強いエッチングができるので、第１のエッチングにより凹部３０５ａを形成した後に、第２のエッチングにより開口部３０５ｂを形成することにより、開口部３０５ｂの壁面における段差が低減してテーパー形状が滑らかになる。

また、第２のシリコン酸化膜３０５の主表面を平坦化することにより、電極及び容量絶縁膜又は高誘電体膜よりなるキャパシタを形成する際に用いるレジストマスク３０６のフォーカスずれが減少する。

また、マスクとしてフォトレジスト膜よりなるレジストマスク３０６を用いるので、レジストマスク３０６に対するエッチング選択比を確保できる。

また、酸素ガスを含むプラズマを用いて第１のエッチングを行なうので、レジストマスク３０６の第２のシリコン酸化膜３０５に対するエッチング選択比を確保することができる。

（第４の実施形態）
以下、本発明の第４の実施形態に係る半導体装置の製造方法について、図７（ａ）及び（ｂ）と図８（ａ）及び（ｂ）とを参照しながら説明する。

まず、図７（ａ）に示すように、第１の実施形態で図１（ａ）〜（ｃ）を用いた説明と同様にして、半導体基板４００の上に第１のシリコン酸化膜４０１、プラグ４０２及び酸素バリア膜４０３を形成する。次に、第１のシリコン酸化膜４０１及び酸素バリア膜４０３の上に、酸素バリア膜４０３を覆うように第２のシリコン酸化膜４０４を形成した後、ＣＭＰ法により、酸素バリア膜４０３の上の第２のシリコン酸化膜４０４の膜厚が９００ｎｍになるまで平坦化する。次に、第２のシリコン酸化膜４０４の上に、膜厚が７００ｎｍであって且つ直径が３００ｎｍである開口パターン４０５ａを有するレジストマスク４０５を形成する。

次に、図７（ｂ）に示すように、開口パターン４０５ａを有するレジストマスク４０５を用いると共に、Ｃ、Ｈ及びＦを含むガスとＯを含むガスとの混合ガスからなるプラズマを用いて第１のエッチングを行なうことにより、深さが６００ｎｍ程度である凹部４０４ａを形成する。この場合、レジストマスク４０５の膜厚は第１のエッチングにより５００ｎｍ程度に減少する。

次に、図８（ａ）に示すように、Ｏを含むガスからなるプラズマを用いるアッシングにより、レジストマスク４０５を除去する。

次に、図８（ｂ）に示すように、凹部４０４ａが形成された第２のシリコン酸化膜４０４に対してマスクを用いずにＣ、Ｈ及びＦを含むガスとＯを含むガスとの混合ガスからなるプラズマを用いて第２のエッチングを行なうことにより、凹部４０４ａよりも開口径が大きく且つ壁面がテーパー形状であると共に酸素バリア膜４０３を露出させた開口部４０４ｂを形成する。また、酸素バリア膜４０３は膜厚が３０ｎｍ程度オーバーエッチングされる。次に、第１の実施形態と同様にして、下部電極、容量絶縁膜及び上部極を形成する。その後、開示していないが配線及び保護膜等の形成を行なう。

以上のように第４の実施形態に係る半導体装置の製造方法によると、第１の実施形態と比べて、開口パターンの径を拡大する工程を省略できるので、工程数を低減することができる。

また、第１の開口パターン４０５ａを有するレジストマスク４０５を用いて第１のエッチングにより凹部４０４ａを形成した後、レジストマスク４０５をアッシングにより除去してから第２のエッチングを行なうので、第２のシリコン酸化膜４０４に形成される開口部４０４ｂの壁面を順テーパー形状にすることができる。

また、第１のエッチングにより凹部４０４ａを形成する際には酸素バリア膜４０３を露出させないため、第１のエッチングの際に生じる酸素バリア膜４０３を構成する積層膜の上層の酸化イリジウムがレジストマスク４０５の側壁に再付着したり、フッ素とイリジウムとの反応生成物がレジストマスク４０５の側壁に堆積することがないので、従来例のようにフェンスが形成される等の形状異常が発生しない。このため、開口部４０４ｂの壁面のテーパー形状を安定的に形成することができる。その結果、カバレッジにより優れた下部電極、容量絶縁膜及び上部電極を得ることができるので、電極の断線、容量絶縁膜のリーク及び組成ずれを防止してキャパシタの特性のバラツキを防止することができる。

また、下部電極の下地膜として、プラグ４０２を介して半導体基板４００と接続している酸素バリア膜４０３を用いるので、強誘電体膜又は高誘電体膜よりなる容量絶縁膜を形成する際にプラグ４０２を酸化させることがなくなるので、キャパシタと半導体基板４００とを接続することができる。

また、第２のシリコン酸化膜４０４は、シリコンを主成分とする酸化膜であるので、第２のシリコン酸化膜４０４に対して異方性の強いエッチングができるので、第１のエッチングにより凹部４０４ａを形成した後に、第２のエッチングにより開口部４０４ｂを形成することにより、開口部４０４ｂの壁面における段差が低減してテーパー形状が滑らかになる。

また、第２のシリコン酸化膜４０４の主表面を平坦化することにより、電極及び容量絶縁膜又は高誘電体膜よりなるキャパシタを形成する際に用いるレジストマスク４０５のフォーカスずれが減少する。

また、マスクとしてフォトレジスト膜よりなるレジストマスク４０５を用いるので、レジストマスク４０５の絶縁膜に対するエッチング選択比を確保できる。

また、酸素ガスを含むプラズマを用いて第１のエッチングを行なうので、レジストマスク４０５の第２のシリコン酸化膜４０４に対するエッチング選択比を確保することができる。

また、本実施形態では、開口部４０４ｂにキャパシタを形成する場合について説明したが、本実施形態ではキャパシタに限定されるものではなく、他の素子を形成しても構わない。

（第５の実施形態）
以下、本発明の第５の実施形態に係る半導体装置の製造方法について、図９（ａ）〜（ｃ）及び図１０（ａ）〜（ｃ）を参照しながら説明する。

まず、図９（ａ）に示すように、第１の実施形態で図１（ａ）〜（ｃ）を用いた説明と同様にして、半導体基板５００の上に、第１のシリコン酸化膜５０１、プラグ５０２、酸素バリア膜５０３、第２のシリコン酸化膜５０４及び膜厚が８００ｎｍであって且つ直径が２５０ｎｍである第１の開口パターン５０５ａを有するレジストマスク５０５を形成する。

次に、図９（ｂ）に示すように、Ｏを含むガスからなるプラズマを用いる全面エッチングを行なって、レジストマスク５０５を１００ｎｍ程度除去することにより、直径が３００ｎｍである第２の開口パターン５０５ｂを有するレジストマスク５０５を形成する。このとき、第２の開口パターン５０５ｂを有するレジストマスク５０５はその上部ほどプラズマに照射される頻度が大きいので、第２の開口パターン５０５ｂの断面は順テーパー形状になる。

次に、図９（ｃ）に示すように、第２のシリコン酸化膜５０４に対して、第２の開口パターン５０５ｂを有するレジストマスク５０５を用いると共に、Ｃ、Ｈ及びＦを含むガスとＯを含むガスとの混合ガスからなるプラズマを用いて第１のエッチングを行なうことにより、深さ３００ｎｍ程度である凹部５０４ａを形成する。この場合、レジストマスク５０５の膜厚は第１のエッチングにより５００ｎｍ程度に減少する。また、この場合、第２の開口パターン５０５ｂのテーパー形状が第２のシリコン酸化膜５０４に転写される効果により、シリコン酸化膜５０４にはテーパー形状の壁面を有する凹部５０４ａが形成される。

次に、図１０（ａ）に示すように、Ｏを含むガスプラズマを用いて、レジストマスク５０５を３００ｎｍ程度除去することにより、直径が４００ｎｍである第３の開口パターン５０５ｃを有するレジストマスク５０５を形成する。

次に、図１０（ｂ）に示すように、凹部５０４ａが形成された第２のシリコン酸化膜５０４に対して、第３の開口パターン５０５ｃを有するレジストマスク５０５を用いると共に、Ｃ、Ｈ、Ｆを含むガスとＯを含むガスとの混合ガスからなるプラズマを用いて第２のエッチングを行なうことにより、凹部５０４ａよりも開口径が大きく且つ壁面がテーパー形状であると共に酸素バリア膜５０３を露出させる開口部５０４ｂを形成する。この場合、レジストマスク５０５の膜厚は第３のエッチングにより１００ｎｍ程度に減少する。また、酸素バリア膜５０３は膜厚が３０ｎｍ程度オーバーエッチングされる。第１のエッチングにより形成されたテーパー形状の壁面を有する凹部５０４ａに対して第２のエッチングを行なうので、第２のエッチングにより形成される開口部５０４ｂの壁面における段差は、第１の実施形態で形成された開口部１０４ｂの壁面に比べて、より緩やかになる。

次に、図１０（ｃ）に示すように、Ｏを含むガスからなるプラズマを用いるアッシングにより、レジストマスク５０５を除去する。次に、第１の実施形態と同様にして、下部電極、容量絶縁膜及び上部電極を形成する。その後、開示していないが配線及び保護膜等を形成する。

以上のように、第５の実施形態に係る半導体装置の製造方法によると、第１のエッチングを行なう前にレジストマスク５０５の開口パターンをテーパー形状にする工程を含むため、第１のエッチングにより第２のシリコン酸化膜５０４を除去する速度が上昇するので、前記の各実施形態に比べて、第１のエッチングにより形成される凹部５０４ａのテーパー量が大きくなる。また、凹部５０４ａのテーパー量が大きいため、第２のエッチングの際に用いるエッチングガスが凹部５０４ａに侵入することが容易になるので、テーパー量がさらに大きいテーパー形状の壁面を有する開口部５０４ｂを形成することができる。その結果、よりカバレッジに優れたキャパシタを形成することができる。

また、第１のエッチングにより凹部５０４ａを形成する際には酸素バリア膜５０３を露出させないため、第１のエッチングの際に生じる酸素バリア膜５０３を構成する積層膜の上層の酸化イリジウムがレジストマスク５０５の側壁に再付着したり、フッ素とイリジウムとの反応生成物がレジストマスク５０５の側壁に堆積することがないので、従来例のようにフェンスが形成される等の形状異常が発生しない。このため、開口部５０４ｂの壁面のテーパー形状を安定的に形成することができる。

また、開口部５０４ｂの壁面のテーパー形状を安定的に形成することができるため、カバレッジに優れた下部電極、容量絶縁膜及び上部電極を得ることができるので、電極の断線、容量絶縁膜のリーク及び組成ずれを防止してキャパシタの特性のバラツキを防止することができる。

また、酸素バリア膜５０３を構成する積層膜の上層として高融点金属であるイリジウム、白金、金、ルテニウム、ロジウム若しくはパラジウムを含む金属又はこれらの金属酸化物を用いるか、又は、チタン、チタンアルミニウム、タンタル、タンタルアルミニウム若しくはこれらの窒化物若しくはこれらの積層膜を用いると、第２のエッチングにより除去される酸素バリア膜５０３がレジストマスク５０５の側壁に再付着することを抑制できると共に、エッチングガスと酸素バリア膜５０３との反応生成物がレジストマスク５０５の側壁に堆積することを抑制できる。

また、下部電極の下地膜として、プラグ５０２を介して半導体基板５００と接続している酸素バリア膜５０３を用いるので、強誘電体膜又は高誘電体膜よりなる容量を形成する際にプラグ５０２を酸化させることがなくなるので、キャパシタと半導体基板５００とを接続することができる。

また、第２のシリコン酸化膜５０４は、シリコンを主成分とする酸化膜であるので、第２のシリコン酸化膜５０４に対して異方性の強いエッチングができるので、第１のエッチングにより凹部５０４ａを形成した後に、第２のエッチングにより開口部５０４ｂを形成することにより、開口部５０４ｂの壁面における段差が低減してテーパー形状が滑らかになる。

また、第２のシリコン酸化膜５０４の主表面を平坦化することにより、電極及び容量絶縁膜又は高誘電体膜よりなるキャパシタを形成する際に用いるレジストマスク５０５のフォーカスずれが減少する。

また、マスクとしてフォトレジスト膜よりなるレジストマスク５０５を用いるので、レジストマスク５０５の絶縁膜に対するエッチング選択比を確保できる。

また、酸素ガスを含むプラズマを用いて第１のエッチングを行なうので、レジストマスク５０５の第２のシリコン酸化膜５０４に対するエッチング選択比を確保することができる。

また、本実施形態では、開口部５０４ｂにキャパシタを形成する場合について説明したが、本実施形態ではキャパシタに限定されるものではなく、他の素子を形成しても構わない。

（第６の実施形態）
以下、本発明の第６の実施形態に係る半導体装置について、図１１を参照しながら説明する。

図１１は、本発明の第６の実施形態に係る半導体装置のセルブロックの平面図を示している。

図１１に示すように、例えばシリコンよりなる半導体基板６１０上には、窒化シリコンよりなる絶縁性下部水素バリア膜６１８が形成され、該絶縁性下部水素バリア膜６１８の上には、行列状に配置された複数個のキャパシタ６２７が形成されている。

後述するビット線が延びる方向と交差する方向に配置されたキャパシタ６２７の一郡は、例えばキャパシタ６２７の６５個分の上部電極が互いに電気的に接続されることによってセルプレート６５０が構成されている。ここで、各セルプレート６５０の一端部に位置するキャパシタ６２７Ａは、半導体基板６１０とセルプレート６５０とを電気的に接続するための導通用のダミーキャパシタである。従って、１つのセルプレート６５０は、実質的に６４個のキャパシタ６２７を含んでいる。また、１つのセルブロック６６０は、一例として、セルプレート６５０をビット線が延びる方向に例えば６４列分配置した構成をとっている。

また、セルプレート６５０が延びる方向に、例えば１６個分のセルブロック６６０を配置することによって、半導体記憶装置としてのキャパシタアレイが構成される。なお、１つのセルプレート６５０当たりのキャパシタ６２７の個数、１つのセルブロック６６０当たりのセルプレート６５０の個数、及び１つのキャパシタアレイ当たりのセルブロック６６０の個数は、上述した個数に限定されないことはいうまでもない。

さらに、複数個のセルプレート６５０を含む１つのセルブロック６６０は、絶縁性を有する例えば酸化チタンアルミニウム（ＴｉＡｌＯ）よりなる絶縁性上部水素バリア膜６２９により覆われており、絶縁性上部水素バリア膜６２９の端部は、接続部６２９ａにおいて、絶縁性下部水素バリア膜６１８の端部と接続している。つまり、接続部６２９ａは、セルブロック６６０の周縁部に配置されている。

以下に、本発明の第６の実施形態に係る半導体装置の製造方法について、図１２（ａ）〜（ｃ）、図１３（ａ）及び（ｂ）、図１４（ａ）及び（ｂ）、並びに図１５を参照しながら説明する。

図１２（ａ）〜（ｃ）、図１３（ａ）及び（ｂ）、図１４（ａ）及び（ｂ）、並びに図１５は、本発明の第６の実施形態に係る半導体装置の製造方法の工程断面図を示している。なお、図１２（ａ）〜（ｃ）、図１３（ａ）及び（ｂ）、図１４（ａ）及び（ｂ）、並びに図１５に示された断面の方向は、図１１に示したセルプレート６５０が延びる方向（ビット線が延びる方向）と交差する方向であり、具体的には、図１４（ｂ）において後述する第５の層間絶縁膜６３０が形成されていない状態であって接続部６２９ａまでを示す部分図が、図１１に示したXIV(b)−XIV(b)線の断面図に対応している。また、図１２（ａ）〜（ｃ）、図１３（ａ）及び（ｂ）、図１４（ａ）及び（ｂ）、並びに図１５においては、図１１で示した構成要素と同一の構成要素には同一の符号を付しており、その説明を繰り返さないと共に、前述の第１の実施形態と同様の方法を用いる場合にはその説明を繰り返さない。

＜ＭＯＳトランジスタの形成＞
まず、図１２（ａ）に示すように、リソグラフィ法及びドライエッチング法により、半導体基板６１０の上面に、深さが約３００ｎｍである溝部を形成する。続いて、ＣＶＤ法により、酸化シリコンを半導体基板６１０上の全面に亘って堆積した後、ＣＭＰ法を用いて、半導体基板６１０の表面が露出するまで酸化シリコンを除去することにより、溝部にシリコン酸化膜が埋め込まれてなる素子分離領域６１１を選択的に形成する。

次に、例えば熱酸化法により、半導体基板６１０の主面上に膜厚が約１０ｎｍであるゲート絶縁膜（図示せず）を形成する。続いて、低圧ＣＶＤ法により、ゲート絶縁膜の上に膜厚が約２００ｎｍであるポリシリコンを堆積した後、リソグラフィ法及びドライエッチング法により、パターニングを行なうことによって、ポリシリコンよりなる複数個のゲート電極６１２を形成する。

次に、ＣＶＤ法により、半導体基板６１０上にゲート電極６１２を覆うように膜厚が約５０ｎｍである酸化シリコンを堆積した後、エッチバック法により、ゲート電極６１２の両側にサイドウォール絶縁膜（図示せず）を形成する。

次に、ゲート電極６１２及びサイドウォール絶縁膜をマスクとして、例えば高濃度のヒ素イオンを半導体基板６１０に注入することにより、ドレイン拡散層６１３ａ及びソース拡散層６１３ｂを形成する。このようにして、ＭＯＳトランジスタは形成される。また、ドレイン拡散層６１３ａ及びソース拡散層６１３ｂを形成する際に、半導体基板６１０におけるＭＯＳトランジスタ形成領域を除く活性領域に、配線用拡散層６１３ｃを選択的に形成する。

＜ビット線の形成＞
次に、図１２（ｂ）に示すように、ＣＶＤ法により、酸化シリコンを半導体基板６１０の全面に亘って堆積した後、ＣＭＰ法により、膜厚がゲート電極６１２の上部において約２００ｎｍとなるように酸化シリコンを平坦化することによって、酸化シリコンよりなる第１の層間絶縁膜６１４を形成する。

次に、リソグラフィ法及びドライエッチング法により、第１の層間絶縁膜６１４に、ドレイン拡散層６１３ａと配線用拡散層６１３ｃとの表面を露出させるコンタクトホールを形成した後、ＣＶＤ法により、コンタクトホールの内壁に、コンタクトホールを埋めてしまわないように、チタン膜と窒化チタン膜とを順次堆積する。続いて、タングステンをコンタクトホールに充填する。このようにして、図１２（ｂ）に示すように、ドレイン拡散層６１３ａ又は配線用拡散層６１３ｃと接続する第１のコンタクトプラグ６１５を形成する。

次に、スパッタ法により、第１の層間絶縁膜６１４の上に、膜厚が約１０ｎｍであるチタン膜と膜厚が約１００ｎｍであるタングステン膜とが下から順に積層されてなる積層膜を形成する。その後、リソグラフィ法及びドライエッチング法により、積層膜をパターニングすることによって、図１２（ｂ）に示すように、第１のコンタクトプラグ６１５と接続するビット線６１６を形成する。

＜絶縁性下部水素バリア膜の形成＞
次に、図１２（ｃ）に示すように、ＣＶＤ法により、酸化シリコンを第１の層間絶縁膜６１４の全面に亘って堆積した後、ＣＭＰ法により、膜厚がビット線６１６の上部において約１００ｎｍとなるように酸化シリコンを平坦化することによって、酸化シリコンよりなる第２の層間絶縁膜６１７を形成する。

次に、ＣＶＤ法により、第２の層間絶縁膜６１７の上に、膜厚が約１００ｎｍである窒化シリコンよりなる絶縁性下部水素バリア膜６１８を堆積する。

次に、リソグラフィ法及びドライエッチング法により、絶縁性下部水素バリア膜６１８、第２の層間絶縁膜６１７、及び第１の層間絶縁膜６１４を貫通して延びると共にＭＯＳトランジスタのソース拡散層６１３ｂの上面を露出させるコンタクトホールを形成した後、該コンタクトホールにチタン膜、窒化チタン膜、及びタングステンを順次埋め込むことによって、ソース拡散層６１３ｂと接続する第２のコンタクトプラグ６１９を形成する。

次に、図１３（ａ）に示すように、例えばスパッタ法により、絶縁性下部水素バリア膜６１８の全面に亘って、各々の膜厚が約５０ｎｍである窒化チタンアルミニウム、イリジウム及び酸化イリジウムを順次堆積してなる積層膜を形成した後、リソグラフィ法及びドライエッチング法により、積層膜に対してパターニングを行なうことにより、窒化チタンアルミニウムよりなる導電性下部水素バリア膜６２０と、イリジウム及び酸化イリジウムよりなる酸素バリア膜６２１とを形成する。導電性下部水素バリア膜６２０は、下面の中央部において第２のコンタクトプラグ６１９の上端と接続すると共に、下面の周縁部において絶縁性下部水素バリア膜６１８と接続している。

＜キャパシタの形成＞
次に、図１３（ｂ）に示すように、酸素バリア膜６２１及び導電性下部水素バリア膜６２０を覆うように、絶縁性水素バリア膜６１８の全面に亘って、膜厚が１０００ｎｍであるシリコン酸化膜を堆積した後、ＣＭＰ法により、膜厚が酸素バリア膜６２１の上部において６００ｎｍになるようにシリコン酸化膜を平坦化することによって、第３の層間絶縁膜６２２を形成する。

次に、第３の層間絶縁膜６２２の上に、酸素バリア膜６２１の上方に第１の開口パターン（図示せず）を有するレジストマスク（図示せず）を形成した後、該第１の開口パターンを用いて第１のエッチングを行なうことにより、凹部（図示せず）を形成する。ここで、凹部は酸素バリア膜６２１に達しない程度の深さを有する。

次に、第１の開口パターンを有するレジストマスクに対して全面エッチングを行なうことにより、第１の開口パターンの径を拡大して、第１の開口パターンよりも径が大きい第２の開口パターン（図示せず）を有するレジストマスク（図示せず）を形成する。

次に、第２の開口パターンを有するレジストマスクを用いて、凹部が形成された第３の層間絶縁膜６２２に対して第２のエッチングを行なうことにより、酸素バリア膜６２１を露出させる開口部６２３を形成する。開口部６２３は、凹部よりも開口径が大きく、且つ壁面がテーパー形状である。

このように、開口部６２３は、第１のエッチングにより凹部を形成した後、該凹部に対する第２のエッチングにより形成される。従って、図１３（ｂ）に示すように、開口部６２３の壁面における段差は緩やかなになる。

なお、開口部６２３を形成するまでの工程は、第１の実施形態において詳細に説明した工程と同様である。

次に、図１４（ａ）に示すように、スパッタ法により、開口部６２３の壁面及び底面を含む全面に亘って、第３の層間絶縁膜６２２の上に、膜厚が約５ｎｍである酸化イリジウムと膜厚が約５０ｎｍである白金とを順に堆積する。その後、リソグラフィ法及びドライエッチング法により、少なくとも開口部６２３内に形成された堆積膜が残存するように該堆積膜をパタ−ニングすることによって、酸化イリジウム及び白金よりなる下部電極６２４を形成する。

次に、有機金属気相堆積（ＭＯＣＶＤ）法により、下部電極６２４が形成されている開口部６２３を含む全面に亘って、第３の層間絶縁膜６２２の上に、膜厚が約５０ｎｍであるビスマス層状ペロブスカイト型酸化物よりなり且つ容量絶縁膜６２５となる強誘電体膜を堆積する。ここで、強誘電体膜はストロンチウム、ビスマス、タンタル又はニオブを主成分とする。

前述のように、壁面にテーパー形状を有する開口部６２３に容量絶縁膜６２５となる強誘電体膜を形成するので、複数の元素を成分に含む強誘電体膜の膜厚均一性及び組成均一性は高い。つまり、開口部６２３をテーパー形状にすることにより、開口部６２３の底部周辺の屈曲部における第３の層間絶縁膜６２２の側壁の傾斜が緩やかになるので、均一な膜厚を有する強誘電体膜を形成することができる。その結果、容量絶縁膜６２５となる強誘電体膜は、その組成が開口部６２３のいずれの領域においても安定的になるので、成膜の組成制御を容易にすることができる。

また、容量絶縁膜６２５となる強誘電体膜の形成において、ＭＯＣＶＤ法の代わりにスパッタ法を用いて形成する場合であっても、スパッタされる原子は異方性を持つので、開口部６２３がテーパー形状であれば、均一な膜厚を有する強誘電体膜を得ることができる。

次に、スパッタ法により、容量絶縁膜６２５となる強誘電体膜の上に膜厚が約５０ｎｍである白金を堆積した後、白金及び強誘電体膜に対してパタ−ニングを行なうことにより、白金よりなる上部電極６２６と強誘電体膜よりなる容量絶縁膜６２５を形成する。ここで、上部電極６２６はセルプレート６５０を兼ねる。なお、ここでは、容量絶縁膜６２５及び上部電極６２６を同一のパターニング工程により形成したがこれに限定されるものではない。

このように、テーパー形状を有する開口部６２３に下部電極６２４及び上部電極６２６を形成するため、容量を形成する領域の全体に亘って、下部電極６２４及び上部電極６２６の膜厚を十分に確保することができるので、高温アニールを用いて強誘電体膜を結晶化する際に生じる断線を防止することができる。

このようにして、各開口部６２３には、それぞれ、下部電極６２４、容量絶縁膜６２５及び上部電極６２６よりなるキャパシタ６２７が形成される。また、各キャパシタ６２７は、下部電極６２４、酸素バリア膜６２１、導電性下部水素バリア膜６２０及び第２のコンタクトプラグ６１９を介して、ＭＯＳトランジスタのソース拡散層６１３ｂと電気的に接続されている。

なお、下部電極６２４及び上部電極６２６として、膜厚が約５０ｎｍである白金を用いたが、白金に代えて他の白金族元素、すなわち、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、金（Ａｕ）、イリジウム（Ｉｒ）、若しくはこれらの酸化物を用いてもよいし、または、チタン（Ｔｉ）、チタンアルミニウム（ＴｉＡｌ）、タンタル（Ｔａ）、タンタルアルミニウム（ＴａＡｌ）、これらの窒化物、若しくはこれらの積層膜を用いてもよい。ここで、下部電極６２４及び上部電極６２６の膜厚は、それぞれ、１０ｎｍ〜２００ｎｍ程度が好ましい。

なお、容量絶縁膜６２５は、強誘電体膜又は高誘電体膜よりなることが好ましく、強誘電体膜として、例えば、強誘電体材料であるＳｒＢｉ₂（Ｔａ_xＮｂ_1-x）₂Ｏ₉、Ｐｂ（Ｚｒ_xＴｉ_1-x）Ｏ₃、（Ｂａ_xＳｒ_1-x）ＴｉＯ₃、又は（Ｂｉ_xＬａ_1-x）₄Ｔｉ₃Ｏ₁₂（但し、以上において、Ｘは、０≦ｘ≦１の関係を満たす）を用いてもよいし、高誘電体膜として、例えば、高誘電体材料である五酸化タンタル（Ｔａ₂Ｏ₅ ）を用いることができる。ここで、容量絶縁膜６２５の膜厚は２０ｎｍ〜２００ｎｍ程度が好ましい。

＜絶縁性上部水素バリア膜の形成＞
次に、図１４（ｂ）に示すように、ＣＶＤ法により、キャパシタ６２７を覆うように、半導体基板６１０の全面に亘って酸化シリコンを堆積して第４の層間絶縁膜６２８を形成する。続いて、リソグラフィ法及びドライエッチング法により、セルブロック（図示せず）を覆う領域をマスクして、セルブロックの外側に形成されている第４の層間絶縁膜６２８及び第３の層間絶縁膜６２２を除去することによって、絶縁性下部水素バリア膜６１８の端部を露出させる。

次に、スパッタ法により、第４の層間絶縁膜６２８と、第３の層間絶縁膜６２２と、絶縁性下部水素バリア膜６１８における露出面との上に、膜厚が約５０ｎｍである酸化チタンアルミニウムよりなる絶縁性上部水素バリア膜６２９を堆積する。これにより、絶縁性上部水素バリア膜６２９は、セルブロックの周縁部の接続部６２９ａにおいて、絶縁性下部水素バリア膜６１８と接続する。

次に、ＣＶＤ法により、絶縁性上部水素バリア膜６２９を覆うように、半導体基板６１０上の全面に亘って酸化シリコンを堆積することにより、第５の層間絶縁膜６３０を形成する。

＜配線の形成＞
次に、図１５に示すように、第５の層間絶縁膜６３０における接続部６２９ａの外側に形成されている領域に、第５の層間絶縁膜６３０及び第２の層間絶縁膜６１７を貫通して延びると共にビット線６１６の上面を露出させるコンタクトホールを選択的に形成する。次に、該コンタクトホールに、チタン膜、窒化チタン膜及びタングステンを順次埋め込むことにより、ビット線６１６と接続する第３のコンタクトプラグ６３１を形成する。次に、スパッタ法により、第５の層間絶縁膜６３０の上に、膜厚が約１０ｎｍであるチタン膜、膜厚が約５０ｎｍである窒化チタン膜、膜厚が約５００ｎｍであるアルムミニウム膜、及び膜厚が約５０ｎｍである窒化チタン膜を順次堆積する。このようにして、第３のコンタクトプラグ６３１と接続する配線６３２を形成する。

その後、多層配線の形成、保護膜の形成、及びパッドの形成等の公知の製造プロセスにより、所望の半導体装置を得る。

以上のように、第６の実施形態に係る半導体装置の製造方法によると、複数のキャパシタ６２７及び導通用ダミーキャパシタ６２７Ａを含むセルブロックの下側には、絶縁性下部水素バリア膜６１８が設けられおり、セルブロックの上側及び側方には、接続部６２９ａにおいて絶縁性下部水素バリア膜６１８と接続する絶縁性上部水素バリア膜６２９が設けられている。従って、絶縁性上部水素バリア膜６２９を形成した後の配線形成等の工程において発生する水素がキャパシタ６２７に浸入することを防止できる。このため、容量絶縁膜６２５が水素によって還元されることによるキャパシタ６２７の特性劣化を抑制することができる。

さらに、絶縁性下部水素バリア膜６１８を貫通する第２のコンタクトプラグ６１９は、その上部の側壁が絶縁性下部水素バリア膜６１８と接触していると共に、その上端が導電性下部水素バリア膜６２０によって覆われているので、絶縁性下部水素バリア膜６１８と導電性下部水素バリア膜６２０との間から水素が浸入することを防止できる。従って、水素の浸入によって生じる容量絶縁膜６２５の還元を防止することができる。

また、前述のように、第６の実施形態に係る半導体装置は、壁面がテーパー形状の開口部にキャパシタが形成されているので、断線が生じないキャパシタを実現することができる。さらに、キャパシタは水素バリア膜によって囲まれているので、キャパシタへの水素の浸入を防いで、キャパシタの特性劣化を抑制することができる。

本発明に係る半導体装置の製造方法は、断線を防止したキャパシタの形成等に有用である。

（ａ）〜（ｄ）は、本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図である。（ａ）〜（ｄ）は、本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図である。（ａ）〜（ｃ）は、本発明の第２の実施形態に係る半導体装置の製造方法を示す断面図である。（ａ）〜（ｃ）は、本発明の第２の実施形態に係る半導体装置の製造方法を示す断面図である。（ａ）〜（ｃ）は、本発明の第３の実施形態に係る半導体装置の製造方法を示す断面図である。（ａ）〜（ｄ）は、本発明の第３の実施形態に係る半導体装置の製造方法を示す断面図である。（ａ）及び（ｂ）は、本発明の第４の実施形態に係る半導体装置の製造方法を示す断面図である。（ａ）及び（ｂ）は、本発明の第４の実施形態に係る半導体装置の製造方法を示す断面図である。（ａ）〜（ｃ）は、本発明の第５の実施形態に係る半導体装置の製造方法を示す断面図である。（ａ）〜（ｃ）は、本発明の第５の実施形態に係る半導体装置の製造方法を示す断面図である。本発明の第６の実施形態に係る半導体装置のセルブロックの平面図である。（ａ）〜（ｃ）は、本発明の第６の実施形態に係る半導体装置の製造方法を示す断面図である。（ａ）及び（ｂ）は、本発明の第６の実施形態に係る半導体装置の製造方法を示す断面図である。（ａ）及び（ｂ）は、本発明の第６の実施形態に係る半導体装置の製造方法を示す断面図である。本発明の第６の実施形態に係る半導体装置の製造方法を示す図である。（ａ）〜（ｃ）は、従来の半導体装置の製造方法を示す断面図である。（ａ）〜（ｃ）は、従来の半導体装置の製造方法を示す断面図である。

符号の説明

１００、２００、３００、４００、５００、６１０半導体基板
１０１、２０１、３０１、４０１、５０１第１のシリコン酸化膜
１０２、２０２、３０２、４０２、５０２プラグ
１０３、２０３、３０３、４０３、５０３酸素バリア膜
１０４、２０４、３０５、４０４、５０４第２のシリコン酸化膜
１０４ａ、２０４ａ、３０５ａ、４０４ａ、５０４ａ凹部
１０４ｂ、２０４ｂ、３０５ｂ、４０４ｂ、５０４ｂ、６２３開口部
１０５、２０５、３０６、４０５、５０５レジストマスク
１０５ａ、２０５ａ、３０６ａ、４０５ａ、５０５ａ第１の開口パターン
１０５ｂ、２０５ｂ、３０６ｂ、５０５ｂ第２の開口パターン
１０６、６２４下部電極
１０７、６２５容量絶縁膜
１０８、６２６上部電極
３０４エッチングストッパー膜
５０５ｃ第３の開口パターン
６１１素子分離領域
６１２ゲート電極
６１３ａドレイン拡散層
６１３ｂソース拡散層
６１４第１の層間絶縁膜
６１５第１のコンタクトプラグ
６１６ビット線
６１７第２の層間絶縁膜
６１８絶縁性下部水素バリア膜
６１９第２のコンタクトプラグ
６２０導電性下部水素バリア膜
６２１酸素バリア膜
６２２第３の層間絶縁膜
６２７キャパシタ
６２７ａ導通用ダミーキャパシタ
６２８第４の層間絶縁膜
６２９絶縁性上部水素バリア膜
６２９ａ接続部
６３０第５の層間絶縁膜
６３１第３のコンタクトプラグ
６３２配線
６５０セルプレート
６６０セルブロック

Claims

基板上に導電膜を形成する工程と、
前記導電膜を覆うように絶縁膜を形成する工程と、
第１の開口パターンを有するマスクを用いて、前記絶縁膜に底部が前記導電膜に達しないホールを形成する工程と、
前記第１の開口パターンの径よりも大きい径を有する第２の開口パターンを有するマスクを用いて、前記絶縁膜に、前記導電膜を露出させる開口部を形成する工程とを備え、
前記開口部の壁面と前記開口部の底面とのなす角は鈍角であることを特徴とする半導体装置の製造方法。
少なくとも前記開口部の内部に、下部電極、容量絶縁膜及び上部電極よりなる容量素子を形成する工程をさらに備えることを特徴とする請求項１に記載の半導体装置の製造方法。
前記容量素子を形成する工程は、
前記開口部の壁面及び底面を覆うように前記下部電極を形成する工程と、
前記下部電極の上に前記容量絶縁膜を形成する工程と、
前記容量絶縁膜の上に前記上部電極を形成する工程とを含むことを特徴とする請求項２に記載の半導体装置の製造方法。
基板上の所定領域に導電膜を形成する工程と、
前記基板上に、前記導電膜を覆うように絶縁膜を形成する工程と、
前記絶縁膜上に、前記導電膜の上方に第１の開口パターンを有するマスクを形成する工程と、
前記絶縁膜に対して前記第１の開口パターンを有するマスクを用いて第１のエッチングを行なうことにより、前記絶縁膜に底部が前記導電膜に達しない凹部を形成する工程と、
前記第１の開口パターンの径を拡大して、前記第１の開口パターンよりも径が大きい第２の開口パターンを有するマスクを形成する工程と、
前記絶縁膜に対して前記第２の開口パターンを有するマスクを用いて第２のエッチングを行なうことにより、前記絶縁膜に、前記凹部よりも開口径が大きく且つ壁面がテーパー形状であると共に前記導電膜を露出させる開口部を形成する工程とを備えることを特徴とする半導体装置の製造方法。
少なくとも前記開口部の内部に、下部電極、容量絶縁膜及び上部電極よりなる容量素子を形成する工程をさらに備えることを特徴とする請求項４に記載の半導体装置の製造方法。
前記容量素子を形成する工程は、
前記開口部の壁面及び底面を覆うように前記下部電極を形成する工程と、
前記下部電極の上に前記容量絶縁膜を形成する工程と、
前記容量絶縁膜の上に前記上部電極を形成する工程とを含むことを特徴とする請求項５に記載の半導体装置の製造方法。
前記絶縁膜に前記開口部を形成する工程よりも後に、
前記マスクを除去した後に、前記絶縁膜に対して全面的に第３のエッチングを行なうことにより、前記開口部の壁面のテーパー形状を滑らかにする工程をさらに備えることを特徴とする請求項４に記載の半導体装置の製造方法。
前記絶縁膜に前記開口部を形成する工程よりも後に、
前記第２の開口パターンの径を拡大して、前記第２の開口パターンよりも径が大きい第３の開口パターンを有するマスクを形成する工程と、
前記絶縁膜に対して前記第３の開口パターンを有するマスクを用いて第３のエッチングを行なうことにより、前記開口部の壁面のテーパー形状を滑らかにする工程をさらに備えることを特徴とする請求項４に記載の半導体装置の製造方法。
前記開口部の壁面のテーパー形状を滑らかにする工程よりも後に、
少なくとも前記開口部の内部に、下部電極、容量絶縁膜及び上部電極よりなる容量素子を形成する工程をさらに備えることを特徴とする請求項７又は８に記載の半導体装置の製造方法。
前記容量素子を形成する工程は、
前記開口部の壁面及び底面を覆うように前記下部電極を形成する工程と、
前記下部電極の上に前記容量絶縁膜を形成する工程と、
前記容量絶縁膜の上に前記上部電極を形成する工程とを含むことを特徴とする請求項９に記載の半導体装置の製造方法。
基板上の所定領域に導電膜を形成する工程と、
前記導電膜の上にエッチングストッパー膜を形成する工程と、
前記基板上に、前記エッチングストッパー膜を覆うように絶縁膜を形成する工程と、
前記絶縁膜の上に、前記導電膜の上方に第１の開口パターンを有するマスクを形成する工程と、
前記絶縁膜に対して前記第１の開口パターンを有するマスクを用いて第１のエッチングを行なうことにより、前記絶縁膜に底部が前記エッチングストッパー膜に達しない凹部を形成する工程と、
前記第１の開口パターンの径を拡大して、前記第１の開口パターンよりも径が大きい第２の開口パターンを有するマスクを形成する工程と、
前記絶縁膜に対して前記第２の開口パターンを有するマスクを用いて第２のエッチングを行なうことにより、前記絶縁膜に、前記凹部よりも開口径が大きく且つ壁面がテーパー形状であると共に前記エッチングストッパー膜を露出させる開口部を形成する工程と、
前記エッチングストッパー膜に対して第３のエッチングを行なうことにより、前記絶縁膜の開口部をエッチングストッパー膜に転写して、前記絶縁膜の開口部の壁面のテーパー形状を滑らかにすると共に前記エッチングストッパー膜に前記導電膜を露出させる開口部を形成する工程とを備えることを特徴とする半導体装置の製造方法。
少なくとも前記絶縁膜の開口部及び前記エッチングストッパー膜の開口部の内部に、下部電極、容量絶縁膜及び上部電極よりなる容量素子を形成する工程をさらに備えることを特徴とする請求項１１に記載の半導体装置の製造方法。
前記容量素子を形成する工程は、
前記開口部の壁面及び底面を覆うように前記下部電極を形成する工程と、
前記下部電極の上に前記容量絶縁膜を形成する工程と、
前記容量絶縁膜の上に前記上部電極を形成する工程とを含むことを特徴とする請求項１２に記載の半導体装置の製造方法。
前記第３のエッチングは、前記マスクを除去してから行なうことを特徴とする請求項１１〜１３のうちのいずれか１項に記載の半導体装置の製造方法。
前記第３のエッチングは、前記第２の開口パターンの径が拡大されてなる第３の開口パターンを有するマスクを用いて行なうことを特徴とする請求項１１〜１３のうちのいずれか１項に記載の半導体装置の製造方法。
前記エッチングストッパー膜は、チタン又はアルミニウムを含む金属酸化物よりなることを特徴とする請求項１１〜１５のうちのいずれか１項に記載の半導体装置の製造方法。
基板上の所定領域に導電膜を形成する工程と、
前記基板上に、前記導電膜を覆うように絶縁膜を形成する工程と、
前記絶縁膜の上に、前記導電膜の上方に第１の開口パターンを有するマスクを形成する工程と、
前記絶縁膜に対して前記第１の開口パターンを有するマスクを用いて第１のエッチングを行なうことにより、前記絶縁膜に底部が前記導電膜に達しない凹部を形成する工程と、
前記マスクを除去した後、前記絶縁膜に対して全面的に第２のエッチングを行なうことにより、前記絶縁膜に、前記凹部よりも開口径が大きく且つ壁面がテーパー形状であると共に前記導電膜を露出させる開口部を形成する工程を備えることを特徴とする半導体装置の製造方法。
少なくとも前記絶縁膜の開口部の内部に、下部電極、容量絶縁膜及び上部電極よりなる容量素子を形成する工程をさらに備えることを特徴とする請求項１７に記載の半導体装置の製造方法。
前記容量素子を形成する工程は、
前記開口部の壁面及び底面を覆うように前記下部電極を形成する工程と、
前記下部電極の上に前記容量絶縁膜を形成する工程と、
前記容量絶縁膜の上に前記上部電極を形成する工程とを含むことを特徴とする請求項１８に記載の半導体装置の製造方法。
前記第１の開口パターンを有するマスクを形成する工程と前記絶縁膜に前記凹部を形成する工程との間に、
前記第１の開口パターンの壁面をテーパー形状にする工程をさらに備えることを特徴とする請求項４〜１９のうちのいずれか１項に記載の半導体装置の製造方法。
前記導電膜は、イリジウム、白金、金、ルテニウム、ロジウム、パラジウム、若しくはこれらの酸化物よりなるか、又は、チタン、チタンアルミニウム、タンタル、タンタルアルミニウム若しくはこれらの窒化物若しくはこれらの積層膜よりなることを特徴とする請求項１〜２０のうちのいずれか１項に記載の半導体装置の製造方法。
前記導電膜は、酸素バリア膜を含んでいることを特徴とする請求項１〜２０のうちのいずれか１項に記載の半導体装置の製造方法。
前記絶縁膜は、シリコンを含む酸化膜であることを特徴とする請求項１〜２０のうちのいずれか１項に記載の半導体装置の製造方法。
前記絶縁膜の主表面は、平坦化されていることを特徴とする請求項１〜２０のうちのいずれか１項に記載の半導体装置の製造方法。
前記マスクは、フォトレジストであることを特徴とする請求項１〜２０のうちのいずれか１項に記載の半導体装置の製造方法。
前記下部電極及び前記上部電極は、主成分として白金族元素を含んでいることを特徴とする請求項１〜２０のうちのいずれか１項に記載の半導体装置の製造方法。
前記容量絶縁膜は、強誘電体膜又は高誘電体膜よりなることを特徴とする請求項１〜２０のうちのいずれか１項に記載の半導体装置の製造方法。
前記容量絶縁膜は、ＳｒＢｉ₂（Ｔａ_xＮｂ_1-x）₂Ｏ₉、Ｐｂ（Ｚｒ_xＴｉ_1-x）Ｏ₃、（Ｂａ_xＳｒ_1-x）ＴｉＯ₃、（Ｂｉ_xＬａ_1-x）₄Ｔｉ₃Ｏ₁₂（但し、以上において、Ｘは、０≦ｘ≦１の関係を満たす）、又はＴａ₂Ｏ₅ よりなることを特徴とする請求項１〜２０のうちのいずれか１項に記載の半導体装置の製造方法。