【０００１】
【発明の属する技術分野】
本発明は、半導体ウエハを複数個の領域に分割しておき、その各領域について所定の検査を行う半導体ウエハの検査方法に関するものである。
【０００２】
【従来の技術】
従来、この種の半導体ウエハの検査方法としては、例えば、図７に示すものが知られている。
この半導体ウエハの検査方法では、半導体ウエハを複数の領域（チップ）に分割しておき、その各チップ毎に例えば５項目の検査１〜検査５を行う。その検査の結果、検査１〜検査５の全てに合格すればそのチップは良品とし、検査１〜検査５のうちのいずれか１つに不合格となればそのチップは不良品とする（図７参照）。
【０００３】
ただし、判定の工数を減少するために、全数・全項目の検査をしないで省力化を図っている。例えば、５項目の検査１〜検査５を行う場合において、１０ロット（例えば１ロットあたり２５枚のウエハ）以上のウエハについて検査１〜検査５をそれぞれ行い、その検査１〜検査５ごとの累積不良率を求め、その累積不良率が一定値以下の検査項目（例えば検査３）については検査を一律に省略するようにしている。
【０００４】
次に、従来の半導体ウエハの検査方法として、ウエハを複数個の領域に分類し、各領域におけるテスト項目別のチップ不良数分布の推定を少数のウエハについて行う段階と、その推定から各領域につきチップのテスト順を不良数の多い項目順に定めて、チップのテストを行い良／不良の判定を行う段階とからなるものが知られている（例えば、特許文献１参照）。
【０００５】
【特許文献１】
特開平３−１９６５４２号公報
【０００６】
【発明が解決しようとする課題】
ところが、上記の図７に示すような半導体ウエハの検査方法では、一律に検査項目を削減するために、半導体ウエハの製造プロセスの異常時（変動時）の検査項目への影響を把握できないという不都合がある。また、場合によっては、検査抜けとなってしまう不都合がある。
【０００７】
また、上記の図７に示すような半導体ウエハの検査方法であっても、特に、品質を重視する場合には、常に全ての項目の検査を行うために、検査に時間がかかり過ぎて、検査時間の短縮ができないという不都合がある。
さらに、特許文献１に記載の発明では、チップ内の素子のばらつきが多い場合でも半導体ウエハの検査時間を短縮できる。しかし、半導体ウエハの製造プロセスの変動を把握することができないという不都合がある。
【０００８】
このため、半導体ウエハの検査の品質を維持しつつ、製造プロセスの把握と検査時間の短縮化を図ることが望まれる。
そこで、本発明の目的は、半導体ウエハの検査の品質を維持しつつ、製造プロセスの把握と検査時間の短縮化を図ることができる半導体ウエハの検査方法を提供することにある。
【０００９】
【課題を解決するための手段】
上記の課題を解決し本発明の目的を達成するために、請求項１〜請求項４に記載の発明は、以下のように構成した。
すなわち、請求項１に記載の発明は、半導体ウエハをｎ個の領域に分割しておき、その各領域について検査を行う半導体ウエハの検査方法であって、前記ｎ個の領域のうちから任意にｍ個（ｎ＞ｍ）の領域を設定し、その任意のｍ個の各領域については、必須検査および選択検査をそれぞれ行い、その検査結果に基づいて良否の判定を行うようにし、前記（ｎ−ｍ）個の各領域については、前記必須検査を行うとともに、前記選択検査をその選択検査の累積不良率に応じて行い、その検査結果に基づいて良否の判定を行うようにしたことを特徴とするものである。
【００１０】
請求項２に記載の発明は、請求項１に記載の半導体ウエハの検査方法において、前記（ｎ−ｍ）個の各領域における前記選択検査を行うか否かは、前記累積不良率と、前記ｍ個の各領域についての前記選択検査の結果とに基づいて決定するようにしたことを特徴とするものである。
請求項３に記載の発明は、請求項１に記載の半導体ウエハの検査方法において、前記（ｎ−ｍ）個の各領域についての選択検査は、前記累積不良率が一定値以上となった場合に行い、または前記累積不良率が一定値以下であっても前記ｍ個の各領域の前記選択検査において不良があった場合には行うようにしたことを特徴とするものである。
【００１１】
請求項４に記載の発明は、請求項１、請求項２または請求項３に記載の半導体ウエハの検査方法において、前記選択検査の累積不良率は、現在検査中の半導体ウエハにおける前記選択検査の結果と、過去に検査した半導体ウエハにおける前記選択検査の結果とに基づいて求めるようにしたことを特徴とするものである。
このように、本発明では、ｎ個に分割された半導体ウエハの領域のうちから任意にｍ個（ｎ＞ｍ）の領域を設定し、その任意のｍ個の各領域については、全ての検査項目である必須検査および選択検査をそれぞれ行うようにした。このため、製造プロセスの変動による半導体ウエハの面内の傾向を容易に把握できる。
【００１２】
また、本発明では、（ｎ−ｍ）個の各領域については、必須検査を行うとともに、選択検査をその選択検査の累積不良率に応じて行うようにした。このため、検査の品質を維持しながら検査時間の短縮化が図れる。
【００１３】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照して説明する。
図１および図２は、本発明の実施形態に係る半導体ウエハの検査方法の手順を説明するフローチャートであり、これを参照してその手順について以下に説明する。
【００１４】
この半導体ウエハの検査方法では、図３（Ａ）（Ｂ）に示すような検査対象である半導体ウエハ１または半導体ウエハ２を用意する。そして、この半導体ウエハをｎ個の領域に分割するとともに、そのｎ個の領域のうちの任意のｍ個（ｎ＞ｍ）の領域を設定する。
ここで、任意のｍ個の領域３は、図３（Ａ）に示す半導体ウエハ１の場合には５個であり、図３（Ｂ）に示す半導体ウエハ２の場合には９個である。
【００１５】
なお、その任意ｍ個の領域３は、チップサイズやチップ数に応じて決定し、その各領域の大きさ（チップ数）も任意に決定する。
次に、ステップＳ１では、上記のように設定された任意のｍ個の各領域について、予め定められている検査１〜検査５をそれぞれ行い、その検査結果に基づいてその各領域の良否の判定を行う。
【００１６】
ここで、検査１〜検査５が検査の全項目であり、そのうちの検査１および検査２が必須検査であり、残りの検査３〜検査５が選択検査である。
また、必須検査とは、例えばトランジスタの基本特性を調べる検査などのように、必ず行うべき検査をいう。さらに、選択検査とは、必須検査以外の検査であって、必ずしも必要としない検査をいう。
【００１７】
次のステップＳ２では、ステップＳ１の結果に基づいて、半導体チップの任意のｍ個の各領域の検査１〜検査５の結果に基づいて、図４に示すように、各検査１〜検査５ごとの不良数および累積不良率をそれぞれ求める。これらのデータは、後述のように（ｎ−ｍ）個の各領域で実施される検査３〜検査５に際して使用される。
【００１８】
ここで、検査１〜検査５における累積不良率とは、半導体ウエハの前回までの各検査の累積検査回数と、その累積検査回数中において不良と判定された累積不良回数との比率である。そして、この累積不良率には、任意のｍ個の領域における検査の結果を含む。
なお、図４において、「必須／選択」は、検査１〜検査５が必須検査または選択検査のいずれかであることを示す。
【００１９】
ここで、後述のように（ｎ−ｍ）個の各領域で実施される検査３〜検査５は、必ずしも実施されない選択検査である。このため、その検査３〜検査５は、図４に示すように求められた各検査毎の不良数、および各検査毎の累積不良率に基づいて、その実施の有無が後述のように判定される。
すなわち、検査３の場合には、図４に示すように、その累積不良率が「０．０５％」であって基準値以下であり、かつ、任意のｍ個の領域における不良数が「０」であるので、検査は実施しない判定がなされる（ステップＳ６〜Ｓ８を参照）。
【００２０】
検査４の場合には、図４に示すように、その累積不良率が「０．１２％」であって基準値以下（例えば、ここでは０．２％以下）であるが、任意のｍ個の領域における不良数が「２」であるので、検査を実施する判定がなされる（ステップＳ９〜Ｓ１１を参照）。
検査５の場合には、図４に示すように、その累積不良率が「０．３０％」であって基準値以上であるので、任意のｍ個の領域における不良数が「０」であっても、検査を実施する判定がなされる（ステップＳ１２〜Ｓ１４を参照）。
【００２１】
その後、ステップ３において、任意のｍ個以外の領域、すなわち（ｎ−ｍ）個の各領域の検査が開始されると、次のステップＳ４に進む。
ステップＳ４では、（ｎ−ｍ）個の領域のうちの所定の領域について必須検査である検査１を行い、その合否を判定する。その判定の結果、不合格と判定された場合にはステップＳ１６に進んで不良品として処理され、合格と判定された場合には次のステップＳ５に進む。
【００２２】
ステップＳ５では、（ｎ−ｍ）個の領域のうちの上記と同一の領域について必須検査である検査２を行い、その合否を判定する。その判定の結果、不合格と判定された場合にはステップＳ１６に進んで不良品として処理され、合格と判定された場合には次のステップＳ６に進む。
ステップＳ６では、検査３の累積不良率が所定値以上か否か、すなわち、検査３の累積不良率が例えば「０．２％」以上か否かが判定される。この判定の結果、その累積不良率が「０．２％」以上の場合には次のステップＳ７に進み、それ以下の場合には次のステップＳ８に進む。
【００２３】
ステップＳ７では、上記の検査を行ったと同一の領域について検査３を行い、その合否を判定する。この判定の結果、不合格と判定された場合にはステップＳ１６に進んで不良品として処理され、合格と判定された場合には次のステップＳ９に進む。
ステップＳ８では、任意のｍ個の領域における検査３の不良数の有無が判定される。この判定の結果、その不良数がある場合にはステップＳ７に進み、その不良数が無い場合にはステップＳ９に進む。
【００２４】
ここで、この例では、半導体ウエハの任意のｍ個の領域についての検査３の結果、図４に示すように、その累積不良率は「０．０５％」、その不良数は「０」である。このため、ステップＳ７における検査３およびその検査３の合否の判定処理は省略されることになる。
次に、ステップＳ９では、検査４の累積不良率が所定値以上か否か、すなわち、検査４の累積不良率が例えば「０．２％」以上か否かが判定さる。この判定の結果、その累積不良率が「０．２％」以上の場合には次のステップＳ１０に進み、それ以下の場合には次のステップＳ１１に進む。
【００２５】
ステップＳ１０では、上記の検査を行ったと同一の領域について検査４を行い、その合否を判定する。この判定の結果、不合格と判定された場合にはステップＳ１６に進んで不良品として処理され、合格と判定された場合には次のステップＳ１２に進む。
ステップＳ１１では、任意のｍ個の領域における検査４の不良数の有無が判定される。この判定の結果、その不良数がある場合にはステップＳ１０に進み、その不良数が無い場合にはステップＳ１２に進む。
【００２６】
ここで、この例では、半導体ウエハの任意のｍ個の領域についての検査４の結果、図４に示すように、その累積不良率は「０．１２％」、その不良数は「２」である。このため、ステップＳ１０における検査４およびその検査４の合否の判定処理が行われる。
次に、ステップＳ１２では、検査５の累積不良率が所定値以上か否か、すなわち、検査５の累積不良率が例えば「０．２％」以上か否かが判定さる。この判定の結果、その累積不良率が「０．２％」以上の場合には次のステップＳ１３に進み、それ以下の場合には次のステップＳ１４に進む。
【００２７】
ステップＳ１３では、上記の検査を行ったと同一の領域について検査５を行い、その合否を判定する。この判定の結果、不合格と判定された場合にはステップＳ１６に進んで不良品として処理され、合格と判定された場合には次のステップＳ１５に進んで良品として処理される。
ステップＳ１４では、任意のｍ個の領域における検査５の不良数の有無が判定される。この判定の結果、その不良数がある場合にはステップＳ１３に進み、その不良数が無い場合にはステップＳ１５に進む。
【００２８】
ここで、この例では、半導体ウエハの任意のｍ個の領域についての検査５の結果、図４に示すように、その累積不良率は「０．３０％」、その不良数は「０」である。このため、ステップＳ１３における検査５およびその検査５の合否の判定処理が行われる。
このようなステップＳ４〜ステップＳ１６の一連の処理からなる検査を、半導体ウエハの（ｎ−ｍ）個の各領域について行い、その全領域（全チップ）について終了すると（ステップＳ１７：ＹＥＳ）、次のステップＳ１８に進む。
【００２９】
ステップＳ１８では、その検査の結果に基づいて検査１〜検査５における各不良個数を求め、その求めた各不良個数に基づいて検査１〜検査５ごとの各累積不良率の更新をそれぞれ行う。
次に、半導体ウエハについて例えば上記の検査３を、例えば１５ロット（例えば１ロットあたりの半導体ウエハを２５枚とする）分について実施することにより、例えば図５に示すような結果を得ることができる。
【００３０】
図５は、ロット番号、ロット不良率、および累積不良率などを示している。図５において、「１〜１５」の各数字はロット番号を表す。ロット不良率とは、各ロットごとの検査３の不良率を示す。累積不良率は、例えばロット番号が「３」の場合にはロット番号が「１〜３」までの各ロット不良率の基礎となる各不良個数に基づいて求めたものである。
【００３１】
また、図５において、「判定レベル」とは、ステップＳ６において検査３を実施するか否かを判定するためのレベルであり、図中では全て「０．２０％」になっている。また、「適用」とは、検査３が適用（実施）されるか否かを表し、図中の「０」は検査３が実施されない場合であり、図中の「１」は検査３が実施される場合である。
【００３２】
このように得られたロット番号、ロット不良率、および累積不良率の関係を図示すると図６に示すようになる。図６において、曲線Ａがロット不良率、曲線Ｂが累積不良率である。
図６からわかるように、ロット番号が「４」「５」の場合にロット不良率Ａが大きく、その結果、ロット番号「４」〜「９」の検査のときには、累積不良率Ｂが「０．２０％」以上であるので、選択検査である検査３が実施されることになる（図５参照）。
【００３３】
以上説明したように、この実施形態では、ｎ個に分割された半導体ウエハの領域のうちから任意にｍ個の領域を設定し、その任意のｍ個の各領域については、必須検査である検査１、２、および選択検査である検査３〜５をそれぞれ行うようにした。このように、任意のｍ個の各領域については、全ての検査項目について検査を行うようにしたので、製造プロセスの変動による半導体ウエハの面内の傾向を容易に把握できる。
【００３４】
また、この実施形態では、（ｎ−ｍ）個の各領域については、必須検査である検査１、２を優先して行うとともに、その検査１、２に合格した場合にのみ選択検査である検査３〜５をその検査３〜５の各累積不良率に応じて行うようにした。このため、検査の品質を維持しながら検査時間の短縮化が図れる。
【００３５】
【発明の効果】
以上説明したように、本発明によれば、半導体ウエハの検査の品質を維持しつつ、製造プロセスの把握と検査時間の短縮化を図ることができる。
【図面の簡単な説明】
【図１】本発明の実施形態に係る半導体ウエハの検査方法の手順を説明するフローチャートである。
【図２】図１の手順の続きを示すフローチャートである。
【図３】検査対象となる半導体ウエハの領域の分割例を示す図である。
【図４】任意のｍ個の各領域の検査結果の一例を示す図である。
【図５】（ｎ−ｍ）個の各領域の検査結果の一例を示す図である。
【図６】図５の結果のうち、ロット番号とロット不良率／累積不良率の関係を表す図である。
【図７】従来の半導体ウエハの検査方法の手順を説明するフローチャートである。
【符号の説明】
１、２は半導体ウエハである。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor wafer inspection method in which a semiconductor wafer is divided into a plurality of regions and a predetermined inspection is performed on each of the regions.
[0002]
[Prior art]
Conventionally, as an inspection method of a semiconductor wafer of this kind, for example, a method shown in FIG. 7 is known.
In this semiconductor wafer inspection method, the semiconductor wafer is divided into a plurality of regions (chips), and for each chip, for example, inspection 1 to inspection 5 of five items are performed. As a result of the inspection, if all of the inspections 1 to 5 pass, the chip is regarded as a non-defective product, and if any one of the inspections 1 to 5 fails, the chip is regarded as a defective product (FIG. 7). reference).
[0003]
However, in order to reduce the number of man-hours for the judgment, labor is saved by not inspecting all items and all items. For example, when performing inspection 1 to inspection 5 of five items, inspection 1 to inspection 5 are performed on wafers of 10 lots (for example, 25 wafers per lot), and cumulative failures for each of inspections 1 to 5 are performed. The inspection rate is determined, and inspection is uniformly omitted for inspection items (for example, inspection 3) whose cumulative failure rate is equal to or less than a certain value.
[0004]
Next, as a conventional method for inspecting a semiconductor wafer, a step of classifying a wafer into a plurality of regions and estimating a chip defect number distribution for each test item in each region for a small number of wafers. It is known that the test order of a chip is determined in the order of the item having the largest number of defects, and the chip is tested to determine good / defective (for example, see Patent Document 1).
[0005]
[Patent Document 1]
JP-A-3-196542
[Problems to be solved by the invention]
However, in the method of inspecting a semiconductor wafer as shown in FIG. 7, the number of inspection items is reduced uniformly, so that the influence on the inspection items when an abnormality (variation) occurs in the semiconductor wafer manufacturing process cannot be grasped. There is. In some cases, there is a disadvantage that the inspection is omitted.
[0007]
Even in the method of inspecting a semiconductor wafer as shown in FIG. 7, especially when quality is emphasized, it takes too much time to inspect all items. There is a disadvantage that time cannot be reduced.
Further, according to the invention described in Patent Literature 1, the inspection time of the semiconductor wafer can be shortened even when the elements in the chip have large variations. However, there is an inconvenience that fluctuations in the manufacturing process of the semiconductor wafer cannot be grasped.
[0008]
Therefore, it is desired to grasp the manufacturing process and shorten the inspection time while maintaining the quality of the inspection of the semiconductor wafer.
SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor wafer inspection method capable of grasping a manufacturing process and shortening an inspection time while maintaining the quality of semiconductor wafer inspection.
[0009]
[Means for Solving the Problems]
In order to solve the above problems and achieve the object of the present invention, the inventions according to claims 1 to 4 are configured as follows.
That is, the invention according to claim 1 is a semiconductor wafer inspection method in which a semiconductor wafer is divided into n regions, and each region is inspected, and the semiconductor wafer is arbitrarily selected from the n regions. m (n> m) regions are set, and for each of the arbitrary m regions, an essential inspection and a selective inspection are respectively performed, and a pass / fail judgment is made based on the inspection result. -M) for each of the regions, the essential inspection is performed, the selective inspection is performed in accordance with the cumulative failure rate of the selected inspection, and the pass / fail judgment is performed based on the inspection result. It is assumed that.
[0010]
According to a second aspect of the present invention, in the semiconductor wafer inspection method according to the first aspect, whether or not to perform the selective inspection in each of the (n−m) regions is determined by the cumulative failure rate, The determination is made based on the result of the selective inspection for each of the m regions.
According to a third aspect of the present invention, in the semiconductor wafer inspection method according to the first aspect, in the selective inspection of each of the (nm) regions, the cumulative defect rate is equal to or more than a predetermined value. Or when there is a defect in the selective inspection of each of the m areas even when the cumulative defect rate is equal to or less than a certain value.
[0011]
According to a fourth aspect of the present invention, in the method of inspecting a semiconductor wafer according to the first, second or third aspect, the cumulative failure rate of the selective inspection is determined by comparing the cumulative failure rate of the selective inspection of the semiconductor wafer under inspection. It is obtained based on a result and a result of the selective inspection on a semiconductor wafer inspected in the past.
As described above, according to the present invention, m (n> m) regions are arbitrarily set among the n regions of the semiconductor wafer, and all inspections are performed for each of the m regions. The required inspection and optional inspection, which are the items, are performed respectively. For this reason, the in-plane tendency of the semiconductor wafer due to the variation in the manufacturing process can be easily grasped.
[0012]
Further, in the present invention, the essential inspection is performed for each of the (nm) regions, and the selective inspection is performed according to the cumulative failure rate of the selective inspection. Therefore, the inspection time can be shortened while maintaining the inspection quality.
[0013]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
FIG. 1 and FIG. 2 are flowcharts for explaining the procedure of the semiconductor wafer inspection method according to the embodiment of the present invention, and the procedure will be described below with reference to this flowchart.
[0014]
In this semiconductor wafer inspection method, a semiconductor wafer 1 or a semiconductor wafer 2 to be inspected as shown in FIGS. 3A and 3B is prepared. Then, the semiconductor wafer is divided into n regions, and arbitrary m (n> m) regions among the n regions are set.
Here, there are five arbitrary m regions 3 in the case of the semiconductor wafer 1 shown in FIG. 3A, and nine in the case of the semiconductor wafer 2 shown in FIG. 3B.
[0015]
The arbitrary m regions 3 are determined according to the chip size and the number of chips, and the size (number of chips) of each region is also arbitrarily determined.
Next, in step S1, predetermined inspections 1 to 5 are performed for each of the arbitrary m areas set as described above, and the quality of each area is determined based on the inspection result. I do.
[0016]
Here, inspections 1 to 5 are all inspection items, of which inspections 1 and 2 are essential inspections, and the remaining inspections 3 to 5 are selective inspections.
In addition, an essential test is a test that must be performed, such as a test for examining the basic characteristics of a transistor. Further, the selective inspection is an inspection other than the essential inspection and is not necessarily required.
[0017]
In the next step S2, as shown in FIG. 4, each test 1 to test 5 is performed based on the result of test 1 to test 5 for each of the arbitrary m regions of the semiconductor chip based on the result of step S1. And the cumulative failure rate are determined. These data are used at the time of inspection 3 to inspection 5 to be performed on each of the (nm) regions as described later.
[0018]
Here, the cumulative failure rate in the inspections 1 to 5 is a ratio between the cumulative number of inspections of the semiconductor wafer up to the previous inspection and the cumulative number of failures determined to be defective during the cumulative inspection number. The cumulative failure rate includes the results of inspection in arbitrary m areas.
In FIG. 4, “required / selected” indicates that tests 1 to 5 are either required tests or selected tests.
[0019]
Here, as will be described later, inspections 3 to 5 performed in each of the (nm) regions are selective inspections that are not necessarily performed. For this reason, in the inspections 3 to 5, the presence or absence of the execution is determined as described later based on the number of failures for each inspection obtained as shown in FIG. 4 and the cumulative failure rate for each inspection. You.
That is, in the case of inspection 3, as shown in FIG. 4, the cumulative failure rate is “0.05%”, which is equal to or less than the reference value, and the number of failures in any m areas is “0”. , It is determined that the inspection is not performed (see steps S6 to S8).
[0020]
In the case of the inspection 4, as shown in FIG. 4, the cumulative failure rate is “0.12%” and is equal to or less than the reference value (for example, 0.2% or less in this case). Since the number of defects in the area is "2", it is determined that the inspection is performed (see steps S9 to S11).
In the case of the inspection 5, as shown in FIG. 4, the cumulative failure rate is “0.30%”, which is equal to or more than the reference value, so that the number of failures in any m areas is “0”. However, it is determined that the inspection is performed (see steps S12 to S14).
[0021]
Thereafter, in step 3, when the inspection of any region other than m, that is, each of the (nm) regions is started, the process proceeds to the next step S4.
In step S4, an inspection 1 which is an essential inspection is performed on a predetermined area of the (nm) areas, and whether or not the inspection 1 is successful is determined. As a result of the determination, if it is determined to be unacceptable, the process proceeds to step S16, where it is processed as a defective product, and if it is determined to be acceptable, the process proceeds to the next step S5.
[0022]
In step S5, the inspection 2 which is an essential inspection is performed on the same region as the above out of the (nm) regions, and the pass / fail is determined. As a result of the determination, if it is determined to be unacceptable, the process proceeds to step S16, where it is processed as a defective product, and if it is determined to be acceptable, the process proceeds to the next step S6.
In step S6, it is determined whether the cumulative failure rate of the inspection 3 is equal to or more than a predetermined value, that is, whether the cumulative failure rate of the inspection 3 is, for example, “0.2%” or more. If the result of this determination is that the cumulative failure rate is equal to or greater than "0.2%", the flow proceeds to the next step S7, and if it is less than that, the flow proceeds to the next step S8.
[0023]
In step S7, inspection 3 is performed on the same region as that on which the above-described inspection has been performed, and whether or not the inspection 3 is successful is determined. As a result of this determination, if it is determined to be rejected, the process proceeds to step S16, where it is processed as a defective product, and if it is determined to be passed, the process proceeds to the next step S9.
In step S8, the presence or absence of the number of defects of the inspection 3 in any m areas is determined. If the result of this determination is that there is such a defect, the flow proceeds to step S7, and if there is no such defect, the flow proceeds to step S9.
[0024]
Here, in this example, as a result of the inspection 3 for any m regions of the semiconductor wafer, as shown in FIG. 4, the cumulative failure rate is “0.05%” and the failure number is “0”. is there. Therefore, the inspection 3 and the process of determining whether the inspection 3 is successful or not in step S7 are omitted.
Next, in step S9, it is determined whether or not the cumulative failure rate of the inspection 4 is equal to or more than a predetermined value, that is, whether or not the cumulative failure rate of the inspection 4 is, for example, “0.2%” or more. If the result of this determination is that the cumulative failure rate is equal to or greater than "0.2%", the flow proceeds to the next step S10, and if it is less than that, the flow proceeds to the next step S11.
[0025]
In step S10, the inspection 4 is performed on the same region as that on which the above-described inspection was performed, and whether or not the inspection 4 is successful is determined. As a result of this determination, if it is determined to be rejected, the process proceeds to step S16, where it is processed as a defective product, and if it is determined to be passed, the process proceeds to the next step S12.
In step S11, the presence or absence of the number of defects of the inspection 4 in any m areas is determined. If the result of this determination is that there is such a defect number, the flow proceeds to step S10, and if there is no such defect number, the flow proceeds to step S12.
[0026]
Here, in this example, as a result of inspection 4 for an arbitrary m number of regions of the semiconductor wafer, as shown in FIG. 4, the cumulative failure rate is “0.12%” and the number of failures is “2”. is there. For this reason, the inspection 4 and the pass / fail determination processing of the inspection 4 in step S10 are performed.
Next, in step S12, it is determined whether or not the cumulative failure rate of the inspection 5 is equal to or more than a predetermined value, that is, whether or not the cumulative failure rate of the inspection 5 is, for example, “0.2%” or more. If the result of this determination is that the cumulative failure rate is equal to or greater than "0.2%", the flow proceeds to the next step S13, and if it is less than that, the flow proceeds to the next step S14.
[0027]
In step S13, the inspection 5 is performed on the same area as the above-described inspection, and the pass / fail is determined. As a result of this determination, when it is determined that the product is rejected, the process proceeds to step S16, where the product is processed as a defective product.
In step S14, the presence or absence of the defect number of the inspection 5 in any m areas is determined. If the result of this determination is that there is such a defect number, the flow proceeds to step S13, and if there is no such defect number, the flow proceeds to step S15.
[0028]
Here, in this example, as a result of inspection 5 for an arbitrary m number of regions of the semiconductor wafer, as shown in FIG. 4, the cumulative failure rate is “0.30%” and the number of failures is “0”. is there. Therefore, the inspection 5 in step S13 and a process of determining whether the inspection 5 is acceptable or not are performed.
The inspection including the series of processes of steps S4 to S16 is performed for each of the (nm) regions of the semiconductor wafer, and when all the regions (all chips) are completed (step S17: YES), the next step is performed. Go to step S18.
[0029]
In step S18, the number of defects in each of inspections 1 to 5 is determined based on the result of the inspection, and the cumulative failure rate for each of inspections 1 to 5 is updated based on the determined number of defects.
Next, for example, the above inspection 3 is performed on the semiconductor wafer for, for example, 15 lots (for example, 25 semiconductor wafers per lot), and a result such as that shown in FIG. 5 can be obtained. .
[0030]
FIG. 5 shows a lot number, a lot defect rate, a cumulative defect rate, and the like. In FIG. 5, each number of “1 to 15” represents a lot number. The lot defect rate indicates a defect rate of the inspection 3 for each lot. For example, when the lot number is “3”, the cumulative defect rate is obtained based on the number of defective pieces which are the basis of the lot defect rates of lot numbers “1 to 3”.
[0031]
Further, in FIG. 5, the “judgment level” is a level for judging whether or not to perform the inspection 3 in step S6, and is all “0.20%” in the figure. “Applied” indicates whether or not the inspection 3 is applied (executed). “0” in the figure indicates that the inspection 3 is not performed, and “1” in the figure indicates that the inspection 3 is performed. This is the case.
[0032]
FIG. 6 shows the relationship among the lot number, the lot defect rate, and the cumulative defect rate obtained in this manner. In FIG. 6, curve A is a lot defect rate, and curve B is a cumulative defect rate.
As can be seen from FIG. 6, when the lot numbers are “4” and “5”, the lot failure rate A is large. As a result, when the lot numbers “4” to “9” are inspected, the cumulative failure rate B becomes “0”. .20% "or more, inspection 3 which is a selective inspection is performed (see FIG. 5).
[0033]
As described above, in this embodiment, m regions are arbitrarily set from the n regions of the semiconductor wafer, and each of the m regions is a required inspection. Tests 1 to 2 and tests 3 to 5, which are selective tests, were performed. As described above, since the inspection is performed for all the inspection items for each of the arbitrary m areas, the in-plane tendency of the semiconductor wafer due to the variation in the manufacturing process can be easily grasped.
[0034]
In this embodiment, for each of the (n−m) regions, inspections 1 and 2 which are essential inspections are performed with priority, and inspections which are selective inspections only when the inspections 1 and 2 pass. The tests 3 to 5 are performed according to the respective cumulative failure rates of the tests 3 to 5. Therefore, the inspection time can be shortened while maintaining the inspection quality.
[0035]
【The invention's effect】
As described above, according to the present invention, it is possible to grasp the manufacturing process and shorten the inspection time while maintaining the inspection quality of the semiconductor wafer.
[Brief description of the drawings]
FIG. 1 is a flowchart illustrating a procedure of a semiconductor wafer inspection method according to an embodiment of the present invention.
FIG. 2 is a flowchart showing a continuation of the procedure of FIG. 1;
FIG. 3 is a diagram showing an example of dividing a region of a semiconductor wafer to be inspected;
FIG. 4 is a diagram showing an example of an inspection result of each of arbitrary m regions.
FIG. 5 is a diagram illustrating an example of an inspection result of each of (n−m) regions.
FIG. 6 is a diagram showing a relationship between a lot number and a lot defect rate / cumulative defect rate in the results of FIG. 5;
FIG. 7 is a flowchart illustrating a procedure of a conventional semiconductor wafer inspection method.
[Explanation of symbols]
1 and 2 are semiconductor wafers.