JP2004260263A

JP2004260263A - AD converter

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Publication number: JP2004260263A
Application number: JP2003045663A
Authority: JP
Inventors: Masaru Tachibana; 大橘; Tatsuo Kato; 達夫加藤; Yuuki Kaneko; 優紀金子
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2003-02-24
Filing date: 2003-02-24
Publication date: 2004-09-16

Abstract

【課題】チップ外部の部品コストを上昇させることなく、高速な変換が可能な逐次比較型のＡＤ変換器を提供する。
【解決手段】コンデンサＣ１〜Ｃ５からなる容量アレイとスイッチ素子群１、スイッチ２および３によって構成される容量アレイ型ＤＡ変換器を主ＤＡＣとして用い、抵抗Ｒ０〜Ｒ１５からなる抵抗ストリングとスイッチ素子群４によって構成される抵抗ストリング型ＤＡ変換器を副ＤＡＣとして用いる。抵抗ストリングの一端には、基準電圧Ｖｒｅｆを入力とする電圧フォロワ回路８の出力電圧が印加され、抵抗群の他端は接地電位とされる。電圧フォロワ回路８により、抵抗ストリングに対する電流供給能力が増大し、基準電圧Ｖｒｅｆを発生する外部回路を変更することなく、抵抗ストリングの具備する抵抗値を下げることができる。また、電圧フォロワ回路８の出力電圧の誤差は、抵抗ストリング型ＤＡ変換器の出力電圧値にのみ影響するため、変換精度に与えられる影響が少ない。
【選択図】図１A successive approximation type AD converter capable of high-speed conversion without increasing the cost of parts outside the chip is provided.
A capacitor array including capacitors C1 to C5 and a capacitor array type DA converter including a switch element group 1 and switches 2 and 3 are used as a main DAC, and a resistor string including resistors R0 to R15 and a switch element group. 4 is used as a sub DAC. The output voltage of the voltage follower circuit 8 to which the reference voltage Vref is input is applied to one end of the resistor string, and the other end of the resistor group is set to the ground potential. The voltage follower circuit 8 increases the current supply capability to the resistor string, and can reduce the resistance value of the resistor string without changing an external circuit that generates the reference voltage Vref. Further, since the error in the output voltage of the voltage follower circuit 8 affects only the output voltage value of the resistor string type D / A converter, the influence on the conversion accuracy is small.
[Selection diagram] Fig. 1

Description

【０００１】
【発明の属する技術分野】
本発明は、入力アナログ電圧をデジタルデータに変換するＡＤ変換器に関し、特に、上位ビットデータおよび下位ビットデータを変換する局部ＤＡ変換器として、容量アレイ型ＤＡ変換器および抵抗ストリング型ＤＡ変換器をそれぞれ用いた逐次比較型のＡＤ変換器に関する。
【０００２】
【従来の技術】
現在、アナログ信号をデジタル信号に変換するＡＤ変換器（アナログ・デジタル変換器）は、あらゆる電子機器に搭載されている。特に最近では、低コストかつ高性能で、製品用途の広い逐次比較型と呼ばれるＡＤ変換器が知られている。逐次比較型ＡＤ変換器は、比較的簡単な回路構成で実現され、またＣＭＯＳ（ＣｏｍｐｌｅｍｅｎｔａｒｙＭｅｔａｌ−ＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）プロセスとの整合性が高いため、製造コストが低い。なおかつ、比較的高速な変換を実現できることが特徴である。また、この逐次比較型ＡＤ変換器に対して、ダブルステージ型ＤＡＣ（ＤｉｇｉｔａｌＡｎａｌｏｇＣｏｎｖｅｒｔｅｒ）を用いることで、高分解能のＡＤ変換器をより小さなシリコン面積で実現できることが知られている。
【０００３】
高分解能の逐次比較型ＡＤ変換器は、ＭＳＢ（ＭｏｓｔＳｉｇｎｉｆｉｃａｎｔＢｉｔ）側の変換に対応する主ＤＡＣと、ＬＳＢ（ＬｅａｓｔＳｉｇｎｉｆｉｃａｎｔＢｉｔ）側の変換に対応する副ＤＡＣとの２段構成を有するダブルステージ型ＤＡＣと、比較器と、一般にＳＡＲ（ＳｕｃｃｅｓｓｉｖｅＡｐｐｒｏｘｉｍａｔｉｏｎＲｅｓｉｓｔｅｒ）と呼ばれる制御回路または制御方法との組み合わせにより実現される。また、ダブルステージ型ＤＡＣはさらに、主ＤＡＣおよび副ＤＡＣのそれぞれを、容量アレイで実現するか、あるいは抵抗ストリングで実現するかによって、以下の４種類に大別される。
〔１〕容量アレイ＋容量アレイ型
〔２〕抵抗ストリング＋容量アレイ型
〔３〕容量アレイ＋抵抗ストリング型
〔４〕抵抗ストリング＋抵抗ストリング型
これらの中でも、小面積でかつ比較的高性能なＡＤ変換器として、特に、容量アレイ＋抵抗ストリング型（以下、Ｃ−Ｒ型と呼称する）ＤＡＣを用いたＡＤ変換器が広く使用されている。
【０００４】
Ｃ−Ｒ型ＤＡＣを用いたＡＤ変換器の一般的な例としては、Ｃアレイ型ＤＡ変換器の出力ノードと、Ｒ型ＤＡ変換器のステップ電圧出力ノードとの間に容量結合手段を接続し、Ｃアレイ型ＤＡ変換器の出力ノードからＤＡ変換出力を取り出すような構成のＣ−Ｒ型ＤＡ変換器を用いたものがあった（例えば、特許文献１参照）。
【０００５】
また、他の一般的な例としては、抵抗ストリングの出力ノードが、容量アレイ回路中の単位の容量値を有する容量に接続され、この容量を含む容量アレイ回路の共通の接続端の電圧と、抵抗ストリングにより分圧された基準電圧とを加算した出力をＤＡ変換出力としたＣ−Ｒ型ＤＡ変換器を用いたものがあった（例えば、特許文献２参照）。
【０００６】
図６は、従来のＣ−Ｒ型ＤＡＣを用いたＡＤ変換器の構成例を示す図である。
図６では、例として、主ＤＡＣおよび副ＤＡＣでそれぞれ４ビットずつの変換を行う８ビットの逐次比較型のＡＤ変換器の構成例を示している。このＡＤ変換器は、コンデンサＣ１〜Ｃ５、スイッチ素子群１、スイッチ２および３からなる主ＤＡＣと、抵抗Ｒ０〜Ｒ１５およびスイッチ素子群４からなる副ＤＡＣと、比較器５と、逐次比較制御回路６とを具備している。また、入力端子７ａには基準電圧Ｖｒｅｆが入力され、入力端子７ｂには変換対象となる入力アナログ電圧Ｖｉｎが入力される。
【０００７】
コンデンサＣ１〜Ｃ５は、それぞれの一端が、スイッチ２の固定端子側のノード２１に共通に接続された容量アレイを構成している。コンデンサＣ１およびＣ２の容量値はそれぞれ単位容量値Ｃｘとされ、コンデンサＣ３〜Ｃ５の容量値はそれぞれ２Ｃｘ、４Ｃｘ、８Ｃｘとなるように重み付けされている。
【０００８】
また、各コンデンサＣ１〜Ｃ５の他端はそれぞれスイッチ素子群１内の対応するスイッチの固定端子に接続されている。スイッチ素子群１により、コンデンサＣ１は、スイッチ素子群４の出力端子側のノード４１と、スイッチ２の固定端子側のノード２１とに選択的に接続され、コンデンサＣ２〜Ｃ５は、入力端子１とスイッチ２の固定端子側のノード２１とに選択的に接続される。
【０００９】
スイッチ２は２つの可動端子を有し、一方は開放され、他方は接地電位とされている。また、スイッチ３も２つの可動端子を有し、一方には入力端子７ｂからの入力アナログ電圧Ｖｉｎが導入され、他方は接地電位とされている。
【００１０】
抵抗Ｒ０〜Ｒ１５は直列に接続され、それぞれ同一の抵抗値を有して、抵抗ストリングを構成している。この抵抗ストリングの一方の端子には基準電圧Ｖｒｅｆが導入され、他方の端子は接地電位とされている。スイッチ素子群４は、各抵抗Ｒ０〜Ｒ１５からの出力を切り換えて基準電圧Ｖｒｅｆを分圧し、スイッチ素子群１を介してコンデンサＣ１に出力する。
【００１１】
比較器５は、反転入力端子がノード２１に接続され、非反転入力端子が接地電位とされている。比較器５は、ノード２１の電位と接地電位とを比較して、比較結果を逐次比較制御回路６に出力する。
【００１２】
逐次比較制御回路６は、比較器５の比較結果の入力を受けて、スイッチ素子群１および４、スイッチ２および３の動作を一定周期のクロック信号に従って制御するとともに、変換された８ビットのデジタルデータを出力する。
【００１３】
以下、このようなＡＤ変換器の動作について説明する。
まず、入力アナログ電圧Ｖｉｎに対するサンプリング動作を行う。サンプリング動作では、コンデンサＣ１〜Ｃ５のすべてが入力端子７ｂに接続されるように、スイッチ素子群１およびスイッチ３が制御され、また、ノード２１が接地電位となるようにスイッチ２が制御される。このとき、コンデンサＣ１〜Ｃ５によりノード２１に蓄積される電荷量は、−１６ＣｘＶｉｎとなる。
【００１４】
この後、逐次比較動作が行われて、ＭＳＢ側から順にデジタルデータを決定していく。まず、スイッチ２を開放状態とし、スイッチ素子群１およびスイッチ３を制御して、コンデンサＣ１〜Ｃ４のスイッチ素子群１側のノード１１〜１４を接地電位とし、コンデンサＣ５のスイッチ素子群１側のノード１５を入力端子７ａに接続させて基準電圧Ｖｒｅｆとする。これにより、ノード２１の電位が、コンデンサＣ１〜Ｃ５に蓄積された電荷の再分配により決まるようになり、ノード２１の電位は、Ｖｒｅｆ／２−Ｖｉｎとなる。従って、入力アナログ電圧Ｖｉｎと、基準電圧Ｖｒｅｆの１／２との大小を比較器５で判定することができ、比較結果によりＭＳＢの値が決定される。
【００１５】
さらに、スイッチ素子群１の切り換えを行うことにより、ノード２１の電位をＶｒｅｆ／１６刻みで変化させることができる。従って、逐次比較制御回路６の制御により、比較器５による比較結果に基づいてスイッチ素子群１の切り換えが行われることにより、ＭＳＢ側から４ビット分のデジタルデータが決定される。
【００１６】
次に、主ＤＡＣにおける合計のサンプリング容量値である１６Ｃｘに対して、その１／１６の容量値である単位容量値Ｃｘを有するコンデンサＣ１のノード１１の電位を、スイッチ素子群４を切り換えることによりＶｒｅｆ／１６刻みでさらに変化させる。これにより、ノード２１の電位をさらにＶｒｅｆ／２５６刻みで変化させることができ、比較器５による比較結果によりＬＳＢ側の４ビット部のデジタルデータを決定することができる。
【００１７】
このように、従来のＣ−Ｒ型ＤＡＣを用いたＡＤ変換器では、１６個分の単位容量と１６個分の単位抵抗を設けることで、８ビット精度のＡＤ変換器が実現されていた。例えば、容量と抵抗のいずれかのみを用いたシングルステージ型ＤＡＣにより８ビット精度の変換を実現する場合、単位容量または単位抵抗が２５６個必要となることから、ダブルステージ型ＤＡＣを用いることにより、部品点数を大幅に削減できることがわかる。また、抵抗ストリングを下位ビット側変換用の副ＤＡＣとして用いたことで、抵抗値の製造ばらつきが出力値に与える影響が小さいことから、副ＤＡＣの面積をも削減することが可能となる。従って、Ｃ−Ｒ型ＤＡＣを用いることにより、小面積かつ低コストで、比較的高性能なＡＤ変換器を実現することが可能となっている。
【００１８】
【特許文献１】
特開昭５９−１６３９１３号公報（第６８頁−第７０頁、第３図）
【特許文献２】
特開昭５７−５５６１４号公報（第８２頁−第８４頁、第２図）
【００１９】
【発明が解決しようとする課題】
ところで、近年、集積回路の微細化の進展に伴って、ＣＭＯＳデジタルＬＳＩの高速化の進展が著しい。このようなデジタル要素回路の性能向上をシステム全体に生かすためにも、アナログ要素回路に対する高速化の要求がますます強くなっている。このようなアナログ要素回路の１つとして、逐次比較型のＡＤ変換器に対する高速化も強く望まれている。
【００２０】
逐次比較型のＡＤ変換器における変換時間は、アナログ信号をサンプリング容量に蓄積するサンプリング時間と、サンプリング終了後に、比較器によりＭＳＢ側からデジタルデータを決定していく比較時間とからなる。変換時間を短縮するには、これらの双方を短縮する必要があるが、このうち各ビットにおける比較時間を短縮するためには、各部の抵抗値と容量値とによって決まる時定数を小さくしなければならない。
【００２１】
上記の図６に示したＡＤ変換器の場合、比較器５での各ビットにおける比較時間を短縮するためには、比較器５自体の高速化とともに、ＤＡＣ出力のセトリングタイムを小さくすることも必要となる。上記のＡＤ変換器では、ＤＡＣ出力の上位ビット側は容量ＤＡＣにより得られ、下位ビット側は抵抗ＤＡＣにより得られる。従って、ＤＡＣ出力のセトリングタイムは、上位側では、コンデンサＣ１〜Ｃ５の容量値とスイッチ素子群１におけるＯＮ抵抗によって決まる時定数によって制限され、下位側では、抵抗ＤＡＣの等価抵抗と主に抵抗ＤＡＣの出力先となるコンデンサＣ１の容量値とによって制限される。このことから、変換時間を短縮するためには、抵抗ＤＡＣの出力ノードの等価抵抗を下げる必要があることがわかる。
【００２２】
抵抗ＤＡＣの等価抵抗を下げるためには、抵抗ＤＡＣを構成する抵抗Ｒ０〜Ｒ１５の単位抵抗値を下げる必要がある。これは、高速化のためには、基準電圧Ｖｒｅｆを供給する外部回路の電流供給能力を高め、かつ出力値の精度を高める必要が生じ、部品コストの上昇を招くことを意味する。
【００２３】
ここで、ｍおよびｎをそれぞれ０から１５までの整数とし、ＡＤ変換器内の接地電位をＶｓｓとすると、逐次比較動作時において、電荷の再分配によって決定される比較器５の反転入力端子、すなわちノード２１の電位Ｖｘは、以下の式（１）のようになる。
【００２４】
【数１】
Ｖｘ＝（ｍ／１６）（Ｖｒｅｆ−Ｖｓｓ）＋（ｎ／２５６）（Ｖｒｅｆ−Ｖｓｓ）−Ｖｉｎ＋Ｖｓｓ ………（１）
この式（１）に示すように、入力される入力アナログ電圧Ｖｉｎは、基準電圧Ｖｒｅｆと比較されて、デジタルデータに変換される。このため、基準電圧Ｖｒｅｆの精度を確保することが、変換後のデジタルデータの精度を確保するために重要となる。しかし、上記のように、高速化のために抵抗ＤＡＣの抵抗値を下げると、基準電圧Ｖｒｅｆが印加される入力端子７ａに流れ込む電流の量が増加する。このため、外部において基準電圧Ｖｒｅｆを発生する回路は、増加した電流を供給しながら、その出力電圧値の精度を確保できなければならない。一般に、電源回路は有限の出力抵抗値を持つため、このような出力電流の増大は電圧値の誤差を増加させる要因となり、実現は容易ではない。
【００２５】
また、電源回路や基準電圧Ｖｒｅｆの発生回路の電流供給能力を増大させ、その出力インピーダンスを低減する手法として、電圧フォロワ回路を使用することが知られている。しかし、一般に、オペアンプを用いた電圧フォロワ回路では、入力換算オフセットに起因する誤差が生じる。図６に示したＡＤ変換器では、基準電圧Ｖｒｅｆの誤差は変換データの誤差となって出現するため、基準電圧Ｖｒｅｆの発生回路には、大電流を供給する能力と同時に、低オフセット性能を併せ持つことが要求される。このため、上記のＡＤ変換器において高速な変換性能を実現しようとすると、低オフセットかつ低インピーダンスの外部回路が必要不可欠となる。
【００２６】
以上のように、従来のＣ−Ｒ型ＤＡＣを用いたＡＤ変換器では、変換動作を高速化するために抵抗ＤＡＣの抵抗値を下げると、外部の基準電圧Ｖｒｅｆの発生回路に対して、低オフセット性能と低インピーダンス特性とを同時に要求することになり、システム全体の部品コストを上昇させてしまうという問題があった。
【００２７】
本発明はこのような課題に鑑みてなされたものであり、チップ外部の部品コストを上昇させることなく、高速な変換が可能な逐次比較型のＡＤ変換器を提供することを目的とする。
【００２８】
【課題を解決するための手段】
本発明では上記課題を解決するために、図１に示すように、入力アナログ電圧Ｖｉｎと局部ＤＡ変換器からの局部アナログ電圧との大小関係を比較器５により判定し、前記比較器５の判定出力に基づいてデジタルデータを発生して前記局部ＤＡ変換器に入力させ、前記局部アナログ電圧が前記入力アナログ電圧Ｖｉｎに最も近い値となるときの前記デジタルデータをＡＤ変換出力とする逐次比較型のＡＤ変換器において、前記局部ＤＡ変換器は、一端が共通に接続された複数のコンデンサＣ１〜Ｃ５からなるコンデンサ群と、前記各コンデンサＣ１〜Ｃ５に接続された第１のスイッチ素子群１とを具備して、前記デジタルデータの上位ビットデータに基づいて前記第１のスイッチ素子群１を制御し、第１の基準電圧Ｖｒｅｆまたは第２の基準電圧と接続させて前記各コンデンサＣ１〜Ｃ５の電荷を再分配し、再分配後の前記各コンデンサＣ１〜Ｃ５の一端の電圧を前記比較器５に出力することにより、前記上位ビットデータをＤＡ変換する容量アレイ型ＤＡ変換器と、複数の抵抗Ｒ０〜Ｒ１５が直列に接続された抵抗群と、前記各抵抗Ｒ０〜Ｒ１５に接続された第２のスイッチ素子群４とを具備して、前記デジタルデータの下位ビットデータに基づいて前記第２のスイッチ素子群４を制御し、前記抵抗群の両端の電圧を分圧して、前記上位ビットデータに相当する前記容量アレイ型ＤＡ変換器の出力電圧に加算する抵抗ストリング型ＤＡ変換器とを有し、前記抵抗群の一端には、前記第１の基準電圧Ｖｒｅｆを入力とする電圧フォロワ回路８の出力電圧が印加され、前記抵抗群の他端には前記第２の基準電圧が印加されることを特徴とするＡＤ変換器が提供される。
【００２９】
このようなＡＤ変換器において、容量アレイ型ＤＡ変換器では、比較器５の判定出力を基に出力されたデジタルデータの上位ビットデータに基づいて、第１のスイッチ素子群が制御される。これにより、コンデンサ群に対して第１の基準電圧Ｖｒｅｆまたは第２の基準電圧が接続されて各コンデンサＣ１〜Ｃ５の電荷が再分配され、再分配後の各コンデンサＣ１〜Ｃ５の一端の電圧が比較器５に出力されて、上位ビットデータが順次決定されるとともに、上位ビットデータがＤＡ変換される。また、抵抗ストリング型ＤＡ変換器では、上位ビットデータの決定後に出力されるデジタルデータの下位ビットデータに基づいて第２のスイッチ素子群４が制御され、抵抗群の両端の電圧が分圧されて容量アレイ型ＤＡ変換器に供給される。上位ビットデータに相当する容量アレイ型ＤＡ変換器の出力電圧に、容量アレイ型ＤＡ変換器からの供給電圧が加算され、この電圧と入力アナログ電圧Ｖｉｎとが比較器５において比較されることにより、下位ビットデータが順次決定される。
【００３０】
さらに、抵抗ストリング型ＤＡ変換器の抵抗群の一端には、第１の基準電圧Ｖｒｅｆを入力とする電圧フォロワ回路８の出力電圧が印加され、抵抗群の他端には第２の基準電圧（例えば接地電位）が印加される。電圧フォロワ回路８により、抵抗群に対する電流供給能力が増大し、抵抗群の具備する抵抗値を下げることができる。このとき、電圧フォロワ回路８の出力電圧にオフセットが発生した場合は、このオフセットは抵抗ストリング型ＤＡ変換器の出力電圧値にのみ影響する。
【００３１】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
図１は、本発明の第１の実施の形態に係るＡＤ変換器の全体構成を示す図である。
【００３２】
図１では、例として、主ＤＡＣおよび副ＤＡＣでそれぞれ４ビットずつの変換を行う８ビットの逐次比較型のＡＤ変換器の構成を示している。このＡＤ変換器は、コンデンサＣ１〜Ｃ５、スイッチ素子群１、スイッチ２および３からなる主ＤＡＣと、抵抗Ｒ０〜Ｒ１５およびスイッチ素子群４からなる副ＤＡＣと、比較器５と、逐次比較制御回路６とを具備している。また、入力端子７ａには基準電圧Ｖｒｅｆが入力され、入力端子７ｂには変換対象となる入力アナログ電圧Ｖｉｎが入力される。さらに、入力端子７ｂと抵抗Ｒ１５との間には、電圧フォロワ回路８が設けられている。
【００３３】
コンデンサＣ１〜Ｃ５は、それぞれの一端が、スイッチ２の固定端子側のノード２１に共通に接続された容量アレイを構成している。コンデンサＣ１およびＣ２の容量値はそれぞれ単位容量値Ｃｘとされ、コンデンサＣ３〜Ｃ５の容量値はそれぞれ２Ｃｘ、４Ｃｘ、８Ｃｘとなるように重み付けされている。
【００３４】
また、各コンデンサＣ１〜Ｃ５の他端はそれぞれスイッチ素子群１内の対応するスイッチの固定端子に接続されている。スイッチ素子群１により、コンデンサＣ１は、スイッチ素子群４の出力端子側のノード４１と、スイッチ２の固定端子側のノード２１とに選択的に接続され、コンデンサＣ２〜Ｃ５は、入力端子１とスイッチ２の固定端子側のノード２１とに選択的に接続される。
【００３５】
スイッチ２は２つの可動端子を有し、一方は開放され、他方は接地電位とされている。また、スイッチ３も２つの可動端子を有し、一方には入力端子７ｂからの入力アナログ電圧Ｖｉｎが導入され、他方は接地電位とされている。
【００３６】
抵抗Ｒ０〜Ｒ１５は直列に接続され、それぞれ同一の抵抗値を有して、抵抗ストリングを構成している。この抵抗ストリングの一方の端子には電圧フォロワ回路８の出力電圧が導入され、他方の端子は接地電位とされている。スイッチ素子群４は、各抵抗Ｒ０〜Ｒ１５からの出力を切り換えて基準電圧Ｖｒｅｆを分圧し、スイッチ素子群１を介してコンデンサＣ１に出力する。
【００３７】
比較器５は、反転入力端子がノード２１に接続され、非反転入力端子が接地電位とされている。比較器５は、ノード２１の電位と接地電位とを比較して、比較結果を逐次比較制御回路６に出力する。
【００３８】
逐次比較制御回路６は、比較器５の比較結果の入力を受けて、スイッチ素子群１および４、スイッチ２および３の動作を一定周期のクロック信号に従って制御するとともに、変換された８ビットのデジタルデータを出力する。
【００３９】
電圧フォロワ回路８を構成するオペアンプ８１は、入力端子７ａからの基準電圧Ｖｒｅｆを非反転入力端子に受け、出力電圧を抵抗ストリング中の抵抗Ｒ１５に対して供給する。なお、電圧フォロワ回路８の詳細な構成例については、後述する。
【００４０】
以下、このようなＡＤ変換器の動作について説明する。
まず、入力アナログ電圧Ｖｉｎに対するサンプリング動作を行う。サンプリング動作では、コンデンサＣ１〜Ｃ５のすべてが入力端子７ｂに接続されるように、スイッチ素子群１およびスイッチ３が制御され、また、ノード２１が接地電位となるようにスイッチ２が制御される。このとき、コンデンサＣ１〜Ｃ５によりノード２１に蓄積される電荷量は、−１６ＣｘＶｉｎとなる。
【００４１】
この後、逐次比較動作が行われて、ＭＳＢ側から順にデジタルデータを決定していく。まず、スイッチ２を開放状態とし、スイッチ素子群１およびスイッチ３を制御して、コンデンサＣ１〜Ｃ４のスイッチ素子群１側のノード１１〜１４を接地電位とし、コンデンサＣ５のスイッチ素子群１側のノード１５を入力端子７ａに接続させて基準電圧Ｖｒｅｆとする。これにより、ノード２１の電位が、コンデンサＣ１〜Ｃ５に蓄積された電荷の再分配により決まるようになり、ノード２１の電位は、Ｖｒｅｆ／２−Ｖｉｎとなる。従って、入力アナログ電圧Ｖｉｎと、基準電圧Ｖｒｅｆの１／２との大小を比較器５で判定することができ、比較結果によりＭＳＢの値が決定される。
【００４２】
さらに、スイッチ素子群１の切り換えを行うことにより、ノード２１の電位をＶｒｅｆ／１６刻みで変化させることができる。例えば、ＭＳＢの値が“１”と決定された場合は、逐次比較制御回路６の制御により、コンデンサＣ４のスイッチ素子群１側のノード１４が基準電圧Ｖｒｅｆとされ、ノード２１の電位が３Ｖｒｅｆ／４−Ｖｉｎとされる。また、ＭＳＢの値が“０”と決定された場合は、ノード１５が接地電位とされ、ノード１４が基準電圧Ｖｒｅｆとされて、ノード２１の電位がＶｒｅｆ／４−Ｖｉｎとされる。このときの比較器５の比較結果により、デジタルデータの上位２ビット目の値が決定される。このように、逐次比較制御回路６の制御により、比較器５による比較結果に基づいてスイッチ素子群１の切り換えが行われることにより、ＭＳＢ側から４ビット分のデジタルデータが決定される。
【００４３】
ここで、ｍを０から１５までの整数とし、ＡＤ変換器内の接地電位をＶｓｓとすると、上位ビット変換時において、電荷の再分配によって決定される比較器５の反転入力端子、すなわちノード２１の電位Ｖｘは、以下の式（２）のようになる。
【００４４】
【数２】
Ｖｘ＝（ｍ／１６）（Ｖｒｅｆ−Ｖｓｓ）−Ｖｉｎ＋Ｖｓｓ ………（２）
この式（２）により、例えばＶｓｓ＝０としたとき、入力アナログ電圧Ｖｉｎと、基準電圧Ｖｒｅｆを１６分割した値である（ｍ／１６）Ｖｒｅｆとの大小について、比較器５で判定できることがわかる。従って、上位４ビット分のデジタルデータを決定することができる。
【００４５】
次に、主ＤＡＣにおける合計のサンプリング容量値である１６Ｃｘに対して、その１／１６の容量値である単位容量値Ｃｘを有するコンデンサＣ１に接続されたスイッチ素子群１のスイッチを切り換え、コンデンサＣ１のノード１１の電位をＶｒｅｆ／１６刻みでさらに変化させる。これにより、ノード２１の電位をさらにＶｒｅｆ／２５６刻みで変化させることができ、比較器５による比較結果によりＬＳＢ側の４ビット部のデジタルデータを決定することができる。なお、ここでは、電圧フォロワ回路８から出力される電圧Ｖｆが、基準電圧Ｖｒｅｆとほぼ等しいものとする。
【００４６】
例えば、スイッチ素子群１の切り換えにより、容量アレイ中で基準電圧Ｖｒｅｆに接続されるコンデンサの容量値をｍＣｘ、接地電位に接続される容量値を（１５−ｍ）Ｃｘとして、コンデンサＣ１のスイッチ素子群１側のノード１１の電位を、Ｖｓｓを含めて、ｎ（Ｖｆ−Ｖｓｓ）＋Ｖｓｓと表す。このとき、電荷の再分配によって決定される比較器５の反転入力端子、すなわちノード２１の電位Ｖｘは、以下の式（３）のようになる。
【００４７】
【数３】
Ｖｘ＝（ｍ／１６）（Ｖｒｅｆ−Ｖｓｓ）＋（ｎ／２５６）（Ｖｆ−Ｖｓｓ）−Ｖｉｎ＋Ｖｓｓ ………（３）
基準電圧Ｖｒｅｆと電圧フォロワ回路８からの電圧Ｖｆとがほぼ等しいことから、式（３）による電位Ｖｘに対する比較器５の比較結果に基づき、合計８ビットのデジタルデータが得られることがわかる。
【００４８】
ところで、このような構成のＡＤ変換器において、変換動作を高速化するための１つの方法として、抵抗ＤＡＣの出力ノードの等価抵抗を下げ、この抵抗値と容量ＤＡＣの容量値とによって決まる時定数を小さくすることが挙げられる。ここで、例えば抵抗ＤＡＣの抵抗値を構成する抵抗Ｒ０〜Ｒ１５の単位抵抗値を下げた場合、入力端子７ａに流れ込む電流が増加してしまう。本実施の形態では、抵抗ストリングに対して基準電圧Ｖｒｅｆが印加されるノードに電圧フォロワ回路８を設けて、抵抗ストリングに対する電流供給能力を高めることで、基準電圧Ｖｒｅｆを発生する外部回路を変更することなく、抵抗Ｒ０〜Ｒ１５の抵抗値を下げることを実現する。
【００４９】
図１のＡＤ変換器において、基準電圧Ｖｒｅｆが印加される入力端子７ａでは、容量アレイ内の各コンデンサＣ１〜Ｃ５に電荷を供給する役割を果たしているだけであるため、定常的に電流が流れることはない。一方、電圧フォロワ回路８での電圧発生により、抵抗ＤＡＣに対して電流が供給される。ここで、電圧フォロワ回路８の発生電圧には、入力換算オフセットによる誤差が生じる場合があるため、この発生電圧は基準電圧Ｖｒｅｆと完全に一致しないことがある。しかし、電圧フォロワ回路８からの出力電圧は抵抗ＤＡＣにのみ印加されることから、オフセットによる変換精度の誤差は、抵抗ＤＡＣにより変換される下位ビットデータのみに出現することになる。
【００５０】
図１のＡＤ変換器では、下位４ビット分の変換が抵抗ＤＡＣで行われるため、上記の式（３）においてｎの値が最大で“１５”となり、オフセットの影響は１／１６程度に軽減される。例えば、電圧フォロワ回路８の出力電圧に２０ｍＶの誤差が生じた場合、比較器５の反転入力端子のノード２１では、誤差による電位の変動が１．２５ｍＶ程度となる。入力アナログ電圧Ｖｉｎのフルスケールを５Ｖとすると、例えば１０ビット精度とした場合でも、１ＬＳＢ分の電圧は４．８８ｍＶとなるため、上記の誤差は変換結果の精度にほとんど影響を与えない許容範囲内に収まる。
【００５１】
このように、抵抗ＤＡＣに対して、電圧フォロワ回路８を介して基準電圧Ｖｒｅｆを供給することにより、抵抗ＤＡＣ内の各抵抗Ｒ０〜Ｒ１５の抵抗値を下げた場合でも、基準電圧Ｖｒｅｆを発生する外部回路の電流供給能力を高める必要がなくなる。従って、部品コストを大きく上昇させることなく、ＡＤ変換器内の時定数を下げ、逐次比較動作を高速化することができる。また、電圧フォロワ回路８の発生電圧に生じる誤差は、下位ビットデータの変換精度にのみ影響するため、ＡＤ変換の精度が大きく損なわれることがない。
【００５２】
次に、電圧フォロワ回路８の回路構成について説明する。
図２は、電圧フォロワ回路８の概略構成例を示す図である。
図２に示す電圧フォロワ回路８では、基準電圧Ｖｒｅｆをオペアンプ８１を介して出力する回路とともに、オペアンプ８１の電源電圧Ｖｄｄを出力するための回路を設けている。上記の構成のＡＤ変換器では、実際には、基準電圧Ｖｒｅｆと電源電圧Ｖｄｄとを同一として使用されることも多いため、電源電圧Ｖｄｄを出力する回路を設けることで、汎用性が高まる。
【００５３】
電圧フォロワ回路８では、図２に示すように、オペアンプ８１の反転入力端子に基準電圧Ｖｒｅｆが入力され、オペアンプ８１の出力端子側のノード８２が、ＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと略称する）ＰＭ１のゲートに接続されている。ＰＭＯＳトランジスタＰＭ１のソースには電源電圧Ｖｄｄが印加され、ドレインが抵抗ストリングの抵抗Ｒ１５に接続されている。また、抵抗Ｒ１５との接続端のノード８３と、ノード８２との間には、コンデンサＣ１０が接続されており、ノード８３はオペアンプ８１の非反転入力端子に接続されている。
【００５４】
さらに、ＰＭＯＳトランジスタＰＭ２のソースには電源電圧Ｖｄｄが印加され、ドレインがノード８２に接続されている。このＰＭＯＳトランジスタＰＭ２のゲートには、制御信号Ｓａが入力される。また、ＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと略称する）ＮＭ３のドレインがノード８２に接続され、ソースが接地電位とされている。このＮＭＯＳトランジスタＮＭ３のゲートには、制御信号Ｓｂが入力される。
【００５５】
オペアンプ８１には、このオペアンプ８１を動作させるか否かを制御するための制御信号ＥＮが入力される。制御信号ＥＮがＨレベルのとき、制御信号ＳａおよびＳｂをそれぞれＨレベル、ＬレベルとしてＰＭＯＳトランジスタＰＭ２およびＮＭＯＳトランジスタＮＭ３をともにＯＦＦ状態とすることで、オペアンプ８１の出力によりＰＭＯＳトランジスタＰＭ１のゲート電位がＨレベルとなって、ＰＭＯＳトランジスタＰＭ１がＯＦＦ状態とされる。このとき、オペアンプ８１の出力電圧が、ＰＭＯＳトランジスタＰＭ１を介してオペアンプ８１の非反転入力端子に帰還され、電圧フォロワが形成されて、ノード８３の電位が基準電圧Ｖｒｅｆに近づくようにフィードバックが働く。なお、コンデンサＣ１０は、位相補償容量として機能する。
【００５６】
また、制御信号ＥＮをＬレベルとすると、オペアンプ８１の出力がハイインピーダンスとなって動作が停止される。このとき、制御信号ＳａおよびＳｂの信号レベルに応じて、ＰＭＯＳトランジスタＰＭ１のゲート電位を変化させることで、ＰＭＯＳトランジスタＰＭ１のＯＮ／ＯＦＦを切り換え、電源電圧Ｖｄｄの出力の有無を制御することが可能となる。
【００５７】
制御信号ＳａおよびＳｂをともにＨレベルとすると、ＰＭＯＳトランジスタＰＭ２がＯＦＦ状態となり、ＮＭＯＳトランジスタＮＭ３がＯＮ状態となって、ノード８２が接地電位（Ｌレベル）となる。これにより、ＰＭＯＳトランジスタＰＭ１がＯＮ状態となって、電源電圧Ｖｄｄがノード８３に対して出力される。
【００５８】
また、制御信号ＳａおよびＳｂをともにＬレベルとすると、ＰＭＯＳトランジスタＰＭ２がＯＮ状態、ＮＭＯＳトランジスタＮＭ３がＯＦＦ状態となって、ノード８２が電源電圧Ｖｄｄの電位（Ｈレベル）となる。これにより、ＰＭＯＳトランジスタＰＭ１がＯＦＦ状態となって、ノード８３が接地電位となり、電圧フォロワ回路８の全体の動作がＯＦＦした状態となる。
【００５９】
次に、このような電圧フォロワ回路８の具体的な構成について説明する。
図３は、電圧フォロワ回路８の第１の回路構成例を示す図である。なお、図３では、図２に示した回路構成に対応する要素については、同一の符号を付して示している。
【００６０】
この図３に示す回路構成では、ＰＭＯＳトランジスタＰＭ４およびＰＭ５と、ＮＭＯＳトランジスタＮＭ６、ＮＭ７およびＮＭ８とによって差動増幅器が構成されている。ＰＭＯＳトランジスタＰＭ４およびＰＭ５のソースには電源電圧Ｖｄｄが印加され、これら双方のゲートがＰＭＯＳトランジスタＰＭ４のドレインに接続されて、Ｐ型能動負荷が構成されている。また、ＮＭＯＳトランジスタＮＭ６およびＮＭ７のドレインは、ＰＭＯＳトランジスタＰＭ４およびＰＭ５とそれぞれ接続され、ＮＭＯＳトランジスタＮＭ６およびＮＭ７の各ゲートが差動入力対となっている。さらに、ＮＭＯＳトランジスタＮＭ８のドレインがＮＭＯＳトランジスタＮＭ６およびＮＭ７のソースに接続され、ＮＭＯＳトランジスタＮＭ８のソースが接地電位とされて、ＮＭＯＳトランジスタＮＭ８が電流源を構成している。
【００６１】
また、ＰＭＯＳトランジスタＰＭ４のドレインには、ＰＭＯＳトランジスタＰＭ９のドレインが接続されている。ＰＭＯＳトランジスタＰＭ９のソースには電源電圧Ｖｄｄが印加され、ゲートには制御信号ＥＮが入力される。
【００６２】
また、基準電圧Ｖｒｅｆが入力される入力端子７ａは、ＰＭＯＳトランジスタＰＭ１０およびＮＭＯＳトランジスタＮＭ１１のドレインと接続され、各トランジスタのソースが、差動増幅器の一方の入力であるＮＭＯＳトランジスタＮＭ７のゲートに接続されている。なお、差動増幅器の他方の入力であるＮＭＯＳトランジスタ６のゲートは、電源電圧Ｖｄｄを外部に出力するためのＰＭＯＳトランジスタＰＭ１のドレインのノード８３に接続されている。
【００６３】
また、ＮＭＯＳトランジスタＮＭ１１のソースには、制御信号ＥＮが入力される。さらに、ＰＭＯＳトランジスタＰＭ１０およびＮＭＯＳトランジスタＮＭ１１のドレインのノード８４には、ＮＭＯＳトランジスタＮＭ１２のドレインが接続され、このＮＭＯＳトランジスタＮＭ１２のソースは接地電位とされ、ゲートはＰＭＯＳトランジスタＰＭ１０のゲートに接続されている。
【００６４】
一方、インバータＩＮＶ１３には制御信号ＥＮが入力され、インバータＩＮＶ１３による反転信号ＥＮＸが、ＰＭＯＳトランジスタＰＭ１０、ＰＭ１４、ＰＭ１５、およびＮＭＯＳトランジスタＮＭ１６の各ゲートに入力される。ＰＭＯＳトランジスタＰＭ１４のソースには電源電圧Ｖｄｄが印加され、ドレインは抵抗Ｒ１７を介して、ＮＭＯＳトランジスタＮＭ１８のドレインに接続されている。ＮＭＯＳトランジスタＮＭ１８のソースは接地電位とされ、ゲートは、自身のドレインと、ＰＭＯＳトランジスタＰＭ１５およびＮＭＯＳトランジスタＮＭ１９の各ドレインに接続されている。
【００６５】
ＰＭＯＳトランジスタＰＭ１５およびＮＭＯＳトランジスタＮＭ１９の各ソースは、ＮＭＯＳトランジスタＮＭ８のゲートとＮＭＯＳトランジスタＮＭ１６のドレインとに接続されている。ＮＭＯＳトランジスタＮＭ１６のソースは接地電位とされている。
【００６６】
以下、このような構成を有する電圧フォロワ回路８の動作について説明する。
まず、オペアンプ８１を動作させる場合には、上述したように、制御信号ＥＮをＨレベルとし、制御信号ＳａおよびＳｂをそれぞれＨレベル、Ｌレベルとする。制御信号ＥＮがＨレベルのとき、インバータＩＮＶ１３からの反転信号ＥＮＸはＬレベルとなり、ＰＭＯＳトランジスタＰＭ１４がＯＮ状態となって、抵抗Ｒ１７に電流が流れる。これにより、ＮＭＯＳトランジスタＮＭ１８のドレインおよびゲートのノード８５は、抵抗Ｒ１７に流れる電流に対応した電位となる。
【００６７】
また、反転信号ＥＮＸ、制御信号ＥＮがそれぞれＬレベル、Ｈレベルであるので、ＰＭＯＳトランジスタＰＭ１５とＮＭＯＳトランジスタＮＭ１９とがともにＯＮ状態となり、これらのソースのノード８６はノード８５と等しくなり、差動増幅器のＮＭＯＳトランジスタＮＭ８に対して、所定の電流が流れる。このとき、ＮＭＯＳトランジスタＮＭ１６は、ＯＦＦ状態となっている。
【００６８】
さらに、反転信号ＥＮＸ、制御信号ＥＮがそれぞれＬレベル、Ｈレベルであるので、ＰＭＯＳトランジスタＰＭ１０とＮＭＯＳトランジスタＮＭ１２とがともにＯＮ状態となり、これらのソースのノード８４は入力端子７ａからの基準電圧Ｖｒｅｆと等しくなる。このとき、ＮＭＯＳトランジスタＮＭ１２は、ＯＦＦ状態となっている。
【００６９】
また、ＰＭＯＳトランジスタＰＭ９はＯＦＦ状態となり、ＰＭＯＳトランジスタＰＭ４およびＰＭ５と、ＮＭＯＳトランジスタＮＭ６、ＮＭ７およびＮＭ８とによって構成される差動増幅器が動作し、ノード８３の電位が基準電圧Ｖｒｅｆと等しくなるようにフィードバックが働く。このとき、コンデンサＣ１０は位相補償容量として機能する。
【００７０】
このような動作により、抵抗ＤＡＣへの電流供給能力が向上され、抵抗ストリングの抵抗値を下げた場合にも、低コストで高速・高精度なＡＤ変換器が実現される。
【００７１】
次に、抵抗ＤＡＣに対して電源電圧Ｖｄｄを出力する場合には、上述したように、制御信号ＥＮがＬレベルとされる。これにより、インバータＩＮＶ１３からの反転信号ＥＮＸはＨレベルとなり、ＰＭＯＳトランジスタＰＭ１４がＯＦＦ状態となって、抵抗Ｒ１７に電流が流れなくなる。また、ＰＭＯＳトランジスタＰＭ１５とＮＭＯＳトランジスタＮＭ１９とがともにＯＦＦ状態となり、ＮＭＯＳトランジスタＮＭ１６がＯＮ状態となる。従って、ノード８６が接地電位となり、ＮＭＯＳトランジスタＮＭ８がＯＦＦ状態となる。
【００７２】
さらに、ＰＭＯＳトランジスタＰＭ１０とＮＭＯＳトランジスタＮＭ１２とがともにＯＦＦ状態となり、ＮＭＯＳトランジスタＮＭ１２がＯＮ状態となって、ノード８４が接地電位となる。従って、ＮＭＯＳトランジスタＮＭ７がＯＦＦ状態となる。
【００７３】
このような動作により、差動増幅器内のＮＭＯＳトランジスタＮＭ７およびＮＭ８がともにＯＦＦ状態とされ、差動増幅器内に定常電流が流れることが防止される。このため、ノード８３から帰還された電圧がＮＭＯＳトランジスタＮＭ６のゲートに入力された場合でも、オペアンプ８１の出力がハイインピーダンスの状態に保たれる。従って、ＰＭＯＳトランジスタＰＭ２およびＮＭＯＳトランジスタＮＭ３の動作を制御することにより、ＰＭＯＳトランジスタＰＭ１における電源電圧Ｖｄｄの出力の有無を切り換えることが可能となる。
【００７４】
上記の状態で、制御信号ＳａおよびＳｂをともにＨレベルにすると、ＰＭＯＳトランジスタＰＭ２がＯＦＦ状態、ＮＭＯＳトランジスタＮＭ３がＯＮ状態となって、差動増幅器の出力のノード８２が接地電位となる。これにより、ＰＭＯＳトランジスタＰＭ１がＯＮ状態となり、ノード８３の電位が電源電圧Ｖｄｄとなる。
【００７５】
また、制御信号ＳａおよびＳｂをともにＬレベルにすると、ＰＭＯＳトランジスタＰＭ２がＯＮ状態、ＮＭＯＳトランジスタＮＭ３がＯＦＦ状態となって、差動増幅器の出力のノード８２が電源電圧Ｖｄｄとなる。これにより、ＰＭＯＳトランジスタＰＭ１がＯＦＦ状態となり、抵抗ＤＡＣに対する電源電圧Ｖｄｄの出力が停止される。
【００７６】
以上のような回路構成により、低コストで高速・高精度なＡＤ変換器が実現されるとともに、必要に応じて、オペアンプ８１を動作させずに電源電圧Ｖｄｄを出力させたり、回路の出力を停止させたりすることが可能となり、汎用性の高いＡＤ変換器が実現される。
【００７７】
次に、図４は、電圧フォロワ回路８の第２の回路構成例を示す図である。なお、図４では、図３に示した回路構成に対応する要素については、同一の符号を付して示している。
【００７８】
この図４に示す回路構成において、図３に示した回路構成との違いは、基準電圧Ｖｒｅｆの入力端子７ａが、差動増幅器内のＮＭＯＳトランジスタＮＭ７に直接接続されていること、回路の出力となるノード８３と、差動増幅器内のＮＭＯＳトランジスタＮＭ６との間に、ＰＭＯＳトランジスタＰＭ２０およびＮＭＯＳトランジスタＮＭ２１が挿入され、さらに挿入されたこれらのトランジスタとＮＭＯＳトランジスタＮＭ６とが接続されたノード８７に、ＮＭＯＳトランジスタＮＭ２２が接続されていることである。
【００７９】
ＰＭＯＳトランジスタＰＭ２０およびＮＭＯＳトランジスタＮＭ２１のドレインは、ともにノード８３に接続され、ソースがＮＭＯＳトランジスタＮＭ６のゲートおよびＮＭＯＳトランジスタＮＭ２２のドレインに接続されている。また、ＰＭＯＳトランジスタＰＭ２０のゲートには反転信号ＥＮＸが入力され、ＮＭＯＳトランジスタＮＭ２１のゲートには制御信号ＥＮが入力される。ＮＭＯＳトランジスタＮＭ２２のゲートには、反転信号ＥＮＸが入力される。
【００８０】
このような構成の電圧フォロワ回路８は、以下のように動作する。
制御信号ＥＮをＨレベル、制御信号ＳａおよびＳｂをそれぞれＨレベル、Ｌレベルとすると、図３の場合と同様に、ＰＭＯＳトランジスタＰＭ１５およびＮＭＯＳトランジスタＮＭ１９がＯＮ状態となり、差動増幅器内のＮＭＯＳトランジスタＮＭ８に所定の電流が流れる。また、ＰＭＯＳトランジスタＰＭ２０およびＮＭＯＳトランジスタＮＭ２１がＯＮ状態となり、ＮＭＯＳトランジスタＮＭ２２がＯＦＦ状態となるため、ノード８３に出力される電圧ＶｆがＮＭＯＳトランジスタＮＭ６に帰還し、電圧フォロワが構成されて、ノード８３の電位が基準電圧Ｖｒｅｆと等しくなるようにフィードバックが働く。
【００８１】
一方、オペアンプ８１の動作を停止させる場合は、制御信号ＥＮをＬレベルとすると、図３の場合と同様に、ＰＭＯＳトランジスタＰＭ１５およびＮＭＯＳトランジスタＮＭ１９がＯＦＦ状態となり、差動増幅器内のＮＭＯＳトランジスタＮＭ８がＯＦＦ状態となる。これに加えて、ＰＭＯＳトランジスタＰＭ２０およびＮＭＯＳトランジスタＮＭ２１がＯＦＦ状態となり、ＮＭＯＳトランジスタＮＭ２２がＯＮ状態となるため、ノード８７が接地電位となる。
【００８２】
このような動作により、差動増幅器内のＮＭＯＳトランジスタＮＭ６およびＮＭ８がともにＯＦＦ状態とされ、差動増幅器内に定常電流が流れることが防止される。この回路では、入力端子７ａからの基準電圧ＶｒｅｆがＮＭＯＳトランジスタＮＭ７のゲートに入力されることがあるが、この場合にも上記の動作によりオペアンプ８１の出力がハイインピーダンスの状態に保たれる。従って、ＰＭＯＳトランジスタＰＭ２およびＮＭＯＳトランジスタＮＭ３の動作を制御することにより、ＰＭＯＳトランジスタＰＭ１における電源電圧Ｖｄｄの出力の有無を切り換えることが可能となる。
【００８３】
以上の回路構成により、図３の場合と同様に、低コストで高速・高精度なＡＤ変換器が実現されるとともに、必要に応じて、電源電圧Ｖｄｄの出力動作、および回路の出力を停止する動作を選択することが可能となる。
【００８４】
ところで、以上の第１の実施の形態では、入力端子７ａに基準電圧Ｖｒｅｆが印加され、入力端子７ｂが接地電位とされていた。しかし、このようなＣ−Ｒ型ＤＡＣを用いたＡＤ変換器は、入力端子７ｂに対しても、接地電位以外の基準電圧を印加して使用される場合がある。以下、このような場合に適したＡＤ変換器について説明する。
【００８５】
図５は、本発明の第２の実施の形態に係るＡＤ変換器の全体構成を示す図である。なお、図５では、図１に示した回路構成に対応する要素については、同一の符号を付して示している。
【００８６】
図５に示すＡＤ変換器では、容量ＤＡＣおよび抵抗ＤＡＣの基本的な構成は、図１の場合と同様である。また、図１の場合と同様に、入力端子７ａからの基準電圧Ｖｒｅｆは、電圧フォロワ回路８を介して抵抗ストリングに供給される。
【００８７】
また、本実施の形態では、スイッチ３の一方の可動端子は入力端子７ｂに接続されて、入力アナログ信号Ｖｉｎの入力を受け、他方の可動端子は入力端子７ｃに接続されて、負の基準電圧Ｖｒｅｆ２の入力を受けている。さらに、入力端子７ｃからの基準電圧Ｖｒｅｆ２は、電圧フォロワ回路９を介して、抵抗ストリングの抵抗Ｒ０に供給される。
【００８８】
このような構成のＡＤ変換器において、入力アナログ信号Ｖｉｎに対するＡＤ変換動作は、図１の場合とほぼ同じである。また、正の基準電圧Ｖｒｅｆおよび負の基準電圧Ｖｒｅｆ２を、それぞれ電圧フォロワ回路８および９を介して抵抗ＤＡＣに供給する構成としたことで、抵抗ＤＡＣに対する電圧供給能力が高められる。従って、基準電圧ＶｒｅｆおよびＶｒｅｆ２をそれぞれ発生する外部回路を変更することなく、ストリングの抵抗値を下げて回路の時定数を低下させ、変換速度および変換精度を向上させることが可能となる。
【００８９】
【発明の効果】
以上説明したように、本発明のＡＤ変換器では、抵抗ストリング型ＤＡ変換器の抵抗群の一端に、第１の基準電圧を入力とする電圧フォロワ回路の出力電圧が印加され、抵抗群の他端に第２の基準電圧が印加される。電圧フォロワ回路により、抵抗群に対する電流供給能力が増大するので、第１の基準電圧の供給源が有する電流供給能力を上げずに、抵抗群の具備する抵抗値を下げ、回路の時定数を下げることができる。また、電圧フォロワ回路の出力電圧にオフセットが発生した場合は、このオフセットは抵抗ストリング型ＤＡ変換器の出力電圧値にのみ影響するため、変換されたデジタルデータの誤差が抑制される。従って、部品コストを大きく上昇させることなく、高速で高精度なＡＤ変換を行うことが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るＡＤ変換器の全体構成を示す図である。
【図２】電圧フォロワ回路の概略構成例を示す図である。
【図３】電圧フォロワ回路の第１の回路構成例を示す図である。
【図４】電圧フォロワ回路の第２の回路構成例を示す図である。
【図５】本発明の第２の実施の形態に係るＡＤ変換器の全体構成を示す図である。
【図６】従来のＣ−Ｒ型ＤＡＣを用いたＡＤ変換器の構成例を示す図である。
【符号の説明】
１スイッチ素子群
２，３スイッチ
４スイッチ素子群
５比較器
６逐次比較制御回路
７ａ，７ｂ入力端子
８電圧フォロワ回路
１１〜１５，２１，３１，４１，５１ノード
８１オペアンプ
Ｃ１〜Ｃ５コンデンサ
Ｒ０〜Ｒ１５抵抗[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to an AD converter for converting an input analog voltage into digital data, and in particular, as a local D / A converter for converting high-order bit data and low-order bit data, a capacitance array type DA converter and a resistor string type DA converter. The present invention relates to a successive approximation type AD converter used for each.
[0002]
[Prior art]
At present, an AD converter (analog-digital converter) for converting an analog signal to a digital signal is mounted on all electronic devices. In particular, recently, an A / D converter called a successive approximation type, which is low-cost and high-performance and has a wide range of product applications, is known. The successive approximation type AD converter is realized with a relatively simple circuit configuration, and has a high compatibility with a CMOS (Complementary Metal-Oxide Semiconductor) process, so that the manufacturing cost is low. The feature is that relatively high-speed conversion can be realized. It is known that a high-resolution AD converter can be realized with a smaller silicon area by using a double-stage DAC (Digital Analog Converter) for the successive approximation AD converter.
[0003]
The high-resolution successive approximation type AD converter is a double stage having a two-stage configuration of a main DAC corresponding to conversion on the MSB (most significant bit) side and a sub DAC corresponding to conversion on the LSB (Least Significant Bit) side. This is realized by a combination of a type DAC, a comparator, and a control circuit or a control method generally called SAR (Successive Application Register). The double-stage type DAC is further roughly classified into the following four types depending on whether each of the main DAC and the sub DAC is realized by a capacitor array or a resistor string.
[1] Capacitance array + capacitance array type
[2] Resistor string + capacitance array type
[3] Capacitance array + resistor string type
[4] Resistor string + resistor string type
Among these, as a small-area and relatively high-performance A / D converter, an A / D converter using a capacitance array + resistor string type (hereinafter, referred to as CR type) DAC is widely used. .
[0004]
As a general example of an AD converter using a CR type DAC, a capacitive coupling unit is connected between an output node of a C array type DA converter and a step voltage output node of an R type DA converter. There has been a device using a CR type DA converter configured to take out a DA conversion output from an output node of a C array type DA converter (for example, see Patent Document 1).
[0005]
Further, as another general example, the output node of the resistor string is connected to a capacitor having a unit capacitance value in the capacitor array circuit, and a voltage at a common connection terminal of the capacitor array circuit including the capacitor, There has been a device using a C / R type DA converter in which an output obtained by adding a reference voltage divided by a resistor string is output as a DA conversion output (for example, see Patent Document 2).
[0006]
FIG. 6 is a diagram illustrating a configuration example of an AD converter using a conventional CR DAC.
FIG. 6 shows, as an example, a configuration example of an 8-bit successive approximation type AD converter in which the main DAC and the sub DAC each perform 4-bit conversion. This AD converter includes a main DAC including capacitors C1 to C5, a switch element group 1, switches 2 and 3, a sub DAC including resistors R0 to R15 and a switch element group 4, a comparator 5, a successive approximation control circuit 6 is provided. The reference voltage Vref is input to the input terminal 7a, and the input analog voltage Vin to be converted is input to the input terminal 7b.
[0007]
One end of each of the capacitors C1 to C5 constitutes a capacitance array commonly connected to a node 21 on the fixed terminal side of the switch 2. The capacitance values of the capacitors C1 and C2 are each set to a unit capacitance value Cx, and the capacitance values of the capacitors C3 to C5 are weighted to be 2Cx, 4Cx, and 8Cx, respectively.
[0008]
The other end of each of the capacitors C1 to C5 is connected to a fixed terminal of a corresponding switch in the switch element group 1. By the switch element group 1, the capacitor C1 is selectively connected to the node 41 on the output terminal side of the switch element group 4 and the node 21 on the fixed terminal side of the switch 2, and the capacitors C2 to C5 are connected to the input terminal 1 respectively. It is selectively connected to a node 21 on the fixed terminal side of the switch 2.
[0009]
The switch 2 has two movable terminals, one is open and the other is at ground potential. The switch 3 also has two movable terminals, one of which receives an input analog voltage Vin from the input terminal 7b, and the other of which has a ground potential.
[0010]
The resistors R0 to R15 are connected in series, have the same resistance value, and form a resistor string. A reference voltage Vref is introduced to one terminal of the resistor string, and the other terminal is set to the ground potential. The switch element group 4 switches the output from each of the resistors R0 to R15 to divide the reference voltage Vref, and outputs the divided voltage to the capacitor C1 via the switch element group 1.
[0011]
The comparator 5 has an inverting input terminal connected to the node 21 and a non-inverting input terminal at the ground potential. Comparator 5 compares the potential of node 21 with the ground potential, and outputs the comparison result to successive approximation control circuit 6.
[0012]
The successive approximation control circuit 6 receives the comparison result of the comparator 5 and controls the operation of the switch element groups 1 and 4 and the switches 2 and 3 according to a clock signal having a constant period. Output data.
[0013]
Hereinafter, the operation of such an AD converter will be described.
First, a sampling operation is performed on the input analog voltage Vin. In the sampling operation, switch element group 1 and switch 3 are controlled such that all of capacitors C1 to C5 are connected to input terminal 7b, and switch 2 is controlled such that node 21 is at the ground potential. At this time, the amount of charge stored in the node 21 by the capacitors C1 to C5 is -16CxVin.
[0014]
Thereafter, a successive approximation operation is performed to determine digital data sequentially from the MSB side. First, the switch 2 is opened, the switch element group 1 and the switch 3 are controlled to set the nodes 11 to 14 on the switch element group 1 side of the capacitors C1 to C4 to the ground potential, and the capacitor C5 on the switch element group 1 side. The node 15 is connected to the input terminal 7a to set the reference voltage Vref. As a result, the potential of the node 21 is determined by the redistribution of the electric charges stored in the capacitors C1 to C5, and the potential of the node 21 becomes Vref / 2−Vin. Therefore, the magnitude of the input analog voltage Vin and 1/2 of the reference voltage Vref can be determined by the comparator 5, and the value of the MSB is determined based on the comparison result.
[0015]
Further, by switching the switch element group 1, the potential of the node 21 can be changed in steps of Vref / 16. Therefore, under the control of the successive approximation control circuit 6, the switching of the switch element group 1 is performed based on the comparison result by the comparator 5, so that 4-bit digital data is determined from the MSB side.
[0016]
Next, the potential of the node 11 of the capacitor C1 having a unit capacitance value Cx that is 1/16 of the total sampling capacitance value of 16Cx in the main DAC is changed by switching the switch element group 4. The value is further changed in steps of Vref / 16. As a result, the potential of the node 21 can be further changed in steps of Vref / 256, and digital data of the 4-bit portion on the LSB side can be determined based on the comparison result by the comparator 5.
[0017]
As described above, in the conventional AD converter using the CR type DAC, an 8-bit AD converter has been realized by providing 16 unit capacitors and 16 unit resistors. For example, when 8-bit precision conversion is realized by a single-stage DAC using only one of a capacitor and a resistor, 256 unit capacitors or unit resistors are required. It can be seen that the number of parts can be significantly reduced. In addition, since the resistance string is used as the sub-DAC for lower bit side conversion, the influence of manufacturing variation of the resistance value on the output value is small, so that the area of the sub-DAC can be reduced. Therefore, by using the CR DAC, it is possible to realize a relatively high-performance AD converter with a small area and low cost.
[0018]
[Patent Document 1]
JP-A-59-163913 (pages 68 to 70, FIG. 3)
[Patent Document 2]
JP-A-57-55614 (pages 82 to 84, FIG. 2)
[0019]
[Problems to be solved by the invention]
By the way, in recent years, with the advance of miniaturization of integrated circuits, the speed of CMOS digital LSI has been remarkably increased. In order to make use of such an improvement in the performance of digital element circuits in the entire system, there is an increasing demand for high-speed analog element circuits. As one of such analog element circuits, it is strongly desired to increase the speed of a successive approximation type AD converter.
[0020]
The conversion time in the successive approximation type AD converter is composed of a sampling time for accumulating the analog signal in the sampling capacitor and a comparison time for determining digital data from the MSB side by the comparator after sampling is completed. In order to reduce the conversion time, it is necessary to reduce both of these. Among them, in order to reduce the comparison time for each bit, the time constant determined by the resistance and capacitance of each part must be reduced. No.
[0021]
In the case of the AD converter shown in FIG. 6, in order to shorten the comparison time for each bit in the comparator 5, it is necessary to increase the speed of the comparator 5 itself and also reduce the settling time of the DAC output. It becomes. In the above AD converter, the upper bit side of the DAC output is obtained by the capacitance DAC, and the lower bit side is obtained by the resistor DAC. Accordingly, the settling time of the DAC output is limited by the time constant determined by the capacitance values of the capacitors C1 to C5 and the ON resistance in the switch element group 1 on the upper side, and is equivalent to the equivalent resistance of the resistor DAC and mainly by the resistor DAC on the lower side. Is limited by the capacitance value of the capacitor C1 which is the output destination. This indicates that it is necessary to reduce the equivalent resistance of the output node of the resistor DAC in order to shorten the conversion time.
[0022]
In order to reduce the equivalent resistance of the resistor DAC, it is necessary to reduce the unit resistance value of the resistors R0 to R15 constituting the resistor DAC. This means that in order to increase the speed, it is necessary to increase the current supply capability of the external circuit that supplies the reference voltage Vref and to increase the accuracy of the output value, thereby increasing the cost of parts.
[0023]
Here, assuming that m and n are integers from 0 to 15, respectively, and the ground potential in the AD converter is Vss, the inverting input terminal of the comparator 5 determined by the redistribution of electric charges during the successive approximation operation, That is, the potential Vx of the node 21 is represented by the following equation (1).
[0024]
(Equation 1)
Vx = (m / 16) (Vref−Vss) + (n / 256) (Vref−Vss) −Vin + Vss (1)
As shown in the equation (1), the input analog voltage Vin that is input is compared with the reference voltage Vref and converted into digital data. Therefore, it is important to ensure the accuracy of the reference voltage Vref in order to ensure the accuracy of the converted digital data. However, as described above, when the resistance value of the resistor DAC is reduced for speeding up, the amount of current flowing into the input terminal 7a to which the reference voltage Vref is applied increases. For this reason, the circuit that generates the reference voltage Vref externally must be able to ensure the accuracy of the output voltage value while supplying the increased current. Generally, since the power supply circuit has a finite output resistance value, such an increase in the output current causes an increase in a voltage value error, and is not easy to realize.
[0025]
It is also known to use a voltage follower circuit as a technique for increasing the current supply capability of a power supply circuit or a circuit for generating a reference voltage Vref and reducing its output impedance. However, generally, in a voltage follower circuit using an operational amplifier, an error occurs due to an input-referred offset. In the AD converter shown in FIG. 6, since the error of the reference voltage Vref appears as an error of the converted data, the circuit for generating the reference voltage Vref has the ability to supply a large current and the low offset performance. Is required. Therefore, in order to realize high-speed conversion performance in the above-described AD converter, an external circuit with low offset and low impedance is indispensable.
[0026]
As described above, in the conventional AD converter using the CR type DAC, when the resistance value of the resistor DAC is reduced in order to speed up the conversion operation, a low level is required for the external reference voltage Vref generation circuit. Since offset performance and low impedance characteristics are required at the same time, there has been a problem that the parts cost of the entire system is increased.
[0027]
The present invention has been made in view of such a problem, and an object of the present invention is to provide a successive approximation type AD converter capable of high-speed conversion without increasing the cost of parts outside the chip.
[0028]
[Means for Solving the Problems]
In the present invention, in order to solve the above problem, as shown in FIG. 1, the magnitude relationship between the input analog voltage Vin and the local analog voltage from the local D / A converter is determined by the comparator 5, and the comparator 5 determines A successive approximation type in which digital data is generated based on an output and input to the local D / A converter, and the digital data when the local analog voltage becomes a value closest to the input analog voltage Vin is used as an AD conversion output. In the A / D converter, the local D / A converter includes a capacitor group including a plurality of capacitors C1 to C5 having one end connected in common, and a first switch element group 1 connected to the capacitors C1 to C5. The first switch element group 1 is controlled based on upper bit data of the digital data, and the first switch element group 1 is controlled by a first reference voltage Vref or a second reference voltage. The upper bit data is DA-converted by connecting the voltage of the capacitor C1 to C5 to redistribute the charges of the capacitors C1 to C5 and outputting the voltage of one end of each of the capacitors C1 to C5 after redistribution to the comparator 5. A capacitor array type DA converter, a resistor group in which a plurality of resistors R0 to R15 are connected in series, and a second switch element group 4 connected to the resistors R0 to R15. The second switch element group 4 is controlled based on the lower bit data of the data, and the voltage at both ends of the resistor group is divided to obtain an output voltage of the capacitance array type DA converter corresponding to the upper bit data. A resistor string type D / A converter to be added, and an output voltage of a voltage follower circuit 8 having the first reference voltage Vref as an input is applied to one end of the resistor group; AD converter, wherein said second reference voltage is applied are provided with.
[0029]
In such an AD converter, in the capacitance array type DA converter, the first switch element group is controlled based on the upper bit data of the digital data output based on the determination output of the comparator 5. As a result, the first reference voltage Vref or the second reference voltage is connected to the capacitor group, and the charge of each of the capacitors C1 to C5 is redistributed, and the voltage at one end of each of the capacitors C1 to C5 after the redistribution is changed. The data is output to the comparator 5, the upper bit data is sequentially determined, and the upper bit data is DA-converted. Further, in the resistor string type DA converter, the second switch element group 4 is controlled based on the lower bit data of the digital data output after the upper bit data is determined, and the voltage at both ends of the resistor group is divided. It is supplied to a capacitance array type DA converter. The supply voltage from the capacitance array type D / A converter is added to the output voltage of the capacitance array type D / A converter corresponding to the upper bit data, and this voltage is compared with the input analog voltage Vin in the comparator 5, whereby Lower bit data is sequentially determined.
[0030]
Further, an output voltage of the voltage follower circuit 8 having the first reference voltage Vref as an input is applied to one end of a resistor group of the resistor string type DA converter, and a second reference voltage ( For example, a ground potential) is applied. The voltage follower circuit 8 increases the current supply capability to the resistor group and can reduce the resistance value of the resistor group. At this time, if an offset occurs in the output voltage of the voltage follower circuit 8, the offset affects only the output voltage value of the resistor string type DA converter.
[0031]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
FIG. 1 is a diagram illustrating an overall configuration of an AD converter according to a first embodiment of the present invention.
[0032]
FIG. 1 shows, as an example, a configuration of an 8-bit successive approximation type AD converter in which a main DAC and a sub DAC each perform 4-bit conversion. This AD converter includes a main DAC including capacitors C1 to C5, a switch element group 1, switches 2 and 3, a sub DAC including resistors R0 to R15 and a switch element group 4, a comparator 5, a successive approximation control circuit 6 is provided. The reference voltage Vref is input to the input terminal 7a, and the input analog voltage Vin to be converted is input to the input terminal 7b. Further, a voltage follower circuit 8 is provided between the input terminal 7b and the resistor R15.
[0033]
One end of each of the capacitors C1 to C5 constitutes a capacitance array commonly connected to a node 21 on the fixed terminal side of the switch 2. The capacitance values of the capacitors C1 and C2 are each set to a unit capacitance value Cx, and the capacitance values of the capacitors C3 to C5 are weighted to be 2Cx, 4Cx, and 8Cx, respectively.
[0034]
The other end of each of the capacitors C1 to C5 is connected to a fixed terminal of a corresponding switch in the switch element group 1. By the switch element group 1, the capacitor C1 is selectively connected to the node 41 on the output terminal side of the switch element group 4 and the node 21 on the fixed terminal side of the switch 2, and the capacitors C2 to C5 are connected to the input terminal 1 respectively. It is selectively connected to a node 21 on the fixed terminal side of the switch 2.
[0035]
The switch 2 has two movable terminals, one is open and the other is at ground potential. The switch 3 also has two movable terminals, one of which receives an input analog voltage Vin from the input terminal 7b, and the other of which has a ground potential.
[0036]
The resistors R0 to R15 are connected in series, have the same resistance value, and form a resistor string. The output voltage of the voltage follower circuit 8 is introduced to one terminal of the resistor string, and the other terminal is set to the ground potential. The switch element group 4 switches the output from each of the resistors R0 to R15 to divide the reference voltage Vref, and outputs the divided voltage to the capacitor C1 via the switch element group 1.
[0037]
The comparator 5 has an inverting input terminal connected to the node 21 and a non-inverting input terminal at the ground potential. Comparator 5 compares the potential of node 21 with the ground potential, and outputs the comparison result to successive approximation control circuit 6.
[0038]
The successive approximation control circuit 6 receives the comparison result of the comparator 5 and controls the operation of the switch element groups 1 and 4 and the switches 2 and 3 according to a clock signal having a constant period. Output data.
[0039]
The operational amplifier 81 forming the voltage follower circuit 8 receives the reference voltage Vref from the input terminal 7a at the non-inverting input terminal, and supplies the output voltage to the resistor R15 in the resistor string. A detailed configuration example of the voltage follower circuit 8 will be described later.
[0040]
Hereinafter, the operation of such an AD converter will be described.
First, a sampling operation is performed on the input analog voltage Vin. In the sampling operation, switch element group 1 and switch 3 are controlled such that all of capacitors C1 to C5 are connected to input terminal 7b, and switch 2 is controlled such that node 21 is at the ground potential. At this time, the amount of charge stored in the node 21 by the capacitors C1 to C5 is -16CxVin.
[0041]
Thereafter, a successive approximation operation is performed to determine digital data sequentially from the MSB side. First, the switch 2 is opened, the switch element group 1 and the switch 3 are controlled to set the nodes 11 to 14 on the switch element group 1 side of the capacitors C1 to C4 to the ground potential, and the capacitor C5 on the switch element group 1 side. The node 15 is connected to the input terminal 7a to set the reference voltage Vref. Thus, the potential of the node 21 is determined by the redistribution of the charges stored in the capacitors C1 to C5, and the potential of the node 21 becomes Vref / 2−Vin. Therefore, the magnitude of the input analog voltage Vin and 1/2 of the reference voltage Vref can be determined by the comparator 5, and the value of the MSB is determined based on the comparison result.
[0042]
Further, by switching the switch element group 1, the potential of the node 21 can be changed in steps of Vref / 16. For example, when the value of the MSB is determined to be “1”, the node 14 on the switch element group 1 side of the capacitor C4 is set to the reference voltage Vref under the control of the successive approximation control circuit 6, and the potential of the node 21 is set to 3Vref / 4-Vin. When the value of the MSB is determined to be “0”, the node 15 is set to the ground potential, the node 14 is set to the reference voltage Vref, and the potential of the node 21 is set to Vref / 4−Vin. The value of the second most significant bit of the digital data is determined based on the comparison result of the comparator 5 at this time. As described above, the switching of the switch element group 1 is performed based on the comparison result by the comparator 5 under the control of the successive approximation control circuit 6, so that 4-bit digital data is determined from the MSB side.
[0043]
Here, assuming that m is an integer from 0 to 15 and the ground potential in the AD converter is Vss, the inverting input terminal of the comparator 5 determined by the redistribution of the electric charge during the upper bit conversion, that is, the node 21 Is as shown in the following equation (2).
[0044]
(Equation 2)
Vx = (m / 16) (Vref−Vss) −Vin + Vss (2)
From this equation (2), for example, when Vss = 0, it is understood that the comparator 5 can determine the magnitude of the input analog voltage Vin and (m / 16) Vref which is a value obtained by dividing the reference voltage Vref into 16 parts. . Therefore, digital data for the upper 4 bits can be determined.
[0045]
Next, with respect to 16Cx which is the total sampling capacitance value of the main DAC, the switch of the switch element group 1 connected to the capacitor C1 having a unit capacitance value Cx which is 1/16 of the capacitance value is switched. Of the node 11 is further changed in steps of Vref / 16. As a result, the potential of the node 21 can be further changed in steps of Vref / 256, and digital data of the 4-bit portion on the LSB side can be determined based on the comparison result by the comparator 5. Here, it is assumed that voltage Vf output from voltage follower circuit 8 is substantially equal to reference voltage Vref.
[0046]
For example, by switching the switch element group 1, the capacitance value of the capacitor connected to the reference voltage Vref in the capacitance array is set to mCx, and the capacitance value connected to the ground potential is set to (15-m) Cx. The potential of the node 11 on the group 1 side is expressed as n (Vf−Vss) + Vss including Vss. At this time, the inverting input terminal of the comparator 5 determined by the charge redistribution, that is, the potential Vx of the node 21 is represented by the following equation (3).
[0047]
[Equation 3]
Vx = (m / 16) (Vref−Vss) + (n / 256) (Vf−Vss) −Vin + Vss (3)
Since the reference voltage Vref is substantially equal to the voltage Vf from the voltage follower circuit 8, it can be seen that digital data of a total of 8 bits is obtained based on the comparison result of the potential Vx by the comparator 5 according to the equation (3).
[0048]
By the way, in the AD converter having such a configuration, as one method for speeding up the conversion operation, the equivalent resistance of the output node of the resistor DAC is reduced, and a time constant determined by this resistance value and the capacitance value of the capacitance DAC is used. Is reduced. Here, for example, when the unit resistance value of the resistors R0 to R15 constituting the resistance value of the resistor DAC is reduced, the current flowing into the input terminal 7a increases. In the present embodiment, the voltage follower circuit 8 is provided at a node to which the reference voltage Vref is applied to the resistor string, and the external circuit that generates the reference voltage Vref is changed by increasing the current supply capability to the resistor string. Without reducing the resistance values of the resistors R0 to R15.
[0049]
In the AD converter of FIG. 1, the input terminal 7a to which the reference voltage Vref is applied only serves to supply electric charges to the capacitors C1 to C5 in the capacitance array. There is no. On the other hand, a voltage is generated in the voltage follower circuit 8, and a current is supplied to the resistor DAC. Here, the generated voltage of the voltage follower circuit 8 may have an error due to the input conversion offset, and thus the generated voltage may not completely match the reference voltage Vref. However, since the output voltage from the voltage follower circuit 8 is applied only to the resistor DAC, an error in the conversion accuracy due to the offset appears only in the lower bit data converted by the resistor DAC.
[0050]
In the AD converter of FIG. 1, since the conversion of the lower 4 bits is performed by the resistor DAC, the value of n in the above equation (3) is "15" at the maximum, and the influence of the offset is reduced to about 1/16. Is done. For example, when an error of 20 mV occurs in the output voltage of the voltage follower circuit 8, the potential change at the node 21 of the inverting input terminal of the comparator 5 due to the error is about 1.25 mV. Assuming that the full scale of the input analog voltage Vin is 5 V, the voltage for one LSB is 4.88 mV even when the accuracy is, for example, 10 bits. Therefore, the above error is within an allowable range that hardly affects the accuracy of the conversion result. Fits in.
[0051]
As described above, by supplying the reference voltage Vref to the resistor DAC via the voltage follower circuit 8, the reference voltage Vref is generated even when the resistance values of the resistors R0 to R15 in the resistor DAC are reduced. There is no need to increase the current supply capability of the external circuit. Therefore, it is possible to reduce the time constant in the AD converter and increase the speed of the successive approximation operation without significantly increasing the component cost. Further, since an error generated in the voltage generated by the voltage follower circuit 8 affects only the conversion accuracy of the lower-order bit data, the accuracy of the AD conversion is not significantly impaired.
[0052]
Next, the circuit configuration of the voltage follower circuit 8 will be described.
FIG. 2 is a diagram illustrating a schematic configuration example of the voltage follower circuit 8.
In the voltage follower circuit 8 shown in FIG. 2, a circuit for outputting the reference voltage Vref via the operational amplifier 81 and a circuit for outputting the power supply voltage Vdd of the operational amplifier 81 are provided. In the AD converter having the above configuration, since the reference voltage Vref and the power supply voltage Vdd are often used as the same, in practice, versatility is improved by providing a circuit that outputs the power supply voltage Vdd.
[0053]
In the voltage follower circuit 8, as shown in FIG. 2, a reference voltage Vref is input to an inverting input terminal of an operational amplifier 81, and a node 82 on the output terminal side of the operational amplifier 81 is connected to a P-channel MOS transistor (hereinafter simply referred to as a PMOS transistor). ) Connected to the gate of PM1. The power supply voltage Vdd is applied to the source of the PMOS transistor PM1, and the drain is connected to the resistor R15 of the resistor string. A capacitor C10 is connected between a node 83 at the connection end to the resistor R15 and the node 82, and the node 83 is connected to a non-inverting input terminal of the operational amplifier 81.
[0054]
Further, the power supply voltage Vdd is applied to the source of the PMOS transistor PM2, and the drain is connected to the node 82. The control signal Sa is input to the gate of the PMOS transistor PM2. The drain of an N-channel MOS transistor (hereinafter abbreviated as NMOS transistor) NM3 is connected to the node 82, and the source is set to the ground potential. The control signal Sb is input to the gate of the NMOS transistor NM3.
[0055]
A control signal EN for controlling whether to operate the operational amplifier 81 is input to the operational amplifier 81. When the control signal EN is at the H level, the control signals Sa and Sb are set to the H level and the L level, respectively, to turn off both the PMOS transistor PM2 and the NMOS transistor NM3, so that the gate potential of the PMOS transistor PM1 is output from the operational amplifier 81. The level becomes H level, and the PMOS transistor PM1 is turned off. At this time, the output voltage of the operational amplifier 81 is fed back to the non-inverting input terminal of the operational amplifier 81 via the PMOS transistor PM1, a voltage follower is formed, and feedback acts so that the potential of the node 83 approaches the reference voltage Vref. Note that the capacitor C10 functions as a phase compensation capacitance.
[0056]
When the control signal EN is set to L level, the output of the operational amplifier 81 becomes high impedance and the operation is stopped. At this time, by changing the gate potential of the PMOS transistor PM1 in accordance with the signal levels of the control signals Sa and Sb, it is possible to switch ON / OFF of the PMOS transistor PM1 and control the output of the power supply voltage Vdd. It becomes.
[0057]
When the control signals Sa and Sb are both at H level, the PMOS transistor PM2 is turned off, the NMOS transistor NM3 is turned on, and the node 82 becomes the ground potential (L level). As a result, the PMOS transistor PM1 is turned on, and the power supply voltage Vdd is output to the node 83.
[0058]
When the control signals Sa and Sb are both at the L level, the PMOS transistor PM2 is in the ON state, the NMOS transistor NM3 is in the OFF state, and the node 82 is at the potential of the power supply voltage Vdd (H level). As a result, the PMOS transistor PM1 is turned off, the node 83 becomes the ground potential, and the entire operation of the voltage follower circuit 8 is turned off.
[0059]
Next, a specific configuration of such a voltage follower circuit 8 will be described.
FIG. 3 is a diagram illustrating a first circuit configuration example of the voltage follower circuit 8. In FIG. 3, elements corresponding to the circuit configuration shown in FIG. 2 are denoted by the same reference numerals.
[0060]
In the circuit configuration shown in FIG. 3, a differential amplifier is constituted by PMOS transistors PM4 and PM5 and NMOS transistors NM6, NM7 and NM8. The power supply voltage Vdd is applied to the sources of the PMOS transistors PM4 and PM5, and the gates of both are connected to the drain of the PMOS transistor PM4 to form a P-type active load. The drains of the NMOS transistors NM6 and NM7 are connected to the PMOS transistors PM4 and PM5, respectively, and the gates of the NMOS transistors NM6 and NM7 form a differential input pair. Further, the drain of the NMOS transistor NM8 is connected to the sources of the NMOS transistors NM6 and NM7, the source of the NMOS transistor NM8 is set to the ground potential, and the NMOS transistor NM8 forms a current source.
[0061]
The drain of the PMOS transistor PM9 is connected to the drain of the PMOS transistor PM4. The power supply voltage Vdd is applied to the source of the PMOS transistor PM9, and the control signal EN is input to the gate.
[0062]
The input terminal 7a to which the reference voltage Vref is input is connected to the drains of the PMOS transistor PM10 and the NMOS transistor NM11, and the source of each transistor is connected to the gate of the NMOS transistor NM7, which is one input of the differential amplifier. ing. The gate of the NMOS transistor 6, which is the other input of the differential amplifier, is connected to the drain node 83 of the PMOS transistor PM1 for outputting the power supply voltage Vdd to the outside.
[0063]
The control signal EN is input to the source of the NMOS transistor NM11. Furthermore, the drain of the NMOS transistor NM12 is connected to the drain node 84 of the PMOS transistor PM10 and the NMOS transistor NM11. The source of the NMOS transistor NM12 is set to the ground potential, and the gate is connected to the gate of the PMOS transistor PM10. .
[0064]
On the other hand, the control signal EN is input to the inverter INV13, and the inverted signal ENX by the inverter INV13 is input to each gate of the PMOS transistors PM10, PM14, PM15, and the NMOS transistor NM16. The power supply voltage Vdd is applied to the source of the PMOS transistor PM14, and the drain is connected to the drain of the NMOS transistor NM18 via the resistor R17. The source of the NMOS transistor NM18 is set to the ground potential, and the gate is connected to its own drain and the drains of the PMOS transistor PM15 and the NMOS transistor NM19.
[0065]
Each source of the PMOS transistor PM15 and the NMOS transistor NM19 is connected to the gate of the NMOS transistor NM8 and the drain of the NMOS transistor NM16. The source of the NMOS transistor NM16 is set to the ground potential.
[0066]
Hereinafter, the operation of the voltage follower circuit 8 having such a configuration will be described.
First, when operating the operational amplifier 81, as described above, the control signal EN is set to the H level, and the control signals Sa and Sb are set to the H level and the L level, respectively. When the control signal EN is at the H level, the inverted signal ENX from the inverter INV13 is at the L level, the PMOS transistor PM14 is turned on, and a current flows through the resistor R17. As a result, the node 85 of the drain and gate of the NMOS transistor NM18 has a potential corresponding to the current flowing through the resistor R17.
[0067]
Further, since the inverted signal ENX and the control signal EN are at the L level and the H level, respectively, both the PMOS transistor PM15 and the NMOS transistor NM19 are turned on, the source node 86 becomes equal to the node 85, and the differential amplifier A predetermined current flows through the NMOS transistor NM8. At this time, the NMOS transistor NM16 is in the OFF state.
[0068]
Further, since the inverted signal ENX and the control signal EN are at L level and H level, respectively, both the PMOS transistor PM10 and the NMOS transistor NM12 are turned on, and the source node 84 is connected to the reference voltage Vref from the input terminal 7a. Be equal. At this time, the NMOS transistor NM12 is in the OFF state.
[0069]
Further, the PMOS transistor PM9 is turned off, the differential amplifier including the PMOS transistors PM4 and PM5 and the NMOS transistors NM6, NM7 and NM8 operates, and the feedback is performed so that the potential of the node 83 becomes equal to the reference voltage Vref. Works. At this time, the capacitor C10 functions as a phase compensation capacitance.
[0070]
Such an operation improves the current supply capability to the resistor DAC, and realizes a low-cost, high-speed, high-precision AD converter even when the resistance value of the resistor string is reduced.
[0071]
Next, when the power supply voltage Vdd is output to the resistor DAC, the control signal EN is set to the L level as described above. As a result, the inverted signal ENX from the inverter INV13 becomes H level, the PMOS transistor PM14 is turned off, and no current flows through the resistor R17. Further, both the PMOS transistor PM15 and the NMOS transistor NM19 are turned off, and the NMOS transistor NM16 is turned on. Therefore, the node 86 becomes the ground potential, and the NMOS transistor NM8 is turned off.
[0072]
Further, both the PMOS transistor PM10 and the NMOS transistor NM12 are turned off, the NMOS transistor NM12 is turned on, and the node 84 becomes the ground potential. Therefore, the NMOS transistor NM7 is turned off.
[0073]
With such an operation, both the NMOS transistors NM7 and NM8 in the differential amplifier are turned off, and a steady current is prevented from flowing through the differential amplifier. Therefore, even when the voltage fed back from the node 83 is input to the gate of the NMOS transistor NM6, the output of the operational amplifier 81 is kept in a high impedance state. Therefore, by controlling the operations of the PMOS transistor PM2 and the NMOS transistor NM3, it is possible to switch the output of the power supply voltage Vdd in the PMOS transistor PM1.
[0074]
When the control signals Sa and Sb are both set to the H level in the above state, the PMOS transistor PM2 is turned off, the NMOS transistor NM3 is turned on, and the node 82 at the output of the differential amplifier becomes the ground potential. As a result, the PMOS transistor PM1 turns on, and the potential of the node 83 becomes the power supply voltage Vdd.
[0075]
When the control signals Sa and Sb are both set to L level, the PMOS transistor PM2 is turned on and the NMOS transistor NM3 is turned off, and the output node 82 of the differential amplifier becomes the power supply voltage Vdd. As a result, the PMOS transistor PM1 is turned off, and the output of the power supply voltage Vdd to the resistor DAC is stopped.
[0076]
With the above circuit configuration, a low-cost, high-speed, high-precision A / D converter is realized, and if necessary, the power supply voltage Vdd is output without operating the operational amplifier 81, or the output of the circuit is stopped. And an AD converter with high versatility can be realized.
[0077]
Next, FIG. 4 is a diagram illustrating a second circuit configuration example of the voltage follower circuit 8. In FIG. 4, elements corresponding to the circuit configuration shown in FIG. 3 are denoted by the same reference numerals.
[0078]
The circuit configuration shown in FIG. 4 differs from the circuit configuration shown in FIG. 3 in that the input terminal 7a of the reference voltage Vref is directly connected to the NMOS transistor NM7 in the differential amplifier. The PMOS transistor PM20 and the NMOS transistor NM21 are inserted between the node 83 and the NMOS transistor NM6 in the differential amplifier, and the NMOS transistor NM6 is connected to a node 87 where these inserted transistors and the NMOS transistor NM6 are connected. That is, the transistor NM22 is connected.
[0079]
The drains of the PMOS transistor PM20 and the NMOS transistor NM21 are both connected to the node 83, and the sources are connected to the gate of the NMOS transistor NM6 and the drain of the NMOS transistor NM22. The inverted signal ENX is input to the gate of the PMOS transistor PM20, and the control signal EN is input to the gate of the NMOS transistor NM21. The inverted signal ENX is input to the gate of the NMOS transistor NM22.
[0080]
The voltage follower circuit 8 having such a configuration operates as follows.
When the control signal EN is at the H level and the control signals Sa and Sb are at the H level and the L level, respectively, the PMOS transistor PM15 and the NMOS transistor NM19 are turned on, and the NMOS transistor NM8 in the differential amplifier is turned on, as in the case of FIG. , A predetermined current flows. Further, since the PMOS transistor PM20 and the NMOS transistor NM21 are turned on and the NMOS transistor NM22 is turned off, the voltage Vf output to the node 83 is fed back to the NMOS transistor NM6, and a voltage follower is formed. Feedback works so that the potential becomes equal to the reference voltage Vref.
[0081]
On the other hand, when the operation of the operational amplifier 81 is stopped, when the control signal EN is set to the L level, the PMOS transistor PM15 and the NMOS transistor NM19 are turned off and the NMOS transistor NM8 in the differential amplifier is turned off, as in the case of FIG. It turns off. In addition, the PMOS transistor PM20 and the NMOS transistor NM21 are turned off and the NMOS transistor NM22 is turned on, so that the node 87 is at the ground potential.
[0082]
With such an operation, both the NMOS transistors NM6 and NM8 in the differential amplifier are turned off, and a steady current is prevented from flowing through the differential amplifier. In this circuit, the reference voltage Vref from the input terminal 7a may be input to the gate of the NMOS transistor NM7. In this case, the above operation also keeps the output of the operational amplifier 81 in a high impedance state. Therefore, by controlling the operations of the PMOS transistor PM2 and the NMOS transistor NM3, it is possible to switch the output of the power supply voltage Vdd in the PMOS transistor PM1.
[0083]
With the above circuit configuration, as in the case of FIG. 3, a low-cost, high-speed, high-precision AD converter is realized, and the output operation of the power supply voltage Vdd and the output of the circuit are stopped as necessary. The operation can be selected.
[0084]
In the first embodiment, the reference voltage Vref is applied to the input terminal 7a, and the input terminal 7b is set to the ground potential. However, an AD converter using such a CR DAC may be used by applying a reference voltage other than the ground potential to the input terminal 7b. Hereinafter, an AD converter suitable for such a case will be described.
[0085]
FIG. 5 is a diagram illustrating an overall configuration of an AD converter according to a second embodiment of the present invention. In FIG. 5, elements corresponding to the circuit configuration shown in FIG. 1 are denoted by the same reference numerals.
[0086]
In the AD converter shown in FIG. 5, the basic configurations of the capacitance DAC and the resistance DAC are the same as those in FIG. Further, as in the case of FIG. 1, the reference voltage Vref from the input terminal 7a is supplied to the resistor string via the voltage follower circuit 8.
[0087]
Further, in the present embodiment, one movable terminal of the switch 3 is connected to the input terminal 7b to receive the input analog signal Vin, and the other movable terminal is connected to the input terminal 7c to receive the negative reference voltage. Vref2 is received. Further, the reference voltage Vref2 from the input terminal 7c is supplied to the resistor R0 of the resistor string via the voltage follower circuit 9.
[0088]
In the AD converter having such a configuration, the AD conversion operation on the input analog signal Vin is substantially the same as that in the case of FIG. In addition, since the positive reference voltage Vref and the negative reference voltage Vref2 are supplied to the resistor DAC via the voltage follower circuits 8 and 9, respectively, the voltage supply capability for the resistor DAC can be increased. Therefore, it is possible to reduce the resistance value of the string, reduce the time constant of the circuit, and improve the conversion speed and conversion accuracy without changing the external circuit that generates the reference voltages Vref and Vref2.
[0089]
【The invention's effect】
As described above, in the AD converter of the present invention, the output voltage of the voltage follower circuit having the first reference voltage as an input is applied to one end of the resistor group of the resistor string type DA converter, A second reference voltage is applied to the end. Since the voltage follower circuit increases the current supply capability to the resistor group, the resistance value of the resistor group is reduced and the time constant of the circuit is reduced without increasing the current supply capability of the first reference voltage supply source. be able to. Further, when an offset occurs in the output voltage of the voltage follower circuit, the offset affects only the output voltage value of the resistor string type DA converter, so that an error in the converted digital data is suppressed. Therefore, high-speed and high-precision AD conversion can be performed without significantly increasing the component cost.
[Brief description of the drawings]
FIG. 1 is a diagram illustrating an overall configuration of an AD converter according to a first embodiment of the present invention.
FIG. 2 is a diagram illustrating a schematic configuration example of a voltage follower circuit.
FIG. 3 is a diagram illustrating a first circuit configuration example of a voltage follower circuit.
FIG. 4 is a diagram illustrating a second circuit configuration example of the voltage follower circuit.
FIG. 5 is a diagram illustrating an overall configuration of an AD converter according to a second embodiment of the present invention.
FIG. 6 is a diagram illustrating a configuration example of an AD converter using a conventional CR DAC.
[Explanation of symbols]
1 Switch element group
2,3 switch
4 Switch element group
5 Comparator
6. Successive approximation control circuit
7a, 7b input terminal
8 Voltage follower circuit
11-15, 21, 31, 41, 51 nodes
81 Operational Amplifier
C1-C5 capacitor
R0-R15 resistance

Claims

A comparator determines the magnitude relationship between the input analog voltage and the local analog voltage from the local DA converter, generates digital data based on the determination output of the comparator, and inputs the digital data to the local DA converter. In a successive approximation type AD converter in which the digital data when the analog voltage becomes a value closest to the input analog voltage is an AD conversion output,
The local DA converter comprises:
A capacitor group including a plurality of capacitors having one end connected in common; and a first switch element group connected to each of the capacitors. The first switch is configured based on upper bit data of the digital data. Controlling the element group, connecting the first reference voltage or the second reference voltage to redistribute the electric charge of each of the capacitors, and outputting the voltage at one end of each of the capacitors after the redistribution to the comparator; A capacitance array type D / A converter for D / A conversion of the upper bit data;
A resistor group in which a plurality of resistors are connected in series, and a second switch element group connected to each of the resistors, wherein the second switch element group is configured based on lower-order bit data of the digital data. A resistor string type D / A converter for controlling and dividing a voltage between both ends of the resistor group and adding the divided voltage to an output voltage of the capacitance array type D / A converter corresponding to the upper bit data;
And an output voltage of a voltage follower circuit to which the first reference voltage is input is applied to one end of the resistor group, and the second reference voltage is applied to the other end of the resistor group. An AD converter characterized by the above-mentioned.

2. An output switching circuit for selectively outputting an output voltage of the operational amplifier and a power supply voltage for driving the operational amplifier is provided at an output stage of the operational amplifier constituting the voltage follower circuit. AD converter.

The voltage follower circuit includes an input voltage cutoff circuit that is connected between an input terminal to which the first reference voltage is input and a non-inverting input terminal of the operational amplifier and that cuts off voltage supply according to a selection signal from the outside. The A / D converter according to claim 2, further comprising:

A voltage setting circuit that sets an output voltage level of the operational amplifier to the power supply voltage or the ground potential when the input voltage cutoff circuit is in a cutoff state;
The output switching circuit switches the presence or absence of output of the power supply voltage according to the output voltage level of the operational amplifier set by the voltage setting circuit when the input voltage cutoff circuit is in a cutoff state. The A / D converter according to claim 3.

The voltage follower circuit is connected between an output terminal for one end of the resistor group and an inverting input terminal of the operational amplifier that receives supply of a feedback voltage from the output terminal, and receives the feedback voltage according to an external selection signal. 3. The A / D converter according to claim 2, further comprising a feedback voltage cutoff circuit for cutting off the supply of the voltage.

A voltage setting circuit that sets an output voltage level of the operational amplifier to the power supply voltage or the ground potential when the feedback voltage cutoff circuit is in a cutoff state;
The output switching circuit switches the presence or absence of output of the power supply voltage according to the output voltage level of the operational amplifier set by the voltage setting circuit when the feedback voltage cutoff circuit is in a cutoff state. The AD converter according to claim 5, wherein

A comparator determines the magnitude relationship between the input analog voltage and the local analog voltage from the local DA converter, generates digital data based on the determination output of the comparator, and inputs the digital data to the local DA converter. In a successive approximation type AD converter in which the digital data when the analog voltage becomes a value closest to the input analog voltage is an AD conversion output,
The local DA converter comprises:
A capacitor group including a plurality of capacitors having one end connected in common; and a first switch element group connected to each of the capacitors. The first switch is configured based on upper bit data of the digital data. Controlling the element group, connecting the first reference voltage or the second reference voltage to redistribute the electric charge of each of the capacitors, and outputting the voltage at one end of each of the capacitors after the redistribution to the comparator; A capacitance array type D / A converter for D / A conversion of the upper bit data;
A resistor group in which a plurality of resistors are connected in series, and a second switch element group connected to each of the resistors, wherein the second switch element group is configured based on lower-order bit data of the digital data. A resistor string type D / A converter for controlling and dividing a voltage between both ends of the resistor group and adding the divided voltage to an output voltage of the capacitance array type D / A converter corresponding to the upper bit data;
An output voltage of a first voltage follower circuit that receives the first reference voltage as an input is applied to one end of the resistor group, and the second reference voltage is applied to the other end of the resistor group. Wherein an output voltage of a second voltage follower circuit having the input as an input is applied.

A first output for selectively outputting an output voltage of the first operational amplifier and a power supply voltage for driving the first operational amplifier to an output stage of a first operational amplifier constituting the first voltage follower circuit. A switching circuit is provided,
A second output for selectively outputting an output voltage of the second operational amplifier and a power supply voltage for driving the second operational amplifier to an output stage of a second operational amplifier constituting the second voltage follower circuit. The AD converter according to claim 7, further comprising a switching circuit.