JP2004242304A - データビットストリーム中にテストジッタを注入するためのシステムおよび方法 - Google Patents

Abstract

【課題】データビットストリーム中にテストジッタを注入するための非侵襲的な構造を有するシステムおよび方法の提供。
【解決手段】本発明のジッタ注入方法は、第１および第２電圧発生器を変調して、出力信号の立上り時間および立下り時間を制御することを含む。一対の入力電圧は、差動対により受信される。少なくとも１個の電流吸込装置は、少なくとも１個の電圧発生器により提供される第１の制御電圧を使用して作動し、差動対により受信される入力電圧に対応する出力電圧を提供する。複数の電流源は、差動対により受信される入力電圧に応じて電圧発生器の１つにより提供される基準電圧を使用して出力信号を提供し、入力電圧と同時に生じる立上り時間および立下り時間の変動が、電流吸込装置および電流源により出力される出力信号およびジッタを決定するように作動される。
【選択図】図１

Description

本発明は、一般にディジタル回路に関し、特にデータビットストリーム中にテストジッタを注入するためのシステムおよび方法に関する。

新世代集積回路（ＩＣ）のデータ転送速度が上昇し続けるにつれて、データストリーム中のジッタとして周知されている一種のノイズの量は、データ出力の品質に関する重要な要因になる。本明細書で使用する場合、ジッタは、一定の基準エッジに対するデータ遷移の相対的な位置の不確実さと定義される。高速度インターフェースに対するアプリケーションは、数が増加した。その結果、信号は、一般に数種類のネットワーク上を送信された後に、信号の宛先に到達する。信号が、これらの各ネットワークを通過する時、データストリーム中にジッタが導入される。このデータは、意図された受信機に到達する時、データストリームがきれいな信号として開始した場合でも、結局汚染信号になる。ジッタが非常に低いデータストリームが生成された場合も、受信データストリーム中のジッタの量は非常に大きい。その結果、送信機からのデータ出力が各種装置を通って移動する時、次々に、これらの各装置が、１種のジッタまたは別の種類のジッタをデータストリーム中に導入する。したがって、ターゲット受信機が受信するデータは、データが取った経路、データパターンの種類および／またはその他の要因に応じて異なる量のジッタを有する。その結果、データストリーム中のジッタのレベルが高く、そもそも受信機の性能が比較的低い場合、受信機は正しく機能しない。

既存のジッタ注入モジュール（以下、ＪＩＭとも称する）には、数種類ある。ＪＩＭは、高速データストリームの送信機の出力データ中にジッタを導入して、データ通信環境をシミュレートすることを意図されている。既存のＪＩＭは、独立モジュールであるか、またはＩＣ構造内に埋め込まれたモジュールである。

ジッタを送信データストリーム中に導入するには、既存の外部ＪＩＭを送信機と受信機との間に挿入する。しかし、既存の外部ＪＩＭは、いくつかの欠点を有する。ＩＣに多重高速データチャネルが存在する場合、これらの各チャネルは、それぞれ別個のＪＩＭを必要とする。また、既存のＪＩＭは、ジッタの量を制御したり、または、様々な異なる種類のジッタを提供することができるように、制御可能な方法でジッタを導入するための備えがない。たとえば、送信機および受信機が同じ場所に配置された外部ＪＩＭの場合、外部ループバックを使用してジッタを導入する。内部ループバックの場合、ジッタを生成して、受信機の品質を測定するための既存の方法はない。

既存の埋め込みＪＩＭは、一般に、高速クロックの経路またはデータ経路に挿入される。この方法は、ジッタをデータストリーム中に注入するための侵襲的な方法である。この技術も、欠点を有する。高処理能力または高ビットレートのデータストリームに接続されるモジュールは、このモジュールに接続される送信機の性能を低下させる可能性がある。したがって、ＩＣに埋め込まれたＪＩＭは、送信データストリーム中にジッタを注入するための好ましい方法ではない。ＩＣ内には、一般に、多数の高速データチャネルが存在する。したがって、埋め込みＪＩＭモジュールは、送信機の各チャネルに組み込まなければならず、これは、物理的なＩＣ空間の著しい浪費になる。

本発明は、ジッタを制御された方法でデータストリーム中に注入し、ジッタがデータストリームの受信機の性能に与える影響を調査するための試験方法のための、非侵襲的な構造（design）を提供するシステムおよび方法を目的とする。

受信機のＩＣを試験するため、本発明は、制御され、かつ非侵襲的で低コストな方法で、高速データストリーム中にジッタを導入するためのシステムおよび方法を提供する。人工的にジッタを導入することにより、本発明の実施態様に従って、信号を受信するかまたはＩＣ内に組み込まれた受信機の品質を測定することが可能である。特に、本発明は、送信機のＩＣ自体に組み込まれ、内部ループバックまたは外部ループバック構成に使用するかどうかに関わらず、ジッタを安価で導入して受信機の品質を測定することを可能にする。本発明を有利に使用できる広帯域用途の例としては、ファイバチャネル、ギガビットイーサネット（商標）、および第３世代入出力（３Ｇ Ｉ／Ｏ）ワイヤレスハードウェアのための新世代インターフェースが挙げられる。

有利なことに、本発明は、ジッタを高速データストリーム中に注入するために、どの外部または内部モジュールも必要としない。ジッタは、高速データ送信機のＩＣなど、ジッタの影響を受けやすい、一般的にはＩＣ中にある電源および／または定電流源の基準電圧を変調させることにより、データストリーム中に導入される。また、本発明は、注入されるジッタの特性を制御することを可能にする。たとえば、所望量のジッタを導入し、このジッタに所望の振幅を選択することができる。さらに、本発明により、所望の種類のジッタを導入することができる。こうした種類のジッタとしては、帯域内または帯域外ジッタ、正弦波形ジッタ、パターン依存ジッタ、位相依存ジッタ、干渉依存ジッタ（interference dependent jitter）、または当業者が周知しているその他の種類のジッタが挙げられる。さらに他の利点として、ジッタは、本発明によると、ＩＣ内の多重高速データチャネルのいずれか、またはすべてに選択的に導入することができる。

テストジッタをデータビットストリーム中に注入するための方法の実施態様は、第１および第２電圧発生器を変調して、出力信号の立上り時間および立下り時間を制御することを含む。一対の入力電圧は、差動対により受信される。少なくとも１個の電流吸込装置は、少なくとも１個の電圧発生器により提供される第１の制御電圧を使用して作動し、差動対により受信される入力電圧に対応する出力電圧を提供する。複数の電流源は、差動対により受信される入力電圧に応じて電圧発生器の１つにより提供される基準電圧を使用して出力信号を提供し、入力電圧と同時に生じる立上り時間および立下り時間の変動が、電流吸込装置および電流源により出力される出力信号およびジッタを決定するように作動される。

テストジッタを１つまたは複数の独立するデータビットストリーム中に注入するためのシステムの実施態様であるこのシステムは、少なくとも１個の変調器と、複数のデータビットストリーム発生器であって、各発生器が少なくとも１個の変調器により変調される発生器とを備える。差動対は、第１入力電圧により制御される差動対の第１出力を有する。差動対の第２出力は、第２入力電圧により制御される。各データビットストリームのための電流吸込装置は、第１の電圧発生器により提供される第１制御電圧により作動される。各電流吸込装置は、差動対に提供される入力電圧に応じて出力電圧を提供する。複数の電流源装置は、第２の電圧発生器により提供される第２制御電圧により制御される。各電流源は、差動対により提供される入力電圧に応じて出力電圧を提供する。各電流源および各電流吸込装置は、差動対に提供される入力電圧に応じて出力電圧を提供する。入力電圧に関連して同時に生じる第１および第２制御電圧の変動は、出力信号およびジッタを決定（define）する。

１つ以上の独立したデータビットストリーム中にテストジッタを注入するように構成された回路の実施態様は、少なくとも１個の変調器と、各発生器が少なくとも１個の変調器により変調される複数のデータビットストリーム発生器とを備える。回路の出力バッファは、第１入力電圧により制御される差動対の第１出力と、第２入力電圧により制御される差動対の第２出力とを有する差動対を含む。各データビットストリームのための出力バッファ内の電流吸込装置は、第１電圧発生器により提供される第１制御電圧により作動される。各電流吸込装置は、差動対に提供される入力電圧に応じて出力電圧を提供する。出力バッファ内の複数の負荷コンデンサは、出力電圧の１つをそれぞれ受信、記憶および放電する。複数の出力バッファ電流源装置は、第２電圧発生器により提供される第２制御電圧により制御される。各電流源は、差動対により提供される入力電圧に応じて出力電圧を提供する。各電流源および各電流吸込装置は、差動対に提供される入力電圧に応じて出力電圧を提供する。入力電圧に関連して同時に生じる第１および第２制御電圧の変動は、出力信号およびジッタを決定（define）する。

上記は、以下に記載する本発明の詳細な説明をより分かりやすくするために、本発明の特徴および技術的な利点を多少広範囲にわたって大まかに説明したものである。本発明のその他の特徴および利点について、本発明の請求の範囲を構成する以下の部分に記載する。当業者は、開示された概念および特定の実施態様は、本発明と同じ目的を実施するためのその他の構造を変更または設計する基礎として、容易に利用できることが分かるはずである。また、当業者は、こうした等価な構造が、添付の請求の範囲に記載する本発明の精神および範囲を逸脱しないように実現できるはずである。本発明の特性と考えられる構成および動作方法に関する新規な特徴は、その他の目的および利点と共に、添付の図面に関連して考察すると、以下の説明からより良く理解されるであろう。しかし、各々の図面は、図示して説明するために提供されるにすぎず、本発明を制限する定義として意図されているのではない。

本発明をより完全に理解するため、添付の図面に関連して以下の説明を参照する。

図１を参照すると、本発明のジッタ注入システムの実施態様を使用する同相モード論理（ＣＭＬ）回路の差動出力１００の部分略図が示されている。高速送信機の場合、データは、一般に、ある点から別の点に差動出力形式で移動する。これらの差動出力は、金属酸化物半導体（ＭＯＳ）、同相モード論理（ＣＭＬ）またはその他の種類の差動出力バッファから構成された差動トランジスタの対を使用して生成される。こうした差動出力の一例をボックス１０１で図１に示す。

図１の基準信号電圧Ｖｃｓは、差動トランジスタの対１０２、すなわち、Ｑ１（１０３）およびＱ２（１０４）に提供される電流の量を決定する。これは、以下の公式で表すことができる：

ただし、Ｉｃｓは、ドレインから電流吸込トランジスタＱ３（１０５）のソースまで流れる電流である。電流吸込トランジスタＱ３（１０５）は、Ｑ１（１０３）およびＱ２（１０４）により提供される電流を同期させる。βは、ＭＯＳトランジスタのゲイン係数であり；Ｖｃｓは、トランジスタＱ３（１０５）のゲート電圧であり；Ｖｔは、閾値電圧であり、Ｖｄｓは、電流吸込トランジスタＱ３（１０５）のドレインソース電圧である。Ｉｃｓが、式１により与えられ、かつ図３に示されているゲート電圧Ｖｃｓの関数であると仮定すると、Ｉｃｓの値は、ゲート電圧Ｖｃｓの値を変更することにより制御することができる。

トランジスタの差動対１０２、Ｑ１（１０３）およびＱ２（１０４）は、２つの入力、ＶｉｎおよびＶｉｎｂを有する。差動入力の構成の性質により、Ｖｉｎが論理的にハイ（High）である場合、Ｖｉｎｂは、論理的にロー（Low）状態であると論理的に予測される。逆に、Ｖｉｎｂがハイである場合、Ｖｉｎはローであると予測される。

代表的なＩＣの用途では、２つの差動出力、ＶｏｕｔおよびＶｏｕｔｂは、受信機のそれぞれの差動入力に接続される。各出力部ＶｏｕｔおよびＶｏｕｔｂからの負荷を含む受信機の入力負荷は、図１のコンデンサ１１０および１１１に示されている容量性負荷ＣＬおよびＣＬｂにより表すことができる。これらの負荷静電容量ＣＬおよびＣＬｂの両端間電圧は、以下により表される：

ただし、ＶｏｕｔおよびＶｏｕｔｂは、静電容量ＣＬおよびＣＬｂの両端間電圧である。

コンデンサＣＬおよびＣＬｂをｔ秒間充電することができる場合、コンデンサＣＬおよびＣＬｂにより蓄積される電荷は、以下により表される：

ただし、ＩおよびＩｂは、コンデンサＣＬおよびＣＬＢ中に流入する電流である。したがって、式２は、以下のように書き直すことができる：

ただし、ＩおよびＩｂは、コンデンサＣＬおよびＣＬＢ中に流入する電流であり、ｔは、コンデンサＣＬおよびＣＬＢをそれぞれの電圧ＶｏｕｔおよびＶｏｕｔｂまで充電するのに要する時間である。ＣＬおよびＣＬｂが定数であり、Ｖｏｕｔの値が一定であると仮定すると、以下である：

ただし、ＩおよびＩｂは、コンデンサＣＬおよびＣＬＢをそれぞれ充電および放電する電流である。式６および式７は、予め決められたレベルまでコンデンサを充電するための時間つまり立上り時間、または、予め決められたレベルまでコンデンサを放電するための時間つまり立下り時間が電流ＩまたはＩｂに逆比例することを示す。

図１では、コンデンサＣＬ（１１０）を充電するソース電流Ｉｓｃは、能動負荷トランジスタＱ５（１１６）により提供され、コンデンサＣＬｂ（１１１）を充電するソース電流Ｉｓｃｂは能動負荷トランジスタＱ４（１１５）により提供される。一方、コンデンサＣＬ（１１０）およびＣＬｂ（１１１）を放電する吸込電流Ｉｓｋは、トランジスタＱ３（１０５）により提供される。既存の送信機の動作のノーマルモードでは、基準電圧ＶｃｓおよびＶｃｓ２の値は、ソース電流および吸込電流を制御し、これらの電圧は十分に特性化され、一定に保たれる。

電圧Ｖｃｓ２は、飽和領域で作動可能であるように電流源Ｑ４（１１５）およびＱ５（１１６）に印加される場合、式１により示される負荷コンデンサＣＬ（１１０）ＣＬｂ（１１１）のほかにＱ１（１０３）およびＱ２（１０４）に電流を提供する。したがって、ＶｉｎがＶｉｎｂと比較して高い場合、トランジスタＱ１（１０４）は、飽和領域でも動作し、その結果、電流はＱ４（１１５）からＱ１（１０３）を通ってＱ３（１０５）に流れる。さらに、トランジスタＱ１は飽和領域で動作するので、負荷コンデンサＣＬｂ（１１１）も放電する。このモードでは、Ｖｉｎｂは低いので、トランジスタＱ２は非活動状態であり、その結果、Ｑ２（１１４）からＱ３（１０５）に至る電流の流れは存在しない。この場合、Ｑ５（１１６）からの電流は、負荷コンデンサＣＬ（１１０）を充電するためにのみ使用される。

上記のようにコンデンサを充電および放電するために要する時間の量は、式６および式７により支配される。本発明によると、Ｖｏｕｔは一定であり、コンデンサＣＬ（１１０）およびＣＬｂ（１１１）のサイズは一定である。したがって、充電コンデンサＣＬまたはＣＬｂの充電に要する時間は、電流に逆比例する。したがって、この関係は、本発明によるジッタを提供するために使用することができる。電流の量を変更することにより、信号がＶｉｎからＶｏｕｔｂ、またはＶｉｎｂからＶｏｕｔに達する時間を制御することができる。電流が大きければ大きいほど、所要時間は減少し、電流が小さければ小さいほど、所要時間は増加する。したがって、電圧源Ｖｃｓの出力電圧が増加し、その結果、電流吸込トランジスタＱ３（１０５）を貫流する電流Ｉｓｋの量を増加させる。この関係、つまり電流吸込Ｉｓｋおよび電圧Ｖｃｓは、上記の式１により支配される。したがって、Ｖｃｓが増加すると、Ｉｓｋの値も増加する。式４および式５は、コンデンサＣＬまたはＣＬｂを放電する時間が、電流、この場合はＩｓｋに逆比例することを示す。Ｉｓｋの値が大きくなれば、コンデンサＣＬまたはＣＬｂを放電する時間量は小さくなる。この場合、出力部におけるハイからローへの遷移は、早く発生したように見えるであろう。逆に、電圧Ｖｃｓの値が減少すると、Ｉｓｋの値は小さくなる。したがって、負荷コンデンサＣＬまたはＣＬｂを放電する時間は長くなる。この場合、出力部におけるハイからローへの遷移は、遅く発生したように見えるであろう。これを図３に示す。

図３は、基準電圧Ｖｃｓ２の値を変えることにより、出力信号Ｖｏｕｔの立上りエッジの到着時間をどのように変更することができるかをグラフで示す。同様に、出力信号Ｖｏｕｔの立下りエッジの到着時間は、Ｖｃｓの値を変えることにより変化させることができる。図３では、ｘ軸は信号の到着時間を示し、ｙ軸は、出力ポートＶｏｕｔからの出力電流を表す。

電圧源Ｖｃｓは、上記のように出力信号の立下り時間を制御し、電圧源Ｖｃｓ２は出力信号の立上り時間を制御する。電圧源Ｖｃｓ２は、ソース電流Ｉｓｃを提供してコンデンサＣＬを充電し、および、Ｉｓｃｂを提供してコンデンサＣＬｂを充電する。ＩｓｃおよびＩｓｃｂのＶｃｓ２に対する関係は、式１により支配される。式１は、電圧Ｖｃｓ２が増加すると、ソース電流ＩｓｃおよびＩｓｃｂが増加することを示す。式４は、ＩｓｃおよびＩｓｃｂが大きい場合、コンデンサＣＬまたはＣＬｂを充電する時間がより小さいことを示す。この場合、出力信号は、より速い速度で低から高へ遷移する。ロー出力からハイ出力の信号は、より早い時間で出力部に出現したように見えるであろう。一方、電圧Ｖｃｓ２が減少すると、式１は、ソース電流ＩｓｃおよびＩｓｃｂが減少することを示す。式４は、ＩｓｃおよびＩｓｃｂが小さい場合、コンデンサＣＬまたはＣＬｂを充電するために、より長時間を要することを示す。したがって、低出力から高出力の信号は、より遅い時間で出力部に出現したように見えるであろう。

したがって、本発明の実施態様によると、試験モードでは、出力電圧（ＶｏｕｔおよびＶｏｕｔｂ）の立上り時間および立下り時間は、吸込およびソース基準電圧ＶｃｓおよびＶｃｓ２の値を変調することにより変えることができる。出力電圧の立上り時間および立下り時間におけるこの変化の影響は、差動出力１０１により送信されるデータストリーム中へのジッタの注入である。この変調は、変調器１２０および１２１を使用して行われ、それぞれ電圧発生器１３０および１３１の出力を変調する。

Ｖｃｓ発生器１３０およびＶｃｓ２発生器１３１は、適切な電圧ＶｃｓをトランジスタＱ３（１０５）に、電圧Ｖｃｓ２をＱ４（１１５）およびＱ５（１１６）に提供するトランジスタの集合から構成される。発生器１３０を制御または変調することにより、Ｑ３（１０５）に提供される電圧Ｖｃｓの量を制御または変調することができる。同様に、Ｖｃｓ２発生器１３１は、Ｑ４（１１５）およびＱ５（１１６）におけるＶｃｓ２電圧を変化させるように変調することができる。発生器におけるこうした変調は、ジッタの導入に使用することができる。変調器は、電圧波源発生波形、たとえばサイン波、三角波、擬似ランダム２進シーケンス（ＰＲＢＳ）、またはその他のランダム信号の形態を取ることができる。

本発明の実施態様を使用する作動出力バッファでは、能動負荷トランジスタＱ４（１１５）およびＱ５（１１６）は、抵抗器などの受動負荷と置き換えることができる。この場合、出力信号の立上り時間は、外部で制御することはできない。しかし、出力信号の立下り時間は、Ｖｃｓを変調してジッタを導入することにより、制御することができる。

高速送信機２０１とともに動作し、高速データストリームに使用されるジッタ注入および測定回路２００の実施態様を図２に示す。新世代のネットワークプロセス、インターネット・アプリケーション、ファイバチャネル・アプリケーションなどは、１個のチップ内に多くの送信機および受信機を使用する。この実施態様の場合、自動試験機器（ＡＴＥ）２０２は、所望の種類のジッタに応じた変調信号をＶｃｓ発生器１３０およびＶｃｓ２発生器１３１に送信する。あるいは、内蔵自己試験（ＢＩＳＴ）回路をＡＴＥ２０２モジュールと置き換えるか、またはＢＩＳＴおよびＡＴＥの組合せを使用することができる。ジッタの量は、オンチップ時間間隔分析器（ＴＩＡ）モジュール２０３により測定するか、またはその他のタイプのジッタ測定技術、モジュールまたは装置により測定することができる。ジッタ測定結果は、ライン２０４を介してＡＴＥ２０２にフィードバックすることが好ましい。

詳細には、図２は、ＶｃｓおよびＶｃｓ２変調信号を使用して、多重ＣＭＬ出力バッファ２０５（１〜ｎ）に接続されたＶｃｓ発生器１３０およびＶｃｓ２発生器１３１を変調する方法を略図で示す。発生器１３０および１３１は、各送信機２１０（１）〜２１０（ｎ）のバッファにジッタを同時に提供する。したがって、発生器の集合を制御することにより、数個の送信機を変調することができる。したがって、ＣＭＬバッファ２０５（１〜ｎ）は、出力データストリームＴｘ−ＶｏｕｔまたはＴｘ−Ｖｏｕｔｂ中にジッタを導入するように変調される。出力データストリームは、受信機２０２内に方向付けられる。好ましくは、受信機２０６の前面にある時間間隔分析器（ＴＩＡ）２０３は、ジッタの量を測定する。ＴＩＡ２０３は、受信機２０６でのジッタの値をに返し、ＡＴＥ２０２は、その値を使用して変調を制御する。ＡＴＥ２０１は、変調信号をＶｃｓおよびＶｃｓ２発生器１３０および１３１に提供する。各送信機は、変調を同時に調節する。しかし、本発明の実施態様は、１個または数個の送信機を本発明により変調することを可能にする。

図２は、送信機２１０（１）〜２１０（ｎ）の最終出力段階において注入されるジッタを示す。しかし、ジッタは、必ずしも最終出力段階においてのみ注入する必要はない。用途に応じて、ジッタは、１個以上の適切な中間差動バッファの立上り時間および立下り時間を本発明に従って変調することにより、データおよび／またはクロック経路内のどこにでも選択的に注入することができる。

本発明によるジッタ試験機構を提供するには、最低量のハードウェアがチップ上に必要である。本発明は、送信機の出力部に組み込むことができ、すべての変調電圧は、ＡＴＥ２０２により提供される。あるいは、最低の諸経費は、データビットストリーム中にテストジッタを注入するための本発明のシステムおよび方法を組み込むチップに関して必要である。ＣＭＬバッファは、一般に、高速送信機または送受信機を使用する殆どのチップの場合、既に送信機の出力バッファの一部である。外部ＡＴＥの制御は、ＡＴＥが本発明により変調信号を送信することを可能にする。

図４を参照すると、本発明の実施態様によりジッタをデータビットストリーム中に注入するための方法４００がフローチャートで示されている。４０１では、第１電圧発生器は、第１制御電圧を変調して、出力信号の立上り時間を制御する。ボックス４０２では、第２電圧発生器は、第２制御電圧を変調して、出力信号の立下り時間を制御する。差動対は、一対の入力電圧を受信する。ボックス４０３を参照。電流吸込装置は、ボックス４０４で、１個の発生器により提供される制御電圧を使用して作動し、差動対が受信する入力電圧に応じて出力電圧を提供する。４０５では、電流源は、差動対が受信する入力電圧に応じて、１個の発生器が提供する基準電圧を使用して出力信号を提供する。したがって、ジッタは、ボックス４０６に詳細に記載するように、出力信号中に提供される。特に、出力信号および入力電圧の立上り時間および立下り時間の同時の変動は、電流吸込および電流源により出力される出力信号およびジッタを決定する。

本発明およびその利点について詳細に説明してきたが、様々な変更、置き換えおよび修正は、添付の請求の範囲に定義する本発明の精神および範囲から逸脱することなく、本明細書に加えることができることが分かるはずである。さらに、本発明の範囲は、本明細書に記載したプロセス、機械、製法、物質の組成、手段、方法およびステップの特定の実施態様に制限することを意図するものではない。当業者は、本発明の開示により、現在既存するか、または後に開発され、本明細書に記載した対応する実施態様と実質的に同じ機能を果たすか、または同じ結果を実質的に達成するプロセス、機械、製法、物質の組成、手段、方法またはステップは、本発明に従って使用できることを容易に理解するであろう。したがって、添付の請求の範囲は、こうしたプロセス、機械、製法、物質の組成、手段、方法またはステップを本発明の範囲に含むことを意図している。念のため、以下に本発明の実施態様を列挙する。

（実施態様１）
テストジッタをデータビットストリーム中に注入するための方法（４００）であって、
第１電圧発生器を変調して、出力信号の立上り時間を制御するステップ（４０１）と、
第２電圧発生器を変調して、前記出力信号の立下り時間を制御するステップ（４０２）と、
一対の入力電圧を差動対により受信するステップ（４０３）と、
少なくとも１個の前記電圧発生器により提供される第１制御電圧で、少なくとも１個の電流吸込装置を作動させて、前記差動対により受信される前記入力電圧に応じて出力電圧を提供するステップ（４０４）と、
複数の電流源を作動させ、前記差動対が受信した前記入力電圧に応じて、前記１個の電圧発生器が提供する基準電圧を使用して、前記出力信号を提供するステップ（４０５）で、前記入力電圧と同時の立上り時間および立下り時間の同時の変動（４０６）が、前記電流吸込装置および前記電流源により出力される前記出力信号及びジッタを決定するステップと
を有する方法。

（実施態様２）
前記ジッタの特性が、第１電圧発生器の前記変調、および第２電圧発生器の前記変調により決定される、実施態様１に記載の方法。

（実施態様３）
前記特性が、少なくとも部分的に前記ジッタの周波数を含む、実施態様２に記載の方法。

（実施態様４）
前記特性が、少なくとも部分的に前記ジッタの振幅を含む、実施態様２または３に記載の方法。

（実施態様５）
前記特性が、少なくとも部分的に前記ジッタの種類を含む、実施態様２に記載の方法。

（実施態様６）
前記ジッタの前記種類が、
帯域内ジッタと；
帯域外ジッタと；
正弦波形ジッタと；
パターン依存ジッタと；
位相依存ジッタと；
干渉依存ジッタと
から成るジッタの種類の群から選択した少なくとも１種類である、実施態様５に記載の方法。

（実施態様７）
前記変調が、外部自動試験機器回路により行われる、実施態様１に記載の方法。

（実施態様８）
前記変調が、内蔵自己試験回路により行われる、実施態様１、２または３に記載の方法。

（実施態様９）
テストジッタを１つ以上の独立するデータビットストリーム中に注入するシステム（１００）であって、
少なくとも１個の変調器（１２０、１２１）と；
複数のデータビットストリーム発生器（１３０、１３１）で、前記発生器の各々が少なくとも１個の前記変調器により変調される発生器と；
差動対（１０２）であって、前記差動対の第１出力が第１入力電圧により制御され、前記差動対の第２出力が第２入力電圧により制御される差動対と；
各データビットストリームのための電流吸込装置（１０５）であって、前記電流吸込装置が、前記第１電圧発生器により提供される第１制御電圧により作動され、各電流吸込装置が、前記差動対に提供される前記入力電圧に応じて出力電圧を提供する電流吸込装置と；
前記第２電圧発生器により提供される第２制御電圧により制御される複数の電流源装置であって、前記各電流源が、前記差動対に提供される前記入力電圧に応じて出力電圧を提供し、各電流源および各電流吸込装置が前記差動対に提供される前記入力電圧に応じて出力電圧を提供し、前記入力電圧に関連する前記第１および第２制御電圧の同時の変動が、出力信号およびジッタを決定する電流源装置と
を含むシステム。

（実施態様１０）
テストジッタを１つ以上の独立するデータビットストリーム中に注入するように構成された回路（２００）であって、
少なくとも１個の変調器（２０２）と；
複数のデータビットストリーム発生器（１３０、１３１）で、前記発生器の各々が、少なくとも１個の前記変調器により変調される発生器と；
送信機の出力バッファ（２０５）とを備え、
前記出力バッファは、
差動対であって、前記差動対の第１出力が第１入力電圧により制御され、前記差動対の第２出力が第２入力電圧により制御される差動対と；
各データビットストリームのための電流吸込装置であって、前記電流吸込装置が、前記第１電圧発生器により提供される第１制御電圧により作動され、各電流吸込装置が、前記差動対に提供される前記入力電圧に応じて出力電圧を提供する電流吸込装置と；
各々が前記出力電圧の１つを受信、記憶および放電する複数の負荷コンデンサと；
前記第２電圧発生器により提供される第２制御電圧により制御される複数の電流源装置であって、前記各電流源が、前記差動対に提供される前記入力電圧に応じて出力電圧を提供し、各電流源および各電流吸込装置が、前記差動対に提供される前記入力電圧に応じて出力電圧を提供し、前記入力電圧に関連する前記第１および第２制御電圧の同時の変動が、出力信号およびジッタを決定する電流源装置と
を含む送信機の出力バッファ（２０５）と；
を具備することを特徴とする回路。

本発明のジッタ注入システムおよび方法の実施態様を使用する同相モード論理（ＣＭＬ）回路の差動出力の部分略図である。 本発明のジッタ注入システムおよび方法の実施態様を使用する送受信機の部分略線図である。 本発明によるジッタ注入のグラフ図である。 本発明の実施態様によるデータビットストリーム中にジッタを注入する方法のフローチャートである。

Claims (10)

1. テストジッタをデータビットストリーム中に注入するための方法（４００）であって、
   第１電圧発生器を変調して、出力信号の立上り時間を制御するステップ（４０１）と、
   第２電圧発生器を変調して、前記出力信号の立下り時間を制御するステップ（４０２）と、
   一対の入力電圧を差動対により受信するステップ（４０３）と、
   少なくとも１個の前記電圧発生器により提供される第１制御電圧で、少なくとも１個の電流吸込装置を作動させて、前記差動対により受信される前記入力電圧に応じて出力電圧を提供するステップ（４０４）と、
   複数の電流源を作動させ、前記差動対が受信した前記入力電圧に応じて、前記１個の電圧発生器が提供する基準電圧を使用して、前記出力信号を提供するステップ（４０５）で、前記入力電圧と同時の立上り時間および立下り時間の同時の変動（４０６）が、前記電流吸込装置および前記電流源により出力される前記出力信号及びジッタを決定するステップと
   を有する方法。
2. 前記ジッタの特性が、第１電圧発生器の前記変調、および第２電圧発生器の前記変調により決定される、請求項１に記載の方法。
3. 前記特性が、少なくとも部分的に前記ジッタの周波数を含む、請求項２に記載の方法。
4. 前記特性が、少なくとも部分的に前記ジッタの振幅を含む、請求項２または請求項３に記載の方法。
5. 前記特性が、少なくとも部分的に前記ジッタの種類を含む、請求項２に記載の方法。
6. 前記ジッタの前記種類が、
   帯域内ジッタと、
   帯域外ジッタと、
   正弦波形ジッタと、
   パターン依存ジッタと、
   位相依存ジッタと、
   干渉依存ジッタと、
   から成るジッタの種類の群から選択した少なくとも１種類である、請求項５に記載の方法。
7. 前記変調が、外部自動試験機器回路により行われる、請求項１に記載の方法。
8. 前記変調が、内蔵自己試験回路により行われる、請求項１または請求項２または請求項３に記載の方法。
9. テストジッタを１つ以上の独立するデータビットストリーム中に注入するシステム（１００）であって、
   少なくとも１個の変調器（１２０、１２１）と、
   複数のデータビットストリーム発生器（１３０、１３１）で、前記発生器の各々が少なくとも１個の前記変調器により変調される発生器と、
   差動対（１０２）であって、前記差動対の第１出力が第１入力電圧により制御され、前記差動対の第２出力が第２入力電圧により制御される差動対と、
   各データビットストリームのための電流吸込装置（１０５）であって、前記電流吸込装置が、前記第１電圧発生器により提供される第１制御電圧により作動され、各電流吸込装置が、前記差動対に提供される前記入力電圧に応じて出力電圧を提供する電流吸込装置と、
   前記第２電圧発生器により提供される第２制御電圧により制御される複数の電流源装置であって、前記各電流源が、前記差動対に提供される前記入力電圧に応じて出力電圧を提供し、各電流源および各電流吸込装置が前記差動対に提供される前記入力電圧に応じて出力電圧を提供し、前記入力電圧に関連する前記第１および第２制御電圧の同時の変動が、出力信号およびジッタを決定する電流源装置と、
   を含むシステム。
10. テストジッタを１つ以上の独立するデータビットストリーム中に注入するように構成された回路（２００）であって、
    少なくとも１個の変調器（２０２）と
    複数のデータビットストリーム発生器（１３０、１３１）で、前記発生器の各々が、少なくとも１個の前記変調器により変調される発生器と
    送信機の出力バッファ（２０５）とを備え、
    前記出力バッファは、
    差動対であって、前記差動対の第１出力が第１入力電圧により制御され、前記差動対の第２出力が第２入力電圧により制御される差動対と、
    各データビットストリームのための電流吸込装置であって、前記電流吸込装置が、前記第１電圧発生器により提供される第１制御電圧により作動され、各電流吸込装置が、前記差動対に提供される前記入力電圧に応じて出力電圧を提供する電流吸込装置と、
    各々が前記出力電圧の１つを受信、記憶および放電する複数の負荷コンデンサと、
    前記第２電圧発生器により提供される第２制御電圧により制御される複数の電流源装置であって、前記各電流源が、前記差動対に提供される前記入力電圧に応じて出力電圧を提供し、各電流源および各電流吸込装置が、前記差動対に提供される前記入力電圧に応じて出力電圧を提供し、前記入力電圧に関連する前記第１および第２制御電圧の同時の変動が、出力信号およびジッタを決定する電流源装置と、
    を含む送信機の出力バッファ（２０５）と、
    を具備することを特徴とする回路。
    

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