JP2004241673A - 半導体装置、電子機器および半導体装置の製造方法 - Google Patents
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Abstract
【課題】半導体チップの裏面を通して半導体チップ内に光が進入することを阻止する。
【解決手段】遮光層９の外形が半導体チップ１の外形と一致するようにして、チップサイズパッケージを構成する半導体チップ１の裏面に特定波長の光の入射を遮断する遮光層９を設ける。
【選択図】 図１
【解決手段】遮光層９の外形が半導体チップ１の外形と一致するようにして、チップサイズパッケージを構成する半導体チップ１の裏面に特定波長の光の入射を遮断する遮光層９を設ける。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置、電子機器および半導体装置の製造方法に関し、特に、チップサイズパッケージに適用して好適なものである。
【０００２】
【従来の技術】
従来のチップサイズパッケージでは、例えば、特許文献１に開示されているように、樹脂などからなる保護層を半導体チップ全面に形成し、その保護層を介してボールバンプを半導体チップ上に形成することにより、高密度実装を図ることが行なわれている。
【０００３】
図７（ａ）は、従来のチップサイズパッケージの概略構成を示す平面図、図７（ｂ）は、図７（ａ）のＣ−Ｃ線で切断した断面図である。
図７において、半導体チップ１０１の能動面には、配線層１０２が形成され、配線層１０２にはパッド電極１０３が形成されている。また、半導体チップ１０１の能動面上には、パッド電極１０３が露出するようにして応力緩和層１０４が形成され、パッド電極１０３上には、応力緩和層１０４上に延伸された再配置配線１０５が形成されている。
【０００４】
ここで、再配置配線１０５は、例えば、ＴｉＷスパッタ配線層、Ｃｕスパッタ配線層およびＣｕメッキ配線層の３層構造から構成することができる。
また、再配置配線１０５上にはソルダレジスト膜１０６が形成され、ソルダレジスト膜１０６には、応力緩和層１０４上において再配置配線１０５を露出させる開口部１０７が形成されている。
【０００５】
また、応力緩和層１０４上には、ハンダボール１０８が配置され、ハンダボール１０８は、ソルダレジスト膜１０６に形成された開口部１０７を介して再配置配線１０５と接続されている。
【０００６】
【特許文献１】
特開平１１−３４０３６９号公報
【０００７】
【発明が解決しようとする課題】
しかしながら、従来のチップサイズパッケージでは、半導体チップ１０１の裏面が露出しており、半導体チップ１０１の裏面に入射した特定波長の光が、半導体チップ１０１内に進入するため、半導体チップ１０１に形成された能動素子などの特性が変動するという問題があった。
【０００８】
例えば、半導体チップ１０１の裏面に特定波長の光が入射すると、半導体チップ１０１内でキャリアが発生する。このため、半導体チップ１０１に形成されたキャパシタの電荷量が変動し、半導体チップ１０１に形成されたＩＣが誤動作したり、半導体チップ１０１に形成されたメモリのキャリアが消失し、メモリの記憶データが変化したりするという問題があった。
【０００９】
そこで、本発明の目的は、半導体チップの裏面を通して半導体チップ内に光が進入することを阻止することが可能な半導体装置、電子機器および半導体装置の製造方法を提供することである。
【００１０】
【課題を解決するための手段】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、フェースダウン実装される半導体チップの裏面に遮光層が形成されていることを特徴とする。
これにより、半導体チップの裏面から光が入射することを阻止することができ、半導体チップをフェースダウン実装した場合においても、半導体チップに形成された能動素子などの特性が変動することを防止することができる。
【００１１】
また、本発明の一態様に係る半導体装置によれば、パッド電極に接続された能動領域が形成された半導体チップと、前記能動領域上に形成された応力緩衝層と、前記応力緩衝層上に形成されたバンプ電極と、前記バンプ電極と前記パッド電極とを接続する再配置配線層と、前記再配置配線層上に形成された保護層と、前記半導体チップの裏面に形成された遮光層とを備えることを特徴とする。
【００１２】
これにより、チップサイズパッケージの裏面から半導体チップ内に光が進入することを阻止することができ、半導体チップと大きさが同一で、能動素子などの特性を安定化させることが可能なチップサイズパッケージを構成することができる。
また、本発明の一態様に係る半導体装置によれば、前記遮光層と前記応力緩衝層の材質は等しいことを特徴とする。
【００１３】
これにより、応力緩衝層による応力と遮光層による応力とを一致させることが可能となり、半導体チップの上下面にかかる応力を整合させることができる。
このため、チップサイズパッケージの裏面から半導体チップ内に光が進入することを阻止しつつ、半導体チップの反りやクラックなどを低減することが可能となり、能動素子の特性を安定化させることが可能となるとともに、半導体チップの信頼性を向上させることが可能となる。
【００１４】
また、本発明の一態様に係る半導体装置によれば、前記遮光層と前記半導体チップの外形は等しいことを特徴とする。
これにより、チップサイズパッケージの大きさを変更することなく、半導体チップの裏面を通して半導体チップ内に光が進入することを阻止することができ、半導体装置の小型化を可能としつつ、半導体チップに形成された能動素子などの特性変動を防止することができる。
【００１５】
また、本発明の一態様に係る半導体装置によれば、バンプ電極が形成された半導体チップと、前記バンプ電極を介し、前記半導体チップがフェースダウン実装されたテープ基板と、前記テープ基板の裏面に設けられた端子電極と、前記テープ基板に形成され、前記バンプ電極と前記端子電極とを接続する配線層と、前記半導体チップの能動面を封止する封止樹脂と、前記半導体チップの裏面に設けられた遮光層を備えることを特徴とする。
【００１６】
これにより、テープ基板を用いてチップサイズパッケージを構成した場合においても、チップサイズパッケージの裏面から半導体チップ内に光が進入することを阻止することができ、能動素子などの特性を安定化させることが可能となる。
また、本発明の一態様に係る半導体装置によれば、前記遮光層は、遮光金属層、遮光テープ層、遮光樹脂層、遮光レジスト層、または遮光インク層であることを特徴とする。
【００１７】
これにより、様々の方法を用いて、半導体チップの裏面に遮光層を形成することができ、製造工程の最適化を図ることが可能となる。
また、本発明の一態様に係る電子機器によれば、フェースダウン実装された半導体チップと、前記半導体チップの裏面に形成された遮光層と、前記半導体チップに接続された電子部品とを備えることを特徴とする。
【００１８】
これにより、半導体チップに形成された能動素子などの特性変動を防止することができ、電子機器の動作の安定化を図ることが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、パッド電極に接続された能動領域が形成された半導体ウェハの裏面を薄型化する工程と、前記薄型化された半導体ウェハの裏面に遮光金属層を形成する工程と、前記半導体ウェハの能動領域上に応力緩衝層を形成する工程と、前記応力緩衝層をパターニングすることにより、前記パッド電極を露出させる工程と、前記パッド電極から前記応力緩衝層上に延伸された再配置配線層を形成する工程と、前記再配置配線層上に保護層を形成する工程と、前記保護層をパターニングすることにより、前記再配置配線層を露出させる開口部を形成する工程と、前記開口部を介して前記再配置配線層に接続されるバンプ電極を前記応力緩衝層上に形成する工程と、前記半導体ウェハをチップ状に切断する工程とを備えることを特徴とする。
【００１９】
これにより、半導体ウェハの裏面に遮光金属層を形成してから、半導体ウェハをチップ状に切断することが可能となる。このため、複数のチップサイズパッケージの裏面に遮光層を一括して形成することが可能となり、製造工程の煩雑化を抑制しつつ、半導体チップと大きさが同一で、能動素子の特性を安定化させることが可能なチップサイズパッケージを構成することができる。
【００２０】
また、本発明の一態様に係る半導体装置の製造方法によれば、パッド電極に接続された能動領域が形成された半導体ウェハの裏面を薄型化する工程と、前記半導体ウェハの能動領域上に応力緩衝層を形成する工程と、前記応力緩衝層をパターニングすることにより、前記パッド電極を露出させる工程と、前記パッド電極から前記応力緩衝層上に延伸された再配置配線層を形成する工程と、前記再配置配線層上に保護層を形成する工程と、前記保護層をパターニングすることにより、前記再配置配線層を露出させる開口部を形成する工程と、前記開口部を介して前記再配置配線層に接続されるバンプ電極を前記応力緩衝層上に形成する工程と、前記半導体ウェハの裏面に遮光テープを貼り付ける工程と、前記遮光テープが貼り付けられた半導体ウェハをチップ状に切断する工程とを備えることを特徴とする。
【００２１】
これにより、遮光テープで半導体ウェハを補強することが可能となるとともに、半導体ウェハの裏面に遮光テープを貼り付けてから、半導体ウェハをチップ状に切断することが可能となる。
このため、複数のチップサイズパッケージの裏面に遮光層を一括して形成することが可能となるとともに、半導体ウェハを薄型化した場合においても、半導体ウェハの反りやクラックなどを防止することが可能となり、製造工程の煩雑化を抑制しつつ、半導体チップと大きさが同一で、能動素子の特性を安定化させることが可能なチップサイズパッケージを安定して形成することができる。
【００２２】
また、本発明の一態様に係る半導体装置の製造方法によれば、パッド電極に接続された能動領域が形成された半導体ウェハの裏面を薄型化する工程と、前記半導体ウェハの能動領域上に応力緩衝層を形成する工程と、前記応力緩衝層をパターニングすることにより、前記パッド電極を露出させる工程と、前記パッド電極から前記応力緩衝層上に延伸された再配置配線層を形成する工程と、前記再配置配線層上に保護層を形成する工程と、前記保護層をパターニングすることにより、前記再配置配線層を露出させる開口部を形成する工程と、前記開口部を介して前記再配置配線層に接続されるバンプ電極を前記応力緩衝層上に形成する工程と、前記半導体ウェハの裏面に遮光性樹脂を塗布する工程と、前記遮光性樹脂が塗布された半導体ウェハをチップ状に切断する工程とを備えることを特徴とする。
【００２３】
これにより、応力緩衝層による半導体チップにかかる応力を遮光性樹脂で打ち消すことが可能となるとともに、半導体ウェハの裏面に遮光性樹脂を塗布してから、半導体ウェハをチップ状に切断することが可能となる。
このため、複数のチップサイズパッケージの裏面に遮光層を一括して形成することが可能となるとともに、半導体チップを薄型化した場合においても、半導体チップの反りやクラックなどを防止することが可能となり、製造工程の煩雑化を抑制しつつ、能動素子の特性の安定化および半導体チップの信頼性の向上を図ることが可能なチップサイズパッケージを形成することができる。
【００２４】
また、本発明の一態様に係る半導体装置の製造方法によれば、パッド電極に接続された能動領域が形成された半導体ウェハの裏面を薄型化する工程と、前記半導体ウェハの能動領域上に応力緩衝層を形成する工程と、前記応力緩衝層をパターニングすることにより、前記パッド電極を露出させる工程と、前記パッド電極から前記応力緩衝層上に延伸された再配置配線層を形成する工程と、前記再配置配線層上に保護層を形成する工程と、前記保護層をパターニングすることにより、前記再配置配線層を露出させる開口部を形成する工程と、前記開口部を介して前記再配置配線層に接続されるバンプ電極を前記応力緩衝層上に形成する工程と、前記半導体ウェハの裏面に遮光インクを吐出させることにより、前記半導体ウェハの裏面に遮光インク層を形成する工程と、前記遮光インク層が形成された半導体ウェハをチップ状に切断する工程とを備えることを特徴とする。
【００２５】
これにより、半導体ウェハに衝撃を与えることなく、大気中で半導体ウェハの裏面に遮光層を形成することができ、簡易な設備で遮光層を形成することが可能となるとともに、遮光層を形成する際の半導体ウェハの取り扱いを容易に行うことが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体ウェハの能動面にバンプ電極を形成する工程と、前記半導体ウェハの裏面に遮光層を形成する工程と、前記遮光層が形成された半導体ウェハをチップ状に切断する工程と、前記チップ状に切断された半導体チップをテープ基板上に実装する工程と、前記テープ基板上に実装された半導体チップの能動面を樹脂封止する工程とを備えることを特徴とする。
【００２６】
これにより、複数の半導体チップの裏面に遮光層を一括して形成することが可能となり、テープ基板を用いてチップサイズパッケージを構成した場合においても、製造工程の煩雑化を抑制しつつ、能動素子などの特性を安定化させることが可能となる。
【００２７】
【発明の実施の形態】
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図１（ａ）は、本発明の第１実施形態に係るチップサイズパッケージの概略構成を示す平面図、図１（ｂ）は、図１（ａ）のＡ−Ａ線で切断した断面図である。なお、この第１実施形態は、ウェハレベル−チップサイズパッケージ（Ｗ−ＣＳＰ）の半導体チップ１の裏面に遮光層９を設けるようにしたものである。
【００２８】
図１において、半導体チップ１の能動面には配線層２が形成され、配線層２にはパッド電極３が形成されている。また、半導体チップ１の能動面上には、パッド電極３が露出するようにして応力緩和層４が形成され、パッド電極３上には、応力緩和層４上に延伸された再配置配線５が形成されている。
なお、応力緩和層４としては、例えば、ポリイミド樹脂、エポキシ樹脂、シリコーン樹脂などを用いることができ、特に、応力緩和機能を付加しつつ、ハンダ溶融時の耐熱性を持たせるためには、オレフィン系のポリイミド樹脂を用いることが好ましい。また、再配置配線５は、例えば、ＴｉＷスパッタ配線層、Ｃｕスパッタ配線層およびＣｕメッキ配線層の３層構造から構成することができる。
【００２９】
また、再配置配線５上にはソルダレジスト膜６が形成され、ソルダレジスト膜６には、応力緩和層４上において再配置配線５を露出させる開口部７が形成されている。
また、応力緩和層４上には、ハンダボール８が配置され、ハンダボール８は、ソルダレジスト膜６に形成された開口部７を介して再配置配線５と接続されている。
【００３０】
また、半導体チップ１の裏面には、特定波長の光の入射を遮断する遮光層９が設けられ、遮光層９の外形は半導体チップ１の外形と一致している。ここで、遮光層９としては、例えば、遮光金属層、遮光テープ層、遮光樹脂層、遮光レジスト層、または遮光インク層などを用いることができ、これらを組み合わせて用いるようにしてもよい。
【００３１】
これにより、半導体チップ１の裏面から特定波長の光が入射することを阻止することができ、半導体チップ１をフェースダウン実装した場合においても、半導体チップ１に形成された能動素子などの特性変動を防止することができる。
また、遮光層９の外形を半導体チップ１の外形と一致させることにより、半導体チップ１と大きさを等しく保ったままで、能動素子などの特性を安定化させることが可能なチップサイズパッケージを構成することができる。
【００３２】
図２は、本発明の第２実施形態に係るチップサイズパッケージの製造方法を示す断面図である。なお、この第２実施形態は、ウェハレベル−チップサイズパッケージの半導体ウェハ１１の裏面に遮光金属層１９を形成するようにしたものである。
図２（ａ）において、半導体ウェハ１１の能動面には、パッド電極１３が設けられた配線層１２が形成されている。ここで、半導体ウェハ１１としては、例えば、厚みが数百ミクロン程度の６インチウェハ、または８インチウェハなどを用いることができる。
【００３３】
そして、図２（ｂ）に示すように、半導体ウェハ１１の裏面をバックグラインドして、半導体ウェハ１１を薄型化した後、スパッタ、蒸着、またはメッキなどの方法を用いることにより、特定波長の光の入射を遮断する遮光金属層１９を半導体ウェハ１１の裏面に形成する。
例えば、遮光金属層１９の形成方法としては、スパッタとメッキとの組み合わせを用いる方法、または金属箔を接着剤で貼り付ける方法などを用いることができる。
【００３４】
ここで、スパッタとメッキとの組み合わせを用いる方法では、ＴｉＷスパッタ、ＣｕスパッタおよびＣｕメッキを組み合わせる方法、クロムスパッタ、ＣｕスパッタおよびＣｕメッキを組み合わせる方法、Ｎｉスパッタ、ＣｕスパッタおよびＣｕメッキを組み合わせる方法などを挙げることができる。
また、金属箔を接着剤で貼り付ける方法では、Ｃｕ箔、ステンレス（ＳＵＳ）箔、または４２アロイ箔などをエポキシ系接着剤で貼り付ける方法などを挙げることができる。
【００３５】
次に、図２（ｃ）に示すように、配線層１２およびパッド電極１３が形成された半導体ウェハ１１の能動面上に、ポリイミドなどの樹脂膜を塗布し、フォトリソグラフィー技術を用いて樹脂膜のパターニングを行うことにより、パッド電極１３が露出された応力緩和層１４を形成する。
次に、図２（ｄ）に示すように、応力緩和層１４が形成された半導体ウェハ１１上に、スパッタにより、ＴｉＷスパッタ膜およびＣｕスパッタ膜を順次積層した後、メッキレジスト膜を塗布する。
【００３６】
そして、フォトリソグラフィー技術を用いることにより、再配置配線１５に対応する開口部をメッキレジスト膜に形成し、この開口部を介して電解銅メッキを行うことにより、Ｃｕメッキ配線層を形成する。
そして、メッキレジスト膜を除去し、Ｃｕメッキ配線層をマスクとして、Ｃｕスパッタ膜およびＴｉＷスパッタ膜を順次エッチングすることにより、Ｃｕスパッタ配線層およびＴｉＷスパッタ配線層を形成し、ＴｉＷスパッタ配線層、Ｃｕスパッタ配線層およびＣｕメッキ配線層の３層構造からなる再配置配線１５を完成させる。
【００３７】
次に、図２（ｅ）に示すように、再配置配線１５上にソルダレジスト膜１６を塗布し、フォトリソグラフィー技術を用いることにより、応力緩和層１４上で再配置配線１５を露出させる開口部１７をソルダレジスト膜１６に形成する。
そして、図２（ｆ）に示すように、この開口部１７を介して再配置配線１５に接続されたハンダボール１８を応力緩和層１４上に形成し、必要に応じて、補強樹脂を全面に塗布した後、スパッタにより、ハンダボール１８を露出させることにより、ハンダボール１８の根元を補強する。そして、ハンダボール１８が形成された半導体ウェハ１１をダイシングすることにより、半導体ウェハ１１をチップ状に切断する。
【００３８】
これにより、半導体ウェハ１１の裏面に遮光金属層１９を形成してから、半導体ウェハ１１をチップ状に切断することが可能となる。このため、複数のチップサイズパッケージの裏面に遮光金属層１９を一括して形成することが可能となり、製造工程の煩雑化を抑制しつつ、半導体チップと大きさが同一で、能動素子の特性を安定化させることが可能なチップサイズパッケージを構成することができる。
【００３９】
なお、上述した実施形態では、半導体ウェハ１１の裏面に遮光金属層１９を貼り付ける方法について説明したが、カーボンまたは黒色顔料などが混入された遮光性レジストを半導体ウェハ１１の裏面にスピンコートするようにしてもよい。
図３は、本発明の第３実施形態に係るチップサイズパッケージの製造方法を示す断面図である。なお、この第３実施形態は、ウェハレベル−チップサイズパッケージの半導体ウェハ２１の裏面に遮光テープ２９を貼り付けるようにしたものである。
【００４０】
図３（ａ）において、半導体ウェハ２１の能動面には、パッド電極２３が設けられた配線層２２が形成されている。ここで、半導体ウェハ２１としては、例えば、厚みが数百ミクロン程度の６インチウェハ、または８インチウェハなどを用いることができる。
そして、図３（ｂ）に示すように、半導体ウェハ２１の裏面をバックグラインドして、半導体ウェハ２１を薄型化した後、配線層２２およびパッド電極２３が形成された半導体ウェハ２１の能動面上に、ポリイミドなどの樹脂膜を塗布し、フォトリソグラフィー技術を用いて樹脂膜のパターニングを行うことにより、パッド電極２３が露出された応力緩和層２４を形成する。
【００４１】
次に、図３（ｃ）に示すように、応力緩和層２４が形成された半導体ウェハ２１上に、スパッタにより、ＴｉＷスパッタ膜およびＣｕスパッタ膜を順次積層した後、メッキレジスト膜を塗布する。
そして、フォトリソグラフィー技術を用いることにより、再配置配線２５に対応する開口部をメッキレジスト膜に形成し、この開口部を介して電解銅メッキを行うことにより、Ｃｕメッキ配線層を形成する。
【００４２】
そして、メッキレジスト膜を除去し、Ｃｕメッキ配線層をマスクとして、Ｃｕスパッタ膜およびＴｉＷスパッタ膜を順次エッチングすることにより、Ｃｕスパッタ配線層およびＴｉＷスパッタ配線層を形成し、再配置配線２５を完成させる。
次に、図３（ｄ）に示すように、再配置配線２５上にソルダレジスト膜２６を塗布し、フォトリソグラフィー技術を用いることにより、応力緩和層２４上で再配置配線２５を露出させる開口部２７をソルダレジスト膜２６に形成する。
【００４３】
そして、図３（ｅ）に示すように、この開口部２７を介して再配置配線２５に接続されたハンダボール２８を応力緩和層２４上に形成し、必要に応じて、補強樹脂を全面に塗布した後、スパッタにより、ハンダボール２８を露出させることにより、ハンダボール２８の根元を補強する。
次に、図３（ｆ）に示すように、特定波長の光の入射を遮断する遮光テープ２９を半導体ウェハ２１の裏面に貼り付けた後、半導体ウェハ２１をダイシングすることにより、半導体ウェハ２１をチップ状に切断する。なお、遮光テープ２９としては、例えば、カーボンまたは黒色顔料などが混入された粘着テープなどを用いることができる。
【００４４】
これにより、遮光テープ２９で半導体ウェハ２１を補強することが可能となるとともに、半導体ウェハ２１の裏面に遮光テープを貼り付けてから、半導体ウェハ２１をチップ状に切断することが可能となる。
このため、複数のチップサイズパッケージの裏面に遮光テープ２９を一括して貼り付けることが可能となるとともに、半導体ウェハ２１を薄型化した場合においても、半導体ウェハの反りやクラックなどを防止することが可能となり、製造工程の煩雑化を抑制しつつ、半導体チップと大きさが同一で、能動素子の特性を安定化させることが可能なチップサイズパッケージを安定して形成することができる。
【００４５】
また、遮光テープ２９の厚みや硬さなどを最適化することにより、半導体ウェハ２１のバックグラインド量を増やすことが可能となり、チップサイズパッケージの薄型化が可能となる。
また、遮光テープ２９と応力緩和層２４の材質を一致させるようにしてもよく、例えば、応力緩和層２４にポリイミドが用いられている場合、遮光テープ２９として、カーボンが混入されたポリイミドテープを用いることができる。
【００４６】
これにより、応力緩衝層２４による応力と遮光テープ２９による応力とを一致させることが可能となり、半導体チップの上下面にかかる応力を整合させることができる。
このため、チップサイズパッケージの裏面から半導体チップ内に光が進入することを阻止しつつ、半導体チップの反りやクラックなどを低減することが可能となり、能動素子の特性を安定化させることが可能となるとともに、半導体チップの信頼性を向上させることが可能となる。
【００４７】
なお、上述した実施形態では、半導体ウェハ２１の裏面に遮光テープ２９を貼り付ける方法について説明したが、カーボンまたは黒色顔料などが混入された遮光性樹脂を半導体ウェハ２１の裏面に塗布するようにしてもよい。
また、上述した実施形態では、応力緩和層２４を形成した後、半導体ウェハ２１の裏面に遮光テープ２９を貼り付ける方法について説明したが、半導体ウェハ２１の裏面に遮光テープ２９を貼り付ける段階は、応力緩和層２４を形成した後に限定する必要はなく、半導体ウェハ２１をチップ状に切断する前なら、どの段階でもよい。
【００４８】
図４は、本発明の第４実施形態に係るチップサイズパッケージの製造方法を示す断面図である。なお、この第４実施形態は、インクジェット法を用いることにより、ウェハレベル−チップサイズパッケージの半導体ウェハ３１の裏面に遮光インク層３９を形成するようにしたものである。
図４（ａ）において、半導体ウェハ３１の能動面には、パッド電極３３が設けられた配線層３２が形成されている。ここで、半導体ウェハ２１としては、例えば、厚みが数百ミクロン程度の６インチウェハ、または８インチウェハなどを用いることができる。
【００４９】
そして、図４（ｂ）に示すように、半導体ウェハ３１の裏面をバックグラインドして、半導体ウェハ３１を薄型化した後、配線層３２およびパッド電極３３が形成された半導体ウェハ３１の能動面上に、ポリイミドなどの樹脂膜を塗布し、フォトリソグラフィー技術を用いて樹脂膜のパターニングを行うことにより、パッド電極３３が露出された応力緩和層３４を形成する。
【００５０】
次に、図４（ｃ）に示すように、応力緩和層３４が形成された半導体ウェハ３１上に、スパッタにより、ＴｉＷスパッタ膜およびＣｕスパッタ膜を順次積層した後、メッキレジスト膜を塗布する。
そして、フォトリソグラフィー技術を用いることにより、再配置配線３５に対応する開口部をメッキレジスト膜に形成し、この開口部を介して電解銅メッキを行うことにより、Ｃｕメッキ配線層を形成する。
【００５１】
そして、メッキレジスト膜を除去し、Ｃｕメッキ配線層をマスクとして、Ｃｕスパッタ膜およびＴｉＷスパッタ膜を順次エッチングすることにより、Ｃｕスパッタ配線層およびＴｉＷスパッタ配線層を形成し、再配置配線３５を完成させる。
次に、図４（ｄ）に示すように、再配置配線３５上にソルダレジスト膜３６を塗布し、フォトリソグラフィー技術を用いることにより、応力緩和層３４上で再配置配線３５を露出させる開口部３７をソルダレジスト膜３６に形成する。
【００５２】
そして、図４（ｅ）に示すように、この開口部３７を介して再配置配線３５に接続されたハンダボール３８を応力緩和層３４上に形成し、必要に応じて、補強樹脂を全面に塗布した後、スパッタにより、ハンダボール３８を露出させることにより、ハンダボール３８の根元を補強する。
次に、図４（ｆ）に示すように、インクジェットヘッド４０を介して、特定波長の光の入射を遮断するインク４１を半導体ウェハ２１に吐出させることにより、半導体ウェハ３１の裏面に遮光インク層３９を形成した後、半導体ウェハ３１をダイシングすることにより、半導体ウェハ３１をチップ状に切断する。
【００５３】
これにより、半導体ウェハ３１に衝撃を与えることなく、大気中で半導体ウェハ３１の裏面に遮光インク層３９を形成することができ、簡易な設備で遮光インク層３９を形成することが可能となるとともに、遮光インク層３９を形成する際の半導体ウェハ３１の取り扱いを容易に行うことが可能となる。
図５（ａ）は、本発明の第５実施形態に係るチップサイズパッケージの概略構成を示す平面図、図５（ｂ）は、図５（ａ）のＢ−Ｂ線で切断した断面図である。なお、この第５実施形態は、テープレベル−チップサイズパッケージ（Ｔ−ＣＳＰ）の半導体チップ５１の裏面に遮光層５４を形成するようにしたものである。
【００５４】
図５において、半導体チップ５１の能動面にはパッド電極５２が形成され、パッド電極５２上には、バンプ電極５２が形成されている。ここで、バンプ電極としては、例えば、Ａｕバンプ電極や、ＡｕメッキされたＮｉバンプ電極またはＣｕバンプ電極などを用いることができる。
また、半導体チップ５１の裏面には、特定波長の光の入射を遮断する遮光層５４が設けられ、遮光層５４の外形は半導体チップ５１の外形と一致している。ここで、遮光層５４としては、例えば、遮光金属層、遮光テープ層、遮光樹脂層、または遮光インク層などを用いることができ、これらを組み合わせて用いるようにしてもよい。
【００５５】
一方、テープ基板５５上には配線５６が形成されるとともに、テープ基板５５の裏面にはハンダボール５８が配置されている。また、テープ基板５５内にはスルーホール配線５７が埋め込まれ、テープ基板５５上の配線５６と、テープ基板５５の裏面に配置されたハンダボール５８とは、スルーホール配線５７により接続されている。なお、テープ基板５５としては、例えば、ポリイミドフィルムやガラスエポキシ基板などを用いることができ、配線５６としては、例えば、ＮｉおよびＡｕメッキされたＣｕパターンなどを用いることができる。
【００５６】
そして、テープ基板５５上には半導体チップ５１が実装され、半導体チップ５１は、例えば、Ａｕ−Ａｕ接合などにより、バンプ電極５３を介して配線５６と接続されるとともに、半導体チップ５１の能動面は、封止樹脂５９により封止されている。
これにより、テープ基板５５を用いてチップサイズパッケージを構成した場合においても、チップサイズパッケージの裏面から半導体チップ５１内に光が進入することを阻止することができ、能動素子などの特性を安定化させることが可能となる。
【００５７】
図６は、本発明の第６実施形態に係るチップサイズパッケージの製造方法を示す断面図である。なお、この第６実施形態は、遮光層５４が形成された半導体チップ５１をテープ基板５５に実装するようにしたものである。
図６（ａ）において、半導体ウェハＷの能動面にはパッド電極５２が形成され、パッド電極５２上には、バンプ電極５２が形成されている。
【００５８】
そして、図６（ｂ）に示すように、特定波長の光の入射を遮断する遮光層５４を半導体ウェハＷの裏面に形成した後、半導体ウェハＷをダイシングすることにより、半導体ウェハＷをチップ状に切断する。
なお、半導体ウェハＷの裏面に遮光層５４を形成する方法としては、スパッタ、蒸着、メッキなどにより、半導体ウェハＷの裏面に遮光金属層を形成するようにしてもよいし、半導体ウェハＷの裏面に遮光テープ層を貼り付けるようにしてもよいし、半導体ウェハＷの裏面に遮光樹脂層を塗布するようにしてもよいし、インクジェット法により、半導体ウェハＷの裏面に遮光インク層を形成するようにしてもよい。
【００５９】
次に、図６（ｃ）に示すように、遮光層５４が形成された半導体ウェハＷをダイシングすることにより、半導体ウェハＷをチップ状に切断する。そして、遮光層５４が形成された半導体チップ５１を配線５６がテープ基板５５上に実装し、半導体チップ５１に設けられたバンプ電極５３を配線５６と接合する。
次に、図６（ｄ）に示すように、テープ基板５５の裏面にハンダボール５８を配置し、ハンダボール５８をスルーホール配線５７と接続する。
【００６０】
次に、図６（ｅ）に示すように、半導体チップ５１の周囲に封止樹脂５９を注入することにより、半導体チップ５１の能動面を封止樹脂５９により封止する。
これにより、複数の半導体チップ５１の裏面に遮光層５６４を一括して形成することが可能となり、テープ基板５５を用いてチップサイズパッケージを構成した場合においても、製造工程の煩雑化を抑制しつつ、能動素子などの特性を安定化させることが可能となる。
【００６１】
なお、上述したチップサイズパッケージは、例えば、液晶表示装置、携帯電話、携帯情報端末、ビデオカメラ、デジタルカメラ、ＭＤ（Ｍｉｎｉ Ｄｉｓｃ）プレーヤなどの電子機器に適用することができ、上述したチップサイズパッケージを用いることで、電子機器の小型・軽量化を図りつつ、電子機器を安定して動作させることが可能となる。
【図面の簡単な説明】
【図１】第１実施形態のチップサイズパッケージの構成を示す図。
【図２】第２実施形態のチップサイズパッケージの製造方法を示す図。
【図３】第３実施形態のチップサイズパッケージの製造方法を示す図。
【図４】第４実施形態のチップサイズパッケージの製造方法を示す図。
【図５】第５実施形態のチップサイズパッケージの構成を示す図。
【図６】第６実施形態のチップサイズパッケージの製造方法を示す図。
【図７】従来のチップサイズパッケージの構成を示す図。
【符号の説明】
１、１１、２１、３１、５１ 半導体ウェハ２１２、２２、３２ 配線層、３、１３、２３、３３、５２ パッド電極、４、１４、２４、３４ 応力緩和層、５、１５、２５、３５ 再配置配線、６、１６、２６、３６ ソルダレジスト層、７、１７、２７、３７ 開口部、８、１８、２８、３８、５８ ボールバンプ、９、５４ 遮光層、１９ 遮光金属層、２９ 遮光テープ、３９ 遮光インク層、４０ インクジェットヘッド、４１ 液滴、５３ バンプ電極、５５ テープ基板、５６ 配線層、５７ 貫通電極、５９ 封止樹脂
【発明の属する技術分野】
本発明は半導体装置、電子機器および半導体装置の製造方法に関し、特に、チップサイズパッケージに適用して好適なものである。
【０００２】
【従来の技術】
従来のチップサイズパッケージでは、例えば、特許文献１に開示されているように、樹脂などからなる保護層を半導体チップ全面に形成し、その保護層を介してボールバンプを半導体チップ上に形成することにより、高密度実装を図ることが行なわれている。
【０００３】
図７（ａ）は、従来のチップサイズパッケージの概略構成を示す平面図、図７（ｂ）は、図７（ａ）のＣ−Ｃ線で切断した断面図である。
図７において、半導体チップ１０１の能動面には、配線層１０２が形成され、配線層１０２にはパッド電極１０３が形成されている。また、半導体チップ１０１の能動面上には、パッド電極１０３が露出するようにして応力緩和層１０４が形成され、パッド電極１０３上には、応力緩和層１０４上に延伸された再配置配線１０５が形成されている。
【０００４】
ここで、再配置配線１０５は、例えば、ＴｉＷスパッタ配線層、Ｃｕスパッタ配線層およびＣｕメッキ配線層の３層構造から構成することができる。
また、再配置配線１０５上にはソルダレジスト膜１０６が形成され、ソルダレジスト膜１０６には、応力緩和層１０４上において再配置配線１０５を露出させる開口部１０７が形成されている。
【０００５】
また、応力緩和層１０４上には、ハンダボール１０８が配置され、ハンダボール１０８は、ソルダレジスト膜１０６に形成された開口部１０７を介して再配置配線１０５と接続されている。
【０００６】
【特許文献１】
特開平１１−３４０３６９号公報
【０００７】
【発明が解決しようとする課題】
しかしながら、従来のチップサイズパッケージでは、半導体チップ１０１の裏面が露出しており、半導体チップ１０１の裏面に入射した特定波長の光が、半導体チップ１０１内に進入するため、半導体チップ１０１に形成された能動素子などの特性が変動するという問題があった。
【０００８】
例えば、半導体チップ１０１の裏面に特定波長の光が入射すると、半導体チップ１０１内でキャリアが発生する。このため、半導体チップ１０１に形成されたキャパシタの電荷量が変動し、半導体チップ１０１に形成されたＩＣが誤動作したり、半導体チップ１０１に形成されたメモリのキャリアが消失し、メモリの記憶データが変化したりするという問題があった。
【０００９】
そこで、本発明の目的は、半導体チップの裏面を通して半導体チップ内に光が進入することを阻止することが可能な半導体装置、電子機器および半導体装置の製造方法を提供することである。
【００１０】
【課題を解決するための手段】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、フェースダウン実装される半導体チップの裏面に遮光層が形成されていることを特徴とする。
これにより、半導体チップの裏面から光が入射することを阻止することができ、半導体チップをフェースダウン実装した場合においても、半導体チップに形成された能動素子などの特性が変動することを防止することができる。
【００１１】
また、本発明の一態様に係る半導体装置によれば、パッド電極に接続された能動領域が形成された半導体チップと、前記能動領域上に形成された応力緩衝層と、前記応力緩衝層上に形成されたバンプ電極と、前記バンプ電極と前記パッド電極とを接続する再配置配線層と、前記再配置配線層上に形成された保護層と、前記半導体チップの裏面に形成された遮光層とを備えることを特徴とする。
【００１２】
これにより、チップサイズパッケージの裏面から半導体チップ内に光が進入することを阻止することができ、半導体チップと大きさが同一で、能動素子などの特性を安定化させることが可能なチップサイズパッケージを構成することができる。
また、本発明の一態様に係る半導体装置によれば、前記遮光層と前記応力緩衝層の材質は等しいことを特徴とする。
【００１３】
これにより、応力緩衝層による応力と遮光層による応力とを一致させることが可能となり、半導体チップの上下面にかかる応力を整合させることができる。
このため、チップサイズパッケージの裏面から半導体チップ内に光が進入することを阻止しつつ、半導体チップの反りやクラックなどを低減することが可能となり、能動素子の特性を安定化させることが可能となるとともに、半導体チップの信頼性を向上させることが可能となる。
【００１４】
また、本発明の一態様に係る半導体装置によれば、前記遮光層と前記半導体チップの外形は等しいことを特徴とする。
これにより、チップサイズパッケージの大きさを変更することなく、半導体チップの裏面を通して半導体チップ内に光が進入することを阻止することができ、半導体装置の小型化を可能としつつ、半導体チップに形成された能動素子などの特性変動を防止することができる。
【００１５】
また、本発明の一態様に係る半導体装置によれば、バンプ電極が形成された半導体チップと、前記バンプ電極を介し、前記半導体チップがフェースダウン実装されたテープ基板と、前記テープ基板の裏面に設けられた端子電極と、前記テープ基板に形成され、前記バンプ電極と前記端子電極とを接続する配線層と、前記半導体チップの能動面を封止する封止樹脂と、前記半導体チップの裏面に設けられた遮光層を備えることを特徴とする。
【００１６】
これにより、テープ基板を用いてチップサイズパッケージを構成した場合においても、チップサイズパッケージの裏面から半導体チップ内に光が進入することを阻止することができ、能動素子などの特性を安定化させることが可能となる。
また、本発明の一態様に係る半導体装置によれば、前記遮光層は、遮光金属層、遮光テープ層、遮光樹脂層、遮光レジスト層、または遮光インク層であることを特徴とする。
【００１７】
これにより、様々の方法を用いて、半導体チップの裏面に遮光層を形成することができ、製造工程の最適化を図ることが可能となる。
また、本発明の一態様に係る電子機器によれば、フェースダウン実装された半導体チップと、前記半導体チップの裏面に形成された遮光層と、前記半導体チップに接続された電子部品とを備えることを特徴とする。
【００１８】
これにより、半導体チップに形成された能動素子などの特性変動を防止することができ、電子機器の動作の安定化を図ることが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、パッド電極に接続された能動領域が形成された半導体ウェハの裏面を薄型化する工程と、前記薄型化された半導体ウェハの裏面に遮光金属層を形成する工程と、前記半導体ウェハの能動領域上に応力緩衝層を形成する工程と、前記応力緩衝層をパターニングすることにより、前記パッド電極を露出させる工程と、前記パッド電極から前記応力緩衝層上に延伸された再配置配線層を形成する工程と、前記再配置配線層上に保護層を形成する工程と、前記保護層をパターニングすることにより、前記再配置配線層を露出させる開口部を形成する工程と、前記開口部を介して前記再配置配線層に接続されるバンプ電極を前記応力緩衝層上に形成する工程と、前記半導体ウェハをチップ状に切断する工程とを備えることを特徴とする。
【００１９】
これにより、半導体ウェハの裏面に遮光金属層を形成してから、半導体ウェハをチップ状に切断することが可能となる。このため、複数のチップサイズパッケージの裏面に遮光層を一括して形成することが可能となり、製造工程の煩雑化を抑制しつつ、半導体チップと大きさが同一で、能動素子の特性を安定化させることが可能なチップサイズパッケージを構成することができる。
【００２０】
また、本発明の一態様に係る半導体装置の製造方法によれば、パッド電極に接続された能動領域が形成された半導体ウェハの裏面を薄型化する工程と、前記半導体ウェハの能動領域上に応力緩衝層を形成する工程と、前記応力緩衝層をパターニングすることにより、前記パッド電極を露出させる工程と、前記パッド電極から前記応力緩衝層上に延伸された再配置配線層を形成する工程と、前記再配置配線層上に保護層を形成する工程と、前記保護層をパターニングすることにより、前記再配置配線層を露出させる開口部を形成する工程と、前記開口部を介して前記再配置配線層に接続されるバンプ電極を前記応力緩衝層上に形成する工程と、前記半導体ウェハの裏面に遮光テープを貼り付ける工程と、前記遮光テープが貼り付けられた半導体ウェハをチップ状に切断する工程とを備えることを特徴とする。
【００２１】
これにより、遮光テープで半導体ウェハを補強することが可能となるとともに、半導体ウェハの裏面に遮光テープを貼り付けてから、半導体ウェハをチップ状に切断することが可能となる。
このため、複数のチップサイズパッケージの裏面に遮光層を一括して形成することが可能となるとともに、半導体ウェハを薄型化した場合においても、半導体ウェハの反りやクラックなどを防止することが可能となり、製造工程の煩雑化を抑制しつつ、半導体チップと大きさが同一で、能動素子の特性を安定化させることが可能なチップサイズパッケージを安定して形成することができる。
【００２２】
また、本発明の一態様に係る半導体装置の製造方法によれば、パッド電極に接続された能動領域が形成された半導体ウェハの裏面を薄型化する工程と、前記半導体ウェハの能動領域上に応力緩衝層を形成する工程と、前記応力緩衝層をパターニングすることにより、前記パッド電極を露出させる工程と、前記パッド電極から前記応力緩衝層上に延伸された再配置配線層を形成する工程と、前記再配置配線層上に保護層を形成する工程と、前記保護層をパターニングすることにより、前記再配置配線層を露出させる開口部を形成する工程と、前記開口部を介して前記再配置配線層に接続されるバンプ電極を前記応力緩衝層上に形成する工程と、前記半導体ウェハの裏面に遮光性樹脂を塗布する工程と、前記遮光性樹脂が塗布された半導体ウェハをチップ状に切断する工程とを備えることを特徴とする。
【００２３】
これにより、応力緩衝層による半導体チップにかかる応力を遮光性樹脂で打ち消すことが可能となるとともに、半導体ウェハの裏面に遮光性樹脂を塗布してから、半導体ウェハをチップ状に切断することが可能となる。
このため、複数のチップサイズパッケージの裏面に遮光層を一括して形成することが可能となるとともに、半導体チップを薄型化した場合においても、半導体チップの反りやクラックなどを防止することが可能となり、製造工程の煩雑化を抑制しつつ、能動素子の特性の安定化および半導体チップの信頼性の向上を図ることが可能なチップサイズパッケージを形成することができる。
【００２４】
また、本発明の一態様に係る半導体装置の製造方法によれば、パッド電極に接続された能動領域が形成された半導体ウェハの裏面を薄型化する工程と、前記半導体ウェハの能動領域上に応力緩衝層を形成する工程と、前記応力緩衝層をパターニングすることにより、前記パッド電極を露出させる工程と、前記パッド電極から前記応力緩衝層上に延伸された再配置配線層を形成する工程と、前記再配置配線層上に保護層を形成する工程と、前記保護層をパターニングすることにより、前記再配置配線層を露出させる開口部を形成する工程と、前記開口部を介して前記再配置配線層に接続されるバンプ電極を前記応力緩衝層上に形成する工程と、前記半導体ウェハの裏面に遮光インクを吐出させることにより、前記半導体ウェハの裏面に遮光インク層を形成する工程と、前記遮光インク層が形成された半導体ウェハをチップ状に切断する工程とを備えることを特徴とする。
【００２５】
これにより、半導体ウェハに衝撃を与えることなく、大気中で半導体ウェハの裏面に遮光層を形成することができ、簡易な設備で遮光層を形成することが可能となるとともに、遮光層を形成する際の半導体ウェハの取り扱いを容易に行うことが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体ウェハの能動面にバンプ電極を形成する工程と、前記半導体ウェハの裏面に遮光層を形成する工程と、前記遮光層が形成された半導体ウェハをチップ状に切断する工程と、前記チップ状に切断された半導体チップをテープ基板上に実装する工程と、前記テープ基板上に実装された半導体チップの能動面を樹脂封止する工程とを備えることを特徴とする。
【００２６】
これにより、複数の半導体チップの裏面に遮光層を一括して形成することが可能となり、テープ基板を用いてチップサイズパッケージを構成した場合においても、製造工程の煩雑化を抑制しつつ、能動素子などの特性を安定化させることが可能となる。
【００２７】
【発明の実施の形態】
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図１（ａ）は、本発明の第１実施形態に係るチップサイズパッケージの概略構成を示す平面図、図１（ｂ）は、図１（ａ）のＡ−Ａ線で切断した断面図である。なお、この第１実施形態は、ウェハレベル−チップサイズパッケージ（Ｗ−ＣＳＰ）の半導体チップ１の裏面に遮光層９を設けるようにしたものである。
【００２８】
図１において、半導体チップ１の能動面には配線層２が形成され、配線層２にはパッド電極３が形成されている。また、半導体チップ１の能動面上には、パッド電極３が露出するようにして応力緩和層４が形成され、パッド電極３上には、応力緩和層４上に延伸された再配置配線５が形成されている。
なお、応力緩和層４としては、例えば、ポリイミド樹脂、エポキシ樹脂、シリコーン樹脂などを用いることができ、特に、応力緩和機能を付加しつつ、ハンダ溶融時の耐熱性を持たせるためには、オレフィン系のポリイミド樹脂を用いることが好ましい。また、再配置配線５は、例えば、ＴｉＷスパッタ配線層、Ｃｕスパッタ配線層およびＣｕメッキ配線層の３層構造から構成することができる。
【００２９】
また、再配置配線５上にはソルダレジスト膜６が形成され、ソルダレジスト膜６には、応力緩和層４上において再配置配線５を露出させる開口部７が形成されている。
また、応力緩和層４上には、ハンダボール８が配置され、ハンダボール８は、ソルダレジスト膜６に形成された開口部７を介して再配置配線５と接続されている。
【００３０】
また、半導体チップ１の裏面には、特定波長の光の入射を遮断する遮光層９が設けられ、遮光層９の外形は半導体チップ１の外形と一致している。ここで、遮光層９としては、例えば、遮光金属層、遮光テープ層、遮光樹脂層、遮光レジスト層、または遮光インク層などを用いることができ、これらを組み合わせて用いるようにしてもよい。
【００３１】
これにより、半導体チップ１の裏面から特定波長の光が入射することを阻止することができ、半導体チップ１をフェースダウン実装した場合においても、半導体チップ１に形成された能動素子などの特性変動を防止することができる。
また、遮光層９の外形を半導体チップ１の外形と一致させることにより、半導体チップ１と大きさを等しく保ったままで、能動素子などの特性を安定化させることが可能なチップサイズパッケージを構成することができる。
【００３２】
図２は、本発明の第２実施形態に係るチップサイズパッケージの製造方法を示す断面図である。なお、この第２実施形態は、ウェハレベル−チップサイズパッケージの半導体ウェハ１１の裏面に遮光金属層１９を形成するようにしたものである。
図２（ａ）において、半導体ウェハ１１の能動面には、パッド電極１３が設けられた配線層１２が形成されている。ここで、半導体ウェハ１１としては、例えば、厚みが数百ミクロン程度の６インチウェハ、または８インチウェハなどを用いることができる。
【００３３】
そして、図２（ｂ）に示すように、半導体ウェハ１１の裏面をバックグラインドして、半導体ウェハ１１を薄型化した後、スパッタ、蒸着、またはメッキなどの方法を用いることにより、特定波長の光の入射を遮断する遮光金属層１９を半導体ウェハ１１の裏面に形成する。
例えば、遮光金属層１９の形成方法としては、スパッタとメッキとの組み合わせを用いる方法、または金属箔を接着剤で貼り付ける方法などを用いることができる。
【００３４】
ここで、スパッタとメッキとの組み合わせを用いる方法では、ＴｉＷスパッタ、ＣｕスパッタおよびＣｕメッキを組み合わせる方法、クロムスパッタ、ＣｕスパッタおよびＣｕメッキを組み合わせる方法、Ｎｉスパッタ、ＣｕスパッタおよびＣｕメッキを組み合わせる方法などを挙げることができる。
また、金属箔を接着剤で貼り付ける方法では、Ｃｕ箔、ステンレス（ＳＵＳ）箔、または４２アロイ箔などをエポキシ系接着剤で貼り付ける方法などを挙げることができる。
【００３５】
次に、図２（ｃ）に示すように、配線層１２およびパッド電極１３が形成された半導体ウェハ１１の能動面上に、ポリイミドなどの樹脂膜を塗布し、フォトリソグラフィー技術を用いて樹脂膜のパターニングを行うことにより、パッド電極１３が露出された応力緩和層１４を形成する。
次に、図２（ｄ）に示すように、応力緩和層１４が形成された半導体ウェハ１１上に、スパッタにより、ＴｉＷスパッタ膜およびＣｕスパッタ膜を順次積層した後、メッキレジスト膜を塗布する。
【００３６】
そして、フォトリソグラフィー技術を用いることにより、再配置配線１５に対応する開口部をメッキレジスト膜に形成し、この開口部を介して電解銅メッキを行うことにより、Ｃｕメッキ配線層を形成する。
そして、メッキレジスト膜を除去し、Ｃｕメッキ配線層をマスクとして、Ｃｕスパッタ膜およびＴｉＷスパッタ膜を順次エッチングすることにより、Ｃｕスパッタ配線層およびＴｉＷスパッタ配線層を形成し、ＴｉＷスパッタ配線層、Ｃｕスパッタ配線層およびＣｕメッキ配線層の３層構造からなる再配置配線１５を完成させる。
【００３７】
次に、図２（ｅ）に示すように、再配置配線１５上にソルダレジスト膜１６を塗布し、フォトリソグラフィー技術を用いることにより、応力緩和層１４上で再配置配線１５を露出させる開口部１７をソルダレジスト膜１６に形成する。
そして、図２（ｆ）に示すように、この開口部１７を介して再配置配線１５に接続されたハンダボール１８を応力緩和層１４上に形成し、必要に応じて、補強樹脂を全面に塗布した後、スパッタにより、ハンダボール１８を露出させることにより、ハンダボール１８の根元を補強する。そして、ハンダボール１８が形成された半導体ウェハ１１をダイシングすることにより、半導体ウェハ１１をチップ状に切断する。
【００３８】
これにより、半導体ウェハ１１の裏面に遮光金属層１９を形成してから、半導体ウェハ１１をチップ状に切断することが可能となる。このため、複数のチップサイズパッケージの裏面に遮光金属層１９を一括して形成することが可能となり、製造工程の煩雑化を抑制しつつ、半導体チップと大きさが同一で、能動素子の特性を安定化させることが可能なチップサイズパッケージを構成することができる。
【００３９】
なお、上述した実施形態では、半導体ウェハ１１の裏面に遮光金属層１９を貼り付ける方法について説明したが、カーボンまたは黒色顔料などが混入された遮光性レジストを半導体ウェハ１１の裏面にスピンコートするようにしてもよい。
図３は、本発明の第３実施形態に係るチップサイズパッケージの製造方法を示す断面図である。なお、この第３実施形態は、ウェハレベル−チップサイズパッケージの半導体ウェハ２１の裏面に遮光テープ２９を貼り付けるようにしたものである。
【００４０】
図３（ａ）において、半導体ウェハ２１の能動面には、パッド電極２３が設けられた配線層２２が形成されている。ここで、半導体ウェハ２１としては、例えば、厚みが数百ミクロン程度の６インチウェハ、または８インチウェハなどを用いることができる。
そして、図３（ｂ）に示すように、半導体ウェハ２１の裏面をバックグラインドして、半導体ウェハ２１を薄型化した後、配線層２２およびパッド電極２３が形成された半導体ウェハ２１の能動面上に、ポリイミドなどの樹脂膜を塗布し、フォトリソグラフィー技術を用いて樹脂膜のパターニングを行うことにより、パッド電極２３が露出された応力緩和層２４を形成する。
【００４１】
次に、図３（ｃ）に示すように、応力緩和層２４が形成された半導体ウェハ２１上に、スパッタにより、ＴｉＷスパッタ膜およびＣｕスパッタ膜を順次積層した後、メッキレジスト膜を塗布する。
そして、フォトリソグラフィー技術を用いることにより、再配置配線２５に対応する開口部をメッキレジスト膜に形成し、この開口部を介して電解銅メッキを行うことにより、Ｃｕメッキ配線層を形成する。
【００４２】
そして、メッキレジスト膜を除去し、Ｃｕメッキ配線層をマスクとして、Ｃｕスパッタ膜およびＴｉＷスパッタ膜を順次エッチングすることにより、Ｃｕスパッタ配線層およびＴｉＷスパッタ配線層を形成し、再配置配線２５を完成させる。
次に、図３（ｄ）に示すように、再配置配線２５上にソルダレジスト膜２６を塗布し、フォトリソグラフィー技術を用いることにより、応力緩和層２４上で再配置配線２５を露出させる開口部２７をソルダレジスト膜２６に形成する。
【００４３】
そして、図３（ｅ）に示すように、この開口部２７を介して再配置配線２５に接続されたハンダボール２８を応力緩和層２４上に形成し、必要に応じて、補強樹脂を全面に塗布した後、スパッタにより、ハンダボール２８を露出させることにより、ハンダボール２８の根元を補強する。
次に、図３（ｆ）に示すように、特定波長の光の入射を遮断する遮光テープ２９を半導体ウェハ２１の裏面に貼り付けた後、半導体ウェハ２１をダイシングすることにより、半導体ウェハ２１をチップ状に切断する。なお、遮光テープ２９としては、例えば、カーボンまたは黒色顔料などが混入された粘着テープなどを用いることができる。
【００４４】
これにより、遮光テープ２９で半導体ウェハ２１を補強することが可能となるとともに、半導体ウェハ２１の裏面に遮光テープを貼り付けてから、半導体ウェハ２１をチップ状に切断することが可能となる。
このため、複数のチップサイズパッケージの裏面に遮光テープ２９を一括して貼り付けることが可能となるとともに、半導体ウェハ２１を薄型化した場合においても、半導体ウェハの反りやクラックなどを防止することが可能となり、製造工程の煩雑化を抑制しつつ、半導体チップと大きさが同一で、能動素子の特性を安定化させることが可能なチップサイズパッケージを安定して形成することができる。
【００４５】
また、遮光テープ２９の厚みや硬さなどを最適化することにより、半導体ウェハ２１のバックグラインド量を増やすことが可能となり、チップサイズパッケージの薄型化が可能となる。
また、遮光テープ２９と応力緩和層２４の材質を一致させるようにしてもよく、例えば、応力緩和層２４にポリイミドが用いられている場合、遮光テープ２９として、カーボンが混入されたポリイミドテープを用いることができる。
【００４６】
これにより、応力緩衝層２４による応力と遮光テープ２９による応力とを一致させることが可能となり、半導体チップの上下面にかかる応力を整合させることができる。
このため、チップサイズパッケージの裏面から半導体チップ内に光が進入することを阻止しつつ、半導体チップの反りやクラックなどを低減することが可能となり、能動素子の特性を安定化させることが可能となるとともに、半導体チップの信頼性を向上させることが可能となる。
【００４７】
なお、上述した実施形態では、半導体ウェハ２１の裏面に遮光テープ２９を貼り付ける方法について説明したが、カーボンまたは黒色顔料などが混入された遮光性樹脂を半導体ウェハ２１の裏面に塗布するようにしてもよい。
また、上述した実施形態では、応力緩和層２４を形成した後、半導体ウェハ２１の裏面に遮光テープ２９を貼り付ける方法について説明したが、半導体ウェハ２１の裏面に遮光テープ２９を貼り付ける段階は、応力緩和層２４を形成した後に限定する必要はなく、半導体ウェハ２１をチップ状に切断する前なら、どの段階でもよい。
【００４８】
図４は、本発明の第４実施形態に係るチップサイズパッケージの製造方法を示す断面図である。なお、この第４実施形態は、インクジェット法を用いることにより、ウェハレベル−チップサイズパッケージの半導体ウェハ３１の裏面に遮光インク層３９を形成するようにしたものである。
図４（ａ）において、半導体ウェハ３１の能動面には、パッド電極３３が設けられた配線層３２が形成されている。ここで、半導体ウェハ２１としては、例えば、厚みが数百ミクロン程度の６インチウェハ、または８インチウェハなどを用いることができる。
【００４９】
そして、図４（ｂ）に示すように、半導体ウェハ３１の裏面をバックグラインドして、半導体ウェハ３１を薄型化した後、配線層３２およびパッド電極３３が形成された半導体ウェハ３１の能動面上に、ポリイミドなどの樹脂膜を塗布し、フォトリソグラフィー技術を用いて樹脂膜のパターニングを行うことにより、パッド電極３３が露出された応力緩和層３４を形成する。
【００５０】
次に、図４（ｃ）に示すように、応力緩和層３４が形成された半導体ウェハ３１上に、スパッタにより、ＴｉＷスパッタ膜およびＣｕスパッタ膜を順次積層した後、メッキレジスト膜を塗布する。
そして、フォトリソグラフィー技術を用いることにより、再配置配線３５に対応する開口部をメッキレジスト膜に形成し、この開口部を介して電解銅メッキを行うことにより、Ｃｕメッキ配線層を形成する。
【００５１】
そして、メッキレジスト膜を除去し、Ｃｕメッキ配線層をマスクとして、Ｃｕスパッタ膜およびＴｉＷスパッタ膜を順次エッチングすることにより、Ｃｕスパッタ配線層およびＴｉＷスパッタ配線層を形成し、再配置配線３５を完成させる。
次に、図４（ｄ）に示すように、再配置配線３５上にソルダレジスト膜３６を塗布し、フォトリソグラフィー技術を用いることにより、応力緩和層３４上で再配置配線３５を露出させる開口部３７をソルダレジスト膜３６に形成する。
【００５２】
そして、図４（ｅ）に示すように、この開口部３７を介して再配置配線３５に接続されたハンダボール３８を応力緩和層３４上に形成し、必要に応じて、補強樹脂を全面に塗布した後、スパッタにより、ハンダボール３８を露出させることにより、ハンダボール３８の根元を補強する。
次に、図４（ｆ）に示すように、インクジェットヘッド４０を介して、特定波長の光の入射を遮断するインク４１を半導体ウェハ２１に吐出させることにより、半導体ウェハ３１の裏面に遮光インク層３９を形成した後、半導体ウェハ３１をダイシングすることにより、半導体ウェハ３１をチップ状に切断する。
【００５３】
これにより、半導体ウェハ３１に衝撃を与えることなく、大気中で半導体ウェハ３１の裏面に遮光インク層３９を形成することができ、簡易な設備で遮光インク層３９を形成することが可能となるとともに、遮光インク層３９を形成する際の半導体ウェハ３１の取り扱いを容易に行うことが可能となる。
図５（ａ）は、本発明の第５実施形態に係るチップサイズパッケージの概略構成を示す平面図、図５（ｂ）は、図５（ａ）のＢ−Ｂ線で切断した断面図である。なお、この第５実施形態は、テープレベル−チップサイズパッケージ（Ｔ−ＣＳＰ）の半導体チップ５１の裏面に遮光層５４を形成するようにしたものである。
【００５４】
図５において、半導体チップ５１の能動面にはパッド電極５２が形成され、パッド電極５２上には、バンプ電極５２が形成されている。ここで、バンプ電極としては、例えば、Ａｕバンプ電極や、ＡｕメッキされたＮｉバンプ電極またはＣｕバンプ電極などを用いることができる。
また、半導体チップ５１の裏面には、特定波長の光の入射を遮断する遮光層５４が設けられ、遮光層５４の外形は半導体チップ５１の外形と一致している。ここで、遮光層５４としては、例えば、遮光金属層、遮光テープ層、遮光樹脂層、または遮光インク層などを用いることができ、これらを組み合わせて用いるようにしてもよい。
【００５５】
一方、テープ基板５５上には配線５６が形成されるとともに、テープ基板５５の裏面にはハンダボール５８が配置されている。また、テープ基板５５内にはスルーホール配線５７が埋め込まれ、テープ基板５５上の配線５６と、テープ基板５５の裏面に配置されたハンダボール５８とは、スルーホール配線５７により接続されている。なお、テープ基板５５としては、例えば、ポリイミドフィルムやガラスエポキシ基板などを用いることができ、配線５６としては、例えば、ＮｉおよびＡｕメッキされたＣｕパターンなどを用いることができる。
【００５６】
そして、テープ基板５５上には半導体チップ５１が実装され、半導体チップ５１は、例えば、Ａｕ−Ａｕ接合などにより、バンプ電極５３を介して配線５６と接続されるとともに、半導体チップ５１の能動面は、封止樹脂５９により封止されている。
これにより、テープ基板５５を用いてチップサイズパッケージを構成した場合においても、チップサイズパッケージの裏面から半導体チップ５１内に光が進入することを阻止することができ、能動素子などの特性を安定化させることが可能となる。
【００５７】
図６は、本発明の第６実施形態に係るチップサイズパッケージの製造方法を示す断面図である。なお、この第６実施形態は、遮光層５４が形成された半導体チップ５１をテープ基板５５に実装するようにしたものである。
図６（ａ）において、半導体ウェハＷの能動面にはパッド電極５２が形成され、パッド電極５２上には、バンプ電極５２が形成されている。
【００５８】
そして、図６（ｂ）に示すように、特定波長の光の入射を遮断する遮光層５４を半導体ウェハＷの裏面に形成した後、半導体ウェハＷをダイシングすることにより、半導体ウェハＷをチップ状に切断する。
なお、半導体ウェハＷの裏面に遮光層５４を形成する方法としては、スパッタ、蒸着、メッキなどにより、半導体ウェハＷの裏面に遮光金属層を形成するようにしてもよいし、半導体ウェハＷの裏面に遮光テープ層を貼り付けるようにしてもよいし、半導体ウェハＷの裏面に遮光樹脂層を塗布するようにしてもよいし、インクジェット法により、半導体ウェハＷの裏面に遮光インク層を形成するようにしてもよい。
【００５９】
次に、図６（ｃ）に示すように、遮光層５４が形成された半導体ウェハＷをダイシングすることにより、半導体ウェハＷをチップ状に切断する。そして、遮光層５４が形成された半導体チップ５１を配線５６がテープ基板５５上に実装し、半導体チップ５１に設けられたバンプ電極５３を配線５６と接合する。
次に、図６（ｄ）に示すように、テープ基板５５の裏面にハンダボール５８を配置し、ハンダボール５８をスルーホール配線５７と接続する。
【００６０】
次に、図６（ｅ）に示すように、半導体チップ５１の周囲に封止樹脂５９を注入することにより、半導体チップ５１の能動面を封止樹脂５９により封止する。
これにより、複数の半導体チップ５１の裏面に遮光層５６４を一括して形成することが可能となり、テープ基板５５を用いてチップサイズパッケージを構成した場合においても、製造工程の煩雑化を抑制しつつ、能動素子などの特性を安定化させることが可能となる。
【００６１】
なお、上述したチップサイズパッケージは、例えば、液晶表示装置、携帯電話、携帯情報端末、ビデオカメラ、デジタルカメラ、ＭＤ（Ｍｉｎｉ Ｄｉｓｃ）プレーヤなどの電子機器に適用することができ、上述したチップサイズパッケージを用いることで、電子機器の小型・軽量化を図りつつ、電子機器を安定して動作させることが可能となる。
【図面の簡単な説明】
【図１】第１実施形態のチップサイズパッケージの構成を示す図。
【図２】第２実施形態のチップサイズパッケージの製造方法を示す図。
【図３】第３実施形態のチップサイズパッケージの製造方法を示す図。
【図４】第４実施形態のチップサイズパッケージの製造方法を示す図。
【図５】第５実施形態のチップサイズパッケージの構成を示す図。
【図６】第６実施形態のチップサイズパッケージの製造方法を示す図。
【図７】従来のチップサイズパッケージの構成を示す図。
【符号の説明】
１、１１、２１、３１、５１ 半導体ウェハ２１２、２２、３２ 配線層、３、１３、２３、３３、５２ パッド電極、４、１４、２４、３４ 応力緩和層、５、１５、２５、３５ 再配置配線、６、１６、２６、３６ ソルダレジスト層、７、１７、２７、３７ 開口部、８、１８、２８、３８、５８ ボールバンプ、９、５４ 遮光層、１９ 遮光金属層、２９ 遮光テープ、３９ 遮光インク層、４０ インクジェットヘッド、４１ 液滴、５３ バンプ電極、５５ テープ基板、５６ 配線層、５７ 貫通電極、５９ 封止樹脂
Claims (12)
- フェースダウン実装される半導体チップの裏面に遮光層が形成されていることを特徴とする半導体装置。
- パッド電極に接続された能動領域が形成された半導体チップと、
前記能動領域上に形成された応力緩衝層と、
前記応力緩衝層上に形成されたバンプ電極と、
前記バンプ電極と前記パッド電極とを接続する再配置配線層と、
前記再配置配線層上に形成された保護層と、
前記半導体チップの裏面に形成された遮光層とを備えることを特徴とする半導体装置。 - 前記遮光層と前記応力緩衝層の材質は等しいことを特徴とする請求項２記載の半導体装置。
- 前記遮光層と前記半導体チップの外形は等しいことを特徴とする請求項２または３記載の半導体装置。
- バンプ電極が形成された半導体チップと、
前記バンプ電極を介し、前記半導体チップがフェースダウン実装されたテープ基板と、
前記テープ基板の裏面に設けられた端子電極と、
前記テープ基板に形成され、前記バンプ電極と前記端子電極とを接続する配線層と、
前記半導体チップの能動面を封止する封止樹脂と、
前記半導体チップの裏面に設けられた遮光層を備えることを特徴とする半導体装置。 - 前記遮光層は、遮光金属層、遮光テープ層、遮光樹脂層、遮光レジスト層または遮光インク層であることを特徴とする請求項１〜５のいずれか１項記載の半導体装置。
- フェースダウン実装された半導体チップと、
前記半導体チップの裏面に形成された遮光層と、
前記半導体チップに接続された電子部品とを備えることを特徴とする電子機器。 - パッド電極に接続された能動領域が形成された半導体ウェハの裏面を薄型化する工程と、
前記薄型化された半導体ウェハの裏面に遮光金属層を形成する工程と、
前記半導体ウェハの能動領域上に応力緩衝層を形成する工程と、
前記応力緩衝層をパターニングすることにより、前記パッド電極を露出させる工程と、
前記パッド電極から前記応力緩衝層上に延伸された再配置配線層を形成する工程と、
前記再配置配線層上に保護層を形成する工程と、
前記保護層をパターニングすることにより、前記再配置配線層を露出させる開口部を形成する工程と、
前記開口部を介して前記再配置配線層に接続されるバンプ電極を前記応力緩衝層上に形成する工程と、
前記バンプ電極が形成された半導体ウェハをチップ状に切断する工程とを備えることを特徴とする半導体装置の製造方法。 - パッド電極に接続された能動領域が形成された半導体ウェハの裏面を薄型化する工程と、
前記半導体ウェハの能動領域上に応力緩衝層を形成する工程と、
前記応力緩衝層をパターニングすることにより、前記パッド電極を露出させる工程と、
前記パッド電極から前記応力緩衝層上に延伸された再配置配線層を形成する工程と、
前記再配置配線層上に保護層を形成する工程と、
前記保護層をパターニングすることにより、前記再配置配線層を露出させる開口部を形成する工程と、
前記開口部を介して前記再配置配線層に接続されるバンプ電極を前記応力緩衝層上に形成する工程と、
前記半導体ウェハの裏面に遮光テープを貼り付ける工程と、
前記遮光テープが貼り付けられた半導体ウェハをチップ状に切断する工程とを備えることを特徴とする半導体装置の製造方法。 - パッド電極に接続された能動領域が形成された半導体ウェハの裏面を薄型化する工程と、
前記半導体ウェハの能動領域上に応力緩衝層を形成する工程と、
前記応力緩衝層をパターニングすることにより、前記パッド電極を露出させる工程と、
前記パッド電極から前記応力緩衝層上に延伸された再配置配線層を形成する工程と、
前記再配置配線層上に保護層を形成する工程と、
前記保護層をパターニングすることにより、前記再配置配線層を露出させる開口部を形成する工程と、
前記開口部を介して前記再配置配線層に接続されるバンプ電極を前記応力緩衝層上に形成する工程と、
前記半導体ウェハの裏面に遮光性樹脂を塗布する工程と、
前記遮光性樹脂が塗布された半導体ウェハをチップ状に切断する工程とを備えることを特徴とする半導体装置の製造方法。 - パッド電極に接続された能動領域が形成された半導体ウェハの裏面を薄型化する工程と、
前記半導体ウェハの能動領域上に応力緩衝層を形成する工程と、
前記応力緩衝層をパターニングすることにより、前記パッド電極を露出させる工程と、
前記パッド電極から前記応力緩衝層上に延伸された再配置配線層を形成する工程と、
前記再配置配線層上に保護層を形成する工程と、
前記保護層をパターニングすることにより、前記再配置配線層を露出させる開口部を形成する工程と、
前記開口部を介して前記再配置配線層に接続されるバンプ電極を前記応力緩衝層上に形成する工程と、
前記半導体ウェハの裏面に遮光インクを吐出させることにより、前記半導体ウェハの裏面に遮光インク層を形成する工程と、
前記遮光インク層が形成された半導体ウェハをチップ状に切断する工程とを備えることを特徴とする半導体装置の製造方法。 - 半導体ウェハの能動面にバンプ電極を形成する工程と、
前記半導体ウェハの裏面に遮光層を形成する工程と、
前記遮光層が形成された半導体ウェハをチップ状に切断する工程と、
前記チップ状に切断された半導体チップをテープ基板上に実装する工程と、
前記テープ基板上に実装された半導体チップの能動面を樹脂封止する工程とを備えることを特徴とする半導体装置の製造方法。
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Cited By (7)
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|---|---|---|---|---|
| JP2007528120A (ja) * | 2003-07-03 | 2007-10-04 | テッセラ テクノロジーズ ハンガリー コルラートルト フェレロェセーギュー タールシャシャーグ | 集積回路装置をパッケージングする方法及び装置 |
| JP2008153630A (ja) * | 2006-11-22 | 2008-07-03 | Seiko Epson Corp | 半導体装置の製造方法 |
| JP2008153629A (ja) * | 2006-11-22 | 2008-07-03 | Seiko Epson Corp | 半導体装置の製造方法 |
| US7615474B2 (en) | 2006-11-22 | 2009-11-10 | Seiko Epson Corporation | Method for manufacturing semiconductor device with reduced damage to metal wiring layer |
| US8143173B2 (en) | 2006-11-22 | 2012-03-27 | Seiko Epson Corporation | Method for manufacturing semiconductor device |
| KR101764024B1 (ko) * | 2014-12-19 | 2017-08-01 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 웨이퍼 구조물 및 웨이퍼 다이싱 방법 |
| CN116705816A (zh) * | 2023-07-28 | 2023-09-05 | 甬矽半导体(宁波)有限公司 | 芯片封装结构和芯片封装结构的制备方法 |
-
2003
- 2003-02-07 JP JP2003030359A patent/JP2004241673A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007528120A (ja) * | 2003-07-03 | 2007-10-04 | テッセラ テクノロジーズ ハンガリー コルラートルト フェレロェセーギュー タールシャシャーグ | 集積回路装置をパッケージングする方法及び装置 |
| JP2008153630A (ja) * | 2006-11-22 | 2008-07-03 | Seiko Epson Corp | 半導体装置の製造方法 |
| JP2008153629A (ja) * | 2006-11-22 | 2008-07-03 | Seiko Epson Corp | 半導体装置の製造方法 |
| US7615474B2 (en) | 2006-11-22 | 2009-11-10 | Seiko Epson Corporation | Method for manufacturing semiconductor device with reduced damage to metal wiring layer |
| US8143173B2 (en) | 2006-11-22 | 2012-03-27 | Seiko Epson Corporation | Method for manufacturing semiconductor device |
| KR101764024B1 (ko) * | 2014-12-19 | 2017-08-01 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 웨이퍼 구조물 및 웨이퍼 다이싱 방법 |
| US9748187B2 (en) | 2014-12-19 | 2017-08-29 | Taiwan Semiconductor Manufacturing Co., Ltd. | Wafer structure and method for wafer dicing |
| US10014269B2 (en) | 2014-12-19 | 2018-07-03 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for wafer dicing |
| CN116705816A (zh) * | 2023-07-28 | 2023-09-05 | 甬矽半导体(宁波)有限公司 | 芯片封装结构和芯片封装结构的制备方法 |
| CN116705816B (zh) * | 2023-07-28 | 2023-10-20 | 甬矽半导体(宁波)有限公司 | 芯片封装结构和芯片封装结构的制备方法 |
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