JP2004241490A - センサチップ及び画像処理装置 - Google Patents
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Abstract
【課題】ノイズの混入を防止し高画質の画像を得る。
【解決手段】第１の半導体基板上に形成され、アレイ状に配設されたセンサセル３と、前記第１の半導体基板上に形成され、受光した光に基づく前記センサセル３からの信号成分を保持する第１のメモリＣ１ と、前記第１の半導体基板上に形成され、前記センサセル３からのノイズ成分を保持する第２のメモリＣ２ と、前記第１の半導体基板上に形成され、前記第１及び第２のメモリＣ１ ，Ｃ２ からの前記信号成分と前記ノイズ成分との差分を求める差分回路部４と、前記第１の半導体基板上に形成され、前記差分回路部４からの信号を増幅する増幅部５とを具備したことを特徴とする。
【選択図】 図１
【解決手段】第１の半導体基板上に形成され、アレイ状に配設されたセンサセル３と、前記第１の半導体基板上に形成され、受光した光に基づく前記センサセル３からの信号成分を保持する第１のメモリＣ１ と、前記第１の半導体基板上に形成され、前記センサセル３からのノイズ成分を保持する第２のメモリＣ２ と、前記第１の半導体基板上に形成され、前記第１及び第２のメモリＣ１ ，Ｃ２ からの前記信号成分と前記ノイズ成分との差分を求める差分回路部４と、前記第１の半導体基板上に形成され、前記差分回路部４からの信号を増幅する増幅部５とを具備したことを特徴とする。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、イメージセンサのノイズの耐性を向上させたセンサチップ及び画像処理装置に関する。
【０００２】
【従来の技術】
近年、イメージセンサ等の固体撮像素子を用いて動画あるいは静止画を得る固体撮像装置が種々開発されている。イメージセンサは、例えばフォトダイオードとトランジスタによって画素を構成し、画素を２次元にアレイ状に配列することで、２次元イメージを得る。
【０００３】
図４はこのようなイメージセンサを採用した固体撮像装置を示すブロック図である。図４の固体撮像装置は、センサチップ１００及び信号処理チップ１１０によって構成されている。センサチップ１００内に各画素を構成するセンサセル１０１がマトリクス状に配設されている。なお、図４では１画素の構成のみを示している。
【０００４】
各画素のフォトダイオード１０２によって得られた画素信号はトランジスタ１０３を介して取り出される。この場合には、例えば、１ラインの全ての画素が同時に選択されて、スイッチ１０４，１０５を介して電圧又は電流の形で列読出し回路を構成するコンデンサ１０６，１０７に供給される。コンデンサ１０６は信号蓄積用であり、コンデンサ１０７はノイズ成分の蓄積用である。コンデンサ１０６，１０７に蓄積された信号とノイズ成分とは夫々アンプ１０８，１０９によって増幅され、信号Ｖｓ，Ｖｎとして出力される。
【０００５】
信号Ｖｓ，Ｖｎは外部の信号処理チップ１１０に転送される。信号処理チップ１１０の差分アンプ回路（ＳＵＢ）１１１は、光量に応じた信号Ｖｓとノイズ成分Ｖｎとの差分を求め、ノイズを除去した信号を出力する。差分アンプ回路１１１の出力はＯＢクランプ回路（ＯＢ）１１２によってオプティカルブラックのレベルが調整され、更に、ＰＧＡ（プログラマブルゲインアンプ回路）１１３によって所定の増幅度で増幅されてアナログ／ディジタル変換器（ＡＤＣ）１１４に供給される。ＡＤＣ１１４はＰＧＡ１１３の出力をディジタル信号に変換してＡＬＣ１１５及びロジック回路１１７に出力する。ロジック回路１１７は、入力された信号に対して所定の画像信号処理を施すことによって、センサセルによって取得した画像に基づく画像信号出力を得る。一方、ＡＬＣ１１５はＰＧＡ１１３及びＯＢクランプ回路１１２を制御するためのディジタル制御信号をＤＡＣ（ディジタル／アナログ変換器）１１６に出力し、ＤＡＣ１１６によって発生されるアナログ信号がＰＧＡ１１３及びＯＢクランプ回路１１２に供給される。
【０００６】
このようなイメージセンサは、例えば、特開平１１−１９５７７８号公報に開示されている。
【０００７】
【特許文献１】
特開平１１−１９５７７８号公報
【０００８】
【発明が解決しようとする課題】
ところで、センサチップから出力される信号及びノイズ成分には、信号処理チップへの伝送路途中においてノイズが混入する。このようにノイズが混入した信号をＰＧＡにおいて増幅すると、ノイズ成分も増幅されてしまい、画像品質が著しく劣化してしまうという問題点があった。
【０００９】
本発明はかかる問題点に鑑みてなされたものであって、信号及びノイズ成分の増幅をセンサチップ内で行うことを可能にすることにより、ノイズの画像への影響を著しく軽減することができるセンサチップ及び画像処理装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明に係るセンサチップは、第１の半導体基板上に形成され、アレイ状に配設されたセンサセルと、前記第１の半導体基板上に形成され、受光した光に基づく前記センサセルからの信号成分を保持する第１のメモリと、前記第１の半導体基板上に形成され、前記第１のメモリからの信号を増幅する増幅部とを具備したことを特徴とする。
【００１１】
このような構成によれば、センサセルが受光した光は電気信号に変換される。センサセルからの信号成分は第１のメモリに保持され、第１のメモリから読み出された信号は増幅部において増幅される。センサセル、第１のメモリ及び増幅部が同一の半導体基板上に形成されており、増幅部への信号の転送に際してノイズの混入が著しく低減される。これにより、増幅部による増幅後の信号に含まれるノイズ成分は極めて小さい。従って、増幅部の出力に基づく画像はノイズの悪影響がない高画質のものとなる。
【００１２】
また、本発明に係るセンサチップは、第１の半導体基板上に形成され、アレイ状に配設されたセンサセルと、前記第１の半導体基板上に形成され、受光した光に基づく前記センサセルからの信号成分を保持する第１のメモリと、前記第１の半導体基板上に形成され、前記センサセルからのノイズ成分を保持する第２のメモリと、前記第１の半導体基板上に形成され、前記第１及び第２のメモリからの前記信号成分と前記ノイズ成分との差分を求める差分回路部と、前記第１の半導体基板上に形成され、前記差分回路部からの信号を増幅する増幅部とを具備したことを特徴とする。
【００１３】
このような構成によれば、受光した光に基づくセンサセルからの信号成分は第１のメモリに保持され、センサセルからのノイズ成分は第２のメモリに保持される。第１及び第２のメモリから読み出された信号は差分回路部において差分が求められ、信号成分のみが増幅部において増幅される。センサセル、第１及び第２のメモリ、差分回路部及び増幅部が同一の半導体基板上に形成されており、差分回路部及び増幅部への信号の転送に際してノイズの混入が著しく低減される。これにより、増幅部による増幅後の信号に含まれるノイズ成分は極めて小さくなり、ノイズの悪影響がない高画質の画像が得られる。
【００１４】
また、前記増幅部は、前記増幅部の出力に基づいて前記増幅部のゲインを制御するアナログフィードバックループの一部を構成することを特徴とする。
【００１５】
このような構成によれば、増幅部はアナログフィードバックループによってゲインが制御されるので、所望の輝度レベルの信号を得ることができる。
【００１６】
また、前記アナログフィードバックループは、その一部が前記第１の半導体基板とは異なる第２の半導体基板上に形成されることを特徴とする。
【００１７】
このような構成によれば、センサセルからの信号を増幅する増幅部までが第１の半導体基板上に構成され、増幅部のゲインを制御するためのアナログフィードバックループの一部は第２の半導体基板上に形成される。増幅部による増幅までに混入するノイズが極めて小さいので、アナログフィードバックループによるフィードバック制御の精度が高い。
【００１８】
また、前記増幅部は、ゲインがプログラマブルに可変であることを特徴とする。
【００１９】
このような構成によれば、アナログフィードバックループ制御を高精度に行うことができる。
【００２０】
また、前記増幅部は、前記第１の半導体基板上に形成されたアクティブ層よりも上層に金属膜、絶縁膜及び金属膜による積層構造によって容量が形成されていることを特徴とする。
【００２１】
このような構成によれば、金属膜、絶縁膜及び金属膜による積層構造によって形成される容量は、電圧依存性を有していない。従って、第１の半導体基板上に構成する増幅部の容量を常に所望の値に設定することができ、回路特性を向上させることができ、増幅部の出力に基づく画像の画質を向上させることができる。
【００２２】
また、前記差分回路部は、前記第１の半導体基板上に形成されたアクティブ層よりも上層に金属膜、絶縁膜及び金属膜による積層構造によって容量が形成されていることを特徴とする。
【００２３】
このような構成によれば、金属膜、絶縁膜及び金属膜による積層構造によって形成される容量は、電圧依存性を有していない。従って、第１の半導体基板上に構成する差分回路部の容量を常に所望の値に設定することができ、回路特性を向上させることができ、増幅部の出力に基づく画像の画質を向上させることができる。
【００２４】
また、本発明に係る画像処理装置は、上記センサチップと、前記増幅部の出力を前記第１の半導体基板とは異なる第２の半導体基板に転送する第１の配線と、前記第２の半導体基板上に形成され、前記第１の配線によって転送された前記増幅部の出力に基づいて前記増幅部のゲインを制御するアナログフィードバックループの一部を構成するフィードバック回路部を備えた信号処理チップと、前記フィードバック回路部の出力を前記第１の半導体基板の前記増幅部に転送するための第２の配線とを具備したことを特徴とする。
【００２５】
このような構成によれば、センサチップからの信号は第１の配線を介して第２の半導体基板に転送され、第２の半導体基板上に形成されたフィードバック回路部に与えられる。フィードバック回路部の出力は第２の配線を介して第１の半導体基板の増幅部に転送される。これにより、センサチップからの信号出力にノイズが混入することを防止すると共に、アナログフィードバックによって、増幅部の増幅度を制御して、所望の輝度レベルの信号を得ることができる。
【００２６】
また、本発明に係るセンサチップは、第１の半導体基板上に形成され、アレイ状に配設されたセンサセルと、前記第１の半導体基板上に形成され、受光した光に基づく前記センサセルからの信号成分を保持する第１のメモリと、前記第１の半導体基板上に形成され、前記第１のメモリからの信号を増幅する増幅部と、前記第１の半導体基板上に形成され、前記増幅部と共に、前記増幅部の出力に基づいて前記増幅部のゲインを制御するアナログフィードバックループを構成するフィードバック回路部とを具備したことを特徴とする。
【００２７】
このような構成によれば、センサセルからの信号成分は第１のメモリに保持され、第１のメモリから読み出された信号は増幅部において増幅される。更に、増幅部の出力はフィードバック回路部に供給されて、増幅部の増幅度がフィードバック制御される。アナログフィードバックループを構成する各回路が全て第１の半導体基板上に構成されており、アナログ回路に混入するノイズを著しく低減することができる。これにより、高画質の画像を得ることができる。
【００２８】
また、本発明に係るセンサチップは、第１の半導体基板上に形成され、アレイ状に配設されたセンサセルと、前記第１の半導体基板上に形成され、受光した光に基づく前記センサセルからの信号成分を保持する第１のメモリと、前記第１の半導体基板上に形成され、前記センサセルからのノイズ成分を保持する第２のメモリと、前記第１の半導体基板上に形成され、前記第１及び第２のメモリからの前記信号成分と前記ノイズ成分との差分を求める差分回路部と、前記第１の半導体基板上に形成され、前記差分回路部からの信号を増幅する増幅部と前記第１の半導体基板上に形成され、前記増幅部と共に、前記増幅部の出力に基づいて前記増幅部のゲインを制御するアナログフィードバックループを構成するフィードバック回路部とを具備したことを特徴とする。
【００２９】
このような構成によれば、差分回路部によって、センサセルからの信号成分とノイズ成分との差分が求められる。差分回路部からの信号成分は増幅部において増幅され、増幅部の増幅度はフィードバックループによって制御される。差分回路部及びアナログフィードバックループを構成する各回路が全て第１の半導体基板上に構成されており、アナログ回路に混入するノイズを著しく低減することができる。これにより、高画質の画像を得ることができる。
【００３０】
また、前記アナログフィードバックループは、前記増幅部の出力に基づくディジタル信号を発生するアナログディジタル変換部を具備したことを特徴とする。
【００３１】
このような構成によれば、増幅部の出力に基づくアナログ信号をディジタル信号に変換して第１の半導体基板上から外部に出力可能である。増幅部の出力に含まれるノイズは著しく低減されており、また、増幅部の出力に基づくディジタル信号を外部に出力することができるので、外部回路においてノイズの影響を受けない信号処理が可能である。
【００３２】
また、本発明に係る画像処理装置は、センサチップと、前記アナログディジタル変換部の出力を前記第１の半導体基板とは異なる第２の半導体基板に転送する第１の配線と、前記第２の半導体基板上に形成され、前記第１の配線によって転送された前記アナログディジタル変換部の出力に対して所定の画像信号処理を施して画像信号を出力するロジック回路部を備えた信号処理チップとを具備したことを特徴とする。
【００３３】
このような構成によれば、増幅部の出力に基づくディジタル信号が第１の半導体基板上から第１の配線を介して第２の半導体基板に転送される。第２の半導体基板上のロジック回路部は、入力されたディジタル信号に対する画像信号処理によって画像信号を得る。この画像信号は第１の半導体基板から第２の半導体基板にディジタル伝送された信号を用いて生成されており、ノイズの影響が著しく低減されている。
【００３４】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を説明する。図１は本発明の第１の実施の形態に係る画像処理装置を示すブロック図である。
【００３５】
本実施の形態はセンサセルによって得た画素信号を増幅するＰＧＡまでのアナログ回路をセンサチップ内に内蔵させることにより、画素信号の転送時のノイズの影響を低減するようになっている。
【００３６】
図１の画像処理装置は、大規模集積回路によって構成した固体撮像装置であるセンサチップ１と、信号処理装置である信号処理チップ２とからなる。センサチップ１は、２次元の固体撮像装置であり、光学像を光電変換して、光学像に基づく画素信号を信号処理チップ２へ供給するものである。本実施の形態においては、センサチップ１は、センサセル３、スイッチＳＷ１，ＳＷ２、コンデンサＣ１ ，Ｃ２ 、差分アンプ回路４及びＰＧＡ５によって構成されている。
【００３７】
信号処理チップ２は、受信した各画素信号に対して予め決められた信号処理を施して、画像信号を出力する。本実施の形態においては、信号処理チップ２は、オプティカルブラック（以下、ＯＢと略す。）クランプ回路１０と、アナログディジタル変換回路（ＡＤＣ）１１と、ＡＬＣ回路１２と、ディジタルアナログ変換器（ＤＡＣ）１３及びロジック回路１４によって構成されている。
【００３８】
センサチップ１は、センサセル３をマトリクス状に配置して構成した図示しないセンサセルアレイを有している。センサセル３は、例えば、特開平１１−１９５７７８号に記載されたような閾値変調型の固体撮像素子である。なお、センサセルアレイは、例えば、６４０×４８０のセンサセルと、オプティカルブラック（ＯＢ）のための領域（ＯＢ領域）を含む。ＯＢ領域を含めると、センサセルアレイは例えば７１２×５００のセンサセルで構成される。センサセル３は、受光した光量に応じた画素信号を出力する。そして、センサチップ１は、受光光量に応じた信号成分の電圧出力信号ＶＯＵＴＳと、ノイズ成分に応じた電圧出力信号ＶＯＵＴＮの２つの出力信号を発生する。
【００３９】
更に、詳述すると、センサチップ１のセンサセル３は、フォトダイオードＰＤＳと、光信号検出用絶縁ゲート型電界効果型トランジスタであるＭＯＳトランジスタＰＤＴｒとを含む。フォトダイオードＰＤＳは、不純物拡散領域とウエル領域からなり、入射光に応じてホール（正孔）がウエル領域内に生じる。そのウエル領域は、光信号検出用ＭＯＳトランジスタＰＤＴｒと共有されており、光信号検出用ＭＯＳトランジスタＰＤＴｒのゲート領域を構成する。フォトダイオードＰＤＳの不純物拡散領域と、光信号検出用ＭＯＳトランジスタＰＤＴｒのドレイン拡散領域は、ウエル領域の表層に一体的に形成されている。ドレイン拡散領域は、リング状のゲート電極の外周部を取り囲むように形成されている。リング状のゲート電極の中心部にソース拡散領域が形成されている。ゲート電極下のウエル領域内であって、ソース拡散領域の周辺部に、ソース拡散領域を取り囲むようにキャリアポケットが形成されている。センサ構造の詳細は、特開平１１−１９５７７８号公報に記載されている。
【００４０】
センサセル３から光量に応じた信号を得るために、蓄積、読み出し及びクリアの３状態のそれぞれにおいて、センサセル３のゲート、ソース及びドレインに、所定のバイアス電圧を印加することによって、光量に応じた信号を得ることができる。簡単に言えば、蓄積状態のとき、フォトダイオードＰＤＳに入射した光量に応じて生じたホールをキャリアポケットに蓄積させる。読み出し状態のとき、蓄積されたホールに基づいて信号電圧を読み出す。読み出された信号電圧は、ゲート電圧と、受光量に応じて変化した閾値との差に応じた電圧信号である。クリア状態のとき、蓄積されたホールは基板方向へ掃き出され、ホール等の残留電荷を排出する。クリア後、ノイズ成分のオフセット電圧を読み出し、信号電圧とオフセット電圧との差分をとることによって、画像信号を得ることができる。各セルについて、上述した動作を行い、画像信号を得ることによって、２次元の画像信号を得ることができる。バイアス条件、すなわち各状態における各セルのゲート、ソース及びドレインのバイアス電圧については、各状態毎に適宜設定する。
【００４１】
センサセルアレイの各列に対応するソース線が蓄積信号用ラインメモリを構成するコンデンサＣ１ とオフセット信号用ラインメモリを構成するコンデンサＣ２ とに、夫々スイッチＳＷ１，ＳＷ２を介して接続されている。スイッチＳＷ１はコンデンサＣ１ への蓄積信号用のロード信号によってオンとなり、スイッチＳＷ２は、コンデンサＣ２ へのノイズ分蓄積用のロード信号によってオンとなる。
【００４２】
先ず、スイッチＳＷ１がオンとなることによって、各ソース線から光量に応じた電圧がコンデンサＣ２ に与えられ、コンデンサＣ２ にその電圧に応じた電荷が蓄積される。
【００４３】
次に、センサセル３に対してクリア用のバイアス電圧が印加されて、センサセル３に保持されていた電荷が排出される。次にスイッチＳＷ２がオンとなって、各ソース線からノイズ成分に応じた電圧がコンデンサＣ２ に与えられる。こうして、コンデンサＣ２ にはノイズ成分に応じた電荷が蓄積される。コンデンサＣ１ に蓄積された電荷に応じた電圧は、ＶＯＵＴＳ信号として出力され、コンデンサＣ２ に蓄積された電荷に応じた電圧は、ＶＯＵＴＮ信号として出力される。
【００４４】
本実施の形態においては、コンデンサＣ１ ，Ｃ２ からのＶＯＵＴＳとＶＯＵＴＮの２つの電圧アナログ信号は、センサチップ１内に構成された差分アンプ回路４に供給されるようになっている。差分アンプ回路４は、ＶＯＵＴＳとＶＯＵＴＮの２つのアナログ信号が与えられ、信号成分の電圧値とノイズ成分との電圧値の差を取って、センサチップ１内に構成されたＰＧＡ５に出力するようになっている。
【００４５】
ＰＧＡ５は、例えば１デシベル単位でゲインを調整するための増幅器である。ＰＧＡ５は差分アンプ回路４の出力を後述するゲイン制御信号に基づく増幅度で増幅して出力する。ＰＧＡ５の出力はセンサチップ１の出力端子７を介して外部に出力されるようになっている。
【００４６】
センサチップ１の端子６，７と信号処理チップ２端子８，９との間はそれぞれ信号線１５，１６によって接続されている。信号線１５は、ＰＧＡ５の出力を信号処理チップ２に伝送する。信号処理チップ２の端子９を介して取込まれた信号は信号処理チップ２内のＯＢクランプ回路１０に与えられる。
【００４７】
ＯＢクランプ回路１０は、適切な黒色の基準レベルに調整するための回路である。センサセルアレイ内の予め決められた数画素分のセル、すなわちＯＢ領域は、遮光板等によって遮光されており、その遮光されたセルの信号レベルに基づいて、適切な黒色レベルが調整される。ＯＢクランプ回路１０の出力はＡＤＣ１１に与えられる。ＡＤＣ１１は入力された信号をディジタル信号に変換してＡＬＣ１２及びロジック回路１４に供給する。
【００４８】
ＡＬＣ１２は、ＯＢクランプ回路１０を制御するＯＢ制御処理、輝度制御処理、輝度測光処理等を行うと共に、これらの処理に必要なパラメータを格納する図示しないレジスタを有している。レジスタには、例えば、シャッタースピードデータ等のデータもストアされる。
【００４９】
ＯＢ領域の画素については、その画素の輝度データが、ＡＤＣ１１からディジタル信号としてＡＬＣ１２に供給される。ＡＬＣ１２は、ＡＤＣ１１からの信号を入力し、黒レベルを調整するためにＯＢクランプ回路１０に制御信号を出力する。また、ＡＬＣ１２は、輝度測光処理を行うことによって、例えば、ＡＤＣ１１から供給される１フレーム内の全ての緑（Ｇ）の画素のデータに基づいて、輝度を測定することができる。更に、ＡＬＣ１２は、測定した輝度データに基づいて撮像した画像の輝度を調整するためのゲイン制御信号を発生することができるようになっている。
【００５０】
ＡＬＣ１２からのゲイン制御信号は信号処理チップ２の出力端子８を介して外部に出力可能である。本実施の形態においては、ゲイン制御信号は信号線１６を介してセンサチップ１の端子６に供給されるようになっている。更に、センサチップ１の端子６はＰＧＡ５の制御端に接続されており、ＰＧＡ５は、ＡＬＣ１２における輝度測光処理に基づいて生成されたゲイン制御信号に応じて、差分アンプ回路４の出力に対するゲインが調整されるようになっている。これにより、画像の明るさの調整が行われる。なお、ＡＬＣ１２は、輝度制御処理によって最適なシャッタースピードを求めて、このデータをレジスタに書き込むようになっている。
【００５１】
ロジック回路１４は、ＡＤＣ１１の出力が与えられ、所定の画像信号処理を施すことで、画像信号を生成して出力端子１７から出力するようになっている。
次に、このように構成された実施の形態の動作について説明する。
【００５２】
図示しない被写体からの光学像がセンサチップ１の各画素に入射すると、蓄積状態において入射光量に応じた電気信号がフォトダイオードＰＤＳに生じる。所定のセンサセル３のフォトダイオードＰＤＳに発生した電気信号は読み出し状態においてトランジスタＰＤＴｒを介してソース線に供給され、スイッチＳＷ１を介してコンデンサＣ１ に蓄積される。次いで、読み出しを行ったセンサセル３に蓄積されている残留電気信号をクリア状態において排出し、スイッチＳＷ２をオンにしてセンサセル３のノイズ成分をコンデンサＣ２ に蓄積する。コンデンサＣ１ ，Ｃ２ に蓄積された電気信号は夫々信号成分の出力ＶＯＵＴＳ及びノイズ成分の出力ＶＯＵＴＮとして差分アンプ回路４に出力される。
【００５３】
本実施の形態においては、差分アンプ回路４は、センサチップ１内に構成されている。従って、コンデンサＣ１ ，Ｃ２ からの信号転送に際してノイズの混入は著しく低減される。差分アンプ回路４は、信号ＶＯＵＴＳと信号ＶＯＵＴＮとの差分を求めて画素の信号成分を取り出しＰＧＡ５に出力する。本実施の形態においては、ＰＧＡ５もセンサチップ１内に構成されている。従って、差分アンプ回路４からの信号転送に際してノイズの混入は著しく低減される。ＰＧＡ５は端子６を介して入力されるゲイン制御信号に基づく増幅度で入力された画素信号を増幅して出力する。
【００５４】
差分アンプ回路４及びＰＧＡ５に入力される信号に混入するノイズ成分は極めて小さく、差分アンプ回路４及びＰＧＡ５による増幅後の画素信号に含まれるノイズ成分も極めて小さい。
ＰＧＡ５の出力はセンサチップ１の出力端子７から信号線１５を介して信号処理チップ２に転送される。信号処理チップ２のＯＢクランプ回路１０は端子９を介してＰＧＡ５からの画素信号が与えられる。ＯＢクランプ回路１０は、ＡＬＣ１２からオプティカルブラック調整用の制御信号がＤＡＣ１３を介して与えられており、入力された画素信号のオプティカルレベルを黒レベルが適切なレベルとなるように調整して出力する。ＯＢクランプ回路１０の出力はＡＤＣ１１においてディジタル信号に変換された後、ロジック回路１４に与えられる。
【００５５】
ロジック回路１４は順次入力されるディジタル画素信号に対して所定の画像信号処理を施して、画像信号を得る。この画像信号は出力端子１７を介して外部に出力される。
また、ＡＤＣ１１の出力はＡＬＣ１２にも供給される。ＡＬＣ１２は入力されたディジタル画素信号に基づいて、輝度調整のためのゲイン制御信号やＯＢクランプ用の制御信号等を発生する。なお、ＡＬＣ１２からのゲイン制御信号は端子８から信号線１６を介してセンサチップ１に転送され、センサチップ１のＰＧＡ５は端子６を介してこのゲイン制御信号を取込む。
【００５６】
このように、本実施の形態においては、信号成分ＶＯＵＴＳ及びノイズ成分ＶＯＵＴＮの差分を求めて増幅する差分アンプ回路４及びＰＧＡ５をセンサチップ１内に構成していることから、信号の転送に際してノイズの混入を著しく低減することができ、これにより、増幅後の信号に含まれるノイズ成分を十分に低減させている。信号線１５を用いたセンサチップ１と信号処理チップ２との間の画素信号の転送後には、信号の増幅処理を行っていないので、転送に際して混入したノイズによる画質の影響は極めて小さく、画質を向上させることができる。
【００５７】
図２は本発明の第２の実施の形態を示す回路図である。図２において図１と同一の構成要素には同一符号を付して説明を省略する。
【００５８】
第１の実施の形態においては、特に増幅に寄与する差分アンプ回路及びＰＧＡをセンサチップ内に構成することによって、ノイズによる悪影響を十分に低減することを可能にしている。更に、本実施の形態はアナログ処理を行う回路部分の全てをセンサチップ内に構成することによって、ノイズによる悪影響を更に一層低減するようにしたものである。
【００５９】
本実施の形態は差分アンプ回路４の出力をＯＢクランプ回路１０に与え、ＯＢクランプ回路１０の出力をＰＧＡ５に与え、ＰＧＡ５の出力をＡＤＣ１１に与えるようにすると共に、差分アンプ回路４、ＯＢクランプ回路１０、ＰＧＡ５、ＡＤＣ１１、ＡＬＣ１２及びＤＡＣ１３をセンサチップ２１に内蔵した点が図１の実施の形態と異なる。なお、この場合には、信号処理チップ２２は、ロジック回路１４のみによって構成される。
【００６０】
ＡＤＣ１１の出力はＡＬＣ１２に供給されると共に、センサチップ２１の端子２３を介して外部に転送されるようになっている。端子２３と信号処理チップ２２の端子２４とは信号線２５によって接続されており、ＡＤＣ１１の出力は端子２３、信号線２５、端子２４を介して信号処理チップ２２内のロジック回路１４に供給されるようになっている。
【００６１】
次に、このように構成された実施の形態の動作について説明する。
【００６２】
差分アンプ回路４においてコンデンサＣ１ ，Ｃ２ からの信号成分ＶＯＵＴＳとノイズ成分ＶＯＵＴＮとの差分を求めるまでは第１の実施の形態と同様の動作が行われる。差分アンプ回路４の出力はＯＢクランプ回路１０においてオプティカルレベルが調整された後、ＰＧＡ５に与えられる。ＰＧＡ５は入力された画素信号をＡＬＣ１２からのゲイン制御信号に基づく増幅度で増幅してＡＤＣ１１に出力する。
【００６３】
本実施の形態においても、差分アンプ回路４及びＰＧＡ５までの伝送路におけるノイズの混入は極めて少なく、ＰＧＡ５の増幅後の信号に含まれるノイズ成分は十分に低減されている。ＡＤＣ１１は入力された画素信号をディジタル信号に変換してＡＬＣ１２に出力する。ＡＬＣ１２はＰＧＡ５にゲイン制御信号を供給すると共に、ＯＢクランプ用の制御信号をＤＡＣ１３に出力する。ＤＡＣ１３は入力された制御信号をアナログ信号に変換してＯＢクランプ回路１０に与える。
【００６４】
これらのアナログフィードバックループを構成するＯＢクランプ回路１０、ＰＧＡ５、ＡＤＣ１１、ＡＬＣ１２及びＤＡＣ１３の全てがセンサチップ２１内に構成されている。従って、アナログフィードバックループ内におけるノイズの混入を著しく低減することができる。
【００６５】
一方、ＡＤＣ１１の出力は端子２３、信号線２５及び端子２４を介して信号処理チップ２２内のロジック回路１４に入力される。ロジック回路１４は入力されたディジタル画素信号に対して所定の画像信号処理を施して、出力端子２６から画像信号を出力する。
【００６６】
センサチップ２１と信号処理チップ２２との間はディジタル信号によって信号伝送が行われており、ノイズの悪影響を十分に低減することができる。
【００６７】
このように本実施の形態においては、アナログフィードバックループを構成する全ての回路をセンサチップ内に構成し、センサチップと信号処理チップとの間はディジタル伝送を行っていることから、ノイズによる悪影響を更に一層低減することができる。
【００６８】
ところで、一般的に、ＣＭＯＳプロセスにおいて容量を形成する場合には、ゲートとソース・ドレイン間の酸化膜を絶縁膜とするＭＯＳ容量が採用される。しかしながら、アクティブ層に形成されたＭＯＳ容量は、電圧依存性を有し、ゲート、ソース、ドレインに印加される電圧によって容量値が変化してしまう。このため、アナログ回路をセンサチップ内に構成した場合にはＭＯＳ容量の変化によって、十分な特性を得ることができない。例えば、ＰＧＡをセンサチップ内に構成した場合には、その増幅特性がリニアでなくなってしまい、所望の増幅度を得ることが困難になってしまう。
【００６９】
そこで、上記第１及び第２の実施の形態においては、容量をＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）構造によってアクティブ層よりも上の層に形成することにより、この問題を解決している。
【００７０】
図３はこのようなＭＩＭ構造によって形成された容量を説明するための模式的な断面図である。図３はセンサとして、閾値電圧変調方式のＭＯＳ型固体撮像素子に適用した例を示している。なお、閾値電圧変調方式のＭＯＳ型固体撮像素子は、ＣＣＤ（電荷結合素子）の高性能画質、及びＣＭＯＳの低消費電力を兼ね備え，画質の劣化を抑えたほか，高密度化および低コスト化を実現するものとして注目されており、特開平１１−１９５７７８号公報にて開示されている。
【００７１】
図３において領域３１，３２，３３，３４は夫々ＮＭＯＳトランジスタ形成領域、ＰＭＯＳトランジスタ形成領域、ＭＩＭ形成領域及び閾値電圧変調方式のＭＯＳ型固体撮像素子形成領域である。ＮＭＯＳトランジスタ形成領域３１はＰウェル３５上に形成されたたＮ＋領域によってソース，ドレイン領域３６，３７が形成される。また、Ｐウェル３５上に酸化膜を介してゲート電極３８が形成されている。ＰＭＯＳトランジスタ形成領域３２はＮウェル４０上には形成されたたＰ＋領域によってソース，ドレイン領域４１，４２が形成される。また、Ｎウェル４０上には酸化膜を介してゲート電極４３が形成されている。
【００７２】
閾値電圧変調方式のＭＯＳ型固体撮像素子形成領域３４においては、上述したように、不純物拡散領域５３において入射光量に基づくホールが蓄積される。ドレイン拡散領域５１、ソース拡散領域５２の下層にＰウェル領域５５が形成されており、このウェル領域５５のソース領域拡散領域５２の周辺部に、ソース拡散領域５２を囲むように不純物拡散領域５３から転送されたキャリアを蓄積するキャリアポケット（図示せず）が形成される。ソース拡散領域５２上を囲むようにリング状のゲート電極５４が形成されている。
【００７３】
これらのＮＭＯＳ，ＰＭＯＳトランジスタ形成領域３１，３２と閾値電圧変調方式のＭＯＳ型固体撮像素子形成領域３４とはＰウェル７１上に形成された層間膜７２によって区画されている。そして、これらのＮＭＯＳ，ＰＭＯＳトランジスタ及び閾値電圧変調方式のＭＯＳ型固体撮像素子を形成したアクティブ層上には層間絶縁膜７３が形成されている。層間絶縁膜７３上にはアルミニウム等で構成した配線６１〜６６が形成されている。ＮＭＯＳ，ＰＭＯＳトランジスタ形成領域３１，３２のソース，ドレイン領域３６，３７，４１，４２並びにＶＭＯＳ形成領域３４のゲート電極５４及びソース拡散領域５２と、配線６１〜６６とは、コンタクト４５〜５０によって電気的に接続されている。
【００７４】
本実施の形態においては、アクティブ層よりも上層の層間絶縁膜７３上に、アルミニウム等の配線７４を形成している。そして配線７４上に、ＭＩＭ構造を有する容量層８５を形成している。容量層８５は、配線７４上に形成された絶縁膜７５、絶縁膜７５上に形成された窒化膜７６、窒化膜７６上に形成された絶縁膜７７、絶縁膜７７上に形成された金属膜７８によって構成されている。これらのＭＩＭ積層構造によって、所望の容量が得られる。
【００７５】
容量層８５上、配線７４及び他の配線６１〜６６上には酸化膜７９が形成され、酸化膜７９上には層間絶縁膜８６を介して上層の配線層が形成されている。この配線層にはアルミニウム等の配線８２，８３が形成されており、これらの配線８２，８３は夫々コンタクト８０，８１を介して下層の配線７４及び金属膜７８に接続されている。
【００７６】
このような図３のＭＩＭ構造による容量は、電圧依存性を有していない。従って、容量層８５は常に一定の容量を得ることができ、アナログ回路に採用することによって、アナログ回路の特性を向上させることができる。例えば、ＰＧＡ等に採用すると、ＰＧＡの特性のリニアリティを向上させることができ、ノイズ耐性が高いセンサチップを得ることができる。
【００７７】
尚、上記実施の形態は、固体撮像素子として閾値電圧変調方式のＭＯＳ型イメージセンサを例に説明したが、閾値電圧変調方式のＭＯＳ型イメージセンサに限定されるものではなく、他の方式のイメージセンサについても適応可能であることは言うまでも無い。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る画像処理装置を示すブロック図。
【図２】本発明の第２の実施の形態を示す回路図。
【図３】ＭＩＭ構造によって形成された容量を説明するための模式的な断面図。
【図４】イメージセンサを採用した固体撮像装置を示すブロック図。
【符号の説明】
１・・・センサチップ、２・・・信号処理チップ、３・・・センサセル、Ｃ１ ，Ｃ２ …コンデンサ、４…差分アンプ回路、５…ＰＧＡ、１０…ＯＢクランプ回路、１１…ＡＤＣ、１２…ＡＬＣ、１３…ＤＡＣ、１４…ロジック回路、１５，１６…信号線。
【発明の属する技術分野】
本発明は、イメージセンサのノイズの耐性を向上させたセンサチップ及び画像処理装置に関する。
【０００２】
【従来の技術】
近年、イメージセンサ等の固体撮像素子を用いて動画あるいは静止画を得る固体撮像装置が種々開発されている。イメージセンサは、例えばフォトダイオードとトランジスタによって画素を構成し、画素を２次元にアレイ状に配列することで、２次元イメージを得る。
【０００３】
図４はこのようなイメージセンサを採用した固体撮像装置を示すブロック図である。図４の固体撮像装置は、センサチップ１００及び信号処理チップ１１０によって構成されている。センサチップ１００内に各画素を構成するセンサセル１０１がマトリクス状に配設されている。なお、図４では１画素の構成のみを示している。
【０００４】
各画素のフォトダイオード１０２によって得られた画素信号はトランジスタ１０３を介して取り出される。この場合には、例えば、１ラインの全ての画素が同時に選択されて、スイッチ１０４，１０５を介して電圧又は電流の形で列読出し回路を構成するコンデンサ１０６，１０７に供給される。コンデンサ１０６は信号蓄積用であり、コンデンサ１０７はノイズ成分の蓄積用である。コンデンサ１０６，１０７に蓄積された信号とノイズ成分とは夫々アンプ１０８，１０９によって増幅され、信号Ｖｓ，Ｖｎとして出力される。
【０００５】
信号Ｖｓ，Ｖｎは外部の信号処理チップ１１０に転送される。信号処理チップ１１０の差分アンプ回路（ＳＵＢ）１１１は、光量に応じた信号Ｖｓとノイズ成分Ｖｎとの差分を求め、ノイズを除去した信号を出力する。差分アンプ回路１１１の出力はＯＢクランプ回路（ＯＢ）１１２によってオプティカルブラックのレベルが調整され、更に、ＰＧＡ（プログラマブルゲインアンプ回路）１１３によって所定の増幅度で増幅されてアナログ／ディジタル変換器（ＡＤＣ）１１４に供給される。ＡＤＣ１１４はＰＧＡ１１３の出力をディジタル信号に変換してＡＬＣ１１５及びロジック回路１１７に出力する。ロジック回路１１７は、入力された信号に対して所定の画像信号処理を施すことによって、センサセルによって取得した画像に基づく画像信号出力を得る。一方、ＡＬＣ１１５はＰＧＡ１１３及びＯＢクランプ回路１１２を制御するためのディジタル制御信号をＤＡＣ（ディジタル／アナログ変換器）１１６に出力し、ＤＡＣ１１６によって発生されるアナログ信号がＰＧＡ１１３及びＯＢクランプ回路１１２に供給される。
【０００６】
このようなイメージセンサは、例えば、特開平１１−１９５７７８号公報に開示されている。
【０００７】
【特許文献１】
特開平１１−１９５７７８号公報
【０００８】
【発明が解決しようとする課題】
ところで、センサチップから出力される信号及びノイズ成分には、信号処理チップへの伝送路途中においてノイズが混入する。このようにノイズが混入した信号をＰＧＡにおいて増幅すると、ノイズ成分も増幅されてしまい、画像品質が著しく劣化してしまうという問題点があった。
【０００９】
本発明はかかる問題点に鑑みてなされたものであって、信号及びノイズ成分の増幅をセンサチップ内で行うことを可能にすることにより、ノイズの画像への影響を著しく軽減することができるセンサチップ及び画像処理装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明に係るセンサチップは、第１の半導体基板上に形成され、アレイ状に配設されたセンサセルと、前記第１の半導体基板上に形成され、受光した光に基づく前記センサセルからの信号成分を保持する第１のメモリと、前記第１の半導体基板上に形成され、前記第１のメモリからの信号を増幅する増幅部とを具備したことを特徴とする。
【００１１】
このような構成によれば、センサセルが受光した光は電気信号に変換される。センサセルからの信号成分は第１のメモリに保持され、第１のメモリから読み出された信号は増幅部において増幅される。センサセル、第１のメモリ及び増幅部が同一の半導体基板上に形成されており、増幅部への信号の転送に際してノイズの混入が著しく低減される。これにより、増幅部による増幅後の信号に含まれるノイズ成分は極めて小さい。従って、増幅部の出力に基づく画像はノイズの悪影響がない高画質のものとなる。
【００１２】
また、本発明に係るセンサチップは、第１の半導体基板上に形成され、アレイ状に配設されたセンサセルと、前記第１の半導体基板上に形成され、受光した光に基づく前記センサセルからの信号成分を保持する第１のメモリと、前記第１の半導体基板上に形成され、前記センサセルからのノイズ成分を保持する第２のメモリと、前記第１の半導体基板上に形成され、前記第１及び第２のメモリからの前記信号成分と前記ノイズ成分との差分を求める差分回路部と、前記第１の半導体基板上に形成され、前記差分回路部からの信号を増幅する増幅部とを具備したことを特徴とする。
【００１３】
このような構成によれば、受光した光に基づくセンサセルからの信号成分は第１のメモリに保持され、センサセルからのノイズ成分は第２のメモリに保持される。第１及び第２のメモリから読み出された信号は差分回路部において差分が求められ、信号成分のみが増幅部において増幅される。センサセル、第１及び第２のメモリ、差分回路部及び増幅部が同一の半導体基板上に形成されており、差分回路部及び増幅部への信号の転送に際してノイズの混入が著しく低減される。これにより、増幅部による増幅後の信号に含まれるノイズ成分は極めて小さくなり、ノイズの悪影響がない高画質の画像が得られる。
【００１４】
また、前記増幅部は、前記増幅部の出力に基づいて前記増幅部のゲインを制御するアナログフィードバックループの一部を構成することを特徴とする。
【００１５】
このような構成によれば、増幅部はアナログフィードバックループによってゲインが制御されるので、所望の輝度レベルの信号を得ることができる。
【００１６】
また、前記アナログフィードバックループは、その一部が前記第１の半導体基板とは異なる第２の半導体基板上に形成されることを特徴とする。
【００１７】
このような構成によれば、センサセルからの信号を増幅する増幅部までが第１の半導体基板上に構成され、増幅部のゲインを制御するためのアナログフィードバックループの一部は第２の半導体基板上に形成される。増幅部による増幅までに混入するノイズが極めて小さいので、アナログフィードバックループによるフィードバック制御の精度が高い。
【００１８】
また、前記増幅部は、ゲインがプログラマブルに可変であることを特徴とする。
【００１９】
このような構成によれば、アナログフィードバックループ制御を高精度に行うことができる。
【００２０】
また、前記増幅部は、前記第１の半導体基板上に形成されたアクティブ層よりも上層に金属膜、絶縁膜及び金属膜による積層構造によって容量が形成されていることを特徴とする。
【００２１】
このような構成によれば、金属膜、絶縁膜及び金属膜による積層構造によって形成される容量は、電圧依存性を有していない。従って、第１の半導体基板上に構成する増幅部の容量を常に所望の値に設定することができ、回路特性を向上させることができ、増幅部の出力に基づく画像の画質を向上させることができる。
【００２２】
また、前記差分回路部は、前記第１の半導体基板上に形成されたアクティブ層よりも上層に金属膜、絶縁膜及び金属膜による積層構造によって容量が形成されていることを特徴とする。
【００２３】
このような構成によれば、金属膜、絶縁膜及び金属膜による積層構造によって形成される容量は、電圧依存性を有していない。従って、第１の半導体基板上に構成する差分回路部の容量を常に所望の値に設定することができ、回路特性を向上させることができ、増幅部の出力に基づく画像の画質を向上させることができる。
【００２４】
また、本発明に係る画像処理装置は、上記センサチップと、前記増幅部の出力を前記第１の半導体基板とは異なる第２の半導体基板に転送する第１の配線と、前記第２の半導体基板上に形成され、前記第１の配線によって転送された前記増幅部の出力に基づいて前記増幅部のゲインを制御するアナログフィードバックループの一部を構成するフィードバック回路部を備えた信号処理チップと、前記フィードバック回路部の出力を前記第１の半導体基板の前記増幅部に転送するための第２の配線とを具備したことを特徴とする。
【００２５】
このような構成によれば、センサチップからの信号は第１の配線を介して第２の半導体基板に転送され、第２の半導体基板上に形成されたフィードバック回路部に与えられる。フィードバック回路部の出力は第２の配線を介して第１の半導体基板の増幅部に転送される。これにより、センサチップからの信号出力にノイズが混入することを防止すると共に、アナログフィードバックによって、増幅部の増幅度を制御して、所望の輝度レベルの信号を得ることができる。
【００２６】
また、本発明に係るセンサチップは、第１の半導体基板上に形成され、アレイ状に配設されたセンサセルと、前記第１の半導体基板上に形成され、受光した光に基づく前記センサセルからの信号成分を保持する第１のメモリと、前記第１の半導体基板上に形成され、前記第１のメモリからの信号を増幅する増幅部と、前記第１の半導体基板上に形成され、前記増幅部と共に、前記増幅部の出力に基づいて前記増幅部のゲインを制御するアナログフィードバックループを構成するフィードバック回路部とを具備したことを特徴とする。
【００２７】
このような構成によれば、センサセルからの信号成分は第１のメモリに保持され、第１のメモリから読み出された信号は増幅部において増幅される。更に、増幅部の出力はフィードバック回路部に供給されて、増幅部の増幅度がフィードバック制御される。アナログフィードバックループを構成する各回路が全て第１の半導体基板上に構成されており、アナログ回路に混入するノイズを著しく低減することができる。これにより、高画質の画像を得ることができる。
【００２８】
また、本発明に係るセンサチップは、第１の半導体基板上に形成され、アレイ状に配設されたセンサセルと、前記第１の半導体基板上に形成され、受光した光に基づく前記センサセルからの信号成分を保持する第１のメモリと、前記第１の半導体基板上に形成され、前記センサセルからのノイズ成分を保持する第２のメモリと、前記第１の半導体基板上に形成され、前記第１及び第２のメモリからの前記信号成分と前記ノイズ成分との差分を求める差分回路部と、前記第１の半導体基板上に形成され、前記差分回路部からの信号を増幅する増幅部と前記第１の半導体基板上に形成され、前記増幅部と共に、前記増幅部の出力に基づいて前記増幅部のゲインを制御するアナログフィードバックループを構成するフィードバック回路部とを具備したことを特徴とする。
【００２９】
このような構成によれば、差分回路部によって、センサセルからの信号成分とノイズ成分との差分が求められる。差分回路部からの信号成分は増幅部において増幅され、増幅部の増幅度はフィードバックループによって制御される。差分回路部及びアナログフィードバックループを構成する各回路が全て第１の半導体基板上に構成されており、アナログ回路に混入するノイズを著しく低減することができる。これにより、高画質の画像を得ることができる。
【００３０】
また、前記アナログフィードバックループは、前記増幅部の出力に基づくディジタル信号を発生するアナログディジタル変換部を具備したことを特徴とする。
【００３１】
このような構成によれば、増幅部の出力に基づくアナログ信号をディジタル信号に変換して第１の半導体基板上から外部に出力可能である。増幅部の出力に含まれるノイズは著しく低減されており、また、増幅部の出力に基づくディジタル信号を外部に出力することができるので、外部回路においてノイズの影響を受けない信号処理が可能である。
【００３２】
また、本発明に係る画像処理装置は、センサチップと、前記アナログディジタル変換部の出力を前記第１の半導体基板とは異なる第２の半導体基板に転送する第１の配線と、前記第２の半導体基板上に形成され、前記第１の配線によって転送された前記アナログディジタル変換部の出力に対して所定の画像信号処理を施して画像信号を出力するロジック回路部を備えた信号処理チップとを具備したことを特徴とする。
【００３３】
このような構成によれば、増幅部の出力に基づくディジタル信号が第１の半導体基板上から第１の配線を介して第２の半導体基板に転送される。第２の半導体基板上のロジック回路部は、入力されたディジタル信号に対する画像信号処理によって画像信号を得る。この画像信号は第１の半導体基板から第２の半導体基板にディジタル伝送された信号を用いて生成されており、ノイズの影響が著しく低減されている。
【００３４】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を説明する。図１は本発明の第１の実施の形態に係る画像処理装置を示すブロック図である。
【００３５】
本実施の形態はセンサセルによって得た画素信号を増幅するＰＧＡまでのアナログ回路をセンサチップ内に内蔵させることにより、画素信号の転送時のノイズの影響を低減するようになっている。
【００３６】
図１の画像処理装置は、大規模集積回路によって構成した固体撮像装置であるセンサチップ１と、信号処理装置である信号処理チップ２とからなる。センサチップ１は、２次元の固体撮像装置であり、光学像を光電変換して、光学像に基づく画素信号を信号処理チップ２へ供給するものである。本実施の形態においては、センサチップ１は、センサセル３、スイッチＳＷ１，ＳＷ２、コンデンサＣ１ ，Ｃ２ 、差分アンプ回路４及びＰＧＡ５によって構成されている。
【００３７】
信号処理チップ２は、受信した各画素信号に対して予め決められた信号処理を施して、画像信号を出力する。本実施の形態においては、信号処理チップ２は、オプティカルブラック（以下、ＯＢと略す。）クランプ回路１０と、アナログディジタル変換回路（ＡＤＣ）１１と、ＡＬＣ回路１２と、ディジタルアナログ変換器（ＤＡＣ）１３及びロジック回路１４によって構成されている。
【００３８】
センサチップ１は、センサセル３をマトリクス状に配置して構成した図示しないセンサセルアレイを有している。センサセル３は、例えば、特開平１１−１９５７７８号に記載されたような閾値変調型の固体撮像素子である。なお、センサセルアレイは、例えば、６４０×４８０のセンサセルと、オプティカルブラック（ＯＢ）のための領域（ＯＢ領域）を含む。ＯＢ領域を含めると、センサセルアレイは例えば７１２×５００のセンサセルで構成される。センサセル３は、受光した光量に応じた画素信号を出力する。そして、センサチップ１は、受光光量に応じた信号成分の電圧出力信号ＶＯＵＴＳと、ノイズ成分に応じた電圧出力信号ＶＯＵＴＮの２つの出力信号を発生する。
【００３９】
更に、詳述すると、センサチップ１のセンサセル３は、フォトダイオードＰＤＳと、光信号検出用絶縁ゲート型電界効果型トランジスタであるＭＯＳトランジスタＰＤＴｒとを含む。フォトダイオードＰＤＳは、不純物拡散領域とウエル領域からなり、入射光に応じてホール（正孔）がウエル領域内に生じる。そのウエル領域は、光信号検出用ＭＯＳトランジスタＰＤＴｒと共有されており、光信号検出用ＭＯＳトランジスタＰＤＴｒのゲート領域を構成する。フォトダイオードＰＤＳの不純物拡散領域と、光信号検出用ＭＯＳトランジスタＰＤＴｒのドレイン拡散領域は、ウエル領域の表層に一体的に形成されている。ドレイン拡散領域は、リング状のゲート電極の外周部を取り囲むように形成されている。リング状のゲート電極の中心部にソース拡散領域が形成されている。ゲート電極下のウエル領域内であって、ソース拡散領域の周辺部に、ソース拡散領域を取り囲むようにキャリアポケットが形成されている。センサ構造の詳細は、特開平１１−１９５７７８号公報に記載されている。
【００４０】
センサセル３から光量に応じた信号を得るために、蓄積、読み出し及びクリアの３状態のそれぞれにおいて、センサセル３のゲート、ソース及びドレインに、所定のバイアス電圧を印加することによって、光量に応じた信号を得ることができる。簡単に言えば、蓄積状態のとき、フォトダイオードＰＤＳに入射した光量に応じて生じたホールをキャリアポケットに蓄積させる。読み出し状態のとき、蓄積されたホールに基づいて信号電圧を読み出す。読み出された信号電圧は、ゲート電圧と、受光量に応じて変化した閾値との差に応じた電圧信号である。クリア状態のとき、蓄積されたホールは基板方向へ掃き出され、ホール等の残留電荷を排出する。クリア後、ノイズ成分のオフセット電圧を読み出し、信号電圧とオフセット電圧との差分をとることによって、画像信号を得ることができる。各セルについて、上述した動作を行い、画像信号を得ることによって、２次元の画像信号を得ることができる。バイアス条件、すなわち各状態における各セルのゲート、ソース及びドレインのバイアス電圧については、各状態毎に適宜設定する。
【００４１】
センサセルアレイの各列に対応するソース線が蓄積信号用ラインメモリを構成するコンデンサＣ１ とオフセット信号用ラインメモリを構成するコンデンサＣ２ とに、夫々スイッチＳＷ１，ＳＷ２を介して接続されている。スイッチＳＷ１はコンデンサＣ１ への蓄積信号用のロード信号によってオンとなり、スイッチＳＷ２は、コンデンサＣ２ へのノイズ分蓄積用のロード信号によってオンとなる。
【００４２】
先ず、スイッチＳＷ１がオンとなることによって、各ソース線から光量に応じた電圧がコンデンサＣ２ に与えられ、コンデンサＣ２ にその電圧に応じた電荷が蓄積される。
【００４３】
次に、センサセル３に対してクリア用のバイアス電圧が印加されて、センサセル３に保持されていた電荷が排出される。次にスイッチＳＷ２がオンとなって、各ソース線からノイズ成分に応じた電圧がコンデンサＣ２ に与えられる。こうして、コンデンサＣ２ にはノイズ成分に応じた電荷が蓄積される。コンデンサＣ１ に蓄積された電荷に応じた電圧は、ＶＯＵＴＳ信号として出力され、コンデンサＣ２ に蓄積された電荷に応じた電圧は、ＶＯＵＴＮ信号として出力される。
【００４４】
本実施の形態においては、コンデンサＣ１ ，Ｃ２ からのＶＯＵＴＳとＶＯＵＴＮの２つの電圧アナログ信号は、センサチップ１内に構成された差分アンプ回路４に供給されるようになっている。差分アンプ回路４は、ＶＯＵＴＳとＶＯＵＴＮの２つのアナログ信号が与えられ、信号成分の電圧値とノイズ成分との電圧値の差を取って、センサチップ１内に構成されたＰＧＡ５に出力するようになっている。
【００４５】
ＰＧＡ５は、例えば１デシベル単位でゲインを調整するための増幅器である。ＰＧＡ５は差分アンプ回路４の出力を後述するゲイン制御信号に基づく増幅度で増幅して出力する。ＰＧＡ５の出力はセンサチップ１の出力端子７を介して外部に出力されるようになっている。
【００４６】
センサチップ１の端子６，７と信号処理チップ２端子８，９との間はそれぞれ信号線１５，１６によって接続されている。信号線１５は、ＰＧＡ５の出力を信号処理チップ２に伝送する。信号処理チップ２の端子９を介して取込まれた信号は信号処理チップ２内のＯＢクランプ回路１０に与えられる。
【００４７】
ＯＢクランプ回路１０は、適切な黒色の基準レベルに調整するための回路である。センサセルアレイ内の予め決められた数画素分のセル、すなわちＯＢ領域は、遮光板等によって遮光されており、その遮光されたセルの信号レベルに基づいて、適切な黒色レベルが調整される。ＯＢクランプ回路１０の出力はＡＤＣ１１に与えられる。ＡＤＣ１１は入力された信号をディジタル信号に変換してＡＬＣ１２及びロジック回路１４に供給する。
【００４８】
ＡＬＣ１２は、ＯＢクランプ回路１０を制御するＯＢ制御処理、輝度制御処理、輝度測光処理等を行うと共に、これらの処理に必要なパラメータを格納する図示しないレジスタを有している。レジスタには、例えば、シャッタースピードデータ等のデータもストアされる。
【００４９】
ＯＢ領域の画素については、その画素の輝度データが、ＡＤＣ１１からディジタル信号としてＡＬＣ１２に供給される。ＡＬＣ１２は、ＡＤＣ１１からの信号を入力し、黒レベルを調整するためにＯＢクランプ回路１０に制御信号を出力する。また、ＡＬＣ１２は、輝度測光処理を行うことによって、例えば、ＡＤＣ１１から供給される１フレーム内の全ての緑（Ｇ）の画素のデータに基づいて、輝度を測定することができる。更に、ＡＬＣ１２は、測定した輝度データに基づいて撮像した画像の輝度を調整するためのゲイン制御信号を発生することができるようになっている。
【００５０】
ＡＬＣ１２からのゲイン制御信号は信号処理チップ２の出力端子８を介して外部に出力可能である。本実施の形態においては、ゲイン制御信号は信号線１６を介してセンサチップ１の端子６に供給されるようになっている。更に、センサチップ１の端子６はＰＧＡ５の制御端に接続されており、ＰＧＡ５は、ＡＬＣ１２における輝度測光処理に基づいて生成されたゲイン制御信号に応じて、差分アンプ回路４の出力に対するゲインが調整されるようになっている。これにより、画像の明るさの調整が行われる。なお、ＡＬＣ１２は、輝度制御処理によって最適なシャッタースピードを求めて、このデータをレジスタに書き込むようになっている。
【００５１】
ロジック回路１４は、ＡＤＣ１１の出力が与えられ、所定の画像信号処理を施すことで、画像信号を生成して出力端子１７から出力するようになっている。
次に、このように構成された実施の形態の動作について説明する。
【００５２】
図示しない被写体からの光学像がセンサチップ１の各画素に入射すると、蓄積状態において入射光量に応じた電気信号がフォトダイオードＰＤＳに生じる。所定のセンサセル３のフォトダイオードＰＤＳに発生した電気信号は読み出し状態においてトランジスタＰＤＴｒを介してソース線に供給され、スイッチＳＷ１を介してコンデンサＣ１ に蓄積される。次いで、読み出しを行ったセンサセル３に蓄積されている残留電気信号をクリア状態において排出し、スイッチＳＷ２をオンにしてセンサセル３のノイズ成分をコンデンサＣ２ に蓄積する。コンデンサＣ１ ，Ｃ２ に蓄積された電気信号は夫々信号成分の出力ＶＯＵＴＳ及びノイズ成分の出力ＶＯＵＴＮとして差分アンプ回路４に出力される。
【００５３】
本実施の形態においては、差分アンプ回路４は、センサチップ１内に構成されている。従って、コンデンサＣ１ ，Ｃ２ からの信号転送に際してノイズの混入は著しく低減される。差分アンプ回路４は、信号ＶＯＵＴＳと信号ＶＯＵＴＮとの差分を求めて画素の信号成分を取り出しＰＧＡ５に出力する。本実施の形態においては、ＰＧＡ５もセンサチップ１内に構成されている。従って、差分アンプ回路４からの信号転送に際してノイズの混入は著しく低減される。ＰＧＡ５は端子６を介して入力されるゲイン制御信号に基づく増幅度で入力された画素信号を増幅して出力する。
【００５４】
差分アンプ回路４及びＰＧＡ５に入力される信号に混入するノイズ成分は極めて小さく、差分アンプ回路４及びＰＧＡ５による増幅後の画素信号に含まれるノイズ成分も極めて小さい。
ＰＧＡ５の出力はセンサチップ１の出力端子７から信号線１５を介して信号処理チップ２に転送される。信号処理チップ２のＯＢクランプ回路１０は端子９を介してＰＧＡ５からの画素信号が与えられる。ＯＢクランプ回路１０は、ＡＬＣ１２からオプティカルブラック調整用の制御信号がＤＡＣ１３を介して与えられており、入力された画素信号のオプティカルレベルを黒レベルが適切なレベルとなるように調整して出力する。ＯＢクランプ回路１０の出力はＡＤＣ１１においてディジタル信号に変換された後、ロジック回路１４に与えられる。
【００５５】
ロジック回路１４は順次入力されるディジタル画素信号に対して所定の画像信号処理を施して、画像信号を得る。この画像信号は出力端子１７を介して外部に出力される。
また、ＡＤＣ１１の出力はＡＬＣ１２にも供給される。ＡＬＣ１２は入力されたディジタル画素信号に基づいて、輝度調整のためのゲイン制御信号やＯＢクランプ用の制御信号等を発生する。なお、ＡＬＣ１２からのゲイン制御信号は端子８から信号線１６を介してセンサチップ１に転送され、センサチップ１のＰＧＡ５は端子６を介してこのゲイン制御信号を取込む。
【００５６】
このように、本実施の形態においては、信号成分ＶＯＵＴＳ及びノイズ成分ＶＯＵＴＮの差分を求めて増幅する差分アンプ回路４及びＰＧＡ５をセンサチップ１内に構成していることから、信号の転送に際してノイズの混入を著しく低減することができ、これにより、増幅後の信号に含まれるノイズ成分を十分に低減させている。信号線１５を用いたセンサチップ１と信号処理チップ２との間の画素信号の転送後には、信号の増幅処理を行っていないので、転送に際して混入したノイズによる画質の影響は極めて小さく、画質を向上させることができる。
【００５７】
図２は本発明の第２の実施の形態を示す回路図である。図２において図１と同一の構成要素には同一符号を付して説明を省略する。
【００５８】
第１の実施の形態においては、特に増幅に寄与する差分アンプ回路及びＰＧＡをセンサチップ内に構成することによって、ノイズによる悪影響を十分に低減することを可能にしている。更に、本実施の形態はアナログ処理を行う回路部分の全てをセンサチップ内に構成することによって、ノイズによる悪影響を更に一層低減するようにしたものである。
【００５９】
本実施の形態は差分アンプ回路４の出力をＯＢクランプ回路１０に与え、ＯＢクランプ回路１０の出力をＰＧＡ５に与え、ＰＧＡ５の出力をＡＤＣ１１に与えるようにすると共に、差分アンプ回路４、ＯＢクランプ回路１０、ＰＧＡ５、ＡＤＣ１１、ＡＬＣ１２及びＤＡＣ１３をセンサチップ２１に内蔵した点が図１の実施の形態と異なる。なお、この場合には、信号処理チップ２２は、ロジック回路１４のみによって構成される。
【００６０】
ＡＤＣ１１の出力はＡＬＣ１２に供給されると共に、センサチップ２１の端子２３を介して外部に転送されるようになっている。端子２３と信号処理チップ２２の端子２４とは信号線２５によって接続されており、ＡＤＣ１１の出力は端子２３、信号線２５、端子２４を介して信号処理チップ２２内のロジック回路１４に供給されるようになっている。
【００６１】
次に、このように構成された実施の形態の動作について説明する。
【００６２】
差分アンプ回路４においてコンデンサＣ１ ，Ｃ２ からの信号成分ＶＯＵＴＳとノイズ成分ＶＯＵＴＮとの差分を求めるまでは第１の実施の形態と同様の動作が行われる。差分アンプ回路４の出力はＯＢクランプ回路１０においてオプティカルレベルが調整された後、ＰＧＡ５に与えられる。ＰＧＡ５は入力された画素信号をＡＬＣ１２からのゲイン制御信号に基づく増幅度で増幅してＡＤＣ１１に出力する。
【００６３】
本実施の形態においても、差分アンプ回路４及びＰＧＡ５までの伝送路におけるノイズの混入は極めて少なく、ＰＧＡ５の増幅後の信号に含まれるノイズ成分は十分に低減されている。ＡＤＣ１１は入力された画素信号をディジタル信号に変換してＡＬＣ１２に出力する。ＡＬＣ１２はＰＧＡ５にゲイン制御信号を供給すると共に、ＯＢクランプ用の制御信号をＤＡＣ１３に出力する。ＤＡＣ１３は入力された制御信号をアナログ信号に変換してＯＢクランプ回路１０に与える。
【００６４】
これらのアナログフィードバックループを構成するＯＢクランプ回路１０、ＰＧＡ５、ＡＤＣ１１、ＡＬＣ１２及びＤＡＣ１３の全てがセンサチップ２１内に構成されている。従って、アナログフィードバックループ内におけるノイズの混入を著しく低減することができる。
【００６５】
一方、ＡＤＣ１１の出力は端子２３、信号線２５及び端子２４を介して信号処理チップ２２内のロジック回路１４に入力される。ロジック回路１４は入力されたディジタル画素信号に対して所定の画像信号処理を施して、出力端子２６から画像信号を出力する。
【００６６】
センサチップ２１と信号処理チップ２２との間はディジタル信号によって信号伝送が行われており、ノイズの悪影響を十分に低減することができる。
【００６７】
このように本実施の形態においては、アナログフィードバックループを構成する全ての回路をセンサチップ内に構成し、センサチップと信号処理チップとの間はディジタル伝送を行っていることから、ノイズによる悪影響を更に一層低減することができる。
【００６８】
ところで、一般的に、ＣＭＯＳプロセスにおいて容量を形成する場合には、ゲートとソース・ドレイン間の酸化膜を絶縁膜とするＭＯＳ容量が採用される。しかしながら、アクティブ層に形成されたＭＯＳ容量は、電圧依存性を有し、ゲート、ソース、ドレインに印加される電圧によって容量値が変化してしまう。このため、アナログ回路をセンサチップ内に構成した場合にはＭＯＳ容量の変化によって、十分な特性を得ることができない。例えば、ＰＧＡをセンサチップ内に構成した場合には、その増幅特性がリニアでなくなってしまい、所望の増幅度を得ることが困難になってしまう。
【００６９】
そこで、上記第１及び第２の実施の形態においては、容量をＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）構造によってアクティブ層よりも上の層に形成することにより、この問題を解決している。
【００７０】
図３はこのようなＭＩＭ構造によって形成された容量を説明するための模式的な断面図である。図３はセンサとして、閾値電圧変調方式のＭＯＳ型固体撮像素子に適用した例を示している。なお、閾値電圧変調方式のＭＯＳ型固体撮像素子は、ＣＣＤ（電荷結合素子）の高性能画質、及びＣＭＯＳの低消費電力を兼ね備え，画質の劣化を抑えたほか，高密度化および低コスト化を実現するものとして注目されており、特開平１１−１９５７７８号公報にて開示されている。
【００７１】
図３において領域３１，３２，３３，３４は夫々ＮＭＯＳトランジスタ形成領域、ＰＭＯＳトランジスタ形成領域、ＭＩＭ形成領域及び閾値電圧変調方式のＭＯＳ型固体撮像素子形成領域である。ＮＭＯＳトランジスタ形成領域３１はＰウェル３５上に形成されたたＮ＋領域によってソース，ドレイン領域３６，３７が形成される。また、Ｐウェル３５上に酸化膜を介してゲート電極３８が形成されている。ＰＭＯＳトランジスタ形成領域３２はＮウェル４０上には形成されたたＰ＋領域によってソース，ドレイン領域４１，４２が形成される。また、Ｎウェル４０上には酸化膜を介してゲート電極４３が形成されている。
【００７２】
閾値電圧変調方式のＭＯＳ型固体撮像素子形成領域３４においては、上述したように、不純物拡散領域５３において入射光量に基づくホールが蓄積される。ドレイン拡散領域５１、ソース拡散領域５２の下層にＰウェル領域５５が形成されており、このウェル領域５５のソース領域拡散領域５２の周辺部に、ソース拡散領域５２を囲むように不純物拡散領域５３から転送されたキャリアを蓄積するキャリアポケット（図示せず）が形成される。ソース拡散領域５２上を囲むようにリング状のゲート電極５４が形成されている。
【００７３】
これらのＮＭＯＳ，ＰＭＯＳトランジスタ形成領域３１，３２と閾値電圧変調方式のＭＯＳ型固体撮像素子形成領域３４とはＰウェル７１上に形成された層間膜７２によって区画されている。そして、これらのＮＭＯＳ，ＰＭＯＳトランジスタ及び閾値電圧変調方式のＭＯＳ型固体撮像素子を形成したアクティブ層上には層間絶縁膜７３が形成されている。層間絶縁膜７３上にはアルミニウム等で構成した配線６１〜６６が形成されている。ＮＭＯＳ，ＰＭＯＳトランジスタ形成領域３１，３２のソース，ドレイン領域３６，３７，４１，４２並びにＶＭＯＳ形成領域３４のゲート電極５４及びソース拡散領域５２と、配線６１〜６６とは、コンタクト４５〜５０によって電気的に接続されている。
【００７４】
本実施の形態においては、アクティブ層よりも上層の層間絶縁膜７３上に、アルミニウム等の配線７４を形成している。そして配線７４上に、ＭＩＭ構造を有する容量層８５を形成している。容量層８５は、配線７４上に形成された絶縁膜７５、絶縁膜７５上に形成された窒化膜７６、窒化膜７６上に形成された絶縁膜７７、絶縁膜７７上に形成された金属膜７８によって構成されている。これらのＭＩＭ積層構造によって、所望の容量が得られる。
【００７５】
容量層８５上、配線７４及び他の配線６１〜６６上には酸化膜７９が形成され、酸化膜７９上には層間絶縁膜８６を介して上層の配線層が形成されている。この配線層にはアルミニウム等の配線８２，８３が形成されており、これらの配線８２，８３は夫々コンタクト８０，８１を介して下層の配線７４及び金属膜７８に接続されている。
【００７６】
このような図３のＭＩＭ構造による容量は、電圧依存性を有していない。従って、容量層８５は常に一定の容量を得ることができ、アナログ回路に採用することによって、アナログ回路の特性を向上させることができる。例えば、ＰＧＡ等に採用すると、ＰＧＡの特性のリニアリティを向上させることができ、ノイズ耐性が高いセンサチップを得ることができる。
【００７７】
尚、上記実施の形態は、固体撮像素子として閾値電圧変調方式のＭＯＳ型イメージセンサを例に説明したが、閾値電圧変調方式のＭＯＳ型イメージセンサに限定されるものではなく、他の方式のイメージセンサについても適応可能であることは言うまでも無い。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る画像処理装置を示すブロック図。
【図２】本発明の第２の実施の形態を示す回路図。
【図３】ＭＩＭ構造によって形成された容量を説明するための模式的な断面図。
【図４】イメージセンサを採用した固体撮像装置を示すブロック図。
【符号の説明】
１・・・センサチップ、２・・・信号処理チップ、３・・・センサセル、Ｃ１ ，Ｃ２ …コンデンサ、４…差分アンプ回路、５…ＰＧＡ、１０…ＯＢクランプ回路、１１…ＡＤＣ、１２…ＡＬＣ、１３…ＤＡＣ、１４…ロジック回路、１５，１６…信号線。
Claims (12)
- 第１の半導体基板上に形成され、アレイ状に配設されたセンサセルと、
前記第１の半導体基板上に形成され、受光した光に基づく前記センサセルからの信号成分を保持する第１のメモリと、
前記第１の半導体基板上に形成され、前記第１のメモリからの信号を増幅する増幅部とを具備したことを特徴とするセンサチップ。 - 第１の半導体基板上に形成され、アレイ状に配設されたセンサセルと、
前記第１の半導体基板上に形成され、受光した光に基づく前記センサセルからの信号成分を保持する第１のメモリと、
前記第１の半導体基板上に形成され、前記センサセルからのノイズ成分を保持する第２のメモリと、
前記第１の半導体基板上に形成され、前記第１及び第２のメモリからの前記信号成分と前記ノイズ成分との差分を求める差分回路部と、
前記第１の半導体基板上に形成され、前記差分回路部からの信号を増幅する増幅部とを具備したことを特徴とするセンサチップ。 - 前記増幅部は、前記増幅部の出力に基づいて前記増幅部のゲインを制御するアナログフィードバックループの一部を構成することを特徴とする請求項１又は２のいずれか一方に記載のセンサチップ。
- 前記アナログフィードバックループは、その一部が前記第１の半導体基板とは異なる第２の半導体基板上に形成されることを特徴とする請求項３に記載のセンサチップ。
- 前記増幅部は、ゲインがプログラマブルに可変であることを特徴とする請求項１又は２のいずれか一方に記載のセンサチップ。
- 前記増幅部は、前記第１の半導体基板上に形成されたアクティブ層よりも上層に金属膜、絶縁膜及び金属膜による積層構造によって容量が形成されていることを特徴とする請求項１又は２のいずれか一方に記載のセンサチップ。
- 前記差分回路部は、前記第１の半導体基板上に形成されたアクティブ層よりも上層に金属膜、絶縁膜及び金属膜による積層構造によって容量が形成されていることを特徴とする請求項２に記載のセンサチップ。
- 請求項１又は２に記載のセンサチップと、
前記増幅部の出力を前記第１の半導体基板とは異なる第２の半導体基板に転送する第１の配線と、
前記第２の半導体基板上に形成され、前記第１の配線によって転送された前記増幅部の出力に基づいて前記増幅部のゲインを制御するアナログフィードバックループの一部を構成するフィードバック回路部を備えた信号処理チップと、
前記フィードバック回路部の出力を前記第１の半導体基板の前記増幅部に転送するための第２の配線とを具備したことを特徴とする画像処理装置。 - 第１の半導体基板上に形成され、アレイ状に配設されたセンサセルと、
前記第１の半導体基板上に形成され、受光した光に基づく前記センサセルからの信号成分を保持する第１のメモリと、
前記第１の半導体基板上に形成され、前記第１のメモリからの信号を増幅する増幅部と、
前記第１の半導体基板上に形成され、前記増幅部と共に、前記増幅部の出力に基づいて前記増幅部のゲインを制御するアナログフィードバックループを構成するフィードバック回路部とを具備したことを特徴とするセンサチップ。 - 第１の半導体基板上に形成され、アレイ状に配設されたセンサセルと、
前記第１の半導体基板上に形成され、受光した光に基づく前記センサセルからの信号成分を保持する第１のメモリと、
前記第１の半導体基板上に形成され、前記センサセルからのノイズ成分を保持する第２のメモリと、
前記第１の半導体基板上に形成され、前記第１及び第２のメモリからの前記信号成分と前記ノイズ成分との差分を求める差分回路部と、
前記第１の半導体基板上に形成され、前記差分回路部からの信号を増幅する増幅部と
前記第１の半導体基板上に形成され、前記増幅部と共に、前記増幅部の出力に基づいて前記増幅部のゲインを制御するアナログフィードバックループを構成するフィードバック回路部とを具備したことを特徴とするセンサチップ。 - 前記アナログフィードバックループは、前記増幅部の出力に基づくディジタル信号を発生するアナログディジタル変換部を具備したことを特徴とする請求項９又は１０のいずれか一方に記載のセンサチップ。
- 請求項１１のセンサチップと、
前記アナログディジタル変換部の出力を前記第１の半導体基板とは異なる第２の半導体基板に転送する第１の配線と、
前記第２の半導体基板上に形成され、前記第１の配線によって転送された前記アナログディジタル変換部の出力に対して所定の画像信号処理を施して画像信号を出力するロジック回路部を備えた信号処理チップとを具備したことを特徴とする画像処理装置。
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