JP2004241471A

JP2004241471A - Compound semiconductor device and method of manufacturing the same, semiconductor device and high-frequency module

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Publication number: JP2004241471A
Application number: JP2003026933A
Authority: JP
Inventors: Akihisa Terano; 昭久寺野; Tomoyoshi Mishima; 友義三島; Kiyoshi Ouchi; 潔大内
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2003-02-04
Filing date: 2003-02-04
Publication date: 2004-08-26

Abstract

【課題】化合物半導体基板上に順次積層して形成された化合物半導体層と、前記化合物半導体層上にゲート電極、ソース電極、及びドレイン電極を備えた電界効果型トランジスタにおいて、高耐圧かつ信頼性に優れる高速・高周波の化合物半導体装置を容易かつ再現性良く作製することが困難であった。
【解決手段】前記電界効果型トランジスタの上方から見て、能動層領域上にゲート電極を環状に形成し、前記環状の形状を有するゲート電極の内側・外側にソース・ドレイン電極またはドレイン・ソース電極を形成することにより達成される。
【選択図】図１A field-effect transistor including a compound semiconductor layer sequentially formed on a compound semiconductor substrate and a gate electrode, a source electrode, and a drain electrode on the compound semiconductor layer has high withstand voltage and high reliability. It has been difficult to manufacture an excellent high-speed, high-frequency compound semiconductor device easily and with good reproducibility.
When viewed from above the field effect transistor, a gate electrode is formed in a ring shape on an active layer region, and a source / drain electrode or a drain / source electrode is formed inside / outside the gate electrode having the ring shape. Is achieved.
[Selection diagram] Fig. 1

Description

【０００１】
【発明の属する技術分野】
本発明は、化合物半導体基板上に順次積層して形成された化合物半導体層と、前記化合物半導体層上にゲート電極、ソース電極、及びドレイン電極とを備えた化合物半導体装置とその製造方法に関するものである。更には、本発明は、マイクロ波集積回路、およびこれを搭載した高周波モジュールに関するものである。
【０００２】
【従来の技術】
ＧａＡｓやＩｎＰ等の化合物半導体を用いた電界効果トランジスタの一つとして、例えば高電子移動度トランジスタ（ＨＥＭＴ）が知られている。
【０００３】
これは、ノンドープのチャネル層と、このチャネル層よりもバンドギャップが広く且つ不純物がドープされた電子供給層とのヘテロ接合を利用するものである。即ち、ＨＥＭＴは、このヘテロ接合によって形成された二次元電子ガスを、ノンドープのチャネル層で走行させることにより、チャネル層がドーピングされた通常の電界効果トランジスタよりも高速性能が得られるものである。
【０００４】
これまでに、ＡｌＧａＡｓ／ＧａＡｓ系、ＡｌＧａＡｓ／ＩｎＧａＡｓ系等の高電子移動度トランジスタ（ＨＥＭＴ）が開発・製品化されている。そして、これらを搭載したパワーモジュール、高周波モジュール等がすでに実用化されている。しかし、更なる高性能化と高周波化に対応するため、ＧａＡｓよりも電子移動度の高いＩｎＰに格子整合するＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴの開発も進められてきている。
【０００５】
これらのＨＥＭＴでは、一般にショットキ接合型ゲートが用いられている。従って、高耐圧なＨＥＭＴを作製するためには、ゲート電極に逆方向バイアスをかけた時のゲート−ソース間、ゲート−ドレイン間のリーク電流の低減が大きな鍵となる。
【０００６】
これまでのＡｌＧａＡｓ／ＧａＡｓ系、ＡｌＧａＡｓ／ＩｎＧａＡｓ系ＨＥＭＴの場合、ゲート電極はバンドギャップの広いＡｌＧａＡｓ層上に形成されている。この為、Ｐｔ等の仕事関数の大きい金属を半導体と接合させることによって、比較的高いショットキ障壁高さφｂ（〜０．９ｅＶ）が得られ、この効果によってリーク電流自体も小さく抑えることが可能であった。
【０００７】
しかしながら、ＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴの場合、ゲート電極はＩｎＰと格子整合する半導体材料の中において比較的バンドギャップの広いＩｎＡｌＡｓ上に形成される。従って、ＩｎＡｌＡｓのバンドギャップはＧａＡｓに格子整合するＡｌＧａＡｓのそれよりも小さいため、同一金属を前記それぞれの半導体上に形成すると、φｂはＩｎＡｌＡｓ上の方が圧倒的に小さくなる。この為、ゲートリーク電流の増大を招く要因となっている。
【０００８】
このような問題を解決するため、ゲート電極を従来のショットキ接合ゲートにかえて、半導体層によるＰＮ接合ゲートを用いる方法が示されている。
【０００９】
例えば、次の方法が知られている（特許文献１）。ＩＩＩ−Ｖ族系化合物半導体を積層して形成するＦＥＴの形成方法において、活性層となる層上に、Ｐ型ＡｌＡｓ層を形成し、このＰ型ＡｌＡｓ層上にＰ型半導体コンタクト（例えば、Ｐ型ＩｎＧａＡｓ）層及びゲート電極用メタルを積層する。このゲート電極用メタル電極をパターニングし、更に、クエン酸活性水をエッチング液として用いて、前記メタル電極をマスクとして、前記Ｐ型半導体コンタクト（Ｐ型ＩｎＧａＡｓ）層をエッチングして接合型ゲート電極を形成する。
【００１０】
特許文献１によれば、この時、Ｐ型ＡｌＡｓ層の膜厚は２０ｎｍであり、クエン酸活性水によって、Ｐ型ＡｌＡｓ層はエッチングされない。この為、この方法によれば、ゲート幅（ゲート長）を短縮することが容易になり、素子の高速化を実現できると記載されている。
【００１１】
又、その他の方法として、次の方法も報告されている（特許文献２）。エンハンスメント型ＪＦＥＴを実現するために、歪整合するシュードモルフィック（Ｐｓｅｕｄｏｍｏｒｐｈｉｃ）構造の、膜厚１５ｎｍ程度であるＡｌＧａＡｓ層を、ＰＮ接合部に挿入する。そして、素子の活性層を前記ＡｌＧａＡｓ層で保護する方法である。
【００１２】
【特許文献１】
特開平５‐１４４８４８号公報（要約、図１）
【特許文献２】
特開平８‐１９１１４４号公報（要約、図１）
【００１３】
【発明が解決しようとする課題】
従来技術で述べたような電界効果型トランジスタは、ＭＢＥ法やＭＯＣＶＤ法などによるエピタキシャル成長層を用いて半導体デバイスを作製している。そして、所望のサイズでトランジスタを作製するために、不要なエピタキシャル成長層をエッチングにより除去して、所望のサイズの能動層領域のみを残すメサ型構造を採用している。
【００１４】
このメサ型構造を用いて作製した一般的なショットキ接合ゲートによる電界効果型トランジスタの概略図の例を図２に示す。図２（ａ）はその上面図、図２（ｂ）は図２（ａ）の線２２での断面図である。
【００１５】
この構造では、ゲート電極１００の金属層は、ソース電極１０１とドレイン電極１０２との間の能動層領域１０４上と、能動層領域以外の領域、即ち不要な半導体層を除去することによって発生したエッチング側面、及びエッチングにより露出した面上に直接接触する形で形成されている。この為、ゲート電極金属１００がエッチング側面に露出したトランジスタのチャネル層や高濃度ドーピングされたキャリア供給層１０４に直接接触してしまう。図２には、この接触部位を１０５として示した。この部分でゲートリーク電流が発生し、結果として素子の耐圧低下を招く要因となっていた。尚、図２において、符号１１０は半導体来基体、１０４はチャネル或いはキャリア供給層を示す。
【００１６】
特に、バンドギャップの狭いＩｎＧａＡｓ等のＩｎが含まれる化合物半導体材料を用いて作製したデバイスは、ＧａＡｓ、ＡｌＧａＡｓ等を用いて作製したデバイスに比べて、前記ゲート電極金属が前記エッチング側面に接触することによる影響は極めて大きい。この為、素子がピンチオフしない等の難点が生じ、正常にＦＥＴ動作する素子さえも作製することが困難であった。
【００１７】
この問題を解決するため、段差部を絶縁膜によって被覆、平坦化して、化合物半導体側面を露出させない方法もあるが、作製プロセスが長大となる。こうした工程増に加えて、各プロセスにおいて生じる面内ばらつきの影響によって、理想的な形状を有する素子の作製歩留まりは１５％以下と極めて低かった。
【００１８】
以上のことから、高耐圧・高信頼の化合物半導体素子を歩留まり良く作製することが極めて困難であり、高性能なマイクロ波集積回路、及び高周波モジュールを提供することが出来なかった。
【００１９】
本発明の目的は、前記従来技術における問題を考慮してなされたものである。本発明は、化合物半導体基板上に順次積層して形成された化合物半導体層と、ゲート電極、ソース電極、及びドレイン電極とを備えた電界効果型トランジスタの構造であっても、高耐圧かつ信頼性に優れる高速・高周波の化合物半導体装置とその製造方法を提供するものである。
【００２０】
本発明は、更には、マイクロ波集積回路、及びこれを搭載した高周波モジュールを提供することである。
【００２１】
【課題を解決するための手段】
化合物半導体基板上に順次積層して形成された化合物半導体層と、前記化合物半導体層上にゲート電極、ソース電極、及びドレイン電極を備えた電界効果型トランジスタにおいて、素子の結晶成長用基板の上方から見て、能動層領域上にゲート電極を、その内部に電極層を有さない凹形状領域を有する形状に形成し、前記環状のゲート電極の内側にはソース電極を設け、前記環状のゲート電極の外周部にドレイン電極を設けた素子構造を形成することにより達成される。尚、その内部に電極層を有さない凹形状領域を有する形状の代表的な形状は環状である。ここで、本願明細書における「環状」の用語は、慣用的な用語として直線部分を有しても輪状をなす形状をも含むものとする。
【００２２】
前記環状ゲート電極の内側及び外周部に形成したソース電極、及びドレイン電極の配置は、逆になった場合でも全く問題はない。
【００２３】
この時、ゲート電極と上層配線とを電気的に繋ぐゲートパッド部も能動層領域上に形成されるため、素子容量が増加する傾向を示す。この対応として、ゲートパッド部自体の面積を十分に小さくすれば素子容量の増加を低減することができる。従って、この問題は、本発明により作製した素子を搭載したＭＭＩＣ等の高周波特性に対して殆ど影響を与えることは無い。
【００２４】
【発明の実施の形態】
先ず、本発明の代表例を例示する。本発明をもとに、図１に示すような、環状の形状を有するショットキ接合ゲートを用いたＩｎ含有半導体による電界効果型トランジスタ（ＨＥＭＴ）を作製した。ゲート電極は、Ｐｔ／Ｔｉ／Ｐｔ／Ａｕ電極、ゲート長は１．０μｍ、ゲート幅は２５０μｍである。図１の例では、ＩｎＰ基板１０上に、アンドープＩｎＧａＡｓのバッファ層１１、アンドープＩｎＧａＡＳのチャネル層１２、アンドープＩｎＡｌＡｓのスペーサ層１３、ｎ型ＩｎＡｌＡｓの電子供給層１４、アンドープＩｎＡｌＡｓのスペーサ層１５及びアンドープＩｎＰのストッパ層１６が積層されている。そして、この上部に、環状のゲート電極１００、その内側にソース電極１０１、及び外側にドレイン電極１０２が配置される。これら電極の平面配置が図１の（ａ）に示される。
【００２５】
この素子のゲート電極とその外周部に設けたドレイン電極との間のダイオード特性を評価した結果、６．５Ｖ程度にまで増大することが判明した。
【００２６】
図３に示すように、図１の例と同じ構造の結晶を用いて作製した従来構造の電界効果型トランジスタ（ＨＥＭＴ）のダイオード特性は、逆方向耐圧は２．０Ｖ以下であった。尚、この場合、ゲート電極はＰｔ／Ｔｉ／Ｐｔ／Ａｕ電極、ゲート長は１．０μｍ、ゲート幅は２５０μｍを用いた例である。
【００２７】
図３の例においても、ＩｎＰ基板１０上に図１と同様の各半導体層が積層されている。そして、図３の例ではトランジスタを構成する領域がメサ状に形成されている。そして、アンドープＩｎＰのストッパ層１６上にゲート電極１００を中央にして左右にソース電極１０１、ドレイン電極１０２が配置されている。ゲート電極１００にはゲートパッド部１０３が延在して設けられている。図３の（ａ）は平面図、図３の（ｂ）は図３の（ａ）の線３−３での断面図である。
【００２８】
更に、前記のゲート電極をショットキ接合型ゲートに変えて、下からＰ型ＩｎＡｌＡｓ（ドーパント＝カーボン、キャリア濃度＝２．０×１０^１９ｃｍ^−３、膜厚＝５０ｎｍ）／［Ｐｔ／Ｔｉ／Ｐｔ／Ａｕ］電極の積層構造からなる半導体接合型ゲートにすると、逆方向耐圧８．０Ｖを越える逆方向耐圧と、更に良好な耐圧特性を示した。この半導体接合型ゲートを従来構造のＨＥＭＴ素子に適用した場合では、逆方向耐圧は１．０Ｖを越えず、ショットキ接合ゲートよりもさらに低い耐圧しか得られていなかった。
【００２９】
本発明の素子構造によれば、素子のサイズを規定するメサ構造を必要としないことから、従来よりも極めて簡便かつ少ないプロセス工程で作製できる。更に、従来構造で必ず生じていた寄生的なゲート耐圧低下を防止できる。従って、本発明によれば、高耐圧かつ信頼性に優れる高速・高周波の化合物半導体装置を極めて容易に作製できる。
【００３０】
＜実施の形態１＞
本発明を前述したショットキ接合ゲート電極によるＩｎＡｌＡｓ／ＩｎＧａＡｓＨＥＭＴに適用した第１の実施例を、図４を用いて説明する。図４の（ａ）は平面図、図４の（ｂ）は図４の（ａ）における線４−４での断面図である。
【００３１】
通例のＭＢＥ法を用いて、半絶縁性ＩｎＰ基板１０上に、膜厚５００ｎｍのアンドープＩｎＡｌＡｓ層１１、膜厚２０ｎｍのアンドープＩｎＧａＡｓチャネル層１２、膜厚５ｎｍのアンドープＩｎＡｌＡｓ層スペーサ１３、Ｓｉをドーパントとして含むキャリア濃度５×１０^１８ｃｍ^−３、膜厚２０ｎｍのｎ型ＩｎＡｌＡｓキャリア供給層１４、膜厚１０ｎｍのアンドープＩｎＡｌＡｓスペーサ層１５、膜厚１０ｎｍのアンドープＩｎＰストッパ層１６、膜厚５０ｎｍのｎ型ＩｎＧａＡｓコンタクト層（Ｓｉドープ、キャリア濃度：３×１０^１９ｃｍ^−３）１７を順次積層して成長する。
【００３２】
次に、周知のホトリソグラフィ技術を用いて、基板の上方から見て環状の形状を有する所望のゲート金属被着領域を開口する。
【００３３】
燐酸系水溶液（燐酸と過酸化水素とＨ_２Ｏの混合液）を用いて、前記開口領域のｎ型ＩｎＧａＡｓコンタクト層１７のみを除去して、アンドープＩｎＰストッパ層１６を露出させる。
【００３４】
この後、通例のリフトオフ法によって、ゲート電極１８を形成する。ゲート金属はＰｔ／Ｔｉ／Ｐｔ／Ａｕの金属積層で、周知の電子ビーム蒸着法を用いて十分である。こうして、アンドープＩｎＰストッパ層１６上に基板の上方から見て環状の形状を有するゲート電極１８を形成する。図４（ａ）の符号２０の部分はゲート電極パッド部である。
【００３５】
次に、周知のホトリソグラフィ技術を用いて、ｎ型ＩｎＧａＡｓコンタクト層１７上で且つ前記環状の形状を有するゲート電極の内側及び外周部の所望のソース・ドレイン電極形成位領域を開口する。
【００３６】
この後、周知の金属被着法とリフトオフ技術によりソース及びドレイン電極１９、１９’を形成する。即ち、基体に所望形状のフォトレジスト膜を形成する。そして、この上部に、基板の方から順次ＡｕＧｅ／Ｎｉ／Ｔｉ／Ｐｔ／Ａｕなる積層のオーミック金属膜を被着する。そして、前記フォトレジスト膜を除去、即ち、リフトオフして、電極金属パターンを形成する。そして、３００℃、１０分間程度の熱処理を施して、半導体層と金属膜をアロイ化（合金化）させてソース及びドレイン電極１９、１９’を形成する。
【００３７】
こうして、図４に示す構造を有するショットキ接合ゲート型ＩｎＡｌＡｓ／ＩｎＧａＡｓＨＥＭＴが完成する。
【００３８】
本実施例で作製したＨＥＭＴ素子は、本発明の効果を反映して良好なピンチオフ特性を示した上、ゲート耐圧６．０Ｖ以上という極めて良好な特性を示した。
【００３９】
以上の実施例では、ＩｎＰ基板上に成長したＩｎ含有半導体によるＨＥＭＴ素子に適用した場合について述べたが、この他ＧａＡｓと格子整合する半導体材料を用いたＨＥＭＴ素子に適用しても良いことは言うまでも無い。
【００４０】
ショットキ接合型ゲート電極としてＰｔ／Ｔｉ／Ｐｔ／Ａｕ積層電極を用いた場合について述べたが、この他ＷＳｉ等の単層膜や、その他の金属による多層膜を用いても良いことは言うまでも無い。
【００４１】
以上の実施例ではショットキ接合型ゲートを用いた場合について述べたが、半導体によるＰＮ接合ゲートを用いても良いことは言うまでも無い。
ソース・ドレイン電極としてＡｕＧｅ／Ｎｉ／Ｔｉ／Ｐｔ／Ａｕ電極を用いた場合について述べたが、この他Ｔｉ／Ｐｔ／ＡｕやＭｏ／Ａｕ等の高濃度にドープされたｎ型ＩｎＧａＡｓ層に対して十分に低抵抗なオーミック特性が得られる電極構造を用いても良いことは言うまでも無い。
【００４２】
＜実施の形態２＞
本発明を、ＧａＡｓ基板上に歪緩和層を介して形成した半導体ＰＮ接合ゲート型ＩｎＧａＡｓ／ＩｎＡｌＡｓ歪緩和ＨＥＭＴ（ＭｅｔａｍｏｒｐｈｉｃＨＥＭＴ）に適用した第２の実施例を図５を用いて説明する。図５の（ａ）は平面図、図５の（ｂ）は図４の（ａ）における線５−５での断面図である。以下本発明を実施例に基づいて説明する。
【００４３】
周知のＭＢＥ法を用いて、ＧａＡｓ基板２１上に厚さ３０ｎｍのアンドープＧａＡｓバッファ層２２、厚さ２０ｎｍのアンドープＡｌＡｓバッファ層２３、厚さ６００ｎｍのアンドープＩｎＡｌＡｓのステップグレーデッド層２４、厚さ２００ｎｍのアンドープＩｎＡｌＡｓバリア層２５、厚さ２０ｎｍのアンドープＩｎＧａＡｓチャネル層２６、厚さ２ｎｍのアンドープＩｎＡｌＡｓ層２７、厚さ１２ｎｍのＳｉドープｎ型ＩｎＡｌＡｓキャリア供給層（キャリア濃度：５×１０^１８ｃｍ^−３）２８、厚さ１０ｎｍのアンドープＩｎＡｌＡｓ層２９、厚さ５ｎｍのアンドープＩｎＰストッパ層３０、膜厚４０ｎｍのｐ型ＩｎＡｌＡｓゲート層（キャリア濃度：１×１０^１９ｃｍ^−３）３１、および膜厚５０ｎｍのｐ型ＩｎＧａＡｓコンタクト層（キャリア濃度：５×１０^１９ｃｍ^−３）３２を順次エピタキシャル成長法にて形成する。尚、前記アンドープＩｎＡｌＡｓのステップグレーデッド層２４は、ＩｎＡｓモル比０．１５から０．４５まで変化させた層とした。
【００４４】
次に、周知のホトリソグラフィ技術と絶縁膜エッチングを用いて、基板の上方から見て環状の形状を有する所望のゲート金属被着領域を開口する。
【００４５】
周知のリフトオフ技術によりゲート電極３１の金属パターンを形成する。ゲート電極用のオーミック金属はＰｔ／Ｔｉ／Ｐｔ／Ａｕの金属積層で、形成は電子ビーム蒸着法で十分である。
【００４６】
次に、前記ゲート電極金属パターンをマスクに、周知の燐酸系水溶液（燐酸と過酸化水素とＨ_２Ｏの混合液）を用いて、前記ゲート層３１、および前記コンタクト層３２を除去して、ＩｎＰストッパ層３０を露出させることにより、ｐ型ＩｎＡｌＡｓゲート層３１〜ゲート電極金属パターンまでの積層構造である半導体ＰＮ接合ゲート電極３３が完成する。尚、図５の（ｂ）では、３層で構成される半導体ＰＮ接合ゲート電極３３を線で囲って示した。又、図５の（ａ）での、符号３６に部分はゲート電極パッド部である。
【００４７】
この時、ゲート層３１の長さ（即ち、ショットキゲート電極のゲート長方向）を０．３μｍに制御する。これもＩｎＰストッパ層３０が前記燐酸系水溶液に殆どエッチングされないことから、前記水溶液の混合比を調整してエッチング速度を低速にすることによりゲート長制御は極めて容易に行える。
【００４８】
次に、露出したＩｎＰストッパ層３０上の所望のソース及びドレイン電極形成位領域を、周知のホトリソグラフィ技術と絶縁膜ドライエッチング技術を用いて開口する。この後、周知の金属被着法とリフトオフ技術により下からＡｕＧｅ／Ｎｉ／Ｔｉ／Ｐｔ／Ａｕ積層膜からなるオーミック金属を被着及びリフトオフして電極金属パターンを形成する。更に、３００℃、１０分間程度の熱処理を施して、半導体層と金属膜をアロイ化（合金化）させてソース・ドレイン電極３４、３４’を形成する。こうして、図５に示す、ＰＮ接合ゲート型ＩｎＡｌＡｓ／ＩｎＧａＡｓ歪緩和ＨＥＭＴが完成する。
【００４９】
本実施例で作製したＨＥＭＴ素子は、本発明の効果を反映して耐圧が１０．０Ｖを越えるという極めて良好な耐圧特性を示した。更に、ゲート層３１の長さ（即ち、ゲート長）を０．３μｍに微細化したことにより、相互コンダクタンスｇｍ＞８００（ｍＳ／ｍｍ）を達成した。ここで、相互コンダクタンスは、素子特性の優劣を示す指標である。
【００５０】
以上の実施例では、ＧａＡｓ基板上にＩｎＰと格子整合する半導体材料を成長した場合について述べたが、もっとＩｎ組成を下げた（〜０．３％）場合でも良い。その場合、Ｐ（リン）を含む半導体材料として、格子整合する組成のＩｎとＧａとＰの化合物を用いても良いことは言うまでも無い。
【００５１】
以上の実施例１及び実施例２では、ゲート幅の短い１個のゲート電極を備えたＨＥＭＴ素子に適用した場合について述べたが、高出力ＩＣ用トランジスタの場合には大電流が必要となるため、比較的ゲート幅を大きくする必要がある。
【００５２】
この場合、例えば図８に示すような、必要とするゲート幅分のゲート電極１００を一定間隔で複数個並べ、個々のゲート電極１００の内側にはソース電極１０１を設け、複数個のゲート電極１００全体を取り囲むようにドレイン電極１０２を設けた形でも良い。即ち、能動層領域上のみに環状のゲート電極を配し、この環状のゲート電極の内と外にソース及びドレイン電極、又はドレイン電極及びソース電極を配置するという、本発明の基本的な素子レイアウトが用いられることが重要である。こうした各種の形で作製した場合でも、良好な耐圧特性を有するトランジスタ素子を容易に作製することが可能となる。尚、図中符号１０３はゲート電極パッドを示す。
【００５３】
又、前記実施例では、本発明の素子構造をショットキ接合型ゲート及び半導体接合型ゲートを用いたＨＥＭＴ素子に適用した場合について述べたが、この他通常のドーピングされたチャネル層を有するＭＥＳＦＥＴやＪ−ＦＥＴ等に用いても同様の効果が得られることは言うまでも無い。
【００５４】
＜実施の形態３＞
図６に、本発明の実施例３のマイクロストリップ形のモノリシックマイクロ波集積回路（ＭＭＩＣ：ＭｏｎｏｌｉｔｈｉｃＭｉｃｒｏｗａｖｅＩｎｔｅｇｒａｔｅｄＣｕｉｃｕｉｔ）の断面図を示す。
【００５５】
ＧａＡｓ基板４０の表面には、ＨＥＭＴ４１、抵抗４２、キャパシタンス４３（電極としての伝送線路の導体４４及び容量膜４３ａを含む）、インダクタンス４５、伝送線路の導体４４等の各種マイクロ波回路素子が形成されている。当該基板は絶縁物層４８で覆われている。一方、ＧａＡｓ基板裏面には、バイアホール４６および接地導体４７が形成されている。ここで、ＨＥＭＴ４１には、実施例２で示した本発明の歪緩和ＨＥＭＴを用いている。尚、前記ＨＥＭＴ、歪緩和ＨＥＭＴ自体の詳細説明は省略する。
【００５６】
＜実施の形態４＞
本発明の車載用レーダーを説明する。図７にその代表的な構成図を示す。車載用レーダーは、電圧可変発振器５０、増幅器５１、受信器５２、受信用端子５３、送信用端子５４、端子５５から構成される高周波モジュール５６と、受信用端子５３に接続された受信アンテナ５７、送信用端子５４に接続された送信アンテナ５８、端子５５に接続された信号処理系５９で構成されている。電圧可変発振器５０、増幅器５１および受信器５２が実施例３のＭＭＩＣで構成されている。
【００５７】
以下、車載用レーダーの動作を簡潔に説明する。電圧可変発振器５０からの７６ＧＨｚの信号は、増幅器５１により増幅され、送信用端子５４を通して送信アンテナ５８から放射される。対象物から反射して戻ってきた信号は、受信アンテナ５７で受信され、受信用端子５３から受信器５２の増幅器６０で増幅される。
【００５８】
更に、この増幅された信号は、受信器５２の増幅器６１で増幅された電圧可変発振器５０からの７６ＧＨｚの参照信号と、受信器５２のミクサ６２で混合されて、中間周波数（ＩＦ：ＩｎｔｅｒｎｅｄｉａｔｅＦｒｅｑｕｅｎｃｙ）信号となる。ＩＦ信号は、端子５５から取り出されて信号処理系５９に入力され、そこで対象物の相対速度、距離、角度が計算される。
【００５９】
本実施例の高周波モジュールは実施例３のＭＭＩＣを用いているので、高性能かつ信頼性の高い車載用レーダーを作製できる。
【００６０】
前記実施例４では、高周波モジュールの一例として、本発明の素子構造を有するＨＥＭＴ素子を主要デバイスとしたＭＭＩＣを搭載した車載用レーダーについて述べたが、この他携帯電話等に用いられる高出力ＩＣの主要デバイスに用いられる素子に本発明を適用しても良いことは言うまでも無い。
【００６１】
本発明によれば、化合物半導体基板上に順次積層して形成された化合物半導体層と、前記化合物半導体層上にゲート電極、ソース電極、及びドレイン電極を備えた電界効果型トランジスタにおいて、高耐圧かつ信頼性に優れる高速・高周波の化合物半導体装置を、容易かつ再現性良く作製することが可能となり、この効果により前記化合物半導体装置によるマイクロ波集積回路、およびこれを搭載した高周波モジュールを再現性良く作製出来る。
【００６２】
以下に本発明の諸形態をまとめて列挙する。
（１）化合物半導体基板と、この化合物半導体基板上に形成された化合物半導体層と、前記化合物半導体層の上部に少なくともゲート電極、ソース電極、及びドレイン電極とを有し、前記ゲート電極は前記化合物半導体基板の主面にその内部に電極層を有さない形状を有し、前記ゲート電極の内部の電極層を有さない領域にソース電極又はドレイン電極を有し、前記ゲート電極の外部領域にドレイン電極又はソース電極を有することを特徴とする化合物半導体装置。
（２）前記ゲート電極は、ショットキ接合型ゲート電極であることを特徴とする請求項１に記載の化合物半導体装置。
（３）前記ゲート電極は、Ｐ型の導電型を有する半導体層と、前記Ｐ型の導電型を有する半導体層上に設けられた前記Ｐ型の導電型を有する半導体層とオーミック接続する金属層とによって構成された半導体接合型ゲート電極であることを特徴とする前項（１）から（２）のいずれか一に記載の化合物半導体装置。
（４）前記化合物半導体層は、ＩＩＩ−Ｖ族化合物半導体からなることを特徴とする前項（１）から（２）のいずれか一に記載の化合物半導体装置。
（５）前記化合物半導体層は、ＩＩＩ族窒化物半導体からなることを特徴とする前項（１）から（２）のいずれか一に記載の化合物半導体装置。
（６）前記化合物半導体装置はマイクロ波集積回路に搭載されていることを特徴とする前項（１）から（６）のいずれか一に記載の半導体装置。
（７）電圧可変発振器と、送信用端子と、前記電圧可変発振器と前記送信用端子の間に接続された増幅器と、受信用端子と、前記電圧可変発振器と前記受信用端子の間に接続された受信器と、該受信器のミクサの中間周波数信号の端子を有する高周波モジュールにおいて、前記電圧可変発振器、増幅器および受信器は前項（８）に記載のマイクロ波集積回路で構成されていることを特徴とする高周波モジュール。
（９）化合物半導体基板上の所望の領域に、化合物半導体層とショットキ接続する環状のパターン形状を有するショットキ接合型ゲート電極を形成する工程と、前記環状の形状を有するショットキ接合型ゲート電極の内側に位置する所望の領域にソース電極を形成する工程と、前記環状の形状を有するショットキ接合型ゲート電極の外周部に位置する所望の領域にドレイン電極を形成する工程とを少なくとも備えたことを特徴とする化合物半導体装置の製造方法。
（１０）化合物半導体基板上の所望の領域に、化合物半導体層とショットキ接続する環状のパターン形状を有するショットキ接合型ゲート電極を形成する工程と、前記環状の形状を有するショットキ接合型ゲート電極の内側に位置する所望の領域にドレイン電極を形成する工程と、前記環状の形状を有するショットキ接合型ゲート電極の外周部に位置する所望の領域にソース電極を形成する工程とを少なくとも備えたことを特徴とする化合物半導体装置の製造方法。
（１１）基板表面にＰ型の導電型を有する半導体層が設けられている化合物半導体基板上の所望の領域に、Ｐ型の導電型を有する半導体層とオーミック接続する環状のパターン形状を有する金属パターンを形成する工程と、不要なＰ型の導電型を有する半導体層を除去して、前記金属パターンとＰ型の導電型を有する半導体層との積層構造による接合型ゲート電極を形成する工程と、前記環状の形状を有する接合型ゲート電極の内側に位置する所望の領域上にソース電極を形成する工程と、前記環状の形状を有する半導体接合型ゲート電極の外周部に位置する所望の領域にドレイン電極を形成する工程とを少なくとも備えたことを特徴とする化合物半導体装置の製造方法。
（１２）基板表面にＰ型の導電型を有する半導体層が設けられている化合物半導体基板上の所望の領域に、Ｐ型の導電型を有する半導体層とオーミック接続する環状のパターン形状を有する金属パターンを形成する工程と、不要なＰ型の導電型を有する半導体層を除去して、前記金属パターンとＰ型の導電型を有する半導体層との積層構造による接合型ゲート電極を形成する工程と、前記環状の形状を有する接合型ゲート電極の内側に位置する所望の領域上にドレイン電極を形成する工程と、前記環状の形状を有する半導体接合型ゲート電極の外周部に位置する所望の領域にソース電極を形成する工程とを少なくとも備えたことを特徴とする化合物半導体装置の製造方法。
【００６３】
【発明の効果】
本発明によれば、化合物半導体層上にゲート、ソース、ドレインの各電極が並置される電界効果型トランジスタを高耐圧且つ高信頼性にて提供することが出来る。更に、本発明の別な観点によれば、高信頼性の高周波モジュールを提供することが出来る。
【図面の簡単な説明】
【図１】図１は、本発明を適用した基本的な電界効果型トランジスタを示す図である。
【図２】図２は、従来のメサ型構造を適用した一般的な電界効果型トランジスタの概略図である。
【図３】図３は、従来のメサ型構造を適用した電界効果型トランジスタを示す図である。
【図４】図４は、本発明の実施例１の化合物半導体装置を示す図である。
【図５】図５は、本発明の実施例２の化合物半導体装置を示す図である。
【図６】図６は、本発明の実施例３のＭＭＩＣの断面図である。
【図７】図７は、本発明の実施例４の車両用レーダの基本構成を示す図である。
【図８】図８は、本発明の長ゲート幅を有する高出力ＩＣ用トランジスタのレイアウトの一例を示す図である
【符号の説明】
１０……半絶縁性ＩｎＰ基板、１１……アンドープＩｎＡｌＡｓ層、１２……アンドープＩｎＧａＡｓチャネル層、１３……アンドープＩｎＡｌＡｓ層スペーサ、１４……ｎ型ＩｎＡｌＡｓキャリア供給層、１５……アンドープＩｎＡｌＡｓスペーサ層、１６……アンドープＩｎＰストッパ層、１７……ｎ型ＩｎＧａＡｓコンタクト層、１８……ゲート電極、１９……ソース・ドレイン電極
２１……ＧａＡｓ基板、２２……アンドープＧａＡｓバッファ層、２３……アンドープＡｌＡｓバッファ層、２４……アンドープＩｎＡｌＡｓステップグレーデッド層、２５……アンドープＩｎＡｌＡｓバリア層、２６……アンドープＩｎＧａＡｓチャネル層２６、２７……アンドープＩｎＡｌＡｓ層、２８……ｎ型ＩｎＡｌＡｓキャリア供給層、２９……アンドープＩｎＡｌＡｓ層、３０……アンドープＩｎＰストッパ層、３１……ｐ型ＩｎＡｌＡｓゲート層、３２……ｐ型ＩｎＧａＡｓコンタクト層、３３……半導体ＰＮ接合ゲート電極、３４……ソース・ドレイン電極、４０……ＧａＡｓ基板、４１……歪緩和ＨＥＭＴ、４２……抵抗、４３……キャパシタンス、４３ａ……容量膜、４４……伝送線路の導体、４５……インダクタンス、４６……バイアホール、４７……接地導体、５０……電圧可変発信器、５１……増幅器、５２……受信器、５３……受信用端子、５４……送信用端子、５５……端子、５６……高周波モジュール、５７……受信アンテナ、５８……送信アンテナ、５９……信号処理系、６０……受信器の増幅器、６１……受信器の増幅器、６２……受信器のミクサ。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a compound semiconductor device including a compound semiconductor layer sequentially formed on a compound semiconductor substrate, a gate electrode, a source electrode, and a drain electrode on the compound semiconductor layer, and a method for manufacturing the same. is there. Further, the present invention relates to a microwave integrated circuit and a high-frequency module equipped with the same.
[0002]
[Prior art]
As one of field effect transistors using a compound semiconductor such as GaAs or InP, for example, a high electron mobility transistor (HEMT) is known.
[0003]
This utilizes a heterojunction between a non-doped channel layer and an electron supply layer having a wider band gap than the channel layer and doped with impurities. That is, in the HEMT, the two-dimensional electron gas formed by the heterojunction is caused to travel in a non-doped channel layer, so that a higher speed performance can be obtained than in a normal field-effect transistor in which the channel layer is doped.
[0004]
Up to now, high electron mobility transistors (HEMTs) of AlGaAs / GaAs type, AlGaAs / InGaAs type and the like have been developed and commercialized. Then, power modules, high-frequency modules, and the like on which these are mounted have already been put to practical use. However, in order to cope with higher performance and higher frequency, development of an InAlAs / InGaAs-based HEMT lattice-matched to InP, which has higher electron mobility than GaAs, has also been advanced.
[0005]
In these HEMTs, a Schottky junction type gate is generally used. Therefore, in order to manufacture a HEMT with a high breakdown voltage, reduction of leakage current between the gate and the source and between the gate and the drain when a reverse bias is applied to the gate electrode is a key.
[0006]
In the case of conventional AlGaAs / GaAs-based and AlGaAs / InGaAs-based HEMTs, the gate electrode is formed on an AlGaAs layer having a wide band gap. Therefore, a relatively high Schottky barrier height φb (up to 0.9 eV) can be obtained by joining a metal having a large work function such as Pt to a semiconductor, and the leak current itself can be suppressed to be small by this effect. there were.
[0007]
However, in the case of the InAlAs / InGaAs HEMT, the gate electrode is formed on InAlAs having a relatively wide band gap in a semiconductor material lattice-matched with InP. Accordingly, since the band gap of InAlAs is smaller than that of AlGaAs lattice-matched to GaAs, when the same metal is formed on each of the semiconductors, φb is much smaller on InAlAs. Therefore, this is a factor that causes an increase in gate leak current.
[0008]
In order to solve such a problem, there is disclosed a method in which a gate electrode is replaced with a conventional Schottky junction gate and a PN junction gate made of a semiconductor layer is used.
[0009]
For example, the following method is known (Patent Document 1). In a method of forming an FET by stacking group III-V compound semiconductors, a P-type AlAs layer is formed on a layer to be an active layer, and a P-type semiconductor contact (for example, P-type AlAs layer) is formed on the P-type AlAs layer. (InGaAs) layer and a metal for a gate electrode are stacked. The metal electrode for the gate electrode is patterned, and the P-type semiconductor contact (P-type InGaAs) layer is etched using citric acid activated water as an etchant and the metal electrode as a mask to form a junction type gate electrode. Form.
[0010]
According to Patent Document 1, at this time, the thickness of the P-type AlAs layer is 20 nm, and the P-type AlAs layer is not etched by the citric acid active water. Therefore, it is described that according to this method, the gate width (gate length) can be easily reduced, and the speed of the element can be increased.
[0011]
Also, as another method, the following method has been reported (Patent Document 2). In order to realize the enhancement type JFET, an AlGaAs layer having a pseudomorphic (Pseudomorphic) structure with a film thickness of about 15 nm which is strain-matched is inserted into the PN junction. In this method, the active layer of the device is protected by the AlGaAs layer.
[0012]
[Patent Document 1]
JP-A-5-144848 (abstract, FIG. 1)
[Patent Document 2]
JP-A-8-191144 (abstract, FIG. 1)
[0013]
[Problems to be solved by the invention]
As for the field-effect transistor as described in the related art, a semiconductor device is manufactured by using an epitaxial growth layer formed by an MBE method, an MOCVD method, or the like. Then, in order to manufacture a transistor having a desired size, an unnecessary epitaxial growth layer is removed by etching to adopt a mesa structure in which only an active layer region having a desired size is left.
[0014]
FIG. 2 shows an example of a schematic view of a general Schottky gate field-effect transistor manufactured using this mesa structure. FIG. 2A is a top view thereof, and FIG. 2B is a cross-sectional view taken along line 22 in FIG. 2A.
[0015]
In this structure, the metal layer of the gate electrode 100 is formed on the active layer region 104 between the source electrode 101 and the drain electrode 102 and on the region other than the active layer region, that is, the etching generated by removing an unnecessary semiconductor layer. It is formed so as to directly contact the side surface and the surface exposed by etching. Therefore, the gate electrode metal 100 comes into direct contact with the channel layer of the transistor exposed on the etching side surface or the carrier supply layer 104 which is heavily doped. FIG. 2 shows the contact portion as 105. A gate leak current is generated in this portion, and as a result, a reduction in breakdown voltage of the element has been caused. In FIG. 2, reference numeral 110 denotes a semiconductor substrate, and 104 denotes a channel or a carrier supply layer.
[0016]
In particular, in a device manufactured using a compound semiconductor material containing In such as InGaAs having a narrow band gap, the gate electrode metal comes into contact with the etched side surface as compared with a device manufactured using GaAs, AlGaAs, or the like. The effect of this is extremely large. For this reason, there are difficulties such as the element not pinching off, and it has been difficult to manufacture even an element that normally operates as an FET.
[0017]
To solve this problem, there is a method in which the step is covered with an insulating film and flattened so that the side surface of the compound semiconductor is not exposed, but the manufacturing process becomes long. In addition to the increase in the number of steps, due to the influence of in-plane variation generated in each process, the production yield of an element having an ideal shape was extremely low at 15% or less.
[0018]
As described above, it is extremely difficult to manufacture a compound semiconductor device having high withstand voltage and high reliability with a high yield, and a high-performance microwave integrated circuit and a high-frequency module cannot be provided.
[0019]
The object of the present invention has been made in view of the above-mentioned problems in the prior art. The present invention has a high withstand voltage and high reliability even in the structure of a field-effect transistor including a compound semiconductor layer sequentially formed on a compound semiconductor substrate and a gate electrode, a source electrode, and a drain electrode. It is an object of the present invention to provide a high-speed and high-frequency compound semiconductor device having excellent characteristics and a manufacturing method thereof.
[0020]
Another object of the present invention is to provide a microwave integrated circuit and a high-frequency module equipped with the same.
[0021]
[Means for Solving the Problems]
In a field effect transistor having a compound semiconductor layer formed sequentially on a compound semiconductor substrate and a gate electrode, a source electrode, and a drain electrode on the compound semiconductor layer, from above a substrate for crystal growth of an element. In view of the above, a gate electrode is formed on an active layer region in a shape having a concave region having no electrode layer therein, and a source electrode is provided inside the annular gate electrode. Is formed by forming an element structure in which a drain electrode is provided on the outer peripheral portion of the device. A typical shape having a concave region having no electrode layer therein is annular. Here, the term “annular” in the specification of the present application includes, as a conventional term, a shape that has a linear shape even though it has a linear portion.
[0022]
Even if the arrangement of the source electrode and the drain electrode formed inside and at the outer peripheral portion of the annular gate electrode is reversed, there is no problem at all.
[0023]
At this time, since a gate pad portion for electrically connecting the gate electrode and the upper layer wiring is also formed on the active layer region, the device capacitance tends to increase. To cope with this, if the area of the gate pad portion itself is made sufficiently small, the increase in element capacitance can be reduced. Therefore, this problem hardly affects the high-frequency characteristics of an MMIC or the like on which the element manufactured according to the present invention is mounted.
[0024]
BEST MODE FOR CARRYING OUT THE INVENTION
First, a representative example of the present invention will be described. Based on the present invention, a field effect transistor (HEMT) made of an In-containing semiconductor using a Schottky junction gate having an annular shape as shown in FIG. 1 was manufactured. The gate electrode is a Pt / Ti / Pt / Au electrode, the gate length is 1.0 μm, and the gate width is 250 μm. In the example of FIG. 1, an undoped InGaAs buffer layer 11, an undoped InGaAs channel layer 12, an undoped InAlAs spacer layer 13, an n-type InAlAs electron supply layer 14, an undoped InAlAs spacer layer 15 and an undoped An InP stopper layer 16 is laminated. Above this, an annular gate electrode 100, a source electrode 101 inside, and a drain electrode 102 outside are arranged. The planar arrangement of these electrodes is shown in FIG.
[0025]
As a result of evaluating the diode characteristics between the gate electrode of this device and the drain electrode provided on the outer periphery thereof, it was found that the voltage increased to about 6.5 V.
[0026]
As shown in FIG. 3, the diode characteristics of a field effect transistor (HEMT) having a conventional structure manufactured using a crystal having the same structure as the example of FIG. 1 had a reverse breakdown voltage of 2.0 V or less. In this case, the gate electrode is a Pt / Ti / Pt / Au electrode, the gate length is 1.0 μm, and the gate width is 250 μm.
[0027]
In the example of FIG. 3 as well, each semiconductor layer similar to that of FIG. 1 is laminated on the InP substrate 10. Then, in the example of FIG. 3, the region forming the transistor is formed in a mesa shape. A source electrode 101 and a drain electrode 102 are disposed on the left and right of the undoped InP stopper layer 16 with the gate electrode 100 at the center. A gate pad portion 103 is provided to extend on the gate electrode 100. 3A is a plan view, and FIG. 3B is a cross-sectional view taken along line 3-3 in FIG. 3A.
[0028]
Further, the gate electrode is changed to a Schottky junction type gate, and P-type InAlAs (dopant = carbon, carrier concentration = 2.0 × 10 4 ¹⁹ cm ^-3 When a semiconductor junction type gate having a laminated structure of [Pt / Ti / Pt / Au] electrode was used, a reverse breakdown voltage exceeding 8.0 V and a more favorable breakdown voltage characteristic were exhibited. . When this semiconductor junction type gate is applied to a HEMT element having a conventional structure, the reverse breakdown voltage does not exceed 1.0 V, and only a breakdown voltage lower than that of a Schottky junction gate is obtained.
[0029]
According to the device structure of the present invention, since a mesa structure for defining the size of the device is not required, the device can be manufactured with extremely simple and fewer process steps as compared with the related art. Further, it is possible to prevent a parasitic reduction in gate withstand voltage which always occurs in the conventional structure. Therefore, according to the present invention, a high-speed and high-frequency compound semiconductor device having high withstand voltage and excellent reliability can be manufactured very easily.
[0030]
<Embodiment 1>
A first embodiment in which the present invention is applied to the above-described InAlAs / InGaAs HEMT using a Schottky junction gate electrode will be described with reference to FIG. 4A is a plan view, and FIG. 4B is a cross-sectional view taken along line 4-4 in FIG. 4A.
[0031]
Using a conventional MBE method, an undoped InAlAs layer 11 having a thickness of 500 nm, an undoped InGaAs channel layer 12 having a thickness of 20 nm, an undoped InAlAs layer spacer 13 having a thickness of 5 nm, and Si are used as dopants on a semi-insulating InP substrate 10. Carrier concentration including 5 × 10 ¹⁸ cm ^-3 A 20-nm thick n-type InAlAs carrier supply layer 14, a 10-nm thick undoped InAlAs spacer layer 15, a 10-nm thick undoped InP stopper layer 16, a 50-nm thick n-type InGaAs contact layer (Si-doped, carrier concentration: 3) × 10 ¹⁹ cm ^-3 ) 17 are sequentially stacked and grown.
[0032]
Next, using a known photolithography technique, an opening is formed in a desired gate metal deposition region having an annular shape when viewed from above the substrate.
[0033]
Phosphoric acid aqueous solution (phosphoric acid, hydrogen peroxide and H ₂ Using a mixed solution of O), only the n-type InGaAs contact layer 17 in the opening region is removed to expose the undoped InP stopper layer 16.
[0034]
Thereafter, the gate electrode 18 is formed by a usual lift-off method. The gate metal is a metal stack of Pt / Ti / Pt / Au, and a well-known electron beam evaporation method is sufficient. Thus, the gate electrode 18 having an annular shape as viewed from above the substrate is formed on the undoped InP stopper layer 16. 4A is a gate electrode pad portion.
[0035]
Next, a desired source / drain electrode formation region is formed on the n-type InGaAs contact layer 17 and inside and around the gate electrode having the annular shape using a known photolithography technique.
[0036]
Thereafter, source and drain electrodes 19 and 19 'are formed by a well-known metal deposition method and a lift-off technique. That is, a photoresist film having a desired shape is formed on the substrate. Then, a laminated ohmic metal film of AuGe / Ni / Ti / Pt / Au is sequentially deposited on this upper part from the substrate side. Then, the photoresist film is removed, that is, lifted off to form an electrode metal pattern. Then, heat treatment is performed at 300 ° C. for about 10 minutes to alloy (alloy) the semiconductor layer and the metal film to form the source and drain electrodes 19 and 19 ′.
[0037]
Thus, a Schottky gate InAlAs / InGaAs HEMT having the structure shown in FIG. 4 is completed.
[0038]
The HEMT device manufactured in this example exhibited good pinch-off characteristics reflecting the effects of the present invention, and also showed extremely good characteristics with a gate breakdown voltage of 6.0 V or more.
[0039]
In the above embodiment, the case where the present invention is applied to the HEMT device using the In-containing semiconductor grown on the InP substrate has been described. However, the present invention may be applied to a HEMT device using a semiconductor material lattice-matched with GaAs. Not even.
[0040]
Although the case where the Pt / Ti / Pt / Au stacked electrode is used as the Schottky junction type gate electrode has been described, it goes without saying that a single layer film such as WSi or a multilayer film made of another metal may be used. There is no.
[0041]
In the above embodiment, the case where the Schottky junction type gate is used has been described, but it goes without saying that a PN junction gate made of a semiconductor may be used.
The case where the AuGe / Ni / Ti / Pt / Au electrode is used as the source / drain electrode has been described. In addition, the n-type InGaAs layer doped at a high concentration such as Ti / Pt / Au or Mo / Au may be used. It goes without saying that an electrode structure that can obtain ohmic characteristics with sufficiently low resistance may be used.
[0042]
<Embodiment 2>
A second embodiment in which the present invention is applied to a semiconductor PN junction gate type InGaAs / InAlAs strain relaxation HEMT (Metamorphic HEMT) formed on a GaAs substrate via a strain relaxation layer will be described with reference to FIG. 5A is a plan view, and FIG. 5B is a cross-sectional view taken along line 5-5 in FIG. 4A. Hereinafter, the present invention will be described based on examples.
[0043]
Using a well-known MBE method, an undoped GaAs buffer layer 22 having a thickness of 30 nm, an undoped AlAs buffer layer 23 having a thickness of 20 nm, a step graded layer 24 of undoped InAlAs having a thickness of 600 nm, and a 200 nm Undoped InAlAs barrier layer 25, undoped InGaAs channel layer 26 having a thickness of 20 nm, undoped InAlAs layer 27 having a thickness of 2 nm, Si-doped n-type InAlAs carrier supply layer having a thickness of 12 nm (carrier concentration: 5 × 10 ¹⁸ cm ^-3 ) 28, an undoped InAlAs layer 29 having a thickness of 10 nm, an undoped InP stopper layer 30 having a thickness of 5 nm, and a p-type InAlAs gate layer having a thickness of 40 nm (carrier concentration: 1 × 10 ¹⁹ cm ^-3 ) 31, and a 50 nm-thick p-type InGaAs contact layer (carrier concentration: 5 × 10 ¹⁹ cm ^-3 ) 32 are sequentially formed by an epitaxial growth method. The step graded layer 24 of undoped InAlAs was a layer in which the InAs molar ratio was changed from 0.15 to 0.45.
[0044]
Next, using a known photolithography technique and insulating film etching, a desired gate metal deposition region having an annular shape as viewed from above the substrate is opened.
[0045]
A metal pattern of the gate electrode 31 is formed by a known lift-off technique. The ohmic metal for the gate electrode is a metal stack of Pt / Ti / Pt / Au, and the formation by an electron beam evaporation method is sufficient.
[0046]
Next, a known phosphoric acid-based aqueous solution (phosphoric acid, hydrogen peroxide, H ₂ O mixture) to remove the gate layer 31 and the contact layer 32 to expose the InP stopper layer 30, thereby forming a stacked structure from the p-type InAlAs gate layer 31 to the gate electrode metal pattern. A certain semiconductor PN junction gate electrode 33 is completed. In FIG. 5B, the semiconductor PN junction gate electrode 33 composed of three layers is shown by being surrounded by a line. In FIG. 5A, a portion denoted by reference numeral 36 is a gate electrode pad portion.
[0047]
At this time, the length of the gate layer 31 (that is, the gate length direction of the Schottky gate electrode) is controlled to 0.3 μm. Also in this case, since the InP stopper layer 30 is hardly etched by the phosphoric acid-based aqueous solution, the gate length can be controlled very easily by adjusting the mixing ratio of the aqueous solution to lower the etching rate.
[0048]
Next, a desired source and drain electrode formation region on the exposed InP stopper layer 30 is opened by using a known photolithography technique and an insulating film dry etching technique. Thereafter, an ohmic metal composed of an AuGe / Ni / Ti / Pt / Au laminated film is deposited and lifted off from below by a known metal deposition method and a lift-off technique to form an electrode metal pattern. Further, heat treatment is performed at 300 ° C. for about 10 minutes to alloy (alloy) the semiconductor layer and the metal film to form the source / drain electrodes 34 and 34 ′. Thus, the PN junction gate type InAlAs / InGaAs strain relaxation HEMT shown in FIG. 5 is completed.
[0049]
The HEMT device manufactured in this example exhibited an extremely good withstand voltage characteristic in which the withstand voltage exceeded 10.0 V reflecting the effects of the present invention. Furthermore, the transconductance gm> 800 (mS / mm) was achieved by miniaturizing the length of the gate layer 31 (that is, the gate length) to 0.3 μm. Here, the transconductance is an index indicating the degree of the element characteristics.
[0050]
In the above embodiment, the case where a semiconductor material lattice-matched with InP is grown on a GaAs substrate has been described. However, the case where the In composition is further reduced (up to 0.3%) may be used. In that case, it goes without saying that a compound of In, Ga, and P having a composition that lattice-matches may be used as the semiconductor material containing P (phosphorus).
[0051]
In the first and second embodiments described above, the case where the present invention is applied to the HEMT device having one gate electrode with a short gate width has been described. However, in the case of a high-output IC transistor, a large current is required. It is necessary to make the gate width relatively large.
[0052]
In this case, for example, as shown in FIG. 8, a plurality of gate electrodes 100 having a required gate width are arranged at regular intervals, and a source electrode 101 is provided inside each of the gate electrodes 100. The drain electrode 102 may be provided so as to surround the whole. That is, a basic device layout of the present invention in which an annular gate electrode is arranged only on the active layer region and source and drain electrodes or drain and source electrodes are arranged inside and outside the annular gate electrode. It is important that is used. Even when the transistor element is manufactured in such various forms, it is possible to easily manufacture a transistor element having good withstand voltage characteristics. Note that reference numeral 103 in the figure denotes a gate electrode pad.
[0053]
In the above embodiment, the case where the device structure of the present invention is applied to a HEMT device using a Schottky junction type gate and a semiconductor junction type gate has been described. -Needless to say, the same effect can be obtained even when used for an FET or the like.
[0054]
<Embodiment 3>
FIG. 6 shows a cross-sectional view of a microstrip type monolithic microwave integrated circuit (MMIC) according to a third embodiment of the present invention.
[0055]
On the surface of the GaAs substrate 40, various microwave circuit elements such as a HEMT 41, a resistor 42, a capacitance 43 (including a transmission line conductor 44 and a capacitance film 43a as an electrode), an inductance 45, and a transmission line conductor 44 are formed. ing. The substrate is covered with an insulator layer 48. On the other hand, a via hole 46 and a ground conductor 47 are formed on the back surface of the GaAs substrate. Here, the HEMT 41 uses the strain relaxation HEMT of the present invention shown in the second embodiment. The detailed description of the HEMT and the strain relaxation HEMT itself is omitted.
[0056]
<Embodiment 4>
The on-vehicle radar according to the present invention will be described. FIG. 7 shows a typical configuration diagram. The on-vehicle radar includes a high-frequency module 56 including a voltage variable oscillator 50, an amplifier 51, a receiver 52, a receiving terminal 53, a transmitting terminal 54, and a terminal 55, a receiving antenna 57 connected to the receiving terminal 53, It comprises a transmitting antenna 58 connected to the transmitting terminal 54 and a signal processing system 59 connected to the terminal 55. The variable voltage oscillator 50, the amplifier 51, and the receiver 52 are configured by the MMIC according to the third embodiment.
[0057]
Hereinafter, the operation of the on-vehicle radar will be briefly described. The 76 GHz signal from the variable voltage oscillator 50 is amplified by the amplifier 51 and radiated from the transmitting antenna 58 through the transmitting terminal 54. The signal reflected back from the object is received by the receiving antenna 57 and amplified from the receiving terminal 53 by the amplifier 60 of the receiver 52.
[0058]
Further, the amplified signal is mixed with the reference signal of 76 GHz from the voltage variable oscillator 50 amplified by the amplifier 61 of the receiver 52 by the mixer 62 of the receiver 52 to obtain an intermediate frequency (IF: Intermediate Frequency). Signal. The IF signal is extracted from the terminal 55 and input to the signal processing system 59, where the relative speed, distance, and angle of the object are calculated.
[0059]
Since the high-frequency module of this embodiment uses the MMIC of the third embodiment, a high-performance and highly reliable on-vehicle radar can be manufactured.
[0060]
In the fourth embodiment, as an example of the high-frequency module, the in-vehicle radar equipped with the MMIC having the HEMT element having the element structure of the present invention as a main device has been described. It goes without saying that the present invention may be applied to elements used for main devices.
[0061]
According to the present invention, a compound semiconductor layer sequentially formed on a compound semiconductor substrate and a field-effect transistor including a gate electrode, a source electrode, and a drain electrode on the compound semiconductor layer have a high breakdown voltage and A high-speed, high-frequency compound semiconductor device with excellent reliability can be easily and reproducibly manufactured. With this effect, a microwave integrated circuit using the compound semiconductor device and a high-frequency module including the same can be manufactured with good reproducibility. I can do it.
[0062]
Hereinafter, various embodiments of the present invention will be listed.
(1) a compound semiconductor substrate, a compound semiconductor layer formed on the compound semiconductor substrate, and at least a gate electrode, a source electrode, and a drain electrode on the compound semiconductor layer, wherein the gate electrode is formed of the compound The main surface of the semiconductor substrate has a shape having no electrode layer therein, and has a source electrode or a drain electrode in a region having no electrode layer inside the gate electrode, and a region outside the gate electrode. A compound semiconductor device having a drain electrode or a source electrode.
(2) The compound semiconductor device according to claim 1, wherein the gate electrode is a Schottky junction type gate electrode.
(3) The gate electrode is a semiconductor layer having a P-type conductivity, and a metal layer provided on the semiconductor layer having the P-type conductivity and having ohmic contact with the semiconductor layer having the P-type conductivity. The compound semiconductor device according to any one of the above items (1) and (2), wherein the compound semiconductor device is a semiconductor junction type gate electrode composed of:
(4) The compound semiconductor device according to any one of the above items (1) to (2), wherein the compound semiconductor layer is made of a group III-V compound semiconductor.
(5) The compound semiconductor device as described in any one of (1) and (2) above, wherein the compound semiconductor layer is made of a group III nitride semiconductor.
(6) The semiconductor device according to any one of (1) to (6), wherein the compound semiconductor device is mounted on a microwave integrated circuit.
(7) A voltage variable oscillator, a transmission terminal, an amplifier connected between the voltage variable oscillator and the transmission terminal, a reception terminal, and a connection between the voltage variable oscillator and the reception terminal. In the high-frequency module having the receiver and the terminal of the intermediate frequency signal of the mixer of the receiver, the voltage variable oscillator, the amplifier, and the receiver are configured by the microwave integrated circuit according to the above item (8). High-frequency module featuring.
(9) forming a Schottky junction gate electrode having an annular pattern shape for Schottky connection with the compound semiconductor layer in a desired region on the compound semiconductor substrate, and the inside of the Schottky junction gate electrode having the annular shape; Forming a source electrode in a desired region located at a predetermined position, and forming a drain electrode in a desired region located at an outer peripheral portion of the Schottky junction type gate electrode having the annular shape. Of manufacturing a compound semiconductor device.
(10) A step of forming a Schottky junction type gate electrode having an annular pattern shape for Schottky connection with the compound semiconductor layer in a desired region on the compound semiconductor substrate, and the inside of the Schottky junction type gate electrode having the annular shape. Forming a drain electrode in a desired region located in the annular shape, and forming a source electrode in a desired region located in an outer peripheral portion of the Schottky junction type gate electrode having the annular shape. Of manufacturing a compound semiconductor device.
(11) A metal having an annular pattern shape in ohmic connection with a semiconductor layer having a P-type conductivity in a desired region on a compound semiconductor substrate having a semiconductor layer having a P-type conductivity provided on a surface of the substrate. Forming a pattern, and removing a semiconductor layer having an unnecessary P-type conductivity to form a junction type gate electrode having a stacked structure of the metal pattern and a semiconductor layer having a P-type conductivity. Forming a source electrode on a desired region located inside the junction gate electrode having the annular shape; and forming a source electrode on a desired region located on the outer peripheral portion of the semiconductor junction gate electrode having the annular shape. A method for manufacturing a compound semiconductor device, comprising at least a step of forming a drain electrode.
(12) A metal having an annular pattern shape in ohmic connection with a semiconductor layer having a P-type conductivity in a desired region on a compound semiconductor substrate having a semiconductor layer having a P-type conductivity on a substrate surface. Forming a pattern, and removing a semiconductor layer having an unnecessary P-type conductivity to form a junction type gate electrode having a stacked structure of the metal pattern and a semiconductor layer having a P-type conductivity. Forming a drain electrode on a desired region located inside the junction gate electrode having the annular shape; and forming a drain electrode on a desired region located on the outer peripheral portion of the semiconductor junction gate electrode having the annular shape. A method for manufacturing a compound semiconductor device, comprising at least a step of forming a source electrode.
[0063]
【The invention's effect】
According to the present invention, a field-effect transistor in which gate, source, and drain electrodes are juxtaposed on a compound semiconductor layer can be provided with high withstand voltage and high reliability. Further, according to another aspect of the present invention, a high-reliability high-frequency module can be provided.
[Brief description of the drawings]
FIG. 1 is a diagram showing a basic field-effect transistor to which the present invention is applied.
FIG. 2 is a schematic view of a general field-effect transistor to which a conventional mesa structure is applied.
FIG. 3 is a diagram showing a field-effect transistor to which a conventional mesa structure is applied.
FIG. 4 is a diagram illustrating a compound semiconductor device according to a first embodiment of the present invention.
FIG. 5 is a diagram illustrating a compound semiconductor device according to a second embodiment of the present invention.
FIG. 6 is a sectional view of an MMIC according to a third embodiment of the present invention.
FIG. 7 is a diagram illustrating a basic configuration of a vehicle radar according to a fourth embodiment of the present invention.
FIG. 8 is a diagram showing an example of a layout of a high-output IC transistor having a long gate width according to the present invention;
[Explanation of symbols]
10 ... semi-insulating InP substrate, 11 ... undoped InAlAs layer, 12 ... undoped InGaAs channel layer, 13 ... undoped InAlAs layer spacer, 14 ... n-type InAlAs carrier supply layer, 15 ... undoped InAlAs spacer layer, 16: undoped InP stopper layer, 17: n-type InGaAs contact layer, 18: gate electrode, 19: source / drain electrode
21 GaAs substrate, 22 Undoped GaAs buffer layer, 23 Undoped AlAs buffer layer, 24 Undoped InAlAs step graded layer, 25 Undoped InAlAs barrier layer, 26 Undoped InGaAs channel layers 26, 27 ... undoped InAlAs layer, 28 ... n-type InAlAs carrier supply layer, 29 ... undoped InAlAs layer, 30 ... undoped InP stopper layer, 31 ... p-type InAlAs gate layer, 32 ... p-type InGaAs contact layer, 33 ... Semiconductor PN junction gate electrode, 34... Source / drain electrode, 40... GaAs substrate, 41... Conductor, 45 ... inductor , 46 via holes, 47 ground conductors, 50 variable voltage transmitters, 51 amplifiers, 52 receivers, 53 reception terminals, 54 transmission terminals, 55 terminals .., 56 high-frequency module, 57 reception antenna, 58 transmission antenna, 59 signal processing system, 60 receiver amplifier, 61 amplifier receiver, 62 mixer receiver.

Claims

A compound semiconductor substrate, a compound semiconductor layer formed on the compound semiconductor substrate, and at least a gate electrode, a source electrode, and a drain electrode above the compound semiconductor layer, wherein the gate electrode is formed of the compound semiconductor substrate. The main surface has a concave region having no electrode layer therein, and has a source electrode or a drain electrode in a region having no electrode layer inside the concave region of the gate electrode, the source electrode or A compound semiconductor device having a drain electrode and a drain electrode or a source electrode with the gate electrode interposed therebetween.

The compound semiconductor device according to claim 1, wherein the gate electrode is a Schottky junction type gate electrode.

The gate electrode includes a semiconductor layer having a P-type conductivity, and a metal layer provided on the semiconductor layer having the P-type conductivity and in ohmic connection with the semiconductor layer having the P-type conductivity. 2. The compound semiconductor device according to claim 1, wherein said compound semiconductor device is a semiconductor junction type gate electrode.

The compound semiconductor device according to claim 1, wherein the compound semiconductor layer is formed of a III-V compound semiconductor layer.

The compound semiconductor device according to claim 1, wherein the compound semiconductor layer includes a group III nitride semiconductor layer.

A compound semiconductor substrate, a compound semiconductor layer formed on the compound semiconductor substrate, and at least a gate electrode, a source electrode, and a drain electrode above the compound semiconductor layer, wherein the gate electrode is formed of the compound semiconductor substrate. The main surface has a concave region having no electrode layer therein, a source electrode or a drain electrode in a region having no electrode layer inside the gate electrode, and a drain region in an external region of the gate electrode. A compound semiconductor device having an electrode or a source electrode, which is mounted on a microwave integrated circuit.

A voltage variable oscillator, a transmission terminal, an amplifier connected between the voltage variable oscillator and the transmission terminal, a reception terminal, and a receiver connected between the voltage variable oscillator and the reception terminal And a terminal for an intermediate frequency signal of a mixer of the receiver, wherein the voltage variable oscillator, the amplifier and the receiver are configured by the microwave integrated circuit according to claim 6. module.

A step of forming a gate electrode having a concave region having a Schottky connection with the compound semiconductor layer and having no electrode layer therein, on the compound semiconductor substrate;
Forming a source electrode or a drain electrode in an inner region of the concave region of the gate electrode;
Forming at least a drain electrode or a source electrode outside a concave region of the gate electrode.

9. The method according to claim 8, wherein the gate electrode is a Schottky junction type gate electrode.

On a compound semiconductor substrate in which a semiconductor layer having a P-type conductivity is provided on a substrate surface, a concave region which is ohmic-connected to the semiconductor layer having a P-type conductivity and has no electrode layer therein. Forming a metal pattern having
Removing unnecessary regions in the semiconductor layer having the P-type conductivity to form a junction gate electrode having a stacked structure of the metal pattern and the semiconductor layer having the P-type conductivity;
Forming a source electrode or a drain electrode inside the concave region of the junction gate electrode having the concave region, and forming a drain electrode or source electrode outside the concave region of the semiconductor junction gate electrode. Forming a compound semiconductor device.