JP2004241444A - Method for manufacturing semiconductor device - Google Patents
Method for manufacturing semiconductor device Download PDFInfo
- Publication number
- JP2004241444A JP2004241444A JP2003026560A JP2003026560A JP2004241444A JP 2004241444 A JP2004241444 A JP 2004241444A JP 2003026560 A JP2003026560 A JP 2003026560A JP 2003026560 A JP2003026560 A JP 2003026560A JP 2004241444 A JP2004241444 A JP 2004241444A
- Authority
- JP
- Japan
- Prior art keywords
- film
- silicon substrate
- silicide
- region
- resist
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
【課題】非シリサイド領域形成用の絶縁膜をウエットエッチングすることで生じる、分離絶縁膜の後退やサイドウオールの後退を防止する。
【解決手段】ポリシリコン膜表面およびシリコン基板表面を露出させる第1工程と、レジストパターンニングする第2工程と、O2アッシングを実施してレジスト膜5を除去すると同時に、レジスト膜5が存在しない領域の露出したポリシリコン膜表面およびシリコン基板表面をO2アッシング酸化してシリサイド形成防止用酸化膜8を形成する第3工程と、シリコン基板1上に高融点金属膜6を堆積した後に熱処理を行って、シリサイド形成防止用酸化膜8が存在しない領域のポリシリコン膜表面およびシリコン基板表面をシリサイド化して高融点金属シリサイド層7を形成する第4工程と、シリサイド形成防止用酸化膜8上の高融点金属膜6を除去する第5工程とを含む。
【選択図】 図1An object of the present invention is to prevent retreat of an isolation insulating film and retreat of a sidewall caused by wet etching of an insulating film for forming a non-silicide region.
A first step of exposing the A surface of the polysilicon film and the silicon substrate surface, a second step of resist patterning, and at the same time to remove the resist film 5 by carrying out the O 2 ashing, no resist film 5 is present a third step of forming a polysilicon film surface and the silicon substrate surface by O 2 ashing oxide silicide formation preventing oxide film 8 exposed regions, the heat treatment after depositing a refractory metal film 6 on the silicon substrate 1 Performing a fourth step of silicidizing the surface of the polysilicon film and the surface of the silicon substrate in a region where the silicide formation preventing oxide film 8 does not exist to form the refractory metal silicide layer 7; A fifth step of removing the refractory metal film 6.
[Selection diagram] Fig. 1
Description
【0001】
【発明の属する技術分野】
この発明は、MOSトランジスタを有する半導体装置の製造方法に関する。
【0002】
【従来の技術】
近年、MOSトランジスタを含むLSIの製造工程は、LSIのなお一層の高速化及び高集積化を図るため、該MOSトランジスタの微細化がますます強く要望されている。
【0003】
MOSトランジスタの微細化を進展するには、トランジスタのゲート長及びゲート幅の各寸法を縮小するだけではなく、ソースドレイン拡散層の接合面を浅くする浅接合化をも行なう必要がある。
【0004】
一方で、ゲート長の縮小化にともなうゲート電極のシート抵抗増大や、ソースドレイン拡散層の縮小化と浅接合化にともなう拡散層のシート抵抗増大を補う必要性がある。これらを対策するために最近では、ゲート電極上部およびソースドレイン拡散層表面をシリサイド化するシリサイドプロセスが多用されるようになった。シリサイドプロセスは、ポリシリコンで形成されたゲート電極上部とソースドレイン拡散層であるシリコン表面部に、スパッタリング法を用いて高融点金属(例えば、Co、Ti、Ni)を堆積し、その後の熱処理にてゲート電極上部ではポリシリコンと、ソースドレイン拡散層表面はシリコンと高融点金属膜とを反応させてシリサイド層を形成し、低抵抗化を図る。
【0005】
一方で、LSIのI/O回路部では静電破壊等を防止するため逆に、ゲートやソースドレイン抵抗の高抵抗化が要求される。又、アナログ回路においても高抵抗箇所の要求がある。したがって、LSIを構成する大部分はゲートとソースドレイン部はシリサイド化されるが、上記I/O部あるいはアナログ回路の一部のトランジスタや抵抗はシリサイド化せず使用される。すなわちトランジスタのゲート電極やソースドレイン電極あるいはアナログ回路の抵抗として用いるゲートポリシリコンあるいはソースドレイン領域をシリサイドさせない半導体装置の製造方法が必要となる。これを、非シリサイド化と呼ぶ。
【0006】
非シリサイド領域を形成する半導体装置の形成方法として一般的に下記に示す従来例の方法が用いられている。
【0007】
図5は従来例における半導体装置の断面図を示す。
【0008】
図5において、1はシリコン基板である。2は分離絶縁膜である。3はイオン注入された拡散層でありソースドレインを形成する。4は非シリサイド形成用絶縁膜である。5は非シリサイド領域形成用のレジストである。6はシリサイドを形成するために用いる高融点金属膜である。7はシリサイド膜である。
【0009】
次に図5の半導体装置の製造方法を説明する。
【0010】
図5において(a)は、シリコン基板1上にトランジスタ等の素子を電気的に分離するための分離絶縁膜2を形成した後、ゲート絶縁膜やゲート電極を形成し、ソースドレイン部の注入拡散層3を形成した状態である。(a)では、トランジスタのゲート電極等は図面上省略した。(b)は非シリサイド形成用の絶縁膜4をCVD法によって堆積した状態である。(c)は非シリサイド領域形成用のレジスト5を塗布しパターニングした状態である。レジスト5の開口部はシリサイド化を行ない、レジスト5が存在する箇所では非シリサイド部となるようにパターニングされている。(d)はレジスト5をマスクとして希釈フッ酸溶液やBHF溶液を用いて非シリサイド形成用絶縁膜4をウエットエッチングした状態である。(e)はレジストを除去し、高融点金属膜6を堆積した状態である。高融点金属膜6としてはCo、Ti、Ni膜等が用いられる。(f)はシリサイド形成のためにRTA等を用いた熱処理を実施しシリコン膜1と高融点金属膜6が接触している箇所でシリサイド化を行ないその後シリサイド化されていない領域、すなわち、非シリサイド形成用絶縁膜4等の絶縁膜上の高融点金属膜6を選択ウエットエッチング除去しシリサイド化反応したシリサイド膜7のみを残した状態である。以上の形成方法によってシリサイド領域と非シリサイド領域を形成することが可能となる。
【0011】
従来例として、特許文献1にあるように非シリサイド形成用絶縁膜4をソースドレイン拡散層形成のためのイオン注入を行った後、短時間熱処理を行ない、熱酸化膜を形成する方法もある。CVD絶縁膜4に変えて、急速熱酸化を用いて形成した酸化膜を非シリサイド形成用絶縁膜4とする方法である。
【0012】
【特許文献1】
特開平11−145080号公報
【0013】
【発明が解決しようとする課題】
以上のように構成された従来の半導体装置の製造方法では、以下に述べるような課題を有する。
【0014】
従来例では、非シリサイド形成用絶縁膜4をエッチングする際にウエットエッチングを行っているため、オーバーエッチングによる分離絶縁膜2の後退やトランジスタのサイドウオールの後退が生じるという課題を有する。この後退によって、シリサイド形成による接合リーク電流増加の問題点が発生する。特に最近の半導体装置においては、微細化が進行しているため、ソースドレインの浅接合化が進み、後のシリサイド形成において接合リークが発生しやすくなっている。又、分離酸化膜もシャロートレンチアイソレーション(STI)化が進み、STIエッジでの接合リークが問題となる。上記ウエットエッチングによるSTI分離の後退で、STIエッジ部において特に接合リークが発生しやすくなることが最大の課題となるため、ウエットエッチングによるSTIの後退を極力避けなければならない。
【0015】
一方、STIの後退を避けるためウエットエッチングをドライエッチングに変更したとしてもドライエッチング特有のエッチング残渣が発生し、シリサイド化されない箇所が発生し歩留まり低下の原因となる。又、ドライエッチングによってシリコン表面にダメージや不純物等が入りシリサイド化も阻害する。
【0016】
そのため、シリサイド化前はウエットエッチングによる非シリサイド形成用絶縁膜のエッチングが望ましいが、上記、従来例のように分離絶縁膜2の後退やトランジスタのサイドウオールの後退を制御しなければならないことが課題となっている。
【0017】
したがって、この発明の目的は、非シリサイド領域形成用のシリサイド化防止用絶縁膜をウエットエッチングすることで生じる、分離絶縁膜の後退やサイドウオールの後退を防止する半導体装置の製造方法を提供することである。
【0018】
【課題を解決するための手段】
上記の目的を達成するために、この発明の請求項1記載の半導体装置の製造方法は、分離絶縁膜およびゲート絶縁膜が形成されたシリコン基板上に、ポリシリコン膜からなるゲート電極を有するMOSトランジスタを形成する半導体装置の製造方法であって、前記ゲート電極上部およびソースドレイン領域となる前記シリコン基板上部に残存する絶縁膜を除去して前記ポリシリコン膜表面および前記シリコン基板表面を露出させる第1工程と、前記シリコン基板上に非シリサイド領域形成用レジスト膜を塗布してレジストパターンニングする第2工程と、O2アッシングを実施して前記レジスト膜を除去すると同時に、前記レジスト膜が存在しない領域の露出した前記ポリシリコン膜表面および前記シリコン基板表面をO2アッシング酸化してシリサイド形成防止用酸化膜を形成する第3工程と、前記シリコン基板上に高融点金属膜を堆積した後に熱処理を行って、前記シリサイド形成防止用酸化膜が存在しない領域の前記ポリシリコン膜表面および前記シリコン基板表面をシリサイド化して高融点金属シリサイド層を形成する第4工程と、前記シリサイド形成防止用酸化膜上の高融点金属膜を除去する第5工程とを含む。
【0019】
このように、シリコン基板上に非シリサイド領域形成用レジスト膜を塗布してレジストパターンニングする工程と、O2アッシングを実施してレジスト膜を除去すると同時に、レジスト膜が存在しない領域の露出したポリシリコン膜表面およびシリコン基板表面をO2アッシング酸化してシリサイド形成防止用酸化膜を形成する工程と、シリコン基板上に高融点金属膜を堆積した後に熱処理を行って、シリサイド形成防止用酸化膜が存在しない領域のポリシリコン膜表面およびシリコン基板表面をシリサイド化して高融点金属シリサイド層を形成する工程と、シリサイド形成防止用酸化膜上の高融点金属膜を除去する工程とを含むので、従来例のように非シリサイド形成用絶縁膜をウエットエッチングにてパターニング形成することが不要となる。すなわち、ウエットエッチングにて非シリサイド形成用絶縁膜をエッチングするのではなく、酸化力の強いO2アッシングにてレジストのない箇所を酸化することでウエットエッチングなしで非シリサイド形成用絶縁膜を形成することができる。このため、非シリサイド形成用絶縁膜にウエットエッチングを行った場合のオーバーエッチングによる分離絶縁膜の後退やトランジスタのサイドウオールの後退を防止できる。
【0020】
請求項2記載の半導体装置の製造方法は、請求項1記載の半導体装置の製造方法において、第3工程の際、シリサイド形成防止用酸化膜の膜厚はレジスト膜が存在した領域の前記酸化膜の膜厚より厚い。このように、第3工程の際、シリサイド形成防止用酸化膜の膜厚はレジスト膜が存在した領域の酸化膜の膜厚より厚いので、オーバーアッシングを行うことでレジスト膜が存在した領域に酸化膜が形成されても、この酸化膜厚よりレジスト膜が存在しない領域の酸化膜厚が厚い状態で形成されることでシリサイド領域と非シリサイド領域を形成することができる。
【0021】
請求項3記載の半導体装置の製造方法は、請求項1記載の半導体装置の製造方法において、第2工程の後、シリコンイオンを注入して露出した前記ポリシリコン膜表面および前記シリコン基板表面をアモルファス化する工程を含む。このように、第2工程の後、シリコンイオンを注入して露出したポリシリコン膜表面およびシリコン基板表面をアモルファス化する工程を含むので、アッシング時にO2プラズマとの反応が促進され、より厚膜の酸化膜が形成される。
【0022】
請求項4記載の半導体装置の製造方法は、請求項1,2または3記載の半導体装置の製造方法において、第3の工程の際、O2プラズマ密度が1E11/cm3以上、かつO2イオンエネルギーが100eV以上の条件でO2アッシングを行う。このように、第3の工程の際、O2プラズマ密度が1E11/cm3以上、かつO2イオンエネルギーが100eV以上の条件でO2アッシングを行うので、酸化力の強いO2アッシングを行うことができる。
【0023】
請求項5記載の半導体装置の製造方法は、分離絶縁膜およびゲート絶縁膜が形成されたシリコン基板上に、ポリシリコン膜からなるゲート電極を有するMOSトランジスタを形成する半導体装置の製造方法であって、前記ゲート電極上部およびソースドレイン領域となる前記シリコン基板上部に残存する絶縁膜を除去して前記ポリシリコン膜表面および前記シリコン基板表面を露出させる第1工程と、前記シリコン基板上に非シリサイド領域形成用レジスト膜を塗布してレジストパターンニングする第2工程と、前記レジスト膜をマスクにして酸素イオンあるいは窒素イオンを注入し、前記レジスト膜が存在しない領域の前記ポリシリコン膜表面および前記シリコン基板表面に酸素イオンあるいは窒素イオンを導入する第3工程と、前記レジスト膜を除去する第4工程と、前記シリコン基板上に高融点金属膜を堆積した後に第1の熱処理を行って、前記イオン注入領域以外の領域の前記ポリシリコン膜表面および前記シリコン基板表面をシリサイド化して高融点金属シリサイド層を形成する第5工程と、シリサイド化していない前記イオン注入領域上の高融点金属膜を除去する第6工程とを含む。
【0024】
このように、シリコン基板上に非シリサイド領域形成用レジスト膜を塗布してレジストパターンニングする工程と、レジスト膜をマスクにして酸素イオンあるいは窒素イオンを注入し、レジスト膜が存在しない領域のポリシリコン膜表面およびシリコン基板表面に酸素イオンあるいは窒素イオンを導入する工程と、レジスト膜を除去する工程と、シリコン基板上に高融点金属膜を堆積した後に第1の熱処理を行って、イオン注入領域以外の領域のポリシリコン膜表面およびシリコン基板表面をシリサイド化して高融点金属シリサイド層を形成する工程と、シリサイド化していないイオン注入領域上の高融点金属膜を除去する工程とを含むので、従来例のように非シリサイド形成用絶縁膜をウエットエッチングにてパターニング形成することが不要となる。すなわち、ウエットエッチングにて非シリサイド形成用絶縁膜をエッチングするのではなく、酸素注入や窒素注入することでウエットエッチングなしで非シリサイド形成用絶縁膜を形成することができる。このため、非シリサイド形成用絶縁膜にウエットエッチングを行った場合のオーバーエッチングによる分離絶縁膜の後退やトランジスタのサイドウオールの後退を防止できる。
【0025】
請求項6記載の半導体装置の製造方法は、請求項5記載の半導体装置の製造方法において、第3工程の前あるいは後に、シリコンイオンを注入して露出したポリシリコン膜表面およびシリコン基板表面をアモルファス化する工程を含む。このように、第3工程の前あるいは後に、シリコンイオンを注入して露出したポリシリコン膜表面およびシリコン基板表面をアモルファス化する工程を含むので、注入される酸素イオンあるいは窒素イオンとの反応が促進され、非シリサイド形成用絶縁膜の膜厚を増加させるのに効果がある。
【0026】
請求項7記載の半導体装置の製造方法は、請求項5または6記載の半導体装置の製造方法において、第3工程の際、酸素イオンあるいは窒素イオンの注入ドーズ量は、1E16cm−2以上である。このように、第3工程の際、酸素イオンあるいは窒素イオンの注入ドーズ量は、1E16cm−2以上であるので、ポリシリコン膜表面およびシリコン基板表面に酸素イオンあるいは窒素イオンが導入されて非シリサイド形成用絶縁膜を形成することができる。
【0027】
請求項8記載の半導体装置の製造方法は、請求項5,6または7記載の半導体装置の製造方法において、第4工程の後、シリコン基板に第2の熱処理を行って、注入されたイオンとイオン注入領域のシリコンとを結合させて酸化膜、窒化膜あるいは酸窒化膜を形成する工程を含む。このように、第4工程の後、シリコン基板に第2の熱処理を行って、注入されたイオンとイオン注入領域のシリコンとを結合させて酸化膜、窒化膜あるいは酸窒化膜を形成する工程を含むので、非シリサイド形成用絶縁膜として酸化膜、窒化膜あるいは酸窒化膜を形成することができる。
【0028】
請求項9記載の半導体装置の製造方法は、請求項8記載の半導体装置の製造方法において、第2の熱処理は、不活性ガスの雰囲気で行う。このように、第2の熱処理は、不活性ガスの雰囲気で行うので、酸化膜、窒化膜あるいは酸窒化膜の形成に有効である。
【0029】
請求項10記載の半導体装置の製造方法は、請求項8記載の半導体装置の製造方法において、第2の熱処理は、酸化性ガスの雰囲気で行う。このように、第2の熱処理は、酸化性ガスの雰囲気で行うので、酸化膜等の形成に有効である。
【0030】
【発明の実施の形態】
この発明の第1の実施の形態を図1〜図3に基づいて説明する。図1は、この発明の第1の実施形態における半導体装置の製造方法を説明するための工程断面図を示す。
【0031】
図1において、1はシリコン基板である。2は分離絶縁膜である。3はイオン注入された拡散層でありソースドレインを形成する。5は非シリサイド領域形成用のレジストである。6はシリサイドを形成するために用いる高融点金属膜である。7はシリサイド膜である。8は酸化力の強いO2アッシングによって形成されたアッシング酸化膜である。
【0032】
以下に図1を用いて本実施の形態の半導体装置の製造方法を説明する。
【0033】
図1に示すように、分離絶縁膜2およびゲート絶縁膜が形成されたシリコン基板1上に、ポリシリコン膜からなるゲート電極を有するMOSトランジスタを形成する際、ゲート電極上部およびソースドレイン領域となるシリコン基板上部に残存する酸化膜等の絶縁膜を除去してポリシリコン膜表面およびシリコン基板表面を露出させる第1工程と、シリコン基板1上に非シリサイド領域形成用レジスト膜5を塗布してレジストパターンニングする第2工程と、O2アッシングを実施してレジスト膜5を除去すると同時に、レジスト膜5が存在しない領域の露出したポリシリコン膜表面およびシリコン基板表面をO2アッシング酸化してシリサイド形成防止用酸化膜8を形成する第3工程と、シリコン基板1上に高融点金属膜6を堆積した後に熱処理を行って、シリサイド形成防止用酸化膜8上ではシリサイド化反応を防止しつつ、シリサイド形成防止用酸化膜8が存在しない領域のゲート電極上部およびソースドレイン上部のポリシリコン膜表面およびシリコン基板表面をシリサイド化して高融点金属シリサイド層7を形成する第4工程と、シリサイド化していないシリサイド形成防止用酸化膜8上の高融点金属膜6を除去する第5工程とを含む。
【0034】
この場合、図1において(a)は、シリコン基板1上にトランジスタ等の素子を電気的に分離するための分離絶縁膜2を形成した後、ゲート絶縁膜やゲート電極を形成し、ソースドレイン部の注入拡散層3を形成した状態である。(a)では、トランジスタのゲート電極等は図面上省略した。(b)は非シリサイド領域形成用のレジスト5を塗布しパターニングした状態である。レジスト5が存在していた箇所はシリサイド化を行ない、レジスト5が存在しない箇所では非シリサイド部となるようにパターニングされている。
【0035】
(c−1)は酸化力の強いO2アッシングを実施しレジストを除去と同時にレジストが存在しない箇所の露出したゲートポリシリコン表面およびシリコン表面をO2アッシング酸化しシリサイド形成防止用酸化膜8を形成する途中段階を示す。レジスト5がO2アッシングで縮小化(レジスト5a)していると同時に、レジスト5が存在しない領域のシリコン表面が酸化している状況を示す。
【0036】
(c−2)は、レジスト5がなくなった状態を示す。レジスト5が存在していなかった領域のシリコン表面にはアッシング酸化膜8が形成されており、レジスト5が存在した箇所のシリコン表面にはアッシング酸化膜8がほとんど形成されていない。本実施の形態における説明では、レジスト5が存在する領域のシリコン表面はアッシング酸化膜8がほとんど形成されないとしたが、これは、レジスト除去がちょうど終了した時点でO2アッシングを終了した場合を説明しており、オーバーアッシングを行なうと徐々にアッシング酸化膜8は形成される。しかしながら、レジスト5が存在しなかった領域の酸化膜厚は、レジスト5が存在した領域の酸化膜厚より厚い状態で形成される。
【0037】
(d)は高融点金属膜6を堆積した状態である。高融点金属膜6としてはCo、Ti、Ni膜等が用いられる。(e)はシリサイド形成のためにRTA等を用いた熱処理を実施しシリコン膜1と高融点金属膜6が接触している箇所でシリサイド化を行ないその後シリサイド化されていない領域、すなわち、アッシング酸化膜8等の絶縁膜上の高融点金属膜6を選択ウエットエッチング除去しシリサイド化反応したシリサイド膜7のみを残した状態である。以上の形成方法によってシリサイド領域と非シリサイド領域を形成することが可能となる。
【0038】
図2はこの発明の第1の実施の形態において酸化力の強いO2アッシングを発生させるためのアッシング装置の構成断面図を示す。酸化力の強いO2アッシングを行なうためには、チェンバ10内のプラズマ密度を高くし、O2イオンエネルギーも高くし基板温度も高くすることで達成できる。特に、シリコン基板1に印加するRFバイアス11を増大させることでO2イオンエネルギーが高くなり酸化力が大きくなる。本実施の形態においては、プラズマ密度5E11/cm3、O2イオンエネルギー200eV、基板温度は常温として処理を行った。なお、O2プラズマ密度が1E11/cm3以上1E12/cm3以下、かつO2イオンエネルギーが100eV以上1000eV以下の条件でO2アッシングを行えばよい。
【0039】
図3はこの発明の第1の実施の形態におけるアッシング酸化膜8のアッシング時間依存性およびアッシングPower依存性を示すグラフである。アッシング酸化膜厚を増加させるためにはアッシング時間、Powerともに増加することで達成できるため、この関係を利用してレジストアッシングを行なうと同時に、アッシング酸化膜を形成する。
【0040】
この発明の第2の実施の形態を図4に基づいて説明する。図4は、この発明の第2の実施形態における半導体装置の製造方法を説明するための工程断面図を示す。
【0041】
図4において、1はシリコン基板である。2は分離絶縁膜である。3はイオン注入された拡散層でありソースドレインを形成する。5は非シリサイド領域形成用のレジストである。6はシリサイドを形成するために用いる高融点金属膜である。7はシリサイド膜である。9は酸素注入あるいは窒素注入によって形成された絶縁膜である。
【0042】
以下に図4を用いて本実施の形態の半導体装置の製造方法を説明する。
【0043】
図4に示すように、分離絶縁膜2およびゲート絶縁膜が形成されたシリコン基板1上に、ポリシリコン膜からなるゲート電極を有するMOSトランジスタを形成する際、ゲート電極上部およびソースドレイン領域となるシリコン基板上部に残存する酸化膜等の絶縁膜を除去してポリシリコン膜表面およびシリコン基板表面を露出させる第1工程と、シリコン基板1上に非シリサイド領域形成用レジスト膜5を塗布してレジストパターンニングする第2工程と、レジスト膜5をマスクにして酸素イオンあるいは窒素イオンを注入し、レジスト膜5が存在しない領域のポリシリコン膜表面およびシリコン基板表面に酸素イオンあるいは窒素イオンを導入する第3工程と、レジスト膜5を除去する第4工程と、シリコン基板1上に高融点金属膜6を堆積した後に第1の熱処理を行って、イオン注入領域ではシリサイド化反応を防止しつつ、イオン注入領域以外の領域のゲート電極上部およびソースドレイン上部のポリシリコン膜表面およびシリコン基板表面をシリサイド化して高融点金属シリサイド層7を形成する第5工程と、シリサイド化していないイオン注入領域上の高融点金属膜6を除去する第6工程とを含む。
【0044】
この場合、図4において(a)は、シリコン基板1上にトランジスタ等の素子を電気的に分離するための分離絶縁膜2を形成した後、ゲート絶縁膜やゲート電極を形成し、ソースドレイン部の注入拡散層3を形成した状態である。(a)では、トランジスタのゲート電極等は図面上省略した。(b)は非シリサイド領域形成用のレジスト5を塗布しパターニングした状態である。レジスト5が存在する箇所はシリサイド化を行ない、レジスト5が存在しない箇所では非シリサイド部となるようにパターニングされている。
【0045】
(c)はパターニングされたレジスト越しに酸素イオンあるいは窒素イオンを注入し、レジスト5が存在しない領域のゲートポリシリコン表面およびシリコン表面に酸素イオンあるいは窒素イオンを導入した状態である。酸素イオンあるいは窒素イオンの注入ドーズ量は、1E16cm−2以上である。(d)はレジスト5を除去し、熱処理(第2の熱処理)を実施することで注入された酸素イオンあるいは窒素イオンとイオン注入領域のシリコン原子を結合させ、酸化膜、窒化膜あるいは酸窒化膜を形成する。左記酸化膜や窒化膜としての絶縁膜を非シリサイド形成用絶縁膜9とした。なお、熱処理は、不活性ガスの雰囲気または酸化性ガスの雰囲気で行うことが望ましい。
【0046】
(e)は高融点金属膜6を堆積した状態である。高融点金属膜6としてはCo、Ti、Ni膜等が用いられる。(f)はシリサイド形成のためにRTA等を用いた熱処理(第1の熱処理)を実施しシリコン膜1と高融点金属膜6が接触している箇所でシリサイド化を行ないその後シリサイド化されていない領域、すなわち、非シリサイド形成用絶縁膜9等の絶縁膜上の高融点金属膜6を選択ウエットエッチング除去しシリサイド化反応したシリサイド膜7のみを残した状態である。以上の形成方法によってシリサイド領域と非シリサイド領域を形成することが可能となる。
【0047】
この発明の第3の実施の形態について説明する。
【0048】
第1の実施形態では、酸化力の強いO2アッシングを用いてレジストアッシングと同時に、非シリサイド形成用酸化膜8を形成した。第2の実施形態においては、酸素イオンあるいは窒素イオンを注入し、その後の熱処理により非シリサイド形成用絶縁膜9を形成した。第3の実施形態では、第1の実施形態および第2の実施形態において非シリサイド形成用酸化膜(絶縁膜)8,9をより形成しやすい状態にする。
【0049】
第1の実施形態のレジストパターニング後でアッシング前に、シリコンイオンを注入して露出したゲートポリシリコン表面やシリコン表面をアモルファス化する工程を追加することである。また、第2の実施形態においては酸素あるいは窒素イオン注入の前あるいは後にシリコンイオンを注入して露出したゲートポリシリコン表面やシリコン表面をアモルファス化する工程を追加することである。
【0050】
上記、第3の実施形態におけるシリコンイオン注入によるアモルファス化は、その後のアッシング時にO2プラズマとの反応が促進されるからである。すなわちより厚膜の酸化膜が形成される。また、酸素、窒素イオン注入の前あるいは後にシリコンイオン注入しアモルファス化させるのも同様に酸化膜厚を増加させるのに効果がある。
【0051】
【発明の効果】
この発明の請求項1記載の半導体装置の製造方法によれば、シリコン基板上に非シリサイド領域形成用レジスト膜を塗布してレジストパターンニングする工程と、O2アッシングを実施してレジスト膜を除去すると同時に、レジスト膜が存在しない領域の露出したポリシリコン膜表面およびシリコン基板表面をO2アッシング酸化してシリサイド形成防止用酸化膜を形成する工程と、シリコン基板上に高融点金属膜を堆積した後に熱処理を行って、シリサイド形成防止用酸化膜が存在しない領域のポリシリコン膜表面およびシリコン基板表面をシリサイド化して高融点金属シリサイド層を形成する工程と、シリサイド形成防止用酸化膜上の高融点金属膜を除去する工程とを含むので、従来例のように非シリサイド形成用絶縁膜をウエットエッチングにてパターニング形成することが不要となる。すなわち、ウエットエッチングにて非シリサイド形成用絶縁膜をエッチングするのではなく、酸化力の強いO2アッシングにてレジストのない箇所を酸化することでウエットエッチングなしで非シリサイド形成用絶縁膜を形成することができる。このため、非シリサイド形成用絶縁膜にウエットエッチングを行った場合のオーバーエッチングによる分離絶縁膜の後退やトランジスタのサイドウオールの後退を防止できる。その結果、ウエットエッチングによる後退で発生する接合リーク電流増加の問題点が解決することが可能となる。
【0052】
請求項2では、請求項1記載の半導体装置の製造方法において第3工程の際、シリサイド形成防止用酸化膜の膜厚はレジスト膜が存在した領域の酸化膜の膜厚より厚いので、オーバーアッシングを行うことでレジスト膜が存在した領域に酸化膜が形成されても、この酸化膜厚よりレジスト膜が存在しない領域の酸化膜厚が厚い状態で形成されることでシリサイド領域と非シリサイド領域を形成することができる。
【0053】
請求項3では、請求項1記載の半導体装置の製造方法において第2工程の後、シリコンイオンを注入して露出したポリシリコン膜表面およびシリコン基板表面をアモルファス化する工程を含むので、アッシング時にO2プラズマとの反応が促進され、より厚膜の酸化膜が形成される。
【0054】
請求項4では、請求項1記載の半導体装置の製造方法において第3の工程の際、O2プラズマ密度が1E11/cm3以上、かつO2イオンエネルギーが100eV以上の条件でO2アッシングを行うので、酸化力の強いO2アッシングを行うことができる。
【0055】
この発明の請求項5記載の半導体装置の製造方法によれば、シリコン基板上に非シリサイド領域形成用レジスト膜を塗布してレジストパターンニングする工程と、レジスト膜をマスクにして酸素イオンあるいは窒素イオンを注入し、レジスト膜が存在しない領域のポリシリコン膜表面およびシリコン基板表面に酸素イオンあるいは窒素イオンを導入する工程と、レジスト膜を除去する工程と、シリコン基板上に高融点金属膜を堆積した後に第1の熱処理を行って、イオン注入領域以外の領域のポリシリコン膜表面およびシリコン基板表面をシリサイド化して高融点金属シリサイド層を形成する工程と、イオン注入領域上の高融点金属膜を除去する工程とを含むので、従来例のように非シリサイド形成用絶縁膜をウエットエッチングにてパターニング形成することが不要となる。すなわち、ウエットエッチングにて非シリサイド形成用絶縁膜をエッチングするのではなく、酸素注入や窒素注入することでウエットエッチングなしで非シリサイド形成用絶縁膜を形成することができる。このため、非シリサイド形成用絶縁膜にウエットエッチングを行った場合のオーバーエッチングによる分離絶縁膜の後退やトランジスタのサイドウオールの後退を防止できる。その結果、ウエットエッチングによる後退で発生する接合リーク電流増加の問題点が解決することが可能となる。
【0056】
請求項6では、請求項5記載の半導体装置の製造方法において第3工程の前あるいは後に、シリコンイオンを注入して露出したポリシリコン膜表面およびシリコン基板表面をアモルファス化する工程を含むので、注入される酸素イオンあるいは窒素イオンとの反応が促進され、非シリサイド形成用絶縁膜の膜厚を増加させるのに効果がある。
【0057】
請求項7では、請求項5または6記載の半導体装置の製造方法において第3工程の際、酸素イオンあるいは窒素イオンの注入ドーズ量は、1E16cm−2以上であるので、ポリシリコン膜表面およびシリコン基板表面に酸素イオンあるいは窒素イオンが導入されて非シリサイド形成用絶縁膜を形成することができる。
【0058】
請求項8では、請求項5,6または7記載の半導体装置の製造方法において第4工程の後、シリコン基板に第2の熱処理を行って、注入されたイオンとイオン注入領域のシリコンとを結合させて酸化膜、窒化膜あるいは酸窒化膜を形成する工程を含むので、非シリサイド形成用絶縁膜として酸化膜、窒化膜あるいは酸窒化膜を形成することができる。
【0059】
請求項9では、第2の熱処理は、不活性ガスの雰囲気で行うので、酸化膜、窒化膜あるいは酸窒化膜の形成に有効である。
【0060】
請求項10では、第2の熱処理は、酸化性ガスの雰囲気で行うので、酸化膜等の形成に有効である。
【図面の簡単な説明】
【図1】この発明の第1の実施形態における半導体装置の製造方法を説明するための工程断面図である。
【図2】この発明の第1の実施形態におけるアッシングチャンバの構成断面図である。
【図3】(a)この発明の第1の実施形態におけるアッシング酸化膜のアッシング時間依存性、(b)はアッシングPower依存性を示すグラフである。
【図4】この発明の第2の実施形態における半導体装置の製造方法を説明するための工程断面図である。
【図5】従来例における半導体装置の製造方法を説明するための工程断面図である。
【符号の説明】
1 シリコン基板
2 分離絶縁膜
3 イオン注入された拡散層
4 非シリサイド形成用絶縁膜(CVD絶縁膜)
5 非シリサイド領域形成用のレジスト
6 高融点金属膜
7 シリサイド膜
8 非シリサイド領域形成用酸化膜
9 非シリサイド形成用絶縁膜[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a method for manufacturing a semiconductor device having a MOS transistor.
[0002]
[Prior art]
In recent years, in the manufacturing process of an LSI including a MOS transistor, miniaturization of the MOS transistor has been increasingly demanded in order to achieve higher speed and higher integration of the LSI.
[0003]
In order to advance the miniaturization of the MOS transistor, it is necessary not only to reduce the respective dimensions of the gate length and the gate width of the transistor but also to make the junction surface of the source / drain diffusion layer shallower.
[0004]
On the other hand, it is necessary to compensate for the increase in the sheet resistance of the gate electrode due to the reduction in the gate length and the increase in the sheet resistance of the diffusion layer due to the reduction in the size of the source / drain diffusion layer and the shallow junction. In recent years, a silicide process for silicidizing the upper part of the gate electrode and the surface of the source / drain diffusion layer has been frequently used to cope with these problems. In the silicide process, a high melting point metal (for example, Co, Ti, Ni) is deposited by sputtering on the upper portion of a gate electrode formed of polysilicon and the surface of silicon as a source / drain diffusion layer. Thus, polysilicon is formed above the gate electrode, and silicon and the refractory metal film are reacted on the surface of the source / drain diffusion layer to form a silicide layer to reduce the resistance.
[0005]
On the other hand, in the I / O circuit portion of the LSI, conversely, it is required to increase the gate, source and drain resistances in order to prevent electrostatic breakdown. There is also a demand for a high resistance part in an analog circuit. Therefore, the gate and the source / drain portion of the LSI are mostly silicided, but the transistors and resistors of the I / O portion or a part of the analog circuit are used without silicidation. That is, there is a need for a method of manufacturing a semiconductor device that does not silicide a gate polysilicon or a source / drain region used as a gate electrode or a source / drain electrode of a transistor or a resistor of an analog circuit. This is called non-silicidation.
[0006]
As a method of forming a semiconductor device for forming a non-silicide region, the following conventional method is generally used.
[0007]
FIG. 5 shows a cross-sectional view of a conventional semiconductor device.
[0008]
In FIG. 5,
[0009]
Next, a method for manufacturing the semiconductor device of FIG. 5 will be described.
[0010]
In FIG. 5 (a), after an
[0011]
As a conventional example, there is a method of performing thermal treatment for a short time after ion-implanting the non-silicide forming insulating
[0012]
[Patent Document 1]
JP-A-11-145080
[0013]
[Problems to be solved by the invention]
The conventional method for manufacturing a semiconductor device configured as described above has the following problems.
[0014]
In the conventional example, wet etching is performed when the non-silicide-forming
[0015]
On the other hand, even if wet etching is changed to dry etching in order to avoid regression of STI, an etching residue peculiar to dry etching is generated, and a portion that is not silicided is generated, which causes a reduction in yield. In addition, the silicon surface is damaged by dry etching, impurities, and the like, so that silicidation is inhibited.
[0016]
Therefore, it is desirable to etch the non-silicide forming insulating film by wet etching before silicidation. However, it is necessary to control the recession of the
[0017]
SUMMARY OF THE INVENTION Accordingly, an object of the present invention is to provide a method of manufacturing a semiconductor device which prevents a recession of an isolation insulating film or a sidewall caused by wet etching of a silicidation preventing insulating film for forming a non-silicide region. It is.
[0018]
[Means for Solving the Problems]
In order to achieve the above object, a method of manufacturing a semiconductor device according to
[0019]
Thus, a step of applying a resist film for forming a non-silicide region on a silicon substrate and patterning the resist, 2 The resist film is removed by ashing, and at the same time, the surface of the exposed polysilicon film and the surface of the silicon substrate in the region where no resist film is present are treated with O.sub.2. 2 Ashing oxidation to form a silicide formation preventing oxide film, and heat treatment after depositing a refractory metal film on a silicon substrate to form a polysilicon film surface and silicon in a region where the silicide formation preventing oxide film does not exist. Since the method includes the steps of silicidizing the substrate surface to form a refractory metal silicide layer and the step of removing the refractory metal film on the silicide formation preventing oxide film, a non-silicide formation insulating film is formed as in the conventional example. It is not necessary to form a pattern by wet etching. That is, instead of etching the non-silicide forming insulating film by wet etching, O 2 By oxidizing a portion having no resist by ashing, an insulating film for forming a non-silicide can be formed without wet etching. For this reason, it is possible to prevent the separation insulating film from receding due to overetching when the non-silicide forming insulating film is wet-etched, and the sidewall of the transistor from receding.
[0020]
The method of manufacturing a semiconductor device according to
[0021]
According to a third aspect of the present invention, in the method of manufacturing a semiconductor device according to the first aspect, after the second step, the surface of the polysilicon film and the surface of the silicon substrate exposed by implanting silicon ions are made amorphous. Including the step of forming As described above, after the second step, a step of implanting silicon ions and amorphizing the exposed polysilicon film surface and the silicon substrate surface is included. 2 Reaction with plasma is promoted, and a thicker oxide film is formed.
[0022]
According to a fourth aspect of the present invention, there is provided a method of manufacturing a semiconductor device according to the first, second, or third aspect, further comprising: 2 Plasma density is 1E11 / cm 3 Above and O 2 O under the condition that ion energy is 100 eV or more 2 Perform ashing. Thus, in the third step, O 2 Plasma density is 1E11 / cm 3 Above and O 2 O under the condition that ion energy is 100 eV or more 2 Oxidizing O 2 Ashing can be performed.
[0023]
A method of manufacturing a semiconductor device according to claim 5, wherein a MOS transistor having a gate electrode made of a polysilicon film is formed on a silicon substrate on which an isolation insulating film and a gate insulating film are formed. A first step of removing an insulating film remaining on the silicon substrate to be an upper part of the gate electrode and the source / drain region to expose the polysilicon film surface and the silicon substrate surface; and a non-silicide region on the silicon substrate. A second step of applying a resist film for forming and patterning the resist, and implanting oxygen ions or nitrogen ions using the resist film as a mask to form a polysilicon film surface and the silicon substrate in a region where the resist film does not exist; A third step of introducing oxygen ions or nitrogen ions to the surface; Performing a first heat treatment after depositing a refractory metal film on the silicon substrate to remove the polysilicon film surface and the silicon substrate surface in a region other than the ion-implanted region. A fifth step of forming a refractory metal silicide layer by silicidation and a sixth step of removing the refractory metal film on the ion-implanted region that has not been silicided are included.
[0024]
Thus, a step of applying a resist film for forming a non-silicide region on a silicon substrate and patterning the resist, and implanting oxygen ions or nitrogen ions using the resist film as a mask to form a polysilicon in a region where the resist film does not exist A step of introducing oxygen ions or nitrogen ions into the film surface and the silicon substrate surface; a step of removing the resist film; The method includes the steps of silicidizing the surface of the polysilicon film and the silicon substrate in the region of the region to form a refractory metal silicide layer, and removing the refractory metal film on the non-silicided ion-implanted region. It is possible to pattern the insulating film for non-silicide formation by wet etching as in The cornerstone. That is, the non-silicide-forming insulating film can be formed without wet etching by injecting oxygen or nitrogen instead of etching the non-silicide-forming insulating film by wet etching. For this reason, it is possible to prevent the separation insulating film from receding due to overetching when the non-silicide forming insulating film is wet-etched, and the sidewall of the transistor from receding.
[0025]
According to a sixth aspect of the present invention, in the method of manufacturing a semiconductor device according to the fifth aspect, before or after the third step, the surface of the polysilicon film and the surface of the silicon substrate exposed by implanting silicon ions are made amorphous. Including the step of forming As described above, before or after the third step, the step of implanting silicon ions to make the exposed polysilicon film surface and the silicon substrate surface amorphous is included, so that the reaction with the implanted oxygen ions or nitrogen ions is promoted. This is effective in increasing the thickness of the non-silicide forming insulating film.
[0026]
According to a seventh aspect of the present invention, in the method of manufacturing a semiconductor device according to the fifth or sixth aspect, in the third step, the implantation dose of oxygen ions or nitrogen ions is 1E16 cm. -2 That is all. Thus, during the third step, the implantation dose of oxygen ions or nitrogen ions is 1E16 cm -2 As described above, oxygen ions or nitrogen ions are introduced into the surface of the polysilicon film and the surface of the silicon substrate, whereby the non-silicide-forming insulating film can be formed.
[0027]
In the method of manufacturing a semiconductor device according to
[0028]
According to a ninth aspect of the present invention, in the method of manufacturing a semiconductor device according to the eighth aspect, the second heat treatment is performed in an inert gas atmosphere. As described above, since the second heat treatment is performed in an atmosphere of an inert gas, it is effective for forming an oxide film, a nitride film, or an oxynitride film.
[0029]
According to a tenth aspect of the present invention, in the method of the eighth aspect, the second heat treatment is performed in an oxidizing gas atmosphere. As described above, since the second heat treatment is performed in an atmosphere of an oxidizing gas, it is effective for forming an oxide film or the like.
[0030]
BEST MODE FOR CARRYING OUT THE INVENTION
A first embodiment of the present invention will be described with reference to FIGS. FIG. 1 is a process sectional view illustrating a method for manufacturing a semiconductor device according to the first embodiment of the present invention.
[0031]
In FIG. 1,
[0032]
Hereinafter, a method for manufacturing the semiconductor device of the present embodiment will be described with reference to FIG.
[0033]
As shown in FIG. 1, when a MOS transistor having a gate electrode made of a polysilicon film is formed on a
[0034]
In this case, in FIG. 1A, after forming an
[0035]
(C-1) is O which has strong oxidizing power. 2 Ashing is performed to remove the resist, and at the same time, the exposed gate polysilicon surface and the silicon surface where no resist is present are exposed to
[0036]
(C-2) shows a state in which the resist 5 is gone. The
[0037]
(D) is a state where the high melting point metal film 6 is deposited. As the refractory metal film 6, a Co, Ti, Ni film or the like is used. (E) is a heat treatment using RTA or the like for silicide formation, and silicidation is performed at a place where the
[0038]
FIG. 2 shows the first embodiment of the present invention in which O 2 FIG. 2 is a sectional view of a configuration of an ashing device for generating ashing. O with strong oxidizing power 2 In order to perform ashing, the plasma density in the
[0039]
FIG. 3 is a graph showing ashing time dependence and ashing power dependence of the
[0040]
A second embodiment of the present invention will be described with reference to FIG. FIG. 4 is a process sectional view illustrating a method for manufacturing a semiconductor device according to the second embodiment of the present invention.
[0041]
In FIG. 4,
[0042]
Hereinafter, a method for manufacturing the semiconductor device of the present embodiment will be described with reference to FIG.
[0043]
As shown in FIG. 4, when a MOS transistor having a gate electrode made of a polysilicon film is formed on a
[0044]
In this case, in FIG. 4A, after forming an
[0045]
(C) shows a state in which oxygen ions or nitrogen ions are implanted through the patterned resist, and oxygen ions or nitrogen ions are introduced into the gate polysilicon surface and the silicon surface in a region where the resist 5 does not exist. The implantation dose of oxygen ions or nitrogen ions is 1E16 cm -2 That is all. (D): removing the resist 5 and performing a heat treatment (second heat treatment) to combine the implanted oxygen ions or nitrogen ions with the silicon atoms in the ion-implanted region, thereby forming an oxide film, a nitride film, or an oxynitride film. To form The insulating film as the oxide film or the nitride film on the left was used as the non-silicide forming insulating film 9. Note that the heat treatment is preferably performed in an inert gas atmosphere or an oxidizing gas atmosphere.
[0046]
(E) is a state where the high melting point metal film 6 is deposited. As the refractory metal film 6, a Co, Ti, Ni film or the like is used. (F), a heat treatment using RTA or the like (first heat treatment) is performed for silicide formation, silicidation is performed at a place where the
[0047]
A third embodiment of the present invention will be described.
[0048]
In the first embodiment, the oxidizing power of O 2 A non-silicide forming
[0049]
It is to add a step of implanting silicon ions to amorphousize the exposed gate polysilicon surface or silicon surface after resist patterning and before ashing in the first embodiment. In the second embodiment, a step of injecting silicon ions before or after oxygen or nitrogen ion implantation to make the exposed gate polysilicon surface or silicon surface amorphous is added.
[0050]
The above-described amorphization by silicon ion implantation in the third embodiment is performed by O 2 This is because the reaction with the plasma is promoted. That is, a thicker oxide film is formed. Amorphous formation by implanting silicon ions before or after implanting oxygen and nitrogen ions is also effective in increasing the oxide film thickness.
[0051]
【The invention's effect】
According to the method of manufacturing a semiconductor device according to
[0052]
According to the second aspect, in the method of manufacturing a semiconductor device according to the first aspect, in the third step, the thickness of the oxide film for preventing silicide formation is larger than the thickness of the oxide film in the region where the resist film was present. Even if an oxide film is formed in the region where the resist film exists by performing the above, the oxide film thickness in the region where the resist film does not exist is larger than the oxide film thickness, so that the silicide region and the non-silicide region are formed. Can be formed.
[0053]
According to the third aspect, the method of manufacturing a semiconductor device according to the first aspect includes, after the second step, a step of implanting silicon ions to amorphize the exposed surface of the polysilicon film and the surface of the silicon substrate. 2 Reaction with plasma is promoted, and a thicker oxide film is formed.
[0054]
According to a fourth aspect of the present invention, in the method of manufacturing a semiconductor device according to the first aspect, in the third step, O 2 Plasma density is 1E11 / cm 3 Above and O 2 O under the condition that ion energy is 100 eV or more 2 Oxidizing O 2 Ashing can be performed.
[0055]
According to the method of manufacturing a semiconductor device according to the fifth aspect of the present invention, a step of applying a resist film for forming a non-silicide region on a silicon substrate and patterning the resist, and oxygen ions or nitrogen ions using the resist film as a mask Implanting oxygen ions or nitrogen ions into the polysilicon film surface and the silicon substrate surface in a region where no resist film is present, removing the resist film, and depositing a high-melting metal film on the silicon substrate. A step of performing a first heat treatment to silicide the surface of the polysilicon film and the surface of the silicon substrate in a region other than the ion implantation region to form a refractory metal silicide layer, and removing the refractory metal film on the ion implantation region Is performed, so that the non-silicide forming insulating film is patterned by wet etching as in the conventional example. It becomes unnecessary to ring formation. That is, the non-silicide-forming insulating film can be formed without wet etching by injecting oxygen or nitrogen instead of etching the non-silicide-forming insulating film by wet etching. For this reason, it is possible to prevent the separation insulating film from receding due to overetching when the non-silicide forming insulating film is wet-etched, and the sidewall of the transistor from receding. As a result, it is possible to solve the problem of an increase in junction leak current caused by recession due to wet etching.
[0056]
According to a sixth aspect of the present invention, the method of manufacturing a semiconductor device according to the fifth aspect includes, before or after the third step, a step of implanting silicon ions to make the exposed polysilicon film surface and the silicon substrate surface amorphous. The reaction with the oxygen ions or nitrogen ions to be performed is promoted, which is effective in increasing the thickness of the non-silicide forming insulating film.
[0057]
According to a seventh aspect, in the method of manufacturing a semiconductor device according to the fifth or sixth aspect, in the third step, the implantation dose of oxygen ions or nitrogen ions is 1E16 cm. -2 As described above, oxygen ions or nitrogen ions are introduced into the surface of the polysilicon film and the surface of the silicon substrate, whereby the non-silicide-forming insulating film can be formed.
[0058]
In the eighth aspect, in the method of manufacturing a semiconductor device according to the fifth, sixth or seventh aspect, after the fourth step, a second heat treatment is performed on the silicon substrate to couple the implanted ions with silicon in the ion implantation region. Accordingly, an oxide film, a nitride film, or an oxynitride film can be formed as the non-silicide-forming insulating film.
[0059]
In the ninth aspect, the second heat treatment is performed in an atmosphere of an inert gas, which is effective for forming an oxide film, a nitride film, or an oxynitride film.
[0060]
In the tenth aspect, the second heat treatment is performed in an atmosphere of an oxidizing gas, which is effective for forming an oxide film or the like.
[Brief description of the drawings]
FIG. 1 is a process sectional view illustrating a method for manufacturing a semiconductor device according to a first embodiment of the present invention.
FIG. 2 is a configuration sectional view of an ashing chamber according to the first embodiment of the present invention.
FIG. 3A is a graph showing ashing time dependency of an ashing oxide film according to the first embodiment of the present invention, and FIG. 3B is a graph showing ashing power dependency.
FIG. 4 is a process cross-sectional view for describing a method for manufacturing a semiconductor device according to a second embodiment of the present invention.
FIG. 5 is a process cross-sectional view illustrating a method for manufacturing a semiconductor device in a conventional example.
[Explanation of symbols]
1 Silicon substrate
2 Isolation insulating film
3 Ion-implanted diffusion layer
4 Non-silicide forming insulating film (CVD insulating film)
5 Resist for non-silicide region formation
6. High melting point metal film
7 Silicide film
8 Oxide film for non-silicide region formation
9 Non-silicide formation insulating film
Claims (10)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003026560A JP3805751B2 (en) | 2003-02-04 | 2003-02-04 | Manufacturing method of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003026560A JP3805751B2 (en) | 2003-02-04 | 2003-02-04 | Manufacturing method of semiconductor device |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006002306A Division JP2006173641A (en) | 2006-01-10 | 2006-01-10 | Manufacturing method of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004241444A true JP2004241444A (en) | 2004-08-26 |
| JP3805751B2 JP3805751B2 (en) | 2006-08-09 |
Family
ID=32954523
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003026560A Expired - Fee Related JP3805751B2 (en) | 2003-02-04 | 2003-02-04 | Manufacturing method of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3805751B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007165480A (en) * | 2005-12-12 | 2007-06-28 | Matsushita Electric Ind Co Ltd | Semiconductor device and manufacturing method thereof |
| US8436424B2 (en) | 2007-08-09 | 2013-05-07 | Sony Corporation | Semiconductor device and method of manufacturing the same |
-
2003
- 2003-02-04 JP JP2003026560A patent/JP3805751B2/en not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007165480A (en) * | 2005-12-12 | 2007-06-28 | Matsushita Electric Ind Co Ltd | Semiconductor device and manufacturing method thereof |
| US8436424B2 (en) | 2007-08-09 | 2013-05-07 | Sony Corporation | Semiconductor device and method of manufacturing the same |
| US8557655B2 (en) | 2007-08-09 | 2013-10-15 | Sony Corporation | Semiconductor device and method of manufacturing the same |
| TWI447898B (en) * | 2007-08-09 | 2014-08-01 | 新力股份有限公司 | Semiconductor device and method of manufacturing same |
| KR101521948B1 (en) * | 2007-08-09 | 2015-05-20 | 소니 주식회사 | Semiconductor device and manufacturing method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3805751B2 (en) | 2006-08-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6429124B1 (en) | Local interconnect structures for integrated circuits and methods for making the same | |
| JP2003243410A (en) | Semiconductor device manufacturing method and semiconductor device | |
| US6794252B2 (en) | Method and system for forming dual work function gate electrodes in a semiconductor device | |
| JP2874626B2 (en) | Method for manufacturing semiconductor device | |
| JP4108444B2 (en) | Manufacturing method of semiconductor device | |
| JP2004096041A (en) | Semiconductor device and method of manufacturing the same | |
| JP2004288798A (en) | Semiconductor device and manufacturing method thereof | |
| US7241674B2 (en) | Method of forming silicided gate structure | |
| US7371646B2 (en) | Manufacture of insulated gate type field effect transistor | |
| KR101429211B1 (en) | Transistor having metal silicide and method of manufacturing the same, method of manufacturing a semiconductor device using the same | |
| JPH09260656A (en) | Method for manufacturing semiconductor device | |
| JP3805751B2 (en) | Manufacturing method of semiconductor device | |
| JPH1140679A (en) | Semiconductor device and manufacture | |
| JP3362722B2 (en) | Method for manufacturing semiconductor device | |
| JP2006173641A (en) | Manufacturing method of semiconductor device | |
| KR100546390B1 (en) | Manufacturing method of MOS transistor using dual silicided process | |
| KR100552859B1 (en) | Manufacturing Method of Semiconductor Device | |
| KR101004808B1 (en) | Silicide Formation Method of Semiconductor Device | |
| JPH10125915A (en) | Semiconductor device and its manufacture | |
| JPH1050636A (en) | Method for manufacturing semiconductor device | |
| KR100455444B1 (en) | Method of manufacturing a semiconductor device | |
| JP2007528123A (en) | Advanced technology for forming transistors with raised drain and source regions of different heights | |
| KR100576420B1 (en) | Method for manufacturing semiconductor device | |
| KR20050064010A (en) | Method for fabricating semiconductor device | |
| JPH11289092A (en) | Semiconductor device and manufacturing method thereof |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050127 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051108 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060110 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20060404 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060502 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060510 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100519 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110519 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |