JP2004120564A

JP2004120564A - 演算増幅器

Info

Publication number: JP2004120564A
Application number: JP2002283367A
Authority: JP
Inventors: Toshiki Kishioka; 岸岡　俊樹
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2002-09-27
Filing date: 2002-09-27
Publication date: 2004-04-15

Abstract

【課題】この発明は、外部より位相補償抵抗を調整可能にし、発振防止と高速化の両立を図る演算増幅器の回路構成を実現することを目的
【解決手段】この発明は、位相補償用容量Ｃ１とこの容量による極をキャンセルするための抵抗手段とを有する演算増幅器において、前記抵抗手段として、トランジスタサイズを調整したスイッチＳＥＬ０〜ＳＥＬ２を複数用い、そのスイッチのオンオフを演算増幅器の外部から制御し、オン抵抗値を演算増幅器の外部から調整するよう。
【選択図】　図３

Description

【０００１】
【発明の属する技術分野】
この発明は、高速動作を要求される演算増幅器に関する。
【０００２】
【従来の技術】
近年、集積回路の微細化、高速化に伴い、演算増幅器にも同様の機能向上が求められてきている。
【０００３】
特に、アナログ信号の高速化は、ＣＤ−Ｒ／ＲＷドライブ装置、ＤＶＤドライブ装置の高倍速化等によってますます重要な技術になってきている。
【０００４】
本来、演算増幅器は負帰還信号が同位相で増幅されて入力に帰還された場合に発振をするが、その発振を防止するために、ミラー効果を利用した位相補償容量が内部に組み込まれているのが一般的である（例えば、特許文献１参照。）。
【０００５】
ところがその位相補償をするための容量が大きい場合、高速化の妨げとなる。そのため、発振しない範囲でのできるだけ小さな位相補償容量と、その容量によって発生する極をキャンセルするために、位相補償容量と直列に抵抗が接続されているのが一般的である。
【０００６】
図１に、位相補償容量と、この容量によって発生する極をキャンセルする抵抗とを直列に接続した一般的なＮチャネル（Ｎ−ｃｈ）入力の演算増幅器を示す。図１において、ＮＭＯＳトランジスタＭ３のソースとＮＭＯＳトランジスタＭ４のソースとが接続される。ＮＭＯＳトランジスタＭ３のソースとＮＭＯＳトランジスタＭ４のソースとの接続点がＮＭＯＳトランジスタＭ５のドレインに接続される。ＮＭＯＳトランジスタＭ５のソースが接地ラインＧＮＤに接続される。ＮＭＯＳトランジスタＭ３のゲートが入力端子ＶＩＮ−に接続される。ＮＭＯＳトランジスタＭ４のゲートが入力端子ＶＩＮ＋に接続される。
【０００７】
また、ＮＭＯＳトランジスタＭ３のドレインがＰＭＯＳトランジスタＭ１のドレイン及びゲートに接続される。これと共に、ＮＭＯＳトランジスタＭ３のドレインがＰＭＯＳトランジスタＭ２のゲートに接続される。ＮＭＯＳトランジスタＭ４のドレインとＰＭＯＳトランジスタＭ２のドレインが接続される。そして、ＰＭＯＳトランジスタＭ１及びＭ２のソースが電源ラインＶＣＣに接続される。
【０００８】
ＮＭＯＳトランジスタＭ５のゲートには所定のバイアス電位が付与される。ＰＭＯＳトランジスタＭ２のドレインとＮＭＯＳトランジスタＭ４のドレインとの接続点がＰＭＯＳトランジスタＭ６のゲートに接続される。ＰＭＯＳトランジスタＭ６のソースが電源ラインＶＣＣに接続される。
【０００９】
ＰＭＯＳトランジスタＭ６のドレインとＮＭＯＳトランジスタＭ７のドレインが接続される。ＮＭＯＳトランジスタＭ７のソースが接地ラインＧＮＤに接続される。これと共に、ＮＭＯＳトランジスタＭ７のゲートには所定のバイアス電位が付与される。
【００１０】
ＰＭＯＳトランジスタＭ６のドレインとＮＭＯＳトランジスタＭ７のドレインとの接続点がＮＭＯＳトランジスタＭ８のゲートに接続される。ＮＭＯＳトランジスタＭ８のドレインが電源ラインＶＣＣに接続される。
【００１１】
ＮＭＯＳトランジスタＭ８のソースとＮＭＯＳトランジスタＭ９のドレインが接続される。ＮＭＯＳトランジスタＭ９のソースが接地ラインＧＮＤに接続される。これと共に、ＮＭＯＳトランジスタＭ９のゲートには所定のバイアス電位が付与される。ＮＭＯＳトランジスタＭ８とＮＭＯＳトランジスタＭ９の接続点が出力端子となる。
【００１２】
一方、ＰＭＯＳトランジスタＭ２のドレインとＮＭＯＳトランジスタＭ４のドレインとの接続点と、ＰＭＯＳトランジスタＭ６のドレインとＮＭＯＳトランジスタＭ７のドレインとの接続点との間に位相補償容量Ｃ１と抵抗Ｒ１が直列に接続される。
【００１３】
図１に示す構成において、ＮＭＯＳトランジスタＭ３とＮＭＯＳトランジスタＭ４とから差動回路が構成される。
【００１４】
ＮＭＯＳトランジスタＭ３のドレインと、ＮＭＯＳトランジスタＭ４のドレインに、ＰＭＯＳトランジスタＭ１、Ｍ２のドレインがそれぞれ接続され、負荷回路として動作する。
【００１５】
ＮＭＯＳトランジスタＭ３のゲート及びＮＭＯＳトランジスタＭ４のゲートからは、入力端子ＶＩＮ−及びＶＩＮ＋が導出されており、ＮＭＯＳトランジスタＭ３とＮＭＯＳトランジスタＭ４とからなる差動回路に対する入力は、入力端子ＶＩＮ−及びＶＩＮ＋から与えられる。
【００１６】
上記した容量Ｃ１は位相補償容量として働き、また、抵抗Ｒ１はこの位相補償容量Ｃ１によって発生する極キャンセルするとともに、極とゼロ点を極力一致させるために組み込まれている。
【００１７】
また、この位相補償容量Ｃ１はＮＭＯＳトランジスタＭ２、Ｍ４のドレイン電流の差によって充放電され、実質この充放電速度によって、この演算増幅器のスルーレートが決まっており、この容量Ｃ１が小さければ小さいほどスルーレートは高くなり、演算増幅器の高速化が計れる。逆に、カットオフ周波数を小さくし、発振を防止するためにこの容量値を大きくとりすぎると、高速化の妨げになる。
【００１８】
しかし、一般的な演算増幅器では、発振防止のため、この位相余裕が製造プロセスの変動なども考慮し余裕のあるものになっている場合が多い。
【００１９】
【特許文献１】
特開２０００−９１８５７号公報（第２頁、図３等）
【発明が解決しようとする課題】
上記したように、演算増幅器は負帰還信号が同位相で増幅されて入力に帰還された場合に発振をするが、その発振を防止するために、ミラー効果を利用した位相補償容量が内部に組み込まれている。
【００２０】
ところが、その位相補償をするための容量が大きい場合、高速化の妨げとなる。
そのため、発振しない範囲でのできるだけ小さな位相補償容量と、その容量によって発生する極をキャンセルするために、位相補償容量と直列に抵抗が接続されている。
【００２１】
従来、上記した位相補償容量と抵抗のそれぞれの容量値と抵抗値は設計時のシミュレーションにより決定している。しかしながら、それぞれの値にばらつきが有り、最適化することは極めて困難であるという問題があった。
【００２２】
この発明は、上記した従来の問題点に鑑みなされたものにして、演算増幅器のレイアウト面積を増やすことなく、外部より位相補償抵抗を調整可能にし、発振防止と高速化の両立を図る演算増幅器の回路構成を実現することを目的としている。
【００２３】
【課題を解決するための手段】
この発明は、位相補償用容量とこの容量による極をキャンセルするための抵抗手段とを有する演算増幅器において、前記抵抗手段は抵抗値が演算増幅器の外部より変更可能に構成されていることを特徴とする。
【００２４】
上記のように構成すれば、演算増幅器ができあがった後に、発振をしにくい抵抗値を選択することにより、発振に対してマージンのある回路構成を形成することができる。
【００２５】
また、前記抵抗手段として、トランジスタサイズを調整したスイッチを複数用い、そのスイッチのオンオフを演算増幅器の外部から制御し、オン抵抗値を演算増幅器の外部から調整するように構成することができる。
【００２６】
上記のように、抵抗手段の抵抗値をスイッチのＯＮ抵抗を用いることにより、演算増幅器のレイアウト面積を増やすことなく、外部より位相補償抵抗を調整可能にし、発振防止と高速化の両立を図る演算増幅器の回路構成を実現することができる。
【００２７】
さらに、容量値の異なる位相補償用容量を複数個備え、位相補償容量値を演算器外部から調整できるように構成してもよい。
【００２８】
上記のように、位相容量値も切り替え可能にすることによって、発振防止とさらなる高速化の両立を図る演算増幅器の回路構成を実現することができる。
【００２９】
【発明の実施の形態】
以下、この発明の実施形態につき図面を参照して説明する。尚、従来例と同一部分には同一符号を付し、説明の重複を避けるためにここではその説明を割愛する。
【００３０】
図２は、この発明の第１の実施形態を示す回路図である。図１に示す演算増幅器と同様に、発振しない範囲でのできるだけ小さな位相補償容量Ｃ１と、その容量によって発生する極をキャンセルするとともに極とゼロ点を極力一致させるために、位相補償容量と直列に抵抗が接続されている。この抵抗は位相補償容量による極をキャンセルし、ゲインが一次的に落ちるようにして発振しにくくなるように用いられるが、実際、製造プロセスでの変動やシミュレーション精度上、この抵抗値を精度よく、一義的に決めることは難しい。位相補償容量Ｃ１は高速化のためのスルーレート向上のため、極力小さくする。すなわち、発振の危険性も大きくなっている。
【００３１】
そこで、この発明においては、発振防止と高速化の観点から位相補償容量Ｃ１と直列につなぐ抵抗の抵抗値を可変に構成する。このため、この第１の実施形態においては、位相補償容量Ｃ１とＰＭＯＳトランジスタＭ６とＮＭＯＳトランジスタＭ７の接続点の間に３つの抵抗Ｒ１１、Ｒ１２、Ｒ１３を並べて直列に接続し、それを選択スイッチＳ１、Ｓ２により外部から選択できるように構成する。例えば、抵抗Ｒ１１の抵抗値２／３ｋΩ、抵抗Ｒ１２の抵抗値を１／３ｋΩ、抵抗Ｒ１３の抵抗値を１ｋΩとすると、外部よりスイッチＳ１をオンさせ、スイッチＳ２をオフさせた場合には、抵抗値が２／３ｋΩ、スイッチＳ１をオフさせ、スイッチＳ２をオンさせた場合には、抵抗値が１ｋΩ、スイッチＳ１、スイッチＳ２ともオフさせた場合には、抵抗値が２ｋΩと、外部からの設定により３種類の抵抗値設定ができるようになる。
【００３２】
上記したように、位相補償容量と直列に接続される抵抗の抵抗値を精度よく、一義的に決めることは難しい。図２に示す回路構成であれば、この演算増幅器ができあがった後に、スイッチのオンオフを制御して最も発振をしにくい抵抗値を選択することにより、発振に対してマージンのある回路構成を形成することができる。
【００３３】
上記した図２に示す第１の実施形態では抵抗を並べて、それをスイッチで選択して抵抗値を変化できるようにする構成しているが、この実施形態では抵抗部分、及びそれを選択するスイッチが必要なため、従来の図１の構造に比べ、レイアウト面積が増大するという難点がある。この発明の第２の実施形態においては、この難点を解決し、演算増幅器のレイアウトの増加をなくすように構成したものであるを考慮したものである。
【００３４】
図３に示すように、この第２の実施形態は、トランジスタサイズを調整した３つのスイッチＳＥＬ０、１、２を並列に並べて容量Ｃ１と接続したものである。このスイッチＳＥＬ０、１、２のオン（ＯＮ）抵抗を利用して、図１での抵抗Ｒ１の代わりに用いるものである。
【００３５】
スイッチＳＥＬ０、１、２のオン／オフ（ＯＮ／ＯＦＦ）切り替え信号は演算増幅器の外部に出ており、外部から任意に設定できる。
【００３６】
例えば、スイッチＳＥＬ０、１、２のＯＮ抵抗値を全て２ｋΩのものを使用したとすれば、外部からの設定により２／３ｋΩ、１ｋΩ、２ｋΩの３種類の抵抗値設定ができるようになる。
【００３７】
図３に示す回路構成であれば、この演算増幅器ができあがった後に、最も発振をしにくい抵抗値を選択することにより、発振に対してマージンのある回路構成を形成することができる。
【００３８】
また、このスイッチはそれぞれＯＮ抵抗値を変えたものを用意しても、また数を増やすことも可能である。
【００３９】
例えば、ＳＥＬ０に１ｋΩ、ＳＥＬ１に２ｋΩ、ＳＥＬ２に３ｋΩのＯＮ抵抗を持つスイッチを同様に３個並列に並べると、最小は６／１１ｋΩから最大３ｋΩまで８段階の抵抗値の調整ができるようになり、より調整がきめ細かくできるようになる。
【００４０】
次に、この演算増幅器でのレイアウト面積を考える。上記図３に示す第２の実施形態では、ＳＥＬ０、１、２にトランジスタのＯＮ抵抗を用いている。これに対して、図２に示す実施形態のように、抵抗を並べて、それを選択できるようにする構成すると、抵抗部分及びそれを選択するスイッチが必要なため、従来の図１の構造に比べ、レイアウト面積が増大してしまう。
【００４１】
そこで、この第２の実施形態では、選択スイッチと抵抗部分を兼ねるようトランジスタのＯＮ抵抗を利用する。例えば、図１の抵抗Ｒ１の抵抗値を２ｋΩとする。この抵抗をシート抵抗３０Ωのポリシリコンで幅１．４μｍで形成した場合、約１３０μｍ^２の面積が必要になる。
【００４２】
一方、ＯＮ抵抗２ｋΩのトランジスタサイズは、例えばＰＭＯＳであれば、Ｌ／Ｗ＝０．６／６、ＮＭＯＳであれば、Ｌ／Ｗ＝０．６／３程度で実現でき、上記１３０μｍ^２にこのトランジスタサイズのスイッチ３個を形成することは充分可能である。すなわち、図３におけるこの発明の第２の実施形態によるレイアウト面積の増加はない。
【００４３】
図４にこの発明の第３の実施形態の演算増幅器を示す。図４に示す実施形態は、２つの位相補償容量Ｃ１、Ｃ２をスイッチＳＥＬ１０、ＳＥＬ１４によって選択可能にし、さらに極のキャンセル抵抗をスイッチＳＥＬ１１、ＳＥＬ１２、ＳＥＬ１３のＯＮ抵抗で選択可能にした例である。
【００４４】
高速化のためには位相補償容量は小さい方がよいが、その分、カットオフ周波数が大きくなり、また極の発生等により発振の危険性も大きくなる。これらを両立させるために、位相補償容量は極力小さく、極とゼロ点は極力一致することが求められる。
【００４５】
図４においては、例えば容量Ｃ２は容量Ｃ１より小さい容量値のものを用意しておき、ＳＥＬ１１、１２、１３の調整で極のキャンセルを図り、発振しなければ容量Ｃ２のルートを使うようにすれば、容量Ｃ１のルートよりは高速な演算増幅器になる。万一発振すれば容量Ｃ１のルートを使用するようにすればよい。
【００４６】
図４の例では、位相補償容量はＣ１、Ｃ２の２つ、極、ゼロ点キャンセル抵抗は各々２つの例を示したが、この数を増やしたり、抵抗値を変えることにより、調整できる範囲は広がる。
【００４７】
この第３の実施形態におけるこの回路構成は図１の回路より、レイアウト面積は大きくなるというデメリットは存在する。
【００４８】
なお、上述の例では、演算増幅器をＭＯＳで構成しているが、勿論、バイポーラトランジスタで構成することも可能である。
【００４９】
【発明の効果】
以上説明したように、この発明によれば、演算増幅器ができあがった後に、発振をしにくい抵抗値を選択することにより、発振に対してマージンのある回路構成を形成することができる。
【００５０】
また、極キャンセル用の抵抗手段として、トランジスタサイズを調整したスイッチを複数用い、そのスイッチのオンオフを演算増幅器の外部から制御回路構成を変更することによるレイアウト面積をほとんど増やすことなく、位相補償容量による極の発生を精度よくキャンセルできるため、高速化による発振の危険性を低減することができる。
【００５１】
さらに、位相補償容量も調整できるように構成することで、より高精度な高速化の調整が可能になる。また通常演算増幅器を用いた回路を設計する際、シミュレーションで発振しないことの確認を行うが、製造プロセス変動や寄生容量の影響などにより、万一発振してしまった場合のスケープゴートにもなりえる。
【図面の簡単な説明】
【図１】位相補償容量と、この容量によって発生する極をキャンセルする抵抗とを直列に接続した一般的なＮチャネル（Ｎ−ｃｈ）入力の演算増幅器を示す回路図である。
【図２】この発明の第１の実施形態にかかる演算増幅器を示す回路図である。
【図３】この発明の第２の実施形態にかかる演算増幅器を示す回路図である。
【図４】この発明の第３の実施形態にかかる演算増幅器を示す回路図である。
【符号の説明】
Ｃ１、Ｃ２　位相補償容量
Ｒ１　極キャンセル用抵抗
Ｒ１１、Ｒ１２、Ｒ１３　抵抗
ＳＥＬ０〜ＳＥＬ２、ＳＥＬ１０〜ＳＥＬ１３　スイッチ

Claims

位相補償用容量とこの容量による極をキャンセルするための抵抗手段とを有する演算増幅器において、前記抵抗手段は抵抗値が演算増幅器の外部より変更可能に構成されていることを特徴とする演算増幅器。
前記抵抗手段として、トランジスタサイズを調整したスイッチを複数用い、そのスイッチのオンオフを演算増幅器の外部から制御し、オン抵抗値を演算増幅器の外部から調整することを特徴とする請求項１に記載の演算増幅器。
容量値の異なる位相補償用容量を複数個備え、位相補償容量値を演算器外部から調整できるように構成したことを特徴とする請求項２に記載の演算増幅器。