JP2004118298A

JP2004118298A - Data processing control device

Info

Publication number: JP2004118298A
Application number: JP2002277276A
Authority: JP
Inventors: Hiroshi Miura; 三浦　弘
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2002-09-24
Filing date: 2002-09-24
Publication date: 2004-04-15

Abstract

<P>PROBLEM TO BE SOLVED: To provide a data processing control device for allowing an optional service executing means to preferentially execute a service by avoiding the problem that a specific service executing means preferentially executes the service. <P>SOLUTION: An arbitration circuit 1 allows a DMA channel required for DMA transfer and having a highest precedence order to execute the DMA transfer among DMA channels 2-1, 2-2, 2-3 and 2-4, and updates the precedence order of the respective DMA channels so that the precedence order of the DMA channel becomes lowest when receiving the notice of the effect of continuously executing the DMA transfer by the permitted cycle number from the DMA channels. The respective DMA channels 2-1, 2-2, 2-3 and 2-4 have registers for writing data for indicating whether or not to permit by which cycle the DMA transfer is continuously executed to these channels, and notify the arbitration circuit 1 of the effect of continuously executing the DMA transfer by the permitted cycle number every time when continuously executing the DMA transfer by the cycle number according to the data written in the register. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は、それぞれＤＭＡ転送等の所定のサービスを実行する複数のサービス実行手段に択一的にサービスを実行させるデータ処理制御装置に関するものである。
【０００２】
【従来の技術】
ＤＭＡコントローラを例に挙げて従来のデータ処理制御装置について説明する。ＤＭＡコントローラは、周辺装置からデータ転送の要求を受けると、システムバスの使用権を要求し、システムバスの使用権が認可されると、予め設定された転送元から転送先へのデータ転送を開始するようになっている。そして、ＤＭＡコントローラの制御によるデータ転送（以下、「ＤＭＡ転送」と称する）では、ＣＰＵの制御によるデータ転送とは違って、命令のリード及び解読が必要ないので、データの転送速度を高速にすることが可能となる。
【０００３】
さて、複数のチャンネルを備えたＤＭＡコントローラでは、ＤＭＡ転送が要求されているチャンネルの中で優先順位が最も高いチャンネルにサービス（ＤＭＡ転送）を実行させるようになっている。そして、ある特定のチャンネルが独占してサービスを実行するという問題を回避するために、１つのチャンネルが許可された量だけ連続してサービスを実行する毎に、そのチャンネルの優先順位が最も低くなるように各チャンネルの優先順位を更新するものがある。
【０００４】
例えば、ＣＨ１、ＣＨ２、ＣＨ３、及び、ＣＨ４の４つのチャンネルがあり、チャンネルＣＨ１、ＣＨ２、ＣＨ３、ＣＨ４が許可された量だけ連続してサービスを実行したとすると、それぞれ図１１の（ａ）、（ｂ）、（ｃ）、（ｄ）に示すように、各チャンネルの優先順位が更新される。
【０００５】
【特許文献１】
特開平６−８３６４２号公報
【０００６】
【発明が解決しようとする課題】
しかしながら、従来は、１つのチャンネルが連続して実行することが許可されているサービス量が各チャンネルに共通な値に固定されていたので、上述したようにして各チャンネルの優先順位を更新すると、サービスの実行が要求されている各チャンネルに常に均等にサービスを実行させることになる。このため、以下に述べるような問題があった。
【０００７】
例えば、全てのチャンネルに対してデータ転送が要求されており、そのうちの１つのチャンネルＣＨ１に要求されたデータ転送については遅延が許容されず、他のチャンネルに要求されたデータ転送についてはある程度の遅延が許される場合、チャンネルＣＨ１に優先的にデータ転送を実行させたいが、それを行うことはできないので、チャンネルＣＨ１に要求されたデータ転送を定められた時間内に完了させることができない事態が発生する可能性があった。
【０００８】
そこで、本発明は、特定のサービス実行手段が独占してサービスを実行するという問題を回避した上で、任意のサービス実行手段に優先的にサービスを実行させることができるようにしたデータ処理制御装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記の目的を達成するため、本発明では、
それぞれ所定のサービスを実行する複数のサービス実行手段に択一的にサービスを実行させるデータ処理制御装置において、
サービスの実行が要求されているサービス実行手段の中で優先順位が最も高いものがサービスを実行するように制御する制御手段と、
１つのサービス実行手段が許可された量だけ連続してサービスを実行する毎に、そのサービス実行手段の優先順位が最も低くなるように各サービス実行手段の優先順位を更新する優先順位更新手段と、
１つのチャンネルにどれだけ連続してサービスを実行することを許可するかを示すデータを各サービス実行手段毎に書き込むための記憶手段と、
を備えている。
【００１０】
この構成により、サービスの実行が要求されているサービス実行手段の中で優先順位が最も高いものがサービスの実行を開始することができるが、１つのサービス実行手段が許可された量だけ連続してサービスを実行する毎に、そのサービス実行手段の優先順位が最も低くなるので、特定のサービス実行手段が独占してサービスを実行するという問題は回避される。また、１つのサービス実行手段にどれだけ連続してサービスを実行することを許可するかを各サービス実行手段毎に自由に設定することができるようになるので、任意のサービス実行手段に優先的にサービスを実行させることができるようになる。
【００１１】
【発明の実施の形態】
以下に、本発明の実施形態を図面を参照しながら説明する。本発明を適用したＤＭＡコントローラについて説明する。そのブロック図を図１に示す。１は調停回路、２−１、２−２、２−３、２−４はそれぞれＤＭＡチャンネルである。調停回路１は、ＤＭＡ起動制御部１０１、チャンネル決定シーケンサ１０２、リクエストレジスタ１０３、エンドレジスタ１０４、起動チャンネルレジスタ１０５を備えている。
【００１２】
各ＤＭＡチャンネル２−１、２−２、２−３、２−４は、その回路構成を図２に示すように、ＤＭＡ実行シーケンサ２０１、レジスタコントローラ２０２、ＣＴＬレジスタ２０３、ＳＲＣレジスタ２０４、ＤＳＴレジスタ２０５、ＣＹＣレジスタ２０６、ＴＲＮレジスタ２０７、ＳＥＴレジスタ２０８、ＳＲＣカウンタ２０９、ＤＳＴカウンタ２１０、ＴＭＰ＿ＣＹＣレジスタ２１１、ＣＹＣカウンタ２１２、ＴＲＮカウンタ２１３、ＣＵＲ＿ＳＥＴレジスタ２１４、ＲＬＤ＿ＳＲＣレジスタ２１５、ＲＬＤ＿ＤＳＴレジスタ２１６、ＲＬＤ＿ＣＹＣレジスタ２１７、ＲＬＤ＿ＴＲＮレジスタ２１８、ＲＬＤ＿ＳＥＴレジスタ２１９、マルチプレクサ２２０、２２１、２２２、２２３、及び、２２４、並びに、ＡＣＣカウンタ２２５を備えている。
【００１３】
調停回路１では、ＤＭＡ起動制御部１０１が、システムバス３００の使用権の調停を行うとともに、ＤＭＡチャンネル２−１、２−２、２−３、及び、２−４が択一的にＤＭＡ転送を行うように制御する。チャンネル決定シーケンサ１０２は、リクエストレジスタ１０３及びエンドレジスタ１０４の値に基づいてＤＭＡ転送を実行させるべきＤＭＡチャンネルを決定する。リクエストレジスタ１０３は、どのＤＭＡチャンネルに対してＤＭＡ転送が要求されているかを記憶するためのレジスタである。エンドレジスタ１０４は、各ＤＭＡチャンネルの動作状況を示すデータが書き込まれるレジスタである。起動チャンネルレジスタ１０５はチャンネル決定シーケンサ１０２で決定されたＤＭＡチャンネルを示すデータが書き込まれるレジスタである。
【００１４】
ＤＭＡ起動制御部１０１の動作を図３に示すフローチャートを用いて詳細に説明する。まず、起動チャンネルレジスタ１０５のＤＭＡ＿ＣＨビットの値が０でないか否かを判定する（＃１０１）。ＤＭＡ＿ＣＨビットの値が０でなければ（＃１０１のＹ）、出力信号ＢＵＳ＿ＲＥＱをアサートする（システムバス３００の使用権を要求する）（＃１０２）。次に、入力信号ＢＵＳ＿ＡＣＫがアサートされている（システムバス３００の使用権が認可されている）か否かを判定する（＃１０３）。
【００１５】
入力信号ＢＵＳ＿ＡＣＫがアサートされていれば（＃１０３のＹ）、ＤＭＡチャンネル２−１、２−２、２−３、２−４への各スタート信号のうち、起動チャンネルレジスタ１０５のＤＭＡ＿ＣＨビットの値に対応するＤＭＡチャンネル２−ｋ（ｋ＝１、２、３、または、４）へのスタート信号のみがアサートした状態にする（＃１０４）。
【００１６】
＃１０４では、具体的には、ＤＭＡ＿ＣＨビットの値が１であれば、ＤＭＡチャンネル２−１へのスタート信号のみがアサートした状態にし、また、ＤＭＡ＿ＣＨビットの値が２であれば、ＤＭＡチャンネル２−２へのスタート信号のみをアサートした状態にし、また、ＤＭＡ＿ＣＨビットの値が３であれば、ＤＭＡチャンネル２−３へのスタート信号のみをアサートした状態にし、また、ＤＭＡ＿ＣＨビットの値が４であれば、ＤＭＡチャンネル２−４へのスタート信号のみをアサートした状態にする。
【００１７】
＃１０４を終えると、入力信号ＢＵＳ＿ＡＣＫがネゲートされている（システムバス３００の使用権が取り下げられている）か否かを判定する（＃１０５）。入力信号ＢＵＳ＿ＡＣＫがネゲートされていれば（＃１０５のＹ）、ＤＭＡチャンネル２−１、２−２、２−３、２−４への各スタート信号がネゲートした状態にする（＃１０６）。＃１０６を終えると、前述した＃１０３へ移行する。一方、入力信号ＢＵＳ＿ＡＣＫがネゲートされていなければ（＃１０５のＮ）、＃１０７へ移行する。
【００１８】
＃１０７では、許可されたサイクル数だけ連続してＤＭＡ転送を行った旨の通知、指定されたサイクル数だけＤＭＡ転送を行った旨の通知、または、ＤＭＡ転送が終了した旨の通知をＤＭＡチャンネル２−ｋから受けたか否かを判定する。＃１０７での判定結果が肯定であれば（＃１０７のＹ）、ＤＭＡチャンネル２−１、２−２、２−３、２−４への各スタート信号がネゲートした状態にする（＃１０８）とともに、エンドレジスタ１０４のＥＮＤｋビットを１にセットする（＃１０９）。
【００１９】
＃１０９の後は、受けた通知が許可されたサイクル数だけ連続してＤＭＡ転送を行った旨の通知であったときには（＃１１０のＹ）、後述する＃１１１へ移行し、一方、受けた通知が許可されたサイクル数だけ連続してＤＭＡ転送を行った旨の通知でなかったときには（＃１１０のＮ）、後述する＃１１３へ移行する。
【００２０】
＃１１１では、起動チャンネルレジスタ１０５のＤＭＡ＿ＣＨビットの値が０でないか否かを判定する。ＤＭＡ＿ＣＨビットの値が０でなければ（＃１１１のＹ）、前述した＃１０３へ移行し、一方、ＤＭＡ＿ＣＨビットの値が０であれば（＃１１１のＮ）、出力信号ＢＵＥ＿ＲＥＱをネゲートする（システムバス３００の使用権の要求を取り下げる）（＃１１２）。＃１１２を終えると、前述した＃１０１へ移行する。
【００２１】
＃１１３では、リクエストレジスタ１０３のＲＥＱｋビットを０にセットする。＃１１３の後は、受けた通知が指定されたサイクル数だけＤＭＡ転送を行った旨の通知であったときには（＃１１４のＹ）、前述した＃１１１へ移行する。一方、受けた通知が指定されたサイクル数だけＤＭＡ転送を行った旨の通知でなかったとき（言い換えれば、受けた通知がＤＭＡ転送が終了した旨の通知であったとき）には（＃１１４のＮ）、前述した＃１１２へ移行する。
【００２２】
以上の動作に加えて、ＤＭＡ起動制御部１０１は、ＤＭＡチャンネル２−ｘ（ｘ＝１、２、３、または、４）に対してＤＭＡ転送が要求されると（具体的な例としては、入力信号ＤＭＡ＿ＲＥＱｘがネゲートされた状態からアサートされた状態に変化すると）、リクエストレジスタ１０３のＲＥＱｘビットを１にセットする。
【００２３】
また、バスコントローラ（不図示）からＤＭＡ待機命令が発行されると（具体的には、入力信号ＤＭＡ＿ＷＡＩＴがアサートされると）、各ＤＭＡチャンネル２−１、２−２、２−３、２−４へのウエイト信号をアサートする。また、ＤＭＡ待機命令が解除されると（具体的には、入力信号ＤＭＡ＿ＷＡＩＴがネゲートされると）、上記ウエイト信号をネゲートする。
【００２４】
尚、バスコントローラは、ＤＭＡコントローラがアクセスしたアドレスに対するデータの読み出しあるいは書き込みが完了する前に次の動作に移行しないように、ＤＭＡコントローラがアクセスしたアドレスに応じて信号ＤＭＡ＿ＷＡＩＴを制御するようになっている。
【００２５】
チャンネル決定シーケンサ１０２の動作を図４に示すフローチャートを用いて詳細に説明する。まず、リクエストレジスタ１０３のＲＥＱ１ビットが１であるか否かを判定する（＃２０１）。ＲＥＱ１ビットが１であれば（＃２０１のＹ）、起動チャンネルレジスタ１０５のＤＭＡ＿ＣＨビットの値を１にセットするとともに（＃２０２）、エンドレジスタ１０４のＥＮＤ１ビット、ＥＮＤ２ビット、ＥＮＤ３ビット、及び、ＥＮＤ４ビットを０にセットし（＃２０３）、その後、ＥＮＤ１ビットが１になると（＃２０４のＹ）、後述する＃２０８へ移行する。
【００２６】
一方、ＲＥＱ１ビットが１でなければ（＃２０１のＮ）、エンドレジスタ１０４のＥＮＤ１ビットが１であるか否かを判定する（＃２０５）。ＥＮＤ１ビットが１であれば（＃２０５のＹ）、起動チャンネルレジスタ１０５のＤＭＡ＿ＣＨビットの値を０にセットする（＃２０６）とともに、ＥＮＤ１ビットを０にセットし（＃２０７）、その後、＃２０８へ移行する。一方、ＥＮＤ１ビットが１でなければ（＃２０５のＮ）、＃２０８へそのまま移行する。
【００２７】
＃２０８では、リクエストレジスタ１０３のＲＥＱ２ビットが１であるか否かを判定する。ＲＥＱ２ビットが１であれば（＃２０８のＹ）、起動チャンネルレジスタ１０５のＤＭＡ＿ＣＨビットの値を２にセットする（＃２０９）とともに、エンドレジスタ１０４のＥＮＤ１ビット、ＥＮＤ２ビット、ＥＮＤ３ビット、及び、ＥＮＤ４ビットを０にセットし（＃２１０）、その後、ＥＮＤ２ビットが１になると（＃２１１のＹ）、後述する＃２１５へ移行する。
【００２８】
一方、ＲＥＱ２ビットが１でなければ（＃２０８のＮ）、エンドレジスタ１０４のＥＮＤ２ビットが１であるか否かを判定する（＃２１２）。ＥＮＤ２ビットが１であれば（＃２１２のＹ）、起動チャンネルレジスタ１０５のＤＭＡ＿ＣＨビットの値を０にセットする（＃２１３）とともに、ＥＮＤ２ビットを０にセットし（＃２１４）、その後、＃２１５へ移行する。一方、ＥＮＤ２ビットが１でなければ（＃２１２のＮ）、＃２１５へそのまま移行する。
【００２９】
＃２１５では、リクエストレジスタ１０３のＲＥＱ３ビットが１であるか否かを判定する。ＲＥＱ３ビットが１であれば（＃２１５のＹ）、起動チャンネルレジスタ１０５のＤＭＡ＿ＣＨビットの値を３にセットする（＃２１６）とともに、エンドレジスタ１０４のＥＮＤ１ビット、ＥＮＤ２ビット、ＥＮＤ３ビット、及び、ＥＮＤ４ビットを０にセットし（＃２１７）、その後、ＥＮＤ３ビットが１になると（＃２１８のＹ）、後述する＃２２２へ移行する。
【００３０】
一方、ＲＥＱ３ビットが１でなければ（＃２１５のＮ）、エンドレジスタ１０４のＥＮＤ３ビットが１であるか否かを判定する（＃２１９）。ＥＮＤ３ビットが１であれば（＃２１９のＹ）、起動チャンネルレジスタ１０５のＤＭＡ＿ＣＨビットの値を０にセットする（＃２２０）とともに、ＥＮＤ３ビットを０にセットし（＃２２１）、その後、＃２２２へ移行する。一方、ＥＮＤ３ビットが１でなければ（＃２１９のＮ）、＃２２２へそのまま移行する。
【００３１】
＃２２２では、リクエストレジスタ１０３のＲＥＱ４ビットが１であるか否かを判定する。ＲＥＱ４ビットが１であれば（＃２２２のＹ）、起動チャンネルレジスタ１０５のＤＭＡ＿ＣＨビットの値を４にセットする（＃２２３）とともに、エンドレジスタ１０４のＥＮＤ１ビット、ＥＮＤ２ビット、ＥＮＤ３ビット、及び、ＥＮＤ４ビットを０にセットし（＃２２４）、その後、ＥＮＤ４ビットが１になると（＃２２５のＹ）、前述した＃２０１へ移行する。
【００３２】
一方、ＲＥＱ４ビットが１でなければ（＃２２２のＮ）、エンドレジスタ１０４のＥＮＤ４ビットが１であるか否かを判定する（＃２２６）。ＥＮＤ４ビットが１であれば（＃２２６のＹ）、起動チャンネルレジスタ１０５のＤＭＡ＿ＣＨビットの値を０にセットする（＃２２７）とともに、ＥＮＤ４ビットを０にセットし（＃２２８）、その後、前述した＃２０１へ移行する。一方、ＥＮＤ３ビットが１でなければ（＃２１９のＮ）、前述した＃２０１へそのまま移行する。
【００３３】
尚、電源投入時には、レジスタの初期化が行われ、リクエストレジスタ１０３のＲＥＱ１、ＲＥＱ２、ＲＥＱ３、ＲＥＱ４の各ビットが０に、エンドレジスタ１０４のＥＮＤ１、ＥＮＤ２、ＥＮＤ３、ＥＮＤ４の各ビットが０に、起動チャンネルレジスタ１０５のＤＭＡ＿ＣＨビットの値が０に、それぞれセットされるようになっている。
【００３４】
各ＤＭＡチャンネル２−１、２−２、２−３、２−４では、ＤＭＡ実行シーケンサ２０１が、調停回路１による制御の下で、ＣＴＬレジスタ２０３、ＳＲＣカウンタ２０９、ＤＳＴカウンタ２１０、ＣＹＣカウンタ２１２、ＣＵＲ＿ＳＥＴレジスタ２１４、ＡＣＣカウンタ２２５、及び、レジスタコントローラ２０２内のレジスタ（不図示）の内容に基づいてＤＭＡ転送を実行する。
【００３５】
レジスタコントローラ２０２は、ＤＭＡ実行シーケンサ２０１からの指示、並びに、ＣＴＬレジスタ２０３、ＣＹＣカウンタ２１２、ＴＲＮカウンタ２１３、ＣＵＲ＿ＳＥＴレジスタ２１４、ＡＣＣカウンタ２２５、及び、自身のレジスタの内容に基づいて、ＳＲＣカウンタ２０９、ＤＳＴカウンタ２１０、ＴＭＰ＿ＣＹＣレジスタ２１１、ＣＹＣカウンタ２１２、ＴＲＮカウンタ２１３、ＣＵＲ＿ＳＥＴレジスタ２１４、及び、ＡＣＣカウンタ２２５の動作の制御、並びに、内部のレジスタの書き換えを行う。
【００３６】
ＣＴＬレジスタ２０３、ＳＲＣレジスタ２０４、ＤＳＴレジスタ２０５、ＣＹＣレジスタ２０６、ＴＲＮレジスタ２０７、及び、ＳＥＴレジスタ２０８には、ＤＭＡ転送を実行するために必要な情報がＣＰＵによって書き込まれる。具体的には、ＣＴＬレジスタ２０３には、ＤＭＡ転送を制御するための情報が書き込まれる。ＳＲＣレジスタ２０４には、データの転送元の領域（データを読み出す領域）の先頭のアドレスが書き込まれる。ＤＳＴレジスタ２０５には、データの転送先の領域（データを書き込む領域）の先頭のアドレスが書き込まれる。
【００３７】
ＣＹＣレジスタ２０６には、１回のＤＭＡ転送におけるサイクル数に応じた値が書き込まれる。ＴＲＮレジスタ２０７には、ＤＭＡ転送を行う回数に応じた値が書き込まれる。ＳＥＴレジスタ２０８には、ＤＭＡ転送に関するその他の情報（１サイクルで転送するデータのサイズ、転送元アドレス及び転送先アドレスを１サイクル毎に更新する／しないなど）が書き込まれる。
【００３８】
尚、ＳＥＴレジスタ２０８にはＣＲビットが用意されており、ＣＰＵは、このＣＲビットに、当ＤＭＡチャンネルに何サイクル連続してＤＭＡ転送を行うことを許可するかを示すデータ（具体的には、許可するサイクル数−１）を書き込むようになっている。また、ＣＵＲ＿ＳＥＴレジスタ２１４及びＲＬＤ＿ＳＥＴレジスタ２１９にもＣＲビットが用意されている。
【００３９】
ＳＲＣカウンタ２０９は、転送元のアドレスを記憶するとともに、必要に応じて更新するためのカウンタである。ＤＳＴカウンタ２１０は、転送先のアドレスを記憶するとともに、必要に応じて更新するためのカウンタである。ＴＭＰ＿ＣＹＣレジスタ２１１は、１回のＤＭＡ転送で行うべきサイクル数を記憶しておくためのレジスタである。ＣＹＣカウンタ２１２は、１回のＤＭＡ転送で行ったサイクル数を計測するためのカウンタである。ＴＲＮカウンタ２１３は、ＤＭＡ転送を行った回数を計測するためのカウンタである。ＣＵＲ＿ＳＥＴレジスタ２１４は、ＳＥＴレジスタ２０８に書き込まれた情報を記憶しておくためのレジスタである。ＡＣＣカウンタ２２５は、当ＤＭＡチャンネルが連続して行ったサイクル数を計測するためのカウンタである。
【００４０】
ここで、本実施形態のＤＭＡコントローラでは、後述するように、ＤＭＡ転送を実行するにあたって、それに必要な情報をＲＡＭ４００から自身にＤＭＡ転送するモード（リロードモード）が存在する。ＣＰＵは、このリロードモードを用いてＤＭＡ転送を実行させるときには、図５に一例を示すように、実行させたい各ＤＭＡ転送毎に、当該ＤＭＡ転送の次に実行させたいＤＭＡ転送に必要な情報が書き込まれているＲＡＭ４００内の先頭のアドレス、並びに、当該ＤＭＡ転送に必要な情報（転送元の先頭のアドレスを示す情報、転送先の先頭のアドレスを示す情報、１回のＤＭＡ転送で行うサイクル数を示す情報、ＤＭＡ転送を行う回数を示す情報、その他の情報、及び、制御情報）を、ＲＡＭ４００の連続した領域に書き込むようになっている。尚、図５は２つのＤＭＡ転送を設定した場合のものである。
【００４１】
ＲＬＤ＿ＳＲＣレジスタ２１５は、ＤＭＡ転送に必要な情報が書き込まれているＲＡＭ４００内の先頭のアドレスをＣＰＵが書き込むためのものである。ＲＬＤ＿ＤＳＴレジスタ２１６、ＲＬＤ＿ＣＹＣレジスタ２１７、ＲＬＤ＿ＴＲＮレジスタ２１８、及び、ＲＬＤ＿ＳＥＴレジスタ２１９には、ＤＭＡ転送に必要な情報をＲＡＭ４００からＤＭＡチャンネルのレジスタ群（ＳＲＣレジスタ２０４、ＤＳＴレジスタ２０５、ＣＹＣレジスタ２０６、ＴＲＮレジスタ２０７、及び、ＳＥＴレジスタ２０８）にＤＭＡ転送するために必要な情報が書き込まれている。
【００４２】
マルチプレクサ２２０は、ＳＲＣレジスタ２０４に保持されているデータとＲＬＤ＿ＳＲＣレジスタ２１５に保持されているデータとのどちらか一方をＤＭＡ実行シーケンサ２０１からの指示に応じて選択する。マルチプレクサ２２０で選択されたデータはＳＲＣカウンタ２０９に与えられている。
【００４３】
マルチプレクサ２２１は、ＤＳＴレジスタ２０５に保持されているデータとＲＬＤ＿ＤＳＴレジスタ２１６に保持されているデータとのどちらか一方をＤＭＡ実行シーケンサ２０１からの指示に応じて選択する。マルチプレクサ２２１で選択されたデータはＤＳＴカウンタ２１０に与えられている。
【００４４】
マルチプレクサ２２２は、ＣＹＣレジスタ２０６に保持されているデータとＲＬＤ＿ＣＹＣレジスタ２１７に保持されているデータとのどちらか一方をＤＭＡ実行シーケンサ２０１からの指示に応じて選択する。マルチプレクサ２２２で選択されたデータはＴＭＰ＿ＣＹＣレジスタ２１１及びＣＹＣカウンタ２１２に与えられている。尚、ＣＹＣカウンタ２１２には、ＴＭＰ＿ＣＹＣレジスタ２１１に保持されているデータも与えられている。
【００４５】
マルチプレクサ２２３は、ＴＲＮレジスタ２０７に保持されているデータとＲＬＤ＿ＴＲＮレジスタ２１８に保持されているデータとのどちらか一方をＤＭＡ実行シーケンサ２０１からの指示に応じて選択する。マルチプレクサ２２３で選択されたデータはＴＲＮカウンタ２１３に与えられている。
【００４６】
マルチプレクサ２２４は、ＴＲＮレジスタ２０８に保持されているデータとＲＬＤ＿ＴＲＮレジスタ２１９に保持されているデータとのどちらか一方をＤＭＡ実行シーケンサ２０１からの指示に応じて選択する。マルチプレクサ２２４で選択されたデータはＣＵＲ＿ＳＥＴレジスタ２１４及びＡＣＣカウンタ２２５に与えられている。尚、ＡＣＣカウンタ２２５には、マルチプレクサ２２４で選択されたデータのうちのＣＲビットのデータのみが与えられている。また、ＡＣＣカウンタ２２５には、ＣＵＲ＿ＳＥＴレジスタ２１４に保持されているデータのうちのＣＲビットのデータも与えられている。
【００４７】
ＤＭＡチャンネルのＤＭＡ実行シーケンサ２０１の動作を図６及び図７に示すフローチャートを用いて詳細に説明する。まず、ＣＴＬレジスタ２０３のＥＮＢビットが１であるか否かを判定する（＃３０１）。ＥＮＢビットが１であれば（＃３０１のＹ）、＃３０２へ移行する。
【００４８】
尚、ＣＰＵは、使用中でないチャンネルに対して、ＤＭＡ転送の設定を終えると、すなわち、ＣＴＬレジスタ２０３、ＳＲＣレジスタ２０４、ＤＳＴレジスタ２０５、ＣＹＣレジスタ２０６、ＴＲＮレジスタ２０７、及び、ＳＥＴレジスタ２０８にＤＭＡ転送に必要な情報を書き込むと、ＣＴＬレジスタ２０３のＥＮＢビットを１にセットするようになっている。
【００４９】
＃３０２では、ＣＴＬレジスタ２０３のＲＥＳＵＭビットが１、ＭＯＤ１ビットが１、ＭＯＤ０ビットが０、かつ、レジスタコントローラ２０２内のレジスタのＥＯＰ＿Ｏビットが１であるか否かを判定する。＃３０２での判定結果が肯定であれば（＃３０２のＹ）、前述した＃３０１へ移行し、一方、否定であれば（＃３０２のＮ）、＃３０３へ移行する。
【００５０】
尚、ＣＰＵは、ＣＴＬレジスタ２０３のＥＮＢビットを０にセットすることによりＤＭＡ転送を中断させ、その後、ＥＮＢビットを１にセットすることによりＤＭＡ転送を再開させるに先立って、ＣＴＬレジスタ２０３のＲＥＳＵＭビットを１にセットするようになっている。
【００５１】
＃３０３では、ＣＴＬレジスタ２０３のＳ／Ｗ＿ＳＴＡＲＴビットが１、かつ、ＭＯＤ１ビット、ＭＯＤ０ビットが共に１であるか否かを判定する。＃３０３での判定結果が肯定であれば（＃３０３のＹ）、自身のレジスタのｒｅｌｏａｄビットを１にセットし（＃３０４）、その後、＃３０６へ移行する。一方、＃３０３での判定結果が否定であれば（＃３０３のＮ）、ｒｅｌｏａｄビットを０にセットし（＃３０５）、その後、＃３０６へ移行する。
【００５２】
尚、ｒｅｌｏａｄビットに応じてマルチプレクサ２２０、２２１、２２２、２２３、２２４での選択が切り換わるようになっている。具体的には、マルチプレクサ２２０、２２１、２２２、２２３、２２４は、ｒｅｌｏａｄビットが０であるときには、それぞれＳＲＣレジスタ２０４、ＤＳＴレジスタ２０５、ＣＹＣレジスタ２０６、ＴＲＮレジスタ２０７、ＳＥＴレジスタ２０８に保持されているデータを選択し、一方、ｒｅｌｏａｄビットが１であるときには、それぞれＲＬＤ＿ＳＲＣレジスタ２１５、ＲＬＤ＿ＤＳＴレジスタ２１６、ＲＬＤ＿ＣＹＣレジスタ２１７、ＲＬＤ＿ＴＲＮレジスタ２１８、ＲＬＤ＿ＳＥＴレジスタ２１９に保持されているデータを選択するようになっている。
【００５３】
＃３０６では、アイドル状態からロード＆ウエイト状態に遷移する旨をレジスタコントローラ２０２に通知する。＃３０６を終えると、ＣＴＬレジスタ２０３のＥＮＢビットが１であるか否かを判定する（＃３０７）。ＥＮＢビットが１であれば（＃３０７のＹ）、＃３０８へ移行し、一方、ＥＮＢビットが１でなければ（＃３０７のＮ）、前述した＃３０１へ移行する。
【００５４】
＃３０８では、調停回路１からのスタート信号がアサートされているか否かを判定する。スタート信号がアサートされていれば（＃３０８のＹ）、後述する＃３１０へ移行し、一方、スタート信号がアサートされていなければ（＃３０８のＮ）、＃３０９へ移行する。
【００５５】
＃３０９では、ＣＴＬレジスタ２０３のＳ／Ｗ＿ＳＴＡＲＴビットが１であるか否かを判定する。Ｓ／Ｗ＿ＳＴＡＲＴビットが１であれば（＃３０９のＹ）、後述する＃３１０へ移行し、一方、Ｓ／Ｗ＿ＳＴＡＲＴビットが１でなければ（＃３０９のＮ）、前述した＃３０７へ移行する。
【００５６】
＃３１０では、ＳＲＣカウンタ２０９の値に対応するアドレスから自身のバッファにデータを読み込む。＃３１０を終えると、調停回路１からのウエイト信号がアサートされているか否かを判定し（＃３１１）、ウエイト信号がアサートされていなければ（＃３１１のＮ）、＃３１２へ移行する。
【００５７】
＃３１２では、リード状態からライト状態に遷移する旨をレジスタコントローラ２０２に通知する。＃３１２を終えると、＃３１０で読み込んだデータをＤＳＴカウンタ２１０の値に対応するアドレスに書き込む（＃３１３）。次に、ウエイト信号がアサートされているか否かを判定し（＃３１４）、ウエイト信号がアサートされていなければ（＃３１４のＮ）、＃３１５へ移行する。
【００５８】
＃３１５では、レジスタコントローラ２０２内のレジスタのＥＯＰ＿Ｏビットが１であるか否かを判定する。ＥＯＰ＿Ｏビットが１であれば（＃３１５のＹ）、ＤＭＡ転送が終了した旨を調停回路１に通知する（＃３１６）。一方、ＥＯＰ＿Ｏビットが１でなければ（＃３１５のＮ）、後述する＃３３１へ移行する。
【００５９】
＃３１６を終えると、ＣＴＬレジスタ２０３のＣＥＰＥビットが１であるか否かを判定する（＃３１７）。ＣＥＰＥビットが１であれば（＃３１７のＹ）、割り込み信号を用いてＤＭＡ転送が終了した旨をＣＰＵに通知し（＃３１８）、その後、＃３１９へ移行する。一方、ＣＥＰＥビットが１でなければ（＃３１７のＮ）、＃３１８を行うことなく、＃３１９へ移行する。
【００６０】
＃３１９では、ＣＴＬレジスタ２０３のＭＯＤ１ビット、ＭＯＤ０ビットが共に０であるか否かを判定する。＃３１９での判定結果が肯定であれば（＃３１９のＹ）、ＣＴＬレジスタ２０３のＥＮＢビットに０をセットする（＃３２０）とともに、ライト状態からアイドル状態に遷移する旨をレジスタコントローラ２０２に通知する（＃３２１）。＃３２１を終えると、前述した＃３０１へ移行する。一方、＃３１９での判定結果が否定であれば（＃３１９のＮ）、＃３２２へ移行する。
【００６１】
＃３２２では、ＣＴＬレジスタ２０３のＭＯＤ１ビット、ＭＯＤ０ビットが共に１であるか否かを判定する。＃３２２での判定結果が肯定であれば（＃３２２のＹ）、＃３２３へ移行し、一方、＃３２２での判定結果が否定であれば（＃３２２のＮ）、後述する＃３２６へ移行する。
【００６２】
＃３２３では、自身のレジスタのｒｅｌｏａｄビットを反転させる。＃３２３を終えると、ｒｅｌｏａｄビットが１であるか否かを判定する（＃３２４）。ｒｅｌｏａｄビットが１であれば（＃３２４のＹ）、ＣＴＬレジスタ２０３のＳ／Ｗ＿ＳＴＡＲＴビットを１にセットし（＃３２５）、その後、後述する＃３２９へ移行する。一方、ｒｅｌｏａｄビットが１でなければ（＃３２４のＮ）、＃３２５を行うことなく、後述する＃３２９へ移行する。
【００６３】
＃３２２での判定結果が否定であるとき（＃３２２のＮ）に移行する＃３２６では、自身のレジスタのｒｅｌｏａｄビットを０にセットする。＃３２６を終えると、ＣＴＬレジスタ２０３のＭＯＤ１ビットが１、ＭＯＤ０ビットが０であるか否かを判定する（＃３２７）。
【００６４】
＃３２７での判定結果が肯定であれば（＃３２７のＹ）、ＭＯＤ１ビット、ＭＯＤ０ビットを共に０にセットし（＃３２８）、その後、＃３２９へ移行する。一方、＃３２７での判定結果が否定であれば（＃３２７のＮ）、＃３２８を行うことなく、＃３２９へ移行する。
【００６５】
＃３２９では、ＣＴＬレジスタ２０３のＣＥＰＥビットの値をＣＴＬレジスタ２０３のＮＥＰＥビットの値で更新する。＃３２９を終えると、ライト状態からロード＆ウエイト状態に遷移する旨をレジスタコントローラ２０２に通知する（＃３３０）。＃３３０を終えると、前述した＃３０７へ移行する。
【００６６】
＃３１５での判定結果が否定であるとき（＃３１５のＮ）に移行する＃３３１では、ＣＹＣカウンタ２１２にアンダーフローが発生しているか否かを判定する。ＣＹＣカウンタ２１２にアンダーフローが発生していれば（＃３３１のＹ）、指定されたサイクル数だけＤＭＡ転送を行った旨を調停回路１に通知する（＃３３２）。＃３３２の後は、前述した＃３３０へ移行する。一方、ＣＹＣカウンタ２１２にアンダーフローが発生していなければ（＃３３１のＮ）、＃３３３へ移行する。
【００６７】
＃３３３では、ＡＣＣカウンタ２２５にアンダーフローが発生しているか否かを判定する。ＡＣＣカウンタ２２５にアンダーフローが発生していれば（＃３３３のＹ）、許可されたサイクル数だけ連続してＤＭＡ転送を行った旨を調停回路１に通知する（＃３３４）。＃３３４の後は、前述した＃３３０へ移行する。一方、ＡＣＣカウンタ２２５にアンダーフローが発生していなければ（＃３３３のＮ）、ライト状態からリード状態に遷移する旨をレジスタコントローラ２０２に通知する（＃３３５）。＃３３５を終えると、前述した＃３０７へ移行する。
【００６８】
レジスタコントローラ２０２の動作を図８及び図９に示すフローチャートを用いて説明する。レジスタコントローラ２０２は、ＤＭＡ実行シーケンサ２０１からの状態遷移の通知を監視している（＃４０１、＃４０５、＃４１３、及び、＃４１６）。
【００６９】
まず、アイドル状態からロード＆ウエイト状態に遷移する旨の通知をＤＭＡ実行シーケンサ２０１から受けた場合について説明する。このときには、＃４０１での判定結果が肯定になり（＃４０１のＹ）、自身のレジスタのＥＯＰ＿Ｏビットが１、または、ＣＴＬレジスタ２０３のＲＥＳＵＭビットが０であるか否かを判定する（＃４０２）。
【００７０】
＃４０２での判定結果が肯定であれば（＃４０２のＹ）、ＳＲＣカウンタ２０９のデータをマルチプレクサ２２０から与えられるデータで、ＤＳＴカウンタ２１０のデータをマルチプレクサ２２１から与えられるデータで、ＴＭＰ＿ＣＹＣレジスタ２１１及びＣＹＣカウンタ２１２のデータをマルチプレクサ２２２から与えられるデータで、ＴＲＮカウンタ２１３のデータをマルチプレクサ２２３から与えられるデータで、ＣＵＲ＿ＳＥＴレジスタ２１４及びＡＣＣカウンタ２２５のデータをマルチプレクサ２２４から与えられるデータで、それぞれ更新する（＃４０３）とともに、自身のレジスタのＥＯＰ＿Ｏビットを０にセットする（＃４０４）。
【００７１】
次に、リード状態からライト状態に遷移する旨の通知をＤＭＡ実行シーケンサ２０１から受けた場合について説明する。このときには、＃４０５での判定結果が肯定になり（＃４０５のＹ）、ＣＵＲ＿ＳＥＴレジスタ２１４のＤＳＤＩＲビットが１であるか否かを判定する（＃４０６）。
【００７２】
ＤＳＤＩＲビットが１であれば（＃４０６のＹ）、ＳＲＣカウンタ２０９の値を１だけインクリメントさせ（＃４０７）、その後、＃４０８へ移行する。一方、ＤＳＤＩＲビットが１でなければ（＃４０６のＮ）、＃４０７を行うことなく、＃４０８へ移行する。
【００７３】
＃４０８では、ＣＹＣカウンタ２１２及びＡＣＣカウンタ２２５の値を１だけデクリメントさせる。＃４０８を終えると、ＣＹＣカウンタ２１２にアンダーフローが発生しているか否かを判定する（＃４０９）。ＣＹＣカウンタ２１２にアンダーフローが発生していれば（＃４０９のＹ）、ＴＲＮカウンタ２１３の値が０であるか否かを判定する（＃４１０）。
【００７４】
ＴＲＮカウンタ２１３の値が０でなければ（＃４１０のＮ）、ＴＲＮカウンタ２１３の値を１だけデクリメントさせる（＃４１１）。一方、ＴＲＮカウンタ２１３の値が０であれば（＃４１０のＹ）、自身のレジスタのＥＯＰ＿Ｏビットを１にセットする（＃４１２）。
【００７５】
次に、ライト状態からアイドル状態に遷移する旨の通知、または、ライト状態からリード状態に遷移する旨の通知をシーケンサ２０１から受けた場合について説明する。このときには、＃４１３での判定結果が肯定になり（＃４１３のＹ）、ＣＵＲ＿ＳＥＴレジスタ２１４のＤＤＤＩＲビットが１であるか否かを判定する（＃４１４）。ＤＤＤＩＲビットが１であれば（＃４１４のＹ）、ＤＳＴカウンタ２１０の値を１だけインクリメントさせる（＃４１５）。
【００７６】
次に、ライト状態からロード＆ウエイト状態に遷移する旨の通知をＤＭＡ実行シーケンサ２０１から受けた場合について説明する。このときには、＃４１６での判定結果が肯定になり（＃４１６のＹ）、自身のレジスタのＥＯＰ＿Ｏビットが１であるか否かを判定する（＃４１７）。
【００７７】
ＥＯＰ＿Ｏビットが１であれば（＃４１７のＹ）、前述した＃４０３及び＃４０４を行う。一方、ＥＯＰ＿Ｏビットが１でなければ（＃４１７のＮ）、ＣＹＣカウンタ２１２にアンダーフローが発生しているか否かを判定する（＃４１８）。
【００７８】
ＣＹＣカウンタ２１２にアンダーフローが発生していれば（＃４１８のＹ）、ＣＹＣカウンタ２１２の値をＴＭＰ＿ＣＹＣレジスタ２１１の値で更新する（＃４１９）とともに、ＡＣＣカウンタ２２５の値をＣＵＲ＿ＳＥＴレジスタ２１４のＣＲビットが示す値で更新する（＃４２０）。＃４２０を終えると、前述した＃４１４へ移行する。一方、ＣＹＣカウンタ２１２にアンダーフローが発生していなければ（＃４１８のＮ）、＃４２１へ移行する。
【００７９】
＃４２１では、ＡＣＣカウンタ２２５にアンダーフローが発生しているか否かを判定する（＃４２１）。ＡＣＣカウンタ２２５にアンダーフローが発生していれば（＃４２１のＹ）、前述した＃４２０へ移行する。一方、ＡＣＣカウンタ２２５にアンダーフローが発生していなければ（＃４２１のＮ）、前述した＃４１４へ移行する。
【００８０】
以上に述べた調停回路１のＤＭＡ起動制御部１０１及びチャンネル決定シーケンサ１０２、並びに、各ＤＭＡチャンネル２−１、２−２、２−３、２−４のＤＭＡ実行シーケンサ２０１及びレジスタコントローラ２０２の動作により、ＤＭＡ転送が要求されているＤＭＡチャンネルの中で優先順位が最も高いものがＤＭＡ転送を行うが、１つのサービス実行手段が許可されたサイクル数だけ連続してＤＭＡ転送を行う毎に、そのサービス実行手段の優先順位が最も低くなる。
【００８１】
そして、各ＤＭＡチャンネル２−１、２−２、２−３、２−４では、連続して行うことができるＤＭＡ転送のサイクル数がＣＵＲ＿ＳＥＴレジスタ２１４のＣＲビットの値によって決まる（具体的には、ＣＵＲ＿ＳＥＴレジスタ２１４のＣＲビットの値＋１になる）ので、ＣＰＵは、１つのＤＭＡチャンネルが連続して行うことができるＤＭＡ転送のサイクル数を各ＤＭＡチャンネル２−１、２−２、２−３、２−４毎に自由に設定することができる。尚、あるＤＭＡチャンネルが連続してＤＭＡ転送を行うことができるサイクル数を他のＤＭＡチャンネルのそれよりも大きく設定することにより、そのＤＭＡチャンネルに優先的にＤＭＡ転送を実行させることができる。
【００８２】
したがって、特定のＤＭＡチャンネルが独占してＤＭＡ転送を実行するという問題を回避した上で、任意のＤＭＡチャンネルに優先的にＤＭＡ転送を実行させることができるようになる。
【００８３】
例えば、ＤＭＡチャンネル２−１では、ＣＹＣカウンタ２１２の値が２、ＴＲＮカウンタ２１３の値が０、ＣＵＲ＿ＳＥＴレジスタ２１４のＣＲビットの値が１であり、ＤＭＡチャンネル２−２では、ＣＹＣカウンタ２１２の値が４、ＴＲＮカウンタ２１３の値が０、ＣＵＲ＿ＳＥＴレジスタ２１４のＣＲビットの値が２であり、ＤＭＡチャンネル２−３では、ＣＹＣカウンタ２１２の値が０、ＴＲＮカウンタ２１３の値が０、ＣＵＲ＿ＳＥＴレジスタ２１４のＣＲビットの値が０であり、ＤＭＡチャンネル２−４では、ＣＹＣカウンタ２１２の値が０、ＴＲＮカウンタ２１３の値が０、ＣＵＲ＿ＳＥＴレジスタ２１４のＣＲビットの値が０であるときに、図１０に示すように、入力信号ＤＭＡ＿ＲＥＱ１、ＤＭＡ＿ＲＥＱ２、ＤＭＡ＿ＲＥＱ３、ＤＭＡ＿ＲＥＱ４が変化したとすると、ＤＭＡ転送を行うＤＭＡチャンネルＡＣＴ．ＣＨは同図に示すように変化する。
【００８４】
尚、図１０において、Ｔは１サイクルの期間を示しており、また、ＣＨ１、ＣＨ２、ＣＨ３、ＣＨ４はそれぞれＤＭＡチャンネル２−１、２−２、２−３、２−４を示しており、また、ＮＯＮはＤＭＡチャンネル２−１、２−２、２−３、２−４のいずれもＤＭＡ転送を行っていないことを示している。また、図１０は同図のｔ１〜ｔ２の間でシステムバス３００の使用権が取り下げられないものと仮定した場合のものである。
【００８５】
また、各ＤＭＡチャンネル２−１、２−２、２−３、２−４では、ＤＭＡ転送を開始するにあたって、設定用レジスタ群（ＳＲＣレジスタ２０４、ＤＳＴレジスタ２０５、ＣＹＣレジスタ２０６、ＴＲＮレジスタ２０７、及び、ＳＥＴレジスタ２０８）の値を動作用レジスタ群（ＳＲＣカウンタ２０９、ＤＳＴカウンタ２１０、ＴＭＰ＿ＣＹＣレジスタ２１１、ＣＹＣカウンタ２１２、ＴＲＮカウンタ２１３、ＣＵＲ＿ＳＥＴレジスタ２１４、及び、ＡＣＣカウンタ２２５）に書き込むとともに、動作用レジスタ群の値に基づいてＤＭＡ転送を実行する。
【００８６】
したがって、ＤＭＡ転送に必要な情報を設定用レジスタ群に書き込むことによって、使用中のＤＭＡチャンネルに対してもＤＭＡ転送の設定を行うことができるようになる。これにより、あるタスクでＤＭＡ転送を行おうとしたときに、全てのＤＭＡチャンネルが使用中であっても、ＤＭＡ転送の終了を待つことなくＤＭＡ転送の設定を行うことができる可能性が生まれ、タスクスイッチング等によるＣＰＵの処理時間の浪費を低減させることができる。
【００８７】
また、ＣＴＬレジスタ２０３のＭＯＤ１ビット及びＭＯＤ０ビットに応じて動作が以下のように異なる。ＤＭＡ転送が終了したときに、ＭＯＤ１ビット、ＭＯＤ０ビットが共に０にセットされていれば、アイドル状態（ＤＭＡ転送が禁止された状態）になる（以下、「ノーマルモード」と称する）。
【００８８】
ＤＭＡ転送が終了したときに、ＭＯＤ１ビットが０、ＭＯＤ０ビットが１にそれぞれセットされていれば、ロード＆ウエイト状態（動作用レジスタ群の値を設定用レジスタ群の値で更新してＤＭＡ転送が要求されるのを待っている状態）になるので、ＣＰＵの介在なしで次のＤＭＡ転送が開始される（以下、「オートリピートモード」と称する）。
【００８９】
ＤＭＡ転送が終了したときに、ＭＯＤ１ビットが１、ＭＯＤ０ビットが０にそれぞれセットされていれば、ＭＯＤ１ビット、ＭＯＤ０ビットを共に０にセットしてからロード＆ウエイト状態になるので、ＣＰＵの介在なしで次のＤＭＡ転送が開始されるが、そのＤＭＡ転送が終了すると、アイドル状態になる（以下、「オートスタートモード」と称する）。
【００９０】
したがって、ＣＰＵは、使用中でないＤＭＡチャンネルに対してＤＭＡ転送を設定した場合にはノーマルモードに、設定したＤＭＡ転送が繰り返し行われるようにしたい場合にはオートリピートモードに、使用中のＤＭＡチャンネルに対してＤＭＡ転送を設定した場合にはオートスタートモードに、それぞれＤＭＡチャンネルの動作モードが切り換わるように、ＣＴＬレジスタ２０３のＭＯＤ１ビット及びＭＯＤ０ビットを書き換えればよい。
【００９１】
また、ＤＭＡ転送が実行可能になったとき（ＣＴＬレジスタ２０３のＥＮＢビットが１にセットされたとき）に、ＣＴＬレジスタ２０３のＳ／Ｗ＿ＳＴＡＲＴビットが１、ＭＯＤ１ビット、ＭＯＤ０ビットが共に１である場合には、ＤＭＡ転送に必要な情報をＲＡＭ４００から設定用レジスタ群にＤＭＡ転送するために必要な情報をリロードレジスタ群（ＲＬＤ＿ＳＲＣレジスタ２１５、ＲＬＤ＿ＤＳＴレジスタ２１６、ＲＬＤ＿ＣＹＣレジスタ２１７、ＲＬＤ＿ＴＲＮレジスタ２１８、及び、ＲＬＤ＿ＳＥＴレジスタ２１９）から動作用レジスタ群に書き込んだ後に、動作用レジスタ群の値に基づいてＤＭＡ転送を実行するので、ＤＭＡ転送に必要な情報がＲＡＭ４００から設定用レジスタ群にＤＭＡ転送される。その後、ＭＯＤ１ビット、ＭＯＤ０ビットが共に１である間は、ＤＭＡ転送に必要な情報をＲＡＭ４００から設定用レジスタ群にＤＭＡ転送するという動作と、ＲＡＭ４００から設定用レジスタ群にＤＭＡ転送された情報に基づいてＤＭＡ転送を行うという動作とが交互に行われる（以下、「リロードモード」と称する）。
【００９２】
このリロードモードにおいては、希望する全てのＤＭＡ転送を実行させるためには、それらの各ＤＭＡ転送に必要な情報を、一例として図５に示すように、ＲＡＭ４００に書き込んだ後に、ＣＴＬレジスタ２０３のＳ／Ｗ＿ＳＴＡＲＴビットを１に、ＭＯＤ１ビット、ＭＯＤ０ビットを共に１にそれぞれセットするとともに、最初のＤＭＡ転送に関する情報が記憶されているＲＡＭ４００の先頭のアドレス（図５の場合には、２０００００００Ｈ）をＲＬＤ＿ＳＲＣレジスタ２１５に書き込んだ上で、ＣＴＬレジスタ２０３のＥＮＢビットを１にセットすればよく、複数のＤＭＡ転送を１度に設定することができるようになる。
【００９３】
したがって、ＣＰＵは、ＤＭＡチャンネルに対して複数のＤＭＡ転送を設定したいときにはリロードモードを使用することによって、ＤＭＡ転送の設定に割かれる処理時間を低減させることができるようになる。
【００９４】
また、ＤＭＡ転送が終了したときに、ＣＴＬレジスタ２０３のＣＥＰＥビットが０であれば、ＤＭＡ転送が終了した旨を通知する割り込みをＣＰＵに対して行わない。したがって、ＣＰＵは、次のＤＭＡ転送の設定を行ったときには、ＣＥＰＥビットを０にセットしておけば、１つ前に設定したＤＭＡ転送が終了してもＤＭＡコントローラから割り込みを受けないので、ＤＭＡコントローラからの無意味な割り込みがなくなり、その分だけ多くの時間を他の処理に費やすことができる。
【００９５】
尚、ＣＰＵは、システムバスの使用権を持っているときには、ＣＴＬレジスタ２０３の値を書き換えることによって、ＤＭＡチャンネルの動作モード、及び、ＤＭＡ転送終了時の割り込みの有無をいつでも切り換えることができるので、状況の変化に容易に対応することができる。
【００９６】
その他には、ＣＹＣレジスタ２０６に設定された値をｐ、ＴＲＮレジスタ２０７に設定された値をｑとすると、ＤＭＡ転送が要求される毎に（ｐ＋１）サイクルのＤＭＡ転送を行い、その後、新たなＤＭＡ転送要求が発生するまで待機状態になる。そして、（ｑ＋１）回目のＤＭＡ転送の要求に対してＤＭＡ転送を行った時点で動作を終了する。すなわち、（ｐ＋１）サイクルのＤＭＡ転送を（ｑ＋１）回行うことになる。
【００９７】
したがって、ＣＰＵは、ＡサイクルのＤＭＡ転送をＢ回だけ繰り返し行いたい場合、ＣＹＣレジスタ２０６の値をＡ−１に、ＴＲＮレジスタの値をＢ−１にそれぞれ設定するという作業を一度だけ行えばよく、これにより、ＣＰＵの負担が軽減するので、その分、システムの性能低下を抑制することができる。
【００９８】
【発明の効果】
以上説明したように、本発明のデータ処理制御装置によれば、サービスの実行が要求されているサービス実行手段の中で優先順位が最も高いものがサービスの実行を開始することができるが、１つのサービス実行手段が許可された量だけ連続してサービスを実行する毎に、そのサービス実行手段の優先順位が最も低くなり、また、１つのサービス実行手段が連続して実行することができるサービス量を各サービス実行手段毎に自由に設定することができるので、特定のサービス実行手段が独占してサービスを実行するという問題を回避した上で、任意のサービス実行手段に優先的にサービスを実行させることができるようになる。
【図面の簡単な説明】
【図１】本発明の一実施形態であるＤＭＡコントローラのブロック図である。
【図２】図１における各ＤＭＡチャンネルの回路構成を示す図である。
【図３】図１におけるＤＭＡ起動制御部の動作を説明するためのフローチャートである。
【図４】図１におけるチャンネル決定シーケンサの動作を説明するためのフローチャートである。
【図５】リロードモードを用いてＤＭＡ転送を行う場合に、ＣＰＵによってＲＡＭに書き込まれる内容を説明するための図である。
【図６】図２におけるＤＭＡ実行シーケンサの動作を説明するためのフローチャートである。
【図７】図２におけるＤＭＡ実行シーケンサの動作を説明するためのフローチャートである。
【図８】図２におけるレジスタコントローラの動作を説明するためのフローチャートである。
【図９】図２におけるレジスタコントローラの動作を説明するためのフローチャートである。
【図１０】本実施形態のＤＭＡコントローラにおいて、ＤＭＡ転送を行うＤＭＡチャンネルが推移する様子の一例を示す図である。
【図１１】１つのチャンネルが許可された量だけ連続してサービスを実行したときに、各チャンネルの優勢順位がどのように更新されるかを示す図である。
【符号の説明】
１　　調停回路
２−１、２−２、２−３、２−４　　ＤＭＡチャンネル
１０１　　ＤＭＡ起動制御部
１０２　　チャンネル決定シーケンサ
１０３　　リクエストレジスタ
１０４　　エンドレジスタ
１０５　　起動チャンネルレジスタ
２０１　　シーケンサ
２０２　　レジスタコントローラ
２０３　　ＣＴＬレジスタ
２０４　　ＳＲＣレジスタ
２０５　　ＤＳＴレジスタ
２０６　　ＣＹＣレジスタ
２０７　　ＴＲＮレジスタ
２０８　　ＳＥＴレジスタ
２０９　　ＳＲＣカウンタ
２１０　　ＤＳＲカウンタ
２１１　　ＴＭＰ＿ＣＹＣレジスタ
２１２　　ＣＹＣカウンタ
２１３　　ＴＲＮカウンタ
２１４　　ＣＵＲ＿ＳＥＴレジスタ
２１５　　ＲＬＤ＿ＳＲＣレジスタ
２１６　　ＲＬＤ＿ＤＳＴレジスタ
２１７　　ＲＬＤ＿ＣＹＣレジスタ
２１８　　ＲＬＤ＿ＴＲＮレジスタ
２１９　　ＲＬＤ＿ＳＥＴレジスタ
２２０、２２１、２２２、２２３、２２４　　マルチプレクサ
２２５　　ＡＣＣカウンタ
３００　　システムバス
４００　　ＲＡＭ[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a data processing control device that causes a plurality of service execution units, each of which executes a predetermined service such as a DMA transfer, to execute a service alternatively.
[0002]
[Prior art]
A conventional data processing control device will be described using a DMA controller as an example. Upon receiving a data transfer request from a peripheral device, the DMA controller requests the right to use the system bus. When the right to use the system bus is granted, the DMA controller starts data transfer from a preset transfer source to a transfer destination. It is supposed to. In data transfer under the control of the DMA controller (hereinafter, referred to as "DMA transfer"), unlike data transfer under the control of the CPU, reading and decoding of instructions are not required, so that the data transfer speed is increased. It becomes possible.
[0003]
By the way, in a DMA controller having a plurality of channels, a service (DMA transfer) is executed on a channel having the highest priority among the channels for which DMA transfer is requested. Then, in order to avoid the problem that a certain channel monopolizes and executes the service, each time one channel continuously performs the service by the permitted amount, the priority of the channel becomes lowest. Some of them update the priority of each channel.
[0004]
For example, if there are four channels, CH1, CH2, CH3, and CH4, and if the channels CH1, CH2, CH3, and CH4 continuously perform the service by the permitted amount, respectively, (a) in FIG. As shown in (b), (c), and (d), the priority of each channel is updated.
[0005]
[Patent Document 1]
JP-A-6-83642
[0006]
[Problems to be solved by the invention]
However, conventionally, the amount of service that one channel is permitted to execute continuously is fixed to a value common to each channel. Therefore, when the priority of each channel is updated as described above, Each channel for which the execution of the service is requested always performs the service equally. Therefore, there is a problem as described below.
[0007]
For example, data transfer is requested for all channels, of which data transfer requested for one channel CH1 is not allowed to be delayed, and data transfer requested for another channel is somewhat delayed. Is allowed, the data transfer is preferentially performed by the channel CH1. However, since the data transfer cannot be performed, the data transfer requested by the channel CH1 cannot be completed within a predetermined time. Could be.
[0008]
Therefore, the present invention avoids the problem that a specific service execution unit exclusively executes a service, and further allows a service execution unit to preferentially execute a service. The purpose is to provide.
[0009]
[Means for Solving the Problems]
In order to achieve the above object, in the present invention,
In a data processing control device that causes a plurality of service execution units that each execute a predetermined service to execute a service alternatively,
Control means for controlling a service execution means having the highest priority among the service execution means requested to execute the service to execute the service;
Priority update means for updating the priority of each service execution means so that each service execution means continuously executes the service by the permitted amount, so that the priority of the service execution means becomes lowest;
Storage means for writing, for each service execution means, data indicating how much continuous service execution is permitted on one channel;
It has.
[0010]
According to this configuration, the service execution unit having the highest priority among the service execution units requested to execute the service can start the execution of the service. However, one service execution unit continuously performs the permitted amount. Each time a service is executed, the priority of the service execution unit is the lowest, so that the problem that a specific service execution unit exclusively executes a service is avoided. In addition, since it is possible to freely set, for each service execution unit, how many consecutive service execution units are permitted to execute a service, so that any service execution unit can be given priority. Service can be executed.
[0011]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings. A DMA controller to which the present invention is applied will be described. The block diagram is shown in FIG. 1 is an arbitration circuit, 2-1, 2-2, 2-3 and 2-4 are DMA channels, respectively. The arbitration circuit 1 includes a DMA start control unit 101, a channel determination sequencer 102, a request register 103, an end register 104, and a start channel register 105.
[0012]
As shown in FIG. 2, each of the DMA channels 2-1, 2-2, 2-3 and 2-4 has a DMA execution sequencer 201, a register controller 202, a CTL register 203, an SRC register 204, and a DST register. 205, CYC register 206, TRN register 207, SET register 208, SRC counter 209, DST counter 210, TMP_CYC register 211, CYC counter 212, TRN counter 213, CUR_SET register 214, RLD_SRC register 215, RLD_DST register 216, RLD_CYC register 217, RLD_TRN register 218, RLD_SET register 219, multiplexers 220, 221, 222, 223, and 224, and ACC counter 225 That.
[0013]
In the arbitration circuit 1, the DMA activation control unit 101 arbitrates the right to use the system bus 300, and alternatively, the DMA channels 2-1, 2-2, 2-3, and 2-4 are selectively DMA-transferred. Is controlled to be performed. The channel determination sequencer 102 determines a DMA channel on which DMA transfer is to be executed based on the values of the request register 103 and the end register 104. The request register 103 is a register for storing which DMA channel is requested for the DMA transfer. The end register 104 is a register in which data indicating the operation status of each DMA channel is written. The activation channel register 105 is a register in which data indicating the DMA channel determined by the channel determination sequencer 102 is written.
[0014]
The operation of the DMA activation control unit 101 will be described in detail with reference to the flowchart shown in FIG. First, it is determined whether or not the value of the DMA_CH bit of the activation channel register 105 is not 0 (# 101). If the value of the DMA_CH bit is not 0 (Y of # 101), the output signal BUS_REQ is asserted (requests the right to use the system bus 300) (# 102). Next, it is determined whether or not the input signal BUS_ACK is asserted (the right to use the system bus 300 is authorized) (# 103).
[0015]
If the input signal BUS_ACK is asserted (Y of # 103), the value of the DMA_CH bit of the start channel register 105 among the start signals to the DMA channels 2-1 2-2, 2-3 and 2-4 Is set to a state in which only the start signal to the DMA channel 2-k (k = 1, 2, 3, or 4) corresponding to is asserted (# 104).
[0016]
In # 104, specifically, if the value of the DMA_CH bit is 1, only the start signal to the DMA channel 2-1 is asserted, and if the value of the DMA_CH bit is 2, the DMA channel 2 If the value of the DMA_CH bit is 3, only the start signal to the DMA channel 2-3 is asserted, and if the value of the DMA_CH bit is 4, If so, only the start signal to the DMA channel 2-4 is asserted.
[0017]
After finishing # 104, it is determined whether or not the input signal BUS_ACK is negated (the right to use the system bus 300 is withdrawn) (# 105). If the input signal BUS_ACK is negated (Y of # 105), the respective start signals to the DMA channels 2-1, 2-2, 2-3, 2-4 are negated (# 106). After the end of # 106, the process proceeds to # 103 described above. On the other hand, if the input signal BUS_ACK is not negated (N of # 105), the process proceeds to # 107.
[0018]
In # 107, a notification that the DMA transfer has been performed continuously for the permitted number of cycles, a notification that the DMA transfer has been performed for the specified number of cycles, or a notification that the DMA transfer has been completed are sent to the DMA channel. It is determined whether or not it has been received from 2-k. If the determination result in # 107 is affirmative (Y in # 107), the respective start signals to the DMA channels 2-1, 2-2, 2-3 and 2-4 are negated (# 108). At the same time, the ENDk bit of the end register 104 is set to 1 (# 109).
[0019]
After # 109, if the received notification is a notification indicating that DMA transfer has been performed continuously for the permitted number of cycles (Y in # 110), the process proceeds to # 111 described later, while the received notification is received. If the notification is not a notification that the DMA transfer has been performed continuously for the permitted number of cycles (N in # 110), the process proceeds to # 113 described later.
[0020]
In # 111, it is determined whether or not the value of the DMA_CH bit of the activation channel register 105 is not 0. If the value of the DMA_CH bit is not 0 (Y of # 111), the process proceeds to # 103 described above, while if the value of the DMA_CH bit is 0 (N of # 111), the output signal BUE_REQ is negated (system The request for the right to use the bus 300 is withdrawn (# 112). After finishing # 112, the process moves to # 101 described above.
[0021]
In # 113, the REQk bit of the request register 103 is set to 0. After # 113, if the received notification is a notification that DMA transfer has been performed for the specified number of cycles (Y of # 114), the process proceeds to # 111 described above. On the other hand, when the received notification is not a notification that the DMA transfer has been performed for the specified number of cycles (in other words, when the received notification is a notification that the DMA transfer has been completed) (# 114 N), the process proceeds to step # 112 described above.
[0022]
In addition to the above operations, the DMA activation control unit 101 requests a DMA transfer for the DMA channel 2-x (x = 1, 2, 3, or 4) (as a specific example, When the input signal DMA_REQx changes from a negated state to an asserted state), the REQx bit of the request register 103 is set to 1.
[0023]
When a DMA standby command is issued from a bus controller (not shown) (specifically, when the input signal DMA_WAIT is asserted), each of the DMA channels 2-1, 2-2, 2-3, 2- Assert the wait signal to # 4. When the DMA standby command is released (specifically, when the input signal DMA_WAIT is negated), the wait signal is negated.
[0024]
Note that the bus controller controls the signal DMA_WAIT according to the address accessed by the DMA controller so that the operation does not shift to the next operation before data reading or writing to the address accessed by the DMA controller is completed. I have.
[0025]
The operation of the channel determination sequencer 102 will be described in detail with reference to the flowchart shown in FIG. First, it is determined whether or not the REQ1 bit of the request register 103 is 1 (# 201). If the REQ1 bit is 1 (Y in # 201), the value of the DMA_CH bit of the activation channel register 105 is set to 1 (# 202), and the END1, END2, END3, and END4 bits of the end register 104 are set. The bit is set to 0 (# 203), and when the END1 bit becomes 1 (Y of # 204), the process proceeds to # 208 described later.
[0026]
On the other hand, if the REQ1 bit is not 1 (N of # 201), it is determined whether the END1 bit of the end register 104 is 1 (# 205). If the END1 bit is 1 (Y in # 205), the value of the DMA_CH bit of the activation channel register 105 is set to 0 (# 206), and the END1 bit is set to 0 (# 207). Move to. On the other hand, if the END1 bit is not 1 (N in # 205), the process directly proceeds to # 208.
[0027]
In # 208, it is determined whether or not the REQ2 bit of the request register 103 is 1. If the REQ2 bit is 1 (Y in # 208), the value of the DMA_CH bit of the activation channel register 105 is set to 2 (# 209), and the END1, END2, END3 and END4 bits of the end register 104 are set. The bit is set to 0 (# 210), and when the END2 bit becomes 1 (Y of # 211), the process proceeds to # 215 described later.
[0028]
On the other hand, if the REQ2 bit is not 1 (N of # 208), it is determined whether the END2 bit of the end register 104 is 1 (# 212). If the END2 bit is 1 (Y of # 212), the value of the DMA_CH bit of the activation channel register 105 is set to 0 (# 213), and the END2 bit is set to 0 (# 214). Move to. On the other hand, if the END2 bit is not 1 (N in # 212), the process directly proceeds to # 215.
[0029]
In # 215, it is determined whether or not the REQ3 bit of the request register 103 is 1. If the REQ3 bit is 1 (Y of # 215), the value of the DMA_CH bit of the activation channel register 105 is set to 3 (# 216), and the END1, END2, END3 and END4 bits of the end register 104 are set. The bit is set to 0 (# 217), and when the END3 bit becomes 1 (Y of # 218), the process proceeds to # 222 described later.
[0030]
On the other hand, if the REQ3 bit is not 1 (N of # 215), it is determined whether the END3 bit of the end register 104 is 1 (# 219). If the END3 bit is 1 (Y of # 219), the value of the DMA_CH bit of the activation channel register 105 is set to 0 (# 220), and the END3 bit is set to 0 (# 221). Move to. On the other hand, if the END3 bit is not 1 (N of # 219), the process directly proceeds to # 222.
[0031]
In # 222, it is determined whether or not the REQ4 bit of the request register 103 is 1. If the REQ4 bit is 1 (Y of # 222), the value of the DMA_CH bit of the activation channel register 105 is set to 4 (# 223), and the END1, END2, END3 and END4 bits of the end register 104 are set. The bit is set to 0 (# 224), and when the END4 bit becomes 1 (Y of # 225), the process proceeds to # 201 described above.
[0032]
On the other hand, if the REQ4 bit is not 1 (N of # 222), it is determined whether or not the END4 bit of the end register 104 is 1 (# 226). If the END4 bit is 1 (Y of # 226), the value of the DMA_CH bit of the activation channel register 105 is set to 0 (# 227), and the END4 bit is set to 0 (# 228). Shift to # 201. On the other hand, if the END3 bit is not 1 (N of # 219), the process directly proceeds to # 201.
[0033]
When the power is turned on, the registers are initialized, and the REQ1, REQ2, REQ3, and REQ4 bits of the request register 103 are set to 0, and the END1, END2, END3, and END4 bits of the end register 104 are set to 0. The value of the DMA_CH bit of the activation channel register 105 is set to 0.
[0034]
In each of the DMA channels 2-1, 2-2, 2-3, and 2-4, the DMA execution sequencer 201 controls the CTL register 203, the SRC counter 209, the DST counter 210, and the CYC counter 212 under the control of the arbitration circuit 1. , A CUR_SET register 214, an ACC counter 225, and a register (not shown) in the register controller 202 to execute a DMA transfer.
[0035]
The register controller 202, based on the instruction from the DMA execution sequencer 201, and the contents of the CTL register 203, CYC counter 212, TRN counter 213, CUR_SET register 214, ACC counter 225, and its own register, It controls the operations of the DST counter 210, TMP_CYC register 211, CYC counter 212, TRN counter 213, CUR_SET register 214, and ACC counter 225, and rewrites internal registers.
[0036]
Information necessary for executing the DMA transfer is written by the CPU into the CTL register 203, the SRC register 204, the DST register 205, the CYC register 206, the TRN register 207, and the SET register 208. Specifically, information for controlling DMA transfer is written in the CTL register 203. In the SRC register 204, the head address of the data transfer source area (the area from which data is read) is written. In the DST register 205, the head address of the data transfer destination area (data write area) is written.
[0037]
The CYC register 206 is written with a value corresponding to the number of cycles in one DMA transfer. A value corresponding to the number of times of performing the DMA transfer is written in the TRN register 207. In the SET register 208, other information relating to the DMA transfer (such as the size of data to be transferred in one cycle, and whether or not the transfer source address and the transfer destination address are updated every cycle) are written.
[0038]
Note that a CR bit is prepared in the SET register 208, and the CPU uses this CR bit to indicate data indicating how many cycles of continuous DMA transfer to this DMA channel are permitted (specifically, The number of permitted cycles-1) is written. The CUR_SET register 214 and the RLD_SET register 219 also have CR bits.
[0039]
The SRC counter 209 is a counter for storing the address of the transfer source and updating as necessary. The DST counter 210 is a counter for storing the address of the transfer destination and updating it as necessary. The TMP_CYC register 211 is a register for storing the number of cycles to be performed in one DMA transfer. The CYC counter 212 is a counter for measuring the number of cycles performed in one DMA transfer. The TRN counter 213 is a counter for measuring the number of times the DMA transfer has been performed. The CUR_SET register 214 is a register for storing information written in the SET register 208. The ACC counter 225 is a counter for measuring the number of cycles continuously performed by the DMA channel.
[0040]
Here, in the DMA controller of the present embodiment, as described later, there is a mode (reload mode) in which information necessary for executing the DMA transfer is DMA-transferred from the RAM 400 to itself. When the CPU executes the DMA transfer using the reload mode, as shown in an example in FIG. 5, for each DMA transfer to be executed, information necessary for the DMA transfer to be executed next to the DMA transfer is provided. The written start address in the RAM 400 and information necessary for the DMA transfer (information indicating the start address of the transfer source, information indicating the start address of the transfer destination, the number of cycles performed in one DMA transfer) , Information indicating the number of times of DMA transfer, other information, and control information) are written in a continuous area of the RAM 400. FIG. 5 shows a case where two DMA transfers are set.
[0041]
The RLD_SRC register 215 is for the CPU to write the first address in the RAM 400 in which information necessary for DMA transfer is written. RLD_DST register 216, RLD_CYC register 217, RLD_TRN register 218, and RLD_SET register 219 store information necessary for DMA transfer from RAM 400 to a group of DMA channel registers (SRC register 204, DST register 205, CYC register 206, TRN register 207). , And information necessary for DMA transfer are written in the SET register 208).
[0042]
The multiplexer 220 selects one of the data held in the SRC register 204 and the data held in the RLD_SRC register 215 in accordance with an instruction from the DMA execution sequencer 201. The data selected by the multiplexer 220 is given to the SRC counter 209.
[0043]
The multiplexer 221 selects one of the data held in the DST register 205 and the data held in the RLD_DST register 216 in accordance with an instruction from the DMA execution sequencer 201. The data selected by the multiplexer 221 is provided to the DST counter 210.
[0044]
The multiplexer 222 selects one of the data held in the CYC register 206 and the data held in the RLD_CYC register 217 in accordance with an instruction from the DMA execution sequencer 201. The data selected by the multiplexer 222 is given to the TMP_CYC register 211 and the CYC counter 212. Incidentally, the data held in the TMP_CYC register 211 is also given to the CYC counter 212.
[0045]
The multiplexer 223 selects one of the data held in the TRN register 207 and the data held in the RLD_TRN register 218 in accordance with an instruction from the DMA execution sequencer 201. The data selected by the multiplexer 223 is given to the TRN counter 213.
[0046]
The multiplexer 224 selects one of the data held in the TRN register 208 and the data held in the RLD_TRN register 219 in accordance with an instruction from the DMA execution sequencer 201. The data selected by the multiplexer 224 is given to the CUR_SET register 214 and the ACC counter 225. The ACC counter 225 receives only the data of the CR bit from the data selected by the multiplexer 224. The ACC counter 225 is also provided with CR bit data of the data held in the CUR_SET register 214.
[0047]
The operation of the DMA execution sequencer 201 of the DMA channel will be described in detail with reference to the flowcharts shown in FIGS. First, it is determined whether or not the ENB bit of the CTL register 203 is 1 (# 301). If the ENB bit is 1 (Y in # 301), the process proceeds to # 302.
[0048]
When the CPU finishes the setting of the DMA transfer for the channel that is not being used, that is, the CPU stores the DMA transfer in the CTL register 203, SRC register 204, DST register 205, CYC register 206, TRN register 207, and SET register 208. When information necessary for transfer is written, the ENB bit of the CTL register 203 is set to 1.
[0049]
In # 302, it is determined whether the RESUM bit of the CTL register 203 is 1, the MOD1 bit is 1, the MOD0 bit is 0, and the EOP_O bit of the register in the register controller 202 is 1. If the determination result in # 302 is affirmative (Y in # 302), the process proceeds to # 301 described above, while if negative (N in # 302), the process proceeds to # 303.
[0050]
Note that the CPU suspends the DMA transfer by setting the ENB bit of the CTL register 203 to 0, and then resumes the DMA transfer by setting the ENB bit to 1 before resetting the RESUM bit of the CTL register 203. Is set to 1.
[0051]
In # 303, it is determined whether the S / W_START bit of the CTL register 203 is 1 and both the MOD1 bit and the MOD0 bit are 1. If the determination result in # 303 is affirmative (Y in # 303), the reload bit of its own register is set to 1 (# 304), and thereafter, the process proceeds to # 306. On the other hand, if the determination result in # 303 is negative (N in # 303), the reload bit is set to 0 (# 305), and thereafter, the process proceeds to # 306.
[0052]
Note that the selection in the multiplexers 220, 221, 222, 223, and 224 is switched according to the reload bit. Specifically, when the reload bit is 0, the multiplexers 220, 221, 222, 223, and 224 are held in the SRC register 204, the DST register 205, the CYC register 206, the TRN register 207, and the SET register 208, respectively. When the data is selected and the reload bit is 1, the data held in the RLD_SRC register 215, RLD_DST register 216, RLD_CYC register 217, RLD_TRN register 218, and RLD_SET register 219 are selected.
[0053]
In step # 306, the register controller 202 is notified of the transition from the idle state to the load & wait state. After finishing # 306, it is determined whether or not the ENB bit of the CTL register 203 is 1 (# 307). If the ENB bit is 1 (Y in # 307), the process proceeds to # 308, while if the ENB bit is not 1 (N in # 307), the process proceeds to # 301.
[0054]
In # 308, it is determined whether or not the start signal from the arbitration circuit 1 is asserted. If the start signal has been asserted (Y in # 308), the process proceeds to # 310 described later, while if the start signal has not been asserted (N in # 308), the process proceeds to # 309.
[0055]
In # 309, it is determined whether the S / W_START bit of the CTL register 203 is “1”. If the S / W_START bit is 1 (Y in # 309), the process proceeds to # 310 described later, while if the S / W_START bit is not 1 (N in # 309), the process proceeds to # 307 described above.
[0056]
In # 310, data is read from the address corresponding to the value of the SRC counter 209 into its own buffer. After completing # 310, it is determined whether or not the wait signal from the arbitration circuit 1 is asserted (# 311). If the wait signal is not asserted (N of # 311), the process proceeds to # 312.
[0057]
In step # 312, the register controller 202 is notified of the transition from the read state to the write state. After finishing # 312, the data read in # 310 is written to the address corresponding to the value of the DST counter 210 (# 313). Next, it is determined whether or not the wait signal has been asserted (# 314). If the wait signal has not been asserted (N of # 314), the process proceeds to # 315.
[0058]
In # 315, it is determined whether or not the EOP_O bit of the register in the register controller 202 is “1”. If the EOP_O bit is 1 (Y of # 315), it notifies the arbitration circuit 1 that the DMA transfer has been completed (# 316). On the other hand, if the EOP_O bit is not 1 (N in # 315), the process proceeds to # 331 described later.
[0059]
After finishing # 316, it is determined whether or not the CEPE bit of the CTL register 203 is 1 (# 317). If the CEPE bit is 1 (Y in # 317), the CPU is notified of the end of the DMA transfer using an interrupt signal (# 318), and thereafter, the process proceeds to # 319. On the other hand, if the CEPE bit is not 1 (N of # 317), the process proceeds to # 319 without performing # 318.
[0060]
In # 319, it is determined whether both the MOD1 bit and the MOD0 bit of the CTL register 203 are 0. If the determination result in # 319 is affirmative (Y in # 319), the ENB bit of the CTL register 203 is set to 0 (# 320), and the register controller 202 is notified of the transition from the write state to the idle state. (# 321). After the completion of step # 321, the process proceeds to step # 301. On the other hand, if the determination result in # 319 is negative (N in # 319), the process proceeds to # 322.
[0061]
In # 322, it is determined whether both the MOD1 bit and the MOD0 bit of the CTL register 203 are “1”. If the determination result in # 322 is affirmative (Y in # 322), the process proceeds to # 323, while if the determination result in # 322 is negative (N in # 322), the process proceeds to # 326 described later. I do.
[0062]
In # 323, the reload bit of its own register is inverted. After finishing # 323, it is determined whether or not the reload bit is 1 (# 324). If the reload bit is 1 (Y in # 324), the S / W_START bit of the CTL register 203 is set to 1 (# 325), and thereafter, the process proceeds to # 329 described later. On the other hand, if the reload bit is not 1 (N of # 324), the process proceeds to # 329 described below without performing # 325.
[0063]
When the determination result in # 322 is negative (N in # 322), in # 326, the reload bit of its own register is set to 0. After finishing # 326, it is determined whether the MOD1 bit of the CTL register 203 is 1 and the MOD0 bit is 0 (# 327).
[0064]
If the determination result in # 327 is affirmative (Y in # 327), both the MOD1 bit and the MOD0 bit are set to 0 (# 328), and thereafter, the process proceeds to # 329. On the other hand, if the determination result in # 327 is negative (N in # 327), the process proceeds to # 329 without performing # 328.
[0065]
In # 329, the value of the CEPE bit of the CTL register 203 is updated with the value of the NEPE bit of the CTL register 203. After the end of the step # 329, the register controller 202 is notified of the transition from the write state to the load & wait state (# 330). After the end of # 330, the process proceeds to # 307 described above.
[0066]
When the result of the determination in # 315 is negative (N in # 315), in # 331, it is determined whether or not an underflow has occurred in the CYC counter 212. If an underflow has occurred in the CYC counter 212 (Y in # 331), the arbitration circuit 1 is notified that DMA transfer has been performed for the specified number of cycles (# 332). After step # 332, the process proceeds to step # 330. On the other hand, if an underflow has not occurred in the CYC counter 212 (N in # 331), the flow shifts to # 333.
[0067]
In # 333, it is determined whether or not an underflow has occurred in the ACC counter 225. If an underflow has occurred in the ACC counter 225 (Y of # 333), the arbitration circuit 1 is notified that DMA transfer has been performed continuously for the permitted number of cycles (# 334). After step # 334, the process proceeds to step # 330. On the other hand, if an underflow has not occurred in the ACC counter 225 (N in # 333), the register controller 202 is notified of the transition from the write state to the read state (# 335). After the end of # 335, the flow shifts to # 307 described above.
[0068]
The operation of the register controller 202 will be described with reference to the flowcharts shown in FIGS. The register controller 202 monitors the notification of the state transition from the DMA execution sequencer 201 (# 401, # 405, # 413, and # 416).
[0069]
First, a case will be described in which a notification that a transition from the idle state to the load & wait state is received from the DMA execution sequencer 201. At this time, the determination result in # 401 becomes positive (Y in # 401), and it is determined whether the EOP_O bit of its own register is 1 or the RESUM bit of the CTL register 203 is 0 (# 402). ).
[0070]
If the determination result in # 402 is affirmative (Y in # 402), the data of the SRC counter 209 is the data supplied from the multiplexer 220, and the data of the DST counter 210 is the data supplied from the multiplexer 221 and the TMP_CYC register 211 and The data of the CYC counter 212 is updated with the data supplied from the multiplexer 222, the data of the TRN counter 213 is updated with the data supplied from the multiplexer 223, and the data of the CUR_SET register 214 and the ACC counter 225 are updated with the data supplied from the multiplexer 224 ( Along with # 403), the EOP_O bit of its own register is set to 0 (# 404).
[0071]
Next, a case will be described in which a notification of transition from the read state to the write state is received from the DMA execution sequencer 201. At this time, the determination result in # 405 becomes positive (Y in # 405), and it is determined whether the DSDIR bit of the CUR_SET register 214 is 1 (# 406).
[0072]
If the DSDIR bit is 1 (Y in # 406), the value of the SRC counter 209 is incremented by 1 (# 407), and thereafter, the process proceeds to # 408. On the other hand, if the DSDIR bit is not 1 (N in # 406), the process proceeds to # 408 without performing # 407.
[0073]
In # 408, the values of the CYC counter 212 and the ACC counter 225 are decremented by one. After finishing # 408, it is determined whether or not an underflow has occurred in the CYC counter 212 (# 409). If an underflow has occurred in the CYC counter 212 (Y in # 409), it is determined whether the value of the TRN counter 213 is 0 (# 410).
[0074]
If the value of the TRN counter 213 is not 0 (N in # 410), the value of the TRN counter 213 is decremented by 1 (# 411). On the other hand, if the value of the TRN counter 213 is 0 (Y in # 410), the EOP_O bit of its own register is set to 1 (# 412).
[0075]
Next, a case will be described in which a notification that transition from the write state to the idle state or a notification that transition from the write state to the read state is received from the sequencer 201. At this time, the determination result in # 413 becomes affirmative (Y in # 413), and it is determined whether or not the DDDIR bit of the CUR_SET register 214 is 1 (# 414). If the DDDIR bit is 1 (Y in # 414), the value of the DST counter 210 is incremented by 1 (# 415).
[0076]
Next, a case will be described in which a notification of transition from the write state to the load & wait state is received from the DMA execution sequencer 201. At this time, the determination result in # 416 becomes affirmative (Y in # 416), and it is determined whether or not the EOP_O bit of its own register is 1 (# 417).
[0077]
If the EOP_O bit is 1 (Y in # 417), the above-described steps # 403 and # 404 are performed. On the other hand, if the EOP_O bit is not 1 (N in # 417), it is determined whether an underflow has occurred in the CYC counter 212 (# 418).
[0078]
If an underflow has occurred in the CYC counter 212 (Y in # 418), the value of the CYC counter 212 is updated with the value of the TMP_CYC register 211 (# 419), and the value of the ACC counter 225 is read from the CR of the CUR_SET register 214. Update with the value indicated by the bit (# 420). After the completion of step # 420, the process proceeds to step # 414. On the other hand, if an underflow has not occurred in the CYC counter 212 (N in # 418), the process proceeds to # 421.
[0079]
In # 421, it is determined whether an underflow has occurred in the ACC counter 225 (# 421). If an underflow has occurred in the ACC counter 225 (Y in # 421), the process proceeds to # 420 described above. On the other hand, if the underflow has not occurred in the ACC counter 225 (N in # 421), the process proceeds to # 414 described above.
[0080]
Operations of the DMA start control unit 101 and the channel determination sequencer 102 of the arbitration circuit 1 described above, and the DMA execution sequencer 201 and the register controller 202 of each of the DMA channels 2-1, 2-2, 2-3, and 2-4. As a result, among the DMA channels for which DMA transfer is requested, the DMA channel with the highest priority performs DMA transfer, but every time one service execution unit continuously performs DMA transfer for the permitted number of cycles, the The service execution means has the lowest priority.
[0081]
In each of the DMA channels 2-1, 2-2, 2-3, and 2-4, the number of DMA transfer cycles that can be continuously performed is determined by the value of the CR bit of the CUR_SET register 214 (specifically, the number of cycles). , The value of the CR bit of the CUR_SET register 214 becomes +1), so that the CPU determines the number of DMA transfer cycles that one DMA channel can continuously perform in each of the DMA channels 2-1, 2-2, 2-3. , 2-4. By setting the number of cycles in which a certain DMA channel can continuously perform DMA transfer to be larger than that of another DMA channel, the DMA transfer can be preferentially executed by that DMA channel.
[0082]
Therefore, it is possible to preferentially perform the DMA transfer on an arbitrary DMA channel while avoiding the problem that the DMA transfer is exclusively performed by the specific DMA channel.
[0083]
For example, in the DMA channel 2-1, the value of the CYC counter 212 is 2, the value of the TRN counter 213 is 0, the value of the CR bit of the CUR_SET register 214 is 1, and in the DMA channel 2-2, the value of the CYC counter 212 is Is 4, the value of the TRN counter 213 is 0, the value of the CR bit of the CUR_SET register 214 is 2, and in the DMA channel 2-3, the value of the CYC counter 212 is 0, the value of the TRN counter 213 is 0, and the CUR_SET register 214 Is 0, the value of the CYC counter 212 is 0, the value of the TRN counter 213 is 0, and the value of the CR bit of the CUR_SET register 214 is 0 in the DMA channel 2-4. As shown in the figure, the input signals DMA_REQ1, DMA_REQ2, DMA_REQ 3, when DMA_REQ4 has changed, DMA channels ACT performing DMA transfer. CH changes as shown in FIG.
[0084]
In FIG. 10, T indicates a period of one cycle, and CH1, CH2, CH3, and CH4 indicate DMA channels 2-1, 2-2, 2-3, and 2-4, respectively. NON indicates that none of the DMA channels 2-1, 2-2, 2-3, and 2-4 are performing DMA transfer. FIG. 10 shows a case where it is assumed that the right to use the system bus 300 cannot be withdrawn between t1 and t2 in FIG.
[0085]
In each of the DMA channels 2-1, 2-2, 2-3, and 2-4, when starting the DMA transfer, a group of setting registers (SRC register 204, DST register 205, CYC register 206, TRN register 207, And the value of the SET register 208 is written into the operation register group (SRC counter 209, DST counter 210, TMP_CYC register 211, CYC counter 212, TRN counter 213, CUR_SET register 214, and ACC counter 225), and DMA transfer is performed based on the value of the register group.
[0086]
Therefore, by writing the information necessary for the DMA transfer to the setting register group, the setting of the DMA transfer can be performed even for the DMA channel in use. As a result, when a certain task attempts to perform a DMA transfer, even if all DMA channels are in use, there is a possibility that the DMA transfer can be set without waiting for the end of the DMA transfer. Waste of processing time of the CPU due to switching or the like can be reduced.
[0087]
The operation differs according to the MOD1 bit and the MOD0 bit of the CTL register 203 as follows. At the end of the DMA transfer, if both the MOD1 bit and the MOD0 bit are set to 0, an idle state (a state in which DMA transfer is prohibited) is set (hereinafter, referred to as "normal mode").
[0088]
If the MOD1 bit is set to 0 and the MOD0 bit is set to 1 at the end of the DMA transfer, the load and wait state (the value of the operation register group is updated with the value of the setting register group and the DMA transfer is performed) (Waiting for a request), so that the next DMA transfer is started without the intervention of the CPU (hereinafter, referred to as “auto-repeat mode”).
[0089]
If the MOD1 bit is set to 1 and the MOD0 bit is set to 0 at the end of the DMA transfer, both the MOD1 bit and the MOD0 bit are set to 0 and then the load and wait state is entered. , The next DMA transfer is started. When the DMA transfer is completed, the system enters an idle state (hereinafter referred to as “auto-start mode”).
[0090]
Therefore, the CPU sets the DMA transfer to the normal mode when the DMA transfer is set to the DMA channel not being used, the auto repeat mode when the set DMA transfer is to be repeatedly performed, and the CPU to the used DMA channel. On the other hand, when the DMA transfer is set, the MOD1 bit and the MOD0 bit of the CTL register 203 may be rewritten so that the operation mode of the DMA channel is switched to the auto start mode.
[0091]
When the DMA transfer becomes executable (when the ENB bit of the CTL register 203 is set to 1), the S / W_START bit of the CTL register 203 is 1, and the MOD1 and MOD0 bits are both 1. The information necessary for DMA transfer of the DMA transfer from the RAM 400 to the setting register group is stored in a reload register group (RLD_SRC register 215, RLD_DST register 216, RLD_CYC register 217, RLD_TRN register 218, and RLD_SET register). After writing in the operation register group from step 219), DMA transfer is performed based on the value of the operation register group, so that information necessary for DMA transfer is DMA-transferred from the RAM 400 to the setting register group. Thereafter, while both the MOD1 bit and the MOD0 bit are 1, information necessary for DMA transfer is DMA-transferred from the RAM 400 to the setting register group, and an operation is performed based on information DMA-transferred from the RAM 400 to the setting register group. The operation of performing the DMA transfer is performed alternately (hereinafter, referred to as “reload mode”).
[0092]
In this reload mode, in order to execute all desired DMA transfers, information necessary for each DMA transfer is written into the RAM 400 as shown in FIG. The / W_START bit is set to 1, the MOD1 bit and the MOD0 bit are both set to 1, and the first address (20000000H in FIG. 5) of the RAM 400 in which information on the first DMA transfer is stored is set in the RLD_SRC register. After writing to the H.215, the ENB bit of the CTL register 203 may be set to 1, and a plurality of DMA transfers can be set at once.
[0093]
Therefore, when the CPU wants to set a plurality of DMA transfers for the DMA channel, the CPU can use the reload mode to reduce the processing time for setting the DMA transfer.
[0094]
If the CEPE bit of the CTL register 203 is 0 when the DMA transfer ends, the CPU does not perform an interrupt for notifying that the DMA transfer has ended. Therefore, when the CPU sets the CEPE bit to 0 when the next DMA transfer is set, the CPU does not receive an interrupt from the DMA controller even if the immediately preceding DMA transfer is completed. There is no meaningless interrupt from the controller, and more time can be spent on other processing.
[0095]
When the CPU has the right to use the system bus, the CPU can switch the operation mode of the DMA channel and the presence or absence of an interrupt at the end of the DMA transfer at any time by rewriting the value of the CTL register 203. It can easily respond to changes in the situation.
[0096]
In addition, assuming that the value set in the CYC register 206 is p and the value set in the TRN register 207 is q, every time a DMA transfer is requested, (p + 1) cycles of DMA transfer are performed. It is in a standby state until a DMA transfer request is generated. Then, when the DMA transfer is performed in response to the (q + 1) th DMA transfer request, the operation ends. That is, (p + 1) cycles of DMA transfer are performed (q + 1) times.
[0097]
Therefore, when the CPU wants to repeat the A-cycle DMA transfer only B times, the CPU only has to perform the operation of setting the value of the CYC register 206 to A-1 and the value of the TRN register to B-1 only once. As a result, the load on the CPU is reduced, and accordingly, a decrease in system performance can be suppressed.
[0098]
【The invention's effect】
As described above, according to the data processing control device of the present invention, the service execution unit having the highest priority among the service execution units requested to execute the service can start the execution of the service. Each time one service execution unit executes the service continuously by the permitted amount, the service execution unit has the lowest priority and the service amount that one service execution unit can execute continuously Can be set arbitrarily for each service execution means, so that the problem that a specific service execution means exclusively executes a service is avoided, and any service execution means is preferentially executed by a service. Will be able to do it.
[Brief description of the drawings]
FIG. 1 is a block diagram of a DMA controller according to an embodiment of the present invention.
FIG. 2 is a diagram showing a circuit configuration of each DMA channel in FIG.
FIG. 3 is a flowchart for explaining an operation of a DMA activation control unit in FIG. 1;
FIG. 4 is a flowchart for explaining the operation of the channel determination sequencer in FIG. 1;
FIG. 5 is a diagram for describing contents written to a RAM by a CPU when a DMA transfer is performed using a reload mode.
FIG. 6 is a flowchart for explaining the operation of the DMA execution sequencer in FIG. 2;
FIG. 7 is a flowchart for explaining the operation of the DMA execution sequencer in FIG. 2;
FIG. 8 is a flowchart for explaining the operation of the register controller in FIG. 2;
FIG. 9 is a flowchart for explaining the operation of the register controller in FIG. 2;
FIG. 10 is a diagram showing an example of a state in which a DMA channel performing a DMA transfer changes in the DMA controller of the embodiment.
FIG. 11 is a diagram showing how the dominance order of each channel is updated when one channel continuously performs a service by an allowed amount.
[Explanation of symbols]
1 Arbitration circuit
2-1, 2-2, 2-3, 2-4 DMA channels
101 DMA activation control unit
102 Channel decision sequencer
103 Request register
104 End register
105 Start channel register
201 PLC
202 Register controller
203 CTL register
204 SRC register
205 DST register
206 CYC register
207 TRN register
208 SET Register
209 SRC counter
210 DSR counter
211 TMP_CYC register
212 CYC counter
213 TRN counter
214 CUR_SET register
215 RLD_SRC register
216 RLD_DST register
217 RLD_CYC register
218 RLD_TRN register
219 RLD_SET register
220, 221, 222, 223, 224 multiplexer
225 ACC counter
300 system bus
400 RAM

Claims

A data processing control device that causes a plurality of service execution units that each execute a predetermined service to execute a service alternatively,
Control means for controlling a service execution means having the highest priority among the service execution means requested to execute the service to execute the service;
Priority update means for updating the priority of each service execution means so that each service execution means continuously executes the service by the permitted amount, so that the priority of the service execution means becomes lowest;
Storage means for writing, for each service execution means, data indicating how much continuous service execution is permitted on one channel;
A data processing control device comprising: