JP2004118016A - 上下配線間の短絡を矯正したアレイ基板、及び、その製造方法 - Google Patents

Abstract

【課題】平面表示装置用のアレイ基板及びその製造方法において、走査線と信号線との間に生じた短絡について、原因となる異物等の種類や寸法・形状に拘わらず、確実にリペアを行うことができるものを提供する。
【解決手段】層間短絡部９ないし９’の検出後、レーザーＣＶＤによる第１及び第２バイパス配線６１，６２と、レーザーカットによる断線部６５，６６，６７とを設ける。第１バイパス配線６１は、信号線３１−１の一方の側の部分３１ａから走査線１１−１を越えて、近傍のＴＦＴ７−１の個所を通り、該ＴＦＴ７−１に接続する画素電極５−１の縁部まで至る。また、第２バイパス配線６２は、信号線３１−１の他方の部分３１ｂと、該画素電極５−１とを、これらが隣接する個所にて最短距離で接続する。すなわち、隣接する一の画素電極５−１を用いたバイパス配線経路を設ける。なお、他の画素電極５−２の隅に予め切り欠き５１を設けて置く。
【選択図】　図１

Description

【０００１】
【発明の属する技術分野】
本発明は、液晶表示装置に代表される平面表示装置等に用いられるアレイ基板及びその製造方法に関する。特には、画素領域での上下配線間の短絡を矯正（リペア）したアレイ基板及びその製造方法に関する。
【０００２】
【従来の技術】
近年、液晶表示装置等の平面表示装置は、薄型、軽量、低消費電力の特徴を生かして、パーソナル・コンピュータ、ワードプロセッサあるいはＴＶ等の表示装置として、更に投射型の表示装置として各種分野で利用されている。
【０００３】
中でも、各画素電極にスイッチ素子が電気的に接続されて成るアクティブマトリクス型表示装置は、隣接画素間でクロストークのない良好な表示画像を実現できることから、盛んに研究・開発が行われている。
【０００４】
以下に、光透過型のアクティブマトリクス型液晶表示装置を例にとり、その構成について簡単に説明する。
【０００５】
一般に、アクティブマトリクス型液晶表示装置は、マトリクスアレイ基板（以下アレイ基板と呼ぶ）と対向基板とが所定の間隔をなすよう近接配置され、この間隔中に、両基板の表層に設けられた配向膜を介して液晶層が保持されて成っている。
【０００６】
アレイ基板においては、ガラス等の透明絶縁基板上に、上層の金属配線パターンとして例えば複数本の信号線と、下層の金属配線パターンとして例えば複数本の走査線とが絶縁膜を介して格子状に配置され、格子の各マス目に相当する領域にＩＴＯ（Ｉｎｄｉｕｍ−Ｔｉｎ−Ｏｘｉｄｅ）等の透明導電材料からなる画素電極が配される。そして、格子の各交点部分には、各画素電極を制御するスイッチング素子が配されている。スイッチング素子が薄膜トランジスタ（以下、ＴＦＴと略称する。）である場合には、ＴＦＴのゲート電極は走査線に、ドレイン電極は信号線にそれぞれ電気的に接続され、さらにソース電極は画素電極に電気的に接続されている。
【０００７】
対向基板は、ガラス等の透明絶縁基板上にＩＴＯ等から成る対向電極が配置され、またカラー表示を実現するのであればカラーフィルタ層が配置されて構成されている。
【０００８】
このようなアクティブマトリクス液晶表示装置の製造コストを低減する上で、アレイ基板製造のための工程数が多く、そのためアレイ基板のコスト比率が高い。
【０００９】
そこで、特開平９−１６００７６号（特願平８−２６０５７２号）においては、画素電極を最上層に配置し、これに伴い信号線、ソース、ドレイン電極と共に、半導体被膜等を同一のマスクパターンに基づいて一括してパターニングを行った後、ソース電極と画素電極とを接続するソース電極用コンタクトホールの作製と共に、信号線や走査線の接続端を露出するための外周部コンタクトホールの作製を同時に行うことが提案されている。
【００１０】
一方、上記のようなアレイ基板を製造する工程において、上層の配線パターンと下層の配線パターンとが交差または重複する個所で、これらの間の絶縁膜の欠陥や非絶縁性の異物の存在により、上下の配線パターン間で層間ショート（層間短絡、または層間リーク）が生じることがあった。
【００１１】
このような層間ショートが生じると、画像表示性能を著しく損なう。特には、走査線と信号線とが交差部で短絡すると、線状に連続する表示欠陥を生成することとなり、それだけ製品として出荷不能な不良品の比率を増大させ、結果的にコスト増加の要因となる。
【００１２】
そのため、このような層間ショートの発生を抑制すべく製造工程管理を徹底することにより、異物の低減と、絶縁膜及び金属膜の欠陥の低減とを図っていた。
【００１３】
ところが、それでもなお、ある程度の率の層間ショートの発生は避けられず、層間ショートが検査工程で発見されたアレイ基板については不良品として廃棄処理していた。このように廃棄処理する分だけ、アレイ基板の製造コストが増大し、生産効率が低下していた。
【００１４】
特に、大型かつ高精細の平面表示装置に用いるアレイ基板にあっては、層間ショート発生による製造歩留まりへの影響が大きく問題となっていた。
【００１５】
そこで、本件発明者は、次のようなリペア方法を提案している（特開２００１−７７１９８（特願平１１−２４５５０８））。上層側の配線（例えば信号線）と下層側の配線（例えば走査線）との交点（立体交差部）で層間ショートが生じた場合、該交点の個所を上層側の配線から分離する一対の断線部をレーザーカットにより設ける。そして、該上層側配線を、該交点の個所を挟む両側の部分の間で導通させるべく、コの字状バイパス配線をレーザーＣＶＤにより設ける。
【００１６】
【特許文献１】特開２００１−７７１９８号公報
【００１７】
【発明が解決しようとする課題】
しかし、このようなリペア方法を行った場合に、リペアが不成功になる場合があった。特には、コの字状バイパス配線による電気的接続が充分に行われない場合があった。
【００１８】
本件発明者は、この原因について鋭意検討した結果、異物が信号線と走査線との交点部に残存することが多く、比較的寸法の大きい異物により、バイパス配線の形成が阻害される場合があるということを知るに至った。
【００１９】
ある寸法以上の異物が残存すると、レーザーＣＶＤによるバイパス配線の形成が、異物の一部を横切るように行われる。この横切る個所で、レーザーＣＶＤによる導電層の形成が充分に行われなかったり、異物の縁のところで、バイパス配線に段切れによる断線が生じることがあった。
【００２０】
そこで、まず、残存する異物を予めレーザー照射により除去することについて検討した。ところが、残存する異物を除去する際に、下層側にある走査線に断線が生じる場合があった。また、異物が残存していた個所の周囲に、走査線と信号線との新たなショートを生成してしまうこともあった。
【００２１】
本発明は、上記問題点に鑑みなされたものであり、平面表示装置用のアレイ基板及びその製造方法において走査線と信号線との間に生じた短絡について、短絡個所の状態に拘わらず、特には層間短絡の原因となる異物の種類や寸法・形状に拘わらず、確実にリペアを行うことができるものを提供する。
【００２２】
【課題を解決するための手段】
本発明のアレイ基板は複数の走査線と、第１絶縁膜を介してこの走査線に略直交して配列される複数の信号線と、これら走査線及び信号線がなす各交点の近傍にそれぞれ配置され一の端子が前記信号線に電気的に接続されるスイッチング素子と、これら走査線、信号線及びスイッチング素子を含む積層配線パターンを被覆する第２絶縁膜と、この第２絶縁膜上にて前記各交点にそれぞれ対応してマトリクス状に配列される画素電極と、前記第２絶縁膜を貫き前記スイッチング素子の他の端子を前記画素電極に導通させる画素電極用コンタクトホールとを備えた平面表示装置用のアレイ基板において、一の前記走査線と一の前記信号線との間にて、これらの交差部またはこれらに係る前記スイッチング素子の電極間で生じた層間短絡部と、前記一の走査線及び前記一の信号線のうちの一の配線を、前記交差部と、この両側の第１及び第２配線部分に分離する一対の配線断線部と、前記交差部の近傍にて、前記一の走査線または前記一の信号線から分岐されて一の前記スイッチング素子の電極をなす部分を、該一の走査線または一の信号線から分離する電極分岐用断線部と、前記第１配線部分から、前記交差部の近傍、及び前記一のスイッチング素子のチャネル部を迂回して延び、これにより、該スイッチング素子に電気的に接続された一の前記画素電極の上面に接触して導通する第１バイパス配線と、前記第２配線部から、これに隣接する、前記一の画素電極へと延び、該一の画素電極の上面に接触して導通する第２バイパス配線とを備えることを特徴とする。
【００２３】
上記構成により、走査線と信号線との層間短絡が生じた場合に、短絡個所の状態に拘わらず、特には層間短絡の原因となる異物の種類や寸法・形状に拘わらず、確実にリペアを行うことができる。
【００２４】
好ましくは、前記第１バイパス配線と他の前記画素電極との導通を防止すべく、該他の画素電極の隅部が除去されている。
【００２５】
このような構成であると、リペア配線用に用いるもの以外の画素電極が交点部に近接したところにまで張り出している場合にも、該画素電極との短絡を充分に防止しつつ、充分に幅の広いバイパス配線を配置することができる。
【００２６】
本発明のアレイ基板の製造方法は、複数の走査線と、この走査線に略直交して配列される複数の信号線と、これら走査線及び信号線がなす各交点にそれぞれ対応するようにマトリクス状に配列される画素電極と、前記各交点の近傍にそれぞれ設けられ前記信号線から前記画素電極への信号入力を行なうスイッチング素子とを備えた平面表示装置用のアレイ基板を製造する方法であって、一連の成膜及びパターニングにより、前記走査線、前記信号線、前記画素電極及び前記スイッチング素子を完成させる成膜・パターニング工程と、この成膜・パターニング工程の後に、一の前記走査線と一の前記信号線との間にて、これらの交差部またはこれらに係る前記スイッチング素子の電極間で生じた層間短絡部を検出する工程と、前記一の走査線及び前記一の信号線のうちの一の配線を、前記交差部と、この両側の第１及び第２配線部分に分離する一対の配線断線部を、レーザー照射により設ける工程と、一端が前記第１配線部分に導通され、ここから前記交差部の近傍、及び前記スイッチング素子のチャネル部を迂回して延び、他端は、該スイッチング素子に電気的に接続された一の前記画素電極の上面に接触して導通する第１バイパス配線を、レーザーＣＶＤにより設ける工程と、一端が前記第２配線部分に導通され、ここから、これに隣接する、前記一の画素電極へと延び、該一の画素電極の上面に接触して導通する第２バイパス配線を、同様にレーザーＣＶＤにより設ける工程とを備えたことを特徴とする。
【００２７】
【発明の実施の形態】
実施例のアレイ基板及びその製造方法について、図１〜４を用いて説明する。以下において、逆スタガ型の非結晶シリコン（ａ−Ｓｉ）ＴＦＴを各画素のスイッチング素子とした、ノーマリホワイトモードの透過型液晶表示装置用のアレイ基板を例にとり説明する。また、比較的寸法の大きい異物により走査線と信号線との交点に層間短絡が生じた場合の矯正（リペア）を例にとり説明する。
【００２８】
図１は、リペア個所を含む画素ドット全体を模式的に示す、アレイ基板１０の部分平面図であり、図２は、リペア個所を模式的に示す積層断面（図１のＩＩ−ＩＩ断面）斜視図である。また、図３の部分断面図には、ＴＦＴ近傍（図１のＩＩＩ−ＩＩＩ断面）の積層構造を示す。
【００２９】
図示の例で、交点短絡部９は、走査線１１−１と信号線３１−１とがなす一の交点（立体交差部）に非絶縁性の異物８が、突き刺さったように配置されて生じたものである。交点短絡部９が一対の断線部６５，６６により該信号線の他の配線部分３１ａ及び３１ｂからそれぞれ分離されている。また、このように分離された配線部分３１ａ及び３１ｂは、それぞれ第１及び第２バイパス配線６１，６２を通じて一の画素電極５−１に電気的に接続されることで、互いに導通されている。すなわち、一の画素電極５−１と第１及び第２バイパス配線６１，６２とからなるバイパス配線経路により互いに導通されている。
【００３０】
なお、交点短絡部９の近傍では、ゲート電極１２をなす、走査線１１の延在部が、付け根のところで断線部６７により分離されている。これは、次の理由による。アレイ基板の電気的な検査結果、一の信号線３１−１と一の走査線１１−１との短絡が検出された場合、これらの交差部で短絡しているとは限らず、これら配線にそれぞれ接続するドレイン電極３２とゲート電極１２との間で短絡している可能性もある。このようなＴＦＴ７の電極１２，３２間の短絡である場合には、ゲート電極１２部分を走査線１１から分離することにより、ゲート・ドレイン電極間短絡部９’を走査線１１から分離しなければならないのである。
【００３１】
実施例のアレイ基板１０においては、ガラス基板１８上に複数の走査線１１（ゲート電極線）と、複数の信号線３１（ドレイン電極線、データ配線）とがゲート絶縁膜１５（図１及び３）を介して互いに直交するように配列される。また、画素電極５が、これら走査線１１及び信号線３１がなす各交点に対応して、これら走査線１１及び信号線３１により画される各画素ドット開口の略全体を覆うように、マトリクス状に配列される。また、走査線１１及び信号線３１がなす各交点の付近には、走査線１１に印加される走査パルスにしたがい信号線３１から画素電極５への信号入力をスイッチングするためのＴＦＴ７が配置されている。
【００３２】
アレイ基板１０には、下層から順に、▲１▼モリブデン−タングステン合金（ＭｏＷ）膜またはアルミニウム（Ａｌ）系金属膜等からなる、走査線１１及びＴＦＴ７のゲート電極１２を含む第１導電層のパターンと、▲２▼酸化シリコン層及び窒化シリコン層からなるゲート絶縁膜１５と、▲３▼アルミニウム（Ａｌ）系金属膜等からなる、信号線３１、及びＴＦＴ７のソース及びドレイン電極３３，３２を含む第２導電層のパターンと、▲４▼窒化シリコン膜等からなる層間絶縁膜４と、▲５▼ＩＴＯ等の透明導電材料からなる、画素電極５を含む第３導電層のパターンとが重ね合わされて配されている。画素電極５は、層間絶縁膜４を貫くコンタクトホール４３を通じてＴＦＴ７のソース電極３３に電気的に接続されている（図３）。
【００３３】
したがって、液晶配向膜（不図示）を除けば、画素電極５がアレイ基板１０の最上層に位置する。
【００３４】
ＴＦＴ７は、図３に示す例において、走査線１１の枝状の延在部をゲート電極１２とするチャネルストッパー型である。このゲート電極１２を覆う個所に、ゲート絶縁膜１５を介して、アモルファスシリコン（ａ−Ｓｉ：Ｈ）等の半導体活性層３４が配置される。この半導体活性層３４の上には、略中央のチャネル部７１にチャネル保護膜２が配置され、チャネル部以外にリンドープアモルファスシリコン（ｎ^＋ａ−Ｓｉ：Ｈ）等からなるオーミックコンタクト層３９が積層配置される。さらにこの上には、ソース電極３３及びドレイン電極３２が配置される。
【００３５】
アレイ基板上の、信号線、走査線、ＴＦＴ及び画素電極等を形成する成膜及びパターニングの工程は、例えば、特開平９−１６００７６号や特開２０００−２６７５９５号に提案された製造方法にしたがい、信号線を含む配線層パターンとＴＦＴの半導体層のパターンとを一括してパターニングすることにより、少ないパターニング工程でもって効率的に行うことができる。
【００３６】
実施例のアレイ基板において、リペア部分は、詳しくは下記のように構成される。図１〜２に模式的に示すように、交点短絡部９は、寸法の大きい異物３を介して走査線１１−１と信号線３１−１とが短絡された個所である。
【００３７】
信号線３１−１には、交点短絡部９を挟む個所に、断線部６５，６６が設けられ、これにより、交点短絡部９を挟む、信号線３１−１の各配線部分３１ａ及び３１ｂが、交点短絡部９及びこれに導通する走査線１１−１から電気的に分離されている。
【００３８】
交点短絡部９の近傍には、信号線３１−１の一方の配線部分３１ａの端部から延びる第１バイパス配線６１が設けられており、近傍のＴＦＴ７−１を介して該交点短絡部９に隣接する画素電極５−１の縁部にまで延びている。この第１バイパス配線６１は、該交点短絡部９を避け、さらに、近傍のＴＦＴ７のドレイン電極３２及びチャネル部７１を避けて迂回する形の幅広の折れ線状である。図示の例では、略くの字状ないしＬ字状であり、先端部が、ＴＦＴ７−１のチャネル部７１から一定の距離を保ちつつ、画素電極５−１の隅部に達している。
【００３９】
第１バイパス配線６１は、配線部分３１ａの端部を露出するコンタクトホール４１を介して、該配線部分３１ａに電気的に接続しており、画素電極５−１には、直接覆って接触することにより電気的に接続している。
【００４０】
一方、第２バイパス配線６２は、信号線３１−１の他方の配線部分３１ｂが、上記画素電極５−１の縁に沿って延びる個所に、短い直線状に設けられる。第２バイパス配線６２も、同様に、配線部分３１ｂの上面を露出させるコンタクトホール４２を介して該配線部分に電気的に接続されるとともに、上記画素電極５−１の縁部を直接被覆することにより該画素電極５−１に電気的に接続されている。
【００４１】
なお、第１バイパス配線６１を設けるにあたり、あらかじめ、配線部分３１ａの端部の近傍で、隣の画素電極５−２の隅部を除去して切り欠き５１を設けている。第１バイパス配線６１と画素電極５−２との電気的に接触を避けるためである。
【００４２】
リペア個所をこのように構成することにより、層間短絡部（交点短絡部９または電極間短絡部９’）をなす異物８の寸法が大きい場合にも、第１及び第２バイパス配線６１，６２を、該異物８から充分に距離を置いて配置することができるため、異物８による断線等の悪影響を受けることがない。
【００４３】
また、第１及び第２バイパス配線６１，６２は、画素パターンにもよるが、かなり幅広に設けることができる。そのため、特には、第１バイパス配線６１走査線３１等の縁にかかる個所で段切れを生じるのを充分に防止することができる。また、配線抵抗を低い状態で安定させることができる。バイパス配線経路が、第１及び第２バイパス配線６１，６２とともに透明導電層からなる画素電極５−１により構成されるが、この画素電極５−１の部分は「配線幅」が極めて広く、また、この部分の実質的な「配線長」が短いことから、充分に低抵抗となっている。
【００４４】
次ぎに、図１及び図４を用いて、リペア部分の製造工程、及びリペア部分のさらに詳細な構成について説明する。
【００４５】
アレイ基板の検査工程により、走査線１１−１と信号線３１−１との間の交点短絡部９が生じていることが判明したならば、例えばＸ−Ｙ可動載置台及び顕微鏡装置を用いて交点短絡部９の位置が正確に特定されるとともに、異物８による断線がどうかの判定が行われる。
【００４６】
異物８による層間短絡である場合には、さらに異物８の概略寸法についても特定された後、配向膜の形成前に、以下の（１）〜（４）の工程が行われる。
【００４７】
（１）　画素電極の切り欠き５１の形成（図４（ｂ））
交点短絡部９の近傍のＴＦＴ７−１が、２つの画素電極５−１，５−２と信号線３１−１とに囲まれる個所に配置されるが、これら画素電極５−１，５−２のうち該ＴＦＴ７−１に接続されない方の画素電極５−２には、交点短絡部９に沿った隅部が除去されて切り欠き５１が形成される。
【００４８】
切り欠き５１は、レーザーを照射することにより、すなわち、レーザー蒸散加工法（Ｚａｐｐｉｎｇ法）により、画素電極５を構成するＩＴＯ膜を、画素電極５−２の隅部で除去して設ける。図示（図１及び図４（ｂ））の例では、正方形に近い矩形状に切り欠き５１が形成される。
【００４９】
（２）　断線部６５，６６，６７の形成（図４（ｂ））
交点短絡部９の両側で、信号線３１−１に一対の断線部６５，６６を設けることにより、交点短絡部９と、他の信号線部分３ａ，３ｂとを切り離す。詳しくは、異物８による交点短絡部９と、コンタクトホール４１との間の適当な個所で、レーザー蒸散加工法（Ｚａｐｐｉｎｇ法）により、信号線３１をなす金属膜及びこれを覆う被覆絶縁膜４が除去されて信号線断線部６５，６６が形成される。
【００５０】
信号線断線部６５，６６は、異物８の縁から離間され、かつ、少なくとも走査線１及びバイパスの領域に掛からないように配置される。そのため、信号線断線部６５，６６を形成する際に走査線１１やバイパス配線６１，６２を損なうことがない。
【００５１】
さらに、ゲート・ドレイン電極間の電極間短絡部９’が形成された場合に対応して、ゲート電極１２の付け根部分を切断する断線部を同様に作成する。
【００５２】
（３）　コンタクトホール４１，４２の形成（図４（ｃ））
また、交点短絡部９の両側にある、信号線３１−１の配線部分３１ａ，３１ｂに、これらの上面を露出させる第１及び第２コンタクトホール４１，４２をそれぞれ設ける。第１コンタクトホール４１は、近傍のＴＦＴ７−１から遠い側で、交点短絡部９に対して、異物８の影響を受けるおそれがない程度に離れた位置に設けられる。これに対して第２コンタクトホール４２は、交点短絡部９から、近傍のＴＦＴ７−１のそばを通り過ぎた個所、すなわち、近傍のＴＦＴ７−１に近接し、かつ２つの画素電極５−１及び５−３に挟まれた個所に設けられている。
【００５３】
これら第１及び第２コンタクトホール４１，４２は、所定個所にレーザー光を照射して、該個所の絶縁膜４を除去する同様のレーザー蒸散加工法（Ｚａｐｐｉｎｇ法）で除去することにより行う。
【００５４】
（４）　バイパス配線６１，６２の形成（図４（ｃ））
次ぎに、レーザーＣＶＤを用いる局部的な金属層の堆積により、第１コンタクトホール４１から、切り欠き５１内の領域、及び近傍のＴＦＴ７−１の個所を通って、該ＴＦＴ７−１に接続した画素電極５−１の縁部にまで至る折れ線状の第１バイパス配線６１を設ける。
【００５５】
図示の例で、第１バイパス配線６１は、まず、第１コンタクトホール４１から切り欠き５１中を、走査線１１の方向、すなわち信号線３１−１に略直角の方向から、接続用の画素電極５−１の側へと傾斜した向きに、直線状に延びている。ここで、第１バイパス配線６１は、画素電極５の切り欠きの縁５１ａから、リーク電流の発生を充分に防止するのに必要な間隔だけ離されている。また、この間隔は、バックライト光の漏れを充分に防止するよう、リーク電流防止のための必要最小限の間隔とされている。
【００５６】
第１バイパス配線６１は、次ぎに、該切り欠き５１中で、直角よりわずかに大きい内角をなして折れ曲がった後、走査線１１を越えて、近傍ＴＦＴ７−１のソース電極３１を覆う個所にまで直線状に延びて、画素電極５−１におけるソース電極３１を覆う縁部の上面にまで延びている。図示の例では、信号線方向からわずかに傾斜して延びており、先端部に進むにつれてわずかに信号線３１−１から離れる。
【００５７】
一方、第２バイパス配線６２は、第２コンタクトホール４２から、やはり信号線３１−１に略直角に、直線状に延びて、画素電極５−１の縁部を覆っている。
【００５８】
このようにして、金属層からなる第１及び第２バイパス配線６１，６２と、これらに電気的に接続された一の画素電極５−１とにより、信号線３−１には、交点短絡部９の一方の側から他方の側へと、交点短絡部９近傍を大きく迂回して延びる一つのバイパス配線経路が形成される。ここで、第１及び第２バイパス配線６１，６２は、交点短絡部９から電極間短絡部９’に至る個所の両側において、信号線３１−１と画素電極５−１とをそれぞれ接続するための最低限の距離に設けることができる。
【００５９】
したがって、交点短絡部９ないし電極間短絡部９’を大きく迂回しつつも、レーザーＣＶＤによる配線長の合計は、一つのコの字状バイパス配線を設ける場合に比べて長くなるわけでない。すなわち、層間短絡の状態や異物の寸法に拘わらず、レーザーＣＶＤのための処理時間をほぼ一定にすることができる。
【００６０】
本実施例では異物８の除去を行っていない。しかし、層間短絡の原因となる異物８は、通常、安定であって、液晶層に悪影響を与える物質が染み出すことがない。そのため、異物８が突き刺さったままであっても、一般には、リペア後に何ら問題を引き起こさない。
【００６１】
以下に、レーザーＣＶＤ及びレーザー照射の条件についての具体例を挙げる。
【００６２】
レーザーＣＶＤによる導電層の堆積には、レーザー光源として、Ｎｄ^＋３：ＹＡＧレーザー装置を用い、この第３高調波（３４９ｎｍ）を使用した。
【００６３】
バイパス配線６１，６２の作成の際には、タングステン（Ｗ）を局部的に堆積させるように、ソースガスとしてタングステン含有カルボニル化合物、例えばＷ（ＣＯ）_６を用いた他、キャリアガスとしてアルゴンガス（Ａｒ）を用いた。また、例えば、連続発振のレーザー光であって、最大平均出力が１００ｍＷ（２ｋＨｚ）以上であるものを用い、配線幅が約１０μｍ、膜厚が約０．３μｍの配線層が堆積されるようにした。信号線３１の幅は約５μｍである。
【００６４】
上記具体例のようにタングステン含有カルボニル化合物を用いるならば、レーザー光による分解・堆積効率が高く、成膜安定性が優れるので、好ましい。しかし、クロムカルボニル等の他のソースガスも場合により使用可能である。したがって、バイパス配線６をクロム（Ｃｒ）その他の金属により形成することもできる。一方、キャリアガスとしては、不活性であるアルゴンガスが好ましいが、窒素ガス等も使用可能である。
【００６５】
バイパス配線６１，６２の幅は、レーザー光のスリット幅やエネルギーレベルを調整して、例えば３〜２５μｍの範囲から適宜選択することができる。また、膜厚が例えば１．０μｍ以下の範囲から適宜選択することができる。
【００６６】
一方、画素電極５を構成するＩＴＯ膜を除去して切り欠き５１を設けるためには、例えば、上記と同様のレーザー装置を用い超音波Ｑスイッチ素子により変調されてパルス状に発振するレーザー光であって、レーザー発振器直後のエネルギーレベルが０．４〜０．６ｍＪ（１〜１０Ｈｚ）の範囲内であるものを用いる。
【００６７】
また、コンタクトホール４１，４２の形成のためのレーザーによる絶縁膜４の除去の際には、例えば、同様のレーザー光であって、最大出力エネルギーが０．６ｍＪ／パルスを越えるものを用いる。
【００６８】
このように、レーザーＣＶＤによるバイパス配線６の形成と、レーザーによる切り欠き５１及びコンタクトホール４１，４２の形成とを、同一のレーザー装置でもって、効率よく行うことができる。
【００６９】
バイパス配線６１，６２の形成のためのレーザーＣＶＤの際には、画素電極５に近接した個所に配線を形成するため、画素電極がＩＴＯ等からなる透明電極である場合に、ＹＡＧレーザーまたはＹＬＦレーザーの第３高調波といった紫外線領域のレーザー光を用いるのが好ましい。しかし、画素電極がアルミニウム系金属等の金属膜からなる反射型電極である場合には、ＹＡＧレーザーまたはＹＬＦレーザーの第２高調波を用いることができる。
【００７０】
レーザー光の光源としては、上記具体例のようなＹＡＧレーザー、またはＹＬＦレーザーを用いるのが、上記範囲のエネルギーレベルを容易に得られることから好ましい。しかし、場合によっては炭酸ガスレーザーその他のレーザーを使用することも可能である。
【００７１】
以上に説明した実施例によると、レーザーＣＶＤによるバイパス配線６１，６２を、異物８、及び交点短絡部９または電極間短絡部９’から充分に距離を置いて設けることができる。そのため、バイパス配線６１，６２に、異物８等に起因する段切れや導電層形成不良個所が生じることなく、成功率及び信頼性の高いリペアを行うことができる。
【００７２】
しかも、レーザーカットやレーザーＣＶＤによる配線形成の長さ寸法、一つのコの字状バイパス配線を設ける場合（特開２００１−７７１９８（特願平１１−２４５５０８））と差がないため、リペアのための処理時間はほぼ一定である。
【００７３】
また、バイパス配線６１，６２の幅についての制約が少なく、一般的な画素パターンでは信号線等に比べてもかなり幅広に形成することができる。幅広とすることで、走査線の両縁等での段切れのおそれも充分に小さくすることができ、それ以外の個所でも配線の信頼性を高くし、配線抵抗を低い値で安定させることができる。
【００７４】
なお、上記のようなリペアにより、信号線３１−１に沿った線状の非表示領域（線欠）が、一つの点欠陥に変換される。信号線３１−１の接続に用いた画素電極５−１には、信号線からの電圧が常時印加されることとなったためである。
【００７５】
上記リペア方法によると、走査線と信号線との層間短絡をリペアするにあたり、成膜、露光等のパターニング工程を行う必要や、リペア用の予備配線を設けておく必要がなく、また、異物による断線の場合にも必ずしも異物を除去する必要がない。そのため、リペアのための工程に起因して、新たな不良や不具合を発生させるおそれがなく、また、周縁部非表示領域の幅を増加させたり画素開口率その他に悪影響を与えることもない。
【００７６】
特には、異物に起因する断線の場合、異物の種類や性状及び寸法形状に拘わらず、リペア用の配線に段切れ等の不良が生じることなく、簡便で低コストの方法により確実にリペアを行うことができる。
【００７７】
上記実施例により、層間短絡による欠陥が検出された不良品のアレイ基板から、充分に正常に動作するアレイ基板を確実に得ることができるため、アレイ基板の製品歩留まりを向上することができる。しかも、ほとんど最小限の工程負担及び装置負担により確実にリペアを行うことができるため、アレイ基板の製造効率を向上させるとともに、アレイ基板の製造コストを全体として低減することができる。また、不良品を廃棄するための工程及びコスト負担を低減することともなる。
【００７８】
上記実施例においては、信号線が比較的寸法の大きい異物により短絡が生じた場合のリペアについてだけ説明したが、そのような異物により層間短絡が生じたかどうかについての判定の後、そうでないと判断した場合には、レーザーＣＶＤにより一つのコの字状配線のみによりパイパス配線経路を設けることもできる。また、寸法の大きい異物による層間短絡以外の層間短絡についても、上記と同様、層間短絡部から迂回する、かなり幅広のバイパス配線経路によるリペアを行うことができる。この場合、リペア工程が若干複雑になるものの、段切れ等の不良の発生のおそれをより少なくして線欠陥をより確実にリペアすることができる。
【００７９】
上記実施例によると、リペアを施した信号線３１−１の電気抵抗について、他の信号線３１とほぼ同程度に保つことができる。したがって、駆動周波数が高くなった場合にも書き込み不足等の不良が生じるのを防ぐことができる。
【００８０】
上記実施例では、切り欠き５１を矩形状に設け、第１バイパス配線６１が、この領域内で略直角に折れ曲がる形状に設定されているので、レーザー照射スポットの位置合わせが容易となっている。しかし、第１バイパス配線６１は、滑らかな曲線からなる湾曲状または略Ｓ字状等であっても良く、また、場合によっては、１本の直線状であっても良い。
【００８１】
なお、画素電極を信号線に短絡するためのリペア回路が設けられている場合には、場合により、第２バイパス配線６２を省略することも可能である。しかし、コンタクト部の抵抗の問題から、通常は、レーザーＣＶＤ等によって第２バイパス配線６２を設けるべきである。
【００８２】
上記実施例においては、信号線が走査線の上層側に設けられる場合について説明したが、ＴＦＴがトップゲート型であって走査線が信号線よりも上層に設けられている場合にも全く同様である。
【００８３】
また、上記実施例においては、ＴＦＴのゲート電極が走査線からの枝状延在部からなるものとして説明したが、走査線そのものによりゲート電極が形成されている場合、すなわち、２つの画素ドット開口にまたがるようにＴＦＴが設けられている場合にも、ＴＦＴの近傍を経て一方のバイパス配線が配置されることに変わりがない。但し、この場合、ゲート電極を走査線から分離することは困難であるため、信号線から枝状に延びてドレイン電極をなす部分の付け根をレーザーにより切断する。
【００８４】
さらに、第１バイパス配線がＴＦＴの配置個所の一部をかすめるように延びているのでも良い。例えば、走査線から枝状に延びるゲート電極１２の付け根部分のみをかすめるように延びていても良い。また、場合によっては、ＴＦＴの配置個所から逸れて、走査線を越えるものであっても良い。
【００８５】
上記実施例においては、信号線が層間絶縁膜により覆われるとして説明したが、信号線が画素電極とともに一つの絶縁膜上に配置されていても良い。この場合には、断線部の両側で信号線を露出させるコンタクトホールを設ける必要がない。また、層間絶縁膜を介して、金属層からなる信号線とＩＴＯ膜からなる冗長配線とが重ね合わされる構造であって、異物により冗長配線もが断線している場合に、冗長配線の部分同士をバイパス配線経路により接続するのであっても良い。
【００８６】
上記実施例においては、アモルファスシリコン（ａ−Ｓｉ）ＴＦＴタイプのアレイ基板について説明したが、多結晶シリコン（ｐ−Ｓｉ）ＴＦＴタイプ等のアレイ基板であっても同様である。この場合、例えば、特開２０００−３３０４８４や特開２００１−３３９０７０に記載の方法により作成したアレイ基板について、上記と同様の方法によりリペアを行うことができる。
【００８７】
【発明の効果】
走査線と信号線との層間短絡が生じた場合に、短絡個所の状態に拘わらず、特には層間短絡の原因となる異物の種類や寸法・形状に拘わらず、確実にリペアを行うことができる。
【図面の簡単な説明】
【図１】リペア個所の構造を模式的に示す、実施例のアレイ基板の要部平面図である。
【図２】リペア個所の構造を模式的に示す、実施例のアレイ基板の要部の積層断面斜視図である。
【図３】ＴＦＴ近傍の構造を示す積層断面図である。
【図４】アレイ基板のリペアの工程を説明するための部分平面図による模式的な工程図である。
【符号の説明】
３１　信号線
４１，４２　レーザー照射により作成したコンタクトホール
５　画素電極
５１　レーザー照射による画素電極の切り欠き
６１　レーザーＣＶＤによる第１バイパス配線
６２　レーザーＣＶＤによる第２バイパス配線
６５，６６　レーザーカットによる断線部
８　非絶縁性の異物
９　層間短絡部（交点での短絡）
９’　電極間短絡部（ゲート電極とドレイン電極との短絡）

Claims (7)

1. 複数の走査線と、第１絶縁膜を介してこの走査線に略直交して配列される複数の信号線と、これら走査線及び信号線がなす各交点の近傍にそれぞれ配置され一の端子が前記信号線に電気的に接続されるスイッチング素子と、これら走査線、信号線及びスイッチング素子を含む積層配線パターンを被覆する第２絶縁膜と、この第２絶縁膜上にて前記各交点にそれぞれ対応してマトリクス状に配列される画素電極と、前記第２絶縁膜を貫き前記スイッチング素子の他の端子を前記画素電極に導通させる画素電極用コンタクトホールとを備えた平面表示装置用のアレイ基板において、
   一の前記走査線と一の前記信号線との間にて、これらの交差部またはこれらに係る前記スイッチング素子の電極間で生じた層間短絡部と、
   前記一の走査線及び前記一の信号線のうちの一の配線を、前記交差部と、この両側の第１及び第２配線部分に分離する一対の配線断線部と、
   前記交差部の近傍にて、前記一の走査線または前記一の信号線から分岐されて一の前記スイッチング素子の電極をなす部分を、該一の走査線または一の信号線から分離する電極分岐用断線部と、
   前記第１配線部分から、前記交差部の近傍、及び前記一のスイッチング素子のチャネル部を迂回して延び、これにより、該スイッチング素子に電気的に接続された一の前記画素電極の上面に接触して導通する第１バイパス配線と、
   前記第２配線部から、これに隣接する、前記一の画素電極へと延び、該一の画素電極の上面に接触して導通する第２バイパス配線とを備えることを特徴とするアレイ基板。
2. 前記第１バイパス配線と他の前記画素電極との導通を防止すべく、該他の画素電極の隅部が除去されたことを特徴とする請求項１記載のアレイ基板。
3. 複数の走査線と、この走査線に略直交して配列される複数の信号線と、これら走査線及び信号線がなす各交点にそれぞれ対応するようにマトリクス状に配列される画素電極と、前記各交点の近傍にそれぞれ設けられ前記信号線から前記画素電極への信号入力を行なうスイッチング素子とを備えた平面表示装置用のアレイ基板を製造する方法であって、
   一連の成膜及びパターニングにより、前記走査線、前記信号線、前記画素電極及び前記スイッチング素子を完成させる成膜・パターニング工程と、
   この成膜・パターニング工程の後に、一の前記走査線と一の前記信号線との間にて、これらの交差部またはこれらに係る前記スイッチング素子の電極間で生じた層間短絡部を検出する工程と、
   前記一の走査線及び前記一の信号線のうちの一の配線を、前記交差部と、この両側の第１及び第２配線部分に分離する一対の配線断線部を、レーザー照射により設ける工程と、
   一端が前記第１配線部分に導通され、ここから前記交差部の近傍、及び前記スイッチング素子のチャネル部を迂回して延び、他端は、該スイッチング素子に電気的に接続された一の前記画素電極の上面に接触して導通する第１バイパス配線を、レーザーＣＶＤにより設ける工程と、
   一端が前記第２配線部分に導通され、ここから、これに隣接する、前記一の画素電極へと延び、該一の画素電極の上面に接触して導通する第２バイパス配線を、同様にレーザーＣＶＤにより設ける工程とを備えたことを特徴とするアレイ基板の製造方法。
4. 複数の走査線と、第１絶縁膜を介してこの走査線に略直交して配列される複数の信号線と、これら走査線及び信号線がなす各交点の近傍にそれぞれ配置され一の端子が前記信号線に電気的に接続されるスイッチング素子と、これら走査線、信号線及びスイッチング素子を含む積層配線パターンを形成する一連の工程と、
   これらを被覆する第２絶縁膜を形成する工程と、
   この第２絶縁膜上に、前記各交点にそれぞれ対応してマトリクス状に画素電極を設ける工程と、
   前記第２絶縁膜を貫き前記スイッチング素子の他の端子を前記画素電極に導通させる画素電極用コンタクトホールを設ける工程とを備えた平面表示装置用のアレイ基板の製造方法において、
   一の前記走査線と一の前記信号線との間にて、これらの交差部またはこれらに係る前記スイッチング素子の電極間で生じた層間短絡部を検出する工程と、
   前記一の走査線及び前記一の信号線のうちの一の配線を、前記交差部と、この両側の第１及び第２配線部分に分離する一対の配線断線部を、レーザー照射により設ける工程と、
   前記交差部の近傍で前記第１配線部分の上面を露出させる第１コンタクトホールを、レーザー照射により設ける工程と、
   前記交差部の近傍にある一の前記スイッチング素子に電気的に接続された一の前記画素電極の縁に沿った個所にて前記第２配線部分の上面を露出させる第２コンタクトホールを、同様にレーザー照射により設ける工程と、
   前記第１コンタクトホールから前記交差部の近傍、及び前記スイッチング素子のチャネル部を迂回して延び、先端が前記一の画素電極の上面に接触して導通する第１バイパス配線を、レーザーＣＶＤにより設ける工程と、
   前記第２コンタクトホールから前記一の画素電極へと延び、該一の画素電極の上面に接触して導通する第２バイパス配線を、同様にレーザーＣＶＤにより設ける工程とを備えたことを特徴とするアレイ基板の製造方法。
5. 前記交差部の近傍にて、前記一の走査線または前記一の信号線から分岐されて一の前記スイッチング素子の電極をなす部分を、該一の走査線または一の信号線から分離する電極分岐用断線部を、同様にレーザー照射により設けることを特徴とする請求項３または４記載のアレイ基板の製造方法。
6. 前記第１バイパス配線と他の前記画素電極との導通を防止すべく、該他の画素電極の隅部がレーザー照射により除去されたことを特徴とする請求項３〜５のいずれかに記載のアレイ基板の製造方法。
7. 前記層間短絡部が、ある寸法以上の異物の介在による短絡部であると判定した場合に、前記第１及び第２バイパス配線を設ける工程を行い、
   その他の短絡部であると判定した場合には、前記交差部を避けて配置され両端が前記交差部の両側で前記一の配線に導通される一のバイパス配線を設けることを特徴とする請求項３または４に記載のアレイ基板の製造方法。

Images