【０００１】
【発明の属する技術分野】
本発明は、半導体チップの構造に係り、特にＣＳＰ（チップスケールパッケージ）と呼称される半導体チップやＢＧＡ（ボールグリッドアレイ）と呼称される半導体チップなど、フリップチップ方式による実装が可能な半導体チップにおける外部接続端子の配列に関する。
【０００２】
【従来の技術】
従来より、例えば携帯電話、デジタルカメラ、ノートパソコン又はＰＤＡ等の電子機器の小型化と多機能化とに対応するため、これらの電子機器に搭載される半導体チップとしてＣＳＰやＢＧＡなどを用い、これらの半導体チップを回路基板にフリップチップ方式で実装する技術が提案されている。
【０００３】
ＣＳＰ及びＢＧＡは、半導体素子領域内を含む主面上に複数個のボンディングパッドを分散配置し、各ボンディングパッドごとに外部接続用の金属ボールや金属バンプを設けた半導体チップであって、半導体素子領域内を含む主面上にボンディングパッドを分散配置するので、半導体素子領域の周辺部分にのみ複数個のボンディングパッドを配置する場合に比べて、より小型の半導体チップにより多数のボンディングパッドを配置することができ、電子機器の小型化と多機能化とに対応することができる。また、半導体素子領域の周辺部分にのみ複数個のボンディングパッドを配置する場合に比べて、ボンディングパッドの配列ピッチを大きくすることができるので、回路基板に対する半導体チップの実装をより容易かつ確実に行うことができる。
【０００４】
図６に、従来より知られているこの種の半導体チップにおけるボンディングパッドの配列例を示す。この図から明らかなように、本例の半導体チップ１００においては、主面１０１の平面形状がほぼ正方形に形成されており、主面１０１の縦辺１０１ａ及びこれと直交する横辺１０１ｂに沿って、合計６４個のボンディングパッド１０２がそれぞれ等しいピッチｐで配列されている（例えば、特許文献１，２，３参照。）。
【０００５】
本例の半導体チップ１００は、主面１０１上にボンディングパッド１０２が均等に配列されているので、外部接続用の金属ボールや金属バンプを介して回路基板上に実装したとき、実装に伴う外部ひずみが金属ボールや金属バンプそれに主面１０１に作用しにくく、実装時の接続安定性及び耐久性に優れる。
【０００６】
【特許文献１】
特開平４−３７３１３１号公報
【０００７】
【特許文献２】
特開平５−２１８０４２号公報
【０００８】
【特許文献３】
特開平８−１０２４６６号公報
【０００９】
【発明が解決しようとする課題】
ところで、前例のような電子装置は、ますます小型化されかつ多機能化される傾向にあるので、これに伴い、これらの電子装置に実装される半導体チップにも、より一層の小型化と多端子化とが要求されている。
【００１０】
しかるに、ＣＳＰやＢＧＡ等の半導体チップは、半導体チップの主面１０１上に絶縁層を形成し、当該絶縁層上に所要の配列でボンディングパッド１０２を形成すると共に、半導体チップの主面１０１に形成された入出力端子とボンディングパッド１０２とを電気的に接続するための再配線層を形成してなるので、半導体チップがより小型化又は多端子化された場合には、図６に例示したように主面１０１上にボンディングパッド１０２を均一に分散配置すると、再配線層の引き回しがスペース的に困難になり、再配線層が細くなって導体抵抗が増大したり、再配線層の線間距離が小さくなって信号のクロストークが増加するといった不都合を生じやすくなる。
【００１１】
特に、入出力端子が主面１０１の周辺部分に配列された半導体チップを用いた場合には、主面１０１の外周部分において再配線層の引き回し密度が高くなるため、かかる不都合が顕著になる。
【００１２】
本発明は、かかる知見に基づいてなされたものであり、その目的は、小型にして端子数が多く、かつ動作特性に優れた半導体チップを提供することにある。
【００１３】
【課題を解決するための手段】
本発明は、前記の目的を達成するため、半導体素子領域及び入出力端子を有する主面上に絶縁層を介して複数個のボンディングパッドが形成され、前記入出力端子と前記ボンディングパッドとが前記絶縁層上に再配線された再配線層を介して電気的に接続された半導体チップにおいて、前記主面上の内周部分に配置された前記ボンディングパッドの配列ピッチよりも前記主面上の外周部分に配置された前記ボンディングパッドの配列ピッチの方を大きくするという構成にした。
【００１４】
このように、主面上の内周部分に配置されたボンディングパッドの配列ピッチよりも主面上の外周部分に配置されたボンディングパッドの配列ピッチの方を大きくすると、入出力端子が主面の周辺部分に配列された半導体チップを用いた場合にも、主面の外周部分における再配線層の引き回し密度の上昇を抑制することができるので、半導体チップの小型化及び多端子化を図りつつ、導体抵抗の抑制及びクロストークの抑制を図ることができる。
【００１５】
また、本発明は、前記構成の半導体チップにおいて、前記主面上の内周部分に複数個のボンディングパッドを前記主面の縦辺に沿う方向及び横辺に沿う方向に複数列ずつ配置すると共に、前記主面上の外周部分に複数個のボンディングパッドを前記主面の縦辺及び横辺に沿って複数列配置し、前記主面上の内周部分に配置されたボンディングパッドの配列ピッチよりも前記主面上の外周部分に配置されたボンディングパッドの配列ピッチの方を大きくし、かつ、前記主面上の外周部分に配置された一のボンディングパッド列に含まれる一のボンディングパッドと当該一のボンディングパッド列に隣接する他のボンディングパッド列に含まれる他のボンディングパッドであって前記一のボンディングパッドと最も近接して配置されるボンディングパッドとの間隔を前記主面上の内周部分に配置されたボンディングパッドの配列ピッチよりも大きくするという構成にした。
【００１６】
このように、主面上の外周部分に配置された一のボンディングパッド列に含まれる一のボンディングパッドと当該一のボンディングパッド列に隣接する他のボンディングパッド列に含まれる他のボンディングパッドであって前記一のボンディングパッドと最も近接して配置されるボンディングパッドとの間隔を主面上の内周部分に配置されたボンディングパッドの配列ピッチよりも大きくすると、再配線層を主面の縦辺及び横辺に対して傾斜した方向に引き回すことができるので、隣接するボンディングパッド列間における各ボンディングパッドの配列を相互にずらさない場合に比べて再配線層の引き回しを容易化することができ、半導体チップの小型化及び多端子化を図りつつ、導体抵抗の抑制及びクロストークの抑制を図ることができる。
【００１７】
また、本発明は、前記構成の半導体チップにおいて、前記ボンディングパッドに外部接続用の金属ボール又は金属バンプを設けるという構成にした。
【００１８】
このように、ボンディングパッド上に外部接続用の金属ボール又は金属バンプを設けると、フリップチップ方式による実装が可能になるので、回路基板に対する半導体チップの実装を容易化することができる。
【００１９】
また、本発明は、前記構成の半導体チップにおいて、前記入出力端子が前記半導体素子領域の周辺部分に一列に配置されているという構成にした。
【００２０】
現在のところ、最も多く使用されている半導体チップは、ワイヤボンディング用の半導体チップであって、入出力端子が半導体素子領域の周辺部分に一列に配置されている。したがって、この種の半導体チップの基になる完成ウエハを利用してボンディングパッドが再配線された半導体チップを製造すると、特殊な半導体チップの基になる完成ウエハを利用して同種の半導体チップを製造する場合に比べて、所望の半導体チップの製造コストを低減することができる。
【００２１】
また、本発明は、前記構成の半導体チップにおいて、前記入出力端子が前記半導体素子領域の周辺部分及び内周部分に分散して配置されているという構成にした。
【００２２】
このように、入出力端子が半導体素子領域の周辺部分及び内周部分に分散して配置されている半導体チップの基になる完成ウエハを利用すると、入出力端子とボンディングパッドとをつなぐ再配線の配線長を短くすることができるので、再配線による信号の干渉や浮遊容量の増加を防止することができて、ボンディングパッドが再配線された半導体チップの動特性を改善することができる。
【００２３】
【発明の実施の形態】
以下、本発明に係る半導体チップの一実施形態例を、図１乃至図４に基づいて説明する。図１は実施形態例に係る半導体チップのボンディングパッド形成面側から見た平面図、図２は実施形態例に係る半導体チップの要部拡大平面図、図３は実施形態例に係る半導体チップの断面図、図４は回路基板に取り付けられた実施形態例に係る半導体チップの断面図である。
【００２４】
図１に示すように、本例の半導体チップ１Ａは、主面１の平面形状がほぼ正方形に形成されており、当該主面１には、例えば電源回路、演算増幅器、比較増幅器、ＲＦ送受信部及び論理部などの図示しない各回路ブロックからなる半導体素子領域２が形成されると共に、その周辺部分には複数個の入出力端子３が一列に形成されている。
【００２５】
この半導体素子領域２内を含む主面１上の内周部分（仮想線Ｓにて囲まれた部分）には、主面１の縦辺１ａに沿う方向及びこれと直交する横辺１ｂに沿う方向に、それぞれ６個のボンディングパッド４を一列とする６列のボンディングパッド列が一定ピッチＰ１で配列され、また、当該主面１上の外周部分（仮想線Ｓよりも外側の部分）には、主面１の縦辺１ａ及び横辺１ｂに沿って２列のボンディングパッド列が配列されている。主面１上の外周部分に配列される各ボンディングパッド列中の各ボンディングパッド４は、前記主面１上の内周部分に配列されるボンディングパッド列の配列ピッチＰ１よりも大きな一定ピッチＰ２で配列される。さらに、主面１上の外周部分に配列される２列のボンディングパッド列は、ボンディングパッド４の配列位置が相互に半ピッチ（Ｐ２／２）ずつずれており、一方のボンディングパッド列に含まれる一のボンディングパッド４ａと当該一のボンディングパッド列に隣接する他のボンディングパッド列に含まれる他のボンディングパッドであって前記一のボンディングパッド４ａと最も近接して配置されるボンディングパッド４ｂとの間隔Ｐ３も、前記主面１上の内周部分に配置されたボンディングパッドの配列ピッチＰ１よりも大きく（Ｐ１＜Ｐ３＜Ｐ２）なっている。
【００２６】
前記各ボンディングパッド４は、図２及び図３に示すように、前記主面１ａ上に形成された絶縁層５の表面に形成されており、前記主面１ａ上に形成された入出力端子３と再配線層６を介して接続されている。なお、前記ボンディングパッド４と再配線層６とは、前記半導体素子領域２及び前記入出力端子３の作製プロセスが完了した後の再配線プロセスで同時に形成される。即ち、前記半導体素子領域２及び前記入出力端子３が作製された完成ウエハを得、かつ当該完成ウエハの主面上に絶縁層５を形成した後、前記ボンディングパッド４と再配線層６とが同一工程で同時に形成される。また、前記各ボンディングパッド４上には、図３及び図４に示すように、外部接続用の金属バンプ又は金属ボール７が設けられる。これら金属バンプ又は金属ボール７の設定も、完成ウエハの状態で行われる。製品である半導体チップ１Ａは、絶縁層５、ボンディングパッド４及び再配線層６が形成され、かつ金属バンプ又は金属ボール７が設定された完成ウエハをダイシングすることによって製造される。
【００２７】
本例の半導体チップ１Ａは、図４に示すように、半導体チップ１Ａの接続端子８が形成された回路基板９にフリップチップ方式で実装される。回路基板９に対する半導体チップ１Ａのフリップチップ方式で実装は、対応する各ボンディングパッド４と各接続端子８とを当接した後、これらの各接続部に所定の熱と押圧力とを作用することにより行われる。
【００２８】
本例の半導体チップ１Ａは、主面１上の内周部分に配置されたボンディングパッド４の配列ピッチよりも主面１上の外周部分に配置されたボンディングパッド４の配列ピッチの方を大きくしたので、入出力端子３が主面１の周辺部分に配列された半導体チップを用いた場合にも、主面１の外周部分における再配線層６の引き回し密度の上昇を抑制することができ、半導体チップの小型化及び多端子化を図りつつ、導体抵抗の抑制及びクロストークの抑制を図ることができる。
【００２９】
また、本例の半導体チップ１Ａは、主面１上の外周部分に２列のボンディングパッド列を配列し、一方のボンディングパッド列に含まれる一のボンディングパッド４ａと他方のボンディングパッド列に含まれる他のボンディングパッドであって前記一のボンディングパッド４ａと最も近接して配置されるボンディングパッド４ｂとの間隔Ｐ３を主面上の内周部分に配置されたボンディングパッド４の配列ピッチＰ１よりも大きくしたので、図２に示すように再配線層６を主面１の縦辺１ａ及び横辺１ｂに対して傾斜した方向に引き回すことができ、隣接するボンディングパッド列間における各ボンディングパッドの配列を相互にずらさない場合に比べて再配線層の引き回しを容易化することができて、半導体チップの小型化及び多端子化を図りつつ、導体抵抗の抑制及びクロストークの抑制を図ることができる。
【００３０】
また、本例の半導体チップ１Ａは、ボンディングパッド４上に外部接続用の金属ボール又は金属バンプ７を設けたので、回路基板８に対してフリップチップ方式による実装が可能になり、回路基板８に対する半導体チップの実装を容易化することができる。
【００３１】
さらに、本例の半導体チップ１Ａは、現在のところ最も多く使用されているワイヤボンディング用の半導体チップであって、入出力端子３が半導体素子領域の周辺部分に一列に配置されている半導体チップ（実際には、完成ウエハ）を利用したので、特殊な半導体チップを利用して同種の半導体チップを製造する場合に比べて、所望の半導体チップの製造コストを低減することができる。
【００３２】
なお、前記実施形態例においては、主面１の外周部分に２列のボンディングパッド列を配列したが、本発明の要旨はこれに限定されるものではなく、主面１の外周部分にボンディングパッド列を１列のみ配列することもできるし、３列以上のボンディングパッド列を配列することもできる。
【００３３】
また、前記実施形態例においては、主面１上の外周部分に配列された２列のボンディングパッド列に含まれる各ボンディングパッド４の配列位置を相互に半ピッチずつずらしたが、本発明の要旨はこれに限定されるものではなく、半ピッチ以下の範囲で相互にずらすこともできる。
【００３４】
さらに、前記実施形態例においては、主面１上の内周部分と外周部分とにそれぞれ複数列のボンディングパッド列を一定のピッチで配置したが、本発明の要旨はこれに限定されるものではなく、ボンディングパッドの配列については本発明の趣旨に反しない範囲で適宜変更することができる。
【００３５】
また、前記実施形態例においては、半導体チップ１Ａの基になる半導体チップとして、入出力端子３が半導体素子領域２の周辺部分にのみ配列されたものを利用したが、図５に示すように、入出力端子３が半導体素子領域２の周辺部分及び内周部分に分散して配置されたものを利用することもできる。
【００３６】
このように、入出力端子３が半導体素子領域２の周辺部分及び内周部分に分散して配置されている半導体チップ（実際には、完成ウエハ）を利用すると、入出力端子３とボンディングパッド４とをつなぐ再配線層６の配線長を短くすることができるので、再配線による信号の干渉や浮遊容量の増加を防止することができて、ボンディングパッド４が再配線された半導体チップの動特性を改善することができる。
【００３７】
【発明の効果】
以上説明したように、本発明の半導体チップは、主面上の内周部分に配置されたボンディングパッドの配列ピッチよりも主面上の外周部分に配置されたボンディングパッドの配列ピッチの方を大きくしたので、入出力端子が主面の周辺部分に配列された半導体チップを用いた場合にも、主面の外周部分における再配線層の引き回し密度の上昇を抑制することができ、半導体チップの小型化及び多端子化を図りつつ、導体抵抗の抑制及びクロストークの抑制を図ることができる。
【図面の簡単な説明】
【図１】実施形態例に係る半導体チップのボンディングパッド形成面側から見た平面図である。
【図２】実施形態例に係る半導体チップの要部拡大平面図である。
【図３】実施形態例に係る半導体チップの断面図である。
【図４】回路基板に取り付けられた実施形態例に係る半導体チップの断面図である。
【図５】他の実施形態例に係る半導体チップのボンディングパッド形成面側から見た平面図である。
【図６】従来例に係る半導体チップのボンディングパッド形成面側から見た平面図である。
【符号の説明】
１ 主面
２ 半導体素子領域
３ 入出力端子
４ ボンディングパッド
５ 絶縁層
６ 再配線層
７ 金属バンプ又は金属ボール
８ 接続端子
９ 回路基板[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a structure of a semiconductor chip, and particularly to a semiconductor chip that can be mounted by a flip chip method, such as a semiconductor chip called a CSP (chip scale package) and a semiconductor chip called a BGA (ball grid array). Related to the arrangement of external connection terminals.
[0002]
[Prior art]
Conventionally, in order to cope with miniaturization and multifunctionality of electronic devices such as mobile phones, digital cameras, notebook computers and PDAs, for example, CSP and BGA are used as semiconductor chips mounted on these electronic devices. A technology for mounting the semiconductor chip on a circuit board by a flip-chip method has been proposed.
[0003]
The CSP and the BGA are semiconductor chips in which a plurality of bonding pads are dispersed and arranged on a main surface including the inside of a semiconductor element region, and a metal ball or a metal bump for external connection is provided for each bonding pad. Since the bonding pads are distributed on the main surface including the inside of the region, a larger number of bonding pads are arranged on a smaller semiconductor chip as compared with a case where a plurality of bonding pads are arranged only on the peripheral portion of the semiconductor element region. Accordingly, it is possible to cope with miniaturization and multifunctionalization of electronic devices. In addition, the arrangement pitch of the bonding pads can be increased as compared with the case where a plurality of bonding pads are arranged only in the peripheral portion of the semiconductor element region, so that the semiconductor chip can be more easily and reliably mounted on the circuit board. be able to.
[0004]
FIG. 6 shows an example of the arrangement of bonding pads in a conventionally known semiconductor chip of this type. As is clear from this figure, in the semiconductor chip 100 of the present example, the planar shape of the main surface 101 is formed to be substantially square, and along the vertical side 101a of the main surface 101 and the horizontal side 101b orthogonal thereto. , A total of 64 bonding pads 102 are arranged at an equal pitch p (for example, see Patent Documents 1, 2, and 3).
[0005]
In the semiconductor chip 100 of this example, since the bonding pads 102 are evenly arranged on the main surface 101, when the semiconductor chip 100 is mounted on a circuit board via a metal ball or a metal bump for external connection, an external strain accompanying the mounting is reduced. Are less likely to act on metal balls, metal bumps, and the main surface 101, and are excellent in connection stability and durability during mounting.
[0006]
[Patent Document 1]
JP-A-4-373131
[Patent Document 2]
JP-A-5-218042
[Patent Document 3]
JP-A-8-102466 [0009]
[Problems to be solved by the invention]
By the way, electronic devices as in the previous example tend to be increasingly miniaturized and multifunctional, and accordingly, the semiconductor chips mounted on these electronic devices have become smaller and more multifunctional. Terminalization is required.
[0010]
However, in a semiconductor chip such as a CSP or BGA, an insulating layer is formed on a main surface 101 of the semiconductor chip, bonding pads 102 are formed on the insulating layer in a required arrangement, and the semiconductor chip is formed on the main surface 101 of the semiconductor chip. Since a rewiring layer for electrically connecting the input / output terminal and the bonding pad 102 is formed, when the semiconductor chip is further miniaturized or multi-terminal, as shown in FIG. If the bonding pads 102 are uniformly distributed on the main surface 101, it is difficult to route the rewiring layer in terms of space, and the rewiring layer becomes thinner to increase the conductor resistance and the distance between the rewiring layers. And the crosstalk of signals increases, which is likely to cause inconvenience.
[0011]
In particular, when a semiconductor chip in which input / output terminals are arranged in the peripheral portion of the main surface 101 is used, the drawback density of the rewiring layer is increased in the outer peripheral portion of the main surface 101, so that such inconvenience becomes significant.
[0012]
The present invention has been made based on such knowledge, and an object of the present invention is to provide a semiconductor chip which is small in size, has a large number of terminals, and has excellent operation characteristics.
[0013]
[Means for Solving the Problems]
According to the present invention, in order to achieve the above object, a plurality of bonding pads are formed on a main surface having a semiconductor element region and an input / output terminal via an insulating layer, and the input / output terminal and the bonding pad are connected to each other. In a semiconductor chip electrically connected via a redistribution layer redistributed on an insulating layer, an outer periphery on the main surface is larger than an arrangement pitch of the bonding pads arranged on an inner peripheral portion on the main surface. The arrangement pitch of the bonding pads arranged in the portion is made larger.
[0014]
As described above, when the arrangement pitch of the bonding pads arranged on the outer peripheral portion on the main surface is larger than the arrangement pitch of the bonding pads arranged on the inner peripheral portion on the main surface, the input / output terminals are arranged on the main surface. Even in the case of using the semiconductor chips arranged in the peripheral portion, it is possible to suppress an increase in the routing density of the rewiring layer in the outer peripheral portion of the main surface, so that the semiconductor chip is downsized and the number of terminals is increased. It is possible to suppress conductor resistance and crosstalk.
[0015]
The present invention also provides a semiconductor chip having the above-described configuration, in which a plurality of bonding pads are arranged in an inner peripheral portion on the main surface in a plurality of rows in a direction along a vertical side and a direction along a horizontal side of the main surface. A plurality of bonding pads are arranged on an outer peripheral portion on the main surface in a plurality of rows along a vertical side and a horizontal side of the main surface, and a plurality of bonding pads are arranged at an inner peripheral portion on the main surface. Also, the arrangement pitch of the bonding pads arranged on the outer peripheral portion on the main surface is made larger, and one bonding pad included in one bonding pad row arranged on the outer peripheral portion on the main surface and the bonding pad. Another bonding pad included in another bonding pad row adjacent to the one bonding pad row, the bonding pad being arranged closest to the one bonding pad row; The distance between the pad was configured as larger than the arrangement pitch of the arranged bonding pads on the inner peripheral portion on the main surface.
[0016]
As described above, one bonding pad included in one bonding pad row arranged on the outer peripheral portion on the main surface and another bonding pad included in another bonding pad row adjacent to the one bonding pad row are included. When the distance between the one bonding pad and the bonding pad disposed closest to the bonding pad is larger than the arrangement pitch of the bonding pads disposed on the inner peripheral portion on the main surface, the rewiring layer is formed on the vertical side of the main surface. And can be routed in a direction inclined with respect to the horizontal side, so that the routing of the rewiring layer can be facilitated as compared with a case where the arrangement of each bonding pad between adjacent bonding pad rows is not shifted from each other, It is possible to suppress conductor resistance and suppress crosstalk while miniaturizing and increasing the number of terminals of a semiconductor chip.
[0017]
Further, according to the present invention, in the semiconductor chip having the above configuration, a metal ball or a metal bump for external connection is provided on the bonding pad.
[0018]
As described above, when the metal balls or the metal bumps for external connection are provided on the bonding pads, the mounting can be performed by the flip chip method, so that the mounting of the semiconductor chip on the circuit board can be facilitated.
[0019]
Further, according to the present invention, in the semiconductor chip having the above configuration, the input / output terminals are arranged in a line in a peripheral portion of the semiconductor element region.
[0020]
At present, the most frequently used semiconductor chip is a semiconductor chip for wire bonding, and input / output terminals are arranged in a line in a peripheral portion of a semiconductor element region. Therefore, if a semiconductor chip with re-wired bonding pads is manufactured by using a completed wafer on which this kind of semiconductor chip is based, a similar semiconductor chip is manufactured by using a completed wafer on which a special semiconductor chip is based. The manufacturing cost of a desired semiconductor chip can be reduced as compared with the case of performing the above.
[0021]
Further, according to the present invention, in the semiconductor chip having the above-described configuration, the input / output terminals are dispersedly arranged in a peripheral portion and an inner peripheral portion of the semiconductor element region.
[0022]
As described above, when a completed wafer on which the input / output terminals are distributed and arranged on the peripheral portion and the inner peripheral portion of the semiconductor element region is used, a rewiring connecting the input / output terminals and the bonding pads is performed. Since the wiring length can be shortened, it is possible to prevent signal interference and increase in stray capacitance due to the rewiring, and to improve the dynamic characteristics of the semiconductor chip in which the bonding pads have been rewired.
[0023]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, an embodiment of a semiconductor chip according to the present invention will be described with reference to FIGS. FIG. 1 is a plan view of the semiconductor chip according to the embodiment when viewed from the bonding pad forming surface side, FIG. 2 is an enlarged plan view of a main part of the semiconductor chip according to the embodiment, and FIG. FIG. 4 is a sectional view of the semiconductor chip according to the embodiment mounted on the circuit board.
[0024]
As shown in FIG. 1, a semiconductor chip 1A of the present embodiment has a main surface 1 formed in a substantially square planar shape. The main surface 1 includes, for example, a power supply circuit, an operational amplifier, a comparative amplifier, and an RF transceiver. A semiconductor element region 2 composed of circuit blocks (not shown) such as a logic section and the like is formed, and a plurality of input / output terminals 3 are formed in a row in a peripheral portion thereof.
[0025]
An inner peripheral portion (a portion surrounded by a virtual line S) on the main surface 1 including the inside of the semiconductor element region 2 has a direction along the vertical side 1a of the main surface 1 and a horizontal side 1b orthogonal thereto. In the direction, six bonding pad rows each including six bonding pads 4 are arranged at a constant pitch P1, and an outer peripheral portion (a portion outside the virtual line S) on the main surface 1 is provided. Two bonding pad rows are arranged along the vertical side 1a and the horizontal side 1b of the main surface 1. Each of the bonding pads 4 in each of the bonding pad rows arranged on the outer peripheral portion on the main surface 1 has a constant pitch P2 larger than the arrangement pitch P1 of the bonding pad rows arranged on the inner peripheral portion on the main surface 1. Are arranged. Further, the two bonding pad rows arranged on the outer peripheral portion on the main surface 1 are such that the arrangement positions of the bonding pads 4 are shifted from each other by a half pitch (P2 / 2), and are included in one of the bonding pad rows. The distance between one bonding pad 4a and another bonding pad included in another bonding pad row adjacent to the one bonding pad row, the bonding pad being closest to the one bonding pad 4a. P3 is also larger (P1 <P3 <P2) than the arrangement pitch P1 of the bonding pads arranged on the inner peripheral portion on the main surface 1.
[0026]
As shown in FIGS. 2 and 3, each of the bonding pads 4 is formed on the surface of an insulating layer 5 formed on the main surface 1a, and the input / output terminals 3 formed on the main surface 1a are formed. And via the rewiring layer 6. The bonding pad 4 and the rewiring layer 6 are simultaneously formed in a rewiring process after the fabrication process of the semiconductor element region 2 and the input / output terminal 3 is completed. That is, after obtaining a completed wafer in which the semiconductor element region 2 and the input / output terminals 3 are formed, and forming an insulating layer 5 on the main surface of the completed wafer, the bonding pad 4 and the rewiring layer 6 are separated. They are formed simultaneously in the same process. As shown in FIGS. 3 and 4, a metal bump or metal ball 7 for external connection is provided on each of the bonding pads 4. The setting of these metal bumps or metal balls 7 is also performed in the state of the completed wafer. The semiconductor chip 1A, which is a product, is manufactured by dicing a completed wafer on which an insulating layer 5, a bonding pad 4, and a redistribution layer 6 are formed and on which metal bumps or metal balls 7 are set.
[0027]
As shown in FIG. 4, the semiconductor chip 1A of this example is mounted on a circuit board 9 on which connection terminals 8 of the semiconductor chip 1A are formed by a flip chip method. In mounting the semiconductor chip 1A on the circuit board 9 by the flip-chip method, a predetermined heat and pressing force are applied to each of the connection portions after the corresponding bonding pads 4 and the connection terminals 8 are brought into contact with each other. Is performed by
[0028]
In the semiconductor chip 1A of this example, the arrangement pitch of the bonding pads 4 arranged on the outer peripheral portion on the main surface 1 is larger than the arrangement pitch of the bonding pads 4 arranged on the inner peripheral portion on the main surface 1. Therefore, even when a semiconductor chip in which the input / output terminals 3 are arranged in the peripheral portion of the main surface 1 is used, an increase in the routing density of the redistribution layer 6 in the outer peripheral portion of the main surface 1 can be suppressed. It is possible to suppress the conductor resistance and the crosstalk while miniaturizing the chip and increasing the number of terminals.
[0029]
Further, in the semiconductor chip 1A of this example, two rows of bonding pads are arranged in the outer peripheral portion on the main surface 1, and one bonding pad 4a included in one bonding pad row and one bonding pad row included in the other bonding pad row. An interval P3 between another bonding pad 4a and the bonding pad 4b disposed closest to the one bonding pad 4a is larger than an arrangement pitch P1 of the bonding pads 4 disposed on the inner peripheral portion on the main surface. As a result, as shown in FIG. 2, the rewiring layer 6 can be routed in a direction inclined with respect to the vertical side 1a and the horizontal side 1b of the main surface 1, and the arrangement of each bonding pad between adjacent bonding pad rows can be changed. The wiring of the rewiring layer can be facilitated as compared with the case where they are not shifted from each other, and the semiconductor chip can be reduced in size and the number of terminals can be increased. While, can be suppressed, and the suppression of crosstalk conductor resistance.
[0030]
In addition, since the semiconductor chip 1A of this example is provided with the metal balls or the metal bumps 7 for external connection on the bonding pads 4, the semiconductor chip 1A can be mounted on the circuit board 8 by the flip chip method. The mounting of the semiconductor chip can be facilitated.
[0031]
Further, the semiconductor chip 1A of the present embodiment is a semiconductor chip for wire bonding which is most frequently used at present, and in which the input / output terminals 3 are arranged in a line in a peripheral portion of the semiconductor element region. Actually, since a completed wafer is used, the manufacturing cost of a desired semiconductor chip can be reduced as compared with the case where the same kind of semiconductor chip is manufactured using a special semiconductor chip.
[0032]
In the above embodiment, two rows of bonding pads are arranged on the outer peripheral portion of the main surface 1. However, the gist of the present invention is not limited to this, and the bonding pad is provided on the outer peripheral portion of the main surface 1. Only one row may be arranged, or three or more rows of bonding pads may be arranged.
[0033]
In the above embodiment, the arrangement positions of the bonding pads 4 included in the two bonding pad rows arranged on the outer peripheral portion on the main surface 1 are shifted from each other by a half pitch with respect to each other. Is not limited to this, and can be shifted from each other within a range of a half pitch or less.
[0034]
Furthermore, in the above embodiment, a plurality of bonding pad rows are arranged at a constant pitch on the inner peripheral portion and the outer peripheral portion on the main surface 1, respectively. However, the gist of the present invention is not limited to this. In addition, the arrangement of the bonding pads can be appropriately changed without departing from the spirit of the present invention.
[0035]
Further, in the above-described embodiment, the semiconductor chip on which the input / output terminals 3 are arranged only in the peripheral portion of the semiconductor element region 2 is used as the semiconductor chip on which the semiconductor chip 1A is based, but as shown in FIG. It is also possible to use those in which the input / output terminals 3 are dispersedly arranged in the peripheral portion and the inner peripheral portion of the semiconductor element region 2.
[0036]
As described above, when a semiconductor chip (actually, a completed wafer) in which the input / output terminals 3 are dispersedly arranged in the peripheral portion and the inner peripheral portion of the semiconductor element region 2 is used, the input / output terminals 3 and the bonding pads 4 are used. Since the wiring length of the redistribution layer 6 connecting the wirings can be shortened, it is possible to prevent signal interference and an increase in stray capacitance due to the redistribution, and the dynamic characteristics of the semiconductor chip in which the bonding pads 4 are redistributed. Can be improved.
[0037]
【The invention's effect】
As described above, in the semiconductor chip of the present invention, the arrangement pitch of the bonding pads arranged on the outer peripheral portion on the main surface is larger than the arrangement pitch of the bonding pads arranged on the inner peripheral portion on the main surface. Therefore, even when a semiconductor chip in which input / output terminals are arranged in the peripheral portion of the main surface is used, it is possible to suppress an increase in the routing density of the rewiring layer in the outer peripheral portion of the main surface, and to reduce the size of the semiconductor chip. It is possible to suppress conductor resistance and suppress crosstalk while increasing the number of terminals and increasing the number of terminals.
[Brief description of the drawings]
FIG. 1 is a plan view of a semiconductor chip according to an embodiment viewed from a bonding pad forming surface side.
FIG. 2 is an enlarged plan view of a main part of the semiconductor chip according to the embodiment.
FIG. 3 is a sectional view of a semiconductor chip according to the embodiment.
FIG. 4 is a cross-sectional view of a semiconductor chip according to an embodiment mounted on a circuit board.
FIG. 5 is a plan view of a semiconductor chip according to another embodiment viewed from a bonding pad forming surface side.
FIG. 6 is a plan view of a semiconductor chip according to a conventional example viewed from a bonding pad forming surface side.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 Main surface 2 Semiconductor element area 3 I / O terminal 4 Bonding pad 5 Insulating layer 6 Redistribution layer 7 Metal bump or metal ball 8 Connection terminal 9 Circuit board