【０００１】
【発明の属する技術分野】
本発明は、映像分野において、映像信号のうち特に、文字、数字、記号、罫線などの符号画像を自然に表示するための画像表示装置に関する。
【０００２】
【従来の技術】
従来のブラウン管やプラズマディスプレイパネル（ＰＤＰ）、液晶ディスプレイ等の表示デバイスを用いた画像表示装置においては、より見やすい高画質な映像を得るために、映像信号の高周波成分を抽出し、元の信号に加算するなどして、鮮鋭感を向上させる場合が多い。
【０００３】
元の映像信号にＨＰＦ（ハイパスフィルター）で抽出した高周波成分を加算することにより、映像の鮮鋭感を向上し（例えば、特許文献１参照。）、また元の映像信号からその２次微分信号を減算することにより映像信号の輪郭部を強調していた（例えば、特許文献２参照。）。
【０００４】
しかしながら、文字、数字、記号、罫線などの符号画像に輪郭強調処理を施すと、オーバーシュートやリンギングで表示画像が見難くなるため、写真や動画などの自然画とこれらの符号画像とを区別し、符号画像に対しては輪郭強調処理を施さず、輪郭強調の程度を弱くするなどしているものもある（例えば、特許文献３参照。）。
【０００５】
【特許文献１】
特開平７−１５６２７号公報（第１頁、第１図、第２図）
【特許文献２】
特開平３−７６３８２号公報（第１頁）
【特許文献３】
特開２００１−３１２２６５号公報（第１頁）
【０００６】
【発明が解決しようとする課題】
従来の画像表示装置において、隣接上下２ライン単位で概ね同じ階調の信号が単調に増加または減少するような「２度書き」映像部分（図５（ａ）参照）に輪郭強調を行うと、中間階調部分に凹凸ができてしまい、著しい違和感が生じる（図５（ｂ）参照）。この現象は、特に、デジタル放送のＥＰＧ（電子番組表）中の図形や文字等で顕著である。
【０００７】
本発明は上記課題を解決すべくなされたものであり、デジタル放送のＥＰＧなどに多く見られる中間階調をもつ「２度書き」映像を自然に表示する画像表示装置を提供することにある。
【０００８】
【課題を解決するための手段】
本発明に係る画像表示装置は、入力映像信号を入力し、隣接上下２ライン単位で概ね同じ階調の信号が単調に増加または減少する部分を検出する検出回路と、入力映像信号を入力し、垂直方向に平滑化する垂直平滑化回路と、
検出回路の出力に応じて、入力映像信号を所定時間遅延させた信号と垂直平滑化回路の出力を切り替えて出力する選択回路と、
選択回路の出力に垂直方向の輪郭を強調する垂直輪郭強調回路を備えることを特徴とする。
【０００９】
請求項２記載の発明においては、検出回路は、入力映像信号を入力し、１ライン遅延させる第１のラインメモリと、
第１のラインメモリの出力を入力し、１ライン遅延させる第２のラインメモリと、
第２のラインメモリの出力を入力し、１ライン遅延させる第３のラインメモリと、
入力映像信号と第１のラインメモリの出力の差分を出力する第１の減算回路と、
第１のラインメモリの出力と第２のラインメモリの出力の差分を出力する第２の減算回路と、
第２のラインメモリの出力と第３のラインメモリの出力の差分を出力する第３の減算回路と、
第１の減算回路の出力の絶対値を出力する第１の絶対値回路と、
第２の減算回路の出力の絶対値を出力する第２の絶対値回路と、
第３の減算回路の出力の絶対値を出力する第３の絶対値回路と、
第１の絶対値回路の出力と第１の設定値を比較し、第１の絶対値回路の出力が第１の設定値より大なることを検出する第１の比較回路と、
第２の絶対値回路の出力と第２の設定値を比較し、第２の絶対値回路の出力が第２の設定値より小なることを検出する第２の比較回路と、
第３の絶対値回路の出力と第３の設定値を比較し、第３の絶対値回路の出力が第３の設定値より大なることを検出する第３の比較回路と、
第１の減算回路の出力と第３の減算回路の出力の符号が０以外であり、かつ同じであることを検出する符号検出回路と、
第１の比較回路の出力と、第２の比較回路の出力と、第３の比較回路の出力と、符号検出回路の出力の論理積を出力する論理積回路とから構成される。
【００１０】
上記のように検出回路が構成される場合、垂直平滑化回路は、隣接上下２ラインの加算平均値を出力するように構成する。
【００１１】
このように、検出回路は、２ラインずつ単調に増加または減少する信号のうちでも特に中間階調部分の１ラインを検出し、検出された部分のみを垂直方向に平滑化することで、図５（Ｂ）のような後段の垂直輪郭強調回路でのリンギングの発生を抑制し、文字や罫線などの符号画像を見やすくする。
【００１２】
請求項４記載の発明における検出回路は、請求項２記載の検出回路の検出信号を垂直方向に引き伸ばす垂直幅拡張回路を追加している。このような構成にする場合は、請求項５記載のように垂直平滑化回路をより好ましい特性に変えてもよい。
【００１３】
【発明の実施の形態】
以下、添付の図面を参照して本発明の画像表示装置の第１の実施の形態を説明する。
【００１４】
図１において１は、入力映像信号を入力し、隣接上下２ライン単位で概ね同
じ階調の信号が単調に増加または減少する部分を検出する検出回路である。
２は、入力映像信号を入力し、垂直方向に平滑化する垂直平滑化回路である。
３は、検出回路１の出力に応じて、入力映像信号を所定時間遅延させた信号と、垂直平滑化回路２の出力を切り替えて出力する選択回路である。
４は、選択回路３の出力を入力し、表示される映像信号の垂直方向の輪郭を強調する垂直輪郭強調回路である。
また検出回路１は、例えば次のように構成されている。１１は、入力映像信号を１ライン遅延させる第１のラインメモリ、１２は、第１のラインメモリ１１の出力を１ライン遅延させる第２のラインメモリ、１３は、第２のラインメモリ１２の出力を１ライン遅延させる第３のラインメモリである。
１４は、入力映像信号と第１のラインメモリ１１の出力の差分を出力する第１の減算回路、１５は、第１のラインメモリ１１の出力と第２のラインメモリ１２の出力の差分を出力する第２の減算回路、１６は、第２のラインメモリ１２の出力と第３のラインメモリ１３の出力の差分を出力する第３の減算回路である。
１７は、第１の減算回路１４の出力の絶対値を出力する第１の絶対値回路、１８は、第２の減算回路１５の出力の絶対値を出力する第２の絶対値回路、１９は、第３の減算回路１６の出力の絶対値を出力する第３の絶対値回路である。
１Ａは、第１の絶対値回路１７の出力と第１の設定値を比較し、第１の絶対値回路１７の出力が第１の設定値より大なることを検出する第１の比較回路、１Ｂは、第２の絶対値回路１８の出力と第２の設定値を比較し、第２の絶対値回路１８の出力が第２の設定値より小なることを検出する第２の比較回路、１Ｃは、第３の絶対値回路１９の出力と第３の設定値を比較し、第３の絶対値回路１９の出力が第３の設定値より大なることを検出する第３の比較回路である。１Ｄは、第１の減算回路１４の出力と第３の減算回路１６の出力の符号が０以外であり、かつ同じであることを検出する符号検出回路である。また１Ｅは、第１の比較回路１Ａの出力と、第２の比較回路１Ｂの出力と、第３の比較回路１Ｃの出力と、符号検出回路１Ｄの出力の論理積を出力する論理積回路である。
垂直平滑化回路２は次のように構成されている。２１は入力映像信号を１ライン遅延させる第４のラインメモリ、２２は、第４のラインメモリ２１の出力を１ライン遅延させる第５のラインメモリ、２３は、第５のラインメモリ２２の出力を１ライン遅延させる第６のラインメモリである。２４は、第５のラインメモリ２２の出力と第６のラインメモリ２３の平均値を出力する加算平均回路である。
以上のように構成された画像表示装置について、図１と図２を用いてその動作を説明する。
まず、入力映像信号を検出回路１の第１のラインメモリ１１に入力し、１ライン遅延させる。第１のラインメモリ１１の出力を第２のラインメモリ１２に入力し、１ライン遅延させる。第２のラインメモリ１２の出力を第３のラインメモリ１３に入力し、１ライン遅延させる。
第１の減算回路１４に入力映像信号と第１のラインメモリ１１の出力を入力し、入力映像信号から第１のラインメモリ１１の出力を減算し出力する。第２の減算回路１５に第１のラインメモリ１１の出力と第２のラインメモリ１２の出力を入力し、第１のラインメモリ１１の出力から第２のラインメモリ１２の出力を減算し出力する。第３の減算回路１６に第２のラインメモリ１２の出力と第３のラインメモリ１３の出力を入力し、第２のラインメモリ１２の出力から第３のラインメモリ１３の出力を減算し出力する。
第１の絶対値回路１７に第１の減算回路１４の出力を入力し、第１の減算回路１４の出力の絶対値を出力する。第２の絶対値回路１８に第２の減算回路１５の出力を入力し、第２の減算回路１５の出力の絶対値を出力する。第３の絶対値回路１９に第３の減算回路１６の出力を入力し、第３の減算回路１６の出力の絶対値を出力する。
【００１５】
第１の比較回路１Ａに第１の絶対値回路１７の出力と第１の設定値を入力し、第１の絶対値回路１７の出力と第１の設定値を比較し、第１の絶対値回路１７の出力が第１の設定値より大なるとき１を出力し、それ以外のとき０を出力する。
【００１６】
第２の比較回路１Ｂに第２の絶対値回路１８の出力と第２の設定値を入力し、第２の絶対値回路１８の出力と第２の設定値を比較し、第２の絶対値回路１８の出力が第２の設定値より小なるとき１を出力し、それ以外のとき０を出力する。
【００１７】
第３の比較回路１Ｃに第３の絶対値回路１９の出力と第３の設定値を入力し、第３の絶対値回路１９の出力と第３の設定値を比較し、第３の絶対値回路１９の出力が第３の設定値より大なるとき１を出力し、それ以外のとき０を出力する。
【００１８】
ここに、第１の設定値、第３の設定値はそれぞれ第２の設定値より十分大きいとする。符号検出回路１Ｄに、第１の減算回路１４の出力と第３の減算回路１６の出力を入力し、両者の符号が０以外であり、かつ同じであるときに１を出力し、それ以外のとき０を出力する。論理積回路１Ｅに、第１の比較回路１Ａの出力と、第２の比較回路１Ｂの出力と、第３の比較回路１Ｃの出力と、符号検出回路１Ｄの出力を入力し、それらの論理積を出力する。
【００１９】
以上のように検出回路１では、３本のラインメモリ１１、１２，１３を用いて、４ライン分の映像信号を用意しておき、入力映像信号と第１のラインメモリ１１の出力の差分は所定の設定値より大であり、第１のラインメモリ１１の出力と第２のラインメモリ１２の出力の差分は所定の設定値より小であり、第２のラインメモリ１２の出力と第３のラインメモリ１３の出力の差分は所定の設定値より大であり、入力映像信号と第１のラインメモリ１１の出力の差分の符号は第２のラインメモリ１２の出力と第３のラインメモリ１３の出力の差分の符号と同じである部分、すなわち中心の２ラインは概ね同じ階調で、中心の２ラインはその上下ラインの階調とはある程度より大きい差があり、かつ、中心の２ラインの階調は上のラインと下のラインの階調の間にあるような部分、つまり２度書き映像信号の中間階調部分を検出する。
次に垂直平滑化回路２において、第４のラインメモリ２１に入力映像信号を入力し、１ライン遅延させる。第５のラインメモリ２２に、第４のラインメモリ２１の出力を入力し、１ライン遅延させる。第６のラインメモリ２３に、第５のラインメモリ２２の出力を入力し、１ライン遅延させる。
加算平均回路２４に、第５のラインメモリ２２の出力と第６のラインメモリ２３の出力を入力し、両者の平均値を出力する。
【００２０】
選択回路３では、論理積回路１Ｅの出力が１のとき垂直平滑化回路２の出力を選択し、０のとき第５のラインメモリ２２の出力を選択し、出力する。検出回路１で、検出された２度書き映像信号の中間階調部分に対してのみ、垂直方向に平滑化した信号を選択し、それ以外は入力映像信号を遅延した信号を選択し、出力する。
【００２１】
垂直輪郭強調回路４に、選択回路３の出力を入力し、垂直方向のエッジを検出し、輪郭を強調し、鮮鋭感を向上させる。
【００２２】
以上のように、この画像表示装置では、検出回路１で検出される２度書き映像部分の中間階調部分は垂直平滑化回路２で平滑化されるので、垂直輪郭強調回路４で輪郭が検出されにくくなり、従って２度書き映像部分の中間階調部分に図５（Ｂ）のようなリンギングの発生を抑制できる。
【００２３】
（実施の形態２）
図３をもちいて本発明の画像表示装置の第２の実施の形態例を説明する。この画像表示装置では、（実施の形態１）で説明した検出回路１において、論理積回路１Ｅの出力を入力し、１ラインを遅延させる第７のラインメモリ１Ｆと、論理積回路１Ｅの出力と第７のラインメモリ１Ｆの出力を入力し、論理和を出力する論理和回路１Ｇから成る垂直幅拡張回路３０を追加した構成の検出回路１０を備え、（実施の形態１）の検出回路で検出する２度書き映像信号の中間階調部分の検出信号を垂直方向に１ライン分だけ幅を引き伸ばし、２ラインずつ単調に増加または減少する映像の中間階調の２ラインを検出する。
このとき、垂直平滑化回路２０では、隣接上下３ラインを加算平均値を出力するように特性を変更するとより好ましい。
従来の画像表示装置における垂直輪郭強調回路で垂直方向の輪郭を強調する処理を行うと、２度書き映像信号の中間階調部分に不自然なリンギングが発生していたが、本実施の形態の画像表示装置では、２度書き映像信号の中間階調部分を検出する検出回路と、検出回路で検出された部分を垂直方向に平滑化する垂直平滑化回路を備え、その部分のエッジをあらかじめ平滑化しておくので、後段の垂直輪郭強調回路において、高周波成分が抽出されにくくなり、不自然なリンギングの発生を抑制することが可能となる。
また、本実施の形態の画像表示装置では、垂直方向について述べたが、水平方向のリンギング発生を抑制する画像表示装置についても同様に構成できることは明らかである。
【００２４】
【発明の効果】
本発明の画像表示装置は、従来、特に、デジタル放送のＥＰＧ（電子番組表）中の図形や文字等の、隣接上下２ライン単位で概ね同じ階調の信号が単調に増加または減少するような２度書き映像部分に輪郭強調を行うと、中間階調部分に凹凸ができてしまうために生じていた著しい違和感の発生を抑制し、輪郭強調処理で鮮鋭感を上げるように絵作りしても、２度書き映像部分を自然に表示する画像表示装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の画像表示装置の構成図
【図２】本発明の第１の実施の形態の画像表示装置の動作波形図
【図３】本発明の第２の実施の形態の画像表示装置の構成図
【図４】本発明の第２の実施の形態の画像表示装置の動作波形図
【図５】中間階調をもつ２度書き映像信号と中間階調をもつ２度書き映像信号に輪郭強調処理を行ったときの状態を示す図
【符号の説明】
１ 検出回路
２ 垂直平滑化回路
３ 選択回路
４ 垂直輪郭強調回路
１１ 第１のラインメモリ
１２ 第２のラインメモリ
１３ 第３のラインメモリ
１４ 第１の減算回路
１５ 第２の減算回路
１６ 第３の減算回路
１７ 第１の絶対値回路
１８ 第２の絶対値回路
１９ 第３の絶対値回路
２１ 第４のラインメモリ
２２ 第５のラインメモリ
２３ 第６のラインメモリ
２４ 加算平均回路[0001]
TECHNICAL FIELD OF THE INVENTION
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an image display device for naturally displaying code images such as characters, numerals, symbols, and ruled lines among video signals in a video field.
[0002]
[Prior art]
2. Description of the Related Art In a conventional image display device using a display device such as a cathode ray tube, a plasma display panel (PDP), or a liquid crystal display, a high-frequency component of a video signal is extracted in order to obtain a high-quality image that is easy to see, and the original signal is extracted. In many cases, the sharpness is improved by adding.
[0003]
By adding a high-frequency component extracted by an HPF (high-pass filter) to the original video signal, the sharpness of the video is improved (for example, see Patent Literature 1), and a second derivative signal of the original video signal is obtained. The contour portion of the video signal is emphasized by subtraction (for example, see Patent Document 2).
[0004]
However, if contour enhancement processing is performed on code images such as characters, numbers, symbols, and ruled lines, display images are difficult to see due to overshoot and ringing, and natural images such as photographs and moving images are distinguished from these code images. There is also a method in which a contour image is not subjected to contour emphasis processing to reduce the degree of contour emphasis (for example, see Patent Document 3).
[0005]
[Patent Document 1]
JP-A-7-15627 (page 1, FIG. 1, FIG. 2)
[Patent Document 2]
JP-A-3-76382 (page 1)
[Patent Document 3]
JP 2001-313265 A (page 1)
[0006]
[Problems to be solved by the invention]
In the conventional image display device, when the edge enhancement is performed on the “double writing” video portion (see FIG. 5A) in which the signal of substantially the same gradation monotonically increases or decreases in units of two adjacent upper and lower lines, Irregularities are formed in the intermediate gradation portion, and a remarkable discomfort occurs (see FIG. 5B). This phenomenon is particularly noticeable in figures, characters, and the like in an EPG (Electronic Program Guide) of digital broadcasting.
[0007]
SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problems, and an object of the present invention is to provide an image display apparatus that naturally displays a "double-write" video having an intermediate gradation, which is often found in digital broadcast EPGs.
[0008]
[Means for Solving the Problems]
An image display device according to the present invention receives an input video signal, and detects a portion where a signal having substantially the same gradation monotonously increases or decreases in units of two adjacent upper and lower lines, and receives an input video signal, A vertical smoothing circuit for smoothing in the vertical direction;
A selection circuit that switches and outputs a signal obtained by delaying an input video signal by a predetermined time and an output of a vertical smoothing circuit according to an output of the detection circuit;
The output of the selection circuit is provided with a vertical contour emphasis circuit for emphasizing a vertical contour.
[0009]
In the invention described in claim 2, the detection circuit receives the input video signal and delays the input video signal by one line,
A second line memory which receives an output of the first line memory and delays the output by one line;
A third line memory which receives the output of the second line memory and delays it by one line;
A first subtraction circuit that outputs a difference between the input video signal and an output of the first line memory;
A second subtraction circuit that outputs a difference between an output of the first line memory and an output of the second line memory;
A third subtraction circuit that outputs a difference between the output of the second line memory and the output of the third line memory;
A first absolute value circuit that outputs an absolute value of an output of the first subtraction circuit;
A second absolute value circuit that outputs an absolute value of an output of the second subtraction circuit;
A third absolute value circuit that outputs an absolute value of an output of the third subtraction circuit;
A first comparing circuit that compares the output of the first absolute value circuit with the first set value and detects that the output of the first absolute value circuit is larger than the first set value;
A second comparing circuit that compares the output of the second absolute value circuit with the second set value and detects that the output of the second absolute value circuit is smaller than the second set value;
A third comparing circuit that compares the output of the third absolute value circuit with the third set value and detects that the output of the third absolute value circuit is larger than the third set value;
A sign detection circuit for detecting that the sign of the output of the first subtraction circuit and the sign of the output of the third subtraction circuit are other than 0 and the same,
An AND circuit that outputs the logical product of the output of the first comparison circuit, the output of the second comparison circuit, the output of the third comparison circuit, and the output of the code detection circuit.
[0010]
When the detection circuit is configured as described above, the vertical smoothing circuit is configured to output an average value of two adjacent upper and lower lines.
[0011]
As described above, the detection circuit detects one line of the intermediate gradation part among signals monotonically increasing or decreasing every two lines, and smooths only the detected part in the vertical direction, thereby obtaining the signal shown in FIG. The occurrence of ringing in the subsequent vertical contour emphasizing circuit as in (B) is suppressed, and code images such as characters and ruled lines are easily viewed.
[0012]
A detection circuit according to a fourth aspect of the present invention further includes a vertical width extending circuit for extending the detection signal of the detection circuit according to the second aspect in the vertical direction. In the case of such a configuration, the vertical smoothing circuit may be changed to more preferable characteristics.
[0013]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, a first embodiment of an image display device of the present invention will be described with reference to the accompanying drawings.
[0014]
In FIG. 1, reference numeral 1 denotes a detection circuit for inputting an input video signal and detecting a portion where a signal having substantially the same gradation monotonically increases or decreases in units of two adjacent upper and lower lines.
Reference numeral 2 denotes a vertical smoothing circuit that receives an input video signal and smoothes the input video signal in the vertical direction.
Reference numeral 3 denotes a selection circuit that switches and outputs a signal obtained by delaying an input video signal by a predetermined time and an output of the vertical smoothing circuit 2 in accordance with the output of the detection circuit 1.
Reference numeral 4 denotes a vertical contour emphasis circuit which receives an output of the selection circuit 3 and emphasizes a vertical contour of a video signal to be displayed.
The detection circuit 1 is configured as follows, for example. 11 is a first line memory that delays the input video signal by one line, 12 is a second line memory that delays the output of the first line memory 11 by one line, and 13 is an output of the second line memory 12 Are delayed by one line.
Reference numeral 14 denotes a first subtraction circuit that outputs a difference between the input video signal and the output of the first line memory 11, and 15 outputs a difference between the output of the first line memory 11 and the output of the second line memory 12. The second subtraction circuit 16 is a third subtraction circuit that outputs the difference between the output of the second line memory 12 and the output of the third line memory 13.
17 is a first absolute value circuit that outputs the absolute value of the output of the first subtraction circuit 14, 18 is a second absolute value circuit that outputs the absolute value of the output of the second subtraction circuit 15, and 19 is , And a third absolute value circuit that outputs the absolute value of the output of the third subtraction circuit 16.
1A is a first comparison circuit that compares the output of the first absolute value circuit 17 with a first set value and detects that the output of the first absolute value circuit 17 is larger than the first set value; 1B is a second comparison circuit that compares the output of the second absolute value circuit 18 with the second set value and detects that the output of the second absolute value circuit 18 is smaller than the second set value; 1C is a third comparison circuit that compares the output of the third absolute value circuit 19 with the third set value and detects that the output of the third absolute value circuit 19 is larger than the third set value. is there. 1D is a code detection circuit for detecting that the sign of the output of the first subtraction circuit 14 and the sign of the output of the third subtraction circuit 16 are other than 0 and the same. Reference numeral 1E denotes an AND circuit that outputs the logical product of the output of the first comparison circuit 1A, the output of the second comparison circuit 1B, the output of the third comparison circuit 1C, and the output of the sign detection circuit 1D. is there.
The vertical smoothing circuit 2 is configured as follows. Reference numeral 21 denotes a fourth line memory that delays the input video signal by one line, 22 denotes a fifth line memory that delays the output of the fourth line memory 21 by one line, and 23 denotes an output of the fifth line memory 22. This is a sixth line memory that delays one line. Reference numeral 24 denotes an averaging circuit that outputs the output of the fifth line memory 22 and the average value of the sixth line memory 23.
The operation of the image display device configured as described above will be described with reference to FIGS.
First, an input video signal is input to the first line memory 11 of the detection circuit 1 and delayed by one line. The output of the first line memory 11 is input to the second line memory 12, and is delayed by one line. The output of the second line memory 12 is input to the third line memory 13 and delayed by one line.
The input video signal and the output of the first line memory 11 are input to the first subtraction circuit 14, and the output of the first line memory 11 is subtracted from the input video signal and output. The output of the first line memory 11 and the output of the second line memory 12 are input to the second subtraction circuit 15, and the output of the second line memory 12 is subtracted from the output of the first line memory 11 and output. . The output of the second line memory 12 and the output of the third line memory 13 are input to the third subtraction circuit 16, and the output of the third line memory 13 is subtracted from the output of the second line memory 12 and output. .
The output of the first subtraction circuit 14 is input to the first absolute value circuit 17, and the absolute value of the output of the first subtraction circuit 14 is output. The output of the second subtraction circuit 15 is input to the second absolute value circuit 18 and the absolute value of the output of the second subtraction circuit 15 is output. The output of the third subtraction circuit 16 is input to the third absolute value circuit 19, and the absolute value of the output of the third subtraction circuit 16 is output.
[0015]
The output of the first absolute value circuit 17 and the first set value are input to the first comparison circuit 1A, the output of the first absolute value circuit 17 is compared with the first set value, and the first absolute value is obtained. When the output of the circuit 17 is larger than the first set value, 1 is output, and otherwise, 0 is output.
[0016]
The output of the second absolute value circuit 18 and the second set value are input to the second comparison circuit 1B, the output of the second absolute value circuit 18 is compared with the second set value, and the second absolute value When the output of the circuit 18 is smaller than the second set value, 1 is output, and otherwise, 0 is output.
[0017]
The output of the third absolute value circuit 19 and the third set value are input to the third comparison circuit 1C, the output of the third absolute value circuit 19 is compared with the third set value, and the third absolute value is obtained. When the output of the circuit 19 is larger than the third set value, 1 is output; otherwise, 0 is output.
[0018]
Here, it is assumed that the first set value and the third set value are each sufficiently larger than the second set value. The output of the first subtraction circuit 14 and the output of the third subtraction circuit 16 are input to the sign detection circuit 1D, and when both signs are other than 0 and the same, 1 is outputted. At that time, 0 is output. The output of the first comparison circuit 1A, the output of the second comparison circuit 1B, the output of the third comparison circuit 1C, and the output of the sign detection circuit 1D are input to the AND circuit 1E, and the logical product of them is input. Is output.
[0019]
As described above, in the detection circuit 1, four lines of video signals are prepared using the three line memories 11, 12, and 13, and the difference between the input video signal and the output of the first line memory 11 is The difference between the output of the first line memory 11 and the output of the second line memory 12 is smaller than the predetermined set value, and the difference between the output of the second line memory 12 and the third The difference between the output of the line memory 13 is larger than a predetermined set value, and the sign of the difference between the input video signal and the output of the first line memory 11 is the sign of the difference between the output of the second line memory 12 and the third line memory 13. The portion having the same sign as the difference of the output, that is, the two lines at the center have almost the same gradation, and the two lines at the center have a difference larger than the gradation of the upper and lower lines to some extent, and The gradation is shown on the upper line and lower line. Portion such that between the gray level of emissions, namely detects a halftone portion of the double writing video signals.
Next, in the vertical smoothing circuit 2, the input video signal is input to the fourth line memory 21 and delayed by one line. The output of the fourth line memory 21 is input to the fifth line memory 22 and delayed by one line. The output of the fifth line memory 22 is input to the sixth line memory 23 and delayed by one line.
The output of the fifth line memory 22 and the output of the sixth line memory 23 are input to the averaging circuit 24, and the average value of both is output.
[0020]
The selection circuit 3 selects the output of the vertical smoothing circuit 2 when the output of the AND circuit 1E is 1, and selects and outputs the output of the fifth line memory 22 when the output is 0. The detection circuit 1 selects a signal smoothed in the vertical direction only for the halftone portion of the detected twice-written video signal, and otherwise selects and outputs a signal obtained by delaying the input video signal. .
[0021]
The output of the selection circuit 3 is input to the vertical contour emphasizing circuit 4 to detect edges in the vertical direction, enhance the contour, and improve sharpness.
[0022]
As described above, in this image display device, the halftone portion of the twice written video portion detected by the detection circuit 1 is smoothed by the vertical smoothing circuit 2, so that the outline is detected by the vertical outline enhancement circuit 4. Therefore, it is possible to suppress the occurrence of ringing as shown in FIG. 5B in the halftone portion of the twice written video portion.
[0023]
(Embodiment 2)
A second embodiment of the image display device of the present invention will be described with reference to FIG. In this image display device, in the detection circuit 1 described in (Embodiment 1), the output of the AND circuit 1E is input, the seventh line memory 1F that delays one line, and the output of the AND circuit 1E A detection circuit 10 having a configuration in which a vertical width expansion circuit 30 composed of an OR circuit 1G for inputting an output of the seventh line memory 1F and outputting a logical sum is added, and is detected by the detection circuit of the first embodiment. The width of the detection signal of the halftone portion of the twice-written video signal is extended by one line in the vertical direction, and two lines of the halftone portion of the video that monotonically increase or decrease by two lines are detected.
At this time, it is more preferable that the characteristics of the vertical smoothing circuit 20 be changed so that the average value of the three adjacent upper and lower lines is output.
In the conventional image display apparatus, when the vertical contour is enhanced by the vertical contour emphasizing circuit, unnatural ringing occurs in the halftone portion of the twice-written video signal. The image display device includes a detection circuit for detecting an intermediate gradation portion of a twice-written video signal, and a vertical smoothing circuit for vertically smoothing a portion detected by the detection circuit, and smoothes edges of the portion in advance. This makes it difficult for the subsequent vertical contour enhancement circuit to extract high-frequency components, thereby making it possible to suppress the occurrence of unnatural ringing.
In the image display device of the present embodiment, the description has been made in the vertical direction. However, it is clear that the image display device that suppresses the occurrence of ringing in the horizontal direction can be similarly configured.
[0024]
【The invention's effect】
Conventionally, the image display device of the present invention has a conventional configuration in which a signal having substantially the same gradation, such as a figure or a character in an EPG (Electronic Program Guide) of a digital broadcast, is monotonously increased or decreased in units of two adjacent upper and lower lines. If contour emphasis is applied to the twice written video part, the occurrence of unevenness in the intermediate gradation part is suppressed, and the occurrence of remarkable discomfort is suppressed. It is possible to provide an image display device that displays a twice-written video portion naturally.
[Brief description of the drawings]
FIG. 1 is a configuration diagram of an image display device according to a first embodiment of the present invention; FIG. 2 is an operation waveform diagram of the image display device according to the first embodiment of the present invention; FIG. FIG. 4 is a configuration diagram of an image display device according to an embodiment of the present invention. FIG. 4 is an operation waveform diagram of an image display device according to a second embodiment of the present invention. Diagram showing the state when outline enhancement processing is performed on a twice-written video signal having
DESCRIPTION OF SYMBOLS 1 Detection circuit 2 Vertical smoothing circuit 3 Selection circuit 4 Vertical contour emphasis circuit 11 First line memory 12 Second line memory 13 Third line memory 14 First subtraction circuit 15 Second subtraction circuit 16 Third Subtraction circuit 17 first absolute value circuit 18 second absolute value circuit 19 third absolute value circuit 21 fourth line memory 22 fifth line memory 23 sixth line memory 24 averaging circuit