JP2004186660A - Schottky barrier diode and method for manufacturing the same - Google Patents
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Abstract
Description
【０００１】
【発明の属する技術分野】
本発明は、ショットキーバリアダイオードに関する。
【０００２】
【従来の技術】
ショットキーバリアダイオードは、半導体と金属とのショットキー接合を有したダイオードであり、一般に接合周囲にシリコン酸化膜等の絶縁膜を有している。
シリコン酸化膜とバリア金属との接着性があまり良好でないため、従来、シリコン酸化膜とバリア金属との間にポリシリコンを介して両者を良好に接着し、電極縁部の耐剥離性を向上させた例がある（例えば、特許文献１参照）。
【０００３】
特許文献１，２には、ノンドープのポリシリコンにエピタキシャル層から不純物を拡散させる作用を経てショットキーバリアダイオードを製造する方法が記載されている。特許文献２記載の製造方法においては、これによりエピタキシャル層の表面に低濃度領域を形成することが記載されている。
【０００４】
【特許文献１】
特開２００２−９３０２号公報 （段落２０，４０〜４２、図１１）
【特許文献２】
特開２００１−８５７０５号公報 （請求項７ 図５）
【０００５】
【発明が解決しようとする課題】
一方、本発明は以上のようなポリシリコン膜を適切に設定して、簡易な工程によりショットキーバリアダイオードの逆電圧に対する耐性や順方向特性等の特性を向上させることを課題とする。
【０００６】
【課題を解決するための手段】
以上の課題を解決するための請求項１記載の発明は、例えば図１、図３及び図１９に示すように、
不純物が添加された半導体基板２と、
前記半導体基板上にエピタキシャル成長により成膜され、全領域が前記半導体基板と同一導電型で前記半導体基板の不純物濃度より低不純物濃度にドーピングされた半導体膜３，２２と、
前記半導体膜の表面上に開口部を有して形成された熱酸化膜４と、
前記熱酸化膜の内周縁部を覆うポリシリコン膜５と、
前記半導体膜の前記開口部内で開口する前記ポリシリコン膜の開口部を介して露出する前記半導体膜の表面を覆うバリアメタル膜６と、
前記バリアメタル膜上に形成された電極金属膜７とを備え、
前記半導体膜の表面と前記バリアメタル膜との接合によりショットキー接合が形成されてなるショットキーバリアダイオード１であって、
前記熱酸化膜の前記内周縁部には内側程厚みが減じる段差が設けられ、
前記ポリシリコン膜の内周縁部５ｃが前記熱酸化膜の内周より内側の前記半導体膜の表面上に延設され、前記ポリシリコン膜の外周縁部５ａは前記熱酸化膜の最上段４ａ上に敷設され、
前記バリアメタル膜及び前記電極金属膜の外周縁部が前記ポリシリコン膜の外周より内側かつ前記最上段４ａ上の同一範囲に位置し、
前記ポリシリコン膜の前記熱酸化膜と前記バリアメタル膜とに挟まれる部分（５ａ＋５ｂ）がノンドープポリシリコンから成り、
前記ポリシリコン膜の厚さが前記熱酸化膜の最下段部４ｂの厚さのほぼ半分であることを特徴とするショットキーバリアダイオードである。
【０００７】
請求項２記載の発明は、例えば図１９に示すように、
不純物が添加された半導体基板と、
前記半導体基板上にエピタキシャル成長により成膜され、全領域が前記半導体基板と同一導電型で前記半導体基板の不純物濃度より低不純物濃度にドーピングされた半導体膜と、
前記半導体膜の表面上に開口部を有して形成された熱酸化膜と、
前記熱酸化膜の内周縁部を覆うポリシリコン膜と、
前記半導体膜の前記開口部内で開口する前記ポリシリコン膜の開口部を介して露出する前記半導体膜の表面を覆うバリアメタル膜と、
前記バリアメタル膜上に形成された電極金属膜とを備え、
前記半導体膜の表面と前記バリアメタル膜との接合によりショットキー接合が形成されてなるショットキーバリアダイオードであって、
前記熱酸化膜の前記内周縁部には内側程厚みが減じる段差が設けられ、
前記ポリシリコン膜の内周縁部が前記熱酸化膜の内周より内側の前記半導体膜の表面上に延設され、前記ポリシリコン膜の外周縁部は前記熱酸化膜の最上段上に敷設され、
前記バリアメタル膜及び前記電極金属膜の外周縁部が前記ポリシリコン膜の外周より内側かつ前記最上段上の同一範囲に位置し、
前記ポリシリコン膜の前記熱酸化膜と前記バリアメタル膜とに挟まれる部分がノンドープポリシリコンから成り、
逆電圧印加時に、前記ポリシリコン膜の前記内周縁部の内周縁直下位置Ｘ４に生じる電界強度極大値Ｅ（Ｘ４）及び前記ポリシリコン膜の前記内周縁部の外周縁直下位置Ｘ３に生じる電界強度極大値Ｅ（Ｘ３）の双方が、前記熱酸化膜の最下段部の外周縁直下位置Ｘ２に生じる電界強度極大値Ｅ（Ｘ２）より低いことを特徴とするショットキーバリアダイオードである。
【０００８】
請求項３記載の発明は、例えば図６に示すように、
前記熱酸化膜の前記開口部内において前記半導体膜の深さ方向のキャリア濃度が表面に向かって漸減している（ある深さから表面に亘って表面に近づくほど次第に減少するように分布している）ことを特徴とする請求項１又は請求項２に記載のショットキーバリアダイオードである。
【０００９】
ここで、キャリア濃度と不純物濃度とは同義でなく、キャリア濃度とは実際にキャリアとして稼動する正孔又は電子の密度をいい、電気的に定量分析される一方、不純物濃度とは、キャリアの数に拘わらず、ドナー原子又はアクセプタ原子である不純物原子の空間的な密度をいい、２次イオン質量分析法などで定量されるものである（以下同じ。）。
【００１０】
請求項４記載の発明は、例えば図３に示すように、
不純物が添加された半導体基板２と、
前記半導体基板上にエピタキシャル成長により成膜され、全領域が前記半導体基板と同一導電型で前記半導体基板の不純物濃度より低不純物濃度にドーピングされた半導体膜２２と、
前記半導体膜の表面上に開口部を有して形成された熱酸化膜４と、
前記熱酸化膜の内周縁部を覆うポリシリコン膜５と、
前記半導体膜の前記開口部内で開口する前記ポリシリコン膜の開口部を介して露出する前記半導体膜の表面を覆うバリアメタル膜６と、
前記バリアメタル膜上に形成された電極金属膜７とを備え、
前記半導体膜の表面と前記バリアメタル膜との接合によりショットキー接合が形成されてなるショットキーバリアダイオードであって、
前記ポリシリコン膜の内周縁部５ｃが前記熱酸化膜の内周より内側の前記半導体膜の表面上に延設され、
前記ポリシリコン膜の前記開口部において、前記ポリシリコン膜と前記半導体膜との界面位置より深い位置まで前記半導体膜の表面が掘り下げられて前記バリアメタル膜と接合していることを特徴とするショットキーバリアダイオードである。
【００１１】
請求項５記載の発明は、前記熱酸化膜の前記開口部内において、前記半導体膜の深さ方向のキャリア濃度が表面に向かって漸減している（ある深さから表面に亘って表面に近づくほど次第に減少するように分布している）ことを特徴とする請求項４記載のショットキーバリアダイオードである。
【００１２】
請求項６記載の発明は、順方向電圧降下Ｖｆと逆方向漏れ電流Ｉｒの積が、前記半導体膜の表面の掘り下げ量をゼロとした場合よりも低下する範囲に前記半導体膜の表面が掘り下げられてなることを特徴とする請求項５記載のショットキーバリアダイオードである。
【００１３】
請求項７記載の発明は、前記熱酸化膜の前記開口部内において前記半導体膜の深さ方向のキャリア濃度が表面付近においてほぼ一定である（ある深さから表面に亘ってほぼ一定に分布している）ことを特徴とする請求項４に記載のショットキーバリアダイオードである。
【００１４】
請求項８記載の発明は、請求項１から請求項７のうちいずれか一に記載のショットキーバリアダイオードを製造する製造方法であって、
９００℃から１０００℃までの範囲のいずれかの温度以上の熱処理工程は、熱酸化膜を形成する熱酸化工程のみであることを特徴とするショットキーバリアダイオードの製造方法である。
【００１５】
請求項９記載の発明は、Ｎ型の半導体基板上にエピタキシャル成長により不純物としてリンを含む半導体膜が成膜された半導体ウエファの表面を熱酸化させて前記半導体膜に第一酸化膜を形成する第一熱酸化工程と、
前記第一酸化膜をエッチングによりリング状に除去する第一酸化膜エッチング工程と、
前記半導体ウエファの表面を熱酸化させて前記半導体膜に第二酸化膜を形成する第二熱酸化工程と、
前記第一酸化膜エッチング工程によってエッチングした位置より内側の酸化膜をエッチングにより除去して開口部を形成する酸化膜開口エッチング工程と、
前記表面上にノンドープポリシリコンを堆積させてポリシリコン膜を形成するポリシリコン膜形成工程と、
前記酸化膜の前記開口部の内周より内側に間隔を置いた位置より内側の前記ポリシリコン膜をエッチングにより除去して前記ポリシリコン膜を開口するポリシリコン膜エッチング工程と、
前記表面にバリアメタル膜を全面蒸着形成するバリアメタル膜形成工程と、
前記バリアメタル膜上に電極金属膜を全面蒸着形成する電極金属膜形成工程と、前記バリアメタル膜及び前記電極金属膜の外周縁部が前記ポリシリコン膜の外周より内側かつ前記酸化膜の最上段上の同一範囲に位置するように、前記ポリシリコン膜の外周より内側かつ前記酸化膜の最上段上の所定位置より外側の前記バリアメタル及び前記電極金属膜をエッチングにより除去する金属膜エッチング工程とを以上の記載の順序で行うことを特徴とするショットキーバリアダイオードの製造方法である。
【００１６】
請求項１０記載の発明は、前記ポリシリコン膜エッチング工程を、Ｃｌ２をエッチングガスとしたドライエッチングにより行うことを特徴とする請求項９記載のショットキーバリアダイオードの製造方法である。
【００１７】
請求項１１記載の発明は、Ｎ型の半導体基板上にエピタキシャル成長により不純物としてリンを含む半導体膜が成膜された半導体ウエファの表面を熱酸化させて前記半導体膜に第一酸化膜を形成する第一熱酸化工程と、
前記第一酸化膜をエッチングによりリング状に除去する第一酸化膜エッチング工程と、
前記半導体ウエファの表面を熱酸化させて前記半導体膜に第二酸化膜を形成する第二熱酸化工程と、
前記第一酸化膜エッチング工程によってエッチングした位置より内側の酸化膜をエッチングにより除去して開口部を形成する酸化膜開口エッチング工程と、
前記表面上にノンドープポリシリコンを堆積させてポリシリコン膜を形成するポリシリコン膜形成工程と、
前記酸化膜の開口部の内周より内側に間隔を置いた位置より内側の前記ポリシリコン膜をエッチングにより除去して前記ポリシリコン膜を開口しさらにこの開口領域下の半導体膜の表層をエッチングするエッチング工程と、
前記表面にバリアメタル膜を全面蒸着形成するバリアメタル膜形成工程と、
前記バリアメタル膜上に電極金属膜を全面蒸着形成する電極金属膜形成工程と、前記バリアメタル膜及び前記電極金属膜の外周縁部が前記ポリシリコン膜の外周より内側かつ前記酸化膜の最上段上の同一範囲に位置するように、前記ポリシリコン膜の外周より内側かつ前記酸化膜の最上段上の所定位置より外側の前記バリアメタル及び前記電極金属膜をエッチングにより除去する金属膜エッチング工程とを以上の記載の順序で行うことを特徴とするショットキーバリアダイオードの製造方法である。
【００１８】
請求項１２記載の発明は、前記エッチング工程を、Ｃｌ２をエッチングガスとしたドライエッチングにより行うことを特徴とする請求項１１記載のショットキーバリアダイオードの製造方法である。
【００１９】
請求項１３記載の発明は、前記エッチング工程を、ＨＢｒをエッチングガスとしたドライエッチングにより行うことを特徴とする請求項１１記載のショットキーバリアダイオードの製造方法である。
【００２０】
請求項１４記載の発明は、前記エッチング工程を、エッチングガスとしてＣｌ２及びＨＢｒを時分割で用いたドライエッチングにより行うことを特徴とする請求項１１記載のショットキーバリアダイオードの製造方法である。
【００２１】
請求項１５記載の発明は、完成したショットキーバリアダイオードの順方向電圧降下Ｖｆと逆方向漏れ電流Ｉｒの積が、前記半導体膜の表面の掘り下げ量をゼロとした場合よりも低下する範囲に前記半導体膜の表面を掘り下げることを特徴とする請求項１２記載のショットキーバリアダイオードの製造方法である。
【００２２】
【発明の実施の形態】
以下に本発明の一実施の形態につき図面を参照して説明する。以下は本発明の一実施形態であって本発明を限定するものではない。
【００２３】
〔第１の実施形態〕
まず、本発明の第１の実施形態につき、図１、図２を参照して説明する。図１は本発明第１の実施形態のショットキーバリアダイオード（以下「ＳＢＤ」という。）１の構造を示す図であって、断面図の上端に略半身平面図を繋げて描いたものである。図２は本実施形態のＳＢＤ１の主要工程におけるウエファ断面図である。
【００２４】
図１に示すように本実施形態のＳＢＤ１は、Ｎ＋型シリコン基板２と、Ｎ型シリコン膜３と、シリコン酸化膜４と、ポリシリコン膜５と、バリアメタル膜６と、アノード電極金属膜７と、カソード電極金属膜８と、保護膜９とを備え、以下のような方法により製造される。１０は逆電圧印加時の空乏層を示す。
【００２５】
図２を参照してＳＢＤ１の製造方法につき説明する。
まず、Ｎ＋型シリコン基板１１上にエピタキシャル成長法によりシリコンエピタキシャル膜（以下「エピ膜」という。）１２が形成された半導体ウエファを得て、この半導体ウエファをスタート素材とする。Ｎ型不純物としては、Ｎ＋型シリコン基板１１中にはヒ素（Ａｓ）、アンチモン（Ｓｂ）又はリン（Ｐ）を、エピ層１２中にはリン（Ｐ）を採用する。スタート時においてＮ＋型シリコン基板１１は、例えば比抵抗が０．００５（Ω・ｃｍ）、膜厚が４００〜５００（μｍ）であり、エピ膜１２は、例えば＜１１１＞結晶軸、比抵抗が０．４１（Ω・ｃｍ）、膜厚が３．０（μｍ）である。
【００２６】
まず図２（ａ）示すように、熱酸化法によりスタート素材たる半導体ウエファを酸化させ表面に第一酸化膜１３を形成する（第一熱酸化工程）。例えば、酸化炉を１０００℃付近に加熱して行い、第一酸化膜１３の膜厚Ｔｏｘ１を約７０００（Å）に形成する。裏面にも酸化膜１４が形成される。
本工程において周知のようにエピ膜１２にＮ＋型シリコン基板１１からＮ型不純物が再分布により侵入し、エピ膜１２中のリンも再分布するとともに、表面のシリコンの一部が酸化膜の成長のために消費される。
なお、既に、Ｎ＋型シリコン基板１１上へのエピタキシャル成長中に不純物再分布が生じており、このエピタキシャル成長中の再分布に対して本工程における再分布による不純物の移動は少ない場合が多い。
【００２７】
次に、ガードリング用に使用可能なフォトマスクを用い、周知のフォトリソグラフィー技術によってレジストマスクを形成し、これにより第一酸化膜１３上をマスキングした状態でウエファ全体をエッチング液に浸し、図２（ｂ）に示すように第一酸化膜１３をリング状に除去する（第一酸化膜エッチング工程）。このときマスキングしていない裏面の酸化膜１４も除去される。
なお、ガードリング用マスクと兼用又は過去に使用したガードリング用マスクを流用するので、製造コスト軽減が図られる。
このような製造コスト軽減の観点から本実施形態の製造方法では、ガードリング用マスクを用いた。その結果、図２（ｂ）に示すように第一酸化膜１３をリング状に除去し、そのリング状の除去部の内側に第一酸化膜１３の一部として島状の酸化膜１３ａを残した。しかし、別の適応するパターンのフォトマスクを用いることにより、中央の島状の酸化膜１３ａを残さずに同時にエッチング除去してもよいことは勿論である。島状の酸化膜１３ａは本実施形態の製造方法の途中工程でのみ生じるものであって結果物には残らず、本発明のショットキーバリアダイオードの効果には何ら影響の無いものである。
【００２８】
次に図２（ｃ）示すように、熱酸化法により半導体ウエファを再酸化させ表面に第二酸化膜を形成する（第二熱酸化工程）。例えば、酸化炉を１０００℃付近に加熱して行い、第一酸化膜エッチング工程において第一酸化膜１３を除去したリング状領域に形成される第二酸化膜１５の膜厚Ｔｏｘ２を約１０００（Å）に形成する。その場合、第一酸化膜１３上にも第二酸化膜１６が約４００（Å）成長し、これを合わせた最厚部（１８及び１９）の膜厚Ｔｏｘ１’が約７４００（Å）となる。裏面にも酸化膜１７が形成される。
本工程においても周知のようにエピ膜１２にＮ＋型シリコン基板１１からＮ型不純物が再分布により侵入し、エピ膜１２中のリンも再分布するとともに、表面のシリコンの一部が酸化膜の成長のために消費される。
【００２９】
次に、周知のフォトリソグラフィー及びウエットエッチングによって、前記リング状領域に形成された第二酸化膜１５より内側の酸化膜１８を除去して開口部を形成するとともに、外側の酸化膜１９の外周縁部を除去し、図１及び図２（ｄ）（ｅ）に示す内側程厚みが減じる段差を有するシリコン酸化膜４を残すことで形成する（酸化膜開口エッチング工程）。このとき、前記リング状領域に形成された第二酸化膜１５の内周縁部も一部除去される。これは、前記リング状領域に形成された第二酸化膜１５より内側の酸化膜１８のみを正確に除去することが困難である場合に有効である。また、このような手法により図１に示した下段部４ｂの幅を選択できる。
【００３０】
次に図２（ｄ）に示すように、減圧ＣＶＤ法によりノンドープポリシリコンを半導体ウエファ表面上に堆積させてポリシリコン膜２０を形成する（ポリシリコン膜形成工程）。例えば、ポリシリコン膜２０の膜厚を５５０（Å）とする。その場合、堆積時６２０℃で３分４０秒程度の熱処理工程を伴う。
この熱処理工程を伴うことによりエピ膜１２からポリシリコン膜２０へリンの拡散が起こり得る。かかる拡散が起これば、エピ膜１２上に形成されているポリシリコン膜２０のリン濃度が高まるとともに、シリコン酸化膜４の開口部範囲内においてエピ膜１２の表層のリンが減少する。後で確認できる程度に拡散が起こるか否か、どの程度の拡散が起こるかは、熱処理工程の温度や時間等の条件による。
いずれにせよ、シリコン酸化膜４上に形成されているポリシリコン膜２０のリン濃度は再分布による影響をほとんど受けず、ノンドープポリシリコンとして残存する。ノンドープポリシリコンの堆積は、供給ガスの純度に限界があるため、現在で、１０１０〜１０１２（１／ｃｍ３）程度の不純物濃度で行うことができる。したがって、現有技術ではノンドープポリシリコン膜中に１０１０〜１０１２（１／ｃｍ３）程度の不純物が検出され得る。しかしその濃度は、Ｎ型シリコン膜３の表面濃度より桁違いに低い値となる。
【００３１】
次に、周知のフォトリソグラフィー及びドライエッチングによって、シリコン酸化膜４の開口部の内周より内側に間隔を置いた位置より内側のポリシリコン膜２０をエッチングにより除去してポリシリコン膜２０を開口する（ポリシリコン膜エッチング工程）。このポリシリコン膜エッチング工程によりポリシリコン膜２０の外周縁も同時に除去する。これにより図１及び図２（ｅ）に示す開口部を有するポリシリコン膜５が形成される。
このポリシリコン膜エッチング工程は、通常、ドライエッチングにより行う。特にＣｌ２をエッチングガスとするドライエッチングにより行うことが好ましい。Ｃｌ２をエッチングガスとするドライエッチングによりポリシリコン膜５をエッチングする結果、その下層のエピ膜１２（図１におけるＮ型シリコン膜３）の表層部において、表面ほど漸減するキャリア濃度分布が得られる（図６の実施例１，２参照）ことが本発明者らの研究により確認できたからである。このキャリア濃度分布の変化を経て最終的に、低濃度層であるＮ−型領域３ａがＮ型シリコン膜３内に形成される。
なお、ポリシリコン膜形成工程において起こり得るエピ膜１２からポリシリコン膜２０へリンの拡散によるリン濃度の低下もＮ−型領域３ａのキャリア濃度の低下に寄与する。ドナー原子であるリンが減少すれば、少なくともその減少分だけはキャリアも減少するからである。リン濃度が変化しない場合においても、キャリアの不活性化によりキャリア濃度が減少し得る。
【００３２】
次に、半導体ウエファの表面にバリアメタル膜を全面蒸着形成する（バリアメタル膜形成工程）。続いて、バリアメタル膜上にアノード電極金属膜を全面蒸着形成する（電極金属膜形成工程）。例えば、バリアメタルとしてはＭｏ（モリブデン）を用い、１０−２Ｐａ以下の真空装置内において２６０℃以下温度で材料を加熱蒸発させて半導体ウエファ表面に付着させる真空蒸着法により成膜する。
同一の真空装置中において連続してバリアメタル膜とアノード電極金属膜の形成を行っても良い。バリアメタル膜とアノード電極金属膜のパターンが異なる場合は、バリアメタル膜形成後、アノード電極金属膜形成前にバリアメタル膜のパターニング工程を挟まなければならない。しかし本実施形態においては、バリアメタル膜とアノード電極金属膜のパターンが同一であるため、両者の成膜プロセスを途中大気中に曝露することなく他の工程を挟むことなく連続して行うことができる。このように連続して行う場合、一旦大気に晒されることによる水分の吸収やバリアメタルの酸化等の不都合や、パターニング工程を挟むことによるフォトレジスト剤や現像液中の有機物残留等によるバリアメタル膜表面の汚染等の不都合を回避できる。
【００３３】
次に図２（ｅ）に示すように、周知のフォトリソグラフィー及びウエットエッチングによって、ポリシリコン膜５の外周より内側かつシリコン酸化膜４の最上段上の所定位置より外側のバリアメタル及び電極金属膜をエッチングにより除去する（金属膜エッチング工程）。
【００３４】
次に、Ｎ＋型シリコン基板２の裏面にカソード電極金属膜８を形成する。
以上により図２（ｅ）に示すような状態とする。さらに必要に応じて、ＰＳＧ（リン・珪酸・ガラス）を用いてアノード電極のコンタクト部周囲に各層の境を覆うように保護膜を任意に形成する。パッケージの形態によっては、これは不要となる場合がある。
【００３５】
以上の工程により完成する本実施形態のＳＢＤ１は、図１に示すような構造を有する。
【００３６】
すなわち、Ｎ＋型シリコン基板２は、Ｎ型不純物を比較的高濃度に含む。
Ｎ型シリコン膜３は、Ｎ＋型シリコン基板２の表面上に形成されたエピタキシャル膜であり、エピタキシャル成長中のドーピングと基板からの再分布及び熱酸化工程中の再分布などを経た結果、Ｎ＋型シリコン基板２に比較して低濃度にドーピングされた膜である。Ｎ型シリコン膜３は、その表層部にＮ−型領域３ａを有する。Ｎ−型領域３ａは、上述したポリシリコン膜形成工程やポリシリコン膜エッチング工程を経てキャリア濃度が低下して形成された領域である。このキャリアの低濃度化は表面に近いほど顕著に発生し、例えば、図６に示される濃度プロファイルのように、シリコン酸化膜４の開口部内においてＮ型シリコン膜３の深さ方向のキャリア濃度が表面に向かって漸減している。より詳細に述べれば、ある深さから表面に亘って表面に近づくほど次第に減少するように分布している。図６の場合、深さ０．５（μｍ）当たりから急激に漸減しており、およそ０．５（μｍ）までをＮ−型領域３ａとして扱う。
すなわち、Ｎ型シリコン膜３は全領域がＮ＋型シリコン基板２と同一導電型のＮ型でＮ＋型シリコン基板２の不純物濃度より低不純物濃度にドーピングされた半導体膜であり、Ｐ型のガードリングなどの逆導電型領域やＮ＋型チャネルストップ層などの高濃度領域が形成されていない。そのため、上述した工程以外のパターニング工程やドーピング工程を要さず製造工程が簡素であるとともに、Ｎ型シリコン膜３をより薄く形成し、順方向特性の向上を促進できる。
また、Ｐ型のガードリングなどの逆導電型領域やＮ＋型チャネルストップ層などの高濃度領域の拡散のための熱処理工程においては、より深い範囲に拡散させる場合ほど、その大きな熱負荷によりＮ＋型シリコン基板２からのＮ型不純物の再分布による影響がより深刻になるが、本発明によればそのような影響は無いため、エピタキシャル成長中のドーピングによってエピ膜１２中の最終不純物濃度を精度良く制御できる。
【００３７】
シリコン酸化膜４は、Ｎ型シリコン膜３上にリング状に形成されている。図１に示すように、シリコン酸化膜４の内周縁部には内側程厚みが減じる段差が二段に設けられている。上段部を４ａとし下段部を４ｂとする。下段部４ｂは上段部４ａに対して薄く、上段部４ａの内周に連続するように形成されている。
【００３８】
ポリシリコン膜５は、シリコン酸化膜４の内周縁部を覆って高さの異なる３段に形成されている。最上段部を５ａとし、中段部を５ｂとし、最下段部を５ｃとする。最上段部５ａは外周縁部に該当し、シリコン酸化膜４の上段部４ａ上に形成されている。中段部５ｂは中央部に該当し、シリコン酸化膜４の下段部４ｂ上に形成されている。最下段部５ｃは内周縁部に該当し、シリコン酸化膜４の下段部４ｂの内周に隣接してＮ型シリコン膜３のＮ−型領域３ａの外周縁部上に形成されている。最上段部５ａの外周は、シリコン酸化膜４の外周より内側に位置する。
【００３９】
また、ポリシリコン膜５の厚さがシリコン酸化膜４の下段部（最下段部）４ｂの厚さのほぼ半分である。したがって、ポリシリコン膜５の最下段部５ｃの高さはシリコン酸化膜４の下段部（最下段部）４ｂの高さのほぼ半分となる。シリコン酸化膜４の最下段部の厚さの半分より薄い範囲においては、ポリシリコン膜５を厚くするほど耐圧が向上する一方、半分程度を超えると耐圧が低下することはあってもほとんど向上することは無いからである。製造負担上もポリシリコン膜５をあまり厚く形成することは好ましくない。また、ポリシリコン膜５を極端に厚くすると、ポリシリコン膜５を介してシリコン酸化膜４上に位置する電極（バリアメタル膜６とアノード電極金属膜７）の縁部、すなわち、フィールドプレートとＮ型シリコン膜３との距離が離れるため、フィールドプレート効果による電界緩和効果が低下し、その結果耐圧が低下すると懸念される。したがって、ポリシリコン膜５の厚さはシリコン酸化膜４の下段部（最下段部）４ｂの厚さの半分か、又は半分よりやや厚い程度が好ましく、半分よりやや薄い程度でも遜色無い耐圧が得られる場合がある。
【００４０】
バリアメタル膜６は、ポリシリコン膜５の最下段部５ｃの内側に形成されたポリシリコン膜５の開口部を介して露出するＮ型シリコン膜３のＮ−型領域３ａの表面を覆って、Ｎ型シリコン膜３に接合し、ショットキー接合を形成する。バリアメタル膜６の周縁部はポリシリコン膜５上に形成されている。
アノード電極金属膜７は、バリアメタル膜６上にバリアメタル膜６と同一範囲に形成されている。
図１に示すように、バリアメタル膜６とアノード電極金属膜７とを合わせた金属膜ｍは３段のポリシリコン膜５上に被着することにより、４段に形成されている。下から１段目をｍ１、２段目をｍ２、３段目をｍ３、４段目をｍ４とする。１段目ｍ１はポリシリコン膜５の開口部内でＮ型シリコン膜３に接合している。２段目ｍ２はポリシリコン膜５の最下段部５ｃ上に形成されている。３段目ｍ３はポリシリコン膜５の中段部５ｂ上に形成されている。４段目ｍ４はバリアメタル膜６及びアノード電極金属膜７の外周縁部を構成し、ポリシリコン膜５の最上段部５ａ上に同一範囲に形成されている。４段目ｍ４の外周、すなわち、バリアメタル膜６及びアノード電極金属膜７の外周がポリシリコン膜５の外周より内側に位置する。
【００４１】
ポリシリコン膜５はバリアメタル膜６及びシリコン酸化膜４の双方に対して接着性が良好であり、以上説明した構造によってバリアメタル膜６がポリシリコン膜５を介してシリコン酸化膜４に強固に接合することにより、電極周縁の耐剥離性が向上する。
少なくともポリシリコン膜５のシリコン酸化膜４とバリアメタル膜６とに挟まれる部分（５ａ＋５ｂ）はノンドープポリシリコンから成るが、ポリシリコン膜５の内周縁部（５ｃ）はＮ型シリコン膜３からの不純物拡散を受けてドープポリシリコンと成っている可能性がある。このノンドープポリシリコン部分（５ａ＋５ｂ）には不純物が検出され得るが、Ｎ型シリコン膜３の表面濃度及びドープポリシリコンと成った場合のポリシリコン膜５の内周縁部（５ｃ）より低不純物濃度である。
【００４２】
カソード電極金属膜８は、Ｎ＋型シリコン基板２の裏面に被着している。
保護膜９は任意であるが、例えばＰＳＧ（リン・珪酸・ガラス）等からなり、アノード電極金属膜７のコンタクト部周囲に各層の境を覆うようにして形成されている。
【００４３】
以上のような構造によってＳＢＤ１は、ポリシリコン膜５の開口部内範囲が活性領域Ａとして機能し、その周辺が耐圧維持領域Ｂとして機能するよう構成される。耐圧維持領域Ｂは主にフィールドプレート効果により機能する。
シリコン酸化膜４の外周はパターニング時に除去されており、その外周より外側がスクライブ領域Ｃとして構成されている。スクライブ領域ＣおいてはＮ型シリコン膜３が露出している。スクライブ領域Ｃは半導体ウエファから各デバイスを個片に分離する際にスクライブされる。
【００４４】
〔第２の実施形態〕
本発明の第２の実施形態につき、図３を参照して説明する。図３は本発明第２の実施形態のＳＢＤ（ショットキーバリアダイオード）２１の構造を示す図であって、断面図の上端に略半身平面図を繋げて描いたものである。
【００４５】
本実施形態のＳＢＤ２１は、第１の実施形態のＳＢＤ１に比較しても、逆方向漏れ電流ＩＲや順方向印加電圧ＶＦの低下を実現可能な構造のデバイスである。
【００４６】
図３に示すように、本実施形態のＳＢＤ２１は、第１の実施形態のＳＢＤ１の構造に対して、ポリシリコン膜５の開口部において、ポリシリコン膜５とＮ型シリコン膜２２との界面位置より深い位置までＮ型シリコン膜２２の表面が掘り下げられてバリアメタル膜６と接合している点で異なり、その他は同様である。
シリコン酸化膜４の開口部内において、Ｎ型シリコン膜２２の深さ方向のキャリア濃度が表面に向かって漸減している。より詳細に述べれば、ある深さから表面に亘って表面に近づくほど次第に減少するように分布している。この点も、第１の実施形態のＳＢＤ１と同様である。
【００４７】
本ＳＢＤ２１の製造方法としては、第１の実施形態において開示した製造方法に対し、そのポリシリコン膜エッチング工程を次のエッチング工程に置換えて実行する方法を採る。
すなわち、第１の実施形態のポリシリコン膜エッチング工程に置換える本実施形態のエッチング工程は、シリコン酸化膜４の開口部の内周より内側に間隔を置いた位置より内側のポリシリコン膜２０をドライエッチングにより除去してポリシリコン膜２０を開口し、さらにこの開口領域下のＮ型シリコン膜２２の表層をドライエッチングするエッチング工程である。これは、第１の実施形態においてポリシリコンをドライエッチングするエッチング時間より、エッチング時間を長くすることにより簡単に実現可能である。
【００４８】
エッチングガスとしてはＣｌ２を用いる。但し、ＨＢｒも目的に応じて使用可能である。Ｃｌ２を用いる場合、エッチング時間の設定により、順方向電圧降下Ｖｆと逆方向漏れ電流Ｉｒの双方を低下させることができる。ＨＢｒは専ら順方向電圧降下Ｖｆを低下させたい場合に有効である。望まれるデバイス特性によっては、Ｃｌ２とＨＢｒを時分割で併用することも有効と成り得る。
ＨＢｒを用いる場合、Ｎ型シリコン膜２２の深さ方向のキャリア濃度は表面に向かって漸減せず、図２１に示すように、ある深さから表面に亘ってほぼ一定に分布している。図２１の対象となった試料では、０．０〜１．９μｍの範囲でほぼ一定のキャリア濃度となった。この点、第１の実施形態のＳＢＤ１と異なるものとなる。
なお、本実施形態では、熱酸化膜を上段部４ａと下段部４ｂとからなるシリコン酸化膜４とすることにより、熱酸化膜の内周縁部に内側程厚みが減じる２段の段差を設けたが、熱酸化膜の段差は任意であり、この段差を設けなくても好ましい結果が得られる。
【００４９】
【実施例】
以下に、実験１（Ｃ−Ｖ特性法によるキャリア濃度測定）、実験２（ポリシリコン膜厚変化による逆方向及び順方向特性変化の測定）、及びシミュレーション１（逆電圧印加時計算）を開示する。
【００５０】
１．実験１
実験１では、Ｃ−Ｖ特性法によるキャリア濃度測定を行い、ショットキーバリア直下の縦方向キャリア濃度分布を確認する。
【００５１】
１−１．条件
スタート素材となる半導体ウエファＸと半導体ウエファＹを購入した。半導体ウエファＸと半導体ウエファＹは異なるメーカにより作製されたもので、半導体ウエファＸにあっては、エピタキシャル膜の比抵抗が０．５０（Ω・ｃｍ）、膜厚が４．０（μｍ）である。半導体ウエファＹにあっては、エピタキシャル膜の比抵抗が０．４９（Ω・ｃｍ）、膜厚が４．０（μｍ）である。Ｎ＋型シリコン基板は、半導体ウエファＸ，Ｙともに比抵抗が０．００５（Ω・ｃｍ）、膜厚が４００〜５００（μｍ）である。
半導体ウエファＸと半導体ウエファＹをスタート素材として上記第１の実施形態に従い、同一プロセスで同一構造にＳＢＤを製作した。半導体ウエファＸをスタート素材としたものを実施例１とし、半導体ウエファＹをスタート素材としたものを実施例２とする。製造プロセスは以下の通りである。
【００５２】
まず図２（ａ）示すように、熱酸化法によりスタート素材たる半導体ウエファを酸化させ表面に第一酸化膜１３を形成する（第一熱酸化工程）。酸化炉を１０００℃付近に加熱して行い、第一酸化膜１３の膜厚Ｔｏｘ１を約７０００（Å）に形成する。裏面にも酸化膜１４が形成される。
【００５３】
次に、ガードリング用に使用可能なフォトマスクを用い、周知のフォトリソグラフィー技術によってレジストマスクを形成し、これにより第一酸化膜１３上をマスキングした状態でウエファ全体をエッチング液に浸し、図２（ｂ）に示すように第一酸化膜１３をリング状に除去する（第一酸化膜エッチング工程）。このときマスキングしていない裏面の酸化膜１４も除去される。
【００５４】
次に図２（ｃ）示すように、熱酸化法により半導体ウエファを再酸化させ表面に第二酸化膜を形成する（第二熱酸化工程）。酸化炉を１０００℃付近に加熱して行い、第一酸化膜エッチング工程において第一酸化膜１３を除去したリング状領域に形成される第二酸化膜１５の膜厚Ｔｏｘ２を約１０００（Å）に形成する。その場合、第一酸化膜１３上にも第二酸化膜１６が約４００（Å）成長し、これを合わせた最厚部（１８及び１９）の膜厚Ｔｏｘ１’が約７４００（Å）となる。裏面にも酸化膜１７が形成される。
【００５５】
次に、周知のフォトリソグラフィー及びウエットエッチングによって、前記リング状領域に形成された第二酸化膜１５より内側の酸化膜１８を除去して開口部を形成するとともに、外側の酸化膜１９の外周縁部を除去し、図１及び図２（ｄ）（ｅ）に示す内側程厚みが減じる段差を有するシリコン酸化膜４を残すことで形成する（酸化膜開口エッチング工程）。このとき、前記リング状領域に形成された第二酸化膜１５の内周縁部も一部除去される。
【００５６】
次に図２（ｄ）に示すように、減圧ＣＶＤ法によりノンドープポリシリコンを半導体ウエファ表面上に堆積させてポリシリコン膜２０を形成する（ポリシリコン膜形成工程）。ポリシリコン膜２０の膜厚を５５０（Å）とする。その場合、堆積時６２０℃で３分４０秒程度の熱処理工程を伴う。
【００５７】
次に、周知のフォトリソグラフィー及びドライエッチングによって、シリコン酸化膜４の開口部の内周より内側に間隔を置いた位置より内側のポリシリコン膜２０をエッチングにより除去してポリシリコン膜２０を開口する（ポリシリコン膜エッチング工程）。エッチングガスとしてはＣｌ２を用いた。このエッチング工程によりポリシリコン膜２０の外周縁も同時に除去する。これにより図１及び図２（ｅ）に示す開口部を有するポリシリコン膜５が形成される。
【００５８】
次に、半導体ウエファの表面にバリアメタル膜を全面蒸着形成する（バリアメタル膜形成工程）。続いて、バリアメタル膜上にアノード電極金属膜を全面蒸着形成する（電極金属膜形成工程）。バリアメタルとしてはＭｏ（モリブデン）を用い、１０−２Ｐａ以下の真空装置内において２６０℃以下温度で材料を加熱蒸発させて半導体ウエファ表面に付着させる真空蒸着法により成膜する。
【００５９】
次に図２（ｅ）に示すように、周知のフォトリソグラフィー及びウエットエッチングによって、ポリシリコン膜５の外周より内側かつシリコン酸化膜４の最上段上の所定位置より外側のバリアメタル及び電極金属膜をエッチングにより除去する（金属膜エッチング工程）。
【００６０】
次に、Ｎ＋型シリコン基板２の裏面にカソード電極金属膜８を形成する。
以上により図２（ｅ）に示すような状態とする。
【００６１】
一方、本発明の実施例との比較用として、それぞれ半導体ウエファＸと半導体ウエファＹをスタート素材として、同一プロセスで図４に示すＳＢＤ３０を製作した。半導体ウエファＸをスタート素材としたＳＢＤ３０を比較例１とし、半導体ウエファＹをスタート素材としたＳＢＤ３０を比較例２とする。
図４は、従来のガードリングを備えるＳＢＤ３０の断面図である。
図４において、３１はＮ＋型シリコン基板、３２はＮ型シリコン膜、３３はＰ型ガードリング、３４はＮ＋型チャネルストップ領域、３５はシリコン酸化膜、３６はバリアメタル膜、３７はアノード電極金属膜、３８は等電位リング電極、３９はカソード電極金属膜である。４０，４１はそれぞれ逆電圧印加時におけるＮ型領域内の空乏層と、Ｐ型領域内の空乏層を示す。
【００６２】
比較例１，比較例２を次のプロセスにより製造した。図５において、４２はＮ＋型シリコン基板、４３はエピタキシャル膜、４４〜４９は各工程における酸化膜であり、図４と同一符号のものは共通部分である。
【００６３】
（工程１）まず図５（ａ）示すように、熱酸化法によりスタート素材たる半導体ウエファを酸化させ表面に第一酸化膜４４を形成する。酸化炉を１０００℃付近に加熱して行い、第一酸化膜４４の膜厚Ｔｏｘ１を約７０００（Å）に形成する。裏面にも酸化膜４５が形成される。
【００６４】
（工程２）次に、ガードリング用のフォトマスクを用い、周知のフォトリソグラフィー技術によってレジストマスクを形成し、これにより第一酸化膜４４上をマスキングした状態でウエファ全体をエッチング液に浸し、図５（ｂ）に示すように第一酸化膜４４をリング状に除去する。その結果、図５（ｂ）に示す酸化膜４６となる。このときマスキングしていない裏面の酸化膜４５も除去される。
【００６５】
（工程３）次に図５（ｃ）示すように、工程２において第一酸化膜４４を除去したリング状領域を介してボロンをイオン注入（プレデポジション）し、熱処理（ドライブイン）を施して所望の深さＸｊｐになるまで引き伸ばし拡散し、Ｐ型ガードリング３３を形成する。このとき熱処理時間の一部において雰囲気中に酸素ガスを導入し半導体ウエファを再酸化させ表面に第二酸化膜を形成する。その結果、図５（ｃ）に示す酸化膜４７となる。
【００６６】
（工程４）次に図５（ｄ）に示すように、周知のフォトリソグラフィー及びウエットエッチングによって、酸化膜４７の外周縁部を除去して開口する。その結果、図５（ｄ）に示す酸化膜４８となる。
【００６７】
（工程５）次に図５（ｅ）に示すように、工程４によって開口した外周縁領域を介してリンをイオン注入（プレデポジション）し、熱処理（ドライブイン）を施して所望の深さなるまで引き伸ばし拡散し、Ｎ＋型チャネルストップ領域を形成する。このとき熱処理時間の一部において雰囲気中に酸素ガスを導入し半導体ウエファを再酸化させ表面に第三酸化膜を形成する。その結果、図５（ｅ）に示す酸化膜４９となる。
【００６８】
（工程６）次に、周知のフォトリソグラフィー及びウエットエッチングによって、前記リング状領域に形成された第二酸化膜より内側の酸化膜を除去して開口部を形成するとともに、外側の第三酸化膜の外周縁部を除去してＮ＋型チャネルストップ領域のコンタクトのために開口させ、図４及び図５（ｆ）〜（ｈ）に示す内側程厚みが減じる段差を内周部に有するシリコン酸化膜３５を残すことで形成する。このとき、前記リング状領域に形成された第二酸化膜及び第三酸化膜の内周縁部も一部除去される。
【００６９】
ここで、ノンドープポリシリコンを半導体ウエファ表面上に堆積させてポリシリコン膜を形成すること（ポリシリコン膜形成工程）は行わない。
【００７０】
（工程７）次に図５（ｇ）に示すように、半導体ウエファの表面にバリアメタル膜を全面蒸着形成した後、周知のフォトリソグラフィー及びウエットエッチングによって、シリコン酸化膜３５の最上段上の所定位置より外側のバリアメタル膜をエッチングにより除去する。バリアメタルとしてはＭｏ（モリブデン）を用い、１０−２Ｐａ以下の真空装置内において２６０℃以下温度で材料を加熱蒸発させて半導体ウエファ表面に付着させる真空蒸着法により成膜する。
【００７１】
（工程８）次に図５（ｈ）に示すように、バリアメタル膜３６上に電極金属膜を全面蒸着形成しバリアメタル膜３６とＮ＋型チャネルストップ領域３４に被着させた後、周知のフォトリソグラフィー及びウエットエッチングによって、バリアメタル膜３６の外周より外側かつシリコン酸化膜３５の最上段上の電極金属膜をエッチングにより除去してアノード電極金属膜３７と等電位リング電極３８とを分離形成する。
さらに、Ｎ＋型シリコン基板３１の裏面にカソード電極金属膜を形成して完成する。
【００７２】
以上の実施例１，実施例２，比較例１，比較例２についてショットキーバリア直下のエピ層中の縦方向キャリア濃度分布をＣ−Ｖ特性法により測定した。
【００７３】
１−２．結果
測定結果を図６のグラフに示す。図７〜図１０にＣ（容量）−Ｖ（電圧）の測定値、計算過程、深さ−濃度の計算結果を一覧にした表を示す。図７に示す表は実施例１についてもの、図８に示す表は実施例２についてもの、図９に示す表は比較例１についてもの、図１０に示す表は比較例２についてものである。図６の各グラフが各表に示す深さ−濃度の値をグラフ化したものに相当する。
図６のグラフに示すように、比較例１，比較例２においてはキャリア濃度がシリコン表面に向かって漸増している。これに対し実施例１，実施例２においてはキャリア濃度がシリコン表面に向かって漸減している。特に、実施例１，実施例２については深さ０．５（μｍ）より深い範囲においてはほぼフラットな分布であるのに対し、深さ０．５（μｍ）より浅くなると急激に漸減する分布となった。
【００７４】
当業者に周知のように、リンのように偏析係数ｍ＞１がで、酸化膜中の拡散が遅い不純物においては、熱酸化中の不純物再分布によってシリコン中の濃度がシリコン酸化膜とシリコンとの界面に向かって漸増すること（これを「パイルアップ」という。）は、実験的に確認されており、グローブ氏（Ａｎｄｒｅｗ Ｓ．Ｇｒｏｖｅ）により理論的に解明されている。比較例１，２においては、工程１，３，５における熱酸化中にかかる理論に従った現象が生じて上記結果が得られたと考えられる。
実施例１，２においても、熱酸化工程において同様の不純物分布が生じたと考えられる。ただし、本発明の方が熱処理工程が少ないのでパイルアップは激しくない。そして、その後の工程を経た結果、キャリア濃度がシリコン表面に向かって漸減する分布になったものと考えられる。
【００７５】
２．実験２
実験２では、ポリシリコン膜厚変化による逆方向及び順方向特性変化を調査した。
【００７６】
２−１．条件
使用した半導体ウエファは、そのエピタキシャル膜の比抵抗が０．４１（Ω・ｃｍ）、膜厚が４．０（μｍ）のものである。
この半導体ウエファをスタート素材として、ポリシリコン膜２０の膜厚を３００（Å），４００（Å），５００（Å），６００（Å）とする本発明のＳＢＤの試料を作製した。上記実験１で実施した製造方法のポリシリコン膜形成工程において、ポリシリコン膜２０の膜厚をそれぞれ３００（Å），４００（Å），５００（Å），６００（Å）とし、その他は上記実験１と同様のプロセスにより作製した。
【００７７】
また、減圧ＣＶＤ炉中で堆積・成膜する際、雰囲気を酸化性ガスとする場合と、不活性ガスとする場合の２通り実施して、図１１（ａ）等に掲載する表に示すように８種の１５枚のウエファを得て、およそ図１１（ｂ）に示すように配置されている各ウエファ上の５つのＳＢＤ（Ｐ１〜Ｐ５としている。）を選択し、ＩＲ＝２００（μＡ）におけるＶＲ特性、ＶＲ＝２（Ｖ）におけるＩＲ特性、ＶＲ＝３０（Ｖ）におけるＩＲ特性、ＩＦ＝１（Ａ）におけるＶＦ特性を検査した。
【００７８】
２−２．結果
ＩＲ＝２００（μＡ）におけるＶＲ特性、ＶＲ＝２（Ｖ）におけるＩＲ特性、ＶＲ＝３０（Ｖ）におけるＩＲ特性、及びＩＦ＝１（Ａ）におけるＶＦ特性の表を順に図１１（ａ），図１２（ａ），（ｂ），図１３に示す。平均値をプロットしてグラフ化したものを順に図１４（ａ），（ｂ），図１５（ａ），（ｂ）に示した。
【００７９】
図１４（ａ）に示すように、ポリシリコン膜厚が３００（Å）→４００（Å）→５００（Å）と増加するにつれてＶＲが増加しており、耐圧が向上することが分かる。ポリシリコン膜５の厚さがシリコン酸化膜４の下段部（最下段部）４ｂの厚さのほぼ半分である５００（Å）を超えると、少なくとも６００（Å）まではほぼ一定であることが分かった。したがって、これ以上ポリシリコン膜厚を厚くしても耐圧の向上は期待できないと予測できる。
【００８０】
図１４（ｂ）及び図１５（ａ）に示すように、ＩＲの変化は上記ＶＲの変化と矛盾しない、すなわち、ポリシリコン膜厚が３００（Å）→４００（Å）→５００（Å）と増加するにつれてＩＲが減少しており次第に耐圧が向上し、ポリシリコン膜５の厚さがシリコン酸化膜４の下段部（最下段部）４ｂの厚さのほぼ半分である５００（Å）を超えると、少なくとも６００（Å）まではほぼ一定であることが分かった。
【００８１】
図１５（ｂ）に示すように、ＶＦの変化はポリシリコン膜の厚さによらずほぼ一定である。
【００８２】
図１４及び図１５（ａ）に示すように、減圧ＣＶＤ炉中で堆積・成膜する際、雰囲気を酸化性ガスとするか、不活性ガスとするかによって耐圧に差が現れた。
すなわち、不活性ガスとした方がどの膜厚においても耐圧が高いという結果となった。特に、膜厚が薄いほどその差が顕著になる。
これは、酸化性ガスとした場合に、ポリシリコン膜の表面の一部が酸化してシリコン酸化膜になったことに起因すると考えられる。本願発明者らは別途、減圧ＣＶＤ炉中温度６２０℃、生成時間１０〜３０分の条件でポリシリコン膜表面の酸化を検査し、１５〜６０（Å）の酸化膜をポリシリコン層中に確認した。
すなわち、生成された酸化膜を差し引いた有効なポリシリコン膜厚が目減りしたことにより耐圧に差が生じたと考えられる。
【００８３】
３．シミュレーション１
シミュレーション１では、印加逆電圧に対する電圧−電流特性、電位分布及び横方向電界強度計算を行った。
【００８４】
３−１．条件
図１６（ａ）（ｂ）に示す構造のＳＢＤを対象とした。すなわち、図１６（ｂ）に示すＳＢＤ−Ｂは本発明の設計例であり、上記実施形態で示したように、ポリシリコン膜５がシリコン酸化膜４の内周縁部を覆って高さの異なる３段に形成されており、最上段部５ａと、中段部５ｂと、最下段部５ｃとを有するものである。これに対し、図１６（ａ）に示すＳＢＤ−Ａは比較例であり、ポリシリコン膜が最上段部５ａと中段部５ｂとから成る２段で形成されており、Ｎ型シリコン膜上に形成される最下段部５ｃを有さないものである。
想定した半導体ウエファは、そのエピタキシャル膜の比抵抗が０．８８（Ω・ｃｍ）、膜厚が５．８（μｍ）のものである。しかし、Ｎ＋型基板からの不純物再分布により、オートドーピング層Ａ．Ｄ．が形成されエピ膜最深層が高濃度となっており、実質的Ｎ型領域は４．８（μｍ）である。Ｎ型領域中において不純物分布は均一とし、上記実施形態のようにポリシリコン層への拡散により生じるＮ−型表層領域は形成されていないものとした。バリアメタル膜＋アノード金属電極膜の厚さは１．０（μｍ）とした。その他図示の通りである。
図１６において、５１はＮ＋型シリコン基板、５２はオートドーピング層、５３はＮ型シリコン層（５８は５２と５３を合わせたエピタキシャル層）、５４はシリコン酸化膜、５５はポリシリコン膜、５６はバリアメタル膜、５７はアノード金属電極膜である。
【００８５】
３−２．結果
ＳＢＤ−Ａ， ＳＢＤ−Ｂの各両極間に印加する逆バイアスを徐々に増大させていく周知の耐圧シミュレーションを行った結果、図１７に示す電圧−電流波形を得た。ＳＢＤ−ＡはＶＲ＝５９（Ｖ）でブレークダウンし、ＳＢＤ−ＢはＶＲ＝７１（Ｖ）でブレークダウンし、本発明例のＳＢＤ−Ｂの方が耐圧が１２（Ｖ）程度高いという結果となった。また、本発明例の方が同一逆電圧に対して７．５（μＡ）ほど漏れ電流ＩＲを抑えていることが分かった。
【００８６】
さらに、本シミュレーションによって得られたＳＢＤ−Ａ， ＳＢＤ−Ｂの各デバイスについての電位分布図を図１８（ａ）と図１９（ａ）にそれぞれ示し、Ｎ型シリコン層の横方向電界強度分布曲線を図１８（ｂ）と図１９（ｂ）にそれぞれ示した。電位分布及び電界分布を得るに当たって、ＳＢＤ−Ａに印加する逆電圧を５０（Ｖ）とし、ＳＢＤ−Ｂに印加する逆電圧を７１（Ｖ）とした。
【００８７】
図１８（ａ）の等電位曲線が示すように、比較例のＳＢＤ−Ａの空乏層は、ショットキー接合直下領域で１番深く広がり、シリコン酸化膜の下段部直下領域、シリコン酸化膜の上段部直下領域の順で浅くなっており、これら各領域の遷移位置及び外端部で等電位曲線が褶曲し狭ピッチとなっている。
すなわち、図１８（ａ）（ｂ）を併せ見れば明らかなように、電界集中が横方向に見て３つのポイントで集中している。外側から観察して第１の電界集中ポイントは、金属電極膜の外端直下位置であり、図１８（ｂ）に示すようにその電界強度は０．６９×１０５（Ｖ／ｃｍ）である。第２の電界集中ポイントは、シリコン酸化膜の上段部の内端直下位置であり、図１８（ｂ）に示すようにその電界強度は１．９２×１０５（Ｖ／ｃｍ）である。第３の電界集中ポイントは、シリコン酸化膜の下段部の内端直下位置であり、図１８（ｂ）に示すようにその電界強度は２．９４×１０５（Ｖ／ｃｍ）で最大電界強度を呈している。
【００８８】
図１９（ａ）の等電位曲線が示すように、本発明例のＳＢＤ−Ｂの空乏層は、ショットキー接合直下領域で１番深く広がり、ポリシリコン膜の最下段部直下領域、シリコン酸化膜の下段部直下領域、シリコン酸化膜の上段部直下領域の順で浅くなっており、これら各領域の遷移位置及び外端部で等電位曲線が褶曲し狭ピッチとなっている。
すなわち、図１９（ａ）（ｂ）を併せ見れば明らかなように、電界集中が横方向に見て４つのポイントで集中している。外側から観察して第１の電界集中ポイントＸ１は、金属電極膜の外端直下位置であり、図１９（ｂ）に示すようにその電界強度Ｅ（Ｘ１）は１．０９×１０５（Ｖ／ｃｍ）である。第２の電界集中ポイントＸ２は、シリコン酸化膜の上段部の内端直下位置であり、図１９（ｂ）に示すようにその電界強度Ｅ（Ｘ２）は２．３６×１０５（Ｖ／ｃｍ）で最大電界強度を呈し、第３の電界集中ポイントＸ３は、シリコン酸化膜の下段部の内端直下位置であり、図１９（ｂ）に示すようにその電界強度Ｅ（Ｘ３）は１．９６×１０５（Ｖ／ｃｍ）であり、第４の電界集中ポイントＸ４は、ポリシリコン膜の最下段部の内端直下位置であり、図１９（ｂ）に示すようにその電界強度Ｅ（Ｘ４）は１．７０×１０５（Ｖ／ｃｍ）である。
【００８９】
比較例のＳＢＤ−Ａと対比したとき本発明例のＳＢＤ−Ｂは、ポリシリコン膜がシリコン酸化膜の開口部内周より内側のＮ型シリコン層上に延設されることにより、第４の電界集中ポイントが生じて電界集中が分散され、最高電界強度が２．９４×１０５（Ｖ／ｃｍ）→２．３６×１０５（Ｖ／ｃｍ）と０．５８×１０５（Ｖ／ｃｍ）低下するとともに、最高電界強度の発生ポイントがより外側へと移行した。なお、ＳＢＤ−ＡとＳＢＤ−Ｂの印加電圧が異なる点、注意しなければならない。ＳＢＤ−Ａに対してＶＲ＝７１（Ｖ）を印加してやれば、最大電界は臨界電界に達しブレークダウンする。
【００９０】
４．作用効果１
以上の実験２及びシミュレーション１の結果を踏まえて、本発明による耐圧向上の作用効果について説明する。
【００９１】
以上の実験２においてはシリコン酸化膜４の下段部（最下段部）４ｂの厚さをおよそ１０００（Å）とした。ポリシリコン膜５の厚さがその半分である５００（Å）の前後において耐圧の変化は顕著に異なった。
すなわち、シリコン酸化膜４の最下段部の厚さの半分より薄い範囲においては、ポリシリコン膜５を厚くするほど耐圧が向上する一方、半分程度を超えると耐圧はほとんど向上することは無くほぼ一定となる。
【００９２】
これは、図１９に示されるように、ポリシリコン膜の内周縁部（＝最下段部）がＮ型シリコン膜上に延設されたことによる電界集中の２分化効果による。
図１８に示すように、ＳＢＤ−Ａで最大であった第３の電界集中ポイントであるシリコン酸化膜の下段部の内端直下位置における電界強度が、本発明に係るＳＢＤ−Ｂではポリシリコン膜の内周縁部（＝最下段部）の作用により、シリコン酸化膜の下段部の内端直下位置と、第４の電界集中ポイントＸ４であるポリシリコン膜の最下段部の内端直下位置とで分担することとなった。
第４の電界集中ポイントＸ４の出現により、最大である第３の電界集中ポイントの電界強度極大値が引き下がった。最大電界強度が低下するため耐圧が向上する。ポリシリコン膜厚を０（Å）→３００（Å）→４００（Å）→５００（Å）と、増加させる度に、第３の電界集中ポイントＸ３から第４の電界集中ポイントＸ４への電界集中負担が移り変わり、次第に最大電界強度が低下して耐圧が向上した。
しかし、以上の作用によって第３の電界集中ポイントＸ３における電界強度極大値が、第２の電界集中ポイントＸ２における電界強度極大値を下回ると、最大電界強度の生じるポイントは第３の電界集中ポイントＸ３から第２の電界集中ポイントＸ２に交替する。これによりブレークダウンのポイントも第３の電界集中ポイントＸ３から第２の電界集中ポイントＸ２に交替する。
そうなると、第４の電界集中ポイントＸ４の負担増により第３の電界集中ポイントＸ３の負担が軽減されても、もはや最大電界は第３の電界集中ポイントＸ３に生じていないため、最大電界強度は低下せず、第２の電界集中ポイントＸ２に生じている電界強度極大値で決定されてしまう。
すなわち、４００（Å）〜６００（Å）の範囲においてこの最大電界強度の発生ポイントの交替が生じたために、ポリシリコン膜の内周縁部（＝最下段部）がＮ型シリコン膜上に延設されたことによる電界集中の２分化効果による耐圧向上効果は頭打ちとなった。
【００９３】
一方、ポリシリコン膜厚をさらに６００（Å）以上に厚くしていくと以下のようになる。
第４の電界集中ポイントＸ４の電界負担が第３の電界集中ポイントＸ３の電界負担を追い抜いて、さらに、第２の電界集中ポイントＸ２の電界強度極大値を上回ってしまう。こうなると、耐圧向上を目的としてポリシリコン膜の内周縁部（＝最下段部）をＮ型シリコン膜上に延設した意味が無くなるおそれがある。
したがって、第３の電界集中ポイントＸ３及び第４の電界集中ポイントＸ４の電界強度極大値が第２の電界集中ポイントの電界強度極大値を下回るように、ポリシリコン膜の厚さや、ポリシリコン膜のＮ型シリコン膜上への延設幅等を設定してＳＢＤを構成することが好ましい。すなわち、逆電圧印加時に、ポリシリコン膜の内周縁部の内周縁直下位置Ｘ４に生じる電界強度極大値Ｅ（Ｘ４）及びポリシリコン膜の内周縁部の外周縁直下位置Ｘ３に生じる電界強度極大値Ｅ（Ｘ３）の双方が、熱酸化膜の最下段部の外周縁直下位置Ｘ２に生じる電界強度極大値Ｆ（Ｘ２）より低いことを特徴とするショットキーバリアダイオードが有効である。
ここで、ポリシリコン膜の内周縁部の内周縁直下位置Ｘ４には、上述した第４の電界集中ポイントＸ４が相当し、ポリシリコン膜の内周縁部の外周縁直下位置Ｘ３には第３の電界集中ポイントＸ３が相当する。また、熱酸化膜の最下段部の外周縁直下位置Ｘ２には、第２の電界集中ポイントＸ２が相当する。したがって図１９（ｂ）に示すように、シミュレーション１においてポリシリコン膜の内周縁部の内周縁直下位置Ｘ４に生じる電界強度極大値Ｅ（Ｘ４）は１．７０×１０５（Ｖ／ｃｍ）であり、ポリシリコン膜の内周縁部の外周縁直下位置Ｘ３に生じる電界強度極大値Ｅ（Ｘ３）は１．９６×１０５（Ｖ／ｃｍ）であり、これら双方が熱酸化膜の最下段部の外周縁直下位置Ｘ２に生じる電界強度極大値Ｅ（Ｘ２）＝２．３６×１０５（Ｖ／ｃｍ）より低いこととなっている。
【００９４】
５．実験３
実験３では、実施形態２のＳＢＤ２１について、ドライエッチングの条件を変えて試作した試料の、Ｎ型シリコン膜２２のエッチング深さ、キャリア濃度分布、リン濃度分布及び電気的諸特性を求めた。
５−１．条件
スタート素材として使用した半導体ウエファは、そのエピタキシャル膜の比抵抗が０．４１（Ω・ｃｍ）、膜厚が３．０（μｍ）のものであり、以下の製造プロセスによって、チップサイズ１．７０ｍｍ角、チップ厚２８０（μｍ）、整流面積２．１２１（ｍｍ２）、電流密度１４１．４（Ａ／ｃｍ２）のＳＢＤチップを製作した。
【００９５】
まず図２（ａ）示すように、熱酸化法によりスタート素材たる半導体ウエファを酸化させ表面に第一酸化膜１３を形成する（第一熱酸化工程）。酸化炉を１０００℃付近に加熱して行い、第一酸化膜１３の膜厚Ｔｏｘ１を約７０００（Å）に形成する。裏面にも酸化膜１４が形成される。
【００９６】
次に、ガードリング用に使用可能なフォトマスクを用い、周知のフォトリソグラフィー技術によってレジストマスクを形成し、これにより第一酸化膜１３上をマスキングした状態でウエファ全体をエッチング液に浸し、図２（ｂ）に示すように第一酸化膜１３をリング状に除去する（第一酸化膜エッチング工程）。このときマスキングしていない裏面の酸化膜１４も除去される。
【００９７】
次に図２（ｃ）示すように、熱酸化法により半導体ウエファを再酸化させ表面に第二酸化膜を形成する（第二熱酸化工程）。酸化炉を１０００℃付近に加熱して行い、第一酸化膜エッチング工程において第一酸化膜１３を除去したリング状領域に形成される第二酸化膜１５の膜厚Ｔｏｘ２を約１０００（Å）に形成する。その場合、第一酸化膜１３上にも第二酸化膜１６が約４００（Å）成長し、これを合わせた最厚部（１８及び１９）の膜厚Ｔｏｘ１’が約７４００（Å）となる。裏面にも酸化膜１７が形成される。
【００９８】
次に、周知のフォトリソグラフィー及びウエットエッチングによって、前記リング状領域に形成された第二酸化膜１５より内側の酸化膜１８を除去して開口部を形成するとともに、外側の酸化膜１９の外周縁部を除去し、図３及び図２（ｄ）（ｅ）に示す内側程厚みが減じる段差を有するシリコン酸化膜４を残すことで形成する（酸化膜開口エッチング工程）。このとき、前記リング状領域に形成された第二酸化膜１５の内周縁部も一部除去される。
【００９９】
次に図２（ｄ）に示すように、減圧ＣＶＤ法によりノンドープポリシリコンを半導体ウエファ表面上に堆積させてポリシリコン膜２０を形成する（ポリシリコン膜形成工程）。ポリシリコン膜２０の膜厚を５５０（Å）とする。その場合、堆積時６２０℃で３分４０秒程度の熱処理工程を伴う。
【０１００】
次に、周知のフォトリソグラフィー及びドライエッチングによって、シリコン酸化膜４の開口部の内周より内側に間隔を置いた位置より内側のポリシリコン膜２０をエッチングにより除去してポリシリコン膜２０を開口し、さらにこの開口領域下のＮ型シリコン膜２２の表層をドライエッチングする（エッチング工程）。このエッチング工程によりポリシリコン膜２０の外周縁も同時に除去する。これにより図３及び図２（ｅ）に示す開口部を有するポリシリコン膜５が形成される。
本実験の目的に従い、本工程におけるドライエッチングの条件を次の▲１▼〜▲５▼の５種類に設定した。
▲１▼エッチングガスとしてＣｌ２を用い、エッチング時間を１５秒とした。この条
件によるものをＳＢＤ▲１▼とする。
▲２▼エッチングガスとしてＣｌ２を用い、エッチング時間を２０秒とした。この条
件によるものをＳＢＤ▲２▼とする。
▲３▼エッチングガスとしてＣｌ２を用い、エッチング時間を４０秒とした。この条
件によるものをＳＢＤ▲３▼とする。
▲４▼エッチングガスとしてＣｌ２を用い、２０秒エッチングした後、エッチングガスとしてＨＢｒを用い、２０秒エッチングした。この条件によるものをＳＢ
Ｄ▲４▼とする。
▲５▼ エッチングガスとしてＨＢｒを用い、エッチング時間を２０秒とした。この条件によるものをＳＢＤ▲５▼とする。
本試験における試料製作にあっては、ＲＦ（高周波）放電型平行平板式プラズマエッチング装置を用い、Ｃ２Ｆ６ガスで数十秒程度プリエッチングした後、上記▲１▼〜▲５▼の各条件によるエッチングをおこなった。なお、Ｃｌ２は、キャリアーガスとしてのＨｅで希釈して用いた。
【０１０１】
次に、半導体ウエファの表面にバリアメタル膜を全面蒸着形成する（バリアメタル膜形成工程）。続いて、バリアメタル膜上にアノード電極金属膜を全面蒸着形成する（電極金属膜形成工程）。バリアメタルとしてはＭｏ（モリブデン）を用い、１０−２Ｐａ以下の真空装置内において２６０℃以下温度で材料を加熱蒸発させて半導体ウエファ表面に付着させる真空蒸着法により成膜する。
【０１０２】
次に図２（ｅ）に示すように、周知のフォトリソグラフィー及びウエットエッチングによって、ポリシリコン膜５の外周より内側かつシリコン酸化膜４の最上段上の所定位置より外側のバリアメタル及び電極金属膜をエッチングにより除去する（金属膜エッチング工程）。
【０１０３】
次に、Ｎ＋型シリコン基板２の裏面にカソード電極金属膜８を形成する。
以上により図２（ｅ）に示すような状態とする。
【０１０４】
５−２．Ｎ型シリコン膜のエッチング深さの計測結果
およそ図２０（ｂ）に示すように配置されている各ウエファ上の５つのＳＢＤ（Ｐ１〜Ｐ５としている。）を選択し、図３に示すように活性領域Ａでドライエッチングにより掘り下げられたＮ型シリコン膜２２のエッチング深さを計測した。その結果を図２０（ａ）の表に示す。
例えば、ＳＢＤ▲１▼では、試料Ｐ１のＮ型シリコン膜２２のエッチング深さは２０８（Å）となり、５つの試料Ｐ１〜Ｐ５の平均値は２９１（Å）となった。
なお、表中（）内の値はポリシリコン膜５の膜厚５５０（Å）を加算したものである。例えば、ＳＢＤ▲１▼では、試料Ｐ１のポリシリコン膜５ｃの表面からの深さは７５８（Å）となり、５つの試料Ｐ１〜Ｐ５の平均値は８４１（Å）となった。
【０１０５】
図２０（ａ）の表に示すように、Ｃｌ２を用いたＳＢＤ▲２▼にあっては６３８（Å）となったのに対し、ＨＢｒを用いたＳＢＤ▲５▼では１９７（Å）となった。同じエッチング時間であってもエッチングガスの違いにより、エッチング深さに顕著な差が現れた。
【０１０６】
５−３．Ｃ−Ｖ特性結果
ＳＢＤ▲１▼〜▲３▼，▲５▼についてＣ−Ｖ特性法によって測定したキャリア濃度分布は図２１のグラフに示す通りとなった。図２１のグラフにおける横軸は、図３に示す耐圧維持領域Ｂ内のＮ型シリコン膜２２の表面を基準にした深さである。
ＨＢｒを用いたＳＢＤ▲５▼にあっては、深さ方向のキャリア濃度はほぼ一定であるのに対し、Ｃｌ２を用いたＳＢＤ▲１▼〜▲３▼については、約０．４μｍの深さからシリコン表面（＝ショットキー接合面）に向かってキャリア濃度が漸減していた。ＨＢｒを用いたＳＢＤ▲５▼のエッチング深さは、Ｃｌ２を用いたＳＢＤ▲１▼〜▲３▼のいずれに対しても浅いものであった（これは図２０（ａ）の表にも示されている。）。
同じＣｌ２を用いたＳＢＤ▲１▼〜▲３▼について比較すると、エッチング時間が長いほどエッチング深さが深くなるのはもちろんだが、エッチング時間が長いほどキャリア濃度の漸減率が大きくなった。しかしながら、ＳＢＤ▲１▼〜▲３▼についてキャリア濃度の漸減が生じる範囲の最大深さは約０．４μｍで共通していた。
ＳＢＤ▲１▼〜▲３▼，▲５▼について約０．４μｍより深い範囲においてはキャリア濃度分布曲線はほぼ一致し、平坦な分布となっていた。
【０１０７】
５−４．ＳＲ（広がり抵抗）法測定結果
ＳＢＤ▲２▼についてＳＲ（広がり抵抗）法によって測定したキャリア濃度分布は図２２のグラフに示す通りとなった。Ｃ−Ｖ特性法の結果と同様に約０．４〜約１．９μｍの範囲にキャリア濃度が一定な平坦な濃度領域が生じ、約０．４までの浅い範囲にシリコン表面に向かってキャリア濃度が漸減した領域が生じた。しかし、約０．４〜約１．９μｍの範囲の平坦な濃度領域のキャリア濃度は、Ｃ−Ｖ特性法のそれより低い値となった。
【０１０８】
５−５．ＳＩＭＳ（２次イオン質量分析）法測定結果
ＳＢＤ▲２▼についてＳＩＭＳ（２次イオン質量分析）法によって測定したリン濃度分布は図２３のグラフに示す通りとなった。
ＳＩＭＳ法の測定結果によると、深さ０．０５５〜約０．３の範囲でシリコン表面に向かってリン濃度が漸増、すなわち、パイルアップしている。
【０１０９】
５−５．電気的諸特性測定結果
ＳＢＤ▲１▼〜▲５▼について測定した、ＩＲ＝４００（μＡ）におけるＶＲ、ＶＲ＝３７，３５，３０，１０（Ｖ）のそれぞれにおけるＩＲ、及びＩＦ＝１（Ａ）におけるＶＦを、図２４の表に示した。
ＳＢＤ▲１▼〜▲５▼について測定した、ＥＳＤ耐量を図２５（ａ）の表に、ＢＰ耐量を図２５（ｂ）の表に示した。Ｃｌ２を用いたＳＢＤ▲１▼〜▲３▼のＥＳＤ耐量について比較すると、エッチング時間が長いほど低下することがわかった。一方、ＨＢｒを用いたＳＢＤ▲５▼が、最も高いＥＳＤ耐量を示した。また、ＳＢＤ▲４▼のＥＳＤ耐量も実用に耐える程度に確保できた。
ＢＰ耐量についてはドライエッチングの条件の違いによる相関は見られなかった。
【０１１０】
５−６．ドライエッチング形状
ＳＢＤ▲１▼〜▲５▼についてドライエッチング後のエッチング縁部付近の表面形状が現れた断面写真からその表面を表す境界線を抽出したプロファイルを図２６（ａ）〜（ｅ）に示す。各図に示すドライエッチング後の表面プロファイルにおいて、上段の表面はポリシリコン膜の表面であり、下段の表面はＮ型シリコン膜の掘り下げられた表面である。ポリシリコン膜の厚みは５５０（Å）で共通である。Ｎ型シリコン膜の掘り下げ量、総エッチング量については図２０（ａ）の表に示される。
【０１１１】
６．作用効果２
以上の実験３の結果を踏まえて、本発明実施形態２の構造におけるドライエッチングの条件設定よって達成される逆電圧に対する耐性及び順方向特性の向上の作用効果について説明する。
【０１１２】
実施形態１のように、ドライエッチングによってポリシリコン膜のみを除去し、その下のＮ型シリコン膜を掘り下げない構造に対し、さらに逆電圧に対する耐性を向上させ、かつ、順方向特性を向上させるために、特定のドライエッチング条件に従った本発明実施形態２の構造が有効となる。
そのドライエッチング条件は、まず、エッチングガスとしてＣｌ２を用いることである。さらに、エッチング時間を特定の範囲にする必要がある。実験３の試料については２０秒〜３０秒程度とすることが好ましい。図２３の表に示されるように、Ｃｌ２で２０秒エッチングしたＳＢＤ▲２▼にあっては、Ｃｌ２で１５秒エッチングしたＳＢＤ▲１▼に比較して、逆電流４００μＡ発生時における逆電圧ＶＲが増加し、いずれの印加逆電圧に対しても逆電流ＩＲが減少しており、高耐圧を発揮できる。また、ＳＢＤ▲２▼は、ＳＢＤ▲１▼に比較して、順方向電流１Ａ発生時における順方向電圧が減少しており、順方向特性も改善が図られている。一方、Ｃｌ２で４０秒エッチングしたＳＢＤ▲３▼になると、ＳＢＤ▲２▼に比較して順方向特性が改善されるものの、いずれの印加逆電圧に対しても逆電流ＩＲの増加が認められる。
すなわち、本発明実施形態２の構造において、エッチングガスとしてＣｌ２を用い、エッチング時間を特定の範囲にすることにより、Ｖｆ×Ｉｒを低減することができる。
以上のように、順方向電圧降下Ｖｆと逆方向漏れ電流Ｉｒの積が、Ｎ型シリコン膜の表面の掘り下げ量をゼロとした実施形態１よりも低下する範囲にＮ型シリコン膜の表面が掘り下げられることが有効となる。
【０１１３】
図２３のリン濃度分布が示すように、Ｎ型シリコン膜２２の表層において、リン濃度は増加している。それにも拘わらず、図２１及び図２２のキャリア濃度分布が示すように、Ｎ型シリコン膜２２の表層において、キャリア濃度が減少している。この現象の原因は、Ｃｌ２によるドライエッチング時にキャリアが不活性化したことにあると考えられる。いずれにしてもこの現象は、耐圧及び順方向の特性向上に寄与していると推測できる。キャリア濃度が不変であればエッチングによってＮ型シリコン膜を薄膜化してもＶｆは改善されるものの、耐圧は低下するだけであると一般的には理解されているところ、Ｃｌ２によるドライエッチングによって薄膜化の進行によりＶｆ改善が図られるとともに、キャリア濃度が表層部で表面ほど漸減する分布に遷移して耐圧の維持向上に寄与したと考えられるからである。すなわち、Ｃｌ２によるドライエッチングによって特定のエッチング時間とすると、Ｎ型シリコン膜の薄膜化とともにその表層部において表面ほど漸減する特殊なキャリア濃度分布を作り出すことができて、これにより特性利得を逆方向と順方向の双方にバランスよく分配できるとの捉え方ができる。
図２１のキャリア濃度分布が示すように、この現象はエッチングガスとしてＨＢｒを用いた場合には起こらず、Ｃｌ２を用いた場合に起こった。ＨＢｒを用いた場合には耐圧の改善が認められないから、Ｃｌ２を用いるべきである。
【０１１４】
７．作用効果３
以上の実験３の結果を踏まえて、本発明実施形態２の構造におけるドライエッチングの条件設定よって達成される順方向特性単独の向上の作用効果について説明する。
【０１１５】
実施形態１のように、ドライエッチングによってポリシリコン膜のみを除去し、その下のＮ型シリコン膜を掘り下げない構造に対し、逆電圧に対する耐圧を多少犠牲にしても、順方向特性を向上させたい場合には、特定のドライエッチング条件に従った本発明実施形態２の構造が有効となり得る。
【０１１６】
そのドライエッチング条件は、エッチングガスとしてＨＢｒを用いることである。図２３の表に示されるように、ＨＢｒで２０秒エッチングしたＳＢＤ▲５▼にあっては、Ｃｌ２でエッチングしたＳＢＤ▲１▼〜▲３▼のいずれに比較しても、逆電流４００μＡ発生時における逆電圧ＶＲが減少し、いずれの印加逆電圧に対しても逆電流ＩＲが増加しており、耐圧がやや低下しているものの、順方向電流１Ａ発生時における順方向電圧が減少しており、順方向特性の改善が図られている。
【０１１７】
図２３のリン濃度分布が示すように、Ｎ型シリコン膜２２の表層において、リン濃度は増加している。それにも拘わらず、図２１のキャリア濃度分布が示すように、エッチングガスとしてＨＢｒを用いた場合には、Ｎ型シリコン膜２２中のキャリア濃度が深さによらずほぼ一定となった。この現象は、順方向特性の向上に寄与していると推測できる。すなわち、Ｃｌ２を用いた場合のようにＮ型シリコン膜２２表層部の比抵抗を増大させることなく薄膜化することで、順方向電圧の低下がより大きくもたらされたと考えられる。図２１のキャリア濃度分布が示すように、この現象はエッチングガスとしてＣｌ２を用いた場合には起こらず、ＨＢｒを用いた場合に起こった。逆電圧に対する耐圧をある程度犠牲にしても順方向特性を改善したい場合には、ＨＢｒを用いるべきである。
【０１１８】
なお図２４の表に示すように、耐圧及び順方向特性がともにＣｌ２を用いたＳＢＤ▲１▼〜▲３▼とＨＢｒを用いたＳＢＤ▲５▼の中間であるデバイスを得るには、Ｃｌ２とＨＢｒを時分割で併用することが有効である。Ｃｌ２とＨＢｒのどちらを先に使用するかも、デバイスによっては重要となる場合がある。Ｃｌ２及びＨＢｒを、個々の要請に応じた有利な順番で使用することにより、Ｃｌ２を用いたＳＢＤ▲１▼〜▲３▼の特性とＨＢｒを用いたＳＢＤ▲５▼の特性とを折衷して個々の要請の応じた特性を得ることができる場合がある。
【０１１９】
８．作用効果４
以上の実験３の結果を踏まえて、本発明実施形態２の構造におけるドライエッチングの条件設定よって選択できるエッチング縁部形状の作用効果について説明する。
【０１２０】
ＨＢｒはＣｌ２に比較して異方性が強い。その結果として、ＳＢＤ▲１▼〜▲３▼のエッチング縁部形状は比較的緩やかな傾斜となった。水平となす角を計測すると、ＳＢＤ▲２▼では約３９度、ＳＢＤ▲３▼では約３３度であった。すなわち、同じＣｌ２を用いたエッチングでも、より深くエッチングした方がエッチング縁部の傾斜は緩やかとなった。ＳＢＤ▲５▼のエッチング縁部形状は比較的急な傾斜となった。水平となす角を計測すると、約６８度であった。
ＳＢＤ▲４▼のエッチング縁部形状は角度の異なる２段階の傾斜によって形成された。先に使用したＣｌ２の影響により下段が緩やかな傾斜となり、後に使用したＨＢｒの影響により上端が急な傾斜となった。すなわち、ＳＢＤ▲２▼の約３９度の傾斜の上にＳＢＤ▲５▼の約６８度の傾斜を連続させた形状に酷似した形状となった。反対に、ＨＢｒを先に使用し、Ｃｌ２を後に使用することで、ＳＢＤ▲５▼の約６８度の傾斜の上にＳＢＤ▲２▼の約３９度の傾斜を連続させた形状に酷似した形状とすることも可能である。
【０１２１】
以上のように、使用するエッチングガスとしてＣｌ２及びＨＢｒのうちから１つ又は２つを選択し、２つ選択する場合は使用する順番を選択することにより、計４通りの選択が可能となり、この４通りの選択に応じた４種のエッチング縁部形状を選択することができる。
例えば、比較的異方性の強いＨＢｒを使用することにより、よりファインピッチなプロセスに耐えられることとなる。Ｃｌ２を使用することにより、ドライエッチング後にシリコン及びポリシリコン上に形成されるバリアメタル膜６やアノード電極金属７に対しステップカバレージ（段差被覆性）に優れた緩やかな段差となる。これによりバリアメタル膜６やアノード電極金属７への負担も軽減される。Ｃｌ２及びＨＢｒを、個々の要請に応じた有利な順番で使用することにより、Ｃｌ２を用いたＳＢＤ▲１▼〜▲３▼の特性とＨＢｒを用いたＳＢＤ▲５▼の特性とを折衷して個々の要請の応じた特性を得ることができる場合がある。
シリコン膜とポリシリコン膜とで形成される表面プロファイルの急変部は、逆電圧に対する弱部となりやすく、ＥＳＤ耐量等の耐量特性に悪影響を与える可能性がある。かかる観点からも４種のエッチング縁部形状を選択することができる。
【０１２２】
９．実験４
上記実験３のＳＢＤ▲１▼〜▲５▼は、３５Ｖ耐圧クラス（エピ膜の比抵抗ρ＝０．４１（Ω・ｃｍ）、膜厚ｔ＝３．０（μｍ））のウエハを使用したＳＢＤであった。
本実験では、本発明実施形態２のＳＢＤ２１の構造を有したＳＢＤとして、３５Ｖ耐圧クラスのＳＢＤに加え、３０Ｖ，４５Ｖ，６０Ｖクラス（それぞれ順にρ＝０．３４，０．６６，１．１０（Ω・ｃｍ）、ｔ＝２．３，４．８，６．０（μｍ））のウエハを使用したＳＢＤを作製し、さらに、上記実験１で比較例としたガードリングタイプのＳＢＤ（図４参照）を作製し、それぞれＶｆ，Ｉｒ，Ｖｒを測定した。各ウエハの仕様、Ｖｆ，Ｉｒ，Ｖｒの測定条件及び測定結果を図２７の表に示す。また同表に本発明例ＳＢＤのポリシリコン膜ドライエッチングにおけるエッチングガス種とエッチング時間を記載した。図２８は、本発明例ＳＢＤについてのＶｆ，Ｉｒの測定結果をプロットしたグラフである。
【０１２３】
図２７の表又は図２８のグラフによってＩｒを比較すればわかるように、エッチング時間を同じ２０秒とした場合でも、Ｃｌ２を使用したＳＢＤの方がＨＢｒを使用したＳＢＤより低いＩｒとすることができた。そして、より耐圧クラスの低いＳＢＤほど、その差は顕著になり、耐圧クラスを高くするとその差は次第に近づき、１１〜１２（μＡ）程度の一定の値に収束することが認められた。
図２７の表又は図２８のグラフによってＶｆを比較すればわかるように、エッチング時間を同じ２０秒とした場合でも、ＨＢｒを使用したＳＢＤの方がＣｌ２を使用したＳＢＤより低いＶｆとすることができた。そして、耐圧クラスの違いによって顕著な差は認められなかった。
【０１２４】
以上のことからも、逆電圧に対する耐性を高めるためには、ＨＢｒよりＣｌ２を使用した方が有利であることがわかった。
また、順方向特性を改善するためには、Ｃｌ２よりＨＢｒを使用した方が有利であることがわかった。
そして実験４によってはじめてわかったことは、比較的低耐圧クラスにおいて、Ｃｌ２を使用することにより、本発明による耐圧向上の効果をより大きく得ることができることである。
【０１２５】
【発明の効果】
▲１▼ 酸化膜及びポリシリコン膜上の電極縁部によるフィールドプレート効果により、ポリシリコン膜より外方に空乏層が広がり耐圧が維持できるとともに、ポリシリコン膜の内周縁部（＝最下段部）が半導体膜上に延設されたことによる電界集中の２分化効果による耐圧向上効果が得られる。
▲２▼半導体膜表層部に低濃度領域を形成し、半導体膜表層部の不都合な電界集中を回避でき、耐圧を向上できる。
一方、かかる低濃度領域を掘り下げることにより低Ｖｆ特性を得ることも可能である。
▲３▼エピタキシャル膜の全領域が同一導電型であるため、膜厚制御がしやすく、ガードリングを設けない分、薄膜化でき低Ｖｆ特性が得られる。
▲４▼バリアメタルと酸化膜との間に双方に対して接着性の良好なポリシリコン膜を形成するので、電極縁部の耐剥離性が向上する。
▲５▼シリコン酸化膜をｎ段形成し、その上にポリシリコン膜を形成することで（ｎ＋１）段の絶縁膜内周縁部を構成することができるので、少ない工程で、電界集中の分担による緩和効果が得られる階段状の絶縁膜内周縁部を構成することができる。
▲６▼第一酸化膜エッチング工程、酸化膜開口エッチング工程、ポリシリコン膜エッチング工程、金属膜エッチング工程の４回のパターニングという少ないパターニングにより製造することができ、コスト低減が図られる。
【図面の簡単な説明】
【図１】本発明第１の実施形態のショットキーバリアダイオード（ＳＢＤ）１の構造を示す図であって、断面図の上端に略半身平面図を繋げて描いたものである。
【図２】本発明第１の実施形態のＳＢＤ１の主要工程におけるウエファ断面図である。
【図３】本発明第２の実施形態のＳＢＤ２１の構造を示す図であって、断面図の上端に略半身平面図を繋げて描いたものである。
【図４】実験１において比較用として作製したガードリングを備えた従来のＳＢＤ３０の断面図である。
【図５】実験１における比較用として作製した従来のＳＢＤ３０の主要工程におけるウエファ断面図である。
【図６】実験１においてＣ−Ｖ特性法により測定した本発明実施例と比較例のショットキーバリア直下の縦方向キャリア濃度分布曲線である。
【図７】実験１の実施例１についてのＣ（容量）−Ｖ（電圧）の測定値、計算過程、深さ−濃度の計算結果を一覧にした表である。
【図８】実験１の実施例２についてのＣ（容量）−Ｖ（電圧）の測定値、計算過程、深さ−濃度の計算結果を一覧にした表である。
【図９】実験１の比較例１についてのＣ（容量）−Ｖ（電圧）の測定値、計算過程、深さ−濃度の計算結果を一覧にした表である。
【図１０】実験１の比較例２についてのＣ（容量）−Ｖ（電圧）の測定値、計算過程、深さ−濃度の計算結果を一覧にした表である。
【図１１】（ａ）は実験２において参照する表の１つであり、（ｂ）はウエファ上のサンプル抽出位置である。
【図１２】実験２において参照する表である。
【図１３】実験２において参照する表である。
【図１４】実験２において参照するグラフである。
【図１５】実験２において参照するグラフである。
【図１６】シミュレーション１において対象とした構造の部分断面図である。
【図１７】シミュレーション１において算出した本発明例と比較例の逆方向電圧−電流特性曲線である。
【図１８】（ａ）はシミュレーション１において算出して得た比較例の電位分布図であり、（ｂ）はシミュレーション１において算出して得た比較例のシリコン膜中の横方向電界強度分布曲線である。
【図１９】（ａ）はシミュレーション１において算出して得た本発明例の電位分布図であり、（ｂ）はシミュレーション１において算出して得た本発明例のシリコン膜中の横方向電界強度分布曲線である。
【図２０】（ａ）は実験３において参照する表の１つであり、（ｂ）はウエファ上のサンプル抽出位置である。
【図２１】実験３のＳＢＤ▲１▼〜▲３▼，▲５▼についてＣ−Ｖ特性法によって測定したキャリア濃度分布を示すグラフである。
【図２２】実験３のＳＢＤ▲２▼についてＳＲ（広がり抵抗）法によって測定したキャリア濃度分布を示すグラフである。
【図２３】実験３のＳＢＤ▲２▼についてＳＩＭＳ（２次イオン質量分析）法によって測定したリン濃度分布を示すグラフである。
【図２４】実験３のＳＢＤ▲１▼〜▲５▼について測定した、ＩＲ＝４００（μＡ）におけるＶＲ、ＶＲ＝３７，３５３０，１０（Ｖ）のそれぞれにおけるＩＲ、及びＩＦ＝１（Ａ）におけるＶＦを記載した表である。
【図２５】（ａ）は、実験３のＳＢＤ▲１▼〜▲５▼について測定したＥＳＤ耐量を記載した表である。（ｂ）は、実験３のＳＢＤ▲１▼〜▲５▼について測定したＢＰ耐量を記載した表である。
【図２６】実験３のＳＢＤ▲１▼〜▲５▼についてドライエッチング後のエッチング縁部付近の表面形状が現れた断面写真からその表面を表す境界線を抽出したプロファイルである。
【図２７】実験４においる各ウエハの仕様、Ｖｆ，Ｉｒ，Ｖｒの測定条件及び測定結果、並びに本発明例ＳＢＤのポリシリコン膜ドライエッチングにおけるエッチングガス種とエッチング時間を記載した表である。
【図２８】本発明例ＳＢＤについての実験４によるＶｆ，Ｉｒの測定結果をプロットしたグラフである。
【符号の説明】
１，２１…ＳＢＤ（ショットキーバリアダイオード） ２…Ｎ＋型シリコン基板（半導体基板） ３，２２…Ｎ型シリコン膜（半導体膜） ４…シリコン酸化膜（熱酸化膜） ５…ポリシリコン膜 ６…バリアメタル膜 ７…アノード電極金属膜７ ８…カソード電極金属膜 ９…保護膜９ １０…逆電圧印加時の空乏層[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a Schottky barrier diode.
[0002]
[Prior art]
A Schottky barrier diode is a diode having a Schottky junction between a semiconductor and a metal, and generally has an insulating film such as a silicon oxide film around the junction.
Conventionally, since the adhesion between the silicon oxide film and the barrier metal is not so good, the silicon oxide film and the barrier metal are bonded to each other through polysilicon between the silicon oxide film and the barrier metal to improve the peeling resistance of the electrode edge. (For example, see Patent Document 1).
[0003]
[0004]
[Patent Document 1]
JP-A-2002-9302 (
[Patent Document 2]
JP 2001-85705 A (
[0005]
[Problems to be solved by the invention]
On the other hand, it is an object of the present invention to appropriately set the polysilicon film as described above and to improve the characteristics of the Schottky barrier diode such as resistance to reverse voltage and forward characteristics by a simple process.
[0006]
[Means for Solving the Problems]
The invention described in
A
A
A
A
An
A Schottky
A step is provided on the inner peripheral edge of the thermal oxide film so that the thickness decreases toward the inside,
An inner
Outer peripheral edges of the barrier metal film and the electrode metal film are located inside the outer periphery of the polysilicon film and in the same range on the
A portion (5a + 5b) of the polysilicon film sandwiched between the thermal oxide film and the barrier metal film is made of non-doped polysilicon;
The Schottky barrier diode is characterized in that the thickness of the polysilicon film is substantially half the thickness of the
[0007]
The invention according to
A semiconductor substrate doped with impurities,
A semiconductor film which is formed on the semiconductor substrate by epitaxial growth, and the entire region is of the same conductivity type as the semiconductor substrate and is doped with an impurity concentration lower than the impurity concentration of the semiconductor substrate;
A thermal oxide film formed with an opening on the surface of the semiconductor film;
A polysilicon film covering an inner peripheral portion of the thermal oxide film;
A barrier metal film that covers a surface of the semiconductor film exposed through an opening of the polysilicon film that is opened in the opening of the semiconductor film;
An electrode metal film formed on the barrier metal film,
A Schottky barrier diode in which a Schottky junction is formed by joining the surface of the semiconductor film and the barrier metal film,
A step is provided on the inner peripheral edge of the thermal oxide film so that the thickness decreases toward the inside,
An inner peripheral edge of the polysilicon film extends on a surface of the semiconductor film inside an inner periphery of the thermal oxide film, and an outer peripheral edge of the polysilicon film is laid on an uppermost stage of the thermal oxide film. ,
Outer peripheral edges of the barrier metal film and the electrode metal film are located inside the outer periphery of the polysilicon film and in the same range on the uppermost stage,
A portion of the polysilicon film sandwiched between the thermal oxide film and the barrier metal film is made of non-doped polysilicon,
When a reverse voltage is applied, a maximum electric field intensity E (X4) generated at a position X4 immediately below the inner peripheral edge of the inner peripheral edge of the polysilicon film and an electric field intensity generated at a position X3 immediately below the outer peripheral edge of the inner peripheral edge of the polysilicon film. The Schottky barrier diode is characterized in that both of the maximum values E (X3) are lower than the maximum electric field intensity value E (X2) generated at a position X2 immediately below the outer peripheral edge of the lowermost portion of the thermal oxide film.
[0008]
The invention according to
Within the opening of the thermal oxide film, the carrier concentration in the depth direction of the semiconductor film gradually decreases toward the surface (distributed so as to gradually decrease from a certain depth toward the surface as the surface approaches the surface). The Schottky barrier diode according to
[0009]
Here, the carrier concentration and the impurity concentration are not synonymous, and the carrier concentration refers to the density of holes or electrons actually operating as carriers, and is quantitatively analyzed electrically, while the impurity concentration is the number of carriers. Irrespective of this, it refers to the spatial density of impurity atoms, which are donor atoms or acceptor atoms, and is quantified by secondary ion mass spectrometry (the same applies hereinafter).
[0010]
The invention according to
A
A
A
A
A
An
A Schottky barrier diode in which a Schottky junction is formed by joining the surface of the semiconductor film and the barrier metal film,
An inner
In the opening of the polysilicon film, a surface of the semiconductor film is dug down to a position deeper than an interface position between the polysilicon film and the semiconductor film, and is joined to the barrier metal film. It is a key barrier diode.
[0011]
According to a fifth aspect of the present invention, in the opening portion of the thermal oxide film, the carrier concentration in the depth direction of the semiconductor film gradually decreases toward the surface (from a certain depth to the surface, the carrier concentration approaches the surface). The Schottky barrier diode according to
[0012]
According to a sixth aspect of the present invention, the surface of the semiconductor film is dug down in a range where the product of the forward voltage drop Vf and the reverse leakage current Ir is lower than the case where the depth of the surface of the semiconductor film is zero. 6. The Schottky barrier diode according to
[0013]
According to a seventh aspect of the present invention, in the opening of the thermal oxide film, the carrier concentration in the depth direction of the semiconductor film is substantially constant in the vicinity of the surface (the carrier concentration is substantially constant from a certain depth to the surface). The Schottky barrier diode according to
[0014]
The invention according to
The heat treatment step at a temperature not lower than 900 ° C. to 1000 ° C. is only a thermal oxidation step for forming a thermal oxide film.
[0015]
According to a ninth aspect of the present invention, a first oxide film is formed on the semiconductor film by thermally oxidizing a surface of a semiconductor wafer on which a semiconductor film containing phosphorus as an impurity is formed on an N-type semiconductor substrate by epitaxial growth. A monothermal oxidation step;
A first oxide film etching step of removing the first oxide film in a ring shape by etching,
A second thermal oxidation step of thermally oxidizing the surface of the semiconductor wafer to form a second dioxide film on the semiconductor film;
An oxide film opening etching step of forming an opening by removing an oxide film inside from a position etched by the first oxide film etching step by etching;
A polysilicon film forming step of forming a polysilicon film by depositing non-doped polysilicon on the surface;
A polysilicon film etching step of opening the polysilicon film by removing the polysilicon film by etching from a position inside the inner periphery of the opening of the oxide film at a distance inside;
A barrier metal film forming step of vapor-depositing and forming a barrier metal film on the entire surface;
Forming an electrode metal film on the entire surface of the barrier metal film by depositing an electrode metal film; and forming an outer peripheral edge of the barrier metal film and the electrode metal film inside the outer periphery of the polysilicon film and at the top of the oxide film. A metal film etching step of etching and removing the barrier metal and the electrode metal film inside the outer periphery of the polysilicon film and outside a predetermined position on the uppermost stage of the oxide film so as to be located in the same range above. Are performed in the order described above.
[0016]
According to a tenth aspect of the present invention, the step of etching the polysilicon film includes forming 2 10. The method according to
[0017]
The invention according to
A first oxide film etching step of removing the first oxide film in a ring shape by etching,
A second thermal oxidation step of thermally oxidizing the surface of the semiconductor wafer to form a second dioxide film on the semiconductor film;
An oxide film opening etching step of forming an opening by removing an oxide film inside from a position etched by the first oxide film etching step by etching;
A polysilicon film forming step of depositing non-doped polysilicon on the surface to form a polysilicon film;
The polysilicon film inside a position spaced apart from the inner periphery of the opening of the oxide film is removed by etching, the polysilicon film is opened, and the surface layer of the semiconductor film below this opening region is etched. An etching process;
A barrier metal film forming step of vapor-depositing and forming a barrier metal film on the entire surface;
Forming an electrode metal film on the entire surface of the barrier metal film by depositing an electrode metal film; and forming an outer peripheral edge of the barrier metal film and the electrode metal film inside the outer periphery of the polysilicon film and at the top of the oxide film. A metal film etching step of etching and removing the barrier metal and the electrode metal film inside the outer periphery of the polysilicon film and outside a predetermined position on the uppermost stage of the oxide film so as to be located in the same range above. Are performed in the order described above.
[0018]
According to a twelfth aspect of the present invention, the etching step is performed by Cl. 2 12. The method of manufacturing a Schottky barrier diode according to
[0019]
The invention according to
[0020]
According to a fourteenth aspect of the present invention, in the etching step, Cl is used as an etching gas. 2 12. The method according to
[0021]
The invention according to
[0022]
BEST MODE FOR CARRYING OUT THE INVENTION
An embodiment of the present invention will be described below with reference to the drawings. The following is one embodiment of the present invention and does not limit the present invention.
[0023]
[First Embodiment]
First, a first embodiment of the present invention will be described with reference to FIGS. FIG. 1 is a diagram showing a structure of a Schottky barrier diode (hereinafter, referred to as “SBD”) 1 according to a first embodiment of the present invention, which is drawn by connecting a substantially half-body plan view to an upper end of a cross-sectional view. . FIG. 2 is a cross-sectional view of a wafer in a main step of the
[0024]
As shown in FIG. 1, the
[0025]
A method of manufacturing the
First, N + A semiconductor wafer having a silicon epitaxial film (hereinafter referred to as "epi film") 12 formed on a
[0026]
First, as shown in FIG. 2A, a semiconductor wafer as a starting material is oxidized by a thermal oxidation method to form a
As is well known in this process, N + N-type impurities penetrate from the
Note that N + Redistribution of impurities occurs during epitaxial growth on the
[0027]
Next, using a photomask that can be used for a guard ring, a resist mask is formed by a well-known photolithography technique, and the entire wafer is immersed in an etching solution while masking the
In addition, since the guard ring mask which is also used as the guard ring mask or used in the past is diverted, the manufacturing cost can be reduced.
From the viewpoint of reducing the manufacturing cost, a guard ring mask is used in the manufacturing method of the present embodiment. As a result, as shown in FIG. 2B, the
[0028]
Next, as shown in FIG. 2C, the semiconductor wafer is re-oxidized by a thermal oxidation method to form a second dioxide film on the surface (second thermal oxidation step). For example, the oxidation furnace is heated to about 1000 ° C., and the thickness Tox2 of the
Also in this step, as is well known, N + N-type impurities penetrate from the
[0029]
Next, the
[0030]
Next, as shown in FIG. 2D, non-doped polysilicon is deposited on the surface of the semiconductor wafer by a low pressure CVD method to form a polysilicon film 20 (polysilicon film forming step). For example, the thickness of the
With this heat treatment step, diffusion of phosphorus from the
In any case, the phosphorus concentration of the
[0031]
Next, by well-known photolithography and dry etching, the
This polysilicon film etching step is usually performed by dry etching. Especially Cl 2 It is preferable to perform dry etching using as an etching gas. Cl 2 As a result of etching the
Note that the diffusion of phosphorus from the
[0032]
Next, a barrier metal film is vapor-deposited on the entire surface of the semiconductor wafer (barrier metal film forming step). Subsequently, an anode electrode metal film is formed on the barrier metal film by vapor deposition (electrode metal film forming step). For example, Mo (molybdenum) is used as a barrier metal, -2 A film is formed by a vacuum evaporation method in which a material is heated and evaporated at a temperature of 260 ° C. or less in a vacuum device of Pa or less and adheres to the surface of the semiconductor wafer.
The barrier metal film and the anode electrode metal film may be continuously formed in the same vacuum device. When the pattern of the barrier metal film and the pattern of the anode electrode metal film are different, a patterning step of the barrier metal film must be interposed after the formation of the barrier metal film and before the formation of the anode electrode metal film. However, in this embodiment, since the pattern of the barrier metal film and the pattern of the anode electrode metal film are the same, it is possible to perform both film forming processes continuously without exposing the other processes without exposing to the atmosphere. it can. In such a continuous process, the barrier metal film is disadvantageous due to the absorption of moisture and oxidation of the barrier metal due to the exposure to the air, and the remaining of organic substances in the photoresist agent and the developing solution due to the patterning process. Inconveniences such as surface contamination can be avoided.
[0033]
Next, as shown in FIG. 2 (e), the barrier metal and the electrode metal film inside the outer periphery of the
[0034]
Next, N + The cathode
Thus, the state as shown in FIG. Further, if necessary, a protective film is arbitrarily formed using PSG (phosphorus / silicic acid / glass) so as to cover the boundary of each layer around the contact portion of the anode electrode. This may not be necessary depending on the form of the package.
[0035]
The
[0036]
That is, N + The
The N-
That is, the entire region of the N-
In addition, a reverse conductivity type region such as a P-type guard ring or N + In a heat treatment step for diffusion of a high concentration region such as a channel stop layer, the larger the thermal load, the larger the heat load. + The influence of the redistribution of the N-type impurity from the
[0037]
The
[0038]
The
[0039]
The thickness of the
[0040]
The
The
As shown in FIG. 1, the metal film m including the
[0041]
The
At least the portion (5a + 5b) of the
[0042]
The cathode
The
[0043]
With the above-described structure, the
The outer periphery of the
[0044]
[Second embodiment]
A second embodiment of the present invention will be described with reference to FIG. FIG. 3 is a view showing a structure of an SBD (Schottky barrier diode) 21 according to a second embodiment of the present invention, which is drawn by connecting a substantially half body plan view to an upper end of a sectional view.
[0045]
The
[0046]
As shown in FIG. 3, the
In the opening of the
[0047]
As a method of manufacturing the
That is, in the etching step of the present embodiment, which replaces the polysilicon film etching step of the first embodiment, the
[0048]
Cl as etching gas 2 Is used. However, HBr can also be used according to the purpose. Cl 2 Is used, both the forward voltage drop Vf and the reverse leakage current Ir can be reduced by setting the etching time. HBr is effective only when it is desired to lower the forward voltage drop Vf. Depending on the desired device characteristics, Cl 2 It can also be effective to use HBr and HBr in a time-sharing manner.
When HBr is used, the carrier concentration in the depth direction of the N-
In the present embodiment, the thermal oxide film is the
[0049]
【Example】
Hereinafter, Experiment 1 (measurement of carrier concentration by the CV characteristic method), Experiment 2 (measurement of reverse and forward characteristic changes due to a change in polysilicon film thickness), and Simulation 1 (calculation when a reverse voltage is applied) will be disclosed. .
[0050]
1.
In
[0051]
1-1. conditions
A semiconductor wafer X and a semiconductor wafer Y as starting materials were purchased. The semiconductor wafer X and the semiconductor wafer Y are manufactured by different manufacturers. In the semiconductor wafer X, the specific resistance of the epitaxial film is 0.50 (Ω · cm) and the film thickness is 4.0 (μm). is there. In the case of the semiconductor wafer Y, the specific resistance of the epitaxial film is 0.49 (Ω · cm) and the film thickness is 4.0 (μm). N + The type silicon substrate has a specific resistance of 0.005 (Ω · cm) and a film thickness of 400 to 500 (μm) for both the semiconductor wafers X and Y.
Using the semiconductor wafer X and the semiconductor wafer Y as starting materials, SBDs having the same structure were manufactured in the same process according to the first embodiment. Example 1 uses a semiconductor wafer X as a starting material, and Example 2 uses a semiconductor wafer Y as a starting material. The manufacturing process is as follows.
[0052]
First, as shown in FIG. 2A, a semiconductor wafer as a starting material is oxidized by a thermal oxidation method to form a
[0053]
Next, using a photomask that can be used for a guard ring, a resist mask is formed by a well-known photolithography technique, and the entire wafer is immersed in an etching solution while masking the
[0054]
Next, as shown in FIG. 2C, the semiconductor wafer is re-oxidized by a thermal oxidation method to form a second dioxide film on the surface (second thermal oxidation step). The oxidation furnace is heated to about 1000 ° C., and the thickness Tox2 of the
[0055]
Next, the
[0056]
Next, as shown in FIG. 2D, non-doped polysilicon is deposited on the surface of the semiconductor wafer by a low pressure CVD method to form a polysilicon film 20 (polysilicon film forming step). The thickness of the
[0057]
Next, by well-known photolithography and dry etching, the
[0058]
Next, a barrier metal film is vapor-deposited on the entire surface of the semiconductor wafer (barrier metal film forming step). Subsequently, an anode electrode metal film is formed on the barrier metal film by vapor deposition (electrode metal film forming step). Mo (molybdenum) is used as a barrier metal, and 10 -2 A film is formed by a vacuum evaporation method in which a material is heated and evaporated at a temperature of 260 ° C. or less in a vacuum device of Pa or less and adheres to the surface of the semiconductor wafer.
[0059]
Next, as shown in FIG. 2 (e), the barrier metal and the electrode metal film inside the outer periphery of the
[0060]
Next, N + The cathode
Thus, the state as shown in FIG.
[0061]
On the other hand, for comparison with the embodiment of the present invention, the
FIG. 4 is a sectional view of an
In FIG. 4, 31 is N + Type silicon substrate, 32 is an N type silicon film, 33 is a P type guard ring, 34 is an N type silicon film. + A mold channel stop region, 35 is a silicon oxide film, 36 is a barrier metal film, 37 is an anode electrode metal film, 38 is an equipotential ring electrode, and 39 is a cathode electrode metal film.
[0062]
Comparative Examples 1 and 2 were manufactured by the following process. In FIG. 5, 42 is N + Type silicon substrate, 43 is an epitaxial film, 44 to 49 are oxide films in each step, and those having the same reference numerals as those in FIG. 4 are common parts.
[0063]
(Step 1) First, as shown in FIG. 5A, a semiconductor wafer as a starting material is oxidized by a thermal oxidation method to form a
[0064]
(Step 2) Next, using a guard ring photomask, a resist mask is formed by a well-known photolithography technique, and the entire wafer is immersed in an etching solution while the
[0065]
(Step 3) Next, as shown in FIG. 5C, boron is ion-implanted (pre-deposition) through the ring-shaped region from which the
[0066]
(Step 4) Next, as shown in FIG. 5D, the outer peripheral edge of the
[0067]
(Step 5) Next, as shown in FIG. 5 (e), phosphorus is ion-implanted (pre-deposition) through the outer peripheral region opened in
[0068]
(Step 6) Next, by well-known photolithography and wet etching, an opening is formed by removing an oxide film inside the second dioxide film formed in the ring-shaped region, and forming an opening of the third oxide film outside. Remove the outer edge to remove N + An opening is formed for the contact of the mold channel stop region, and the
[0069]
Here, forming a polysilicon film by depositing non-doped polysilicon on the surface of the semiconductor wafer (polysilicon film forming step) is not performed.
[0070]
(Step 7) Next, as shown in FIG. 5 (g), after a barrier metal film is vapor-deposited on the entire surface of the semiconductor wafer, a predetermined upper portion of the
[0071]
(Step 8) Next, as shown in FIG. 5H, an electrode metal film is entirely formed on the
Furthermore, N + A cathode electrode metal film is formed on the back surface of the
[0072]
For the above Examples 1, 2 and Comparative Examples 1 and 2, the vertical carrier concentration distribution in the epi layer immediately below the Schottky barrier was measured by the CV characteristic method.
[0073]
1-2. result
The measurement results are shown in the graph of FIG. FIGS. 7 to 10 show tables listing the measured values of C (capacity) -V (voltage), the calculation process, and the calculation results of depth-concentration. The table shown in FIG. 7 is for Example 1, the table shown in FIG. 8 is for Example 2, the table shown in FIG. 9 is for Comparative Example 1, and the table shown in FIG. Each graph in FIG. 6 corresponds to a graph of the depth-concentration values shown in each table.
As shown in the graph of FIG. 6, in Comparative Examples 1 and 2, the carrier concentration gradually increases toward the silicon surface. In contrast, in Examples 1 and 2, the carrier concentration gradually decreases toward the silicon surface. In particular, in Examples 1 and 2, the distribution is almost flat in a range deeper than 0.5 (μm), whereas the distribution decreases sharply when the depth is smaller than 0.5 (μm). It became.
[0074]
As is well known to those skilled in the art, for impurities such as phosphorus, which have a segregation coefficient m> 1 and whose diffusion in the oxide film is slow, the concentration in silicon is reduced due to impurity redistribution during thermal oxidation. The gradual increase toward the interface of this (this is referred to as “pile-up”) has been experimentally confirmed and theoretically elucidated by Andrew S. Grove. In Comparative Examples 1 and 2, it is considered that a phenomenon according to the theory occurred during the thermal oxidation in
In Examples 1 and 2, it is considered that the same impurity distribution occurred in the thermal oxidation step. However, pile-up is not intense in the present invention because the number of heat treatment steps is smaller. Then, it is considered that the distribution of the carrier concentration gradually decreases toward the silicon surface as a result of the subsequent steps.
[0075]
2.
In
[0076]
2-1. conditions
The semiconductor wafer used had an epitaxial film having a specific resistance of 0.41 (Ω · cm) and a film thickness of 4.0 (μm).
Using this semiconductor wafer as a starting material, an SBD sample of the present invention was prepared in which the thickness of the
[0077]
In addition, when depositing and forming a film in a low-pressure CVD furnace, two processes are performed, one using an oxidizing gas atmosphere and the other using an inert gas, as shown in a table shown in FIG. 15 wafers of eight types are obtained, and five SBDs (referred to as P1 to P5) on each wafer arranged as shown in FIG. 11B are selected, and IR = 200 (μA) ), An IR characteristic at VR = 2 (V), an IR characteristic at VR = 30 (V), and a VF characteristic at IF = 1 (A).
[0078]
2-2. result
FIGS. 11A and 11B sequentially show a VR characteristic at IR = 200 (μA), an IR characteristic at VR = 2 (V), an IR characteristic at VR = 30 (V), and a VF characteristic at IF = 1 (A). This is shown in FIGS. 14 (a), 14 (b), 15 (a), and 15 (b) show the average values plotted and graphed in order.
[0079]
As shown in FIG. 14A, VR increases as the polysilicon film thickness increases from 300 (Å) → 400 (Å) → 500 (Å), and it can be seen that the breakdown voltage is improved. If the thickness of the
[0080]
As shown in FIGS. 14 (b) and 15 (a), the change in IR does not contradict the change in VR, that is, the polysilicon film thickness changes from 300 (３００) to 400 (４００) to 500 (Å). As the IR increases, the IR decreases, the breakdown voltage gradually increases, and the thickness of the
[0081]
As shown in FIG. 15B, the change in VF is almost constant regardless of the thickness of the polysilicon film.
[0082]
As shown in FIGS. 14 and 15A, when depositing and forming a film in a low-pressure CVD furnace, a difference in the withstand pressure appears depending on whether the atmosphere is an oxidizing gas or an inert gas.
In other words, the result was that the withstand voltage was higher for any film thickness when the inert gas was used. In particular, the smaller the film thickness, the more noticeable the difference.
This is considered to be due to the fact that a portion of the surface of the polysilicon film was oxidized into a silicon oxide film when using an oxidizing gas. The inventors of the present application separately inspect the oxidation of the surface of the polysilicon film in a reduced pressure CVD furnace at a temperature of 620 ° C. and a generation time of 10 to 30 minutes, and confirm an oxide film of 15 to 60 (Δ) in the polysilicon layer. did.
That is, it is considered that the difference in the breakdown voltage is caused by the decrease in the effective polysilicon film thickness obtained by subtracting the generated oxide film.
[0083]
3.
In the
[0084]
3-1. conditions
The SBD having the structure shown in FIGS. That is, SBD-B shown in FIG. 16B is a design example of the present invention, and as shown in the above embodiment, the
The assumed semiconductor wafer has an epitaxial film having a specific resistance of 0.88 (Ω · cm) and a film thickness of 5.8 (μm). But N + Due to the redistribution of impurities from the mold substrate, the auto-doping layer A. D. Is formed, and the deepest layer of the epi film has a high concentration, and the substantial N-type region is 4.8 (μm). The impurity distribution is made uniform in the N-type region, and N is generated by diffusion into the polysilicon layer as in the above embodiment. − The mold surface layer region was not formed. The thickness of the barrier metal film + anode metal electrode film was 1.0 (μm). Others are as shown.
In FIG. 16, 51 is an N + type silicon substrate, 52 is an auto doping layer, 53 is an N type silicon layer (58 is an epitaxial layer combining 52 and 53), 54 is a silicon oxide film, 55 is a polysilicon film, and 56 is The
[0085]
3-2. result
As a result of performing a well-known breakdown voltage simulation in which the reverse bias applied between both electrodes of the SBD-A and SBD-B is gradually increased, a voltage-current waveform shown in FIG. 17 was obtained. The SBD-A breaks down at VR = 59 (V), the SBD-B breaks down at VR = 71 (V), and the result is that the breakdown voltage of the SBD-B of the present invention is about 12 (V) higher. It became. Further, it was found that the example of the present invention suppressed the leakage current IR by about 7.5 (μA) for the same reverse voltage.
[0086]
18 (a) and 19 (a) show potential distribution diagrams of the SBD-A and SBD-B devices obtained by the simulation, respectively, and show a lateral electric field distribution curve of the N-type silicon layer. 18 (b) and 19 (b), respectively. In obtaining the potential distribution and the electric field distribution, the reverse voltage applied to the SBD-A was set to 50 (V), and the reverse voltage applied to the SBD-B was set to 71 (V).
[0087]
As shown by the equipotential curve in FIG. 18A, the depletion layer of the SBD-A of the comparative example spreads the deepest in the region immediately below the Schottky junction, the region directly below the lower portion of the silicon oxide film, and the upper portion of the silicon oxide film. The equipotential curves are narrow at the transition position and the outer end of each of these regions, and the pitch is narrow at the region immediately below the region.
That is, as is apparent from FIGS. 18A and 18B, the electric field concentration is concentrated at three points in the horizontal direction. When observed from the outside, the first electric field concentration point is a position immediately below the outer end of the metal electrode film, and the electric field intensity is 0.69 × 10 3 as shown in FIG. 5 (V / cm). The second electric field concentration point is located immediately below the inner end of the upper portion of the silicon oxide film, and the electric field intensity is 1.92 × 10 2 as shown in FIG. 5 (V / cm). The third electric field concentration point is a position just below the inner end of the lower portion of the silicon oxide film, and the electric field intensity is 2.94 × 10 4 as shown in FIG. 5 (V / cm) shows the maximum electric field intensity.
[0088]
As shown in the equipotential curve of FIG. 19A, the depletion layer of the SBD-B of the present invention is deepest in the region immediately below the Schottky junction, and the region immediately below the lowermost portion of the polysilicon film and the silicon oxide film. The area immediately below the lower part and the area immediately below the upper part of the silicon oxide film become shallower in this order, and the equipotential curve is folded at a transition position and an outer end of each of these areas to have a narrow pitch.
That is, as is apparent from FIGS. 19A and 19B, the electric field concentration is concentrated at four points in the horizontal direction. When observed from the outside, the first electric field concentration point X1 is immediately below the outer end of the metal electrode film, and the electric field intensity E (X1) is 1.09 × 10, as shown in FIG. 5 (V / cm). The second electric field concentration point X2 is located immediately below the inner end of the upper portion of the silicon oxide film, and as shown in FIG. 19B, its electric field intensity E (X2) is 2.36 × 10 5 (V / cm), the third electric field concentration point X3 is located just below the inner end of the lower portion of the silicon oxide film, and as shown in FIG. 19B, the electric field intensity E (X3 ) Is 1.96 × 10 5 (V / cm), the fourth electric field concentration point X4 is located immediately below the inner end of the lowermost portion of the polysilicon film, and the electric field intensity E (X4) is 1 as shown in FIG. .70 × 10 5 (V / cm).
[0089]
When compared with the SBD-A of the comparative example, the SBD-B of the present invention has a fourth electric field in which the polysilicon film extends on the N-type silicon layer inside the inner periphery of the opening of the silicon oxide film. The concentration point is generated, the electric field concentration is dispersed, and the maximum electric field intensity is 2.94 × 10 5 (V / cm) → 2.36 × 10 5 (V / cm) and 0.58 × 10 5 (V / cm), and the generation point of the highest electric field strength shifted to the outside. It should be noted that the voltages applied to SBD-A and SBD-B are different. If VR = 71 (V) is applied to the SBD-A, the maximum electric field reaches the critical electric field and breaks down.
[0090]
4.
Based on the results of
[0091]
In
That is, in the range where the thickness is smaller than half the thickness of the lowermost portion of the
[0092]
This is due to the two-partitioning effect of electric field concentration due to the inner peripheral portion (= lowest step) of the polysilicon film extending on the N-type silicon film as shown in FIG.
As shown in FIG. 18, the electric field intensity at the position just below the inner end of the lower portion of the silicon oxide film, which is the third electric field concentration point which was the largest in the SBD-A, is different from the polysilicon film in the SBD-B according to the present invention. Of the inner peripheral edge (= lowermost portion) of the silicon oxide film, the position just below the inner end of the lower portion of the silicon oxide film and the position just below the inner end of the lowermost portion of the polysilicon film, which is the fourth electric field concentration point X4. It was decided to share.
With the appearance of the fourth electric field concentration point X4, the maximum electric field intensity at the third electric field concentration point, which is the maximum, has been reduced. Since the maximum electric field strength is reduced, the breakdown voltage is improved. Every time the polysilicon film thickness is increased from 0 (Å) → 300 (Å) → 400 (Å) → 500 (Å), the electric field concentration from the third electric field concentration point X3 to the fourth electric field concentration point X4 The load changed, the maximum electric field strength gradually decreased, and the breakdown voltage improved.
However, when the maximum electric field intensity at the third electric field concentration point X3 falls below the maximum electric field intensity at the second electric field concentration point X2 by the above operation, the point at which the maximum electric field intensity occurs becomes the third electric field concentration point X3. To the second electric field concentration point X2. As a result, the breakdown point is also changed from the third electric field concentration point X3 to the second electric field concentration point X2.
Then, even if the load on the third electric field concentration point X3 is reduced by increasing the load on the fourth electric field concentration point X4, the maximum electric field is no longer generated at the third electric field concentration point X3, so the maximum electric field intensity decreases. Instead, it is determined by the maximum electric field intensity generated at the second electric field concentration point X2.
In other words, since the generation point of the maximum electric field strength is changed in the range of 400 (Å) to 600 (Å), the inner peripheral portion (= the lowest portion) of the polysilicon film extends on the N-type silicon film. As a result, the effect of improving the breakdown voltage by the effect of dividing the electric field into two has leveled off.
[0093]
On the other hand, when the polysilicon film thickness is further increased to 600 (６００) or more, the following is obtained.
The electric field load at the fourth electric field concentration point X4 overtakes the electric field load at the third electric field concentration point X3, and further exceeds the maximum electric field intensity at the second electric field concentration point X2. In this case, there is a possibility that there is no point in extending the inner peripheral portion (= lowermost portion) of the polysilicon film on the N-type silicon film for the purpose of improving the breakdown voltage.
Accordingly, the thickness of the polysilicon film and the thickness of the polysilicon film are set so that the maximum electric field intensity at the third electric field concentration point X3 and the fourth electric field concentration point X4 is lower than the maximum electric field intensity at the second electric field concentration point. It is preferable to configure the SBD by setting the extension width on the N-type silicon film and the like. That is, when a reverse voltage is applied, a maximum electric field intensity E (X4) generated at a position X4 immediately below the inner peripheral edge of the inner peripheral edge of the polysilicon film and a maximum electric field intensity generated at a position X3 immediately below the outer peripheral edge of the inner peripheral edge of the polysilicon film. A Schottky barrier diode characterized in that both E (X3) is lower than a maximum electric field intensity F (X2) generated at a position X2 immediately below the outer peripheral edge of the lowermost portion of the thermal oxide film is effective.
Here, the above-described fourth electric field concentration point X4 corresponds to a position X4 immediately below the inner peripheral edge of the inner peripheral edge of the polysilicon film, and a third position X3 just below the outer peripheral edge of the inner peripheral edge of the polysilicon film. The electric field concentration point X3 corresponds. A second electric field concentration point X2 corresponds to a position X2 immediately below the outer peripheral edge of the lowermost portion of the thermal oxide film. Therefore, as shown in FIG. 19B, the maximum electric field intensity E (X4) generated at the position X4 immediately below the inner peripheral edge of the inner peripheral edge of the polysilicon film in the
[0094]
5.
In
5-1. conditions
The semiconductor wafer used as a starting material had an epitaxial film having a specific resistance of 0.41 (Ω · cm) and a film thickness of 3.0 (μm), and a chip size of 1.70 mm was obtained by the following manufacturing process. Square, chip thickness 280 (μm), rectification area 2.121 (mm) 2 ), Current density 141.4 (A / cm 2 ) SBD chip was manufactured.
[0095]
First, as shown in FIG. 2A, a semiconductor wafer as a starting material is oxidized by a thermal oxidation method to form a
[0096]
Next, using a photomask that can be used for a guard ring, a resist mask is formed by a well-known photolithography technique, and the entire wafer is immersed in an etching solution while masking the
[0097]
Next, as shown in FIG. 2C, the semiconductor wafer is re-oxidized by a thermal oxidation method to form a second dioxide film on the surface (second thermal oxidation step). The oxidation furnace is heated to about 1000 ° C., and the thickness Tox2 of the
[0098]
Next, the
[0099]
Next, as shown in FIG. 2D, non-doped polysilicon is deposited on the surface of the semiconductor wafer by a low pressure CVD method to form a polysilicon film 20 (polysilicon film forming step). The thickness of the
[0100]
Next, the
According to the purpose of this experiment, the dry etching conditions in this step were set to the following five types (1) to (5).
(1) Cl as etching gas 2 And the etching time was 15 seconds. This article
The item based on the condition is referred to as SBD (1).
(2) Cl as etching gas 2 And the etching time was 20 seconds. This article
The item based on the condition is referred to as SBD (2).
(3) Cl as etching gas 2 And the etching time was set to 40 seconds. This article
SBD (3) is based on the matter.
(4) Cl as etching gas 2 After etching for 20 seconds using HBr, etching was performed for 20 seconds using HBr as an etching gas. The result of this condition is SB
Let it be D (4).
(5) HBr was used as an etching gas, and the etching time was set to 20 seconds. The condition based on this condition is referred to as SBD (5).
In the production of the sample in this test, after pre-etching with C2F6 gas for about several tens of seconds using an RF (high frequency) discharge type parallel plate type plasma etching apparatus, etching under the above conditions (1) to (5) Was done. In addition, Cl 2 Was diluted with He as a carrier gas and used.
[0101]
Next, a barrier metal film is vapor-deposited on the entire surface of the semiconductor wafer (barrier metal film forming step). Subsequently, an anode electrode metal film is formed on the barrier metal film by vapor deposition (electrode metal film forming step). Mo (molybdenum) is used as a barrier metal, and 10 -2 A film is formed by a vacuum evaporation method in which a material is heated and evaporated at a temperature of 260 ° C. or less in a vacuum device of Pa or less and adheres to the surface of the semiconductor wafer.
[0102]
Next, as shown in FIG. 2 (e), the barrier metal and the electrode metal film inside the outer periphery of the
[0103]
Next, N + The cathode
Thus, the state as shown in FIG.
[0104]
5-2. Measurement result of etching depth of N-type silicon film
Twenty five SBDs (referred to as P1 to P5) on each wafer arranged as shown in FIG. 20B are selected, and N is dug down by dry etching in the active region A as shown in FIG. The etching depth of the
For example, in the SBD (1), the etching depth of the N-
The values in parentheses in the table are obtained by adding the thickness 550 (Å) of the
[0105]
As shown in the table of FIG. 2 In the case of SBD (2) using HBr, it was 638 (Å), whereas in the case of SBD (5) using HBr, it was 197 (Å). Even at the same etching time, a remarkable difference in etching depth appeared due to a difference in etching gas.
[0106]
5-3. CV characteristic result
The carrier concentration distribution of the SBDs (1) to (3) and (5) measured by the CV characteristic method is as shown in the graph of FIG. The horizontal axis in the graph of FIG. 21 is the depth based on the surface of the N-
In the case of SBD (5) using HBr, the carrier concentration in the depth direction is almost constant, whereas in the case of SBD (1) to (3) using Cl2, the depth is about 0.4 μm. , The carrier concentration gradually decreased toward the silicon surface (= Schottky junction surface). The etching depth of the SBD (5) using HBr was shallower than any of the SBDs (1) to (3) using Cl2 (this is also shown in the table of FIG. 20A). Have been.).
Same Cl 2 In comparison with SBDs {circle around (1)} through {circle around (3)}, the longer the etching time, the deeper the etching depth, but the longer the etching time, the larger the gradual decrease rate of the carrier concentration. However, the maximum depth of the range where the carrier concentration gradually decreases in SBDs (1) to (3) was about 0.4 μm in common.
In the SBDs (1) to (3) and (5), the carrier concentration distribution curves almost coincided in a range deeper than about 0.4 μm, and had a flat distribution.
[0107]
5-4. SR (spreading resistance) measurement results
The carrier concentration distribution of
[0108]
5-5. SIMS (secondary ion mass spectrometry) measurement results
The phosphorus concentration distribution of
According to the SIMS measurement results, the phosphorus concentration gradually increases toward the silicon surface in the range of 0.055 to about 0.3 in depth, that is, piles up.
[0109]
5-5. Electrical characteristics measurement results
The VR at IR = 400 (μA), the IR at VR = 37, 35, 30, and 10 (V) and the VF at IF = 1 (A) measured for SBD (1) to (5) are shown in FIG. The results are shown in Table 24.
The ESD resistance measured for the SBDs (1) to (5) is shown in the table of FIG. 25 (a), and the BP resistance is shown in the table of FIG. 25 (b). Cl 2 In comparison of the ESD resistance of SBDs {circle around (1)} to {circle around (3)}, it was found that the longer the etching time, the lower the resistance. On the other hand, SBD (5) using HBr exhibited the highest ESD tolerance. In addition, the ESD resistance of the SBD (4) could be secured to the extent that it can be put to practical use.
No correlation was found for the BP tolerance due to differences in dry etching conditions.
[0110]
5-6. Dry etching shape
FIGS. 26 (a) to 26 (e) show profiles obtained by extracting a boundary line representing the surface from a cross-sectional photograph showing the surface shape near the etching edge after dry etching for SBD (1) to (5). In the surface profile after dry etching shown in each figure, the upper surface is the surface of the polysilicon film, and the lower surface is the dug surface of the N-type silicon film. The thickness of the polysilicon film is 550 (Å) in common. The depth of the N-type silicon film and the total etching amount are shown in the table of FIG.
[0111]
6.
Based on the results of
[0112]
For the structure in which only the polysilicon film is removed by dry etching and the N-type silicon film thereunder is not dug down as in the first embodiment, the resistance to the reverse voltage is further improved and the forward characteristics are improved. In addition, the structure of
The dry etching condition is first to use Cl2 as an etching gas. Further, the etching time needs to be within a specific range. For the sample of
That is, in the structure of
As described above, the surface of the N-type silicon film is dug down in a range where the product of the forward voltage drop Vf and the reverse leakage current Ir is lower than that in
[0113]
As shown by the phosphorus concentration distribution in FIG. 23, the phosphorus concentration increases in the surface layer of the N-
As shown by the carrier concentration distribution in FIG. 21, this phenomenon does not occur when HBr is used as an etching gas, 2 What happened when using. When HBr is used, no improvement in breakdown voltage is observed, 2 Should be used.
[0114]
7.
Based on the results of
[0115]
Unlike the structure of the first embodiment, in which only the polysilicon film is removed by dry etching and the N-type silicon film thereunder is not dug down, the forward characteristics are desired to be improved even if the withstand voltage against the reverse voltage is somewhat sacrificed. In such a case, the structure of
[0116]
The dry etching condition is to use HBr as an etching gas. As shown in the table of FIG. 23, in the case of SBD (5) etched with HBr for 20 seconds, a reverse current of 400 μA was generated compared to any of SBD (1) to (3) etched with Cl2. And the reverse current IR increases for any applied reverse voltage, and the withstand voltage slightly decreases, but the forward voltage when the forward current 1A is generated decreases. In addition, the forward characteristic is improved.
[0117]
As shown by the phosphorus concentration distribution in FIG. 23, the phosphorus concentration increases in the surface layer of the N-
[0118]
As shown in the table of FIG. 24, both the breakdown voltage and the forward characteristics are Cl 2 To obtain a device that is intermediate between SBDs (1) to (3) using HBr and SBD (5) using HBr, Cl 2 It is effective to use HBr and HBr in a time sharing manner. Cl 2 Whether to use HBr or HBr first may be important depending on the device. Cl 2 And HBr are used in an advantageous order according to the individual requirements to provide Cl 2 In some cases, the characteristics of the SBDs {1} to <3> using HBT and the characteristics of the SBD <5> using HBr can be compromised to obtain characteristics according to individual requirements.
[0119]
8.
Based on the results of the
[0120]
HBr is more anisotropic than Cl2. As a result, the etching edge shapes of the SBDs (1) to (3) had a relatively gentle slope. When the angle formed with the horizontal was measured, it was about 39 degrees for SBD-2 and about 33 degrees for SBD-3. That is, the same Cl 2 In the etching using, the deeper the etching, the gentler the inclination of the etching edge becomes. The etching edge shape of the SBD (5) had a relatively steep slope. The angle formed with the horizontal was about 68 degrees.
The etched edge shape of the SBD (4) was formed by two-step inclinations having different angles. Cl used earlier 2 , The lower stage had a gentle inclination, and the upper end had a steep inclination due to the effect of HBr used later. That is, the shape was very similar to the shape in which the inclination of about 68 degrees of SBD (5) was continued on the inclination of about 39 degrees of SBD (2). Conversely, HBr is used first and Cl 2 By using later, it is also possible to make the shape very similar to the shape in which the inclination of about 39 degrees of SBD (2) is continuous on the inclination of about 68 degrees of SBD (5).
[0121]
As described above, the etching gas used is Cl 2 And HBr, one or two are selected, and when two are selected, the order of use is selected, so that a total of four types can be selected, and four types of etchings according to the four types of selection can be performed. The edge shape can be selected.
For example, by using HBr having relatively strong anisotropy, it is possible to withstand a process with a finer pitch. Cl 2 Is used, a gradual step having excellent step coverage (step coverage) with respect to the
Abruptly changing portions of the surface profile formed by the silicon film and the polysilicon film are likely to be weak portions against a reverse voltage, and may adversely affect withstand characteristics such as ESD withstand. From this viewpoint, four types of etching edge shapes can be selected.
[0122]
9.
In SBDs (1) to (5) of
In this experiment, as the SBD having the structure of the
[0123]
As can be seen by comparing Ir with the table of FIG. 27 or the graph of FIG. 28, even when the etching time is the same 20 seconds, Cl 2 In the case of using SBD, Ir was lower than that of using SBD using HBr. Then, it was recognized that the difference becomes more remarkable as the SBD has a lower withstand voltage class, and that the difference gradually approaches as the withstand voltage class increases, and converges to a constant value of about 11 to 12 (μA).
As can be seen by comparing Vf with the table of FIG. 27 or the graph of FIG. 28, even when the etching time is the same of 20 seconds, the SBD using HBr has a higher Cl value. 2 Vf lower than the SBD using. No remarkable difference was recognized due to the difference in the pressure resistance class.
[0124]
From the above, in order to increase the resistance to the reverse voltage, Cl is more preferable than HBr. 2 Was found to be more advantageous.
Further, in order to improve the forward characteristics, Cl 2 It has been found that the use of HBr is more advantageous.
The first thing that was found by the
[0125]
【The invention's effect】
{Circle around (1)} The depletion layer extends outward from the polysilicon film to maintain the breakdown voltage due to the field plate effect of the electrode edge on the oxide film and the polysilicon film, and the inner peripheral edge of the polysilicon film (= lowest step) Is extended on the semiconductor film, the effect of improving the breakdown voltage by the effect of dividing the electric field into two is obtained.
{Circle around (2)} By forming a low-concentration region in the surface layer portion of the semiconductor film, it is possible to avoid undesired electric field concentration in the surface layer portion of the semiconductor film and improve the breakdown voltage.
On the other hand, it is also possible to obtain a low Vf characteristic by digging down such a low concentration region.
{Circle around (3)} Since the entire region of the epitaxial film is of the same conductivity type, it is easy to control the film thickness, and since no guard ring is provided, the film can be made thinner and low Vf characteristics can be obtained.
{Circle around (4)} Since a polysilicon film having good adhesion to both is formed between the barrier metal and the oxide film, the peeling resistance of the electrode edge is improved.
{Circle around (5)} By forming an n-stage silicon oxide film and forming a polysilicon film thereon, the (n + 1) -stage inner peripheral portion of the insulating film can be formed, so that the electric field concentration can be shared in a small number of steps. It is possible to form a step-like inner peripheral edge of the insulating film from which a relaxation effect can be obtained.
{Circle around (6)} The first oxide film etching step, the oxide film opening etching step, the polysilicon film etching step, and the metal film etching step can be manufactured by a small number of patterning steps of four, thereby reducing the cost.
[Brief description of the drawings]
FIG. 1 is a view showing a structure of a Schottky barrier diode (SBD) 1 according to a first embodiment of the present invention, which is drawn by connecting a substantially half-body plan view to an upper end of a cross-sectional view.
FIG. 2 is a sectional view of a wafer in a main step of the
FIG. 3 is a view showing a structure of an
FIG. 4 is a cross-sectional view of a
5 is a cross-sectional view of a wafer in a main step of a
FIG. 6 is a vertical carrier concentration distribution curve immediately below a Schottky barrier of an example of the present invention and a comparative example measured by the CV characteristic method in
FIG. 7 is a table showing a list of measured values of C (capacity) -V (voltage), calculation process, and calculation results of depth-concentration for Example 1 of
FIG. 8 is a table showing a list of measured values of C (capacity) -V (voltage), calculation process, and calculation results of depth-concentration for Example 2 of
9 is a table listing measured values of C (capacitance) -V (voltage), calculation process, and calculation results of depth-concentration for Comparative Example 1 of
FIG. 10 is a table showing a list of measured values of C (capacity) -V (voltage), calculation process, and calculation results of depth-concentration for Comparative Example 2 of
11A is one of tables referred to in
FIG. 12 is a table referred to in
FIG. 13 is a table referred to in
FIG. 14 is a graph referred to in
FIG. 15 is a graph referred to in
FIG. 16 is a partial cross-sectional view of a structure targeted in
FIG. 17 shows reverse voltage-current characteristic curves of the example of the present invention and the comparative example calculated in
18A is a potential distribution diagram of a comparative example obtained by calculation in the
19 (a) is a potential distribution diagram of the example of the present invention calculated in
FIG. 20 (a) is one of tables referred to in
FIG. 21 is a graph showing a carrier concentration distribution measured by the CV characteristic method for SBDs (1) to (3) and (5) in
FIG. 22 is a graph showing a carrier concentration distribution measured by the SR (spreading resistance) method for SBD (2) in
FIG. 23 is a graph showing a phosphorus concentration distribution measured by SIMS (Secondary Ion Mass Spectrometry) for SBD (2) of
FIG. 24 shows VR measured at IR = 400 (μA), IR measured at VR = 37, 3530, and 10 (V), and IF = 1 (A) measured for SBDs (1) to (5) of
FIG. 25 (a) is a table describing ESD tolerance measured for SBDs [1] to [5] of
FIG. 26 is a profile in which a boundary line representing the surface is extracted from a cross-sectional photograph in which the surface shape near the etched edge portion after dry etching appears in SBDs (1) to (5) of
FIG. 27 is a table describing specifications of each wafer, measurement conditions and measurement results of Vf, Ir, and Vr in
FIG. 28 is a graph in which the measurement results of Vf and Ir in
[Explanation of symbols]
1,21 ... SBD (Schottky barrier diode) 2 ... N + Type silicon substrate (semiconductor substrate) 3, 22 N-type silicon film (semiconductor film) 4 silicon oxide film (thermal oxide film) 5
Claims (15)
前記半導体基板上にエピタキシャル成長により成膜され、全領域が前記半導体基板と同一導電型で前記半導体基板の不純物濃度より低不純物濃度にドーピングされた半導体膜と、
前記半導体膜の表面上に開口部を有して形成された熱酸化膜と、
前記熱酸化膜の内周縁部を覆うポリシリコン膜と、
前記半導体膜の前記開口部内で開口する前記ポリシリコン膜の開口部を介して露出する前記半導体膜の表面を覆うバリアメタル膜と、
前記バリアメタル膜上に形成された電極金属膜とを備え、
前記半導体膜の表面と前記バリアメタル膜との接合によりショットキー接合が形成されてなるショットキーバリアダイオードであって、
前記熱酸化膜の前記内周縁部には内側程厚みが減じる段差が設けられ、
前記ポリシリコン膜の内周縁部が前記熱酸化膜の内周より内側の前記半導体膜の表面上に延設され、前記ポリシリコン膜の外周縁部は前記熱酸化膜の最上段上に敷設され、
前記バリアメタル膜及び前記電極金属膜の外周縁部が前記ポリシリコン膜の外周より内側かつ前記最上段上の同一範囲に位置し、
前記ポリシリコン膜の前記熱酸化膜と前記バリアメタル膜とに挟まれる部分がノンドープポリシリコンから成り、
前記ポリシリコン膜の厚さが前記熱酸化膜の最下段部の厚さのほぼ半分であることを特徴とするショットキーバリアダイオード。A semiconductor substrate doped with impurities,
A semiconductor film which is formed on the semiconductor substrate by epitaxial growth, and the entire region is of the same conductivity type as the semiconductor substrate and is doped with an impurity concentration lower than the impurity concentration of the semiconductor substrate;
A thermal oxide film formed with an opening on the surface of the semiconductor film;
A polysilicon film covering an inner peripheral portion of the thermal oxide film;
A barrier metal film that covers a surface of the semiconductor film exposed through an opening of the polysilicon film that is opened in the opening of the semiconductor film;
An electrode metal film formed on the barrier metal film,
A Schottky barrier diode in which a Schottky junction is formed by joining the surface of the semiconductor film and the barrier metal film,
A step is provided on the inner peripheral edge of the thermal oxide film so that the thickness decreases toward the inside,
An inner peripheral edge of the polysilicon film extends on a surface of the semiconductor film inside an inner periphery of the thermal oxide film, and an outer peripheral edge of the polysilicon film is laid on an uppermost stage of the thermal oxide film. ,
Outer peripheral edges of the barrier metal film and the electrode metal film are located inside the outer periphery of the polysilicon film and in the same range on the uppermost stage,
A portion of the polysilicon film sandwiched between the thermal oxide film and the barrier metal film is made of non-doped polysilicon,
2. The Schottky barrier diode according to claim 1, wherein a thickness of said polysilicon film is substantially half of a thickness of a lowermost portion of said thermal oxide film.
前記半導体基板上にエピタキシャル成長により成膜され、全領域が前記半導体基板と同一導電型で前記半導体基板の不純物濃度より低不純物濃度にドーピングされた半導体膜と、
前記半導体膜の表面上に開口部を有して形成された熱酸化膜と、
前記熱酸化膜の内周縁部を覆うポリシリコン膜と、
前記半導体膜の前記開口部内で開口する前記ポリシリコン膜の開口部を介して露出する前記半導体膜の表面を覆うバリアメタル膜と、
前記バリアメタル膜上に形成された電極金属膜とを備え、
前記半導体膜の表面と前記バリアメタル膜との接合によりショットキー接合が形成されてなるショットキーバリアダイオードであって、
前記熱酸化膜の前記内周縁部には内側程厚みが減じる段差が設けられ、
前記ポリシリコン膜の内周縁部が前記熱酸化膜の内周より内側の前記半導体膜の表面上に延設され、前記ポリシリコン膜の外周縁部は前記熱酸化膜の最上段上に敷設され、
前記バリアメタル膜及び前記電極金属膜の外周縁部が前記ポリシリコン膜の外周より内側かつ前記最上段上の同一範囲に位置し、
前記ポリシリコン膜の前記熱酸化膜と前記バリアメタル膜とに挟まれる部分がノンドープポリシリコンから成り、
逆電圧印加時に、前記ポリシリコン膜の前記内周縁部の内周縁直下位置に生じる電界強度極大値及び前記ポリシリコン膜の前記内周縁部の外周縁直下位置に生じる電界強度極大値の双方が、前記熱酸化膜の最下段部の外周縁直下位置に生じる電界強度極大値より低いことを特徴とするショットキーバリアダイオード。A semiconductor substrate doped with impurities,
A semiconductor film which is formed on the semiconductor substrate by epitaxial growth, and the entire region is of the same conductivity type as the semiconductor substrate and is doped with an impurity concentration lower than the impurity concentration of the semiconductor substrate;
A thermal oxide film formed with an opening on the surface of the semiconductor film;
A polysilicon film covering an inner peripheral portion of the thermal oxide film;
A barrier metal film that covers a surface of the semiconductor film exposed through an opening of the polysilicon film that is opened in the opening of the semiconductor film;
An electrode metal film formed on the barrier metal film,
A Schottky barrier diode in which a Schottky junction is formed by joining the surface of the semiconductor film and the barrier metal film,
A step is provided on the inner peripheral edge of the thermal oxide film so that the thickness decreases toward the inside,
An inner peripheral edge of the polysilicon film extends on a surface of the semiconductor film inside an inner periphery of the thermal oxide film, and an outer peripheral edge of the polysilicon film is laid on an uppermost stage of the thermal oxide film. ,
Outer peripheral edges of the barrier metal film and the electrode metal film are located inside the outer periphery of the polysilicon film and in the same range on the uppermost stage,
A portion of the polysilicon film sandwiched between the thermal oxide film and the barrier metal film is made of non-doped polysilicon,
When a reverse voltage is applied, both the maximum electric field intensity generated at a position immediately below the inner peripheral edge of the inner peripheral edge of the polysilicon film and the maximum electric field intensity generated at a position immediately below the outer peripheral edge of the inner peripheral edge of the polysilicon film, A Schottky barrier diode, wherein the electric field intensity is lower than a maximum value of an electric field intensity generated immediately below an outer peripheral edge of a lowermost portion of the thermal oxide film.
前記半導体基板上にエピタキシャル成長により成膜され、全領域が前記半導体基板と同一導電型で前記半導体基板の不純物濃度より低不純物濃度にドーピングされた半導体膜と、
前記半導体膜の表面上に開口部を有して形成された熱酸化膜と、
前記熱酸化膜の内周縁部を覆うポリシリコン膜と、
前記半導体膜の前記開口部内で開口する前記ポリシリコン膜の開口部を介して露出する前記半導体膜の表面を覆うバリアメタル膜と、
前記バリアメタル膜上に形成された電極金属膜とを備え、
前記半導体膜の表面と前記バリアメタル膜との接合によりショットキー接合が形成されてなるショットキーバリアダイオードであって、
前記ポリシリコン膜の内周縁部が前記熱酸化膜の内周より内側の前記半導体膜の表面上に延設され、
前記ポリシリコン膜の前記開口部において、前記ポリシリコン膜と前記半導体膜との界面位置より深い位置まで前記半導体膜の表面が掘り下げられて前記バリアメタル膜と接合していることを特徴とするショットキーバリアダイオード。A semiconductor substrate doped with impurities,
A semiconductor film which is formed on the semiconductor substrate by epitaxial growth, and the entire region is of the same conductivity type as the semiconductor substrate and is doped with an impurity concentration lower than the impurity concentration of the semiconductor substrate;
A thermal oxide film formed with an opening on the surface of the semiconductor film;
A polysilicon film covering an inner peripheral portion of the thermal oxide film;
A barrier metal film that covers a surface of the semiconductor film exposed through an opening of the polysilicon film that is opened in the opening of the semiconductor film;
An electrode metal film formed on the barrier metal film,
A Schottky barrier diode in which a Schottky junction is formed by joining the surface of the semiconductor film and the barrier metal film,
An inner peripheral edge of the polysilicon film extends on a surface of the semiconductor film inside an inner periphery of the thermal oxide film,
In the opening of the polysilicon film, a surface of the semiconductor film is dug down to a position deeper than an interface position between the polysilicon film and the semiconductor film, and is joined to the barrier metal film. Key barrier diode.
９００℃から１０００℃までの範囲のいずれかの温度以上の熱処理工程は、熱酸化膜を形成する熱酸化工程のみであることを特徴とするショットキーバリアダイオードの製造方法。A method for manufacturing the Schottky barrier diode according to any one of claims 1 to 7,
A method for manufacturing a Schottky barrier diode, characterized in that the heat treatment step at a temperature equal to or higher than 900 ° C. to 1000 ° C. is only a thermal oxidation step for forming a thermal oxide film.
前記第一酸化膜をエッチングによりリング状に除去する第一酸化膜エッチング工程と、
前記半導体ウエファの表面を熱酸化させて前記半導体膜に第二酸化膜を形成する第二熱酸化工程と、
前記第一酸化膜エッチング工程によってエッチングした位置より内側の酸化膜をエッチングにより除去して開口部を形成する酸化膜開口エッチング工程と、
前記表面上にノンドープポリシリコンを堆積させてポリシリコン膜を形成するポリシリコン膜形成工程と、
前記酸化膜の前記開口部の内周より内側に間隔を置いた位置より内側の前記ポリシリコン膜をエッチングにより除去して前記ポリシリコン膜を開口するポリシリコン膜エッチング工程と、
前記表面にバリアメタル膜を全面蒸着形成するバリアメタル膜形成工程と、
前記バリアメタル膜上に電極金属膜を全面蒸着形成する電極金属膜形成工程と、前記バリアメタル膜及び前記電極金属膜の外周縁部が前記ポリシリコン膜の外周より内側かつ前記酸化膜の最上段上の同一範囲に位置するように、前記ポリシリコン膜の外周より内側かつ前記酸化膜の最上段上の所定位置より外側の前記バリアメタル及び前記電極金属膜をエッチングにより除去する金属膜エッチング工程とを以上の記載の順序で行うことを特徴とするショットキーバリアダイオードの製造方法。A first thermal oxidation step of thermally oxidizing a surface of a semiconductor wafer on which a semiconductor film containing phosphorus as an impurity is formed by epitaxial growth on an N-type semiconductor substrate to form a first oxide film on the semiconductor film;
A first oxide film etching step of removing the first oxide film in a ring shape by etching,
A second thermal oxidation step of thermally oxidizing the surface of the semiconductor wafer to form a second dioxide film on the semiconductor film;
An oxide film opening etching step of forming an opening by removing an oxide film inside from a position etched by the first oxide film etching step by etching;
A polysilicon film forming step of depositing non-doped polysilicon on the surface to form a polysilicon film;
A polysilicon film etching step of opening the polysilicon film by removing the polysilicon film by etching from a position inside the inner periphery of the opening of the oxide film at a distance inside;
A barrier metal film forming step of vapor-depositing and forming a barrier metal film on the entire surface;
Forming an electrode metal film on the entire surface of the barrier metal film by depositing an electrode metal film; and forming an outer peripheral edge of the barrier metal film and the electrode metal film inside an outer periphery of the polysilicon film and an uppermost level of the oxide film. A metal film etching step of etching and removing the barrier metal and the electrode metal film inside the outer periphery of the polysilicon film and outside a predetermined position on the uppermost stage of the oxide film so as to be located in the same range above. Are performed in the order described above.
前記第一酸化膜をエッチングによりリング状に除去する第一酸化膜エッチング工程と、
前記半導体ウエファの表面を熱酸化させて前記半導体膜に第二酸化膜を形成する第二熱酸化工程と、
前記第一酸化膜エッチング工程によってエッチングした位置より内側の酸化膜をエッチングにより除去して開口部を形成する酸化膜開口エッチング工程と、
前記表面上にノンドープポリシリコンを堆積させてポリシリコン膜を形成するポリシリコン膜形成工程と、
前記酸化膜の開口部の内周より内側に間隔を置いた位置より内側の前記ポリシリコン膜をエッチングにより除去して前記ポリシリコン膜を開口しさらにこの開口領域下の半導体膜の表層をエッチングするエッチング工程と、
前記表面にバリアメタル膜を全面蒸着形成するバリアメタル膜形成工程と、
前記バリアメタル膜上に電極金属膜を全面蒸着形成する電極金属膜形成工程と、前記バリアメタル膜及び前記電極金属膜の外周縁部が前記ポリシリコン膜の外周より内側かつ前記酸化膜の最上段上の同一範囲に位置するように、前記ポリシリコン膜の外周より内側かつ前記酸化膜の最上段上の所定位置より外側の前記バリアメタル及び前記電極金属膜をエッチングにより除去する金属膜エッチング工程とを以上の記載の順序で行うことを特徴とするショットキーバリアダイオードの製造方法。A first thermal oxidation step of thermally oxidizing a surface of a semiconductor wafer on which a semiconductor film containing phosphorus as an impurity is formed by epitaxial growth on an N-type semiconductor substrate to form a first oxide film on the semiconductor film;
A first oxide film etching step of removing the first oxide film in a ring shape by etching,
A second thermal oxidation step of thermally oxidizing the surface of the semiconductor wafer to form a second dioxide film on the semiconductor film;
An oxide film opening etching step of forming an opening by removing an oxide film inside from a position etched by the first oxide film etching step by etching;
A polysilicon film forming step of depositing non-doped polysilicon on the surface to form a polysilicon film;
The polysilicon film inside a position spaced apart from the inner periphery of the opening of the oxide film is removed by etching, the polysilicon film is opened, and the surface layer of the semiconductor film below this opening region is etched. An etching process;
A barrier metal film forming step of vapor-depositing and forming a barrier metal film on the entire surface;
Forming an electrode metal film on the entire surface of the barrier metal film by depositing an electrode metal film; and forming an outer peripheral edge of the barrier metal film and the electrode metal film inside an outer periphery of the polysilicon film and an uppermost level of the oxide film. A metal film etching step of etching and removing the barrier metal and the electrode metal film inside the outer periphery of the polysilicon film and outside a predetermined position on the uppermost stage of the oxide film so as to be located in the same range above. Are performed in the order described above.
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