JP2004179194A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】キャパシタの強誘電体層の劣化を従来よりも抑制することができる半導体装置及びその製造方法を提供すること。
【解決手段】シリコン（半導体）基板１と、シリコン基板１の上方に形成された第１層間絶縁層（第１絶縁層）１０と、第１層間絶縁層１０上に形成された下部電極１２ａと、下部電極１２ａ上に形成され、下部電極１２ａの一つの側面と実質的に連続した側面を有するキャパシタ誘電体層１３ａと、キャパシタ誘電体層１３ａ上に形成された上部電極１４ａと、下部電極１２ａとキャパシタ誘電体層１３ａのそれぞれの上記側面が露出する第６コンタクトホール（第１ホール）１９ｆが形成された第２層間絶縁層（第２絶縁層）１９と、第６コンタクトホール１９ｆ内に形成されて下部電極１２ａの側面と電気的に接続された下部電極用引き出し配線２３ｄと、を有することを特徴とする半導体装置による。
【選択図】 図１９
【解決手段】シリコン（半導体）基板１と、シリコン基板１の上方に形成された第１層間絶縁層（第１絶縁層）１０と、第１層間絶縁層１０上に形成された下部電極１２ａと、下部電極１２ａ上に形成され、下部電極１２ａの一つの側面と実質的に連続した側面を有するキャパシタ誘電体層１３ａと、キャパシタ誘電体層１３ａ上に形成された上部電極１４ａと、下部電極１２ａとキャパシタ誘電体層１３ａのそれぞれの上記側面が露出する第６コンタクトホール（第１ホール）１９ｆが形成された第２層間絶縁層（第２絶縁層）１９と、第６コンタクトホール１９ｆ内に形成されて下部電極１２ａの側面と電気的に接続された下部電極用引き出し配線２３ｄと、を有することを特徴とする半導体装置による。
【選択図】 図１９
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、より詳細には、キャパシタを有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
半導体メモリでは、ＦｅＲＡＭ （Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）と呼ばれる強誘電体キャパシタを用いた不揮発性メモリ素子が商品化されている。この不揮発性メモリは、高速動作であり、低消費電力であり、且つ書き換え回数が多いことが特徴で、今後の発展が見込まれている。
【０００３】
そのような不揮発性メモリ素子のメモリ領域に形成されるキャパシタは、その構造からプレーナー型とスタック型とに大別される。
【０００４】
プレーナー型のキャパシタを有するメモリセルは、例えば図１に示されるような構造を有している。図１は、ＦｅＲＡＭのメモリセル領域の一部を示す平面図であり、構造を見やすくするために絶縁層は全て省略してある。
【０００５】
図１に示すように、シリコン基板１０１上には、帯状の下部電極１００ａが形成され、更にその上には、下部電極１００ａの引き出し部Ａを除く領域に強誘電体層１００ｂが帯状に形成される。そして、その強誘電体層１００ｂの上には、島状の上部電極１００ｃが間隔を置いて複数形成される。各上部電極１００ｃは、その下の強誘電体膜１００ｂ、下部電極１００ａと協同して複数のキャパシタを構成し、強誘電体膜１００ｂと下部電極１００ａとは複数のキャパシタに共通となる。
【０００６】
次に、上記のようなプレーナー型のキャパシタを備えたＦｅＲＡＭの製造方法について、図２〜図７を参照しながら説明する。図２〜図４は、図１のＩ−Ｉ線に沿う第１の方向の断面図であり、図５〜図７は、図１のＩＩ−ＩＩ線に沿う第２の方向の断面図である。
【０００７】
最初に、図２、図５に示す構造を得るまでの工程について説明する。
【０００８】
まず、シリコン基板１０１において、素子分離層１０２により画定される領域にウエル領域１０３を形成し、該ウエル領域１０３上にＭＯＳトランジスタ１０７ａ、１０７ｂを形成する。各ＭＯＳトランジスタ１０７ａ、１０７ｂは、ゲート絶縁膜１０４上にそれぞれゲート電極１０５ａ、１０５ｂを有し、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造の不純物拡散領域１０６ａ〜１０６ｃをソース・ドレイン領域として使用する。
【０００９】
次いで、各ＭＯＳトランジスタ１０７ａ、１０７ｂを保護する第１絶縁層１０８を全面に形成した後、その上に第２絶縁層１０９を形成し、その表面をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により研磨して平坦化する。
【００１０】
そして、平坦化された第２絶縁層１０９上に、下部電極１００ａ、強誘電体層１００ｂ、及び上部電極１００ｃを積層してなるキャパシタ１００を形成する。
【００１１】
このキャパシタ１００において、下部電極１００ａは、プレート線と電気的に接続しなければならない。そこで、その接続を容易にするため、図５に示すように、強誘電体層１００ｂを下部電極１００ａの端縁から十分後退して形成し、強誘電体層１００ｂに覆われない引き出し部Ａを下部電極１００ａに形成する。
【００１２】
そのため、下部電極１００ａの平面形状は、強誘電体層１００ｂや上部電極１００ｃと異なる形状となる。よって、キャパシタ１００をパターニングして形成するのに必要なエッチング用のマスクは、下部電極１００ａ用、強誘電体層１００ｂ用、及び上部電極１００ｃ用の合わせて３種類が必要となる。
【００１３】
次いで、図３に示すように、ＳｉＯ２等よりなる第３絶縁層１１０を全面に形成し、その表面をＣＭＰ法により研磨して平坦化する。このとき、図６に示すように、下部電極１００ａの引き出し部Ａも第３絶縁層１１０で覆われることになる。
【００１４】
その後、図４に示すように、第１〜第３のコンタクトホール１１０ａ〜１１０ｃを図示のように形成し、各不純物領域１０７ａ〜１０７ｃと電気的に接続される第１〜第３の導電性プラグ１１１ａ〜１１１ｃを第１〜第３のコンタクトホール１１０ａ〜１１０ｂ内に形成する。なお、コンタクトホール１１０ａ〜１１０ｃの形成と同時に、図７に示す第４のコンタクトホール１１０ｄも形成される。そして、各導電性プラグ１１１ａ〜１１１ｃの形成と同時に、その第４のコンタクトホール１１０ｄ内に第３の導電性プラグ１１１ｄも形成される。
【００１５】
そして、図４に示されるように、上部電極１００ｃに至る第５のコンタクトホール１１２を第３絶縁層１１０に形成し、該第５のコンタクトホール１１２内と第３絶縁層１１０上とに第１配線１２０ａ、第２配線１２０ｃを形成する。
【００１６】
これと同時に、第２の導電性プラグ１１０ｂ上に導電性パッド１２０ｂを形成すると共に、図７に示すように、第４の導電性プラグ１１１ｄと電気的接続される第４配線１２０ｄを第３絶縁層１１０上に形成する。その第４配線１２０ｄは、第４導電性プラグ１１１ｄを介して下部電極１００ａと電気的に接続され、プレート線として機能する。
【００１７】
更に、各配線１２０ａ、１２０ｃと導電性パッド１２０ｂ（図４参照）とを覆う第４絶縁層１２１を形成し、それをパターニングして第６のコンタクトホール１２１ａを形成し、その中にビット線用導電性プラグ１２２を形成する。そして、このビット線用導電性プラグと電気的に接続されるビット線１２３を第４絶縁層１２１上に形成し、ＦｅＲＡＭの要部が完成する。
【００１８】
なお、上記とは別のＦｅＲＡＭの構造として、例えば特許文献１に記載される構造ある。特許文献１には、上記のように下部電極１００ａに引き出し部Ａを設けるのではなく、強誘電体層を島状にパターニングし、その島状の各強誘電体層の間に露出する下部電極に導電性プラグを電気的にコンタクトさせる構造が開示されている。
【００１９】
【特許文献１】
特開２００１−１０２５４１号公報（図２〜図４）
【００２０】
【発明が解決しようとする課題】
ところで、下部電極１００ａは、その上の強誘電体層１００ｂの配向を一方向に揃える役割を担っており、通常、Ｐｔ（プラチナ）やＩｒ（イリジウム）等よりなる。よって、図６に示した第３絶縁層１１０の形成工程においては、引き出し部Ａに大きく露出したＰｔやＩｒが第３絶縁層１１０の形成雰囲気、例えばＣＶＤの雰囲気に曝されることになる。
【００２１】
しかしながら、ＰｔやＩｒが上記の雰囲気に含まれる水分に触れると、ＰｔやＩｒの触媒作用により水素が発生し、その水素により引き出し部Ａの近傍の強誘電体層１００ｂを劣化させるという問題を引き起こし、しかも、その劣化の度合いは引き出し部Ａの面積が大きくなるほど甚だしくなる。
【００２２】
そして、第３絶縁層１１０の形成工程の後にアニール工程を行うと、第３絶縁層１１０に吸湿されていた水分が引き出し部Ａに触れ、それによっても強誘電体層１００ｂが劣化してしまう。
【００２３】
また、特許文献１の構造では、下部電極に引き出し部はないものの、強誘電体層が島状にパターニングされているため、各強誘電体層の間に下部電極が露出し、上記と同様の問題を引き起こす。
【００２４】
本発明は係る従来例の問題に鑑みて創作されたものであり、キャパシタの強誘電体層の劣化を従来よりも抑制することができる半導体装置及びその製造方法を提供することを目的とする。
【００２５】
【課題を解決するための手段】
上記した課題は、半導体基板と、前記半導体基板の上方に形成された第１絶縁層と、前記第１絶縁層上に形成された下部電極と、前記下部電極上に形成され、該下部電極の一つの側面と実質的に連続した側面を有するキャパシタ誘電体層と、前記キャパシタ誘電体層上に形成された上部電極と、前記上部電極、前記キャパシタ誘電体層、前記下部電極、及び前記第１絶縁膜を覆い、前記下部電極と前記キャパシタ誘電体層のそれぞれの前記側面が露出する第１ホールが形成された第２絶縁層と、前記第１ホール内に形成されて前記下部電極の側面と電気的に接続された下部電極用引き出し配線と、を有することを特徴とする半導体装置によって解決する。
【００２６】
又は、上記した課題は、半導体基板の上方に第１絶縁層を形成する工程と、下部電極用導電層、誘電体層、及び上部電極用導電層を前記第１絶縁層上に順に形成する工程と、前記上部電極用導電層をパターニングして上部電極にする工程と、前記誘電体層と前記下部電極用導電層とをパターニングすることにより、それぞれの一つの側面同士が実質的に連続するキャパシタ誘電体層と下部電極とを形成する工程と、前記上部電極、前記キャパシタ誘電体層、及び前記下部電極を覆う第２絶縁層を形成する工程と、前記下部電極と前記キャパシタ誘電体層のそれぞれの前記側面が露出する第１ホールを前記第２絶縁層に形成する工程と、前記下部電極の前記側面と電気的に接続される下部電極用引き出し配線を前記第１ホール内に形成する工程と、を有することを特徴とする半導体装置の製造方法によって解決する。
【００２７】
次に、本発明の作用について説明する。
【００２８】
本発明によれば、下部電極とキャパシタ誘電体層の各側面を実質的に連続に形成し、下部電極のこの側面と電気的に接続される下部電極用引き出し配線を第１ホール内に形成する。これによれば、下部電極のこの側面付近の上面がキャパシタ誘電体層で覆われた構造となるので、下部電極の剥き出し面積が従来よりも小さくなる。そのため、下部電極の触媒作用によって第２絶縁層の成膜雰囲気中の水分から発生する水素の量が従来よりも少なくなり、水素によってキャパシタ誘電体層が劣化するのが抑制される。
【００２９】
更に、下部電極の上面を実質的に全て覆うようにキャパシタ誘電体層を形成することで、下部電極の露出部分がより一層少なくなるので、キャパシタの劣化が更に抑制される。
【００３０】
下部電極とキャパシタ誘電体層の平面形状は、例えば帯状の矩形であり、上記第１ホールはこの矩形の短辺と重なるように形成するのが好ましい。
【００３１】
この場合、この矩形の短辺に隣接する長辺にも重なるように第１ホールを形成することで、長辺と重なった分だけ下部電極と下部電極用引き出し配線とのコンタクト抵抗が小さくされる。
【００３２】
そして、この矩形の短辺の両隣の長辺にも重なるように第１ホールを形成することで、上記のコンタクト抵抗がより一層小さくされる。
【００３３】
また、上記の半導体装置は、従来のように下部電極に引き出し部を形成しないので、下部電極とキャパシタ誘電体層のそれぞれの平面形状を同じにすることができる。よって、第１マスクを使用しながら下部電極用導電層と強誘電体層とを一括エッチングすることにより下部電極とキャパシタ誘電体層とを同時に形成することができ、従来よりも工程数が削減される。
【００３４】
或いは、キャパシタ誘電体層用の第１マスクと、下部電極用の第２マスクとを使用し、キャパシタ誘電体層と下部電極とをそれぞれ別々にエッチングして形成してもよい。この場合は、第２マスクとして、キャパシタ誘電体層と同じ平面形状のものを使用することで、キャパシタ誘電体層の側面と実質的に連続した側面を有する下部電極が得られる。
【００３５】
【発明の実施の形態】
次に、本発明の実施の形態について、添付図面を参照しながら詳細に説明する。
【００３６】
図８〜図１９は、本発明の実施の形態に係る半導体装置の製造方法について示す断面図である。これらの図においては、説明の都合上、ビット線延在方向の第１、第２断面と、ワード線延在方向の断面とが併記されている。
【００３７】
まず、図８に示す断面構造を形成するまでの工程について説明する。
【００３８】
ｎ型のシリコン（半導体）基板１の表面に、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法により素子分離絶縁層２を形成する。なお、素子分離絶縁層２の代わりにＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）の絶縁膜を形成してもよい。
【００３９】
そのような素子分離絶縁層２を形成した後、シリコン基板１のメモリセル領域における所定の活性領域（トランジスタ形成領域）にＰウエル３を形成する。そして、このシリコン基板１の活性領域表面を熱酸化してシリコン酸化層を形成し、それをゲート絶縁層４とする。
【００４０】
その後、不純物が導入されて導電性が高められた多結晶シリコン層をシリコン基板１の上側全面に形成し、それをフォトリソグラフィ法によりパターニングすることで、多結晶シリコン層からなるゲート電極５ａ、５ｂを形成する。なお、多結晶シリコン層に代えて、不純物含有非晶質シリコン、タングステンシリサイドのような単層構造、又は、シリサイド／シリコン等の多層構造でゲート電極５ａ、５ｂを構成してもよい。
【００４１】
このようなゲート電極５ａ、５ｂは、メモリセル領域においては互いに略平行に配置され、素子分離絶縁層２の上に延在してワード線の一部を構成する。
【００４２】
続いて、ゲート電極５ａ、５ｂの両側のｐウエル３内にｎ型不純物をイオン注入して、ｎチャネルＭＯＳトランジスタのソース／ドレイン領域となる第１〜第３のｎ型不純物拡散領域７ａ〜７ｃを形成する。更に、シリコン基板１の全面に絶縁層を形成した後、その絶縁層をエッチバックしてゲート電極５ａ、５ｂの両側部分に側壁絶縁層８として残す。この側壁絶縁層８としては、例えば、ＣＶＤ法により形成された酸化シリコン（ＳｉＯ２）層を使用し得る。
【００４３】
その後、各ゲート電極５ａ、５ｂと側壁絶縁層８とをマスクに使用して、ウエル３内に再びｎ型不純物を注入することにより、第１〜第３のｎ型不純物拡散領域７ａ〜７ｂをＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造にする。なお、これらの拡散領域のうち、第２のｎ型不純物拡散領域７ｂは後述するビット線に電気的に接続され、第１、第３のｎ型不純物拡散領域７ｃは後述するキャパシタの上部電極と電気的に接続される。
【００４４】
このように、メモリセルのｐウエル３においては、ゲート電極５ａ、５ｂとｎ型不純物拡散領域７ａ〜７ｃ等により二つのＭＯＳトランジスタＴ１、Ｔ２が形成される。
【００４５】
更に、このＭＯＳトランジスタＴ１、Ｔ２上と素子分離絶縁層２上にカバー絶縁層９として酸窒化シリコン（ＳｉＯＮ）層をプラズマＣＶＤ法により約２００ｎｍの厚さに形成する。更に、ＴＥＯＳを用いるプラズマＣＶＤ法により、第１層間絶縁層１０として二酸化シリコン（ＳｉＯ２）層をカバー絶縁層９の上に約１．０μｍの厚さに形成する。そして、この第１層間絶縁層１０をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により研磨し、その上面を平坦化する。
【００４６】
これらの工程が終了した後の平面図は図２０のようになる。上で説明した図８において、ビット線延在方向の第１断面は図２０のＩ−Ｉ線断面に相当し、ビット線延在方向の第２断面は図２０のＩＩＩ−ＩＩＩ線断面に相当する。そして、図８におけるワード線延在方向の断面は、図２０のＩＩ−ＩＩ断面に相当する。これらについては、後述の各断面図と平面図においても同様である。
【００４７】
次に、図９に示す断面構造を形成するまでの工程について説明する。
【００４８】
まず、第１層間絶縁層１０上に厚さ約１００〜３００ｎｍのＰｔ（プラチナ）層をＤＣスパッタ法により形成し、それを下部電極用導電層１２とする。なお、下部電極用導電層１２と第１層間絶縁層１０との密着性を向上させるため、それらの間に厚さ約１０〜３０ｎｍのＴｉ（チタン）層を形成してもよい。また、下部電極用導電層１２としては、Ｐｔ層の他に、Ｉｒ（イリジウム）層、Ｒｕ（ルテニウム）層、ＲｕＯｘ（酸化ルテニウム）層、ＳｒＲｕＯ３（酸化ルテニウムストロンチウム）層等を形成してもよい。
【００４９】
次いで、スパッタ法によりＰＺＴ（（Ｐｂ（Ｚｒ１−ｘＴｉｘ）Ｏ３）を下部電極用導電層１２上に約１００〜３００ｎｍの厚さに形成し、それを強誘電体層１３とする。なお、強誘電体層１３の材料としては、ＰＺＴの他に、ＰＬＺＴ、ＰＬＣＳＺＴのようなＰＺＴ系材料、ＳｒＢｉ２Ｔａ２Ｏ９、Ｂｉ４Ｔｉ２Ｏ１２のようなＢｉ層状構造化合物材料、その他の酸化物誘電体を使用してもよい。更に、強誘電体層１３の形成方法も上記に限定されず、スピンオン法、ゾル−ゲル法、ＭＯＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｄｅｐｏｓｉｔｉｏｎ）法、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ
ＣＶＤ）法等を採用してよい。
【００５０】
その後、酸素雰囲気中にシリコン基板１を置き、例えば７２５℃、２０秒間、昇温速度１２５℃／ｓｅｃの条件で、強誘電体層１３を構成するＰＺＴ層をＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）処理し、結晶化させる。
【００５１】
続いて、強誘電体層１３の上に上部電極用導電層１４としてＩｒＯｘ（酸化イリジウム）をスパッタ法により約１５０〜２５０ｎｍの厚さに形成する。なお、ＩｒＯｘに代えて、スパッタ法で形成されたＰｔ層やＳＲＯ（ルテニウム酸ストロンチウム）層を上部電極用導電層１４として使用してもよい。
【００５２】
なお、これらの工程を終了した後の平面図は図２１のようになる。
【００５３】
次いで、図１０に示すように、上部電極用導電層１４上に第１レジストパターン１１を形成し、その第１レジストパターン１１をエッチングマスクにして上部電極用導電層１４をエッチングすることにより、上部電極用導電層１４をパターニングして複数の島状の上部電極１４ａを形成する。このパターニングが終了後、第１レジストパターン１１は除去され、図２２に示すような平面構造が得られる。
【００５４】
続いて、図１１に示す構造を形成するまでの工程について説明する。まず、キャパシタ誘電体層形状の第２レジストパターン（第１マスク）１６で強誘電体層１３の所要領域と上部電極１４ａとを覆い、この第２レジストパターン１６をエッチングマスクに使用しながら強誘電体層１３をエッチングする。
【００５５】
このエッチングは、例えば、誘導結合型プラズマエッチング装置を使用するプラズマエッチングにより行われる。このエッチング装置のチャンバ周囲には、周波数が１３．５６ＭＨｚ、パワーが１４００Ｗの高周波電力が供給されるコイルが巻かれ、ウエハステージには周波数４００ｋＨｚ、パワー８００Ｗの高周波電力が供給される。そして、エッチングガスとしては、流量が１０〜２０ｍｌ／ｍｉｎのＣｌ２ガスと、流量が３０〜４０ｍｌ／ｍｉｎのＡｒガスとの混合ガスが使用される。更に、エッチング中においては、エッチング雰囲気の圧力を約０．７Ｐａとし、ウエハステージ温度を約２５℃とする。
【００５６】
このような条件を採用することにより、強誘電体層１３はパターニングされてキャパシタ誘電体層１３ａとなり、その側面はシリコン基板１の主面と約６０°の角度をなす。この角度は、エッチング条件によって異なるが、通常は凡そ３０°〜８５°となる。また、図２３に示されるように、このキャパシタ誘電体層１３ａの平面形状は、複数の上部電極１４ａを共有する帯状となる。
【００５７】
次いで、図１２に示すように、キャパシタ誘電体層１３ａ上と上部電極１４ａ上とにＡｌ２Ｏ３（アルミナ）層を常温下でスパッタ法により厚さ約５０ｎｍに形成し、それを第１キャパシタ保護絶縁層１５とする。その第１キャパシタ保護絶縁層１５は、還元されやすいキャパシタ誘電体層１３ａに水素等の還元性物質が浸入するのをブロックし、キャパシタ誘電体層１３ａの劣化を防止する役割を果たす。
【００５８】
次に、図１３に示す断面構造を得るまでの工程について説明する。
【００５９】
まず、上部電極１４ａとキャパシタ誘電体層１３ａとを覆う第３レジストパターン（第２マスク）１７を第１キャパシタ保護絶縁層１５の所要領域上に形成し、その第３レジストパターン１７をエッチングマスクとして使用しながら、下部電極用導電層１２と第１キャパシタ保護絶縁層１５をエッチングする。
【００６０】
このエッチングは、例えば、誘導結合型プラズマエッチング装置を使用するプラズマエッチングにより行われる。このエッチング装置のチャンバ周囲には、周波数が１３．５６ＭＨｚ、パワーが１４００Ｗの高周波電力が供給されるコイルが巻かれ、ウエハステージには周波数４００ｋＨｚ、パワー８００Ｗの高周波電力が供給される。そして、エッチングガスとしては、流量が１０〜２０ｍｌ／ｍｉｎのＣｌ２ガスと、流量が３０〜４０ｍｌ／ｍｉｎのＡｒガスとの混合ガスが使用される。更に、エッチング中においては、エッチング雰囲気の圧力を約０．７Ｐａとし、ウエハステージ温度を約２５℃とする。
【００６１】
このようなエッチング条件を採用することにより、下部電極導電層１２は、第３レジストパターン１７の平面形状にパターニングされて下部電極１２ａとなる。この下部電極１２ａの側面は、シリコン基板１の主面と約６０°の角度を成すが、この角度はエッチング条件によって異なり、通常は凡そ３０°〜８５°となる。
【００６２】
ところで、上記のエッチングにおいては、第３レジストパターン１７としてその平面形状がキャパシタ誘電体層１３ａと同じものを使用し、それをキャパシタ誘電体層１３ａに重ね合わせる。
【００６３】
但し、ステッパの位置ずれ等により、この重ね合わせが正確にできない場合もある。その場合は、同図の点線円内に示すように、パターニング後の下部電極１２ａとキャパシタ誘電体層１３ａとの各側面が不連続となり、下部電極１２ａの側面がキャパシタ誘電体層１３ａの側面よりも距離Δｄだけ先に出ることになる。
【００６４】
この距離Δｄは、ステッパの位置ずれ等の誤差要因により生じるものであるが、通常は０．１μｍ以内に収まる。そこで、本明細書では、０．１μｍ以内の差で不連続となる二つの側面のことを実質的に連続な側面と定義する。
【００６５】
このように、本実施形態では、下部電極１２ａの側面をキャパシタ誘電体層１３ａの側面と実質的に連続に形成し、従来のように下部電極１２ａに引き出し部Ａ（図５参照）を形成しない。よって、下部電極１２ａの上面は、キャパシタ誘電体層１３ａによって実質的に全て覆われることになる。ここで、実質的に全て覆うとは、ステッパの位置ずれ等を許容するものであって、キャパシタ誘電体層１３ａと下部電極１２ａとが０．１μｍ以内の誤差でずれることを含む。
【００６６】
そして、この工程により、下部電極１２ａ、キャパシタ誘電体層１３ａ、上部電極層１４ａをこの順に積層してなる複数のキャパシタＱが、一つの下部電極１２ａを共通にして形成されたことになる。
【００６７】
なお、下部電極１２ａのパターニング方法は上記に限定されない。例えば、先に形成した第２レジストパターン１６（図１１参照）を除去せずに残しておき、それを引き続きエッチングマスクとして使用し、下部電極用１２をパターニングして下部電極１２ａを形成してもよい。この場合は、既述したようなステッパの位置ずれが問題とならないので、キャパシタ誘電体層１３ａと下部電極１２ａの各側面は完全に連続となる。
【００６８】
更に、この場合は、下部電極１２ａ用の第３レジストパターン１７を形成する必要が無いので、工程数が削減されるという利点も得ることができる。
【００６９】
この工程が終了後、第３レジストパターン１７は除去され、図２４に示すような平面構造が得られる。
【００７０】
次いで、図１４に示すように、スパッタ法によりＡｌ２Ｏ３層を常温下で全面に約２０ｎｍの厚さに形成し、それを第２キャパシタ保護絶縁層１８とする。この第２キャパシタ保護絶縁層１８は、その下の第１キャパシタ保護絶縁層１５と協同して、水素等の還元性物質がキャパシタ誘電体層１３ａに侵入するのをブロックし、キャパシタＱの劣化を防止するように機能する。
【００７１】
次に、図１５に示す断面構造を形成するまでの工程について説明する。
【００７２】
まず、第２キャパシタ保護絶縁層１８上に、第２層間絶縁層１９として厚さ約１２００ｎｍのＳｉＯ２層をＣＶＤ法により形成する。
【００７３】
このとき、同図のＢ部においては、下部電極１２ａに従来例のような引き出し部Ａ（図１参照）が形成されていない。その代わり、下部電極１２ａとキャパシタ誘電体層１３ａの各側面を実質的に連続に形成することで、下部電極１２ａの側面付近の上面をキャパシタ誘電体層１３ａで覆うようにしている。よって、下部電極１２ａの剥き出し面積が従来よりも小さくなるため、下部電極１２ａの触媒作用により成膜雰囲気中の水分から発生する水素の量が従来よりも少なくなり、水素によってキャパシタ誘電体層１３ａが劣化するのを抑制することが可能となる。
【００７４】
しかも、特開２００１−１０２５４１号公報に開示される構造では、島状の強誘電体層の間に露出する下部電極の触媒作用により、成膜雰囲気中の水分から多くの水素が発生するのに対し、本実施形態では、キャパシタ誘電体層１３ａが下部電極１２ａの上面を実質的に全て覆っているため、そのように多くの水素が発生してキャパシタ誘電体層１３ａを劣化させる恐れがない。
【００７５】
このようにして第２層間絶縁層１９を形成した後は、その表面をＣＭＰ法により研磨して平坦化する。この平坦化は、上部電極１４ａ上の残厚が約２００ｎｍとなるまで行われる。また、第２層間絶縁層１９を形成する際には、ＳｉＨ４（シラン）やＴＥＯＳ等が反応ガスとして用いられる。
【００７６】
その後、第２層間絶縁層１９、第２キャパシタ保護絶縁層１８、第１層間絶縁層１０、カバー絶縁層９をパターニングして第１〜第３のｎ型不純物拡散領域７ａ〜７ｃの上にそれぞれ第１〜第３コンタクトホール１９ａ〜１９ｃを形成する。このパターニングでは、ＣＦ系ガス、例えばＣＦ４にＡｒを加えた混合ガスをエッチングガスとして使用する。
【００７７】
次いで、第２層間絶縁層１９の上面と各コンタクトホール１９ａ〜１９ｃの内面に、スパッタ法によりＴｉ（チタン）層を２０ｎｍ、ＴｉＮ（窒化チタン）層を５０ｎｍの厚さに形成し、これらの層を導電性の密着層とする。更に、六フッ化タングステンガス（ＷＦ６）、アルゴン、水素の混合ガスを使用するＣＶＤ法により密着層上にタングステン層を形成し、このタングステンにより各コンタクトホール１９ａ〜１９ｃ内を完全に埋め込む。
【００７８】
続いて、第２層間絶縁層１９上のタングステン層と密着層とをＣＭＰ法により除去し、各コンタクトホール１９ａ〜１９ｃ内にのみ残す。これにより、各コンタクトホール１９ａ〜１９ｃ内には、タングステン層と密着層とからなる第１〜第３導電性プラグ２０ａ〜２０ｃが形成されたことになる。
【００７９】
これらの導電性プラグのうち、第２導電性プラグ２０ｂは第２のｎ型不純物拡散領域７ｂと電気的に接続されると共に、後述のビット線とも電気的に接続される。また、第１、第３導電性プラグ２０ａ、２０ｃは、それぞれ第１、第３のｎ型不純物拡散領域７ａ、７ｃと電気的に接続されると共に、後述する配線を介して別々の上部電極１４ａと電気的に接続される。
【００８０】
その後に、真空チャンバ内において３９０℃の温度で第２層間絶縁層１９を加熱して脱水する。このとき、脱水される水分の一部は第２キャパシタ保護絶縁層１８を透過して下部電極１２ａに至るが、既述のように下部電極１２ａの剥き出し面積が小さいため、下部電極１２ａの触媒作用によって発生する水素量も少なくなり、キャパシタ誘電体層１３ａの劣化を抑制することができる。
【００８１】
なお、ここまでの工程が終了した後の平面図は図２５のようになる。
【００８２】
続いて、図１６に示すように、第２層間絶縁層１９と各導電性プラグ２０ａ〜２０ｃのそれぞれの上面上に、酸化防止絶縁層２１としてＳｉＯＮ層をプラズマＣＶＤ法により例えば約１００ｎｍの厚さに形成する。このＳｉＯＮ層を形成する際には、例えば、ＳｉＨ４とＮ２Ｏとの混合ガスが反応ガスとして使用される。
【００８３】
次に、図１７に示す断面構造を得るまでの工程について説明する。
【００８４】
まず、上部電極１４ａ上に第１、第２窓２２ａ、２２ｂを有すると共に、下部電極１２ａの終端部の上方に第３窓２２ｃを有する第４レジストパターン２２を酸化防止絶縁層２１上に形成する。次いで、シリコン基板１を平行平板型プラズマエッチング装置のチャンバ内に入れ、接地電位となっているウエハステージの温度を０℃に設定する。更に、そのウエハステージと対向してチャンバ内に設けられた上部電極に、周波数１３．５６ＭＨｚ、パワー１０００Ｗの高周波電力を印加する。そして、流量が５０〜７０ｍｌ／ｍｉｎのＣＦ４ガス、流量が５００〜７００ｍｌ／ｍｉｎのＡｒガス、及び流量が２０〜３０ｍｌ／ｍｉｎのＣ４Ｆ８ガスを混合したガスをエッチングガスとしてチャンバ内に導入しながら、チャンバ内の圧力を５０Ｐａに保持する。
【００８５】
このような条件を採用することにより、上部電極１４ａ上では、酸化防止絶縁層２１から第１キャパシタ保護絶縁層１５までがエッチングされて第４、第５コンタクトホール（第２ホール）１９ｄ、１９ｅが形成される。
【００８６】
また、下部電極１４ａの終端部の上方（同図の点線円内参照）では、酸化防止絶縁層２１、第２層間絶縁層１９、及び第２キャパシタ保護絶縁層１８がエッチングされ、第６コンタクトホール（第１ホール）１９ｆが形成される。その第６コンタクトホール１９ｆは、下部電極１２ａとキャパシタ誘電体層１３ａの各側面が露出するように形成する。このように露出しても、上記のエッチング条件によれば、第２層間絶縁層１９とキャパシタ誘電体層１３ａとのエッチング選択比は７以上あるので、エッチング時におけるキャパシタ誘電体層１３ａ表面の削れ量は僅かである。
【００８７】
また、第６コンタクトホール１９ｆ内に露出した下部電極１２ａの側面は後述の引き出し配線と電気的にコンタクトする部分であるため、エッチング雰囲気のばらつき等によって第６コンタクトホール１９ｆの深さが変動すると、下部電極１２ａの露出面積も変動してコンタクト抵抗が安定しないという不都合が生じる。そこで、このエッチングをオーバーエッチ気味に行うことで、下部電極１２ａの側面を確実に露出させるのが好ましい。このようにする場合は、第１層間絶縁層１０も僅かにエッチングされるので、第６コンタクトホール１９ｆに重なる溝１０ａが第１層間絶縁層１０に形成されることになる。
【００８８】
なお、溝１０ａの下に配線等が存在する場合は、上記のエッチングがオーバーエッチとなると、第６コンタクトホール１９ａ内にその配線等が露出する恐れがあるので、上記のエッチング条件のマージンが小さくなってしまう。
【００８９】
この点が懸念される場合は、第１層間絶縁層１０の上面にＳｉＯＮ膜やＳｉＮ膜等のエッチングストッパー層を形成するのがよい。このようにすると、エッチングストッパー層上でエッチングがストップするので、上記のエッチングを寛大に管理することができ、エッチング条件のマージンを大きくすることが可能となる。
【００９０】
続いて、第４レジストパターン２２を除去した後に、５５０℃、６０分間の条件で、キャパシタ誘電体層１３ａを酸素雰囲気中でアニールして、キャパシタ誘電体層１３ａの膜質を改善する。このアニールのとき、第１〜第３導電性プラグ２０ａ〜２０ｃは酸化防止絶縁層２１により酸化が防止される。
【００９１】
なお、ここまでの工程を終了した後の平面図は図２６のようになる。
【００９２】
次に、図１８に示す断面構造を得るまでの工程について説明する。
【００９３】
まず、ＣＦ系のエッチングガスを用いて、酸化防止絶縁層２１をドライエッチングして除去する。
【００９４】
次いで、第４〜第６コンタクトホール１９ｄ〜１９ｆの内面と、第２層間絶縁層１９上と、第１〜第３導電性プラグ２０ａ〜２０ｃの上面に多層金属層を形成する。その多層金属層は、例えば、厚さ約５０ｎｍのＴｉＮ層と、厚さ５００ｎｍの銅含有（０．５％）Ａｌ層とをこの順に積層した構造を有する。
【００９５】
続いて、この多層金属層をフォトリソグラフィ法によりパターニングし、上部電極用引き出し配線２３ａ、２３ｃ、導電性コンタクトパッド２３ｂ、及び下部電極用引き出し配線２３ｄを形成する。
【００９６】
これらのうち、下部電極用引き出し電極２３ｄは、第６コンタクトホール１９ｆに露出する下部電極１２ａの側面とコンタクトし、該下部電極１２ａを不図示のプレート線に接続するように機能する。
【００９７】
ここで、下部電極用引き出し電極２３ｄと下部電極１２ａとのコンタクト抵抗は、第６コンタクトホール１９ｆ内に露出する下部電極１２ａの側面の面積に依存し、その面積を変えることでコンタクト抵抗を所望値にすることができる。
【００９８】
例えば、図２９（ａ）の平面図に示すように、矩形状の下部電極１２ａの短辺１２ｂだけでなく、それに隣接する一方の長辺１２ｄにも重なるように第６コンタクトホール１９ｆを形成することで、下部電極１２ａと下部電極用引き出し配線２３ｄとのコンタクト面積が増えてそれらのコンタクト抵抗を小さくすることができる。
【００９９】
また、図２９（ｂ）の平面図に示すように、下部電極１２ａの両長辺１２ｄ、１２ｃにも重なるように第６コンタクトホール１９ｆを形成すると、下部電極１２ａと下部電極用引き出し配線２３ｄとのコンタクト面積がより一層増大するので、上記のコンタクト抵抗を更に小さくすることができる。
【０１００】
上記のように、第６コンタクトホール１９ｆと下部電極１２ａとの重なり具合を選択することで、回路設計に必要なコンタクト抵抗を得ることができる。
【０１０１】
なお、上部電極用引き出し配線２３ａ、２３ｃ（図１８参照）は、第４、第５コンタクトホール１９ｄ、１９ｅを介して上部電極１４ａと第１、第３導電性プラグ２０ａ、２０ｃとを電気的に接続するように機能する。
【０１０２】
また、導電性コンタクトパッド２３ｂは、後述するビット線と第２導電性プラグ２０ｂとを電気的に接続するように機能する。
【０１０３】
なお、ここまでの工程を終えた後の平面図は図２７のようになる。
【０１０４】
次に、図１９に示す断面構造を得るまでの工程について説明する。
【０１０５】
まず、第２層間絶縁層１９上、上部電極用引き出し配線２３ａ、２３ｃ、下部電極用引き出し配線２３ｄ、及び導電性コンタクトパッド２３ｂ上に第３層間絶縁層２４を形成する。この第３層間絶縁層２４としては、例えば、ＴＥＯＳガスを使用するプラズマＣＶＤ法により形成されたＳｉＯ２層を使用し得る。これに続いて、第３層間絶縁層２４の表面をＣＭＰ法により平坦化する。
【０１０６】
更に、ＴＥＯＳを使用するプラズマＣＶＤ法によりＳｉＯ２層を第３層間絶縁層２４上に形成し、それを保護絶縁層２５とする。そして、第３層間絶縁層２４と保護絶縁層２５とをパターニングし、導電性コンタクトパッド２３ｂ上にホール２４ａを形成する。
【０１０７】
次に、保護絶縁層２５の上面とホール２４ａの内面に、厚さ９０〜１５０ｎｍのＴｉＮよりなる密着層２６をスパッタ法により形成し、その後、基板温度を約４００℃に設定し、ホール２４ａを埋め込むようにタングステン層をＷＦ６を用いるＣＶＤ法により形成する。
【０１０８】
次に、このタングステン層をエッチバックしてホール２４ａの中にのみ残し、ホール２４ａ内のタングステン層を二層目の導電性プラグ２８として使用する。
【０１０９】
その後に、密着層２６、導電性プラグ２８の上に金属層をスパッタ法により形成する。続いて、この金属層と密着層２６とをフォトリソグラフィ法によりパターニングして、二層目の導電性プラグ２８に電気的に接続されるビット線ＢＬを形成する。そのビット線ＢＬは、導電性プラグ２８、２０ｂ、導電性コンタクトパッド２３ｂを介して第２のｎ型不純物拡散領域７ｂと電気的に接続される。
【０１１０】
上記した本実施形態によれば、下部電極１２ａとキャパシタ誘電体層１３ａの各側面を実質的に連続に形成することで、下部電極１２ａの側面付近の上面をキャパシタ誘電体層１３ａで覆うようにしている。これにより、下部電極１２ａの剥き出し面積が従来よりも小さくなるため、下部電極１２ａの触媒作用によって第２層間絶縁層１９の成膜雰囲気中の水分から発生する水素の量が従来よりも少なくなり、水素によってキャパシタ誘電体層１３ａが劣化するのを抑制することができる。
【０１１１】
しかも、キャパシタ誘電体層１３ａが下部電極１２ａの上面を実質的に全て覆っているため、強誘電体層が下部電極上に島状に点在する特開２００１−１０２５４１号公報と比較して、下部電極１２ａの触媒作用によって発生する水素の量を減らすことができる。
【０１１２】
更に、第６コンタクトホール１９ｆと下部電極１２ａとの重なり具合を適宜選択することで、回路設計に必要なコンタクト抵抗を得ることができる。
【０１１３】
また、従来のように下部電極１２ａに引き出し部を形成する必要が無いので、下部電極１２ａとキャパシタ誘電体層１３ａとを同じ平面形状にすることができる。これにより、第２レジストパターン１６を用いて下部電極用導電層１２と強誘電体層１３とを一括エッチングしてパターニングし、下部電極１２ａとキャパシタ誘電体層１３ａとを同時に形成することができるので、従来よりも工程数を削減することができる。
【０１１４】
以下に、本発明の特徴を付記する。
【０１１５】
（付記１） 半導体基板と、
前記半導体基板の上方に形成された第１絶縁層と、
前記第１絶縁層上に形成された下部電極と、
前記下部電極上に形成され、該下部電極の一つの側面と実質的に連続した側面を有するキャパシタ誘電体層と、
前記キャパシタ誘電体層上に形成された上部電極と、
前記上部電極、前記キャパシタ誘電体層、前記下部電極、及び前記第１絶縁膜を覆い、前記下部電極と前記キャパシタ誘電体層のそれぞれの前記側面が露出する第１ホールが形成された第２絶縁層と、
前記第１ホール内に形成されて前記下部電極の側面と電気的に接続された下部電極用引き出し配線と、
を有することを特徴とする半導体装置。
【０１１６】
（付記２） 前記キャパシタ誘電体層は、前記下部電極の上面を実質的に全て覆うことを特徴とする付記１に記載の半導体装置。
【０１１７】
（付記３） 前記下部電極とキャパシタ誘電体層の平面形状は帯状の矩形であり、前記第１ホールは前記矩形の短辺と重なることを特徴とする付記１又は付記２に記載の半導体装置。
【０１１８】
（付記４） 前記第１ホールは、前記矩形の短辺に隣接する長辺にも重なることを特徴とする付記３に記載の半導体装置。
【０１１９】
（付記５） 前記第１ホールは、前記短辺の両隣の長辺にも重なることを特徴とする付記４に記載の半導体装置。
【０１２０】
（付記６） 前記第１ホールの下の前記第１絶縁層に該第１ホールに重なる溝が形成されたことを特徴とする付記１乃至付記５のいずれかに記載の半導体装置。
【０１２１】
（付記７） 前記下部電極と前記キャパシタ誘電体層のそれぞれの前記側面は、前記半導体基板の主面と３０°〜８５°の角度をなすことを特徴とする付記１乃至付記６のいずれかに記載の半導体装置。
【０１２２】
（付記８） 前記上部電極の上の前記第２絶縁層に第２ホールが形成され、前記第２ホール内に前記上部電極と電気的に接続された上部電極引き出し配線が形成されたことを特徴とする付記１乃至付記７のいずれかに記載の半導体装置。
【０１２３】
（付記９） 半導体基板の上方に第１絶縁層を形成する工程と、
下部電極用導電層、誘電体層、及び上部電極用導電層を前記第１絶縁層上に順に形成する工程と、
前記上部電極用導電層をパターニングして上部電極にする工程と、
前記誘電体層と前記下部電極用導電層とをパターニングすることにより、それぞれの一つの側面同士が実質的に連続するキャパシタ誘電体層と下部電極とを形成する工程と、
前記上部電極、前記キャパシタ誘電体層、及び前記下部電極を覆う第２絶縁層を形成する工程と、
前記下部電極と前記キャパシタ誘電体層のそれぞれの前記側面が露出する第１ホールを前記第２絶縁層に形成する工程と、
前記下部電極の前記側面と電気的に接続される下部電極用引き出し配線を前記第１ホール内に形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【０１２４】
（付記１０） 前記キャパシタ誘電体層と前記下部電極とを形成する工程は、
前記上部電極と前記誘電体層とを覆う第１マスクを形成する工程と、
前記第１マスクで覆われていない部分の前記誘電体層と前記下部電極用導電層とを選択的にエッチングする工程と、
前記第１マスクを除去する工程と、
を有することを特徴とする付記９に記載の半導体装置の製造方法。
【０１２５】
（付記１１） 前記キャパシタ誘電体層と前記下部電極とを形成する工程は、
前記上部電極と前記誘電体層とを覆う第１マスクを形成する工程と、
前記第１マスクで覆われていない部分の前記誘電体層を選択的にエッチングして前記キャパシタ誘電体層にする工程と、
前記第１マスクを除去する工程と、
前記上部電極と前記キャパシタ誘電体層とを覆う第２マスクを形成する工程と、
前記第２マスクで覆われていない部分の前記下部電極用導電層を選択的にエッチングして前記下部電極にする工程と、
を有することを特徴とする付記９に記載の半導体装置の製造方法。
【０１２６】
（付記１２） 前記第２マスクとして、前記キャパシタ誘電体層と同じ平面形状のものを使用することを特徴とする付記１１に記載の半導体装置の製造方法。
【０１２７】
【発明の効果】
以上説明したように、本発明によれば、下部電極とキャパシタ誘電体層の各側面を実質的に連続に形成し、下部電極のこの側面と電気的に接続される下部電極用引き出し配線を第２絶縁層の第１ホール内に形成する。これにより、下部電極の剥き出し面積が従来よりも小さくなるので、下部電極の触媒作用によって第２絶縁層の成膜雰囲気中の水分から発生する水素の量が従来よりも少なくなり、水素によってキャパシタ誘電体層が劣化するのを抑制することができる。
【０１２８】
更に、下部電極の上面を実質的に全て覆うようにキャパシタ誘電体層を形成するので、下部電極の露出部分がより一層少なくなり、キャパシタの劣化をより一層抑制することができる。
【０１２９】
しかも、下部電極と第１ホールとの重なり具合を代えることにより、下部電極用引き出し配線と下部電極とのコンタクト抵抗を調節することができる。
【０１３０】
更に、この半導体装置では、下部電極とキャパシタ誘電体層の各平面形状が実質的に同じになるので、第１マスクを使用しながら下部電極用導電層と強誘電体層とを一括エッチングすることにより下部電極とキャパシタ誘電体層とを同時に形成することができ、従来よりも工程数を削減することができる。
【図面の簡単な説明】
【図１】図１は、従来例に係る半導体装置の平面図である。
【図２】図２は、従来例に係る半導体装置の第１方向の断面図（その１）である。
【図３】図３は、従来例に係る半導体装置の第１方向の断面図（その２）である。
【図４】図４は、従来例に係る半導体装置の第１方向の断面図（その３）である。
【図５】図５は、従来例に係る半導体装置の第２方向の断面図（その１）である。
【図６】図６は、従来例に係る半導体装置の第２方向の断面図（その２）である。
【図７】図７は、従来例に係る半導体装置の第２方向の断面図（その３）である。
【図８】図８は、本発明の実施の形態に係る半導体装置の製造方法について示す断面図（その１）である。
【図９】図９は、本発明の実施の形態に係る半導体装置の製造方法について示す断面図（その２）である。
【図１０】図１０は、本発明の実施の形態に係る半導体装置の製造方法について示す断面図（その３）である。
【図１１】図１１は、本発明の実施の形態に係る半導体装置の製造方法について示す断面図（その４）である。
【図１２】図１２は、本発明の実施の形態に係る半導体装置の製造方法について示す断面図（その５）である。
【図１３】図１３は、本発明の実施の形態に係る半導体装置の製造方法について示す断面図（その６）である。
【図１４】図１４は、本発明の実施の形態に係る半導体装置の製造方法について示す断面図（その７）である。
【図１５】図１５は、本発明の実施の形態に係る半導体装置の製造方法について示す断面図（その８）である。
【図１６】図１６は、本発明の実施の形態に係る半導体装置の製造方法について示す断面図（その９）である。
【図１７】図１７は、本発明の実施の形態に係る半導体装置の製造方法について示す断面図（その１０）である。
【図１８】図１８は、本発明の実施の形態に係る半導体装置の製造方法について示す断面図（その１１）である。
【図１９】図１９は、本発明の実施の形態に係る半導体装置の製造方法について示す断面図（その１２）である。
【図２０】図２０は、本発明の実施の形態に係る半導体装置の製造方法について示す平面図（その１）である。
【図２１】図２１は、本発明の実施の形態に係る半導体装置の製造方法について示す平面図（その２）である。
【図２２】図２２は、本発明の実施の形態に係る半導体装置の製造方法について示す平面図（その３）である。
【図２３】図２３は、本発明の実施の形態に係る半導体装置の製造方法について示す平面図（その４）である。
【図２４】図２４は、本発明の実施の形態に係る半導体装置の製造方法について示す平面図（その５）である。
【図２５】図２５は、本発明の実施の形態に係る半導体装置の製造方法について示す平面図（その６）である。
【図２６】図２６は、本発明の実施の形態に係る半導体装置の製造方法について示す平面図（その７）である。
【図２７】図２７は、本発明の実施の形態に係る半導体装置の製造方法について示す平面図（その８）である。
【図２８】図２８は、本発明の実施の形態に係る半導体装置の製造方法について示す平面図（その９）である。
【図２９】図２９（ａ）、（ｂ）は、本発明の実施の形態に係る半導体装置の製造方法にいて、第６コンタクトホールと下部電極との重なり具合について示す拡大平面図である。
【符号の説明】
１、１０１…シリコン基板、２、１０２…素子分離絶縁層、３、１０３…ウエル、４，１０４…ゲート絶縁層、５ａ、５ｂ、１０５ａ、１０５ｂ…ゲート電極、７ａ〜７ｂ…第１〜第３のｎ型不純物拡散領域、８…側壁絶縁層、９…カバー絶縁層、１０…第１層間絶縁層、１０ａ…溝、１１・・・第１レジストパターン、１２…下部電極用導電層、１２ａ、１００ａ…下部電極、１３、１００ｂ…強誘電体層、１３ａ・・・キャパシタ誘電体層、１４…上部電極用導電層、１４ａ・、１００ｃ・・上部電極、１５…第１キャパシタ保護絶縁層、１６…第２レジストパターン、１７…第３レジストパターン、１８…第２キャパシタ保護絶縁層、１９…第２層間絶縁層、１９ａ〜１９ｆ…第１〜第６コンタクトホール、２０ａ〜２０ｃ…第１〜第３導電性プラグ、２１…酸化防止絶縁層、２２…第４レジストパターン、２２ａ〜２２ｃ…第１〜第３窓、２３ａ、２３ｃ…上部電極用引き出し配線、２３ｂ…導電性コンタクトパッド、２３ｄ…下部電極用引き出し配線、２４…第３層間絶縁層、２５…保護絶縁層、２６…密着層、２８…導電性プラグ、Ｑ、１００・・・キャパシタ、Ｔ１、Ｔ２、１０７ａ、１０７ｂ…ＭＯＳトランジスタ、１０８…第１絶縁層、１０９…第２絶縁層、１１０…第３絶縁層、１１０ａ〜１１０ｄ…第１〜第４のコンタクトホール、１１１ａ〜１１１ｄ・・・第１〜第４の導電性プラグ、１１２…第４のコンタクトホール、１２０ａ…第１配線、１２０ｂ…導電性パッド、１２０ｃ…第２配線、１２０ｄ・・・第４配線、１２１…第４導電層、１２１ａ…第６のコンタクトホール、１２２…ビット線用導電性プラグ、１２３、ＢＬ…ビット線。
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、より詳細には、キャパシタを有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
半導体メモリでは、ＦｅＲＡＭ （Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）と呼ばれる強誘電体キャパシタを用いた不揮発性メモリ素子が商品化されている。この不揮発性メモリは、高速動作であり、低消費電力であり、且つ書き換え回数が多いことが特徴で、今後の発展が見込まれている。
【０００３】
そのような不揮発性メモリ素子のメモリ領域に形成されるキャパシタは、その構造からプレーナー型とスタック型とに大別される。
【０００４】
プレーナー型のキャパシタを有するメモリセルは、例えば図１に示されるような構造を有している。図１は、ＦｅＲＡＭのメモリセル領域の一部を示す平面図であり、構造を見やすくするために絶縁層は全て省略してある。
【０００５】
図１に示すように、シリコン基板１０１上には、帯状の下部電極１００ａが形成され、更にその上には、下部電極１００ａの引き出し部Ａを除く領域に強誘電体層１００ｂが帯状に形成される。そして、その強誘電体層１００ｂの上には、島状の上部電極１００ｃが間隔を置いて複数形成される。各上部電極１００ｃは、その下の強誘電体膜１００ｂ、下部電極１００ａと協同して複数のキャパシタを構成し、強誘電体膜１００ｂと下部電極１００ａとは複数のキャパシタに共通となる。
【０００６】
次に、上記のようなプレーナー型のキャパシタを備えたＦｅＲＡＭの製造方法について、図２〜図７を参照しながら説明する。図２〜図４は、図１のＩ−Ｉ線に沿う第１の方向の断面図であり、図５〜図７は、図１のＩＩ−ＩＩ線に沿う第２の方向の断面図である。
【０００７】
最初に、図２、図５に示す構造を得るまでの工程について説明する。
【０００８】
まず、シリコン基板１０１において、素子分離層１０２により画定される領域にウエル領域１０３を形成し、該ウエル領域１０３上にＭＯＳトランジスタ１０７ａ、１０７ｂを形成する。各ＭＯＳトランジスタ１０７ａ、１０７ｂは、ゲート絶縁膜１０４上にそれぞれゲート電極１０５ａ、１０５ｂを有し、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造の不純物拡散領域１０６ａ〜１０６ｃをソース・ドレイン領域として使用する。
【０００９】
次いで、各ＭＯＳトランジスタ１０７ａ、１０７ｂを保護する第１絶縁層１０８を全面に形成した後、その上に第２絶縁層１０９を形成し、その表面をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により研磨して平坦化する。
【００１０】
そして、平坦化された第２絶縁層１０９上に、下部電極１００ａ、強誘電体層１００ｂ、及び上部電極１００ｃを積層してなるキャパシタ１００を形成する。
【００１１】
このキャパシタ１００において、下部電極１００ａは、プレート線と電気的に接続しなければならない。そこで、その接続を容易にするため、図５に示すように、強誘電体層１００ｂを下部電極１００ａの端縁から十分後退して形成し、強誘電体層１００ｂに覆われない引き出し部Ａを下部電極１００ａに形成する。
【００１２】
そのため、下部電極１００ａの平面形状は、強誘電体層１００ｂや上部電極１００ｃと異なる形状となる。よって、キャパシタ１００をパターニングして形成するのに必要なエッチング用のマスクは、下部電極１００ａ用、強誘電体層１００ｂ用、及び上部電極１００ｃ用の合わせて３種類が必要となる。
【００１３】
次いで、図３に示すように、ＳｉＯ２等よりなる第３絶縁層１１０を全面に形成し、その表面をＣＭＰ法により研磨して平坦化する。このとき、図６に示すように、下部電極１００ａの引き出し部Ａも第３絶縁層１１０で覆われることになる。
【００１４】
その後、図４に示すように、第１〜第３のコンタクトホール１１０ａ〜１１０ｃを図示のように形成し、各不純物領域１０７ａ〜１０７ｃと電気的に接続される第１〜第３の導電性プラグ１１１ａ〜１１１ｃを第１〜第３のコンタクトホール１１０ａ〜１１０ｂ内に形成する。なお、コンタクトホール１１０ａ〜１１０ｃの形成と同時に、図７に示す第４のコンタクトホール１１０ｄも形成される。そして、各導電性プラグ１１１ａ〜１１１ｃの形成と同時に、その第４のコンタクトホール１１０ｄ内に第３の導電性プラグ１１１ｄも形成される。
【００１５】
そして、図４に示されるように、上部電極１００ｃに至る第５のコンタクトホール１１２を第３絶縁層１１０に形成し、該第５のコンタクトホール１１２内と第３絶縁層１１０上とに第１配線１２０ａ、第２配線１２０ｃを形成する。
【００１６】
これと同時に、第２の導電性プラグ１１０ｂ上に導電性パッド１２０ｂを形成すると共に、図７に示すように、第４の導電性プラグ１１１ｄと電気的接続される第４配線１２０ｄを第３絶縁層１１０上に形成する。その第４配線１２０ｄは、第４導電性プラグ１１１ｄを介して下部電極１００ａと電気的に接続され、プレート線として機能する。
【００１７】
更に、各配線１２０ａ、１２０ｃと導電性パッド１２０ｂ（図４参照）とを覆う第４絶縁層１２１を形成し、それをパターニングして第６のコンタクトホール１２１ａを形成し、その中にビット線用導電性プラグ１２２を形成する。そして、このビット線用導電性プラグと電気的に接続されるビット線１２３を第４絶縁層１２１上に形成し、ＦｅＲＡＭの要部が完成する。
【００１８】
なお、上記とは別のＦｅＲＡＭの構造として、例えば特許文献１に記載される構造ある。特許文献１には、上記のように下部電極１００ａに引き出し部Ａを設けるのではなく、強誘電体層を島状にパターニングし、その島状の各強誘電体層の間に露出する下部電極に導電性プラグを電気的にコンタクトさせる構造が開示されている。
【００１９】
【特許文献１】
特開２００１−１０２５４１号公報（図２〜図４）
【００２０】
【発明が解決しようとする課題】
ところで、下部電極１００ａは、その上の強誘電体層１００ｂの配向を一方向に揃える役割を担っており、通常、Ｐｔ（プラチナ）やＩｒ（イリジウム）等よりなる。よって、図６に示した第３絶縁層１１０の形成工程においては、引き出し部Ａに大きく露出したＰｔやＩｒが第３絶縁層１１０の形成雰囲気、例えばＣＶＤの雰囲気に曝されることになる。
【００２１】
しかしながら、ＰｔやＩｒが上記の雰囲気に含まれる水分に触れると、ＰｔやＩｒの触媒作用により水素が発生し、その水素により引き出し部Ａの近傍の強誘電体層１００ｂを劣化させるという問題を引き起こし、しかも、その劣化の度合いは引き出し部Ａの面積が大きくなるほど甚だしくなる。
【００２２】
そして、第３絶縁層１１０の形成工程の後にアニール工程を行うと、第３絶縁層１１０に吸湿されていた水分が引き出し部Ａに触れ、それによっても強誘電体層１００ｂが劣化してしまう。
【００２３】
また、特許文献１の構造では、下部電極に引き出し部はないものの、強誘電体層が島状にパターニングされているため、各強誘電体層の間に下部電極が露出し、上記と同様の問題を引き起こす。
【００２４】
本発明は係る従来例の問題に鑑みて創作されたものであり、キャパシタの強誘電体層の劣化を従来よりも抑制することができる半導体装置及びその製造方法を提供することを目的とする。
【００２５】
【課題を解決するための手段】
上記した課題は、半導体基板と、前記半導体基板の上方に形成された第１絶縁層と、前記第１絶縁層上に形成された下部電極と、前記下部電極上に形成され、該下部電極の一つの側面と実質的に連続した側面を有するキャパシタ誘電体層と、前記キャパシタ誘電体層上に形成された上部電極と、前記上部電極、前記キャパシタ誘電体層、前記下部電極、及び前記第１絶縁膜を覆い、前記下部電極と前記キャパシタ誘電体層のそれぞれの前記側面が露出する第１ホールが形成された第２絶縁層と、前記第１ホール内に形成されて前記下部電極の側面と電気的に接続された下部電極用引き出し配線と、を有することを特徴とする半導体装置によって解決する。
【００２６】
又は、上記した課題は、半導体基板の上方に第１絶縁層を形成する工程と、下部電極用導電層、誘電体層、及び上部電極用導電層を前記第１絶縁層上に順に形成する工程と、前記上部電極用導電層をパターニングして上部電極にする工程と、前記誘電体層と前記下部電極用導電層とをパターニングすることにより、それぞれの一つの側面同士が実質的に連続するキャパシタ誘電体層と下部電極とを形成する工程と、前記上部電極、前記キャパシタ誘電体層、及び前記下部電極を覆う第２絶縁層を形成する工程と、前記下部電極と前記キャパシタ誘電体層のそれぞれの前記側面が露出する第１ホールを前記第２絶縁層に形成する工程と、前記下部電極の前記側面と電気的に接続される下部電極用引き出し配線を前記第１ホール内に形成する工程と、を有することを特徴とする半導体装置の製造方法によって解決する。
【００２７】
次に、本発明の作用について説明する。
【００２８】
本発明によれば、下部電極とキャパシタ誘電体層の各側面を実質的に連続に形成し、下部電極のこの側面と電気的に接続される下部電極用引き出し配線を第１ホール内に形成する。これによれば、下部電極のこの側面付近の上面がキャパシタ誘電体層で覆われた構造となるので、下部電極の剥き出し面積が従来よりも小さくなる。そのため、下部電極の触媒作用によって第２絶縁層の成膜雰囲気中の水分から発生する水素の量が従来よりも少なくなり、水素によってキャパシタ誘電体層が劣化するのが抑制される。
【００２９】
更に、下部電極の上面を実質的に全て覆うようにキャパシタ誘電体層を形成することで、下部電極の露出部分がより一層少なくなるので、キャパシタの劣化が更に抑制される。
【００３０】
下部電極とキャパシタ誘電体層の平面形状は、例えば帯状の矩形であり、上記第１ホールはこの矩形の短辺と重なるように形成するのが好ましい。
【００３１】
この場合、この矩形の短辺に隣接する長辺にも重なるように第１ホールを形成することで、長辺と重なった分だけ下部電極と下部電極用引き出し配線とのコンタクト抵抗が小さくされる。
【００３２】
そして、この矩形の短辺の両隣の長辺にも重なるように第１ホールを形成することで、上記のコンタクト抵抗がより一層小さくされる。
【００３３】
また、上記の半導体装置は、従来のように下部電極に引き出し部を形成しないので、下部電極とキャパシタ誘電体層のそれぞれの平面形状を同じにすることができる。よって、第１マスクを使用しながら下部電極用導電層と強誘電体層とを一括エッチングすることにより下部電極とキャパシタ誘電体層とを同時に形成することができ、従来よりも工程数が削減される。
【００３４】
或いは、キャパシタ誘電体層用の第１マスクと、下部電極用の第２マスクとを使用し、キャパシタ誘電体層と下部電極とをそれぞれ別々にエッチングして形成してもよい。この場合は、第２マスクとして、キャパシタ誘電体層と同じ平面形状のものを使用することで、キャパシタ誘電体層の側面と実質的に連続した側面を有する下部電極が得られる。
【００３５】
【発明の実施の形態】
次に、本発明の実施の形態について、添付図面を参照しながら詳細に説明する。
【００３６】
図８〜図１９は、本発明の実施の形態に係る半導体装置の製造方法について示す断面図である。これらの図においては、説明の都合上、ビット線延在方向の第１、第２断面と、ワード線延在方向の断面とが併記されている。
【００３７】
まず、図８に示す断面構造を形成するまでの工程について説明する。
【００３８】
ｎ型のシリコン（半導体）基板１の表面に、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法により素子分離絶縁層２を形成する。なお、素子分離絶縁層２の代わりにＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）の絶縁膜を形成してもよい。
【００３９】
そのような素子分離絶縁層２を形成した後、シリコン基板１のメモリセル領域における所定の活性領域（トランジスタ形成領域）にＰウエル３を形成する。そして、このシリコン基板１の活性領域表面を熱酸化してシリコン酸化層を形成し、それをゲート絶縁層４とする。
【００４０】
その後、不純物が導入されて導電性が高められた多結晶シリコン層をシリコン基板１の上側全面に形成し、それをフォトリソグラフィ法によりパターニングすることで、多結晶シリコン層からなるゲート電極５ａ、５ｂを形成する。なお、多結晶シリコン層に代えて、不純物含有非晶質シリコン、タングステンシリサイドのような単層構造、又は、シリサイド／シリコン等の多層構造でゲート電極５ａ、５ｂを構成してもよい。
【００４１】
このようなゲート電極５ａ、５ｂは、メモリセル領域においては互いに略平行に配置され、素子分離絶縁層２の上に延在してワード線の一部を構成する。
【００４２】
続いて、ゲート電極５ａ、５ｂの両側のｐウエル３内にｎ型不純物をイオン注入して、ｎチャネルＭＯＳトランジスタのソース／ドレイン領域となる第１〜第３のｎ型不純物拡散領域７ａ〜７ｃを形成する。更に、シリコン基板１の全面に絶縁層を形成した後、その絶縁層をエッチバックしてゲート電極５ａ、５ｂの両側部分に側壁絶縁層８として残す。この側壁絶縁層８としては、例えば、ＣＶＤ法により形成された酸化シリコン（ＳｉＯ２）層を使用し得る。
【００４３】
その後、各ゲート電極５ａ、５ｂと側壁絶縁層８とをマスクに使用して、ウエル３内に再びｎ型不純物を注入することにより、第１〜第３のｎ型不純物拡散領域７ａ〜７ｂをＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造にする。なお、これらの拡散領域のうち、第２のｎ型不純物拡散領域７ｂは後述するビット線に電気的に接続され、第１、第３のｎ型不純物拡散領域７ｃは後述するキャパシタの上部電極と電気的に接続される。
【００４４】
このように、メモリセルのｐウエル３においては、ゲート電極５ａ、５ｂとｎ型不純物拡散領域７ａ〜７ｃ等により二つのＭＯＳトランジスタＴ１、Ｔ２が形成される。
【００４５】
更に、このＭＯＳトランジスタＴ１、Ｔ２上と素子分離絶縁層２上にカバー絶縁層９として酸窒化シリコン（ＳｉＯＮ）層をプラズマＣＶＤ法により約２００ｎｍの厚さに形成する。更に、ＴＥＯＳを用いるプラズマＣＶＤ法により、第１層間絶縁層１０として二酸化シリコン（ＳｉＯ２）層をカバー絶縁層９の上に約１．０μｍの厚さに形成する。そして、この第１層間絶縁層１０をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により研磨し、その上面を平坦化する。
【００４６】
これらの工程が終了した後の平面図は図２０のようになる。上で説明した図８において、ビット線延在方向の第１断面は図２０のＩ−Ｉ線断面に相当し、ビット線延在方向の第２断面は図２０のＩＩＩ−ＩＩＩ線断面に相当する。そして、図８におけるワード線延在方向の断面は、図２０のＩＩ−ＩＩ断面に相当する。これらについては、後述の各断面図と平面図においても同様である。
【００４７】
次に、図９に示す断面構造を形成するまでの工程について説明する。
【００４８】
まず、第１層間絶縁層１０上に厚さ約１００〜３００ｎｍのＰｔ（プラチナ）層をＤＣスパッタ法により形成し、それを下部電極用導電層１２とする。なお、下部電極用導電層１２と第１層間絶縁層１０との密着性を向上させるため、それらの間に厚さ約１０〜３０ｎｍのＴｉ（チタン）層を形成してもよい。また、下部電極用導電層１２としては、Ｐｔ層の他に、Ｉｒ（イリジウム）層、Ｒｕ（ルテニウム）層、ＲｕＯｘ（酸化ルテニウム）層、ＳｒＲｕＯ３（酸化ルテニウムストロンチウム）層等を形成してもよい。
【００４９】
次いで、スパッタ法によりＰＺＴ（（Ｐｂ（Ｚｒ１−ｘＴｉｘ）Ｏ３）を下部電極用導電層１２上に約１００〜３００ｎｍの厚さに形成し、それを強誘電体層１３とする。なお、強誘電体層１３の材料としては、ＰＺＴの他に、ＰＬＺＴ、ＰＬＣＳＺＴのようなＰＺＴ系材料、ＳｒＢｉ２Ｔａ２Ｏ９、Ｂｉ４Ｔｉ２Ｏ１２のようなＢｉ層状構造化合物材料、その他の酸化物誘電体を使用してもよい。更に、強誘電体層１３の形成方法も上記に限定されず、スピンオン法、ゾル−ゲル法、ＭＯＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｄｅｐｏｓｉｔｉｏｎ）法、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ
ＣＶＤ）法等を採用してよい。
【００５０】
その後、酸素雰囲気中にシリコン基板１を置き、例えば７２５℃、２０秒間、昇温速度１２５℃／ｓｅｃの条件で、強誘電体層１３を構成するＰＺＴ層をＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）処理し、結晶化させる。
【００５１】
続いて、強誘電体層１３の上に上部電極用導電層１４としてＩｒＯｘ（酸化イリジウム）をスパッタ法により約１５０〜２５０ｎｍの厚さに形成する。なお、ＩｒＯｘに代えて、スパッタ法で形成されたＰｔ層やＳＲＯ（ルテニウム酸ストロンチウム）層を上部電極用導電層１４として使用してもよい。
【００５２】
なお、これらの工程を終了した後の平面図は図２１のようになる。
【００５３】
次いで、図１０に示すように、上部電極用導電層１４上に第１レジストパターン１１を形成し、その第１レジストパターン１１をエッチングマスクにして上部電極用導電層１４をエッチングすることにより、上部電極用導電層１４をパターニングして複数の島状の上部電極１４ａを形成する。このパターニングが終了後、第１レジストパターン１１は除去され、図２２に示すような平面構造が得られる。
【００５４】
続いて、図１１に示す構造を形成するまでの工程について説明する。まず、キャパシタ誘電体層形状の第２レジストパターン（第１マスク）１６で強誘電体層１３の所要領域と上部電極１４ａとを覆い、この第２レジストパターン１６をエッチングマスクに使用しながら強誘電体層１３をエッチングする。
【００５５】
このエッチングは、例えば、誘導結合型プラズマエッチング装置を使用するプラズマエッチングにより行われる。このエッチング装置のチャンバ周囲には、周波数が１３．５６ＭＨｚ、パワーが１４００Ｗの高周波電力が供給されるコイルが巻かれ、ウエハステージには周波数４００ｋＨｚ、パワー８００Ｗの高周波電力が供給される。そして、エッチングガスとしては、流量が１０〜２０ｍｌ／ｍｉｎのＣｌ２ガスと、流量が３０〜４０ｍｌ／ｍｉｎのＡｒガスとの混合ガスが使用される。更に、エッチング中においては、エッチング雰囲気の圧力を約０．７Ｐａとし、ウエハステージ温度を約２５℃とする。
【００５６】
このような条件を採用することにより、強誘電体層１３はパターニングされてキャパシタ誘電体層１３ａとなり、その側面はシリコン基板１の主面と約６０°の角度をなす。この角度は、エッチング条件によって異なるが、通常は凡そ３０°〜８５°となる。また、図２３に示されるように、このキャパシタ誘電体層１３ａの平面形状は、複数の上部電極１４ａを共有する帯状となる。
【００５７】
次いで、図１２に示すように、キャパシタ誘電体層１３ａ上と上部電極１４ａ上とにＡｌ２Ｏ３（アルミナ）層を常温下でスパッタ法により厚さ約５０ｎｍに形成し、それを第１キャパシタ保護絶縁層１５とする。その第１キャパシタ保護絶縁層１５は、還元されやすいキャパシタ誘電体層１３ａに水素等の還元性物質が浸入するのをブロックし、キャパシタ誘電体層１３ａの劣化を防止する役割を果たす。
【００５８】
次に、図１３に示す断面構造を得るまでの工程について説明する。
【００５９】
まず、上部電極１４ａとキャパシタ誘電体層１３ａとを覆う第３レジストパターン（第２マスク）１７を第１キャパシタ保護絶縁層１５の所要領域上に形成し、その第３レジストパターン１７をエッチングマスクとして使用しながら、下部電極用導電層１２と第１キャパシタ保護絶縁層１５をエッチングする。
【００６０】
このエッチングは、例えば、誘導結合型プラズマエッチング装置を使用するプラズマエッチングにより行われる。このエッチング装置のチャンバ周囲には、周波数が１３．５６ＭＨｚ、パワーが１４００Ｗの高周波電力が供給されるコイルが巻かれ、ウエハステージには周波数４００ｋＨｚ、パワー８００Ｗの高周波電力が供給される。そして、エッチングガスとしては、流量が１０〜２０ｍｌ／ｍｉｎのＣｌ２ガスと、流量が３０〜４０ｍｌ／ｍｉｎのＡｒガスとの混合ガスが使用される。更に、エッチング中においては、エッチング雰囲気の圧力を約０．７Ｐａとし、ウエハステージ温度を約２５℃とする。
【００６１】
このようなエッチング条件を採用することにより、下部電極導電層１２は、第３レジストパターン１７の平面形状にパターニングされて下部電極１２ａとなる。この下部電極１２ａの側面は、シリコン基板１の主面と約６０°の角度を成すが、この角度はエッチング条件によって異なり、通常は凡そ３０°〜８５°となる。
【００６２】
ところで、上記のエッチングにおいては、第３レジストパターン１７としてその平面形状がキャパシタ誘電体層１３ａと同じものを使用し、それをキャパシタ誘電体層１３ａに重ね合わせる。
【００６３】
但し、ステッパの位置ずれ等により、この重ね合わせが正確にできない場合もある。その場合は、同図の点線円内に示すように、パターニング後の下部電極１２ａとキャパシタ誘電体層１３ａとの各側面が不連続となり、下部電極１２ａの側面がキャパシタ誘電体層１３ａの側面よりも距離Δｄだけ先に出ることになる。
【００６４】
この距離Δｄは、ステッパの位置ずれ等の誤差要因により生じるものであるが、通常は０．１μｍ以内に収まる。そこで、本明細書では、０．１μｍ以内の差で不連続となる二つの側面のことを実質的に連続な側面と定義する。
【００６５】
このように、本実施形態では、下部電極１２ａの側面をキャパシタ誘電体層１３ａの側面と実質的に連続に形成し、従来のように下部電極１２ａに引き出し部Ａ（図５参照）を形成しない。よって、下部電極１２ａの上面は、キャパシタ誘電体層１３ａによって実質的に全て覆われることになる。ここで、実質的に全て覆うとは、ステッパの位置ずれ等を許容するものであって、キャパシタ誘電体層１３ａと下部電極１２ａとが０．１μｍ以内の誤差でずれることを含む。
【００６６】
そして、この工程により、下部電極１２ａ、キャパシタ誘電体層１３ａ、上部電極層１４ａをこの順に積層してなる複数のキャパシタＱが、一つの下部電極１２ａを共通にして形成されたことになる。
【００６７】
なお、下部電極１２ａのパターニング方法は上記に限定されない。例えば、先に形成した第２レジストパターン１６（図１１参照）を除去せずに残しておき、それを引き続きエッチングマスクとして使用し、下部電極用１２をパターニングして下部電極１２ａを形成してもよい。この場合は、既述したようなステッパの位置ずれが問題とならないので、キャパシタ誘電体層１３ａと下部電極１２ａの各側面は完全に連続となる。
【００６８】
更に、この場合は、下部電極１２ａ用の第３レジストパターン１７を形成する必要が無いので、工程数が削減されるという利点も得ることができる。
【００６９】
この工程が終了後、第３レジストパターン１７は除去され、図２４に示すような平面構造が得られる。
【００７０】
次いで、図１４に示すように、スパッタ法によりＡｌ２Ｏ３層を常温下で全面に約２０ｎｍの厚さに形成し、それを第２キャパシタ保護絶縁層１８とする。この第２キャパシタ保護絶縁層１８は、その下の第１キャパシタ保護絶縁層１５と協同して、水素等の還元性物質がキャパシタ誘電体層１３ａに侵入するのをブロックし、キャパシタＱの劣化を防止するように機能する。
【００７１】
次に、図１５に示す断面構造を形成するまでの工程について説明する。
【００７２】
まず、第２キャパシタ保護絶縁層１８上に、第２層間絶縁層１９として厚さ約１２００ｎｍのＳｉＯ２層をＣＶＤ法により形成する。
【００７３】
このとき、同図のＢ部においては、下部電極１２ａに従来例のような引き出し部Ａ（図１参照）が形成されていない。その代わり、下部電極１２ａとキャパシタ誘電体層１３ａの各側面を実質的に連続に形成することで、下部電極１２ａの側面付近の上面をキャパシタ誘電体層１３ａで覆うようにしている。よって、下部電極１２ａの剥き出し面積が従来よりも小さくなるため、下部電極１２ａの触媒作用により成膜雰囲気中の水分から発生する水素の量が従来よりも少なくなり、水素によってキャパシタ誘電体層１３ａが劣化するのを抑制することが可能となる。
【００７４】
しかも、特開２００１−１０２５４１号公報に開示される構造では、島状の強誘電体層の間に露出する下部電極の触媒作用により、成膜雰囲気中の水分から多くの水素が発生するのに対し、本実施形態では、キャパシタ誘電体層１３ａが下部電極１２ａの上面を実質的に全て覆っているため、そのように多くの水素が発生してキャパシタ誘電体層１３ａを劣化させる恐れがない。
【００７５】
このようにして第２層間絶縁層１９を形成した後は、その表面をＣＭＰ法により研磨して平坦化する。この平坦化は、上部電極１４ａ上の残厚が約２００ｎｍとなるまで行われる。また、第２層間絶縁層１９を形成する際には、ＳｉＨ４（シラン）やＴＥＯＳ等が反応ガスとして用いられる。
【００７６】
その後、第２層間絶縁層１９、第２キャパシタ保護絶縁層１８、第１層間絶縁層１０、カバー絶縁層９をパターニングして第１〜第３のｎ型不純物拡散領域７ａ〜７ｃの上にそれぞれ第１〜第３コンタクトホール１９ａ〜１９ｃを形成する。このパターニングでは、ＣＦ系ガス、例えばＣＦ４にＡｒを加えた混合ガスをエッチングガスとして使用する。
【００７７】
次いで、第２層間絶縁層１９の上面と各コンタクトホール１９ａ〜１９ｃの内面に、スパッタ法によりＴｉ（チタン）層を２０ｎｍ、ＴｉＮ（窒化チタン）層を５０ｎｍの厚さに形成し、これらの層を導電性の密着層とする。更に、六フッ化タングステンガス（ＷＦ６）、アルゴン、水素の混合ガスを使用するＣＶＤ法により密着層上にタングステン層を形成し、このタングステンにより各コンタクトホール１９ａ〜１９ｃ内を完全に埋め込む。
【００７８】
続いて、第２層間絶縁層１９上のタングステン層と密着層とをＣＭＰ法により除去し、各コンタクトホール１９ａ〜１９ｃ内にのみ残す。これにより、各コンタクトホール１９ａ〜１９ｃ内には、タングステン層と密着層とからなる第１〜第３導電性プラグ２０ａ〜２０ｃが形成されたことになる。
【００７９】
これらの導電性プラグのうち、第２導電性プラグ２０ｂは第２のｎ型不純物拡散領域７ｂと電気的に接続されると共に、後述のビット線とも電気的に接続される。また、第１、第３導電性プラグ２０ａ、２０ｃは、それぞれ第１、第３のｎ型不純物拡散領域７ａ、７ｃと電気的に接続されると共に、後述する配線を介して別々の上部電極１４ａと電気的に接続される。
【００８０】
その後に、真空チャンバ内において３９０℃の温度で第２層間絶縁層１９を加熱して脱水する。このとき、脱水される水分の一部は第２キャパシタ保護絶縁層１８を透過して下部電極１２ａに至るが、既述のように下部電極１２ａの剥き出し面積が小さいため、下部電極１２ａの触媒作用によって発生する水素量も少なくなり、キャパシタ誘電体層１３ａの劣化を抑制することができる。
【００８１】
なお、ここまでの工程が終了した後の平面図は図２５のようになる。
【００８２】
続いて、図１６に示すように、第２層間絶縁層１９と各導電性プラグ２０ａ〜２０ｃのそれぞれの上面上に、酸化防止絶縁層２１としてＳｉＯＮ層をプラズマＣＶＤ法により例えば約１００ｎｍの厚さに形成する。このＳｉＯＮ層を形成する際には、例えば、ＳｉＨ４とＮ２Ｏとの混合ガスが反応ガスとして使用される。
【００８３】
次に、図１７に示す断面構造を得るまでの工程について説明する。
【００８４】
まず、上部電極１４ａ上に第１、第２窓２２ａ、２２ｂを有すると共に、下部電極１２ａの終端部の上方に第３窓２２ｃを有する第４レジストパターン２２を酸化防止絶縁層２１上に形成する。次いで、シリコン基板１を平行平板型プラズマエッチング装置のチャンバ内に入れ、接地電位となっているウエハステージの温度を０℃に設定する。更に、そのウエハステージと対向してチャンバ内に設けられた上部電極に、周波数１３．５６ＭＨｚ、パワー１０００Ｗの高周波電力を印加する。そして、流量が５０〜７０ｍｌ／ｍｉｎのＣＦ４ガス、流量が５００〜７００ｍｌ／ｍｉｎのＡｒガス、及び流量が２０〜３０ｍｌ／ｍｉｎのＣ４Ｆ８ガスを混合したガスをエッチングガスとしてチャンバ内に導入しながら、チャンバ内の圧力を５０Ｐａに保持する。
【００８５】
このような条件を採用することにより、上部電極１４ａ上では、酸化防止絶縁層２１から第１キャパシタ保護絶縁層１５までがエッチングされて第４、第５コンタクトホール（第２ホール）１９ｄ、１９ｅが形成される。
【００８６】
また、下部電極１４ａの終端部の上方（同図の点線円内参照）では、酸化防止絶縁層２１、第２層間絶縁層１９、及び第２キャパシタ保護絶縁層１８がエッチングされ、第６コンタクトホール（第１ホール）１９ｆが形成される。その第６コンタクトホール１９ｆは、下部電極１２ａとキャパシタ誘電体層１３ａの各側面が露出するように形成する。このように露出しても、上記のエッチング条件によれば、第２層間絶縁層１９とキャパシタ誘電体層１３ａとのエッチング選択比は７以上あるので、エッチング時におけるキャパシタ誘電体層１３ａ表面の削れ量は僅かである。
【００８７】
また、第６コンタクトホール１９ｆ内に露出した下部電極１２ａの側面は後述の引き出し配線と電気的にコンタクトする部分であるため、エッチング雰囲気のばらつき等によって第６コンタクトホール１９ｆの深さが変動すると、下部電極１２ａの露出面積も変動してコンタクト抵抗が安定しないという不都合が生じる。そこで、このエッチングをオーバーエッチ気味に行うことで、下部電極１２ａの側面を確実に露出させるのが好ましい。このようにする場合は、第１層間絶縁層１０も僅かにエッチングされるので、第６コンタクトホール１９ｆに重なる溝１０ａが第１層間絶縁層１０に形成されることになる。
【００８８】
なお、溝１０ａの下に配線等が存在する場合は、上記のエッチングがオーバーエッチとなると、第６コンタクトホール１９ａ内にその配線等が露出する恐れがあるので、上記のエッチング条件のマージンが小さくなってしまう。
【００８９】
この点が懸念される場合は、第１層間絶縁層１０の上面にＳｉＯＮ膜やＳｉＮ膜等のエッチングストッパー層を形成するのがよい。このようにすると、エッチングストッパー層上でエッチングがストップするので、上記のエッチングを寛大に管理することができ、エッチング条件のマージンを大きくすることが可能となる。
【００９０】
続いて、第４レジストパターン２２を除去した後に、５５０℃、６０分間の条件で、キャパシタ誘電体層１３ａを酸素雰囲気中でアニールして、キャパシタ誘電体層１３ａの膜質を改善する。このアニールのとき、第１〜第３導電性プラグ２０ａ〜２０ｃは酸化防止絶縁層２１により酸化が防止される。
【００９１】
なお、ここまでの工程を終了した後の平面図は図２６のようになる。
【００９２】
次に、図１８に示す断面構造を得るまでの工程について説明する。
【００９３】
まず、ＣＦ系のエッチングガスを用いて、酸化防止絶縁層２１をドライエッチングして除去する。
【００９４】
次いで、第４〜第６コンタクトホール１９ｄ〜１９ｆの内面と、第２層間絶縁層１９上と、第１〜第３導電性プラグ２０ａ〜２０ｃの上面に多層金属層を形成する。その多層金属層は、例えば、厚さ約５０ｎｍのＴｉＮ層と、厚さ５００ｎｍの銅含有（０．５％）Ａｌ層とをこの順に積層した構造を有する。
【００９５】
続いて、この多層金属層をフォトリソグラフィ法によりパターニングし、上部電極用引き出し配線２３ａ、２３ｃ、導電性コンタクトパッド２３ｂ、及び下部電極用引き出し配線２３ｄを形成する。
【００９６】
これらのうち、下部電極用引き出し電極２３ｄは、第６コンタクトホール１９ｆに露出する下部電極１２ａの側面とコンタクトし、該下部電極１２ａを不図示のプレート線に接続するように機能する。
【００９７】
ここで、下部電極用引き出し電極２３ｄと下部電極１２ａとのコンタクト抵抗は、第６コンタクトホール１９ｆ内に露出する下部電極１２ａの側面の面積に依存し、その面積を変えることでコンタクト抵抗を所望値にすることができる。
【００９８】
例えば、図２９（ａ）の平面図に示すように、矩形状の下部電極１２ａの短辺１２ｂだけでなく、それに隣接する一方の長辺１２ｄにも重なるように第６コンタクトホール１９ｆを形成することで、下部電極１２ａと下部電極用引き出し配線２３ｄとのコンタクト面積が増えてそれらのコンタクト抵抗を小さくすることができる。
【００９９】
また、図２９（ｂ）の平面図に示すように、下部電極１２ａの両長辺１２ｄ、１２ｃにも重なるように第６コンタクトホール１９ｆを形成すると、下部電極１２ａと下部電極用引き出し配線２３ｄとのコンタクト面積がより一層増大するので、上記のコンタクト抵抗を更に小さくすることができる。
【０１００】
上記のように、第６コンタクトホール１９ｆと下部電極１２ａとの重なり具合を選択することで、回路設計に必要なコンタクト抵抗を得ることができる。
【０１０１】
なお、上部電極用引き出し配線２３ａ、２３ｃ（図１８参照）は、第４、第５コンタクトホール１９ｄ、１９ｅを介して上部電極１４ａと第１、第３導電性プラグ２０ａ、２０ｃとを電気的に接続するように機能する。
【０１０２】
また、導電性コンタクトパッド２３ｂは、後述するビット線と第２導電性プラグ２０ｂとを電気的に接続するように機能する。
【０１０３】
なお、ここまでの工程を終えた後の平面図は図２７のようになる。
【０１０４】
次に、図１９に示す断面構造を得るまでの工程について説明する。
【０１０５】
まず、第２層間絶縁層１９上、上部電極用引き出し配線２３ａ、２３ｃ、下部電極用引き出し配線２３ｄ、及び導電性コンタクトパッド２３ｂ上に第３層間絶縁層２４を形成する。この第３層間絶縁層２４としては、例えば、ＴＥＯＳガスを使用するプラズマＣＶＤ法により形成されたＳｉＯ２層を使用し得る。これに続いて、第３層間絶縁層２４の表面をＣＭＰ法により平坦化する。
【０１０６】
更に、ＴＥＯＳを使用するプラズマＣＶＤ法によりＳｉＯ２層を第３層間絶縁層２４上に形成し、それを保護絶縁層２５とする。そして、第３層間絶縁層２４と保護絶縁層２５とをパターニングし、導電性コンタクトパッド２３ｂ上にホール２４ａを形成する。
【０１０７】
次に、保護絶縁層２５の上面とホール２４ａの内面に、厚さ９０〜１５０ｎｍのＴｉＮよりなる密着層２６をスパッタ法により形成し、その後、基板温度を約４００℃に設定し、ホール２４ａを埋め込むようにタングステン層をＷＦ６を用いるＣＶＤ法により形成する。
【０１０８】
次に、このタングステン層をエッチバックしてホール２４ａの中にのみ残し、ホール２４ａ内のタングステン層を二層目の導電性プラグ２８として使用する。
【０１０９】
その後に、密着層２６、導電性プラグ２８の上に金属層をスパッタ法により形成する。続いて、この金属層と密着層２６とをフォトリソグラフィ法によりパターニングして、二層目の導電性プラグ２８に電気的に接続されるビット線ＢＬを形成する。そのビット線ＢＬは、導電性プラグ２８、２０ｂ、導電性コンタクトパッド２３ｂを介して第２のｎ型不純物拡散領域７ｂと電気的に接続される。
【０１１０】
上記した本実施形態によれば、下部電極１２ａとキャパシタ誘電体層１３ａの各側面を実質的に連続に形成することで、下部電極１２ａの側面付近の上面をキャパシタ誘電体層１３ａで覆うようにしている。これにより、下部電極１２ａの剥き出し面積が従来よりも小さくなるため、下部電極１２ａの触媒作用によって第２層間絶縁層１９の成膜雰囲気中の水分から発生する水素の量が従来よりも少なくなり、水素によってキャパシタ誘電体層１３ａが劣化するのを抑制することができる。
【０１１１】
しかも、キャパシタ誘電体層１３ａが下部電極１２ａの上面を実質的に全て覆っているため、強誘電体層が下部電極上に島状に点在する特開２００１−１０２５４１号公報と比較して、下部電極１２ａの触媒作用によって発生する水素の量を減らすことができる。
【０１１２】
更に、第６コンタクトホール１９ｆと下部電極１２ａとの重なり具合を適宜選択することで、回路設計に必要なコンタクト抵抗を得ることができる。
【０１１３】
また、従来のように下部電極１２ａに引き出し部を形成する必要が無いので、下部電極１２ａとキャパシタ誘電体層１３ａとを同じ平面形状にすることができる。これにより、第２レジストパターン１６を用いて下部電極用導電層１２と強誘電体層１３とを一括エッチングしてパターニングし、下部電極１２ａとキャパシタ誘電体層１３ａとを同時に形成することができるので、従来よりも工程数を削減することができる。
【０１１４】
以下に、本発明の特徴を付記する。
【０１１５】
（付記１） 半導体基板と、
前記半導体基板の上方に形成された第１絶縁層と、
前記第１絶縁層上に形成された下部電極と、
前記下部電極上に形成され、該下部電極の一つの側面と実質的に連続した側面を有するキャパシタ誘電体層と、
前記キャパシタ誘電体層上に形成された上部電極と、
前記上部電極、前記キャパシタ誘電体層、前記下部電極、及び前記第１絶縁膜を覆い、前記下部電極と前記キャパシタ誘電体層のそれぞれの前記側面が露出する第１ホールが形成された第２絶縁層と、
前記第１ホール内に形成されて前記下部電極の側面と電気的に接続された下部電極用引き出し配線と、
を有することを特徴とする半導体装置。
【０１１６】
（付記２） 前記キャパシタ誘電体層は、前記下部電極の上面を実質的に全て覆うことを特徴とする付記１に記載の半導体装置。
【０１１７】
（付記３） 前記下部電極とキャパシタ誘電体層の平面形状は帯状の矩形であり、前記第１ホールは前記矩形の短辺と重なることを特徴とする付記１又は付記２に記載の半導体装置。
【０１１８】
（付記４） 前記第１ホールは、前記矩形の短辺に隣接する長辺にも重なることを特徴とする付記３に記載の半導体装置。
【０１１９】
（付記５） 前記第１ホールは、前記短辺の両隣の長辺にも重なることを特徴とする付記４に記載の半導体装置。
【０１２０】
（付記６） 前記第１ホールの下の前記第１絶縁層に該第１ホールに重なる溝が形成されたことを特徴とする付記１乃至付記５のいずれかに記載の半導体装置。
【０１２１】
（付記７） 前記下部電極と前記キャパシタ誘電体層のそれぞれの前記側面は、前記半導体基板の主面と３０°〜８５°の角度をなすことを特徴とする付記１乃至付記６のいずれかに記載の半導体装置。
【０１２２】
（付記８） 前記上部電極の上の前記第２絶縁層に第２ホールが形成され、前記第２ホール内に前記上部電極と電気的に接続された上部電極引き出し配線が形成されたことを特徴とする付記１乃至付記７のいずれかに記載の半導体装置。
【０１２３】
（付記９） 半導体基板の上方に第１絶縁層を形成する工程と、
下部電極用導電層、誘電体層、及び上部電極用導電層を前記第１絶縁層上に順に形成する工程と、
前記上部電極用導電層をパターニングして上部電極にする工程と、
前記誘電体層と前記下部電極用導電層とをパターニングすることにより、それぞれの一つの側面同士が実質的に連続するキャパシタ誘電体層と下部電極とを形成する工程と、
前記上部電極、前記キャパシタ誘電体層、及び前記下部電極を覆う第２絶縁層を形成する工程と、
前記下部電極と前記キャパシタ誘電体層のそれぞれの前記側面が露出する第１ホールを前記第２絶縁層に形成する工程と、
前記下部電極の前記側面と電気的に接続される下部電極用引き出し配線を前記第１ホール内に形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【０１２４】
（付記１０） 前記キャパシタ誘電体層と前記下部電極とを形成する工程は、
前記上部電極と前記誘電体層とを覆う第１マスクを形成する工程と、
前記第１マスクで覆われていない部分の前記誘電体層と前記下部電極用導電層とを選択的にエッチングする工程と、
前記第１マスクを除去する工程と、
を有することを特徴とする付記９に記載の半導体装置の製造方法。
【０１２５】
（付記１１） 前記キャパシタ誘電体層と前記下部電極とを形成する工程は、
前記上部電極と前記誘電体層とを覆う第１マスクを形成する工程と、
前記第１マスクで覆われていない部分の前記誘電体層を選択的にエッチングして前記キャパシタ誘電体層にする工程と、
前記第１マスクを除去する工程と、
前記上部電極と前記キャパシタ誘電体層とを覆う第２マスクを形成する工程と、
前記第２マスクで覆われていない部分の前記下部電極用導電層を選択的にエッチングして前記下部電極にする工程と、
を有することを特徴とする付記９に記載の半導体装置の製造方法。
【０１２６】
（付記１２） 前記第２マスクとして、前記キャパシタ誘電体層と同じ平面形状のものを使用することを特徴とする付記１１に記載の半導体装置の製造方法。
【０１２７】
【発明の効果】
以上説明したように、本発明によれば、下部電極とキャパシタ誘電体層の各側面を実質的に連続に形成し、下部電極のこの側面と電気的に接続される下部電極用引き出し配線を第２絶縁層の第１ホール内に形成する。これにより、下部電極の剥き出し面積が従来よりも小さくなるので、下部電極の触媒作用によって第２絶縁層の成膜雰囲気中の水分から発生する水素の量が従来よりも少なくなり、水素によってキャパシタ誘電体層が劣化するのを抑制することができる。
【０１２８】
更に、下部電極の上面を実質的に全て覆うようにキャパシタ誘電体層を形成するので、下部電極の露出部分がより一層少なくなり、キャパシタの劣化をより一層抑制することができる。
【０１２９】
しかも、下部電極と第１ホールとの重なり具合を代えることにより、下部電極用引き出し配線と下部電極とのコンタクト抵抗を調節することができる。
【０１３０】
更に、この半導体装置では、下部電極とキャパシタ誘電体層の各平面形状が実質的に同じになるので、第１マスクを使用しながら下部電極用導電層と強誘電体層とを一括エッチングすることにより下部電極とキャパシタ誘電体層とを同時に形成することができ、従来よりも工程数を削減することができる。
【図面の簡単な説明】
【図１】図１は、従来例に係る半導体装置の平面図である。
【図２】図２は、従来例に係る半導体装置の第１方向の断面図（その１）である。
【図３】図３は、従来例に係る半導体装置の第１方向の断面図（その２）である。
【図４】図４は、従来例に係る半導体装置の第１方向の断面図（その３）である。
【図５】図５は、従来例に係る半導体装置の第２方向の断面図（その１）である。
【図６】図６は、従来例に係る半導体装置の第２方向の断面図（その２）である。
【図７】図７は、従来例に係る半導体装置の第２方向の断面図（その３）である。
【図８】図８は、本発明の実施の形態に係る半導体装置の製造方法について示す断面図（その１）である。
【図９】図９は、本発明の実施の形態に係る半導体装置の製造方法について示す断面図（その２）である。
【図１０】図１０は、本発明の実施の形態に係る半導体装置の製造方法について示す断面図（その３）である。
【図１１】図１１は、本発明の実施の形態に係る半導体装置の製造方法について示す断面図（その４）である。
【図１２】図１２は、本発明の実施の形態に係る半導体装置の製造方法について示す断面図（その５）である。
【図１３】図１３は、本発明の実施の形態に係る半導体装置の製造方法について示す断面図（その６）である。
【図１４】図１４は、本発明の実施の形態に係る半導体装置の製造方法について示す断面図（その７）である。
【図１５】図１５は、本発明の実施の形態に係る半導体装置の製造方法について示す断面図（その８）である。
【図１６】図１６は、本発明の実施の形態に係る半導体装置の製造方法について示す断面図（その９）である。
【図１７】図１７は、本発明の実施の形態に係る半導体装置の製造方法について示す断面図（その１０）である。
【図１８】図１８は、本発明の実施の形態に係る半導体装置の製造方法について示す断面図（その１１）である。
【図１９】図１９は、本発明の実施の形態に係る半導体装置の製造方法について示す断面図（その１２）である。
【図２０】図２０は、本発明の実施の形態に係る半導体装置の製造方法について示す平面図（その１）である。
【図２１】図２１は、本発明の実施の形態に係る半導体装置の製造方法について示す平面図（その２）である。
【図２２】図２２は、本発明の実施の形態に係る半導体装置の製造方法について示す平面図（その３）である。
【図２３】図２３は、本発明の実施の形態に係る半導体装置の製造方法について示す平面図（その４）である。
【図２４】図２４は、本発明の実施の形態に係る半導体装置の製造方法について示す平面図（その５）である。
【図２５】図２５は、本発明の実施の形態に係る半導体装置の製造方法について示す平面図（その６）である。
【図２６】図２６は、本発明の実施の形態に係る半導体装置の製造方法について示す平面図（その７）である。
【図２７】図２７は、本発明の実施の形態に係る半導体装置の製造方法について示す平面図（その８）である。
【図２８】図２８は、本発明の実施の形態に係る半導体装置の製造方法について示す平面図（その９）である。
【図２９】図２９（ａ）、（ｂ）は、本発明の実施の形態に係る半導体装置の製造方法にいて、第６コンタクトホールと下部電極との重なり具合について示す拡大平面図である。
【符号の説明】
１、１０１…シリコン基板、２、１０２…素子分離絶縁層、３、１０３…ウエル、４，１０４…ゲート絶縁層、５ａ、５ｂ、１０５ａ、１０５ｂ…ゲート電極、７ａ〜７ｂ…第１〜第３のｎ型不純物拡散領域、８…側壁絶縁層、９…カバー絶縁層、１０…第１層間絶縁層、１０ａ…溝、１１・・・第１レジストパターン、１２…下部電極用導電層、１２ａ、１００ａ…下部電極、１３、１００ｂ…強誘電体層、１３ａ・・・キャパシタ誘電体層、１４…上部電極用導電層、１４ａ・、１００ｃ・・上部電極、１５…第１キャパシタ保護絶縁層、１６…第２レジストパターン、１７…第３レジストパターン、１８…第２キャパシタ保護絶縁層、１９…第２層間絶縁層、１９ａ〜１９ｆ…第１〜第６コンタクトホール、２０ａ〜２０ｃ…第１〜第３導電性プラグ、２１…酸化防止絶縁層、２２…第４レジストパターン、２２ａ〜２２ｃ…第１〜第３窓、２３ａ、２３ｃ…上部電極用引き出し配線、２３ｂ…導電性コンタクトパッド、２３ｄ…下部電極用引き出し配線、２４…第３層間絶縁層、２５…保護絶縁層、２６…密着層、２８…導電性プラグ、Ｑ、１００・・・キャパシタ、Ｔ１、Ｔ２、１０７ａ、１０７ｂ…ＭＯＳトランジスタ、１０８…第１絶縁層、１０９…第２絶縁層、１１０…第３絶縁層、１１０ａ〜１１０ｄ…第１〜第４のコンタクトホール、１１１ａ〜１１１ｄ・・・第１〜第４の導電性プラグ、１１２…第４のコンタクトホール、１２０ａ…第１配線、１２０ｂ…導電性パッド、１２０ｃ…第２配線、１２０ｄ・・・第４配線、１２１…第４導電層、１２１ａ…第６のコンタクトホール、１２２…ビット線用導電性プラグ、１２３、ＢＬ…ビット線。
Claims (5)
- 半導体基板と、
前記半導体基板の上方に形成された第１絶縁層と、
前記第１絶縁層上に形成された下部電極と、
前記下部電極上に形成され、該下部電極の一つの側面と実質的に連続した側面を有するキャパシタ誘電体層と、
前記キャパシタ誘電体層上に形成された上部電極と、
前記上部電極、前記キャパシタ誘電体層、前記下部電極、及び前記第１絶縁膜を覆い、前記下部電極と前記キャパシタ誘電体層のそれぞれの前記側面が露出する第１ホールが形成された第２絶縁層と、
前記第１ホール内に形成されて前記下部電極の側面と電気的に接続された下部電極用引き出し配線と、
を有することを特徴とする半導体装置。 - 前記下部電極とキャパシタ誘電体層の平面形状は帯状の矩形であり、前記第１ホールは前記矩形の短辺と重なることを特徴とする請求項１に記載の半導体装置。
- 前記下部電極と前記キャパシタ誘電体層のそれぞれの前記側面は、前記半導体基板の主面と３０°〜８５°の角度をなすことを特徴とする請求項１又は請求項２に記載の半導体装置。
- 半導体基板の上方に第１絶縁層を形成する工程と、
下部電極用導電層、誘電体層、及び上部電極用導電層を前記第１絶縁層上に順に形成する工程と、
前記上部電極用導電層をパターニングして上部電極にする工程と、
前記誘電体層と前記下部電極用導電層とをパターニングすることにより、それぞれの一つの側面同士が実質的に連続するキャパシタ誘電体層と下部電極とを形成する工程と、
前記上部電極、前記キャパシタ誘電体層、及び前記下部電極を覆う第２絶縁層を形成する工程と、
前記下部電極と前記キャパシタ誘電体層のそれぞれの前記側面が露出する第１ホールを前記第２絶縁層に形成する工程と、
前記下部電極の前記側面と電気的に接続される下部電極用引き出し配線を前記第１ホール内に形成する工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記キャパシタ誘電体層と前記下部電極とを形成する工程は、
前記上部電極と前記誘電体層とを覆う第１マスクを形成する工程と、
前記第１マスクで覆われていない部分の前記誘電体層と前記下部電極用導電層とを選択的にエッチングする工程と、
前記第１マスクを除去する工程と、
を有することを特徴とする請求項４に記載の半導体装置の製造方法。
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