JP2004029482A - Pattern formation method - Google Patents
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Abstract
【課題】パターンの疎密に依存せず、設計値に対する線幅精度の良好なパターンを得ることが可能なパターン形成方法を提供する。
【解決手段】基板1の表面層に対して、レジストパターンをマスクに用いたパターンエッチングを施すパターン形成方法において、基板1表面のパターン形成領域を、パターンの形成密度に応じて密な第1領域2aと疎な第2領域2bとに分割する。その後、第1領域2aに対してレジストパターンをマスクに用いたパターンエッチングを施し、これとは別工程で第2領域2bに対してレジストパターンをマスクに用いたパターンエッチングを施す。
【選択図】 図1An object of the present invention is to provide a pattern forming method capable of obtaining a pattern having good line width accuracy with respect to a design value without depending on pattern density.
In a pattern forming method for performing pattern etching on a surface layer of a substrate 1 using a resist pattern as a mask, a pattern forming region on the surface of the substrate 1 is formed in a dense first region according to a pattern formation density. 2a and a sparse second area 2b. Thereafter, pattern etching using the resist pattern as a mask is performed on the first region 2a, and pattern etching using the resist pattern as a mask is performed on the second region 2b in a separate step.
[Selection diagram] Fig. 1
Description
【0001】
【発明の属する技術分野】
本発明はパターン形成方法に関し、特にはパターンの配置状態が疎密を有して形成される露光マスクの作製に適するパターン形成方法に関する。
【0002】
【従来の技術】
半導体装置の製造工程においては、レジストパターンをマスクに用いて基板(半導体基板)表面をパターンエッチングする微細加工プロセスが行われている。また、上記レジストパターン形成の際には、露光マスクを用いたパターン露光が行われており、この露光マスクを作製する際にも、レジストパターンをマスクに用いた基板(マスク基板)表面の微細加工プロセスが行われている。
【0003】
このようなレジストパターンをマスクに用いた微細加工プロセスは、次のような手順で行われている。先ず、基板上にレジスト膜を形成し、このレジスト膜に対してパターン露光(露光マスク作製の場合は描画露光)を行う。その後、レジスト膜の現像処理を行うことで、露光部(または未露光部)のみを除去してレジストパターンを得る。次いで、このレジストパターンをマスクに用いて基板表面のパターンエッチングを行った後、レジストパターンを剥離除去し、さらに基板の洗浄を行うことで微細加工プロセスを終了する。
【0004】
【発明が解決しようとする課題】
ところで、上述した一連の微細加工プロセスによって基板表面に形成されるパターンには、基板表面におけるパターン密度に依存してパターン線幅にばらつきが生じることが知られている。図4は、パターン線幅のパターン密度依存性を示すグラフであり、パターン線幅(縦軸)を設計線幅に対するずれ量で示している。尚、パターンは、スペース状の抜きパターンであり、ポジレジストを用いた場合を例示している。このグラフに示すように、基板上に形成されるパターンは、基板上におけるパターン密度が疎であるほど設計線幅に対して細くなる(−側にシフトする)一方、基板上におけるパターン密度が密であるほど設計線幅に対して太くなる(+側にシフトする)傾向にある。
【0005】
このようなパターン線幅のパターン密度依存性は、現像工程およびエッチング工程において発生するローディング効果や、描画露光の際のかぶり(Fogging Effect)に起因して生じる。ここで、ローディング効果とは、パターン密度によって、各パターン形成部に対しての現像液の供給量やエッチングガスの供給量に差が生じ、現像工程においてはレジストの溶解速度、パターンエッチングにおいてはエッチング速度がパターン密度に依存して変化し、これによってパターン線幅が変化する現象である。このローディング効果は、数百μm〜数cmの範囲で発生する。また、かぶりとは、電子線を用いた描画時に、レジスト膜の界面で電子が反射することにより露光量が変化し、特にパターンが密の部分で線幅が太る現象であり、露光部から数cmの範囲に影響が生じる。
【0006】
近年、半導体装置においては素子構造の微細化が進展しており、上述した微細加工プロセスにおいても露光光の解像限界を越えた微細なパターン形成が要求されている。このため、上述したような線幅ばらつきは、微細化されたパターンに対して、さらに大きな影響を及ぼすようになってきている。
【0007】
特に、露光マスク上の微細なパターンが上述したような線幅ばらつきを有する場合には、この露光マスクを用いた露光によって、線幅精度の良好なパターン露光を行うことができなくなる。これにより、パターン線幅が設計値よりも細く形成された部分を用いた露光部においては、この部分に対応する露光量が不十分となり、基板上に形成されるパターンに断線が発生し易くなる。一方、パターン線幅が設計値よりも太く形成された部分を用いた露光部においては、設計値よりも線幅の太いパターンが形成されるため、パターン間の短絡と言ったような不具合が発生し易くなる。
【0008】
そこで本発明は、パターンの疎密に依存せず、設計線幅に対しての線幅精度の良好なパターンを得ることが可能なパターン形成方法を提供することを目的とする。
【0009】
【課題を解決するための手段】
このような目的を達成するための本発明のパターン形成方法は、基板の表面層に対してレジストパターンをマスクに用いたパターンエッチングを施すパターン形成方法であり、先ず、基板表面のパターン形成領域をパターンの形成密度に応じた複数の領域に分割し、その後、分割された複数の領域のうちパターンの形成密度が同程度の領域毎にパターンエッチングを施すことを特徴としている。また、各パターンエッチングの際には、パターンエッチングを施す領域にパターンを有すると共に他の領域を覆うレジストパターンをマスクに用いることとする。
【0010】
このようなパターン形成方法では、基板表面のパターン形成領域に対し、パターンの形成密度に応じて分割された領域毎にパターンエッチングが施される。このため、各領域のパターンの形成密度の差、すなわちパターンの疎密の影響を受けることなく、各領域に対してパターンエッチングが施されることになり、基板表面の各領域に対して線幅ばらつきの少ないパターン形成が行われることになる。
【0011】
【発明の実施の形態】
以下、本発明のパターン形成方法の実施の形態を図面に基づいて詳細に説明する。ここでは、一例として、半導体装置やマイクロマシーン等の製造に用いられる露光マスクの作製に本発明を適用した実施形態を説明する。
【0012】
先ず、基板表面のパターン形成領域を、パターンの形成密度に応じた複数の領域に分割する。ここでは、図1(2)に示すように、基板1におけるパターン形成領域2の設計データに基づき、このパターン形成領域2を、パターンの形成密度が密な第1領域2aと、この第1領域2aと比較してパターンの形成密度が疎な第2領域2bとに分割する。例えば、ここで形成する露光マスクが、DRAMとLogicとを混載した半導体装置を形成するための露光マスクである場合、DRAMが形成される第1領域2aとLogicが形成される第2領域2bとにパターン形成領域2を分割する。
【0013】
このような分割以外にも、パターンの形成密度に所定値を設定し、この所定値よりもパターンの形成密度が大きい(密である)領域を第1領域2aとし、それ以外の領域を第2領域2bとして分割しても良い。また、パターン形成領域2の分割数は、第1領域2aと第2領域2bとの2段階の領域に限定されず、パターン形成密度の設定幅を狭めた3段階、4段階…であっても良い。さらに、設計レイアウトによっては、第1領域2aや第2領域2bが複数箇所に分割されて設けられる場合もある。
【0014】
以上のようにして、パターン形成領域1を複数の領域2a,2bに分割した後、これらの各領域2a,2bに対して、それぞれ個別に、レジストパターンをマスクに用いたパターンエッチングを施す。
【0015】
この場合、例えば先ず、図1(2)に示すように、基板1表面の1領域(例えば第1領域2a)に対してパターンエッチングを施し、第1領域2aに素子形成用のパターン(図示省略)を形成する。また、このパターンエッチングによって、素子形成用のパターンの他にアライメントパターン3も形成する。このアライメントパターン3は、各領域2a,2bにおける素子形成用のパターン形成に影響のない位置に設けられることとし、例えば、例えば第1領域2aおよび第2領域2b外の基板1上の4辺近くに形成されることとする。ただし、素子形成用のパターン形成に影響のない位置であれば、領域2a,2b内であっても良い。
【0016】
以上のようにして、第1回目のパターンエッチングが終了した後、図1(3)に示すように、基板表面の第2領域2bに対してのみパターンエッチングを施す。このパターンエッチングは、第1回目のパターンエッチングで形成したアライメントパターン3を用いることで、第1領域2aに形成されたパターンに対して位置合わせした状態で行われることとする。尚、アライメントマークを用いた位置合わせの手順については、以降図3を用いて詳細に説明する。
【0017】
そして、パターン形成領域2が、さらに複数段階の領域に分割されている場合には、第2領域2bのパターンエッチングが終了した後、順次他の領域(第3領域、第4領域…)に対してパターンエッチングを施す。これらのパターンエッチングは、アライメントパターン3を用いることで、既に形成されている他領域の素子形成用のパターンに対して位置合わせした状態で行われることとする。
【0018】
以下、図2,図3を参照しつつ、図1(2)および図1(3)に示したパターンエッチングの詳しい手順を説明する。
【0019】
先ず、図2(1)に示すように、露光マスク作製用の基板1として、例えば石英基板1aの表面にクロムからなる遮光膜1bが形成された基板(マスク基板)を用意する。そして、この基板1上にポジ型のレジスト膜5を成膜する。そして、基板1の第1領域2a上のレジスト膜5部分に対して、例えば電子線eを用いて機能パターン形成のための描画露光を行う。この際、パターンの形成部分に電子線を照射する描画露光を行う。また、ここでの図示は省略したが、この描画露光においては、図1(2)を用いて説明したアライメントパターンを形成するための描画も行う。
【0020】
次に、図2(2)に示すように、レジスト膜5に対して現像処理を行い、電子線の照射部が除去されたレジストパターン5aを得る。このレジストパターン5aは、第1領域2a上にスペース状の抜きパターン5bを有し、また領域2a,2bの周辺にアライメントパターン形成用のパターン(図示省略)を有すると共に、第2領域2bを覆う形状に形成される。
【0021】
次いで、図2(3)に示すように、レジストパターン5aをマスクに用いたエッチングにより、基板1の表面層を構成する遮光膜1bに対してパターンエッチングを施す。これにより、第1領域2aの遮光膜1bにスペース状の抜きパターンP1を形成し、またその周辺領域にアライメントパターン(図示省略)を形成する。
【0022】
その後、図2(4)に示すように、レジストパターン5aを剥離除去し、さらに基板1を洗浄して1回目のパターンエッチングを終了させる。
【0023】
以上の後、基板1の第2領域2bに対して、図2(1)〜図2(4)を用いて説明した工程を繰り返し行う。
【0024】
すなわち、先ず、図3(1)に示すように、第1領域2aにパターンP1が形成された基板1上に、ポジ型のレジスト膜7を成膜し、基板1の第2領域2b上のレジスト膜7部分に対してのみ、例えば電子線eを用いた描画露光を行う。そして、この描画露光の際に、上述したアライメントパターンを用いた位置合わせが行われる。ここでは、アライメントパターンを検出することで、第1領域2aに形成されたパターンP1に対して高精度の位置合わせを行いつつ、第2領域2bの所定の位置に対して行が露光が行われるのである。
【0025】
次に、図3(2)に示すように、レジスト膜7に対して現像処理を行い、電子線の照射部が除去されたレジストパターン7aを得る。このレジストパターン7aは、第2領域2b上にスペース状の抜きパターン7bを有すると共に、第1領域2aを覆う形状に形成される。
【0026】
次いで、図3(3)に示すように、レジストパターン7aをマスクに用いたエッチングにより、基板1の表面層を構成する遮光膜1bに対してパターンエッチングを施す。これにより、第2領域2bの遮光膜1b部分に、スペース状の抜きパターンP2を形成する。
【0027】
その後、図4(4)に示すように、レジストパターン7aを剥離除去し、次いで、基板1を洗浄して2回目のパターンエッチングを終了させる。これにより、第1領域2aにパターンP1を有し、第2領域2bにパターンP2を有する露光マスク10を得る。
【0028】
尚、基板1表面のパターン形成領域が、さらに複数段階の領域に分割されている場合には、第2領域2bのパターンエッチングが終了した後、順次他の領域(第3領域、第4領域…)に対して、図3(1)〜図3(4)を用いて説明した工程を繰り返し行うこととする。
【0029】
以上説明した実施形態のパターン形成方法では、パターンの形成密度に応じて分割された領域2a,2b毎にパターンエッチングが施される。このため、各領域2a,2b間のパターンの形成密度差、すなわちパターンの疎密の影響を受けることなく、各領域2a,2bに対してパターンエッチングが施されることになり、基板1表面の各領域2a,2bに対して線幅ばらつきの少ないパターン形成を行うことが可能になる。
【0030】
したがって、パターンの疎密が存在する設計レイアウトであっても、この疎密に依存することなく全領域において設計線幅が高精度に保たれた露光マスク10を得ることが可能になる。この結果、この露光マスク10を用いて、パターンの断線や短絡のない高精度のリソグラフィーを行うことが可能になる。また、露光マスクの歩留まりの向上を図ることも可能になる。
【0031】
尚、上述した実施形態においては、ポジ型レジストを用いてスペース状の抜きパターンを形成する場合を説明したが、これに限定されることはない。
【0032】
例えば、ネガ型レジストを用いてスペース状の抜きパターンを形成する場合には、図2(1)および図3(1)を用いて説明した描画露光の際に、パターン形成部分を除いたそれ以外の部分全てに対して、電子線e等の露光光を照射する以外は、上述したパターン形成の手順と同様に行われる。
【0033】
さらに、ポジ型レジストを用いて凸状の残しパターンを形成する場合には、図2(1)を用いて説明した描画露光の際には、パターン形成部分を除いた第1領域2a部分のみに対して電子線e等の露光光を照射し、図3(1)を用いて説明した描画露光の際には、パターン形成部分を除いた第2領域2b部分のみに対して電子線e等の露光光を照射しする以外は、上述したパターン形成の手順と同様に行われる。
【0034】
そして、ネガ型レジストを用いて凸状の残しパターンを形成する場合には、図2(1)を用いて説明した描画露光の際には、第1領域2aのパターン形成部分と第2領域2bの全領域とに対して電子線e等の露光光を照射し、図3(1)を用いて説明した描画露光の際には、第2領域2bのパターン形成部分と第1領域2aの全領域とに対して電子線e等の露光光を照射しする以外は、上述したパターン形成の手順と同様に行われる。
【0035】
また、上述した実施形態においては、石英基板1a上にクロムからなる遮光膜1bのパターンを設けた露光マスク10、いわゆるバイナリーマスクの作製に本発明を適用した実施形態を説明した。しかし、本発明はこれに限定されることはなく、レベンソン型の位相シフトマスク、ハーフトーン型の位相シフトマスク、さらにはステンシルマスクやその他のパターンを露光マスクの作製にも適用可能であり、同様の効果を得ることができる。特に、レベンソン型の位相マスクの作製に本発明を適用した場合、パターンの疎密による石英基板のエッチング深さのばらつきを抑制することが可能になるため、全領域においての位相シフト量を均一化することができる。ただし、レベンソン型の位相シフトマスクを作製する場合には、各領域1a,2bに対して、それぞれ位相をシフトさせるための深さの異なる2回ずつのパターンエッチングが行われることになる。
【0036】
また、本発明は、露光マスク作製のためのパターン形成に限定されることはなく、シリコン基板上にパターン形成する場合にも同様に適用可能であり、同様の効果を得ることができる。
【0037】
【発明の効果】
以上説明したように、パターンの形成密度に応じて分割された領域毎にパターンエッチングを施す構成としたことで、パターンの疎密による線幅ばらつきを抑えたパターン形成を行うことができる。したがって、パターンの疎密に依存することなく、全領域において設計線幅が高精度に保たれたパターンを形成することが可能になる。この結果、特にこのパターン形成方法を適用して得られた露光マスクを用いたリソグラフィーを行うことで、パターンの断線や短絡を引き起こすことなく、微細なパターン形成を行うことが可能になる。
【図面の簡単な説明】
【図1】実施形態のパターン形成方法を示す工程図である。
【図2】実施形態のパターン形成方法の詳細を示す断面工程図(その1)である。
【図3】実施形態のパターン形成方法の詳細を示す断面工程図(その2)である。
【図4】パターンの線幅ばらつきのパターン形成密度依存性を示す図である。
【符号の説明】
1…基板(マスク基板)、1a…石英基板、1b…遮光膜、2…パターン形成領域、2a…第1領域(DRAM領域)、2b…第2領域(Logic領域)、5a,7bレジストパターン、P1,P2…パターン[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a pattern forming method, and more particularly, to a pattern forming method suitable for manufacturing an exposure mask in which patterns are arranged with sparse and dense states.
[0002]
[Prior art]
2. Description of the Related Art In a manufacturing process of a semiconductor device, a microfabrication process for pattern-etching a substrate (semiconductor substrate) surface using a resist pattern as a mask is performed. Further, when the resist pattern is formed, pattern exposure using an exposure mask is performed, and when producing the exposure mask, fine processing of the surface of the substrate (mask substrate) using the resist pattern as a mask is also performed. A process is taking place.
[0003]
A microfabrication process using such a resist pattern as a mask is performed in the following procedure. First, a resist film is formed on a substrate, and pattern exposure (drawing exposure in the case of manufacturing an exposure mask) is performed on the resist film. After that, by performing a developing process on the resist film, only the exposed portions (or unexposed portions) are removed to obtain a resist pattern. Next, after performing the pattern etching of the substrate surface using this resist pattern as a mask, the resist pattern is peeled off, and the substrate is washed to complete the fine processing process.
[0004]
[Problems to be solved by the invention]
By the way, it is known that a pattern formed on a substrate surface by the above-described series of microfabrication processes varies in pattern line width depending on a pattern density on the substrate surface. FIG. 4 is a graph showing the pattern density dependence of the pattern line width, in which the pattern line width (vertical axis) is indicated by the amount of deviation from the design line width. Note that the pattern is a space-shaped punched pattern, and illustrates a case where a positive resist is used. As shown in this graph, the pattern formed on the substrate becomes thinner (shifts to the negative side) with respect to the design line width as the pattern density on the substrate becomes lower, while the pattern density on the substrate becomes denser. , There is a tendency that the width becomes larger (shifts to the + side) with respect to the design line width.
[0005]
The pattern density dependence of the pattern line width occurs due to a loading effect generated in a developing process and an etching process and a fogging (Fogging Effect) at the time of drawing exposure. Here, the loading effect means that the supply amount of the developing solution and the supply amount of the etching gas to each pattern forming portion differ depending on the pattern density, the dissolution rate of the resist in the developing process, and the etching in the pattern etching. This is a phenomenon in which the speed changes depending on the pattern density, thereby changing the pattern line width. This loading effect occurs in the range of several hundred μm to several cm. In addition, fogging is a phenomenon in which, at the time of writing using an electron beam, the amount of exposure changes due to the reflection of electrons at the interface of the resist film, and the line width increases particularly in a dense pattern area. The effect is in the range of cm.
[0006]
In recent years, the element structure of a semiconductor device has been miniaturized, and a fine pattern formation exceeding the resolution limit of exposure light has been required in the above-described fine processing process. For this reason, the line width variation as described above has an even greater effect on miniaturized patterns.
[0007]
In particular, when the fine pattern on the exposure mask has the line width variation as described above, exposure using this exposure mask makes it impossible to perform pattern exposure with good line width accuracy. As a result, in an exposed portion using a portion where the pattern line width is formed smaller than the design value, the exposure amount corresponding to this portion becomes insufficient, and the pattern formed on the substrate is likely to be disconnected. . On the other hand, in an exposed portion using a portion where the pattern line width is formed larger than the design value, a pattern having a line width larger than the design value is formed, so that a problem such as a short circuit between the patterns occurs. Easier to do.
[0008]
Therefore, an object of the present invention is to provide a pattern forming method capable of obtaining a pattern with good line width accuracy with respect to a design line width without depending on pattern density.
[0009]
[Means for Solving the Problems]
The pattern forming method of the present invention for achieving the above object is a pattern forming method of performing pattern etching on a surface layer of a substrate using a resist pattern as a mask. The method is characterized in that the pattern is divided into a plurality of regions corresponding to the pattern formation density, and thereafter, pattern etching is performed on each of the plurality of divided regions having the same pattern formation density. In each pattern etching, a resist pattern having a pattern in a region to be subjected to pattern etching and covering another region is used as a mask.
[0010]
In such a pattern formation method, pattern etching is performed on a pattern formation region on the substrate surface for each region divided according to the pattern formation density. For this reason, pattern etching is performed on each region without being affected by the difference in pattern formation density of each region, that is, the pattern density, and line width variation is performed on each region of the substrate surface. Thus, pattern formation with less noise is performed.
[0011]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the pattern forming method of the present invention will be described in detail with reference to the drawings. Here, as an example, an embodiment in which the present invention is applied to manufacture of an exposure mask used for manufacturing a semiconductor device, a micro machine, or the like will be described.
[0012]
First, the pattern formation region on the substrate surface is divided into a plurality of regions according to the pattern formation density. Here, as shown in FIG. 1 (2), based on the design data of the
[0013]
In addition to such division, a predetermined value is set for the pattern formation density, a region where the pattern formation density is higher (dense) than this predetermined value is defined as the
[0014]
As described above, after the
[0015]
In this case, for example, as shown in FIG. 1B, pattern etching is first performed on one region (for example, the
[0016]
After the first pattern etching is completed as described above, pattern etching is performed only on the
[0017]
When the
[0018]
Hereinafter, the detailed procedure of the pattern etching shown in FIGS. 1 (2) and 1 (3) will be described with reference to FIGS.
[0019]
First, as shown in FIG. 2A, a substrate (mask substrate) having a light-shielding
[0020]
Next, as shown in FIG. 2B, the resist
[0021]
Next, as shown in FIG. 2C, pattern etching is performed on the
[0022]
Thereafter, as shown in FIG. 2D, the resist
[0023]
After the above, the steps described with reference to FIGS. 2A to 2D are repeatedly performed on the
[0024]
That is, first, as shown in FIG. 3A, a positive resist film 7 is formed on the
[0025]
Next, as shown in FIG. 3 (2), the resist film 7 is subjected to a developing process to obtain a resist pattern 7a from which an electron beam irradiation portion has been removed. The resist pattern 7a has a space-shaped
[0026]
Next, as shown in FIG. 3C, pattern etching is performed on the
[0027]
Thereafter, as shown in FIG. 4D, the resist pattern 7a is peeled off, and then the
[0028]
If the pattern formation region on the surface of the
[0029]
In the pattern forming method of the embodiment described above, pattern etching is performed for each of the
[0030]
Therefore, even in a design layout in which pattern density exists, it is possible to obtain the
[0031]
Note that, in the above-described embodiment, the case where a space-shaped cutout pattern is formed using a positive resist has been described, but the present invention is not limited to this.
[0032]
For example, in the case of forming a space-shaped punched pattern using a negative resist, the drawing exposure described with reference to FIGS. Is performed in the same manner as the above-described pattern forming procedure, except that exposure light such as an electron beam e is applied to all the portions.
[0033]
Further, when a convex residual pattern is formed by using a positive resist, only the
[0034]
In the case where a convex residual pattern is formed using a negative resist, the pattern forming portion of the
[0035]
Further, in the above-described embodiment, the embodiment in which the present invention is applied to the production of the
[0036]
In addition, the present invention is not limited to pattern formation for manufacturing an exposure mask, but is similarly applicable to a case where a pattern is formed on a silicon substrate, and similar effects can be obtained.
[0037]
【The invention's effect】
As described above, by adopting a configuration in which pattern etching is performed for each of the regions divided according to the pattern formation density, it is possible to form a pattern in which line width variation due to pattern density is suppressed. Therefore, it is possible to form a pattern in which the design line width is maintained with high accuracy in all regions without depending on the density of the pattern. As a result, in particular, by performing lithography using an exposure mask obtained by applying this pattern forming method, a fine pattern can be formed without causing disconnection or short circuit of the pattern.
[Brief description of the drawings]
FIG. 1 is a process chart showing a pattern forming method according to an embodiment.
FIG. 2 is a sectional process view (1) showing details of a pattern forming method of the embodiment.
FIG. 3 is a sectional process view (part 2) showing details of the pattern forming method of the embodiment;
FIG. 4 is a diagram showing a pattern formation density dependency of a line width variation of a pattern.
[Explanation of symbols]
DESCRIPTION OF
Claims (3)
基板表面のパターン形成領域を、パターンの形成密度に応じた複数の領域に分割する工程と、
分割された複数の領域のうち、パターンの形成密度が同程度の領域毎にパターンエッチングを施す
ことを特徴とするパターン形成方法。In a pattern forming method of performing pattern etching using a resist pattern as a mask on a surface layer of a substrate,
Dividing the pattern formation region on the substrate surface into a plurality of regions according to the pattern formation density;
A pattern forming method, characterized in that pattern etching is performed for each of regions having a similar pattern formation density among a plurality of divided regions.
前記各パターンエッチングの際には、パターンエッチングを施す領域にパターンを有すると共に他の領域を覆うレジストパターンをマスクに用いる
ことを特徴とするパターン形成方法。The pattern forming method according to claim 1,
A pattern forming method, wherein a pattern in an area to be subjected to pattern etching and a resist pattern covering another area are used as a mask at the time of each pattern etching.
前記基板はパターン露光に用いるためのマスク基板である
ことを特徴とするパターン形成方法。The pattern forming method according to claim 1,
A pattern forming method, wherein the substrate is a mask substrate used for pattern exposure.
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| Country | Link |
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| JP (1) | JP2004029482A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006310376A (en) * | 2005-04-26 | 2006-11-09 | Renesas Technology Corp | Method of manufacturing semiconductor integrated circuit device |
| JP2007258419A (en) * | 2006-03-23 | 2007-10-04 | Toppan Printing Co Ltd | Method for producing imprint mold |
| JP2012074755A (en) * | 2012-01-20 | 2012-04-12 | Renesas Electronics Corp | Semiconductor device manufacturing method and mask |
| US10615042B2 (en) | 2017-05-12 | 2020-04-07 | Canon Kabushiki Kaisha | Method of manufacturing semiconductor apparatus |
-
2002
- 2002-06-27 JP JP2002187072A patent/JP2004029482A/en active Pending
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