【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特に、電源用のボンディングパッドを有する半導体装置に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
半導体装置の製造では、単結晶シリコン等のウェハに設けられた複数の素子形成領域に、半導体素子或いは配線パターンを一括形成して所定の回路を構成し、隣接する素子形成領域間のスクライビング領域にてウェハを切断して、夫々の素子形成領域を個々の半導体チップとして分離するダイシングを行い、こうして分離された個々の半導体チップに、例えばベース基板或いはリードフレームに固定するダイボンディング及び半導体チップとリードフレームのリードとを接続するワイヤボンディング等の実装が行なわれる。
【０００３】
このワイヤボンディングを行なうために、半導体チップの周縁部には、最上層の配線の端部に形成した電極を部分的に露出させたボンディングパッドを配置してあり、このボンディングパッドがボンディングワイヤによって前記リードと接続され、半導体装置の実装状態では電源用の前記リードが外部の電源回路と接続されることになる。
【０００４】
電源用のリードから供給される電源は、ボンディングワイヤを介してボンディングパッドに加えられ、このボンディングパッドに接続された電源セルから内部配線によって、コア部分の回路或いは入出力バッファに電源が供給されている。前記電源セルには、サージ・ノイズ等のフィルタ或いは電圧の昇圧・降圧回路等が形成されている。
【０００５】
こうした半導体チップでは、微細化の進展に伴う高集積化により、半導体チップ面積に対して搭載する回路規模が拡大して、例えばロジック回路ではゲート数の増加が進められており、こうした回路規模の拡大によって、より多くの内部回路或いはＩ／Ｏバッファに充分な電流を供給するために、半導体チップにはより多くの電源用ボンディングパッドが必要となる。加えて、前記内部回路の動作周波数が高速化しており、高速化したコア部分の回路或いは入出力バッファが安定した動作をするために充分な電流を供給する必要がある。
【０００６】
このため充分な電源容量を確保するために、図１に示すように、半導体チップ１の周縁部に並設されたボンディングパッド２とリード３とをボンディングワイヤ４によって接続する際に、隣接させて配置した同種の電源セル５のボンディングパッド２を、同一のリード３に接続するダブルボンディングによって電源セル５を並列接続して電流容量を増加させることがある。
【０００７】
【発明が解決しようとする課題】
このようなダブルボンディングによって半導体チップに必要となるボンディングパッドの数が増加し、前記ボンディングパッドの増加に加えて必要となるボンディングパッドの数が更に増加することになる。
【０００８】
こうした多くのボンディングパッドを配置するために、配置されるボンディングパッドの数によって、半導体チップではボンディングパッドを配置するために一定の外周長が必要となる。この半導体チップの外周長の制限によって、コアの回路部分を縮小しても半導体チップのサイズを縮小することができない場合も少なくない。
【０００９】
このよう制限によってチップサイズの縮小が進まない場合には、ウェハからの同時取得数が増加しないために、個々の半導体装置のコスト削減を図ることが難しくなってしまう。
【００１０】
本発明の課題は、これらの問題点を解決し、ボンディングパットの数の削減によってチップサイズを縮小することが可能な技術を提供することにある。
本発明の前記ならびにその他の課題と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
【００１１】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
絶縁膜に開口を設けて配線の電極部分を露出させたボンディングパッドが設けられている半導体装置において、単一の電極部分に複数の開口が設けられ、夫々の開口にボンディングワイヤを接続する。そして、前記夫々の開口にボンディングワイヤが接続された複数のボンディングワイヤが同一のリード、或いは隣接して配置される複数のリードに夫々接続する。
【００１２】
また、絶縁膜に開口を設けて配線の電極部分を露出させたボンディングパッドが設けられている半導体装置において、単一の前記開口に複数のボンディングワイヤを接続し、接続した複数のボンディングワイヤを隣接して配置される複数のリードに夫々接続する。
【００１３】
上述した本発明によれば、電源セルは、通常の電源セルが２つ配置される領域に拡大して配置してあるので、電源セル間の領域も電源セルとして利用することができる。このため、同等の占有面積で電源容量をより増加させることが可能になり半導体チップ全体で必要となる電源セルの数を減少させることが可能になるので、ボンディングパッドの数を減少させることによって、ボンディングパッドの配置に必要となる半導体チップの外周長を縮小し、半導体チップのチップサイズを縮小することが可能となる。
【００１４】
以下、本発明の実施の形態を説明する。
なお、実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００１５】
【発明の実施の形態】
（実施の形態１）
図２は、本発明の一実施の形態である半導体装置の要部を示す部分平面図である。本実施の形態の半導体装置では、半導体チップ１の周縁部に並設されたボンディングパッド２と半導体装置の外部端子となるリード３とがボンディングワイヤ４によって接続されている。
【００１６】
ボンディングパッド２は、半導体チップ１の主面を覆う保護絶縁膜に開口を設けて最上層の配線の端部に形成した電極６を部分的に露出させてあり、半導体装置の実装状態では電源用のリード３が外部の電源回路と接続され、ボンディングワイヤ４及びリード３を介して外部の電源回路が電源用のボンディングパッド２と接続されている。
【００１７】
半導体チップ１ではボンディングパッド２に加えられた電源が、サージ或いはノイズを除去するフィルタ、電圧の昇圧・降圧回路等の形成された電源セル５を介して内部の電源配線に接続されて内部回路或いはＩ／Ｏバッファに供給されている。
【００１８】
このボンディングパッド２に関して、本実施の形態では、単一の電極６の保護絶縁膜に２つの開口を設けて２つのボンディングパッド２を形成し、夫々の開口にボンディングワイヤ４の一端を接続し、接続した複数のボンディングワイヤ４の他端を同一のリード３に接続してある。こうして抵抗値の高いボンディングワイヤ４を二重化することにより、ボンディングワイヤ４と電源セル５との間を低抵抗化することができる。
【００１９】
２つのボンディングパッド２が設けられた単一の電極６は単一の電源セル５に接続されており、この単一の電源セル５は、通常の電源セルが２つ配置される領域に拡大して配置してあるので、通常の電源セルよりも電流容量を増加させることができる。
【００２０】
また、従来のダブルボンディングによって隣接させて配置した電源セルを並列接続して電流容量を増加させる場合と比較して、本実施の形態では電源セル間の領域も電源セル５として利用することができるので、同等の占有面積で電源容量をより増加させることが可能になる。
【００２１】
こうした電源セル５ごとの電源容量の増加により半導体チップ１全体で必要となる電源セル５の数を減少させることが可能になり、ボンディングパッド２の数を減少させることによって、ボンディングパッド２の配置に必要となる半導体チップの外周長を縮小し、半導体チップ１のチップサイズを縮小することが可能となる。
【００２２】
また、本実施の形態では、リード３の数に余裕がある場合には、図３に示すように、夫々のボンディングパッド２に接続した複数のボンディングワイヤ４を、隣接して配置された複数のリード３に夫々個別に接続する構成として、リード３部分をより低抵抗化することができる。
【００２３】
（実施の形態２）
半導体装置では、半導体装置の外形を小型化するためにリード及びボンディングワイヤの微細化が進められており、このためリード及びボンディングワイヤが高抵抗化している。本実施の形態は
本実施の形態の半導体装置では、図４に示すように、単一のボンディングパッド２に複数のボンディングワイヤ４の一端を接続し、接続した複数のボンディングワイヤ４の他端を隣接して配置された複数のリード３に夫々接続している。
【００２４】
高抵抗のリード３とボンディングワイヤ４とを二重化することで、リード３とボンディングパッド２との間のリード３部分及びボンディングワイヤ４部分を低抵抗化することができる。
【００２５】
従来は、複数のリード３及びボンディングワイヤ４がそれぞれ別のボンディングパッドに接続されていたが、本実施の形態では単一のボンディングパッド２に接続して、ボンディングパッド２の数を減少させることによって、ボンディングパッド２の配置に必要となる半導体チップの外周長を縮小し、半導体チップ１のチップサイズを縮小することが可能となる。
【００２６】
以上、本発明を、前記実施の形態に基づき具体的に説明したが、本発明は、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【００２７】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
（１）本発明によれば、電源セルは、通常の電源セルが２つ配置される領域に拡大して配置してあるので、通常の電源セルよりも電流容量を増加させることができる。
（２）本発明によれば、上記効果（１）により、電源セル間の領域も電源セルとして利用することができるので、同等の占有面積で電源容量をより増加させることが可能になるという効果がある。
（３）本発明によれば、上記効果（２）により、電源セルごとの電源容量の増加により半導体チップ全体で必要となる電源セルの数を減少させることが可能になり、ボンディングパッドの数を減少させることによって、ボンディングパッドの配置に必要となる半導体チップの外周長を縮小し、半導体チップのチップサイズを縮小することが可能となるという効果がある。
【図面の簡単な説明】
【図１】従来の半導体装置の要部を示す部分平面図である。
【図２】本発明の一実施の形態である半導体装置の要部を示す部分平面図である。
【図３】本発明の一実施の形態である半導体装置の要部を示す部分平面図である。
【図４】本発明の他の実施の形態である半導体装置の要部を示す部分平面図である。
【符号の説明】
１…半導体チップ、２…ボンディングパッド、３…リード、４…ボンディングワイヤ、５…電源セル、６…電極。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device, and more particularly to a technique effective when applied to a semiconductor device having a bonding pad for power supply.
[0002]
[Prior art]
In the manufacture of semiconductor devices, semiconductor elements or wiring patterns are collectively formed in a plurality of element formation regions provided on a wafer such as single crystal silicon to form a predetermined circuit, and a scribing region between adjacent element formation regions is formed. Then, the wafer is cut and dicing is performed to separate the respective element formation regions as individual semiconductor chips, and die bonding and semiconductor chips and leads that are fixed to, for example, a base substrate or a lead frame are separated into the individual semiconductor chips thus separated. Mounting such as wire bonding for connecting the lead of the frame is performed.
[0003]
In order to perform this wire bonding, a bonding pad in which an electrode formed at an end portion of the uppermost wiring is partially exposed is arranged on the peripheral portion of the semiconductor chip, and this bonding pad is formed by a bonding wire. When the semiconductor device is mounted, the lead for power supply is connected to an external power supply circuit.
[0004]
The power supplied from the power lead is applied to the bonding pad via the bonding wire, and the power is supplied to the circuit of the core part or the input / output buffer by the internal wiring from the power cell connected to the bonding pad. Yes. In the power cell, a filter for surge and noise, a voltage step-up / step-down circuit, and the like are formed.
[0005]
In such a semiconductor chip, due to the high integration accompanying the progress of miniaturization, the circuit scale mounted on the semiconductor chip area has increased. For example, in the logic circuit, the number of gates has been increased. Therefore, in order to supply a sufficient current to a larger number of internal circuits or I / O buffers, a larger number of power supply bonding pads are required in the semiconductor chip. In addition, the operating frequency of the internal circuit is increased, and it is necessary to supply a sufficient current for the stable operation of the core circuit or the input / output buffer.
[0006]
For this reason, in order to secure a sufficient power capacity, as shown in FIG. 1, when the bonding pads 2 and the leads 3 arranged in parallel on the peripheral edge of the semiconductor chip 1 are connected by the bonding wires 4, they are adjacent to each other. In some cases, the bonding pads 2 of the same type of power cells 5 arranged are connected in parallel to the power cells 5 by double bonding to connect the same leads 3 to increase the current capacity.
[0007]
[Problems to be solved by the invention]
Such double bonding increases the number of bonding pads required for the semiconductor chip, and further increases the number of bonding pads required in addition to the increase in bonding pads.
[0008]
In order to arrange such a large number of bonding pads, the semiconductor chip requires a certain outer peripheral length in order to arrange the bonding pads depending on the number of bonding pads to be arranged. Due to the limitation on the outer peripheral length of the semiconductor chip, there are many cases where the size of the semiconductor chip cannot be reduced even if the circuit portion of the core is reduced.
[0009]
If the chip size is not reduced due to such a limitation, the number of simultaneous acquisitions from the wafer does not increase, and it becomes difficult to reduce the cost of each semiconductor device.
[0010]
An object of the present invention is to provide a technique capable of solving these problems and reducing the chip size by reducing the number of bonding pads.
The above and other problems and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.
[0011]
[Means for Solving the Problems]
Of the inventions disclosed in this application, the outline of typical ones will be briefly described as follows.
In a semiconductor device in which an opening is provided in an insulating film and a bonding pad in which an electrode portion of a wiring is exposed is provided, a plurality of openings are provided in a single electrode portion, and a bonding wire is connected to each opening. A plurality of bonding wires having bonding wires connected to the respective openings are connected to the same lead or a plurality of adjacent leads.
[0012]
Further, in a semiconductor device provided with a bonding pad in which an opening is provided in an insulating film to expose an electrode portion of a wiring, a plurality of bonding wires are connected to the single opening, and the connected bonding wires are adjacent to each other. Are connected to a plurality of leads arranged respectively.
[0013]
According to the present invention described above, the power cells are arranged in an enlarged manner in a region where two normal power cells are arranged, so that the region between the power cells can also be used as a power cell. For this reason, it becomes possible to further increase the power supply capacity with an equivalent occupation area and to reduce the number of power cells required in the entire semiconductor chip, so by reducing the number of bonding pads, It is possible to reduce the outer peripheral length of the semiconductor chip necessary for the arrangement of the bonding pads and reduce the chip size of the semiconductor chip.
[0014]
Embodiments of the present invention will be described below.
Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiment, and the repetitive description thereof will be omitted.
[0015]
DETAILED DESCRIPTION OF THE INVENTION
(Embodiment 1)
FIG. 2 is a partial plan view showing the main part of the semiconductor device according to one embodiment of the present invention. In the semiconductor device of the present embodiment, bonding pads 2 arranged in parallel at the peripheral edge of the semiconductor chip 1 and leads 3 serving as external terminals of the semiconductor device are connected by bonding wires 4.
[0016]
The bonding pad 2 is provided with an opening in a protective insulating film covering the main surface of the semiconductor chip 1 and partially exposes the electrode 6 formed at the end of the uppermost wiring. In the mounted state of the semiconductor device, the bonding pad 2 The lead 3 is connected to an external power supply circuit, and the external power supply circuit is connected to the power supply bonding pad 2 via the bonding wire 4 and the lead 3.
[0017]
In the semiconductor chip 1, a power source applied to the bonding pad 2 is connected to an internal power source wiring via a power source cell 5 formed with a filter for removing surge or noise, a voltage boosting / stepping down circuit, etc. It is supplied to the I / O buffer.
[0018]
With respect to the bonding pad 2, in this embodiment, two openings are formed in the protective insulating film of the single electrode 6 to form two bonding pads 2, and one end of the bonding wire 4 is connected to each opening, The other ends of the plurality of connected bonding wires 4 are connected to the same lead 3. Thus, by duplicating the bonding wire 4 having a high resistance value, the resistance between the bonding wire 4 and the power supply cell 5 can be reduced.
[0019]
A single electrode 6 provided with two bonding pads 2 is connected to a single power cell 5, and this single power cell 5 expands into an area where two normal power cells are arranged. Therefore, the current capacity can be increased as compared with a normal power cell.
[0020]
Further, in the present embodiment, the region between the power cells can also be used as the power cell 5 as compared with the case where the power cells arranged adjacently by the conventional double bonding are connected in parallel to increase the current capacity. Therefore, it is possible to further increase the power supply capacity with an equivalent occupation area.
[0021]
By increasing the power capacity of each power cell 5 as described above, the number of power cells 5 required for the entire semiconductor chip 1 can be reduced. By reducing the number of bonding pads 2, the bonding pads 2 can be arranged. It becomes possible to reduce the outer peripheral length of the required semiconductor chip and reduce the chip size of the semiconductor chip 1.
[0022]
Further, in this embodiment, when there is a margin in the number of leads 3, as shown in FIG. 3, a plurality of bonding wires 4 connected to the respective bonding pads 2 are arranged adjacent to each other. As a configuration in which the lead 3 is individually connected, the resistance of the lead 3 portion can be further reduced.
[0023]
(Embodiment 2)
In semiconductor devices, the miniaturization of leads and bonding wires has been promoted in order to reduce the size of the semiconductor device, and as a result, the resistance of the leads and bonding wires has increased. In the semiconductor device of the present embodiment, as shown in FIG. 4, one end of a plurality of bonding wires 4 is connected to a single bonding pad 2 and the other end of the connected plurality of bonding wires 4 is connected to the semiconductor device of this embodiment. The plurality of leads 3 arranged adjacent to each other are connected to each other.
[0024]
By duplicating the high-resistance lead 3 and the bonding wire 4, the resistance of the lead 3 portion and the bonding wire 4 portion between the lead 3 and the bonding pad 2 can be reduced.
[0025]
Conventionally, a plurality of leads 3 and bonding wires 4 are connected to different bonding pads, but in this embodiment, the number of bonding pads 2 is reduced by connecting to a single bonding pad 2. Thus, it becomes possible to reduce the outer peripheral length of the semiconductor chip necessary for the arrangement of the bonding pads 2 and to reduce the chip size of the semiconductor chip 1.
[0026]
The present invention has been specifically described above based on the above embodiment. However, the present invention is not limited to the above embodiment, and various modifications can be made without departing from the scope of the invention. It is.
[0027]
【The invention's effect】
The effects obtained by the representative ones of the inventions disclosed in the present application will be briefly described as follows.
(1) According to the present invention, the power cell is enlarged and disposed in a region where two normal power cells are disposed, so that the current capacity can be increased as compared with the normal power cell.
(2) According to the present invention, due to the effect (1), the region between the power cells can also be used as a power cell, so that the power capacity can be further increased with an equivalent occupied area. There is.
(3) According to the present invention, the above effect (2) makes it possible to reduce the number of power cells required in the entire semiconductor chip by increasing the power capacity of each power cell, and to reduce the number of bonding pads. By reducing it, there is an effect that it is possible to reduce the outer peripheral length of the semiconductor chip necessary for the arrangement of the bonding pads and to reduce the chip size of the semiconductor chip.
[Brief description of the drawings]
FIG. 1 is a partial plan view showing a main part of a conventional semiconductor device.
FIG. 2 is a partial plan view showing a main part of a semiconductor device according to an embodiment of the present invention.
FIG. 3 is a partial plan view showing a main part of a semiconductor device according to an embodiment of the present invention.
FIG. 4 is a partial plan view showing a main part of a semiconductor device according to another embodiment of the present invention.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... Semiconductor chip, 2 ... Bonding pad, 3 ... Lead, 4 ... Bonding wire, 5 ... Power supply cell, 6 ... Electrode.