JP2004012279A - パルス間隔測定回路 - Google Patents
パルス間隔測定回路 Download PDFInfo
- Publication number
- JP2004012279A JP2004012279A JP2002165618A JP2002165618A JP2004012279A JP 2004012279 A JP2004012279 A JP 2004012279A JP 2002165618 A JP2002165618 A JP 2002165618A JP 2002165618 A JP2002165618 A JP 2002165618A JP 2004012279 A JP2004012279 A JP 2004012279A
- Authority
- JP
- Japan
- Prior art keywords
- logic
- signal
- pulse
- initial
- logic signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Images
Landscapes
- Measurement Of Radiation (AREA)
- Manipulation Of Pulses (AREA)
Abstract
【課題】従来、高精度の同期回路が必要であるという課題があった。
【解決手段】クロック回路５と、初期、次期パルス入力を初期、次期ロジック信号に変換する初期、次期パルス用Ｄ−Ｆ／Ｆ１、２と、前記初期、次期ロジック信号、クロック信号がロジックＨのときにはクロック数を計数するカウンタ７と、初期、次期ロジック信号をクロック信号の周期を等分した遅延分だけ順次遅延させる初期、次期パルス用遅延回路１０、１１と、前記遅延した初期、次期ロジック信号をラッチする初期、次期ロジック信号ラッチ用Ｄ−Ｆ／Ｆ１６、１７と、前記カウンタの計数値と前記初期ロジック信号ラッチの出力を加算する加算器２４と、前記加算器の出力から前記次期ロジック信号ラッチの出力を減じてパルス間隔を演算する減算器２５とを備えた。
【効果】クロック信号の周期以下の周期でパルス間隔を高い精度で計測できる。
【選択図】 図１
【解決手段】クロック回路５と、初期、次期パルス入力を初期、次期ロジック信号に変換する初期、次期パルス用Ｄ−Ｆ／Ｆ１、２と、前記初期、次期ロジック信号、クロック信号がロジックＨのときにはクロック数を計数するカウンタ７と、初期、次期ロジック信号をクロック信号の周期を等分した遅延分だけ順次遅延させる初期、次期パルス用遅延回路１０、１１と、前記遅延した初期、次期ロジック信号をラッチする初期、次期ロジック信号ラッチ用Ｄ−Ｆ／Ｆ１６、１７と、前記カウンタの計数値と前記初期ロジック信号ラッチの出力を加算する加算器２４と、前記加算器の出力から前記次期ロジック信号ラッチの出力を減じてパルス間隔を演算する減算器２５とを備えた。
【効果】クロック信号の周期以下の周期でパルス間隔を高い精度で計測できる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
この発明は、例えば、光ファイバに放射線が入射したときに発するパルス信号の光ファイバ両端の時間差を求めることで放射線入射位置を測定する放射線計測装置のパルス間隔測定回路に関するものである。
【０００２】
【従来の技術】
従来のパルス間隔測定回路について図面を参照しながら説明する。図１３、及び図１４は、例えば特開平４−２４４９７１号公報に示された従来のパルス間隔測定回路の構成を示す図、及びその動作を示すタイミングチャートである。
【０００３】
図１３において、９１はタイミングコントローラ、９２はタイミングコントローラ９１のスタートパルスイネーブル、プリセット（ＰＲＳＴ）及びリセット（ＲＳＴ）信号を反転するインバータ、９３は被測定パルス入力とスタートパルスイネーブルによりプリセット信号を発生するＡＮＤゲート、９４は被測定パルス間隔をクロック（ＣＫ）入力でカウンタアップするカウンタ、９５はカウンタ９４の初期値を設定する初期値発生器、９６、９８、９１０、９１２はクロック（ＣＫ）と遅延した被測定パルスの位相検出を行う位相メモリ回路、９７、９９、９１１はクロック（ＣＫ）の周期Ｔを等分した遅延増分だけ順次遅延させる遅延素子である。
【０００４】
また、同図において、９１３はカウンタ９４の計数値を格納する第一のレジスタ、９１４、９１５、９１６は隣接する２つの位相メモリ回路間の論理出力値の変化点を検出するＥ−ＯＲゲート、９１７は論理出力値の変化点が検出できなかった場合の処理としての３入力ＮＯＲゲート、９１８は変化点に対応する遅延時間を発生する固定値発生器、９１９はレジスタ９１３の計数値と固定値発生器９１８の遅延時間を加算する加算器、９２０は最も遅延した被測定パルスにより起動され、ストローブ信号（ＳＴＢ）を発生するストローブジェネレータ、９２１は加算器９１９の加算値をストローブ信号（ＳＴＢ）によりラッチする第２のレジスタ、９２２は位相メモリ回路９６、９８、９１０、９１２のリセット信号（ＲＳＴ）を発生するＯＲゲートである。
【０００５】
さらに、同図において、９６１、９８１、９１０１、９１２１は被測定パルス入力をタイミングコントローラ９１のスタートパルスイネーブル、プリセット（ＰＲＳＴ）及びリセット（ＲＳＴ）信号で位相メモリ回路に入力するＡＮＤゲート、９６２、９８２、９１０２、９１２２は被測定パルスをラッチするＲＳ−Ｆ／Ｆ、９６３、９８３、９１０３、９１２３はＲＳ−Ｆ／Ｆ９６２、９８２、９１０２、９１２２の出力をラッチするＤ−Ｆ／Ｆである。
【０００６】
つぎに、従来のパルス間隔測定回路の動作について図面を参照しながら説明する。
【０００７】
タイミングコントローラ９１からスタートパルスイネーブル、プリセット信号（ＰＲＳＴ）及びリセット信号（ＲＳＴ）がＯＲゲート９２２を介して出力されて、各位相メモリ回路９６、９８、９１０、９１２におけるＲＳ−Ｆ／Ｆ９６２、９８２、９１０２、９１２２及びＤ−Ｆ／Ｆ９６３、９８３、９１０３、９１２３がリセットされると共に、タイミングコントローラ９１から与えられるイネーブル信号（ＥＮＢ）によりバイナリカウンタ９４が動作状態になる。
【０００８】
次に、被測定パルス入力端子から最初のパルスであるスタートパルスＰ０が与えられると、ＡＮＤゲート９３を経てプリセット信号（ＰＲＳＴ）が与えられることにより、初期値発生器９５から−１をロードし、タイミングコントローラ９１からのクロック（ＣＫ）によって−１からカウントアップを開始する。
【０００９】
この場合には、前述のスタートパルスイネーブル、プリセット信号（ＰＲＳＴ）及びリセット信号（ＲＳＴ）によって、ＡＮＤゲート９６１、９８１、９１０１、９１２１が閉じられるので、スタートパルスＰ０はＲＳ−Ｆ／Ｆ９６２、９８２、９１０２、９１２２に伝達されない。
【００１０】
次に、被測定パルス入力端子にスタートパルスＰ０から１番目のパルスＰ１が与えられると、ＡＮＤゲート９６１はＰ１をそのまま出力し、また、ＡＮＤゲート９８１、９１０１、９１２１にはそれぞれ遅延素子９７（Ｔ／４）、９９（２Ｔ／４）、９１１（３Ｔ／４）を介して順次遅延出力がＲＳ−Ｆ／Ｆ９６２、９８２、９１０２、９１２２に入力され、これらＲＳ−Ｆ／Ｆ９６２、９８２、９１０２、９１２２がセットされる。
【００１１】
次に、ＲＳ−Ｆ／Ｆ９６２、９８２、９１０２、９１２２の出力は、クロック（ＣＫ）のタイミングで対応するＤ−Ｆ／Ｆ９６３、９８３、９１０３、９１２３にラッチされる。
【００１２】
カウンタ９４及びレジスタ９１３はｍビットで構成され、ＡＮＤゲート９１２１から出力パルスが与えられたときのカウンタ９４の計数値がレジスタ９１３にラッチされる。
【００１３】
図１４においては、真の計数値をＮｋとしたとき、Ｎｋ＋５／８のタイミングパルスＰｌで発生した場合を例示している。
【００１４】
この例において、ＡＮＤゲート９６１の出力はカウンタ９４の計数値Ｎｋ−１の時点で発生している。ＡＮＤゲート９８１、９１０１、９１２１の出力はＡＮＤゲート９６１の出力からそれぞれ１／４、２／４、３／４遅れて発生するので、レジスタ９１３の計数値はＮｋである。
【００１５】
パルスＰｌのタイミングをｍビットのＬＳＢの１／４に分解能、すなわちｍ＋２ビットで計測するが、その際の演算処理は次のように行われる。
【００１６】
Ｄ−Ｆ／Ｆ９６３、９８３の論理出力が１であり、Ｄ−Ｆ／Ｆ９１０３、９１２３の論理出力は０であるから、Ｅ−ＯＲゲート９１４、９１５、９１６のうち論理出力１を発生しているのは、Ｅ−ＯＲゲート９１５のみである。
【００１７】
このように、Ｅ−ＯＲゲート９１４、９１５、９１６はいずれか１個のみ出力を発生するか、パルスＰｌのタイミングによっては、出力を発生しないかのいずれかである。
【００１８】
固定値発生器９１８は、Ｅ−ＯＲゲート９１４、９１５、９１６から論理出力１が出力された場合、それずれに対応する３／４、２／４、１／４の固定値を、バイナリ２ビット出力として送出し、各Ｅ−ＯＲゲート９１４、９１５、９１６から出力されなかった場合には、ＮＯＲゲート９１７により１の固定値をバイナリ２ビットで表し出力する。
【００１９】
従って、固定値発生器９１８から２／４を表すバイナリ２ビット値が出力される。加算器９１９は、レジスタ９１３の出力値と固定値発生器９１８の出力値を加算して加算結果を出力する。ストローブジェネレータ９２０は、ＡＮＤゲート９１２１の出力パルス信号に応じてストローブ信号（ＳＴＢ）を発生し、レジスタ９２１はこの信号を受けた時の加算器９１９の出力値をラッチしてｍ＋２ビットで出力する。
【００２０】
ストローブ信号（ＳＴＢ）が発生するとレジスタ９１３、位相メモリ９６、９８、９１０、９１２がリセットされる。レジスタ９１３の出力値は、バイナリＮｋであり、固定値発生器９１８の出力値は２／４のバイナリ２ビット値であるから、レジスタ９２１の出力は（Ｎｋ＋２／４）に対応した１／４をＬＳＢとするバイナリのｍ＋２ビット値となる。
【００２１】
【発明が解決しようとする課題】
上述したような従来のパルス間隔測定回路では、パルス入力Ｐ０によりスタートクロックの同期をとらなければならず、高精度の同期回路が必要であり、連続したパルスのパルス間隔を測定する場合は構成が複雑になるという問題点があった。
【００２２】
また、パルス間隔が短くなった場合に部品構成の多さから各部品の遅延時間の制約による影響を大きく受けるという問題点があった。
【００２３】
この発明は、前述した問題点を解決するためになされたもので、パルス入力Ｐ０によるスタートクロックの同期回路なしで、連続したパルスのパルス間隔も容易に構成でき、パルス間隔の短い場合でも計測することができるパルス間隔測定回路を得ることを目的とする。
【００２４】
【課題を解決するための手段】
この発明に係るパルス間隔測定回路は、クロック信号を発生するクロック回路と、初期パルス入力を初期ロジック信号に変換する初期パルス用Ｄ−Ｆ／Ｆと、次期パルス入力を次期ロジック信号に変換する次期パルス用Ｄ−Ｆ／Ｆと、前記初期ロジック信号、前記次期パルス入力が無しの場合の次期ロジック信号、及び前記クロック信号がロジックＨのときには前記クロック信号のクロック数を計数し、前記次期パルス入力が有りの場合には前記計数を停止するカウンタと、前記初期ロジック信号を前記クロック信号と同期させる初期ロジック用Ｄ−Ｆ／Ｆと、前記次期ロジック信号を前記クロック信号と同期させる次期ロジック用Ｄ−Ｆ／Ｆと、前記同期した初期ロジック信号を前記クロック信号の周期を等分した遅延分だけ順次遅延させる初期パルス用遅延回路と、前記同期した次期ロジック信号を前記クロック信号の周期を等分した遅延分だけ順次遅延させる次期パルス用遅延回路と、前記遅延した初期ロジック信号をラッチする初期ロジック信号ラッチ用Ｄ−Ｆ／Ｆと、前記遅延した次期ロジック信号をラッチする次期ロジック信号ラッチ用Ｄ−Ｆ／Ｆと、前記カウンタの計数値と前記初期ロジック信号ラッチ用Ｄ−Ｆ／Ｆの出力を加算する加算器と、前記加算器の出力から前記次期ロジック信号ラッチ用Ｄ−Ｆ／Ｆの出力を減じて前記初期及び次期パルス入力のパルス間隔を演算する減算器とを備えたものである。
【００２５】
また、この発明に係るパルス間隔測定回路は、前記初期パルス用Ｄ−Ｆ／Ｆと前記次期パルス用Ｄ−Ｆ／Ｆをカスケード接続したものである。
【００２６】
また、この発明に係るパルス間隔測定回路は、クロック信号を発生するクロック回路と、初期パルス入力を初期ロジック信号に変換する初期パルス用Ｄ−Ｆ／Ｆと、次期パルス入力を次期ロジック信号に変換する次期パルス用Ｄ−Ｆ／Ｆと、第３パルス入力を第３ロジック信号に変換する第３パルス用Ｄ−Ｆ／Ｆと、前記初期ロジック信号、前記次期パルス入力が無しの場合の次期ロジック信号、及び前記クロック信号がロジックＨのときには前記クロック信号のクロック数を計数し、前記次期パルス入力が有りの場合には前記計数を停止する第１のカウンタと、前記次期ロジック信号、前記第３パルス入力が無しの場合の第３ロジック信号、及び前記クロック信号がロジックＨのときには前記クロック信号のクロック数を計数し、前記第３パルス入力が有りの場合には前記計数を停止する第２のカウンタと、前記初期ロジック信号を前記クロック信号と同期させる初期ロジック用Ｄ−Ｆ／Ｆと、前記次期ロジック信号を前記クロック信号と同期させる次期ロジック用Ｄ−Ｆ／Ｆと、前記第３ロジック信号を前記クロック信号と同期させる第３ロジック用Ｄ−Ｆ／Ｆと、前記同期した初期ロジック信号を前記クロック信号の周期を等分した遅延分だけ順次遅延させる初期パルス用遅延回路と、前記同期した次期ロジック信号を前記クロック信号の周期を等分した遅延分だけ順次遅延させる次期パルス用遅延回路と、前記同期した第３ロジック信号を前記クロック信号の周期を等分した遅延分だけ順次遅延させる第３パルス用遅延回路と、前記遅延した初期ロジック信号をラッチする初期ロジック信号ラッチ用Ｄ−Ｆ／Ｆと、前記遅延した次期ロジック信号をラッチする次期ロジック信号ラッチ用Ｄ−Ｆ／Ｆと、前記遅延した第３ロジック信号をラッチする第３ロジック信号ラッチ用Ｄ−Ｆ／Ｆと、前記第１のカウンタの計数値と前記初期ロジック信号ラッチ用Ｄ−Ｆ／Ｆの出力を加算し、この加算値から前記次期ロジック信号ラッチ用Ｄ−Ｆ／Ｆの出力を減じて前記初期及び次期パルス入力のパルス間隔を演算する加減算器と、前記第２のカウンタの計数値と前記次期ロジック信号ラッチ用Ｄ−Ｆ／Ｆの出力を加算する加算器と、前記加算器の出力から前記第３ロジック信号ラッチ用Ｄ−Ｆ／Ｆの出力を減じて前記次期及び第３パルス入力のパルス間隔を演算する減算器とを備えたものである。
【００２７】
また、この発明に係るパルス間隔測定回路は、前記次期パルス用遅延回路を削除し、前記初期パルス用遅延回路は、前記同期した初期及び次期ロジック信号を前記クロック信号の周期を等分した遅延分だけ順次遅延させ、前記次期ロジック信号ラッチ用Ｄ−Ｆ／Ｆを削除し、前記初期ロジック信号ラッチ用Ｄ−Ｆ／Ｆは、前記遅延した初期及び次期ロジック信号をラッチし、前記加算器は、前記カウンタの計数値と前記ラッチされた初期ロジック信号を加算し、前記減算器は、前記加算器の出力から前記ラッチされた次期ロジック信号を減じて前記初期及び次期パルス入力のパルス間隔を演算し、初期パルス用と次期パルス用の遅延回路を共用するものである。
【００２８】
また、この発明に係るパルス間隔測定回路は、前記初期ロジック信号、前記次期パルス入力が無しの場合の次期ロジック信号、及び遅延したクロック信号がロジックＨのときには前記クロック信号のクロック数を計数し、前記次期パルス入力が有りの場合には前記計数を停止する第２のカウンタと、前記カウンタ及び前記第２のカウンタの計数値が不確定な場合にはエラーを出力する比較回路とをさらに備えたものである。
【００２９】
さらに、この発明に係るパルス間隔測定回路は、前記初期ロジック信号、前記次期パルス入力が無しの場合の次期ロジック信号、及び第１の時間だけ遅延したクロック信号がロジックＨのときには前記クロック信号のクロック数を計数し、前記次期パルス入力が有りの場合には前記計数を停止する第２のカウンタと、前記初期ロジック信号、前記次期パルス入力が無しの場合の次期ロジック信号、及び第２の時間だけ遅延したクロック信号がロジックＨのときには前記クロック信号のクロック数を計数し、前記次期パルス入力が有りの場合には前記計数を停止する第３のカウンタと、前記初期及び次期ロジック信号ラッチ用Ｄ−Ｆ／Ｆの出力の所定の条件に基づいて、前記カウンタ、前記第２のカウンタ、又は前記第３のカウンタの計数値のいずれかを前記加算器へ出力する比較回路とをさらに備え、前記加算器は、前記比較回路の出力と前記初期ロジック信号ラッチ用Ｄ−Ｆ／Ｆの出力を加算するものである。
【００３０】
【発明の実施の形態】
実施の形態１．
この発明の実施の形態１に係るパルス間隔測定回路について図面を参照しながら説明する。図１は、この発明の実施の形態１に係るパルス間隔測定回路の構成を示す図である。なお、各図中、同一符号は同一又は相当部分を示す。
【００３１】
図１において、１及び２はパルス入力信号をロジック入力信号に変換するＤ−Ｆ／Ｆ、３及び４はクロック信号とタイミングをとるための遅延回路、５はクロック信号を発生するクロック回路、６はロジック入力信号とクロック信号のＡＮＤゲート、７はクロック数を計数するカウンタ、８及び９はロジック入力信号をクロック信号と同期させるためのＤ−Ｆ／Ｆである。
【００３２】
また、同図において、１０及び１１はクロック信号の周期ＴのＴ／４遅延回路、１２及び１３はクロック信号の周期Ｔの２Ｔ／４遅延回路、１４及び１５はクロック信号の周期Ｔの３Ｔ／４遅延回路、１６〜２３は遅延したロジック信号をラッチするＤ−Ｆ／Ｆである。
【００３３】
さらに、同図において、２４はカウンタ７の計数値と遅延ロジック信号ラッチ回路１６、１８、２０及び２２の出力を加算する加算器、２５は加算器２４の出力から遅延ロジック信号ラッチ回路１７、１９、２１及び２３の出力を減じる減算器、２６は減算器２５の演算完了信号によりラッチを解除するリセット回路である。
【００３４】
つぎに、この実施の形態１に係るパルス間隔測定回路の動作について図面を参照しながら説明する。
【００３５】
図２は、この発明の実施の形態１に係るパルス間隔測定回路の動作を示すタイミングチャートである。
【００３６】
測定回路の起動時は、リセット回路２６からリセット信号を送出し、すべてのラッチをリセットする。
【００３７】
パルス間隔の測定は、被測定パルス入力端子１と被測定パルス入力端子２の間隔を測定する。
【００３８】
被測定パルス入力端子１にパルス入力Ｐ０が入力されると、ロジック信号変換Ｄ−Ｆ／Ｆ１によりロジック出力Ｌ０はロジックＨの信号が出力される。ロジック出力Ｌ０は遅延回路３を経てＡＮＤゲート６に入力され、ロジック出力Ｌ０のロジックＨ、パルス入力Ｐｌの入力無しのロジックＨ、クロック信号のロジックＨの３入力ＡＮＤの条件でクロック数をカウンタ７で計数する。
【００３９】
また、遅延回路３の出力は、ロジック信号ラッチ用Ｄ−Ｆ／Ｆ１６、Ｔ／４遅延回路１０を経てロジック信号ラッチ用Ｄ−Ｆ／Ｆ１８、２Ｔ／４遅延回路１２を経てロジック信号ラッチ用Ｄ−Ｆ／Ｆ２０、更に３Ｔ／４遅延回路１４を経てロジック信号ラッチ用Ｄ−Ｆ／Ｆ２２に送出される。
【００４０】
ロジック信号のラッチ条件は、ロジック出力Ｌ０がロジックＨでクロック信号がロジックＨになる時、ロジック信号ラッチ用Ｄ−Ｆ／Ｆ１６、１８、２０及び２２がラッチされる。
【００４１】
被測定パルス入力端子２にパルス入力Ｐ１が入力されると、ロジック信号変換Ｄ−Ｆ／Ｆ２によりロジック出力Ｌ１はロジックＨの信号が出力される。
【００４２】
ロジック出力Ｌ１は、遅延回路４を経て、ロジック信号ラッチ用Ｄ−Ｆ／Ｆ１７、Ｔ／４遅延回路１１を経てロジック信号ラッチ用Ｄ−Ｆ／Ｆ１９、２Ｔ／４遅延回路１３を経てロジック信号ラッチ用Ｄ−Ｆ／Ｆ２１、更に３Ｔ／４遅延回路１５を経てロジック信号ラッチ用Ｄ−Ｆ／Ｆ２３に送出される。
【００４３】
ロジック信号のラッチ条件は、ロジック出力Ｌ１がロジックＨでクロック信号がロジックＨになる時、ロジック信号ラッチ用Ｄ−Ｆ／Ｆ１７、１９、２１及び２３がラッチされる。
【００４４】
クロック回路５のクロック信号は、カウンタ７の計数に使用すると同時に、入力パルスのクロック信号との遅延時間計測にも使用する。
【００４５】
パルス入力Ｐｌ信号が未入力の状態で、パルス入力Ｐ０信号が入力されると、ロジックＬ０信号はロジックＨとなり、このロジックＬ０信号は遅延回路１０、１２、１４を経てロジック信号ラッチ用Ｄ−Ｆ／Ｆ１８、２０、２２に入力されており、パルス入力Ｐ０信号入力後の最初のクロック信号のロジックＨの条件でラッチ用Ｄ−Ｆ／Ｆ１６、１８、２０、２２をラッチし、更にカウンタ７の計数を１とする。
【００４６】
次のクロック信号のロジックＨでは、パルス入力Ｐｌが未入力であり、カウンタ７の計数を２にカウントアップする。パルス入力Ｐ１信号が入力され、ロジックＬ１がロジックＨになると、カウンタ入力のＡＮＤゲート６が閉となり、カウンタ７の計数は停止となると同時に、ロジックＬ１信号は遅延回路１１、１３、１５を経てロジック信号が順次ロジックＨとなる。
【００４７】
更に、次のクロック信号のロジックＨでは、パルス入力Ｐｌ信号が入力され、ロジックＬ１がロジックＨとなっていることより、ラッチ用Ｄ−Ｆ／Ｆ１７、１９、２１、２３をラッチする。
【００４８】
タイミングチャート例では、ロジック信号のラッチ結果は、パルス入力Ｐ０側の回路において、ロジックＬ０信号、Ｔ／４遅延信号、２Ｔ／４遅延信号、３Ｔ／４遅延信号はすべてロジックＨでラッチされ、パルス入力Ｐｌ側の回路において、ロジックＬ１信号、Ｔ／４遅延信号はロジックＨ、２Ｔ／４遅延信号、３Ｔ／４遅延信号はロジックＬである。
【００４９】
更に、カウンタ７の計数値は２となっている。パルス間隔は、クロック信号の周期Ｔとラッチ回路のロジックを加減算することで求められる。
【００５０】
すなわち、パルス入力Ｐ０側のラッチはすべてロジックＨであり、これは３Ｔ／４時間経過したことを意味している。
【００５１】
一方、パルス入力Ｐ１側は２Ｔ／４遅延信号、３Ｔ／４遅延信号がロジックＬであり、Ｔ／４時間経過したことを示している。これらのラッチ結果はカウンタ７の計数値を補正するためのもので、加算器２４でカウンタ７の計数値２とパルス入力Ｐ０側のラッチ結果より、２Ｔ＋３Ｔ／４の結果を得る。
【００５２】
次に、減算器２５で加算器２４の結果とパルス入力Ｐ１側のラッチ結果より、２Ｔ＋３Ｔ／４−Ｔ／４、すなわち、２Ｔ＋２Ｔ／４＝２．５Ｔの結果を得る。
【００５３】
以上説明したように、被測定パルス入力端子１のパルス入力Ｐ０信号と、被測定パルス入力端子２のパルス入力Ｐ１信号のパルス間隔を、クロック周期Ｔ以下をＴ／ｎ分割する遅延回路を使用することでクロック周期Ｔ以下の周期で精度良く計測することが可能となる。
【００５４】
遅延回路としては、ディレイライン、プログラマブルディレイライン、ロジックＩＣ、プリントパターン等を、他の構成回路用デバイスとして、ＣＭＯＳ、ＥＣＬ、ＦＰＧＡ等で構成しても高精度で計測が可能となる。
【００５５】
実施の形態２．
この発明の実施の形態２に係るパルス間隔測定回路について図面を参照しながら説明する。図３は、この発明の実施の形態２に係るパルス間隔測定回路の構成を示す図である。
【００５６】
図３において、１、２はパルス入力信号をロジック入力信号に変換するＤ−Ｆ／Ｆ、３、４はクロック信号とタイミングをとるための遅延回路、５はクロック信号を発生するクロック回路、６はロジック入力信号とクロック信号のＡＮＤゲート、７はクロック数を計数するカウンタ、８、９はロジック信号入力をクロック信号と同期させるためのＤ−Ｆ／Ｆである。なお、Ｄ−Ｆ／Ｆ１及び２は、図３に示すようにカスケード接続されている。
【００５７】
また、同図において、１０、１１はクロック信号の周期ＴのＴ／４遅延回路、１２、１３はクロック信号の周期Ｔの２Ｔ／４遅延回路、１４、１５はクロック信号の周期Ｔの３Ｔ／４遅延回路、１６〜２３は遅延したロジック信号をラッチするＤ−Ｆ／Ｆ
【００５８】
さらに、同図において、２４はカウンタ７の計数値と遅延ロジック信号ラッチ回路１６、１８、２０、２２の出力を加算する加算器、２５は加算器２４の出力から遅延ロジック信号ラッチ回路１７、１９、２１、２３の出力を減じる減算器、２６は減算器２５の演算完了信号によりラッチを解除するリセット回路である。
【００５９】
つぎに、この実施の形態２に係るパルス間隔測定回路の動作について図面を参照しながら説明する。
【００６０】
図４は、この発明の実施の形態２に係るパルス間隔測定回路の動作を示すタイミングチャートである。
【００６１】
測定回路の起動時は、リセット回路２６からリセット信号を送出し、すべてのラッチをリセットする。
【００６２】
リセットにより、パルス入力のＤ−Ｆ／Ｆ１はロジックＨ変換可能状態に、Ｄ−Ｆ／Ｆ２はロジックＨ変換が停止した状態となる。
【００６３】
被測定パルス入力端子に最初のパルス入力Ｐ０が入力されると、ロジック信号変換用Ｄ−Ｆ／Ｆ１によりロジック出力Ｌ０はロジックＨの信号が出力され、パルス入力のＤ−Ｆ／Ｆ２がロジックＨ変換可能状態になる。
【００６４】
ロジック出力Ｌ０は、遅延回路３を経てＡＮＤゲート６に入力され、ロジック出力Ｌ０のロジックＨ、パルス入力Ｐｌの入力無しのロジックＨ、クロック信号のロジックＨの３入力ＡＮＤの条件でクロック数をカウンタ７で計数する。
【００６５】
また、遅延回路３の出力は、ロジック信号ラッチ用Ｄ−Ｆ／Ｆ１６、Ｔ／４遅延回路１０を経てロジック信号ラッチ用Ｄ−Ｆ／Ｆ１８、２Ｔ／４遅延回路１２を経てロジック信号ラッチ用Ｄ−Ｆ／Ｆ２０、更に３Ｔ／４遅延回路１４を経てロジック信号ラッチ用Ｄ−Ｆ／Ｆ２２に送出される。
【００６６】
ロジック信号のラッチ条件は、ロジック出力Ｌ０がロジックＨでクロック信号がロジックＨになる時、ロジック信号ラッチ用Ｄ−Ｆ／Ｆ１６、１８、２０、２２がラッチされる。
【００６７】
次に、被測定パルス入力端子にパルス入力Ｐｌが入力されると、ロジック信号変換用Ｄ−Ｆ／Ｆ２によりロジック出力Ｌ１はロジックＨの信号が出力される。
【００６８】
ロジック出力Ｌ１は、遅延回路４を経て、ロジック信号ラッチ用Ｄ−Ｆ／Ｆ１７、Ｔ／４遅延回路１１を経てロジック信号ラッチ用Ｄ−Ｆ／Ｆ１９、２Ｔ／４遅延回路１３を経てロジック信号ラッチ用Ｄ−Ｆ／Ｆ２１、更に３Ｔ／４遅延回路１５を経てロジック信号ラッチ用Ｄ−Ｆ／Ｆ２３に送出される。
【００６９】
ロジック信号のラッチ条件は、ロジック出力Ｌ１がロジックＨでクロック信号がロジックＨになる時、ロジック信号ラッチ用Ｄ−Ｆ／Ｆ１７、１９、２１、２３がラッチされる。
【００７０】
クロック回路５のクロック信号はカウンタ７の計数に使用すると同時に、入力パルスのクロック信号との遅延時間計測にも使用する。
【００７１】
パルス入力Ｐｌ信号が未入力の状態で、パルス入力Ｐ０信号が入力されると、ロジックＬ０信号はロジックＨとなり、このロジックＬ０信号は遅延回路１０、１２、１４を経てロジック信号ラッチ用Ｄ−Ｆ／Ｆ１８、２０、２２に入力されており、パルス入力Ｐ０信号入力後の最初のクロック信号のロジックＨの条件でラッチ用Ｄ−Ｆ／Ｆ１６、１８、２０、２２をラッチし、更にカウンタ７の計数を１とする。
【００７２】
次のクロック信号のロジックＨでは、パルス入力Ｐｌが未入力であり、カウンタ７の計数を２にカウントアップする。
【００７３】
パルス入力Ｐ１信号が入力され、ロジックＬ１がロジックＨになると、カウンタ入力のＡＮＤゲート６が閉となり、カウンタ７の計数は停止となると同時に、ロジックＬ１信号は遅延回路１１、１３、１５を経てロジック信号が順次ロジックＨとなる。
【００７４】
更に、次のクロック信号のロジックＨでは、パルス入力Ｐｌ信号が入力され、ロジックＬ１がロジックＨとなっていることより、ラッチ用Ｄ−Ｆ／Ｆ１７、１９、２１、２３をラッチする。
【００７５】
タイミングチャート例では、ロジック信号のラッチ結果は、パルス入力Ｐ０側の回路において、ロジックＬ０信号、Ｔ／４遅延信号、２Ｔ／４遅延信号、３Ｔ／４遅延信号はすべてロジックＨでラッチされ、パルス入力Ｐｌ側の回路において、ロジックＬ１信号、Ｔ／４遅延信号はロジックＨ、２Ｔ／４遅延信号、３Ｔ／４遅延信号はロジックＬである。
【００７６】
更に、カウンタ７の計数値は２となっている。
【００７７】
パルス間隔は、クロック信号の周期Ｔとラッチ回路のロジックを加減算することで求められる。
【００７８】
すなわち、パルス入力Ｐ０側のラッチはすべてロジックＨであり、これは３Ｔ／４時間経過したことを意味している。
【００７９】
一方、パルス入力Ｐｌ側は２Ｔ／４遅延信号、３Ｔ／４遅延信号がロジックＬであり、Ｔ／４時間経過したことを示している。
【００８０】
これらのラッチ結果はカウンタ７の計数値を補正するためのもので、加算器２４でカウンタ７の計数２とパルス入力Ｐ０側のラッチ結果より、２Ｔ＋３Ｔ／４の結果を得る。
【００８１】
次に、減算器２５で加算器２４の結果とパルス入力Ｐｌ側のラッチ結果より、２Ｔ＋３Ｔ／４−Ｔ／４、すなわち、２Ｔ＋２Ｔ／４＝２．５Ｔの結果を得る。
【００８２】
以上説明したように、被測定パルス入力端子の最初のパルス入力Ｐ０信号と次のパルス入力Ｐｌ信号のパルス間隔をクロック周期Ｔ以下をＴ／ｎ分割する遅延回路を使用することでクロック周期Ｔ以下の周期で精度良く計測できる効果がある。
【００８３】
遅延回路としては、ディレイライン、プログラマブルディレイライン、ロジックＩＣ、プリントパターン等を、他の構成回路用デバイスとして、ＣＭＯＳ、ＥＣＬ、ＦＰＧＡ等で構成しても高精度で計測が可能となる。
【００８４】
実施の形態３．
この発明の実施の形態３に係るパルス間隔測定回路について図面を参照しながら説明する。図５は、この発明の実施の形態３に係るパルス間隔測定回路の構成を示す図である。
【００８５】
図５において、１、２、３１はパルス入力信号をロジック入力信号に変換するＤ−Ｆ／Ｆ、３、４、３２はクロック信号とタイミングをとるための遅延回路、５はクロック信号を発生するクロック回路、６、２７はロジック入力信号とクロック信号のＡＮＤゲート、７、２８はクロック数を計数するカウンタ、８、９、３３はロジック信号入力をクロック信号と同期させるためのＤ−Ｆ／Ｆである。なお、Ｄ−Ｆ／Ｆ１、２及び３１は、図５に示すようにカスケード接続されている。
【００８６】
また、同図において、１０、１１、３４はクロック信号の周期ＴのＴ／４遅延回路、１２、１３、３５はクロック信号の周期Ｔの２Ｔ／４遅延回路、１４、１５、３６はクロック信号の周期Ｔの３Ｔ／４遅延回路、１６〜２３、３７〜４０は遅延したロジック信号をラッチするＤ−Ｆ／Ｆである。
【００８７】
さらに、同図において、２６は減算器４１の演算完了信号によりラッチを解除するリセット回路、２９はカウンタ７の計数値と遅延ロジック信号ラッチ回路１６、１８、２０、２２の加算と遅延信号ラッチ回路１７、１９、２１、２３の減算を行う加減算器、３０はカウンタ２８の計数値と遅延ロジック信号ラッチ回路１７、１９、２１、２３の加算を行う加算器、４１は加算器３０から遅延ロジック信号ラッチ回路３７、３８、３９、４０を減じる減算器である。
【００８８】
つぎに、この実施の形態３に係るパルス間隔測定回路の動作について図面を参照しながら説明する。
【００８９】
図６は、この発明の実施の形態３に係るパルス間隔測定回路の動作を示すタイミングチャートである。
【００９０】
測定回路の起動時は、リセット回路２６からリセット信号を送出し、すべてのラッチをリセットする。
【００９１】
リセットにより、パルス入力のＤ−Ｆ／Ｆ１はロジックＨ変換可能状態に、Ｄ−Ｆ／Ｆ２はロジックＨ変換が停止した状態となる。
【００９２】
被測定パルス入力端子に最初のパルス入力Ｐ０が入力されると、ロジック信号変換Ｄ−Ｆ／Ｆ１によりロジック出力Ｌ０はロジックＨの信号が出力され、パルス入力のＤ−Ｆ／Ｆ２がロジックＨ変換可能状態になる。
【００９３】
ロジック出力Ｌ０は、遅延回路３を経てＡＮＤゲート６に入力され、ロジック出力Ｌ０のロジックＨ、パルス入力Ｐｌの入力無しのロジックＨ、クロック信号のロジックＨの３入力ＡＮＤの条件でクロック数をカウンタ７で計数する。
【００９４】
また、遅延回路３の出力は、ロジック信号ラッチ用Ｄ−Ｆ／Ｆ１６、Ｔ／４遅延回路１０を経てロジック信号ラッチ用Ｄ−Ｆ／Ｆ１８、２Ｔ／４遅延回路１２を経てロジック信号ラッチ用Ｄ−Ｆ／Ｆ２０、更に３Ｔ／４遅延回路１４を経てロジック信号ラッチ用Ｄ−Ｆ／Ｆ２２に送出される。
【００９５】
ロジック信号のラッチ条件は、ロジック出力Ｌ０がロジックＨでクロック信号がロジックＨになる時、ロジック信号ラッチ用Ｄ−Ｆ／Ｆ１６、１８、２０、２２がラッチされる。
【００９６】
次に、被測定パルス入力端子にパルス入力Ｐｌが入力されると、ロジック信号変換Ｄ−Ｆ／Ｆ２によりロジック出力Ｌ１はロジックＨの信号が出力される。
【００９７】
ロジック出力Ｌ１は、遅延回路４を経て、ロジック信号ラッチ用Ｄ−Ｆ／Ｆ１７、Ｔ／４遅延回路１１を経てロジック信号ラッチ用Ｄ−Ｆ／Ｆ１９、２Ｔ／４遅延回路１３を経てロジック信号ラッチ用Ｄ−Ｆ／Ｆ２１、更に３Ｔ／４遅延回路１５を経てロジック信号ラッチ用Ｄ−Ｆ／Ｆ２３に送出される。
【００９８】
ロジック信号のラッチ条件は、ロジック出力Ｌ１がロジックＨでクロック信号がロジックＨになる時、ロジック信号ラッチ用Ｄ−Ｆ／Ｆ１７、１９、２１、２３がラッチされる。
【００９９】
クロック回路５のクロック信号はカウンタ７、２８の計数に使用すると同時に、入力パルスのクロック信号との遅延時間計測にも使用する。
【０１００】
パルス入力Ｐｌ信号が未入力の状態で、パルス入力Ｐ０信号が入力されると、ロジックＬ０信号はロジックＨとなり、このロジックＬ０信号は、遅延回路１０、１２、１４を経てロジック信号ラッチ用Ｄ−Ｆ／Ｆ１８、２０、２２に入力されており、パルス入力Ｐ０信号入力後の最初のクロック信号のロジックＨの条件でラッチ用Ｄ−Ｆ／Ｆ１６、１８、２０、２２をラッチし、更にカウンタ７の計数を１とする。
【０１０１】
次のクロック信号のロジックＨでは、パルス入力Ｐｌが未入力であり、カウンタ７の計数を２にカウントアップする。
【０１０２】
パルス入力Ｐ１信号が入力され、ロジックＬ１がロジックＨになると、カウンタ入力のＡＮＤゲート６が閉となり、カウンタ７の計数は停止となると同時に、ロジックＬ１信号は遅延回路１１、１３、１５を経てロジック信号が順次ロジックＨになると共に、パルス入力Ｐ２のロジック変換Ｄ−Ｆ／Ｆの入力待ち状態となる。
【０１０３】
更に、次のクロック信号のロジックＨでは、パルス入力Ｐ１信号が入力され、ロジックＬ１がロジックＨとなっていることより、ラッチ用Ｄ−Ｆ／Ｆ１７、１９、２１、２３をラッチし、更にカウンタ２８の計数を１とする。
【０１０４】
次のクロック信号のロジックＨでは、パルス入力Ｐ２が未入力であり、カウンタ２８の計数を２にカウントアップする。
【０１０５】
パルス入力Ｐ２信号が入力され、ロジックＬ２がロジックＨになると、カウンタ入力のＡＮＤゲート２７が閉となり、カウンタ２８の計数は停止となると同時に、ロジックＬ２信号は遅延回路３４、３５、３６を経てロジック信号が順次ロジックＨとなる。
【０１０６】
タイミングチャート例では、ロジック信号のラッチ結果は、パルス入力Ｐ０側の回路において、ロジックＬ０信号、Ｔ／４遅延信号、２Ｔ／４遅延信号、３Ｔ／４遅延信号はすべてロジックＨでラッチされ、パルス入力Ｐｌ側の回路において、ロジックＬ１信号、Ｔ／４遅延信号はロジックＨ、２Ｔ／４遅延信号、３Ｔ／４遅延信号はロジックＬでラッチされ、パルス入力Ｐ２側の回路において、ロジックＬ２信号、Ｔ／４遅延信号、２Ｔ／４遅延信号、３Ｔ／４遅延信号はすべてロジックＨである。
【０１０７】
更に、カウンタ７、２８の計数値は２となっている。
【０１０８】
パルス間隔は、クロック信号の周期Ｔとラッチ回路のロジックを加減算することで求められる。
【０１０９】
すなわち、パルス入力Ｐ０側のラッチはすべてロジックＨであり、これは３Ｔ／４時間経過したことを意味している。
【０１１０】
一方、パルス入力Ｐ１側は２Ｔ／４遅延信号、３Ｔ／４遅延信号がロジックＬであり、Ｔ／４時間経過したことを示している。
【０１１１】
これらのラッチ結果はカウンタ７の計数値を補正するためのもので、加減算器２９でカウンタ７の計数２とパルス入力Ｐ０側のラッチ結果より、加算値として２Ｔ＋３Ｔ／４の結果を得る。
【０１１２】
次に、パルス入力Ｐｌ側のラッチ結果を減算することで、２Ｔ＋３Ｔ／４−Ｔ／４、すなわち、パルス入力Ｐ０とパルス入力Ｐｌの時間間隔は２Ｔ＋２Ｔ／４＝２．５Ｔの結果を得る。
【０１１３】
同様に、パルス入力Ｐｌ側は２Ｔ／４遅延信号、３Ｔ／４遅延信号がロジックＬであり、Ｔ／４時間経過したことを意味している。
【０１１４】
一方、パルス入力Ｐ２側のラッチはすべてロジックＨであり、これは３Ｔ／４時間経過したことを示している。
【０１１５】
これらのラッチ結果はカウンタ２８の計数値を補正するためのもので、加算器３０でカウンタ２８の計数２とパルス入力Ｐ１側のラッチ結果より、２Ｔ＋Ｔ／４の結果を得る。
【０１１６】
次に、減算器４１で加算器３０の結果とパルス入力Ｐ２側のラッチ結果より、２Ｔ＋Ｔ／４−３Ｔ／４、すなわち、パルス入力Ｐｌとパルス入力Ｐ２の時間間隔２Ｔ−２Ｔ／４＝１．５Ｔの結果を得る。
【０１１７】
以上説明したように、被測定パルス入力端子の最初のパルス入力Ｐ０信号と次のパルス入力Ｐ１信号、更に次のパルス入力信号Ｐ２信号のパルス間隔をクロック周期Ｔ以下をＴ／ｎ分割する遅延回路を使用することでクロック周期Ｔ以下の周期でパルス列のパルス入力間隔を連続して精度良く計測できる効果がある。
【０１１８】
本例ではパルス入力数をＰ０、Ｐ１、Ｐ２の３つとしたが、回路構成を増やすことでパルス入力数を増やすことができ、間隔計測時の初期パルス入力Ｐ０と次のパルス入力Ｐｌは、更に次の初期パルスとして使用できるため回路数が少なくて済む利点がある。
【０１１９】
更に、サイクリックに処理することも可能であり、連続したパルス入力の間隔を簡易な回路で連続して計装できる。
【０１２０】
遅延回路としては、ディレイライン、プログラマブルディレイライン、ロジックＩＣ、プリントパターン等を、他の構成回路用デバイスとして、ＣＭＯＳ、ＥＣＬ、ＦＰＧＡ等で構成しても高精度で計測が可能となる。
【０１２１】
実施の形態４．
この発明の実施の形態４に係るパルス間隔測定回路について図面を参照しながら説明する。図７は、この発明の実施の形態４に係るパルス間隔測定回路の構成を示す図である。
【０１２２】
図７において、１、２はパルス入力信号をロジック入力信号に変換するＤ−Ｆ／Ｆ、５はクロック信号を発生するクロック回路、６はロジック入力信号とクロック信号のＡＮＤゲート、７はクロック数を計数するカウンタ、８、９はロジック信号入力をクロック信号と同期させるためのＤ−Ｆ／Ｆである。なお、Ｄ−Ｆ／Ｆ１及び２は、図７に示すようにカスケード接続されている。
【０１２３】
また、同図において、１０はクロック信号の周期ＴのＴ／４遅延回路、１２はクロック信号の周期Ｔの２Ｔ／４遅延回路、１４はクロック信号の周期Ｔの３Ｔ／４遅延回路、１６、１８、２０、２２は遅延したロジック信号をラッチするＤ−Ｆ／Ｆである。
【０１２４】
さらに、同図において、２４はカウンタ７の計数値と遅延ロジック信号ラッチ回路１６、１８、２０、２２の出力を加算する加算器、２５は加算器２４の出力から遅延ロジック信号ラッチ回路１６、１８、２０、２２の出力を減じる減算器、２６は減算器２５の演算完了信号によりラッチを解除するリセット回路、４２は遅延回路のロジック状態を保持するレジスタ、４３はレジスタ４２の入力許可を与えるＥＮＡＢＬＥ信号を発生するＤ−Ｆ／Ｆ、４４は遅延ロジック信号ラッチ回路のラッチ信号発生用ＯＲゲートである。
【０１２５】
つぎに、この実施の形態４に係るパルス間隔測定回路の動作について図面を参照しながら説明する。
【０１２６】
図８は、この発明の実施の形態４に係るパルス間隔測定回路の動作を示すタイミングチャートである。
【０１２７】
測定回路の起動時は、リセット回路２６からリセット信号を送出し、すべてのラッチをリセットする。
【０１２８】
リセットにより、パルス入力のＤ−Ｆ／Ｆ１はロジックＨ変換可能状態に、Ｄ−Ｆ／Ｆ２はロジックＨ変換が停止した状態となる。
【０１２９】
被測定パルス入力端子に最初のパルス入力Ｐ０が入力されると、ロジック信号変換Ｄ−Ｆ／Ｆ１によりロジック出力Ｌ０はロジックＨの信号が出力され、パルス入力のＤ−Ｆ／Ｆ２がロジックＨ変換可能状態になる。
【０１３０】
ロジック出力Ｌ０は、ＡＮＤゲート６に入力され、ロジック出力Ｌ０のロジックＨ、パルス入力Ｐ１の入力無しのロジックＨ、クロック信号のロジックＨの３入力ＡＮＤの条件でクロック数をカウンタ７で計数する。
【０１３１】
また、ロジック出力Ｌ０は、ＡＮＤゲート６を経て、更にロジック信号ラッチ用Ｄ−Ｆ／Ｆ１６、Ｔ／４遅延回路１０を経てロジック信号ラッチ用Ｄ−Ｆ／Ｆ１８、２Ｔ／４遅延回路１２を経てロジック信号ラッチ用Ｄ−Ｆ／Ｆ２０、更に３Ｔ／４遅延回路１４を経てロジック信号ラッチ用Ｄ−Ｆ／Ｆ２２に送出される。
【０１３２】
ＡＮＤゲート６の出力は、パルス入力Ｐ０信号のクロックとの端数を求めるためにＤ−Ｆ／Ｆ８に入力され、クロック信号がロジックＨになる時、ロジック信号ラッチ用信号によりＯＲゲート４４を経てロジック信号ラッチ用Ｄ−Ｆ／Ｆ１６、１８、２０、２２で遅延回路出力ロジック信号をラッチする。
【０１３３】
また、ロジック信号ラッチ用信号はレジスタ４２のＥＮＡＢＬＥ信号を発生するＤ−Ｆ／Ｆ４３のデータ入力信号として与えられる。
【０１３４】
ＥＮＡＢＬＥ信号は、ロジック信号ラッチ用信号を発生させたクロック信号の次のクロック信号でＥＮＡＢＬＥ信号をロジックＬにして、レジスタ４２へのデータの読み込みを停止する。
【０１３５】
次に、被測定パルス入力端子にパルス入力Ｐ１が入力されると、ロジック信号変換用Ｄ−Ｆ／Ｆ２のＱ出力よりロジック出力Ｌ１はロジックＨの信号、（−）Ｑ出力よりロジック出力（−）Ｌ１はロジックＬが出力される。ロジック出力Ｌ１はロジック信号ラッチ用Ｄ−Ｆ／Ｆ９へ送出される。なお、例えば（−）Ｑにおいて、（−）はＱのオーバーラインを表す。
【０１３６】
ロジック出力（−）Ｌ１は、ロジック信号変換用Ｄ−Ｆ／Ｆ１に送出されると共に、ＡＮＤゲート６を経て、ロジック信号ラッチ用Ｄ−Ｆ／Ｆ１６、Ｔ／４遅延回路１０を経てロジック信号ラッチ用Ｄ−Ｆ／Ｆ１８、２Ｔ／４遅延回路１２を経てロジック信号ラッチ用Ｄ−Ｆ／Ｆ２０、更に３Ｔ／４遅延回路１４を経てロジック信号ラッチ用Ｄ−Ｆ／Ｆ２２に送出される。
【０１３７】
ロジック信号のラッチ条件は、ロジック出力Ｌ１がロジックＨでクロック信号がロジックＨになる時、ロジック信号ラッチ用Ｄ−Ｆ／Ｆ１６、１８、２０、２２がラッチされる。
【０１３８】
クロック回路５のクロック信号はカウンタ７の計数に使用すると同時に、入力パルスのクロック信号との遅延時間計測にも使用する。
【０１３９】
パルス入力Ｐ１信号が未入力の状態で、パルス入力Ｐ０信号が入力されると、ロジックＬ０信号はロジックＨとなり、このロジックＬ０信号はＡＮＤゲート６を経て、更に遅延回路１０、１２、１４を経てロジック信号ラッチ用Ｄ−Ｆ／Ｆ１８、２０、２２に入力されており、パルス入力Ｐ０信号入力後の最初のクロック信号のロジックＨの条件でラッチ用Ｄ−Ｆ／Ｆ１６、１８、２０、２２をラッチし、更にカウンタ７の計数を１とする。
【０１４０】
次のクロック信号のロジックＨでは、パルス入力Ｐｌが未入力であり、カウンタ７の計数を２にカウントアップする。
【０１４１】
パルス入力Ｐｌ信号が入力され、ロジック信号変換用Ｄ−Ｆ／Ｆ２の（−）Ｑ出力のロジック（−）Ｌ１がロジックＬになると、カウンタ入力のＡＮＤゲート６が閉となり、カウンタ７の計数は停止となると同時に、ＡＮＤゲート６の出力信号は遅延回路１０、１２、１４を経てロジック信号が順次ロジックＬとなる。
【０１４２】
更に、次のクロック信号のロジックＨでは、ロジックＬ１がロジックＨとなっていることより、Ｄ−Ｆ／Ｆ９のロジック出力はロジックＨとなり、ＯＲゲート４４を経て、ラッチ用Ｄ−Ｆ／Ｆ１６、１８、２０、２２をラッチする。但し、ラッチしたロジック信号は遅延回路のロジックがＨからＬ側に変化するときに行うため、実施の形態１〜３とロジックレベルの方向は逆転している。
【０１４３】
タイミングチャート例では、ロジック信号のラッチ結果は、パルス入力Ｐ０側の回路において、ロジックＬ０信号、Ｔ／４遅延信号、２Ｔ／４遅延信号、３Ｔ／４遅延信号はすべてロジックＨでラッチされ、パルス入力Ｐｌ側の回路において、ロジックＬ１信号、Ｔ／４遅延信号はロジックＬ、２Ｔ／４遅延信号、３Ｔ／４遅延信号はロジックＨである。
【０１４４】
更に、カウンタ７の計数値は２となっている。
【０１４５】
パルス間隔は、クロック信号の周期Ｔとラッチ回路のロジックを加減算することで求められる。
【０１４６】
すなわち、パルス入力Ｐ０側のラッチはすべてロジックＨであり、これは３Ｔ／４時間経過したことを意味している。
【０１４７】
一方、パルス入力Ｐｌ側は２Ｔ／４遅延信号、３Ｔ／４遅延信号がロジックＨであり、Ｔ／４時間経過したことを示している。
【０１４８】
これらのラッチ結果はカウンタ７の計数値を補正するためのもので、加算器２４でカウンタ７の計数２とパルス入力Ｐ０側のラッチ結果より、２Ｔ＋３Ｔ／４の結果を得る。
【０１４９】
次に、減算器２５で加算器２４の結果とパルス入力Ｐｌ側のラッチ結果より、２Ｔ＋３Ｔ／４−Ｔ／４、すなわち、２Ｔ＋２Ｔ／４＝２．５Ｔの結果を得る。
【０１５０】
以上説明したように、被測定パルス入力端子の最初のパルス入力Ｐ０信号と次のパルス入力Ｐｌ信号のパルス間隔をクロック周期Ｔ以下をＴ／ｎ分割する同一の遅延回路を使用することでクロック周期Ｔ以下の周期で精度良く計測できる効果がある。
【０１５１】
遅延回路としては、ディレイライン、プログラマブルディレイライン、ロジックＩＣ、プリントパターン等を、他の構成回路用デバイスとして、ＣＭＯＳ、ＥＣＬ、ＦＰＧＡ等で構成しても高精度で計測が可能となる。
【０１５２】
実施の形態５．
この発明の実施の形態５に係るパルス間隔測定回路について図面を参照しながら説明する。図９は、この発明の実施の形態５に係るパルス間隔測定回路の構成を示す図である。
【０１５３】
図９において、１、２はパルス入力信号をロジック入力信号に変換するＤ−Ｆ／Ｆ、５はクロック信号を発生するクロック回路、６はロジック入力信号とクロック信号のＡＮＤゲート、７はクロック数を計数するカウンタ、８、９はロジック信号入力をクロック信号と同期させるためのＤ−Ｆ／Ｆである。なお、Ｄ−Ｆ／Ｆ１及び２は、図９に示すようにカスケード接続されている。
【０１５４】
また、同図において、１０、１１はクロック信号の周期ＴのＴ／４遅延回路、１２、１３はクロック信号の周期Ｔの２Ｔ／４遅延回路、１４、１５はクロック信号の周期Ｔの３Ｔ／４遅延回路、１６〜２３は遅延したロジック信号をラッチするＤ−Ｆ／Ｆである。
【０１５５】
さらに、同図において、２４はカウンタ７の計数値と遅延ロジック信号ラッチ回路１６、１８、２０、２２の出力を加算する加算器、２５は加算器２４の出力から遅延ロジック信号ラッチ回路１７、１９、２１、２３の出力を減じる減算器、２６は減算器２５の演算完了信号によりラッチを解除するリセット回路、４５はクロック数を計数するカウンタ、４６はロジック信号とクロック信号のＡＮＤゲート、４７はクロック信号を遅延させる遅延回路、４８はカウンタ７、４５及びＴ／４遅延回路の出力を比較する比較回路である。
【０１５６】
つぎに、この実施の形態５に係るパルス間隔測定回路の動作について図面を参照しながら説明する。
【０１５７】
図１０は、この発明の実施の形態５に係るパルス間隔測定回路の動作を示すタイミングチャートである。
【０１５８】
測定回路の起動時は、リセット回路２６からリセット信号を送出し、すべてのラッチをリセットする。
【０１５９】
リセットにより、パルス入力のＤ−Ｆ／Ｆ１はロジックＨ変換可能状態に、Ｄ−Ｆ／Ｆ２はロジックＨ変換が停止した状態となる。
【０１６０】
被測定パルス入力端子に最初のパルス入力Ｐ０が入力されると、ロジック信号変換用Ｄ−Ｆ／Ｆ１によりロジック出力Ｌ０はロジックＨの信号が出力され、パルス入力のＤ−Ｆ／Ｆ２がロジックＨ変換可能状態になる。
【０１６１】
ロジック出力Ｌ０は、ＡＮＤゲート６、４６に入力され、ロジック出力Ｌ０のロジックＨ、パルス入力Ｐｌの入力無しのロジックＨ、クロック信号のロジックＨの３入力ＡＮＤの条件でクロック数をカウンタ７、４５で計数する。但し、カウンタ４５のクロック信号は、Ｔ／４遅延時間を越え、２Ｔ／４遅延時間未満の遅延回路を経て入力される。
【０１６２】
また、ロジック出力Ｌ０は、ロジック信号ラッチ用Ｄ−Ｆ／Ｆ１６、Ｔ／４遅延回路１０を経てロジック信号ラッチ用Ｄ−Ｆ／Ｆ１８、２Ｔ／４遅延回路１２を経てロジック信号ラッチ用Ｄ−Ｆ／Ｆ２０、更に３Ｔ／４遅延回路１４を経てロジック信号ラッチ用Ｄ−Ｆ／Ｆ２２に送出される。
【０１６３】
ロジック信号のラッチ条件は、ロジック出力Ｌ０がロジックＨでクロック信号がロジックＨになる時、ロジック信号ラッチ用Ｄ−Ｆ／Ｆ１６、１８、２０、２２がラッチされる。
【０１６４】
次に、被測定パルス入力端子にパルス入力Ｐｌが入力されると、ロジック信号変換用Ｄ−Ｆ／Ｆ２によりロジック出力Ｌ１はロジックＨの信号が出力される。
【０１６５】
ロジック出力Ｌ１は、ロジック信号ラッチ用Ｄ−Ｆ／Ｆ１７、Ｔ／４遅延回路１１を経てロジック信号ラッチ用Ｄ−Ｆ／Ｆ１９、２Ｔ／４遅延回路１３を経てロジック信号ラッチ用Ｄ−Ｆ／Ｆ２１、更に３Ｔ／４遅延回路１５を経てロジック信号ラッチ用Ｄ−Ｆ／Ｆ２３に送出される。
【０１６６】
ロジック信号のラッチ条件は、ロジック出力Ｌ１がロジックＨでクロック信号がロジックＨになる時、ロジック信号ラッチ用Ｄ−Ｆ／Ｆ１７、１９、２１、２３がラッチされる。
【０１６７】
クロック回路５のクロック信号はカウンタ７、４５の計数に使用すると同時に、入力パルスのクロック信号との遅延時間計測にも使用する。
【０１６８】
パルス入力Ｐｌ信号が未入力の状態で、パルス入力Ｐ０信号が入力されると、ロジックＬ０信号はロジックＨとなり、このロジックＬ０信号は遅延回路１０、１２、１４を経てロジック信号ラッチ用Ｄ−Ｆ／Ｆ１８、２０、２２に入力されており、パルス入力Ｐ０信号入力後の最初のクロック信号のロジックＨの条件でラッチ用Ｄ−Ｆ／Ｆ１６、１８、２０、２２をラッチし、更にカウンタ７の計数を１とするが、ロジックＬ０信号とクロック信号が同時に入力した場合は、カウンタ７の計数は不確定となり１又は０となる。但し、カウンタ４５は、カウンタ７に入力するクロック信号が遅延回路４７を経てその入力とロジックＬ０信号で計数するため、クロック信号とロジックＬ０信号のロジックＨに時間差があり計数を１とする。
【０１６９】
次のクロック信号のロジックＨでは、パルス入力Ｐ１が未入力であり、カウンタ７の計数をカウントアップし、計数は２又は１となる、カウンタ４５も計数をカウントアップし、計数は２となる。
【０１７０】
パルス入力Ｐ１信号が入力され、ロジック信号Ｌ１がロジックＨになると、カウンタ入力のＡＮＤゲート６、４６が閉となり、カウンタ７、４５の計数は停止となると同時に、ロジックＬ１信号は遅延回路１１、１３、１５を経てロジック信号が順次ロジックＨとなる。
【０１７１】
更に、次のクロック信号のロジックＨでは、パルス入力Ｐ１信号が入力され、ロジックＬ１がロジックＨとなっていることより、ラッチ用Ｄ−Ｆ／Ｆ１７、１９、２１、２３をラッチする。
【０１７２】
タイミングチャート例では、ロジック信号のラッチ結果は、パルス入力Ｐ０側の回路において、ロジックＬ０信号、Ｔ／４遅延信号、２Ｔ／４遅延信号、３Ｔ／４遅延信号はすべてロジックＨでラッチされ、パルス入力Ｐ１側の回路において、ロジックＬ１信号、Ｔ／４遅延信号はロジックＨ、２Ｔ／４遅延信号、３Ｔ／４遅延信号はロジックＬである。
【０１７３】
しかし、パルス入力Ｐ１のロジック信号Ｈとクロック信号が同時に入力した場合は、カウンタ７の計数は不確定となり２又は１又は０となる。但し、カウンタ４５は、カウンタ７に入力するクロック信号が遅延回路４７を経てその入力とロジック出力Ｌ１のロジックＨ信号で計数するため、クロック信号とロジック信号Ｌ１のロジックＨ信号に時間差があり計数を２とする。
【０１７４】
比較回路４８は、カウンタ７とカウンタ４５の計数値に不一致が発生した場合に正しい計数を使用するための演算回路で、次の動作を行う。
【０１７５】
上述の例は、パルス入力Ｐ０のロジックＨ信号とクロック信号が同時に入力し、パルス入力ＰｌのロジックＨ信号とクロック信号が同時に入力した場合で、カウンタ７の計数値が不確定となるが、Ｔ／４遅延信号はロジックＬ０信号、ロジックＬ１信号ともロジックＬ信号となることから、Ｔ／４遅延信号がロジックＬ０、Ｌ１信号がともにロジックＬ時はカウンタ４５の計数値を使用して加減演算する。
【０１７６】
パルス入力Ｐ０のロジックＨ信号と遅延回路４７を経たクロック信号が同時に入力し、パルス入力ＰｌのロジックＨ信号と遅延回路４７を経たクロック信号が同時に入力した場合は、カウンタ４５の計数値が不確定となるが、Ｔ／４遅延信号はロジックＬ０信号、ロジックＬ１信号ともロジックＨ信号となることから、Ｔ／４遅延信号がロジック信号Ｌ０、Ｌ１ともにロジックＨ信号時はカウンタ７の計数値を使用して加減演算する。
【０１７７】
但し、パルス入力Ｐ０のロジックＨ信号とクロック信号が同時に入力し、パルス入力Ｐ１のロジックＨ信号と遅延回路４７を経たクロック信号が同時に入力した場合、及びパルス入力Ｐ０のロジックＨ信号と遅延回路４７を経たクロック信号が同時に入力し、パルス入力Ｐ１のロジックＨ信号とクロック信号が同時に入力した場合は、カウンタ７あるいはカウンタ４５の計数値が不確定となり、Ｔ／４遅延信号のロジックＬ０信号、ロジックＬ１信号のロジック信号が不一致となり、計数できないことからエラーとして出力する。
【０１７８】
パルス間隔は、クロック信号の周期Ｔとラッチ回路のロジックを加減算することで求められる。
【０１７９】
すなわち、パルス入力Ｐ０側のラッチはすべてロジックＨであり、これは３Ｔ／４時間経過したことを意味している。
【０１８０】
一方、パルス入力Ｐｌ側は２Ｔ／４遅延信号、３Ｔ／４遅延信号がロジックＬであり、Ｔ／４時間経過したことを示している。
【０１８１】
これらのラッチ結果はカウンタ７の計数値を補正するためのもので、加算器２４でカウンタ７の計数２とパルス入力Ｐ０側のラッチ結果より、２Ｔ＋３Ｔ／４の結果を得る。
【０１８２】
次に、減算器２５で加算器２４の結果とパルス入力Ｐｌ側のラッチ結果より、２Ｔ＋３Ｔ／４−Ｔ／４、すなわち、２Ｔ＋２Ｔ／４＝２．５Ｔの結果を得る。
【０１８３】
以上説明したように、クロック信号を計数するカウンタの計数値が不確定な場合にエラー出力し、不確定な値を排除する効果がある。
【０１８４】
遅延回路としては、ディレイライン、プログラマブルディレイライン、ロジックＩＣ、プリントパターン等を、他の構成回路用デバイスとして、ＣＭＯＳ、ＥＣＬ、ＦＰＧＡ等で構成しても高精度で計測が可能となる。
【０１８５】
実施の形態６．
この発明の実施の形態６に係るパルス間隔測定回路について図面を参照しながら説明する。図１１は、この発明の実施の形態６に係るパルス間隔測定回路の構成を示す図である。
【０１８６】
図１１において、１、２はパルス入力信号をロジック入力信号に変換するＤ−Ｆ／Ｆ、５はクロック信号を発生するクロック回路、６はロジック入力信号とクロック信号のＡＮＤゲート、７はクロック数を計数するカウンタ、８、９はロジック信号入力をクロック信号と同期させるためのＤ−Ｆ／Ｆである。なお、Ｄ−Ｆ／Ｆ１及び２は、図１１に示すようにカスケード接続されている。
【０１８７】
また、同図において、１０、１１はクロック信号の周期ＴのＴ／４遅延回路、１２、１３はクロック信号の周期Ｔの２Ｔ／４遅延回路、１４、１５はクロック信号の周期Ｔの３Ｔ／４遅延回路、１６〜２３は遅延したロジック信号をラッチするＤ−Ｆ／Ｆである。
【０１８８】
さらに、同図において、２４はカウンタ７の計数値と遅延ロジック信号ラッチ回路１６、１８、２０、２２の出力を加算する加算器、２５は加算器２４の出力から遅延ロジック信号ラッチ回路１７、１９、２１、２３の出力を減じる減算器、２６は減算器２５の演算完了信号によりラッチを解除するリセット回路、４５、４９はクロック数を計数するカウンタ、４６、５０はロジック信号とクロック信号のＡＮＤゲート、４７、５１はクロック信号を遅延させる遅延回路、４８はカウンタ７、４５、４９及びＴ／４遅延回路及び２Ｔ／４遅延回路のロジック出力を比較する比較回路である。
【０１８９】
つぎに、この実施の形態６に係るパルス間隔測定回路の動作について図面を参照しながら説明する。
【０１９０】
図１２は、この発明の実施の形態６に係るパルス間隔測定回路の動作を示すタイミングチャートである。
【０１９１】
測定回路の起動時は、リセット回路２６からリセット信号を送出し、すべてのラッチをリセットする。
【０１９２】
リセットにより、パルス入力のＤ−Ｆ／Ｆ１はロジックＨ変換可能状態に、Ｄ−Ｆ／Ｆ２はロジックＨ変換が停止した状態となる。
【０１９３】
被測定パルス入力端子に最初のパルス入力Ｐ０が入力されると、ロジック信号変換用Ｄ−Ｆ／Ｆ１によりロジック出力Ｌ０はロジックＨの信号が出力され、パルス入力のＤ−Ｆ／Ｆ２がロジックＨ変換可能状態になる。
【０１９４】
ロジック出力Ｌ０は、ＡＮＤゲート６、４６、５０に入力され、ロジック出力Ｌ０のロジックＨ、パルス入力Ｐ１の入力無しのロジックＨ、クロック信号のロジックＨの３入力ＡＮＤの条件でクロック数をカウンタ７、４５、４９で計数する。但し、カウンタ４５のクロック信号はＴ／４遅延時間を越え、２Ｔ／４遅延時間未満の遅延回路４７を経て入力され、カウンタ４９のクロック信号も同様にＴ／４遅延時間を越え、２Ｔ／４遅延時間未満の遅延回路５１を経て入力される。
【０１９５】
また、ロジック出力Ｌ０は、ロジック信号ラッチ用Ｄ−Ｆ／Ｆ１６、Ｔ／４遅延回路１０を経てロジック信号ラッチ用Ｄ−Ｆ／Ｆ１８、２Ｔ／４遅延回路１２を経てロジック信号ラッチ用Ｄ−Ｆ／Ｆ２０、更に３Ｔ／４遅延回路１４を経てロジック信号ラッチ用Ｄ−Ｆ／Ｆ２２に送出される。
【０１９６】
ロジック信号のラッチ条件は、ロジック出力Ｌ０がロジックＨでクロック信号がロジックＨになる時、ロジック信号ラッチ用Ｄ−Ｆ／Ｆ１６、１８、２０、２２がラッチされる。
【０１９７】
次に、被測定パルス入力端子にパルス入力Ｐｌが入力されると、ロジック信号変換用Ｄ−Ｆ／Ｆ２によりロジック出力Ｌ１はロジックＨの信号が出力される。
【０１９８】
ロジック出力Ｌ１は、ロジック信号ラッチ用Ｄ−Ｆ／Ｆ１７、Ｔ／４遅延回路１１を経てロジック信号ラッチ用Ｄ−Ｆ／Ｆ１９、２Ｔ／４遅延回路１３を経てロジック信号ラッチ用Ｄ−Ｆ／Ｆ２１、更に３Ｔ／４遅延回路１５を経てロジック信号ラッチ用Ｄ−Ｆ／Ｆ２３に送出される。
【０１９９】
ロジック信号のラッチ条件は、ロジック出力Ｌ１がロジックＨでクロック信号がロジックＨになる時、ロジック信号ラッチ用Ｄ−Ｆ／Ｆ１７、１９、２１、２３がラッチされる。
【０２００】
クロック回路５のクロック信号はカウンタ７、４５、４９の計数に使用すると同時に、入力パルスのクロック信号との遅延時間計測にも使用する。
【０２０１】
パルス入力Ｐｌ信号が未入力の状態で、パルス入力Ｐ０信号が入力されると、ロジックＬ０信号はロジックＨとなり、このロジックＬ０信号は遅延回路１０、１２、１４を経てロジック信号ラッチ用Ｄ−Ｆ／Ｆ１８、２０、２２に入力されており、パルス入力Ｐ０信号入力後の最初のクロック信号のロジックＨの条件でラッチ用Ｄ−Ｆ／Ｆ１６、１８、２０、２２をラッチし、更にカウンタ７の計数を１とするが、ロジックＬ０信号とクロック信号が同時に入力した場合は、カウンタ７の計数は不確定となり１又は０となる。
【０２０２】
但し、カウンタ４５は、カウンタ７に入力するクロック信号が遅延回路４７を経てその入力とロジックＬ０信号で計数するため、クロック信号とロジック出力Ｌ０のロジックＨ信号に時間差があり計数を１とし、カウンタ４９もカウンタ４５と同様に計数を１とする。次のクロック信号のロジックＨでは、パルス入力Ｐ１が未入力であり、カウンタ７の計数をカウントアップし、計数は２又は１となる。カウンタ４５、４９も計数をカウントアップし、計数は２となる。
【０２０３】
パルス入力Ｐｌ信号が入力され、ロジックＬ１がロジックＨになると、カウンタ入力のＡＮＤゲート６が閉となり、カウンタ７、４５の計数は停止となると同時に、ロジックＬ１信号は遅延回路１１、１３、１５を経てロジック信号が順次ロジックＨとなる。
【０２０４】
更に、次のクロック信号のロジックＨでは、パルス入力Ｐｌ信号が入力され、ロジックＬ１がロジックＨとなっていることより、ラッチ用Ｄ−Ｆ／Ｆ１７、１９、２１、２３をラッチする。
【０２０５】
タイミングチャート例では、ロジック信号のラッチ結果は、パルス入力Ｐ０側の回路において、ロジックＬ０信号、Ｔ／４遅延信号、２Ｔ／４遅延信号、３Ｔ／４遅延信号はすべてロジックＨでラッチされ、パルス入力Ｐｌ側の回路において、ロジックＬ１信号、Ｔ／４遅延信号はロジックＨ、２Ｔ／４遅延信号、３Ｔ／４遅延信号はロジックＬである。
【０２０６】
しかし、パルス入力Ｐ１のロジック信号Ｈと遅延回路４７を経たクロック信号が同時に入力した場合は、カウンタ４５の計数は不確定となり３又は２となる。但し、カウンタ４９は、カウンタ４５に入力するクロック信号が遅延回路５１を経てその入力とロジック出力Ｌ１のロジックＨ信号で計数するため、クロック信号とロジック出力Ｌ１のロジックＨ信号に時間差があり計数を２とする。
【０２０７】
比較回路４８は、カウンタ７、カウンタ４５及びカウンタ４７の計数値に不一致が発生した場合に正しい計数を使用するための演算回路で、次の動作を行う。
【０２０８】
上述の例は、パルス入力Ｐ０のロジックＨ信号とクロック信号が同時に入力し、パルス入力Ｐ１のロジックＨ信号と遅延回路４７を経たクロック信号が同時に入力した場合で、カウンタ７及びカウンタ４５の計数値が不確定となるが、Ｔ／４遅延信号はロジックＬ０信号でロジックＬ信号、２Ｔ／４遅延信号はロジックＬ０信号でロジックＬ信号、Ｔ／４遅延信号はロジックＬ１信号でロジックＨ信号、２Ｔ／４遅延信号はロジックＬ１信号でロジックＨ信号となることから、この条件が成立した場合はカウンタ４９の計数値を使用して加減演算する。
【０２０９】
パルス入力Ｐ０、ＰｌのロジックＬ０、Ｌ１信号とクロック信号、遅延回路４７を経たクロック信号及び遅延回路５１を経たクロック信号の同時入力の組み合わせから上記以外の組み合わせは次のようにする。
【０２１０】
Ｔ／４遅延信号はロジックＬ０信号でロジックＬ信号、２Ｔ／４遅延信号はロジックＬ０信号でロジックＬ信号、Ｔ／４遅延信号はロジックＬ１信号でロジックＬ信号、２Ｔ／４遅延信号はロジックＬ１信号でロジックＬ信号時は、カウンタ４９の計数値とする。
【０２１１】
Ｔ／４遅延信号はロジックＬ０信号でロジックＬ信号、２Ｔ／４遅延信号はロジックＬ０信号でロジックＬ信号、Ｔ／４遅延信号はロジックＬ１信号でロジックＨ信号、２Ｔ／４遅延信号はロジックＬ１信号でロジックＬ信号時は、カウンタ４５の（計数値−１）とする。
【０２１２】
Ｔ／４遅延信号はロジックＬ０信号でロジックＨ信号、２Ｔ／４遅延信号はロジックＬ０信号でロジックＬ信号、Ｔ／４遅延信号はロジックＬ１信号でロジックＬ信号、２Ｔ／４遅延信号はロジックＬ１信号でロジックＬ信号時は、カウンタ４５の計数値とする。
【０２１３】
Ｔ／４遅延信号はロジックＬ０信号でロジックＨ信号、２Ｔ／４遅延信号はロジックＬ０信号でロジックＬ信号、Ｔ／４遅延信号はロジックＬ１信号でロジックＨ信号、２Ｔ／４遅延信号はロジックＬ１信号でロジックＬ信号時は、カウンタ４５の計数値とする。
【０２１４】
Ｔ／４遅延信号はロジックＬ０信号でロジックＨ信号、２Ｔ／４遅延信号はロジックＬ０信号でロジックＬ信号、Ｔ／４遅延信号はロジックＬ１信号でロジックＨ信号、２Ｔ／４遅延信号はロジックＬ１信号でロジックＨ信号時は、カウンタ７の（計数値−１）とする。
【０２１５】
Ｔ／４遅延信号はロジックＬ０信号でロジックＨ信号、２Ｔ／４遅延信号はロジックＬ０信号でロジックＨ信号、Ｔ／４遅延信号はロジックＬ１信号でロジックＬ信号、２Ｔ／４遅延信号はロジックＬ１信号でロジックＬ信号時は、カウンタ４９の（計数値−１）とする。
【０２１６】
Ｔ／４遅延信号はロジックＬ０信号でロジックＨ信号、２Ｔ／４遅延信号はロジックＬ０信号でロジックＨ信号、Ｔ／４遅延信号はロジックＬ１信号でロジックＨ信号、２Ｔ／４遅延信号はロジックＬ１信号でロジックＬ信号時は、カウンタ７の計数値とする。
【０２１７】
Ｔ／４遅延信号はロジックＬ０信号でロジックＨ信号、２Ｔ／４遅延信号はロジックＬ０信号でロジックＨ信号、Ｔ／４遅延信号はロジックＬ１信号でロジックＨ信号、２Ｔ／４遅延信号はロジックＬ１信号でロジックＨ信号時は、カウンタ７の計数値とする。
【０２１８】
パルス間隔は、クロック信号の周期Ｔとラッチ回路のロジックを加減算することで求められる。
【０２１９】
すなわち、パルス入力Ｐ０側のラッチはすべてロジックＨであり、これは３Ｔ／４時間経過したことを意味している。
【０２２０】
一方、パルス入力Ｐ１側は２Ｔ／４遅延信号、３Ｔ／４遅延信号がロジックＬであり、Ｔ／４時間経過したことを示している。
【０２２１】
これらのラッチ結果はカウンタ７の計数値を補正するためのもので、加算器２４でカウンタ７の計数２とパルス入力Ｐ０側のラッチ結果より、２Ｔ＋３Ｔ／４の結果を得る。
【０２２２】
次に、減算器２５で加算器２４の結果とパルス入力Ｐｌ側のラッチ結果より、２Ｔ＋３Ｔ／４−Ｔ／４、すなわち、２Ｔ＋２Ｔ／４＝２．５Ｔの結果を得る。
【０２２３】
以上説明したように、クロック信号を計数するカウンタの計数値の不確定な場合に遅延回路のロジックレベルを比較して正確な計数値で演算する比較回路４８を設け、精度良く計測できる効果がある。
【０２２４】
遅延回路としては、ディレイライン、プログラマブルディレイライン、ロジックＩＣ、プリントパターン等を・他の構成回路用デバイスとして、ＣＭＯＳ、ＥＣＬ、ＦＰＧＡ等で構成しても高精度で計測が可能となる。
【０２２５】
【発明の効果】
この発明に係るパルス間隔測定回路は、以上説明したとおり、クロック信号を発生するクロック回路と、初期パルス入力を初期ロジック信号に変換する初期パルス用Ｄ−Ｆ／Ｆと、次期パルス入力を次期ロジック信号に変換する次期パルス用Ｄ−Ｆ／Ｆと、前記初期ロジック信号、前記次期パルス入力が無しの場合の次期ロジック信号、及び前記クロック信号がロジックＨのときには前記クロック信号のクロック数を計数し、前記次期パルス入力が有りの場合には前記計数を停止するカウンタと、前記初期ロジック信号を前記クロック信号と同期させる初期ロジック用Ｄ−Ｆ／Ｆと、前記次期ロジック信号を前記クロック信号と同期させる次期ロジック用Ｄ−Ｆ／Ｆと、前記同期した初期ロジック信号を前記クロック信号の周期を等分した遅延分だけ順次遅延させる初期パルス用遅延回路と、前記同期した次期ロジック信号を前記クロック信号の周期を等分した遅延分だけ順次遅延させる次期パルス用遅延回路と、前記遅延した初期ロジック信号をラッチする初期ロジック信号ラッチ用Ｄ−Ｆ／Ｆと、前記遅延した次期ロジック信号をラッチする次期ロジック信号ラッチ用Ｄ−Ｆ／Ｆと、前記カウンタの計数値と前記初期ロジック信号ラッチ用Ｄ−Ｆ／Ｆの出力を加算する加算器と、前記加算器の出力から前記次期ロジック信号ラッチ用Ｄ−Ｆ／Ｆの出力を減じて前記初期及び次期パルス入力のパルス間隔を演算する減算器とを備えたので、クロック信号の周期以下の周期でパルス間隔を高い精度で計測できるという効果を奏する。
【０２２６】
また、この発明に係るパルス間隔測定回路は、以上説明したとおり、前記初期パルス用Ｄ−Ｆ／Ｆと前記次期パルス用Ｄ−Ｆ／Ｆをカスケード接続したので、クロック信号の周期以下の周期でパルス間隔を高い精度で計測できるという効果を奏する。
【０２２７】
また、この発明に係るパルス間隔測定回路は、以上説明したとおり、クロック信号を発生するクロック回路と、初期パルス入力を初期ロジック信号に変換する初期パルス用Ｄ−Ｆ／Ｆと、次期パルス入力を次期ロジック信号に変換する次期パルス用Ｄ−Ｆ／Ｆと、第３パルス入力を第３ロジック信号に変換する第３パルス用Ｄ−Ｆ／Ｆと、前記初期ロジック信号、前記次期パルス入力が無しの場合の次期ロジック信号、及び前記クロック信号がロジックＨのときには前記クロック信号のクロック数を計数し、前記次期パルス入力が有りの場合には前記計数を停止する第１のカウンタと、前記次期ロジック信号、前記第３パルス入力が無しの場合の第３ロジック信号、及び前記クロック信号がロジックＨのときには前記クロック信号のクロック数を計数し、前記第３パルス入力が有りの場合には前記計数を停止する第２のカウンタと、前記初期ロジック信号を前記クロック信号と同期させる初期ロジック用Ｄ−Ｆ／Ｆと、前記次期ロジック信号を前記クロック信号と同期させる次期ロジック用Ｄ−Ｆ／Ｆと、前記第３ロジック信号を前記クロック信号と同期させる第３ロジック用Ｄ−Ｆ／Ｆと、前記同期した初期ロジック信号を前記クロック信号の周期を等分した遅延分だけ順次遅延させる初期パルス用遅延回路と、前記同期した次期ロジック信号を前記クロック信号の周期を等分した遅延分だけ順次遅延させる次期パルス用遅延回路と、前記同期した第３ロジック信号を前記クロック信号の周期を等分した遅延分だけ順次遅延させる第３パルス用遅延回路と、前記遅延した初期ロジック信号をラッチする初期ロジック信号ラッチ用Ｄ−Ｆ／Ｆと、前記遅延した次期ロジック信号をラッチする次期ロジック信号ラッチ用Ｄ−Ｆ／Ｆと、前記遅延した第３ロジック信号をラッチする第３ロジック信号ラッチ用Ｄ−Ｆ／Ｆと、前記第１のカウンタの計数値と前記初期ロジック信号ラッチ用Ｄ−Ｆ／Ｆの出力を加算し、この加算値から前記次期ロジック信号ラッチ用Ｄ−Ｆ／Ｆの出力を減じて前記初期及び次期パルス入力のパルス間隔を演算する加減算器と、前記第２のカウンタの計数値と前記次期ロジック信号ラッチ用Ｄ−Ｆ／Ｆの出力を加算する加算器と、前記加算器の出力から前記第３ロジック信号ラッチ用Ｄ−Ｆ／Ｆの出力を減じて前記次期及び第３パルス入力のパルス間隔を演算する減算器とを備えたので、クロック信号の周期以下の周期でパルス間隔を高い精度で計測できるという効果を奏する。
【０２２８】
また、この発明に係るパルス間隔測定回路は、以上説明したとおり、前記次期パルス用遅延回路を削除し、前記初期パルス用遅延回路は、前記同期した初期及び次期ロジック信号を前記クロック信号の周期を等分した遅延分だけ順次遅延させ、前記次期ロジック信号ラッチ用Ｄ−Ｆ／Ｆを削除し、前記初期ロジック信号ラッチ用Ｄ−Ｆ／Ｆは、前記遅延した初期及び次期ロジック信号をラッチし、前記加算器は、前記カウンタの計数値と前記ラッチされた初期ロジック信号を加算し、前記減算器は、前記加算器の出力から前記ラッチされた次期ロジック信号を減じて前記初期及び次期パルス入力のパルス間隔を演算し、初期パルス用と次期パルス用の遅延回路を共用するので、クロック信号の周期以下の周期でパルス間隔を高い精度で計測できるという効果を奏する。
【０２２９】
また、この発明に係るパルス間隔測定回路は、以上説明したとおり、前記初期ロジック信号、前記次期パルス入力が無しの場合の次期ロジック信号、及び遅延したクロック信号がロジックＨのときには前記クロック信号のクロック数を計数し、前記次期パルス入力が有りの場合には前記計数を停止する第２のカウンタと、前記カウンタ及び前記第２のカウンタの計数値が不確定な場合にはエラーを出力する比較回路とをさらに備えたので、クロック信号の周期以下の周期でパルス間隔を高い精度で計測できるという効果を奏する。
【０２３０】
さらに、この発明に係るパルス間隔測定回路は、以上説明したとおり、前記初期ロジック信号、前記次期パルス入力が無しの場合の次期ロジック信号、及び第１の時間だけ遅延したクロック信号がロジックＨのときには前記クロック信号のクロック数を計数し、前記次期パルス入力が有りの場合には前記計数を停止する第２のカウンタと、前記初期ロジック信号、前記次期パルス入力が無しの場合の次期ロジック信号、及び第２の時間だけ遅延したクロック信号がロジックＨのときには前記クロック信号のクロック数を計数し、前記次期パルス入力が有りの場合には前記計数を停止する第３のカウンタと、前記初期及び次期ロジック信号ラッチ用Ｄ−Ｆ／Ｆの出力の所定の条件に基づいて、前記カウンタ、前記第２のカウンタ、又は前記第３のカウンタの計数値のいずれかを前記加算器へ出力する比較回路とをさらに備え、前記加算器は、前記比較回路の出力と前記初期ロジック信号ラッチ用Ｄ−Ｆ／Ｆの出力を加算するので、クロック信号の周期以下の周期でパルス間隔を高い精度で計測できるという効果を奏する。
【図面の簡単な説明】
【図１】この発明の実施の形態１に係るパルス間隔測定回路の構成を示す図である。
【図２】この発明の実施の形態１に係るパルス間隔測定回路の動作を示すタイミングチャートである。
【図３】この発明の実施の形態２に係るパルス間隔測定回路の構成を示す図である。
【図４】この発明の実施の形態２に係るパルス間隔測定回路の動作を示すタイミングチャートである。
【図５】この発明の実施の形態３に係るパルス間隔測定回路の構成を示す図である。
【図６】この発明の実施の形態３に係るパルス間隔測定回路の動作を示すタイミングチャートである。
【図７】この発明の実施の形態４に係るパルス間隔測定回路の構成を示す図である。
【図８】この発明の実施の形態４に係るパルス間隔測定回路の動作を示すタイミングチャートである。
【図９】この発明の実施の形態５に係るパルス間隔測定回路の構成を示す図である。
【図１０】この発明の実施の形態５に係るパルス間隔測定回路の動作を示すタイミングチャートである。
【図１１】この発明の実施の形態６に係るパルス間隔測定回路の構成を示す図である。
【図１２】この発明の実施の形態６に係るパルス間隔測定回路の動作を示すタイミングチャートである。
【図１３】従来のパルス間隔測定回路の構成を示す図である。
【図１４】従来のパルス間隔測定回路の動作を示すタイミングチャートである。
【符号の説明】
１、２ Ｄ−Ｆ／Ｆ、３、４ 遅延回路、５ クロック回路、６ ＡＮＤゲート、７ カウンタ、８、９ Ｄ−Ｆ／Ｆ、１０、１１ Ｔ／４遅延回路、１２、１３ ２Ｔ／４遅延回路、１４、１５ ３Ｔ／４遅延回路、１６〜２３ Ｄ−Ｆ／Ｆ、２４ 加算器、２５ 減算器、２６ リセット回路、２７ ＡＮＤゲート、２８ カウンタ、２９ 加減算器、３０ 加算器、３１ Ｄ−Ｆ／Ｆ、３２ 遅延回路、３３ Ｄ−Ｆ／Ｆ、３４ Ｔ／４遅延回路、３５ ２Ｔ／４遅延回路、３６ ３Ｔ／４遅延回路、３７〜４０ Ｄ−Ｆ／Ｆ、４１ 減算器、４２ レジスタ、４３ Ｄ−Ｆ／Ｆ、４４ ＯＲゲート、４５ カウンタ、４６ ＡＮＤゲート、４７ 遅延回路、４８ 比較回路、４９ カウンタ、５０ ＡＮＤゲート、５１ 遅延回路。
【発明の属する技術分野】
この発明は、例えば、光ファイバに放射線が入射したときに発するパルス信号の光ファイバ両端の時間差を求めることで放射線入射位置を測定する放射線計測装置のパルス間隔測定回路に関するものである。
【０００２】
【従来の技術】
従来のパルス間隔測定回路について図面を参照しながら説明する。図１３、及び図１４は、例えば特開平４−２４４９７１号公報に示された従来のパルス間隔測定回路の構成を示す図、及びその動作を示すタイミングチャートである。
【０００３】
図１３において、９１はタイミングコントローラ、９２はタイミングコントローラ９１のスタートパルスイネーブル、プリセット（ＰＲＳＴ）及びリセット（ＲＳＴ）信号を反転するインバータ、９３は被測定パルス入力とスタートパルスイネーブルによりプリセット信号を発生するＡＮＤゲート、９４は被測定パルス間隔をクロック（ＣＫ）入力でカウンタアップするカウンタ、９５はカウンタ９４の初期値を設定する初期値発生器、９６、９８、９１０、９１２はクロック（ＣＫ）と遅延した被測定パルスの位相検出を行う位相メモリ回路、９７、９９、９１１はクロック（ＣＫ）の周期Ｔを等分した遅延増分だけ順次遅延させる遅延素子である。
【０００４】
また、同図において、９１３はカウンタ９４の計数値を格納する第一のレジスタ、９１４、９１５、９１６は隣接する２つの位相メモリ回路間の論理出力値の変化点を検出するＥ−ＯＲゲート、９１７は論理出力値の変化点が検出できなかった場合の処理としての３入力ＮＯＲゲート、９１８は変化点に対応する遅延時間を発生する固定値発生器、９１９はレジスタ９１３の計数値と固定値発生器９１８の遅延時間を加算する加算器、９２０は最も遅延した被測定パルスにより起動され、ストローブ信号（ＳＴＢ）を発生するストローブジェネレータ、９２１は加算器９１９の加算値をストローブ信号（ＳＴＢ）によりラッチする第２のレジスタ、９２２は位相メモリ回路９６、９８、９１０、９１２のリセット信号（ＲＳＴ）を発生するＯＲゲートである。
【０００５】
さらに、同図において、９６１、９８１、９１０１、９１２１は被測定パルス入力をタイミングコントローラ９１のスタートパルスイネーブル、プリセット（ＰＲＳＴ）及びリセット（ＲＳＴ）信号で位相メモリ回路に入力するＡＮＤゲート、９６２、９８２、９１０２、９１２２は被測定パルスをラッチするＲＳ−Ｆ／Ｆ、９６３、９８３、９１０３、９１２３はＲＳ−Ｆ／Ｆ９６２、９８２、９１０２、９１２２の出力をラッチするＤ−Ｆ／Ｆである。
【０００６】
つぎに、従来のパルス間隔測定回路の動作について図面を参照しながら説明する。
【０００７】
タイミングコントローラ９１からスタートパルスイネーブル、プリセット信号（ＰＲＳＴ）及びリセット信号（ＲＳＴ）がＯＲゲート９２２を介して出力されて、各位相メモリ回路９６、９８、９１０、９１２におけるＲＳ−Ｆ／Ｆ９６２、９８２、９１０２、９１２２及びＤ−Ｆ／Ｆ９６３、９８３、９１０３、９１２３がリセットされると共に、タイミングコントローラ９１から与えられるイネーブル信号（ＥＮＢ）によりバイナリカウンタ９４が動作状態になる。
【０００８】
次に、被測定パルス入力端子から最初のパルスであるスタートパルスＰ０が与えられると、ＡＮＤゲート９３を経てプリセット信号（ＰＲＳＴ）が与えられることにより、初期値発生器９５から−１をロードし、タイミングコントローラ９１からのクロック（ＣＫ）によって−１からカウントアップを開始する。
【０００９】
この場合には、前述のスタートパルスイネーブル、プリセット信号（ＰＲＳＴ）及びリセット信号（ＲＳＴ）によって、ＡＮＤゲート９６１、９８１、９１０１、９１２１が閉じられるので、スタートパルスＰ０はＲＳ−Ｆ／Ｆ９６２、９８２、９１０２、９１２２に伝達されない。
【００１０】
次に、被測定パルス入力端子にスタートパルスＰ０から１番目のパルスＰ１が与えられると、ＡＮＤゲート９６１はＰ１をそのまま出力し、また、ＡＮＤゲート９８１、９１０１、９１２１にはそれぞれ遅延素子９７（Ｔ／４）、９９（２Ｔ／４）、９１１（３Ｔ／４）を介して順次遅延出力がＲＳ−Ｆ／Ｆ９６２、９８２、９１０２、９１２２に入力され、これらＲＳ−Ｆ／Ｆ９６２、９８２、９１０２、９１２２がセットされる。
【００１１】
次に、ＲＳ−Ｆ／Ｆ９６２、９８２、９１０２、９１２２の出力は、クロック（ＣＫ）のタイミングで対応するＤ−Ｆ／Ｆ９６３、９８３、９１０３、９１２３にラッチされる。
【００１２】
カウンタ９４及びレジスタ９１３はｍビットで構成され、ＡＮＤゲート９１２１から出力パルスが与えられたときのカウンタ９４の計数値がレジスタ９１３にラッチされる。
【００１３】
図１４においては、真の計数値をＮｋとしたとき、Ｎｋ＋５／８のタイミングパルスＰｌで発生した場合を例示している。
【００１４】
この例において、ＡＮＤゲート９６１の出力はカウンタ９４の計数値Ｎｋ−１の時点で発生している。ＡＮＤゲート９８１、９１０１、９１２１の出力はＡＮＤゲート９６１の出力からそれぞれ１／４、２／４、３／４遅れて発生するので、レジスタ９１３の計数値はＮｋである。
【００１５】
パルスＰｌのタイミングをｍビットのＬＳＢの１／４に分解能、すなわちｍ＋２ビットで計測するが、その際の演算処理は次のように行われる。
【００１６】
Ｄ−Ｆ／Ｆ９６３、９８３の論理出力が１であり、Ｄ−Ｆ／Ｆ９１０３、９１２３の論理出力は０であるから、Ｅ−ＯＲゲート９１４、９１５、９１６のうち論理出力１を発生しているのは、Ｅ−ＯＲゲート９１５のみである。
【００１７】
このように、Ｅ−ＯＲゲート９１４、９１５、９１６はいずれか１個のみ出力を発生するか、パルスＰｌのタイミングによっては、出力を発生しないかのいずれかである。
【００１８】
固定値発生器９１８は、Ｅ−ＯＲゲート９１４、９１５、９１６から論理出力１が出力された場合、それずれに対応する３／４、２／４、１／４の固定値を、バイナリ２ビット出力として送出し、各Ｅ−ＯＲゲート９１４、９１５、９１６から出力されなかった場合には、ＮＯＲゲート９１７により１の固定値をバイナリ２ビットで表し出力する。
【００１９】
従って、固定値発生器９１８から２／４を表すバイナリ２ビット値が出力される。加算器９１９は、レジスタ９１３の出力値と固定値発生器９１８の出力値を加算して加算結果を出力する。ストローブジェネレータ９２０は、ＡＮＤゲート９１２１の出力パルス信号に応じてストローブ信号（ＳＴＢ）を発生し、レジスタ９２１はこの信号を受けた時の加算器９１９の出力値をラッチしてｍ＋２ビットで出力する。
【００２０】
ストローブ信号（ＳＴＢ）が発生するとレジスタ９１３、位相メモリ９６、９８、９１０、９１２がリセットされる。レジスタ９１３の出力値は、バイナリＮｋであり、固定値発生器９１８の出力値は２／４のバイナリ２ビット値であるから、レジスタ９２１の出力は（Ｎｋ＋２／４）に対応した１／４をＬＳＢとするバイナリのｍ＋２ビット値となる。
【００２１】
【発明が解決しようとする課題】
上述したような従来のパルス間隔測定回路では、パルス入力Ｐ０によりスタートクロックの同期をとらなければならず、高精度の同期回路が必要であり、連続したパルスのパルス間隔を測定する場合は構成が複雑になるという問題点があった。
【００２２】
また、パルス間隔が短くなった場合に部品構成の多さから各部品の遅延時間の制約による影響を大きく受けるという問題点があった。
【００２３】
この発明は、前述した問題点を解決するためになされたもので、パルス入力Ｐ０によるスタートクロックの同期回路なしで、連続したパルスのパルス間隔も容易に構成でき、パルス間隔の短い場合でも計測することができるパルス間隔測定回路を得ることを目的とする。
【００２４】
【課題を解決するための手段】
この発明に係るパルス間隔測定回路は、クロック信号を発生するクロック回路と、初期パルス入力を初期ロジック信号に変換する初期パルス用Ｄ−Ｆ／Ｆと、次期パルス入力を次期ロジック信号に変換する次期パルス用Ｄ−Ｆ／Ｆと、前記初期ロジック信号、前記次期パルス入力が無しの場合の次期ロジック信号、及び前記クロック信号がロジックＨのときには前記クロック信号のクロック数を計数し、前記次期パルス入力が有りの場合には前記計数を停止するカウンタと、前記初期ロジック信号を前記クロック信号と同期させる初期ロジック用Ｄ−Ｆ／Ｆと、前記次期ロジック信号を前記クロック信号と同期させる次期ロジック用Ｄ−Ｆ／Ｆと、前記同期した初期ロジック信号を前記クロック信号の周期を等分した遅延分だけ順次遅延させる初期パルス用遅延回路と、前記同期した次期ロジック信号を前記クロック信号の周期を等分した遅延分だけ順次遅延させる次期パルス用遅延回路と、前記遅延した初期ロジック信号をラッチする初期ロジック信号ラッチ用Ｄ−Ｆ／Ｆと、前記遅延した次期ロジック信号をラッチする次期ロジック信号ラッチ用Ｄ−Ｆ／Ｆと、前記カウンタの計数値と前記初期ロジック信号ラッチ用Ｄ−Ｆ／Ｆの出力を加算する加算器と、前記加算器の出力から前記次期ロジック信号ラッチ用Ｄ−Ｆ／Ｆの出力を減じて前記初期及び次期パルス入力のパルス間隔を演算する減算器とを備えたものである。
【００２５】
また、この発明に係るパルス間隔測定回路は、前記初期パルス用Ｄ−Ｆ／Ｆと前記次期パルス用Ｄ−Ｆ／Ｆをカスケード接続したものである。
【００２６】
また、この発明に係るパルス間隔測定回路は、クロック信号を発生するクロック回路と、初期パルス入力を初期ロジック信号に変換する初期パルス用Ｄ−Ｆ／Ｆと、次期パルス入力を次期ロジック信号に変換する次期パルス用Ｄ−Ｆ／Ｆと、第３パルス入力を第３ロジック信号に変換する第３パルス用Ｄ−Ｆ／Ｆと、前記初期ロジック信号、前記次期パルス入力が無しの場合の次期ロジック信号、及び前記クロック信号がロジックＨのときには前記クロック信号のクロック数を計数し、前記次期パルス入力が有りの場合には前記計数を停止する第１のカウンタと、前記次期ロジック信号、前記第３パルス入力が無しの場合の第３ロジック信号、及び前記クロック信号がロジックＨのときには前記クロック信号のクロック数を計数し、前記第３パルス入力が有りの場合には前記計数を停止する第２のカウンタと、前記初期ロジック信号を前記クロック信号と同期させる初期ロジック用Ｄ−Ｆ／Ｆと、前記次期ロジック信号を前記クロック信号と同期させる次期ロジック用Ｄ−Ｆ／Ｆと、前記第３ロジック信号を前記クロック信号と同期させる第３ロジック用Ｄ−Ｆ／Ｆと、前記同期した初期ロジック信号を前記クロック信号の周期を等分した遅延分だけ順次遅延させる初期パルス用遅延回路と、前記同期した次期ロジック信号を前記クロック信号の周期を等分した遅延分だけ順次遅延させる次期パルス用遅延回路と、前記同期した第３ロジック信号を前記クロック信号の周期を等分した遅延分だけ順次遅延させる第３パルス用遅延回路と、前記遅延した初期ロジック信号をラッチする初期ロジック信号ラッチ用Ｄ−Ｆ／Ｆと、前記遅延した次期ロジック信号をラッチする次期ロジック信号ラッチ用Ｄ−Ｆ／Ｆと、前記遅延した第３ロジック信号をラッチする第３ロジック信号ラッチ用Ｄ−Ｆ／Ｆと、前記第１のカウンタの計数値と前記初期ロジック信号ラッチ用Ｄ−Ｆ／Ｆの出力を加算し、この加算値から前記次期ロジック信号ラッチ用Ｄ−Ｆ／Ｆの出力を減じて前記初期及び次期パルス入力のパルス間隔を演算する加減算器と、前記第２のカウンタの計数値と前記次期ロジック信号ラッチ用Ｄ−Ｆ／Ｆの出力を加算する加算器と、前記加算器の出力から前記第３ロジック信号ラッチ用Ｄ−Ｆ／Ｆの出力を減じて前記次期及び第３パルス入力のパルス間隔を演算する減算器とを備えたものである。
【００２７】
また、この発明に係るパルス間隔測定回路は、前記次期パルス用遅延回路を削除し、前記初期パルス用遅延回路は、前記同期した初期及び次期ロジック信号を前記クロック信号の周期を等分した遅延分だけ順次遅延させ、前記次期ロジック信号ラッチ用Ｄ−Ｆ／Ｆを削除し、前記初期ロジック信号ラッチ用Ｄ−Ｆ／Ｆは、前記遅延した初期及び次期ロジック信号をラッチし、前記加算器は、前記カウンタの計数値と前記ラッチされた初期ロジック信号を加算し、前記減算器は、前記加算器の出力から前記ラッチされた次期ロジック信号を減じて前記初期及び次期パルス入力のパルス間隔を演算し、初期パルス用と次期パルス用の遅延回路を共用するものである。
【００２８】
また、この発明に係るパルス間隔測定回路は、前記初期ロジック信号、前記次期パルス入力が無しの場合の次期ロジック信号、及び遅延したクロック信号がロジックＨのときには前記クロック信号のクロック数を計数し、前記次期パルス入力が有りの場合には前記計数を停止する第２のカウンタと、前記カウンタ及び前記第２のカウンタの計数値が不確定な場合にはエラーを出力する比較回路とをさらに備えたものである。
【００２９】
さらに、この発明に係るパルス間隔測定回路は、前記初期ロジック信号、前記次期パルス入力が無しの場合の次期ロジック信号、及び第１の時間だけ遅延したクロック信号がロジックＨのときには前記クロック信号のクロック数を計数し、前記次期パルス入力が有りの場合には前記計数を停止する第２のカウンタと、前記初期ロジック信号、前記次期パルス入力が無しの場合の次期ロジック信号、及び第２の時間だけ遅延したクロック信号がロジックＨのときには前記クロック信号のクロック数を計数し、前記次期パルス入力が有りの場合には前記計数を停止する第３のカウンタと、前記初期及び次期ロジック信号ラッチ用Ｄ−Ｆ／Ｆの出力の所定の条件に基づいて、前記カウンタ、前記第２のカウンタ、又は前記第３のカウンタの計数値のいずれかを前記加算器へ出力する比較回路とをさらに備え、前記加算器は、前記比較回路の出力と前記初期ロジック信号ラッチ用Ｄ−Ｆ／Ｆの出力を加算するものである。
【００３０】
【発明の実施の形態】
実施の形態１．
この発明の実施の形態１に係るパルス間隔測定回路について図面を参照しながら説明する。図１は、この発明の実施の形態１に係るパルス間隔測定回路の構成を示す図である。なお、各図中、同一符号は同一又は相当部分を示す。
【００３１】
図１において、１及び２はパルス入力信号をロジック入力信号に変換するＤ−Ｆ／Ｆ、３及び４はクロック信号とタイミングをとるための遅延回路、５はクロック信号を発生するクロック回路、６はロジック入力信号とクロック信号のＡＮＤゲート、７はクロック数を計数するカウンタ、８及び９はロジック入力信号をクロック信号と同期させるためのＤ−Ｆ／Ｆである。
【００３２】
また、同図において、１０及び１１はクロック信号の周期ＴのＴ／４遅延回路、１２及び１３はクロック信号の周期Ｔの２Ｔ／４遅延回路、１４及び１５はクロック信号の周期Ｔの３Ｔ／４遅延回路、１６〜２３は遅延したロジック信号をラッチするＤ−Ｆ／Ｆである。
【００３３】
さらに、同図において、２４はカウンタ７の計数値と遅延ロジック信号ラッチ回路１６、１８、２０及び２２の出力を加算する加算器、２５は加算器２４の出力から遅延ロジック信号ラッチ回路１７、１９、２１及び２３の出力を減じる減算器、２６は減算器２５の演算完了信号によりラッチを解除するリセット回路である。
【００３４】
つぎに、この実施の形態１に係るパルス間隔測定回路の動作について図面を参照しながら説明する。
【００３５】
図２は、この発明の実施の形態１に係るパルス間隔測定回路の動作を示すタイミングチャートである。
【００３６】
測定回路の起動時は、リセット回路２６からリセット信号を送出し、すべてのラッチをリセットする。
【００３７】
パルス間隔の測定は、被測定パルス入力端子１と被測定パルス入力端子２の間隔を測定する。
【００３８】
被測定パルス入力端子１にパルス入力Ｐ０が入力されると、ロジック信号変換Ｄ−Ｆ／Ｆ１によりロジック出力Ｌ０はロジックＨの信号が出力される。ロジック出力Ｌ０は遅延回路３を経てＡＮＤゲート６に入力され、ロジック出力Ｌ０のロジックＨ、パルス入力Ｐｌの入力無しのロジックＨ、クロック信号のロジックＨの３入力ＡＮＤの条件でクロック数をカウンタ７で計数する。
【００３９】
また、遅延回路３の出力は、ロジック信号ラッチ用Ｄ−Ｆ／Ｆ１６、Ｔ／４遅延回路１０を経てロジック信号ラッチ用Ｄ−Ｆ／Ｆ１８、２Ｔ／４遅延回路１２を経てロジック信号ラッチ用Ｄ−Ｆ／Ｆ２０、更に３Ｔ／４遅延回路１４を経てロジック信号ラッチ用Ｄ−Ｆ／Ｆ２２に送出される。
【００４０】
ロジック信号のラッチ条件は、ロジック出力Ｌ０がロジックＨでクロック信号がロジックＨになる時、ロジック信号ラッチ用Ｄ−Ｆ／Ｆ１６、１８、２０及び２２がラッチされる。
【００４１】
被測定パルス入力端子２にパルス入力Ｐ１が入力されると、ロジック信号変換Ｄ−Ｆ／Ｆ２によりロジック出力Ｌ１はロジックＨの信号が出力される。
【００４２】
ロジック出力Ｌ１は、遅延回路４を経て、ロジック信号ラッチ用Ｄ−Ｆ／Ｆ１７、Ｔ／４遅延回路１１を経てロジック信号ラッチ用Ｄ−Ｆ／Ｆ１９、２Ｔ／４遅延回路１３を経てロジック信号ラッチ用Ｄ−Ｆ／Ｆ２１、更に３Ｔ／４遅延回路１５を経てロジック信号ラッチ用Ｄ−Ｆ／Ｆ２３に送出される。
【００４３】
ロジック信号のラッチ条件は、ロジック出力Ｌ１がロジックＨでクロック信号がロジックＨになる時、ロジック信号ラッチ用Ｄ−Ｆ／Ｆ１７、１９、２１及び２３がラッチされる。
【００４４】
クロック回路５のクロック信号は、カウンタ７の計数に使用すると同時に、入力パルスのクロック信号との遅延時間計測にも使用する。
【００４５】
パルス入力Ｐｌ信号が未入力の状態で、パルス入力Ｐ０信号が入力されると、ロジックＬ０信号はロジックＨとなり、このロジックＬ０信号は遅延回路１０、１２、１４を経てロジック信号ラッチ用Ｄ−Ｆ／Ｆ１８、２０、２２に入力されており、パルス入力Ｐ０信号入力後の最初のクロック信号のロジックＨの条件でラッチ用Ｄ−Ｆ／Ｆ１６、１８、２０、２２をラッチし、更にカウンタ７の計数を１とする。
【００４６】
次のクロック信号のロジックＨでは、パルス入力Ｐｌが未入力であり、カウンタ７の計数を２にカウントアップする。パルス入力Ｐ１信号が入力され、ロジックＬ１がロジックＨになると、カウンタ入力のＡＮＤゲート６が閉となり、カウンタ７の計数は停止となると同時に、ロジックＬ１信号は遅延回路１１、１３、１５を経てロジック信号が順次ロジックＨとなる。
【００４７】
更に、次のクロック信号のロジックＨでは、パルス入力Ｐｌ信号が入力され、ロジックＬ１がロジックＨとなっていることより、ラッチ用Ｄ−Ｆ／Ｆ１７、１９、２１、２３をラッチする。
【００４８】
タイミングチャート例では、ロジック信号のラッチ結果は、パルス入力Ｐ０側の回路において、ロジックＬ０信号、Ｔ／４遅延信号、２Ｔ／４遅延信号、３Ｔ／４遅延信号はすべてロジックＨでラッチされ、パルス入力Ｐｌ側の回路において、ロジックＬ１信号、Ｔ／４遅延信号はロジックＨ、２Ｔ／４遅延信号、３Ｔ／４遅延信号はロジックＬである。
【００４９】
更に、カウンタ７の計数値は２となっている。パルス間隔は、クロック信号の周期Ｔとラッチ回路のロジックを加減算することで求められる。
【００５０】
すなわち、パルス入力Ｐ０側のラッチはすべてロジックＨであり、これは３Ｔ／４時間経過したことを意味している。
【００５１】
一方、パルス入力Ｐ１側は２Ｔ／４遅延信号、３Ｔ／４遅延信号がロジックＬであり、Ｔ／４時間経過したことを示している。これらのラッチ結果はカウンタ７の計数値を補正するためのもので、加算器２４でカウンタ７の計数値２とパルス入力Ｐ０側のラッチ結果より、２Ｔ＋３Ｔ／４の結果を得る。
【００５２】
次に、減算器２５で加算器２４の結果とパルス入力Ｐ１側のラッチ結果より、２Ｔ＋３Ｔ／４−Ｔ／４、すなわち、２Ｔ＋２Ｔ／４＝２．５Ｔの結果を得る。
【００５３】
以上説明したように、被測定パルス入力端子１のパルス入力Ｐ０信号と、被測定パルス入力端子２のパルス入力Ｐ１信号のパルス間隔を、クロック周期Ｔ以下をＴ／ｎ分割する遅延回路を使用することでクロック周期Ｔ以下の周期で精度良く計測することが可能となる。
【００５４】
遅延回路としては、ディレイライン、プログラマブルディレイライン、ロジックＩＣ、プリントパターン等を、他の構成回路用デバイスとして、ＣＭＯＳ、ＥＣＬ、ＦＰＧＡ等で構成しても高精度で計測が可能となる。
【００５５】
実施の形態２．
この発明の実施の形態２に係るパルス間隔測定回路について図面を参照しながら説明する。図３は、この発明の実施の形態２に係るパルス間隔測定回路の構成を示す図である。
【００５６】
図３において、１、２はパルス入力信号をロジック入力信号に変換するＤ−Ｆ／Ｆ、３、４はクロック信号とタイミングをとるための遅延回路、５はクロック信号を発生するクロック回路、６はロジック入力信号とクロック信号のＡＮＤゲート、７はクロック数を計数するカウンタ、８、９はロジック信号入力をクロック信号と同期させるためのＤ−Ｆ／Ｆである。なお、Ｄ−Ｆ／Ｆ１及び２は、図３に示すようにカスケード接続されている。
【００５７】
また、同図において、１０、１１はクロック信号の周期ＴのＴ／４遅延回路、１２、１３はクロック信号の周期Ｔの２Ｔ／４遅延回路、１４、１５はクロック信号の周期Ｔの３Ｔ／４遅延回路、１６〜２３は遅延したロジック信号をラッチするＤ−Ｆ／Ｆ
【００５８】
さらに、同図において、２４はカウンタ７の計数値と遅延ロジック信号ラッチ回路１６、１８、２０、２２の出力を加算する加算器、２５は加算器２４の出力から遅延ロジック信号ラッチ回路１７、１９、２１、２３の出力を減じる減算器、２６は減算器２５の演算完了信号によりラッチを解除するリセット回路である。
【００５９】
つぎに、この実施の形態２に係るパルス間隔測定回路の動作について図面を参照しながら説明する。
【００６０】
図４は、この発明の実施の形態２に係るパルス間隔測定回路の動作を示すタイミングチャートである。
【００６１】
測定回路の起動時は、リセット回路２６からリセット信号を送出し、すべてのラッチをリセットする。
【００６２】
リセットにより、パルス入力のＤ−Ｆ／Ｆ１はロジックＨ変換可能状態に、Ｄ−Ｆ／Ｆ２はロジックＨ変換が停止した状態となる。
【００６３】
被測定パルス入力端子に最初のパルス入力Ｐ０が入力されると、ロジック信号変換用Ｄ−Ｆ／Ｆ１によりロジック出力Ｌ０はロジックＨの信号が出力され、パルス入力のＤ−Ｆ／Ｆ２がロジックＨ変換可能状態になる。
【００６４】
ロジック出力Ｌ０は、遅延回路３を経てＡＮＤゲート６に入力され、ロジック出力Ｌ０のロジックＨ、パルス入力Ｐｌの入力無しのロジックＨ、クロック信号のロジックＨの３入力ＡＮＤの条件でクロック数をカウンタ７で計数する。
【００６５】
また、遅延回路３の出力は、ロジック信号ラッチ用Ｄ−Ｆ／Ｆ１６、Ｔ／４遅延回路１０を経てロジック信号ラッチ用Ｄ−Ｆ／Ｆ１８、２Ｔ／４遅延回路１２を経てロジック信号ラッチ用Ｄ−Ｆ／Ｆ２０、更に３Ｔ／４遅延回路１４を経てロジック信号ラッチ用Ｄ−Ｆ／Ｆ２２に送出される。
【００６６】
ロジック信号のラッチ条件は、ロジック出力Ｌ０がロジックＨでクロック信号がロジックＨになる時、ロジック信号ラッチ用Ｄ−Ｆ／Ｆ１６、１８、２０、２２がラッチされる。
【００６７】
次に、被測定パルス入力端子にパルス入力Ｐｌが入力されると、ロジック信号変換用Ｄ−Ｆ／Ｆ２によりロジック出力Ｌ１はロジックＨの信号が出力される。
【００６８】
ロジック出力Ｌ１は、遅延回路４を経て、ロジック信号ラッチ用Ｄ−Ｆ／Ｆ１７、Ｔ／４遅延回路１１を経てロジック信号ラッチ用Ｄ−Ｆ／Ｆ１９、２Ｔ／４遅延回路１３を経てロジック信号ラッチ用Ｄ−Ｆ／Ｆ２１、更に３Ｔ／４遅延回路１５を経てロジック信号ラッチ用Ｄ−Ｆ／Ｆ２３に送出される。
【００６９】
ロジック信号のラッチ条件は、ロジック出力Ｌ１がロジックＨでクロック信号がロジックＨになる時、ロジック信号ラッチ用Ｄ−Ｆ／Ｆ１７、１９、２１、２３がラッチされる。
【００７０】
クロック回路５のクロック信号はカウンタ７の計数に使用すると同時に、入力パルスのクロック信号との遅延時間計測にも使用する。
【００７１】
パルス入力Ｐｌ信号が未入力の状態で、パルス入力Ｐ０信号が入力されると、ロジックＬ０信号はロジックＨとなり、このロジックＬ０信号は遅延回路１０、１２、１４を経てロジック信号ラッチ用Ｄ−Ｆ／Ｆ１８、２０、２２に入力されており、パルス入力Ｐ０信号入力後の最初のクロック信号のロジックＨの条件でラッチ用Ｄ−Ｆ／Ｆ１６、１８、２０、２２をラッチし、更にカウンタ７の計数を１とする。
【００７２】
次のクロック信号のロジックＨでは、パルス入力Ｐｌが未入力であり、カウンタ７の計数を２にカウントアップする。
【００７３】
パルス入力Ｐ１信号が入力され、ロジックＬ１がロジックＨになると、カウンタ入力のＡＮＤゲート６が閉となり、カウンタ７の計数は停止となると同時に、ロジックＬ１信号は遅延回路１１、１３、１５を経てロジック信号が順次ロジックＨとなる。
【００７４】
更に、次のクロック信号のロジックＨでは、パルス入力Ｐｌ信号が入力され、ロジックＬ１がロジックＨとなっていることより、ラッチ用Ｄ−Ｆ／Ｆ１７、１９、２１、２３をラッチする。
【００７５】
タイミングチャート例では、ロジック信号のラッチ結果は、パルス入力Ｐ０側の回路において、ロジックＬ０信号、Ｔ／４遅延信号、２Ｔ／４遅延信号、３Ｔ／４遅延信号はすべてロジックＨでラッチされ、パルス入力Ｐｌ側の回路において、ロジックＬ１信号、Ｔ／４遅延信号はロジックＨ、２Ｔ／４遅延信号、３Ｔ／４遅延信号はロジックＬである。
【００７６】
更に、カウンタ７の計数値は２となっている。
【００７７】
パルス間隔は、クロック信号の周期Ｔとラッチ回路のロジックを加減算することで求められる。
【００７８】
すなわち、パルス入力Ｐ０側のラッチはすべてロジックＨであり、これは３Ｔ／４時間経過したことを意味している。
【００７９】
一方、パルス入力Ｐｌ側は２Ｔ／４遅延信号、３Ｔ／４遅延信号がロジックＬであり、Ｔ／４時間経過したことを示している。
【００８０】
これらのラッチ結果はカウンタ７の計数値を補正するためのもので、加算器２４でカウンタ７の計数２とパルス入力Ｐ０側のラッチ結果より、２Ｔ＋３Ｔ／４の結果を得る。
【００８１】
次に、減算器２５で加算器２４の結果とパルス入力Ｐｌ側のラッチ結果より、２Ｔ＋３Ｔ／４−Ｔ／４、すなわち、２Ｔ＋２Ｔ／４＝２．５Ｔの結果を得る。
【００８２】
以上説明したように、被測定パルス入力端子の最初のパルス入力Ｐ０信号と次のパルス入力Ｐｌ信号のパルス間隔をクロック周期Ｔ以下をＴ／ｎ分割する遅延回路を使用することでクロック周期Ｔ以下の周期で精度良く計測できる効果がある。
【００８３】
遅延回路としては、ディレイライン、プログラマブルディレイライン、ロジックＩＣ、プリントパターン等を、他の構成回路用デバイスとして、ＣＭＯＳ、ＥＣＬ、ＦＰＧＡ等で構成しても高精度で計測が可能となる。
【００８４】
実施の形態３．
この発明の実施の形態３に係るパルス間隔測定回路について図面を参照しながら説明する。図５は、この発明の実施の形態３に係るパルス間隔測定回路の構成を示す図である。
【００８５】
図５において、１、２、３１はパルス入力信号をロジック入力信号に変換するＤ−Ｆ／Ｆ、３、４、３２はクロック信号とタイミングをとるための遅延回路、５はクロック信号を発生するクロック回路、６、２７はロジック入力信号とクロック信号のＡＮＤゲート、７、２８はクロック数を計数するカウンタ、８、９、３３はロジック信号入力をクロック信号と同期させるためのＤ−Ｆ／Ｆである。なお、Ｄ−Ｆ／Ｆ１、２及び３１は、図５に示すようにカスケード接続されている。
【００８６】
また、同図において、１０、１１、３４はクロック信号の周期ＴのＴ／４遅延回路、１２、１３、３５はクロック信号の周期Ｔの２Ｔ／４遅延回路、１４、１５、３６はクロック信号の周期Ｔの３Ｔ／４遅延回路、１６〜２３、３７〜４０は遅延したロジック信号をラッチするＤ−Ｆ／Ｆである。
【００８７】
さらに、同図において、２６は減算器４１の演算完了信号によりラッチを解除するリセット回路、２９はカウンタ７の計数値と遅延ロジック信号ラッチ回路１６、１８、２０、２２の加算と遅延信号ラッチ回路１７、１９、２１、２３の減算を行う加減算器、３０はカウンタ２８の計数値と遅延ロジック信号ラッチ回路１７、１９、２１、２３の加算を行う加算器、４１は加算器３０から遅延ロジック信号ラッチ回路３７、３８、３９、４０を減じる減算器である。
【００８８】
つぎに、この実施の形態３に係るパルス間隔測定回路の動作について図面を参照しながら説明する。
【００８９】
図６は、この発明の実施の形態３に係るパルス間隔測定回路の動作を示すタイミングチャートである。
【００９０】
測定回路の起動時は、リセット回路２６からリセット信号を送出し、すべてのラッチをリセットする。
【００９１】
リセットにより、パルス入力のＤ−Ｆ／Ｆ１はロジックＨ変換可能状態に、Ｄ−Ｆ／Ｆ２はロジックＨ変換が停止した状態となる。
【００９２】
被測定パルス入力端子に最初のパルス入力Ｐ０が入力されると、ロジック信号変換Ｄ−Ｆ／Ｆ１によりロジック出力Ｌ０はロジックＨの信号が出力され、パルス入力のＤ−Ｆ／Ｆ２がロジックＨ変換可能状態になる。
【００９３】
ロジック出力Ｌ０は、遅延回路３を経てＡＮＤゲート６に入力され、ロジック出力Ｌ０のロジックＨ、パルス入力Ｐｌの入力無しのロジックＨ、クロック信号のロジックＨの３入力ＡＮＤの条件でクロック数をカウンタ７で計数する。
【００９４】
また、遅延回路３の出力は、ロジック信号ラッチ用Ｄ−Ｆ／Ｆ１６、Ｔ／４遅延回路１０を経てロジック信号ラッチ用Ｄ−Ｆ／Ｆ１８、２Ｔ／４遅延回路１２を経てロジック信号ラッチ用Ｄ−Ｆ／Ｆ２０、更に３Ｔ／４遅延回路１４を経てロジック信号ラッチ用Ｄ−Ｆ／Ｆ２２に送出される。
【００９５】
ロジック信号のラッチ条件は、ロジック出力Ｌ０がロジックＨでクロック信号がロジックＨになる時、ロジック信号ラッチ用Ｄ−Ｆ／Ｆ１６、１８、２０、２２がラッチされる。
【００９６】
次に、被測定パルス入力端子にパルス入力Ｐｌが入力されると、ロジック信号変換Ｄ−Ｆ／Ｆ２によりロジック出力Ｌ１はロジックＨの信号が出力される。
【００９７】
ロジック出力Ｌ１は、遅延回路４を経て、ロジック信号ラッチ用Ｄ−Ｆ／Ｆ１７、Ｔ／４遅延回路１１を経てロジック信号ラッチ用Ｄ−Ｆ／Ｆ１９、２Ｔ／４遅延回路１３を経てロジック信号ラッチ用Ｄ−Ｆ／Ｆ２１、更に３Ｔ／４遅延回路１５を経てロジック信号ラッチ用Ｄ−Ｆ／Ｆ２３に送出される。
【００９８】
ロジック信号のラッチ条件は、ロジック出力Ｌ１がロジックＨでクロック信号がロジックＨになる時、ロジック信号ラッチ用Ｄ−Ｆ／Ｆ１７、１９、２１、２３がラッチされる。
【００９９】
クロック回路５のクロック信号はカウンタ７、２８の計数に使用すると同時に、入力パルスのクロック信号との遅延時間計測にも使用する。
【０１００】
パルス入力Ｐｌ信号が未入力の状態で、パルス入力Ｐ０信号が入力されると、ロジックＬ０信号はロジックＨとなり、このロジックＬ０信号は、遅延回路１０、１２、１４を経てロジック信号ラッチ用Ｄ−Ｆ／Ｆ１８、２０、２２に入力されており、パルス入力Ｐ０信号入力後の最初のクロック信号のロジックＨの条件でラッチ用Ｄ−Ｆ／Ｆ１６、１８、２０、２２をラッチし、更にカウンタ７の計数を１とする。
【０１０１】
次のクロック信号のロジックＨでは、パルス入力Ｐｌが未入力であり、カウンタ７の計数を２にカウントアップする。
【０１０２】
パルス入力Ｐ１信号が入力され、ロジックＬ１がロジックＨになると、カウンタ入力のＡＮＤゲート６が閉となり、カウンタ７の計数は停止となると同時に、ロジックＬ１信号は遅延回路１１、１３、１５を経てロジック信号が順次ロジックＨになると共に、パルス入力Ｐ２のロジック変換Ｄ−Ｆ／Ｆの入力待ち状態となる。
【０１０３】
更に、次のクロック信号のロジックＨでは、パルス入力Ｐ１信号が入力され、ロジックＬ１がロジックＨとなっていることより、ラッチ用Ｄ−Ｆ／Ｆ１７、１９、２１、２３をラッチし、更にカウンタ２８の計数を１とする。
【０１０４】
次のクロック信号のロジックＨでは、パルス入力Ｐ２が未入力であり、カウンタ２８の計数を２にカウントアップする。
【０１０５】
パルス入力Ｐ２信号が入力され、ロジックＬ２がロジックＨになると、カウンタ入力のＡＮＤゲート２７が閉となり、カウンタ２８の計数は停止となると同時に、ロジックＬ２信号は遅延回路３４、３５、３６を経てロジック信号が順次ロジックＨとなる。
【０１０６】
タイミングチャート例では、ロジック信号のラッチ結果は、パルス入力Ｐ０側の回路において、ロジックＬ０信号、Ｔ／４遅延信号、２Ｔ／４遅延信号、３Ｔ／４遅延信号はすべてロジックＨでラッチされ、パルス入力Ｐｌ側の回路において、ロジックＬ１信号、Ｔ／４遅延信号はロジックＨ、２Ｔ／４遅延信号、３Ｔ／４遅延信号はロジックＬでラッチされ、パルス入力Ｐ２側の回路において、ロジックＬ２信号、Ｔ／４遅延信号、２Ｔ／４遅延信号、３Ｔ／４遅延信号はすべてロジックＨである。
【０１０７】
更に、カウンタ７、２８の計数値は２となっている。
【０１０８】
パルス間隔は、クロック信号の周期Ｔとラッチ回路のロジックを加減算することで求められる。
【０１０９】
すなわち、パルス入力Ｐ０側のラッチはすべてロジックＨであり、これは３Ｔ／４時間経過したことを意味している。
【０１１０】
一方、パルス入力Ｐ１側は２Ｔ／４遅延信号、３Ｔ／４遅延信号がロジックＬであり、Ｔ／４時間経過したことを示している。
【０１１１】
これらのラッチ結果はカウンタ７の計数値を補正するためのもので、加減算器２９でカウンタ７の計数２とパルス入力Ｐ０側のラッチ結果より、加算値として２Ｔ＋３Ｔ／４の結果を得る。
【０１１２】
次に、パルス入力Ｐｌ側のラッチ結果を減算することで、２Ｔ＋３Ｔ／４−Ｔ／４、すなわち、パルス入力Ｐ０とパルス入力Ｐｌの時間間隔は２Ｔ＋２Ｔ／４＝２．５Ｔの結果を得る。
【０１１３】
同様に、パルス入力Ｐｌ側は２Ｔ／４遅延信号、３Ｔ／４遅延信号がロジックＬであり、Ｔ／４時間経過したことを意味している。
【０１１４】
一方、パルス入力Ｐ２側のラッチはすべてロジックＨであり、これは３Ｔ／４時間経過したことを示している。
【０１１５】
これらのラッチ結果はカウンタ２８の計数値を補正するためのもので、加算器３０でカウンタ２８の計数２とパルス入力Ｐ１側のラッチ結果より、２Ｔ＋Ｔ／４の結果を得る。
【０１１６】
次に、減算器４１で加算器３０の結果とパルス入力Ｐ２側のラッチ結果より、２Ｔ＋Ｔ／４−３Ｔ／４、すなわち、パルス入力Ｐｌとパルス入力Ｐ２の時間間隔２Ｔ−２Ｔ／４＝１．５Ｔの結果を得る。
【０１１７】
以上説明したように、被測定パルス入力端子の最初のパルス入力Ｐ０信号と次のパルス入力Ｐ１信号、更に次のパルス入力信号Ｐ２信号のパルス間隔をクロック周期Ｔ以下をＴ／ｎ分割する遅延回路を使用することでクロック周期Ｔ以下の周期でパルス列のパルス入力間隔を連続して精度良く計測できる効果がある。
【０１１８】
本例ではパルス入力数をＰ０、Ｐ１、Ｐ２の３つとしたが、回路構成を増やすことでパルス入力数を増やすことができ、間隔計測時の初期パルス入力Ｐ０と次のパルス入力Ｐｌは、更に次の初期パルスとして使用できるため回路数が少なくて済む利点がある。
【０１１９】
更に、サイクリックに処理することも可能であり、連続したパルス入力の間隔を簡易な回路で連続して計装できる。
【０１２０】
遅延回路としては、ディレイライン、プログラマブルディレイライン、ロジックＩＣ、プリントパターン等を、他の構成回路用デバイスとして、ＣＭＯＳ、ＥＣＬ、ＦＰＧＡ等で構成しても高精度で計測が可能となる。
【０１２１】
実施の形態４．
この発明の実施の形態４に係るパルス間隔測定回路について図面を参照しながら説明する。図７は、この発明の実施の形態４に係るパルス間隔測定回路の構成を示す図である。
【０１２２】
図７において、１、２はパルス入力信号をロジック入力信号に変換するＤ−Ｆ／Ｆ、５はクロック信号を発生するクロック回路、６はロジック入力信号とクロック信号のＡＮＤゲート、７はクロック数を計数するカウンタ、８、９はロジック信号入力をクロック信号と同期させるためのＤ−Ｆ／Ｆである。なお、Ｄ−Ｆ／Ｆ１及び２は、図７に示すようにカスケード接続されている。
【０１２３】
また、同図において、１０はクロック信号の周期ＴのＴ／４遅延回路、１２はクロック信号の周期Ｔの２Ｔ／４遅延回路、１４はクロック信号の周期Ｔの３Ｔ／４遅延回路、１６、１８、２０、２２は遅延したロジック信号をラッチするＤ−Ｆ／Ｆである。
【０１２４】
さらに、同図において、２４はカウンタ７の計数値と遅延ロジック信号ラッチ回路１６、１８、２０、２２の出力を加算する加算器、２５は加算器２４の出力から遅延ロジック信号ラッチ回路１６、１８、２０、２２の出力を減じる減算器、２６は減算器２５の演算完了信号によりラッチを解除するリセット回路、４２は遅延回路のロジック状態を保持するレジスタ、４３はレジスタ４２の入力許可を与えるＥＮＡＢＬＥ信号を発生するＤ−Ｆ／Ｆ、４４は遅延ロジック信号ラッチ回路のラッチ信号発生用ＯＲゲートである。
【０１２５】
つぎに、この実施の形態４に係るパルス間隔測定回路の動作について図面を参照しながら説明する。
【０１２６】
図８は、この発明の実施の形態４に係るパルス間隔測定回路の動作を示すタイミングチャートである。
【０１２７】
測定回路の起動時は、リセット回路２６からリセット信号を送出し、すべてのラッチをリセットする。
【０１２８】
リセットにより、パルス入力のＤ−Ｆ／Ｆ１はロジックＨ変換可能状態に、Ｄ−Ｆ／Ｆ２はロジックＨ変換が停止した状態となる。
【０１２９】
被測定パルス入力端子に最初のパルス入力Ｐ０が入力されると、ロジック信号変換Ｄ−Ｆ／Ｆ１によりロジック出力Ｌ０はロジックＨの信号が出力され、パルス入力のＤ−Ｆ／Ｆ２がロジックＨ変換可能状態になる。
【０１３０】
ロジック出力Ｌ０は、ＡＮＤゲート６に入力され、ロジック出力Ｌ０のロジックＨ、パルス入力Ｐ１の入力無しのロジックＨ、クロック信号のロジックＨの３入力ＡＮＤの条件でクロック数をカウンタ７で計数する。
【０１３１】
また、ロジック出力Ｌ０は、ＡＮＤゲート６を経て、更にロジック信号ラッチ用Ｄ−Ｆ／Ｆ１６、Ｔ／４遅延回路１０を経てロジック信号ラッチ用Ｄ−Ｆ／Ｆ１８、２Ｔ／４遅延回路１２を経てロジック信号ラッチ用Ｄ−Ｆ／Ｆ２０、更に３Ｔ／４遅延回路１４を経てロジック信号ラッチ用Ｄ−Ｆ／Ｆ２２に送出される。
【０１３２】
ＡＮＤゲート６の出力は、パルス入力Ｐ０信号のクロックとの端数を求めるためにＤ−Ｆ／Ｆ８に入力され、クロック信号がロジックＨになる時、ロジック信号ラッチ用信号によりＯＲゲート４４を経てロジック信号ラッチ用Ｄ−Ｆ／Ｆ１６、１８、２０、２２で遅延回路出力ロジック信号をラッチする。
【０１３３】
また、ロジック信号ラッチ用信号はレジスタ４２のＥＮＡＢＬＥ信号を発生するＤ−Ｆ／Ｆ４３のデータ入力信号として与えられる。
【０１３４】
ＥＮＡＢＬＥ信号は、ロジック信号ラッチ用信号を発生させたクロック信号の次のクロック信号でＥＮＡＢＬＥ信号をロジックＬにして、レジスタ４２へのデータの読み込みを停止する。
【０１３５】
次に、被測定パルス入力端子にパルス入力Ｐ１が入力されると、ロジック信号変換用Ｄ−Ｆ／Ｆ２のＱ出力よりロジック出力Ｌ１はロジックＨの信号、（−）Ｑ出力よりロジック出力（−）Ｌ１はロジックＬが出力される。ロジック出力Ｌ１はロジック信号ラッチ用Ｄ−Ｆ／Ｆ９へ送出される。なお、例えば（−）Ｑにおいて、（−）はＱのオーバーラインを表す。
【０１３６】
ロジック出力（−）Ｌ１は、ロジック信号変換用Ｄ−Ｆ／Ｆ１に送出されると共に、ＡＮＤゲート６を経て、ロジック信号ラッチ用Ｄ−Ｆ／Ｆ１６、Ｔ／４遅延回路１０を経てロジック信号ラッチ用Ｄ−Ｆ／Ｆ１８、２Ｔ／４遅延回路１２を経てロジック信号ラッチ用Ｄ−Ｆ／Ｆ２０、更に３Ｔ／４遅延回路１４を経てロジック信号ラッチ用Ｄ−Ｆ／Ｆ２２に送出される。
【０１３７】
ロジック信号のラッチ条件は、ロジック出力Ｌ１がロジックＨでクロック信号がロジックＨになる時、ロジック信号ラッチ用Ｄ−Ｆ／Ｆ１６、１８、２０、２２がラッチされる。
【０１３８】
クロック回路５のクロック信号はカウンタ７の計数に使用すると同時に、入力パルスのクロック信号との遅延時間計測にも使用する。
【０１３９】
パルス入力Ｐ１信号が未入力の状態で、パルス入力Ｐ０信号が入力されると、ロジックＬ０信号はロジックＨとなり、このロジックＬ０信号はＡＮＤゲート６を経て、更に遅延回路１０、１２、１４を経てロジック信号ラッチ用Ｄ−Ｆ／Ｆ１８、２０、２２に入力されており、パルス入力Ｐ０信号入力後の最初のクロック信号のロジックＨの条件でラッチ用Ｄ−Ｆ／Ｆ１６、１８、２０、２２をラッチし、更にカウンタ７の計数を１とする。
【０１４０】
次のクロック信号のロジックＨでは、パルス入力Ｐｌが未入力であり、カウンタ７の計数を２にカウントアップする。
【０１４１】
パルス入力Ｐｌ信号が入力され、ロジック信号変換用Ｄ−Ｆ／Ｆ２の（−）Ｑ出力のロジック（−）Ｌ１がロジックＬになると、カウンタ入力のＡＮＤゲート６が閉となり、カウンタ７の計数は停止となると同時に、ＡＮＤゲート６の出力信号は遅延回路１０、１２、１４を経てロジック信号が順次ロジックＬとなる。
【０１４２】
更に、次のクロック信号のロジックＨでは、ロジックＬ１がロジックＨとなっていることより、Ｄ−Ｆ／Ｆ９のロジック出力はロジックＨとなり、ＯＲゲート４４を経て、ラッチ用Ｄ−Ｆ／Ｆ１６、１８、２０、２２をラッチする。但し、ラッチしたロジック信号は遅延回路のロジックがＨからＬ側に変化するときに行うため、実施の形態１〜３とロジックレベルの方向は逆転している。
【０１４３】
タイミングチャート例では、ロジック信号のラッチ結果は、パルス入力Ｐ０側の回路において、ロジックＬ０信号、Ｔ／４遅延信号、２Ｔ／４遅延信号、３Ｔ／４遅延信号はすべてロジックＨでラッチされ、パルス入力Ｐｌ側の回路において、ロジックＬ１信号、Ｔ／４遅延信号はロジックＬ、２Ｔ／４遅延信号、３Ｔ／４遅延信号はロジックＨである。
【０１４４】
更に、カウンタ７の計数値は２となっている。
【０１４５】
パルス間隔は、クロック信号の周期Ｔとラッチ回路のロジックを加減算することで求められる。
【０１４６】
すなわち、パルス入力Ｐ０側のラッチはすべてロジックＨであり、これは３Ｔ／４時間経過したことを意味している。
【０１４７】
一方、パルス入力Ｐｌ側は２Ｔ／４遅延信号、３Ｔ／４遅延信号がロジックＨであり、Ｔ／４時間経過したことを示している。
【０１４８】
これらのラッチ結果はカウンタ７の計数値を補正するためのもので、加算器２４でカウンタ７の計数２とパルス入力Ｐ０側のラッチ結果より、２Ｔ＋３Ｔ／４の結果を得る。
【０１４９】
次に、減算器２５で加算器２４の結果とパルス入力Ｐｌ側のラッチ結果より、２Ｔ＋３Ｔ／４−Ｔ／４、すなわち、２Ｔ＋２Ｔ／４＝２．５Ｔの結果を得る。
【０１５０】
以上説明したように、被測定パルス入力端子の最初のパルス入力Ｐ０信号と次のパルス入力Ｐｌ信号のパルス間隔をクロック周期Ｔ以下をＴ／ｎ分割する同一の遅延回路を使用することでクロック周期Ｔ以下の周期で精度良く計測できる効果がある。
【０１５１】
遅延回路としては、ディレイライン、プログラマブルディレイライン、ロジックＩＣ、プリントパターン等を、他の構成回路用デバイスとして、ＣＭＯＳ、ＥＣＬ、ＦＰＧＡ等で構成しても高精度で計測が可能となる。
【０１５２】
実施の形態５．
この発明の実施の形態５に係るパルス間隔測定回路について図面を参照しながら説明する。図９は、この発明の実施の形態５に係るパルス間隔測定回路の構成を示す図である。
【０１５３】
図９において、１、２はパルス入力信号をロジック入力信号に変換するＤ−Ｆ／Ｆ、５はクロック信号を発生するクロック回路、６はロジック入力信号とクロック信号のＡＮＤゲート、７はクロック数を計数するカウンタ、８、９はロジック信号入力をクロック信号と同期させるためのＤ−Ｆ／Ｆである。なお、Ｄ−Ｆ／Ｆ１及び２は、図９に示すようにカスケード接続されている。
【０１５４】
また、同図において、１０、１１はクロック信号の周期ＴのＴ／４遅延回路、１２、１３はクロック信号の周期Ｔの２Ｔ／４遅延回路、１４、１５はクロック信号の周期Ｔの３Ｔ／４遅延回路、１６〜２３は遅延したロジック信号をラッチするＤ−Ｆ／Ｆである。
【０１５５】
さらに、同図において、２４はカウンタ７の計数値と遅延ロジック信号ラッチ回路１６、１８、２０、２２の出力を加算する加算器、２５は加算器２４の出力から遅延ロジック信号ラッチ回路１７、１９、２１、２３の出力を減じる減算器、２６は減算器２５の演算完了信号によりラッチを解除するリセット回路、４５はクロック数を計数するカウンタ、４６はロジック信号とクロック信号のＡＮＤゲート、４７はクロック信号を遅延させる遅延回路、４８はカウンタ７、４５及びＴ／４遅延回路の出力を比較する比較回路である。
【０１５６】
つぎに、この実施の形態５に係るパルス間隔測定回路の動作について図面を参照しながら説明する。
【０１５７】
図１０は、この発明の実施の形態５に係るパルス間隔測定回路の動作を示すタイミングチャートである。
【０１５８】
測定回路の起動時は、リセット回路２６からリセット信号を送出し、すべてのラッチをリセットする。
【０１５９】
リセットにより、パルス入力のＤ−Ｆ／Ｆ１はロジックＨ変換可能状態に、Ｄ−Ｆ／Ｆ２はロジックＨ変換が停止した状態となる。
【０１６０】
被測定パルス入力端子に最初のパルス入力Ｐ０が入力されると、ロジック信号変換用Ｄ−Ｆ／Ｆ１によりロジック出力Ｌ０はロジックＨの信号が出力され、パルス入力のＤ−Ｆ／Ｆ２がロジックＨ変換可能状態になる。
【０１６１】
ロジック出力Ｌ０は、ＡＮＤゲート６、４６に入力され、ロジック出力Ｌ０のロジックＨ、パルス入力Ｐｌの入力無しのロジックＨ、クロック信号のロジックＨの３入力ＡＮＤの条件でクロック数をカウンタ７、４５で計数する。但し、カウンタ４５のクロック信号は、Ｔ／４遅延時間を越え、２Ｔ／４遅延時間未満の遅延回路を経て入力される。
【０１６２】
また、ロジック出力Ｌ０は、ロジック信号ラッチ用Ｄ−Ｆ／Ｆ１６、Ｔ／４遅延回路１０を経てロジック信号ラッチ用Ｄ−Ｆ／Ｆ１８、２Ｔ／４遅延回路１２を経てロジック信号ラッチ用Ｄ−Ｆ／Ｆ２０、更に３Ｔ／４遅延回路１４を経てロジック信号ラッチ用Ｄ−Ｆ／Ｆ２２に送出される。
【０１６３】
ロジック信号のラッチ条件は、ロジック出力Ｌ０がロジックＨでクロック信号がロジックＨになる時、ロジック信号ラッチ用Ｄ−Ｆ／Ｆ１６、１８、２０、２２がラッチされる。
【０１６４】
次に、被測定パルス入力端子にパルス入力Ｐｌが入力されると、ロジック信号変換用Ｄ−Ｆ／Ｆ２によりロジック出力Ｌ１はロジックＨの信号が出力される。
【０１６５】
ロジック出力Ｌ１は、ロジック信号ラッチ用Ｄ−Ｆ／Ｆ１７、Ｔ／４遅延回路１１を経てロジック信号ラッチ用Ｄ−Ｆ／Ｆ１９、２Ｔ／４遅延回路１３を経てロジック信号ラッチ用Ｄ−Ｆ／Ｆ２１、更に３Ｔ／４遅延回路１５を経てロジック信号ラッチ用Ｄ−Ｆ／Ｆ２３に送出される。
【０１６６】
ロジック信号のラッチ条件は、ロジック出力Ｌ１がロジックＨでクロック信号がロジックＨになる時、ロジック信号ラッチ用Ｄ−Ｆ／Ｆ１７、１９、２１、２３がラッチされる。
【０１６７】
クロック回路５のクロック信号はカウンタ７、４５の計数に使用すると同時に、入力パルスのクロック信号との遅延時間計測にも使用する。
【０１６８】
パルス入力Ｐｌ信号が未入力の状態で、パルス入力Ｐ０信号が入力されると、ロジックＬ０信号はロジックＨとなり、このロジックＬ０信号は遅延回路１０、１２、１４を経てロジック信号ラッチ用Ｄ−Ｆ／Ｆ１８、２０、２２に入力されており、パルス入力Ｐ０信号入力後の最初のクロック信号のロジックＨの条件でラッチ用Ｄ−Ｆ／Ｆ１６、１８、２０、２２をラッチし、更にカウンタ７の計数を１とするが、ロジックＬ０信号とクロック信号が同時に入力した場合は、カウンタ７の計数は不確定となり１又は０となる。但し、カウンタ４５は、カウンタ７に入力するクロック信号が遅延回路４７を経てその入力とロジックＬ０信号で計数するため、クロック信号とロジックＬ０信号のロジックＨに時間差があり計数を１とする。
【０１６９】
次のクロック信号のロジックＨでは、パルス入力Ｐ１が未入力であり、カウンタ７の計数をカウントアップし、計数は２又は１となる、カウンタ４５も計数をカウントアップし、計数は２となる。
【０１７０】
パルス入力Ｐ１信号が入力され、ロジック信号Ｌ１がロジックＨになると、カウンタ入力のＡＮＤゲート６、４６が閉となり、カウンタ７、４５の計数は停止となると同時に、ロジックＬ１信号は遅延回路１１、１３、１５を経てロジック信号が順次ロジックＨとなる。
【０１７１】
更に、次のクロック信号のロジックＨでは、パルス入力Ｐ１信号が入力され、ロジックＬ１がロジックＨとなっていることより、ラッチ用Ｄ−Ｆ／Ｆ１７、１９、２１、２３をラッチする。
【０１７２】
タイミングチャート例では、ロジック信号のラッチ結果は、パルス入力Ｐ０側の回路において、ロジックＬ０信号、Ｔ／４遅延信号、２Ｔ／４遅延信号、３Ｔ／４遅延信号はすべてロジックＨでラッチされ、パルス入力Ｐ１側の回路において、ロジックＬ１信号、Ｔ／４遅延信号はロジックＨ、２Ｔ／４遅延信号、３Ｔ／４遅延信号はロジックＬである。
【０１７３】
しかし、パルス入力Ｐ１のロジック信号Ｈとクロック信号が同時に入力した場合は、カウンタ７の計数は不確定となり２又は１又は０となる。但し、カウンタ４５は、カウンタ７に入力するクロック信号が遅延回路４７を経てその入力とロジック出力Ｌ１のロジックＨ信号で計数するため、クロック信号とロジック信号Ｌ１のロジックＨ信号に時間差があり計数を２とする。
【０１７４】
比較回路４８は、カウンタ７とカウンタ４５の計数値に不一致が発生した場合に正しい計数を使用するための演算回路で、次の動作を行う。
【０１７５】
上述の例は、パルス入力Ｐ０のロジックＨ信号とクロック信号が同時に入力し、パルス入力ＰｌのロジックＨ信号とクロック信号が同時に入力した場合で、カウンタ７の計数値が不確定となるが、Ｔ／４遅延信号はロジックＬ０信号、ロジックＬ１信号ともロジックＬ信号となることから、Ｔ／４遅延信号がロジックＬ０、Ｌ１信号がともにロジックＬ時はカウンタ４５の計数値を使用して加減演算する。
【０１７６】
パルス入力Ｐ０のロジックＨ信号と遅延回路４７を経たクロック信号が同時に入力し、パルス入力ＰｌのロジックＨ信号と遅延回路４７を経たクロック信号が同時に入力した場合は、カウンタ４５の計数値が不確定となるが、Ｔ／４遅延信号はロジックＬ０信号、ロジックＬ１信号ともロジックＨ信号となることから、Ｔ／４遅延信号がロジック信号Ｌ０、Ｌ１ともにロジックＨ信号時はカウンタ７の計数値を使用して加減演算する。
【０１７７】
但し、パルス入力Ｐ０のロジックＨ信号とクロック信号が同時に入力し、パルス入力Ｐ１のロジックＨ信号と遅延回路４７を経たクロック信号が同時に入力した場合、及びパルス入力Ｐ０のロジックＨ信号と遅延回路４７を経たクロック信号が同時に入力し、パルス入力Ｐ１のロジックＨ信号とクロック信号が同時に入力した場合は、カウンタ７あるいはカウンタ４５の計数値が不確定となり、Ｔ／４遅延信号のロジックＬ０信号、ロジックＬ１信号のロジック信号が不一致となり、計数できないことからエラーとして出力する。
【０１７８】
パルス間隔は、クロック信号の周期Ｔとラッチ回路のロジックを加減算することで求められる。
【０１７９】
すなわち、パルス入力Ｐ０側のラッチはすべてロジックＨであり、これは３Ｔ／４時間経過したことを意味している。
【０１８０】
一方、パルス入力Ｐｌ側は２Ｔ／４遅延信号、３Ｔ／４遅延信号がロジックＬであり、Ｔ／４時間経過したことを示している。
【０１８１】
これらのラッチ結果はカウンタ７の計数値を補正するためのもので、加算器２４でカウンタ７の計数２とパルス入力Ｐ０側のラッチ結果より、２Ｔ＋３Ｔ／４の結果を得る。
【０１８２】
次に、減算器２５で加算器２４の結果とパルス入力Ｐｌ側のラッチ結果より、２Ｔ＋３Ｔ／４−Ｔ／４、すなわち、２Ｔ＋２Ｔ／４＝２．５Ｔの結果を得る。
【０１８３】
以上説明したように、クロック信号を計数するカウンタの計数値が不確定な場合にエラー出力し、不確定な値を排除する効果がある。
【０１８４】
遅延回路としては、ディレイライン、プログラマブルディレイライン、ロジックＩＣ、プリントパターン等を、他の構成回路用デバイスとして、ＣＭＯＳ、ＥＣＬ、ＦＰＧＡ等で構成しても高精度で計測が可能となる。
【０１８５】
実施の形態６．
この発明の実施の形態６に係るパルス間隔測定回路について図面を参照しながら説明する。図１１は、この発明の実施の形態６に係るパルス間隔測定回路の構成を示す図である。
【０１８６】
図１１において、１、２はパルス入力信号をロジック入力信号に変換するＤ−Ｆ／Ｆ、５はクロック信号を発生するクロック回路、６はロジック入力信号とクロック信号のＡＮＤゲート、７はクロック数を計数するカウンタ、８、９はロジック信号入力をクロック信号と同期させるためのＤ−Ｆ／Ｆである。なお、Ｄ−Ｆ／Ｆ１及び２は、図１１に示すようにカスケード接続されている。
【０１８７】
また、同図において、１０、１１はクロック信号の周期ＴのＴ／４遅延回路、１２、１３はクロック信号の周期Ｔの２Ｔ／４遅延回路、１４、１５はクロック信号の周期Ｔの３Ｔ／４遅延回路、１６〜２３は遅延したロジック信号をラッチするＤ−Ｆ／Ｆである。
【０１８８】
さらに、同図において、２４はカウンタ７の計数値と遅延ロジック信号ラッチ回路１６、１８、２０、２２の出力を加算する加算器、２５は加算器２４の出力から遅延ロジック信号ラッチ回路１７、１９、２１、２３の出力を減じる減算器、２６は減算器２５の演算完了信号によりラッチを解除するリセット回路、４５、４９はクロック数を計数するカウンタ、４６、５０はロジック信号とクロック信号のＡＮＤゲート、４７、５１はクロック信号を遅延させる遅延回路、４８はカウンタ７、４５、４９及びＴ／４遅延回路及び２Ｔ／４遅延回路のロジック出力を比較する比較回路である。
【０１８９】
つぎに、この実施の形態６に係るパルス間隔測定回路の動作について図面を参照しながら説明する。
【０１９０】
図１２は、この発明の実施の形態６に係るパルス間隔測定回路の動作を示すタイミングチャートである。
【０１９１】
測定回路の起動時は、リセット回路２６からリセット信号を送出し、すべてのラッチをリセットする。
【０１９２】
リセットにより、パルス入力のＤ−Ｆ／Ｆ１はロジックＨ変換可能状態に、Ｄ−Ｆ／Ｆ２はロジックＨ変換が停止した状態となる。
【０１９３】
被測定パルス入力端子に最初のパルス入力Ｐ０が入力されると、ロジック信号変換用Ｄ−Ｆ／Ｆ１によりロジック出力Ｌ０はロジックＨの信号が出力され、パルス入力のＤ−Ｆ／Ｆ２がロジックＨ変換可能状態になる。
【０１９４】
ロジック出力Ｌ０は、ＡＮＤゲート６、４６、５０に入力され、ロジック出力Ｌ０のロジックＨ、パルス入力Ｐ１の入力無しのロジックＨ、クロック信号のロジックＨの３入力ＡＮＤの条件でクロック数をカウンタ７、４５、４９で計数する。但し、カウンタ４５のクロック信号はＴ／４遅延時間を越え、２Ｔ／４遅延時間未満の遅延回路４７を経て入力され、カウンタ４９のクロック信号も同様にＴ／４遅延時間を越え、２Ｔ／４遅延時間未満の遅延回路５１を経て入力される。
【０１９５】
また、ロジック出力Ｌ０は、ロジック信号ラッチ用Ｄ−Ｆ／Ｆ１６、Ｔ／４遅延回路１０を経てロジック信号ラッチ用Ｄ−Ｆ／Ｆ１８、２Ｔ／４遅延回路１２を経てロジック信号ラッチ用Ｄ−Ｆ／Ｆ２０、更に３Ｔ／４遅延回路１４を経てロジック信号ラッチ用Ｄ−Ｆ／Ｆ２２に送出される。
【０１９６】
ロジック信号のラッチ条件は、ロジック出力Ｌ０がロジックＨでクロック信号がロジックＨになる時、ロジック信号ラッチ用Ｄ−Ｆ／Ｆ１６、１８、２０、２２がラッチされる。
【０１９７】
次に、被測定パルス入力端子にパルス入力Ｐｌが入力されると、ロジック信号変換用Ｄ−Ｆ／Ｆ２によりロジック出力Ｌ１はロジックＨの信号が出力される。
【０１９８】
ロジック出力Ｌ１は、ロジック信号ラッチ用Ｄ−Ｆ／Ｆ１７、Ｔ／４遅延回路１１を経てロジック信号ラッチ用Ｄ−Ｆ／Ｆ１９、２Ｔ／４遅延回路１３を経てロジック信号ラッチ用Ｄ−Ｆ／Ｆ２１、更に３Ｔ／４遅延回路１５を経てロジック信号ラッチ用Ｄ−Ｆ／Ｆ２３に送出される。
【０１９９】
ロジック信号のラッチ条件は、ロジック出力Ｌ１がロジックＨでクロック信号がロジックＨになる時、ロジック信号ラッチ用Ｄ−Ｆ／Ｆ１７、１９、２１、２３がラッチされる。
【０２００】
クロック回路５のクロック信号はカウンタ７、４５、４９の計数に使用すると同時に、入力パルスのクロック信号との遅延時間計測にも使用する。
【０２０１】
パルス入力Ｐｌ信号が未入力の状態で、パルス入力Ｐ０信号が入力されると、ロジックＬ０信号はロジックＨとなり、このロジックＬ０信号は遅延回路１０、１２、１４を経てロジック信号ラッチ用Ｄ−Ｆ／Ｆ１８、２０、２２に入力されており、パルス入力Ｐ０信号入力後の最初のクロック信号のロジックＨの条件でラッチ用Ｄ−Ｆ／Ｆ１６、１８、２０、２２をラッチし、更にカウンタ７の計数を１とするが、ロジックＬ０信号とクロック信号が同時に入力した場合は、カウンタ７の計数は不確定となり１又は０となる。
【０２０２】
但し、カウンタ４５は、カウンタ７に入力するクロック信号が遅延回路４７を経てその入力とロジックＬ０信号で計数するため、クロック信号とロジック出力Ｌ０のロジックＨ信号に時間差があり計数を１とし、カウンタ４９もカウンタ４５と同様に計数を１とする。次のクロック信号のロジックＨでは、パルス入力Ｐ１が未入力であり、カウンタ７の計数をカウントアップし、計数は２又は１となる。カウンタ４５、４９も計数をカウントアップし、計数は２となる。
【０２０３】
パルス入力Ｐｌ信号が入力され、ロジックＬ１がロジックＨになると、カウンタ入力のＡＮＤゲート６が閉となり、カウンタ７、４５の計数は停止となると同時に、ロジックＬ１信号は遅延回路１１、１３、１５を経てロジック信号が順次ロジックＨとなる。
【０２０４】
更に、次のクロック信号のロジックＨでは、パルス入力Ｐｌ信号が入力され、ロジックＬ１がロジックＨとなっていることより、ラッチ用Ｄ−Ｆ／Ｆ１７、１９、２１、２３をラッチする。
【０２０５】
タイミングチャート例では、ロジック信号のラッチ結果は、パルス入力Ｐ０側の回路において、ロジックＬ０信号、Ｔ／４遅延信号、２Ｔ／４遅延信号、３Ｔ／４遅延信号はすべてロジックＨでラッチされ、パルス入力Ｐｌ側の回路において、ロジックＬ１信号、Ｔ／４遅延信号はロジックＨ、２Ｔ／４遅延信号、３Ｔ／４遅延信号はロジックＬである。
【０２０６】
しかし、パルス入力Ｐ１のロジック信号Ｈと遅延回路４７を経たクロック信号が同時に入力した場合は、カウンタ４５の計数は不確定となり３又は２となる。但し、カウンタ４９は、カウンタ４５に入力するクロック信号が遅延回路５１を経てその入力とロジック出力Ｌ１のロジックＨ信号で計数するため、クロック信号とロジック出力Ｌ１のロジックＨ信号に時間差があり計数を２とする。
【０２０７】
比較回路４８は、カウンタ７、カウンタ４５及びカウンタ４７の計数値に不一致が発生した場合に正しい計数を使用するための演算回路で、次の動作を行う。
【０２０８】
上述の例は、パルス入力Ｐ０のロジックＨ信号とクロック信号が同時に入力し、パルス入力Ｐ１のロジックＨ信号と遅延回路４７を経たクロック信号が同時に入力した場合で、カウンタ７及びカウンタ４５の計数値が不確定となるが、Ｔ／４遅延信号はロジックＬ０信号でロジックＬ信号、２Ｔ／４遅延信号はロジックＬ０信号でロジックＬ信号、Ｔ／４遅延信号はロジックＬ１信号でロジックＨ信号、２Ｔ／４遅延信号はロジックＬ１信号でロジックＨ信号となることから、この条件が成立した場合はカウンタ４９の計数値を使用して加減演算する。
【０２０９】
パルス入力Ｐ０、ＰｌのロジックＬ０、Ｌ１信号とクロック信号、遅延回路４７を経たクロック信号及び遅延回路５１を経たクロック信号の同時入力の組み合わせから上記以外の組み合わせは次のようにする。
【０２１０】
Ｔ／４遅延信号はロジックＬ０信号でロジックＬ信号、２Ｔ／４遅延信号はロジックＬ０信号でロジックＬ信号、Ｔ／４遅延信号はロジックＬ１信号でロジックＬ信号、２Ｔ／４遅延信号はロジックＬ１信号でロジックＬ信号時は、カウンタ４９の計数値とする。
【０２１１】
Ｔ／４遅延信号はロジックＬ０信号でロジックＬ信号、２Ｔ／４遅延信号はロジックＬ０信号でロジックＬ信号、Ｔ／４遅延信号はロジックＬ１信号でロジックＨ信号、２Ｔ／４遅延信号はロジックＬ１信号でロジックＬ信号時は、カウンタ４５の（計数値−１）とする。
【０２１２】
Ｔ／４遅延信号はロジックＬ０信号でロジックＨ信号、２Ｔ／４遅延信号はロジックＬ０信号でロジックＬ信号、Ｔ／４遅延信号はロジックＬ１信号でロジックＬ信号、２Ｔ／４遅延信号はロジックＬ１信号でロジックＬ信号時は、カウンタ４５の計数値とする。
【０２１３】
Ｔ／４遅延信号はロジックＬ０信号でロジックＨ信号、２Ｔ／４遅延信号はロジックＬ０信号でロジックＬ信号、Ｔ／４遅延信号はロジックＬ１信号でロジックＨ信号、２Ｔ／４遅延信号はロジックＬ１信号でロジックＬ信号時は、カウンタ４５の計数値とする。
【０２１４】
Ｔ／４遅延信号はロジックＬ０信号でロジックＨ信号、２Ｔ／４遅延信号はロジックＬ０信号でロジックＬ信号、Ｔ／４遅延信号はロジックＬ１信号でロジックＨ信号、２Ｔ／４遅延信号はロジックＬ１信号でロジックＨ信号時は、カウンタ７の（計数値−１）とする。
【０２１５】
Ｔ／４遅延信号はロジックＬ０信号でロジックＨ信号、２Ｔ／４遅延信号はロジックＬ０信号でロジックＨ信号、Ｔ／４遅延信号はロジックＬ１信号でロジックＬ信号、２Ｔ／４遅延信号はロジックＬ１信号でロジックＬ信号時は、カウンタ４９の（計数値−１）とする。
【０２１６】
Ｔ／４遅延信号はロジックＬ０信号でロジックＨ信号、２Ｔ／４遅延信号はロジックＬ０信号でロジックＨ信号、Ｔ／４遅延信号はロジックＬ１信号でロジックＨ信号、２Ｔ／４遅延信号はロジックＬ１信号でロジックＬ信号時は、カウンタ７の計数値とする。
【０２１７】
Ｔ／４遅延信号はロジックＬ０信号でロジックＨ信号、２Ｔ／４遅延信号はロジックＬ０信号でロジックＨ信号、Ｔ／４遅延信号はロジックＬ１信号でロジックＨ信号、２Ｔ／４遅延信号はロジックＬ１信号でロジックＨ信号時は、カウンタ７の計数値とする。
【０２１８】
パルス間隔は、クロック信号の周期Ｔとラッチ回路のロジックを加減算することで求められる。
【０２１９】
すなわち、パルス入力Ｐ０側のラッチはすべてロジックＨであり、これは３Ｔ／４時間経過したことを意味している。
【０２２０】
一方、パルス入力Ｐ１側は２Ｔ／４遅延信号、３Ｔ／４遅延信号がロジックＬであり、Ｔ／４時間経過したことを示している。
【０２２１】
これらのラッチ結果はカウンタ７の計数値を補正するためのもので、加算器２４でカウンタ７の計数２とパルス入力Ｐ０側のラッチ結果より、２Ｔ＋３Ｔ／４の結果を得る。
【０２２２】
次に、減算器２５で加算器２４の結果とパルス入力Ｐｌ側のラッチ結果より、２Ｔ＋３Ｔ／４−Ｔ／４、すなわち、２Ｔ＋２Ｔ／４＝２．５Ｔの結果を得る。
【０２２３】
以上説明したように、クロック信号を計数するカウンタの計数値の不確定な場合に遅延回路のロジックレベルを比較して正確な計数値で演算する比較回路４８を設け、精度良く計測できる効果がある。
【０２２４】
遅延回路としては、ディレイライン、プログラマブルディレイライン、ロジックＩＣ、プリントパターン等を・他の構成回路用デバイスとして、ＣＭＯＳ、ＥＣＬ、ＦＰＧＡ等で構成しても高精度で計測が可能となる。
【０２２５】
【発明の効果】
この発明に係るパルス間隔測定回路は、以上説明したとおり、クロック信号を発生するクロック回路と、初期パルス入力を初期ロジック信号に変換する初期パルス用Ｄ−Ｆ／Ｆと、次期パルス入力を次期ロジック信号に変換する次期パルス用Ｄ−Ｆ／Ｆと、前記初期ロジック信号、前記次期パルス入力が無しの場合の次期ロジック信号、及び前記クロック信号がロジックＨのときには前記クロック信号のクロック数を計数し、前記次期パルス入力が有りの場合には前記計数を停止するカウンタと、前記初期ロジック信号を前記クロック信号と同期させる初期ロジック用Ｄ−Ｆ／Ｆと、前記次期ロジック信号を前記クロック信号と同期させる次期ロジック用Ｄ−Ｆ／Ｆと、前記同期した初期ロジック信号を前記クロック信号の周期を等分した遅延分だけ順次遅延させる初期パルス用遅延回路と、前記同期した次期ロジック信号を前記クロック信号の周期を等分した遅延分だけ順次遅延させる次期パルス用遅延回路と、前記遅延した初期ロジック信号をラッチする初期ロジック信号ラッチ用Ｄ−Ｆ／Ｆと、前記遅延した次期ロジック信号をラッチする次期ロジック信号ラッチ用Ｄ−Ｆ／Ｆと、前記カウンタの計数値と前記初期ロジック信号ラッチ用Ｄ−Ｆ／Ｆの出力を加算する加算器と、前記加算器の出力から前記次期ロジック信号ラッチ用Ｄ−Ｆ／Ｆの出力を減じて前記初期及び次期パルス入力のパルス間隔を演算する減算器とを備えたので、クロック信号の周期以下の周期でパルス間隔を高い精度で計測できるという効果を奏する。
【０２２６】
また、この発明に係るパルス間隔測定回路は、以上説明したとおり、前記初期パルス用Ｄ−Ｆ／Ｆと前記次期パルス用Ｄ−Ｆ／Ｆをカスケード接続したので、クロック信号の周期以下の周期でパルス間隔を高い精度で計測できるという効果を奏する。
【０２２７】
また、この発明に係るパルス間隔測定回路は、以上説明したとおり、クロック信号を発生するクロック回路と、初期パルス入力を初期ロジック信号に変換する初期パルス用Ｄ−Ｆ／Ｆと、次期パルス入力を次期ロジック信号に変換する次期パルス用Ｄ−Ｆ／Ｆと、第３パルス入力を第３ロジック信号に変換する第３パルス用Ｄ−Ｆ／Ｆと、前記初期ロジック信号、前記次期パルス入力が無しの場合の次期ロジック信号、及び前記クロック信号がロジックＨのときには前記クロック信号のクロック数を計数し、前記次期パルス入力が有りの場合には前記計数を停止する第１のカウンタと、前記次期ロジック信号、前記第３パルス入力が無しの場合の第３ロジック信号、及び前記クロック信号がロジックＨのときには前記クロック信号のクロック数を計数し、前記第３パルス入力が有りの場合には前記計数を停止する第２のカウンタと、前記初期ロジック信号を前記クロック信号と同期させる初期ロジック用Ｄ−Ｆ／Ｆと、前記次期ロジック信号を前記クロック信号と同期させる次期ロジック用Ｄ−Ｆ／Ｆと、前記第３ロジック信号を前記クロック信号と同期させる第３ロジック用Ｄ−Ｆ／Ｆと、前記同期した初期ロジック信号を前記クロック信号の周期を等分した遅延分だけ順次遅延させる初期パルス用遅延回路と、前記同期した次期ロジック信号を前記クロック信号の周期を等分した遅延分だけ順次遅延させる次期パルス用遅延回路と、前記同期した第３ロジック信号を前記クロック信号の周期を等分した遅延分だけ順次遅延させる第３パルス用遅延回路と、前記遅延した初期ロジック信号をラッチする初期ロジック信号ラッチ用Ｄ−Ｆ／Ｆと、前記遅延した次期ロジック信号をラッチする次期ロジック信号ラッチ用Ｄ−Ｆ／Ｆと、前記遅延した第３ロジック信号をラッチする第３ロジック信号ラッチ用Ｄ−Ｆ／Ｆと、前記第１のカウンタの計数値と前記初期ロジック信号ラッチ用Ｄ−Ｆ／Ｆの出力を加算し、この加算値から前記次期ロジック信号ラッチ用Ｄ−Ｆ／Ｆの出力を減じて前記初期及び次期パルス入力のパルス間隔を演算する加減算器と、前記第２のカウンタの計数値と前記次期ロジック信号ラッチ用Ｄ−Ｆ／Ｆの出力を加算する加算器と、前記加算器の出力から前記第３ロジック信号ラッチ用Ｄ−Ｆ／Ｆの出力を減じて前記次期及び第３パルス入力のパルス間隔を演算する減算器とを備えたので、クロック信号の周期以下の周期でパルス間隔を高い精度で計測できるという効果を奏する。
【０２２８】
また、この発明に係るパルス間隔測定回路は、以上説明したとおり、前記次期パルス用遅延回路を削除し、前記初期パルス用遅延回路は、前記同期した初期及び次期ロジック信号を前記クロック信号の周期を等分した遅延分だけ順次遅延させ、前記次期ロジック信号ラッチ用Ｄ−Ｆ／Ｆを削除し、前記初期ロジック信号ラッチ用Ｄ−Ｆ／Ｆは、前記遅延した初期及び次期ロジック信号をラッチし、前記加算器は、前記カウンタの計数値と前記ラッチされた初期ロジック信号を加算し、前記減算器は、前記加算器の出力から前記ラッチされた次期ロジック信号を減じて前記初期及び次期パルス入力のパルス間隔を演算し、初期パルス用と次期パルス用の遅延回路を共用するので、クロック信号の周期以下の周期でパルス間隔を高い精度で計測できるという効果を奏する。
【０２２９】
また、この発明に係るパルス間隔測定回路は、以上説明したとおり、前記初期ロジック信号、前記次期パルス入力が無しの場合の次期ロジック信号、及び遅延したクロック信号がロジックＨのときには前記クロック信号のクロック数を計数し、前記次期パルス入力が有りの場合には前記計数を停止する第２のカウンタと、前記カウンタ及び前記第２のカウンタの計数値が不確定な場合にはエラーを出力する比較回路とをさらに備えたので、クロック信号の周期以下の周期でパルス間隔を高い精度で計測できるという効果を奏する。
【０２３０】
さらに、この発明に係るパルス間隔測定回路は、以上説明したとおり、前記初期ロジック信号、前記次期パルス入力が無しの場合の次期ロジック信号、及び第１の時間だけ遅延したクロック信号がロジックＨのときには前記クロック信号のクロック数を計数し、前記次期パルス入力が有りの場合には前記計数を停止する第２のカウンタと、前記初期ロジック信号、前記次期パルス入力が無しの場合の次期ロジック信号、及び第２の時間だけ遅延したクロック信号がロジックＨのときには前記クロック信号のクロック数を計数し、前記次期パルス入力が有りの場合には前記計数を停止する第３のカウンタと、前記初期及び次期ロジック信号ラッチ用Ｄ−Ｆ／Ｆの出力の所定の条件に基づいて、前記カウンタ、前記第２のカウンタ、又は前記第３のカウンタの計数値のいずれかを前記加算器へ出力する比較回路とをさらに備え、前記加算器は、前記比較回路の出力と前記初期ロジック信号ラッチ用Ｄ−Ｆ／Ｆの出力を加算するので、クロック信号の周期以下の周期でパルス間隔を高い精度で計測できるという効果を奏する。
【図面の簡単な説明】
【図１】この発明の実施の形態１に係るパルス間隔測定回路の構成を示す図である。
【図２】この発明の実施の形態１に係るパルス間隔測定回路の動作を示すタイミングチャートである。
【図３】この発明の実施の形態２に係るパルス間隔測定回路の構成を示す図である。
【図４】この発明の実施の形態２に係るパルス間隔測定回路の動作を示すタイミングチャートである。
【図５】この発明の実施の形態３に係るパルス間隔測定回路の構成を示す図である。
【図６】この発明の実施の形態３に係るパルス間隔測定回路の動作を示すタイミングチャートである。
【図７】この発明の実施の形態４に係るパルス間隔測定回路の構成を示す図である。
【図８】この発明の実施の形態４に係るパルス間隔測定回路の動作を示すタイミングチャートである。
【図９】この発明の実施の形態５に係るパルス間隔測定回路の構成を示す図である。
【図１０】この発明の実施の形態５に係るパルス間隔測定回路の動作を示すタイミングチャートである。
【図１１】この発明の実施の形態６に係るパルス間隔測定回路の構成を示す図である。
【図１２】この発明の実施の形態６に係るパルス間隔測定回路の動作を示すタイミングチャートである。
【図１３】従来のパルス間隔測定回路の構成を示す図である。
【図１４】従来のパルス間隔測定回路の動作を示すタイミングチャートである。
【符号の説明】
１、２ Ｄ−Ｆ／Ｆ、３、４ 遅延回路、５ クロック回路、６ ＡＮＤゲート、７ カウンタ、８、９ Ｄ−Ｆ／Ｆ、１０、１１ Ｔ／４遅延回路、１２、１３ ２Ｔ／４遅延回路、１４、１５ ３Ｔ／４遅延回路、１６〜２３ Ｄ−Ｆ／Ｆ、２４ 加算器、２５ 減算器、２６ リセット回路、２７ ＡＮＤゲート、２８ カウンタ、２９ 加減算器、３０ 加算器、３１ Ｄ−Ｆ／Ｆ、３２ 遅延回路、３３ Ｄ−Ｆ／Ｆ、３４ Ｔ／４遅延回路、３５ ２Ｔ／４遅延回路、３６ ３Ｔ／４遅延回路、３７〜４０ Ｄ−Ｆ／Ｆ、４１ 減算器、４２ レジスタ、４３ Ｄ−Ｆ／Ｆ、４４ ＯＲゲート、４５ カウンタ、４６ ＡＮＤゲート、４７ 遅延回路、４８ 比較回路、４９ カウンタ、５０ ＡＮＤゲート、５１ 遅延回路。
Claims (6)
- クロック信号を発生するクロック回路と、
初期パルス入力を初期ロジック信号に変換する初期パルス用Ｄ−Ｆ／Ｆと、
次期パルス入力を次期ロジック信号に変換する次期パルス用Ｄ−Ｆ／Ｆと、
前記初期ロジック信号、前記次期パルス入力が無しの場合の次期ロジック信号、及び前記クロック信号がロジックＨのときには前記クロック信号のクロック数を計数し、前記次期パルス入力が有りの場合には前記計数を停止するカウンタと、
前記初期ロジック信号を前記クロック信号と同期させる初期ロジック用Ｄ−Ｆ／Ｆと、
前記次期ロジック信号を前記クロック信号と同期させる次期ロジック用Ｄ−Ｆ／Ｆと、
前記同期した初期ロジック信号を前記クロック信号の周期を等分した遅延分だけ順次遅延させる初期パルス用遅延回路と、
前記同期した次期ロジック信号を前記クロック信号の周期を等分した遅延分だけ順次遅延させる次期パルス用遅延回路と、
前記遅延した初期ロジック信号をラッチする初期ロジック信号ラッチ用Ｄ−Ｆ／Ｆと、
前記遅延した次期ロジック信号をラッチする次期ロジック信号ラッチ用Ｄ−Ｆ／Ｆと、
前記カウンタの計数値と前記初期ロジック信号ラッチ用Ｄ−Ｆ／Ｆの出力を加算する加算器と、
前記加算器の出力から前記次期ロジック信号ラッチ用Ｄ−Ｆ／Ｆの出力を減じて前記初期及び次期パルス入力のパルス間隔を演算する減算器と
を備えたことを特徴とするパルス間隔測定回路。 - 前記初期パルス用Ｄ−Ｆ／Ｆと前記次期パルス用Ｄ−Ｆ／Ｆをカスケード接続した
ことを特徴とする請求項１記載のパルス間隔測定回路。 - クロック信号を発生するクロック回路と、
初期パルス入力を初期ロジック信号に変換する初期パルス用Ｄ−Ｆ／Ｆと、
次期パルス入力を次期ロジック信号に変換する次期パルス用Ｄ−Ｆ／Ｆと、
第３パルス入力を第３ロジック信号に変換する第３パルス用Ｄ−Ｆ／Ｆと、
前記初期ロジック信号、前記次期パルス入力が無しの場合の次期ロジック信号、及び前記クロック信号がロジックＨのときには前記クロック信号のクロック数を計数し、前記次期パルス入力が有りの場合には前記計数を停止する第１のカウンタと、
前記次期ロジック信号、前記第３パルス入力が無しの場合の第３ロジック信号、及び前記クロック信号がロジックＨのときには前記クロック信号のクロック数を計数し、前記第３パルス入力が有りの場合には前記計数を停止する第２のカウンタと、
前記初期ロジック信号を前記クロック信号と同期させる初期ロジック用Ｄ−Ｆ／Ｆと、
前記次期ロジック信号を前記クロック信号と同期させる次期ロジック用Ｄ−Ｆ／Ｆと、
前記第３ロジック信号を前記クロック信号と同期させる第３ロジック用Ｄ−Ｆ／Ｆと、
前記同期した初期ロジック信号を前記クロック信号の周期を等分した遅延分だけ順次遅延させる初期パルス用遅延回路と、
前記同期した次期ロジック信号を前記クロック信号の周期を等分した遅延分だけ順次遅延させる次期パルス用遅延回路と、
前記同期した第３ロジック信号を前記クロック信号の周期を等分した遅延分だけ順次遅延させる第３パルス用遅延回路と、
前記遅延した初期ロジック信号をラッチする初期ロジック信号ラッチ用Ｄ−Ｆ／Ｆと、
前記遅延した次期ロジック信号をラッチする次期ロジック信号ラッチ用Ｄ−Ｆ／Ｆと、
前記遅延した第３ロジック信号をラッチする第３ロジック信号ラッチ用Ｄ−Ｆ／Ｆと、
前記第１のカウンタの計数値と前記初期ロジック信号ラッチ用Ｄ−Ｆ／Ｆの出力を加算し、この加算値から前記次期ロジック信号ラッチ用Ｄ−Ｆ／Ｆの出力を減じて前記初期及び次期パルス入力のパルス間隔を演算する加減算器と、
前記第２のカウンタの計数値と前記次期ロジック信号ラッチ用Ｄ−Ｆ／Ｆの出力を加算する加算器と、
前記加算器の出力から前記第３ロジック信号ラッチ用Ｄ−Ｆ／Ｆの出力を減じて前記次期及び第３パルス入力のパルス間隔を演算する減算器と
を備えたことを特徴とするパルス間隔測定回路。 - 前記次期パルス用遅延回路を削除し、
前記初期パルス用遅延回路は、前記同期した初期及び次期ロジック信号を前記クロック信号の周期を等分した遅延分だけ順次遅延させ、
前記次期ロジック信号ラッチ用Ｄ−Ｆ／Ｆを削除し、
前記初期ロジック信号ラッチ用Ｄ−Ｆ／Ｆは、前記遅延した初期及び次期ロジック信号をラッチし、
前記加算器は、前記カウンタの計数値と前記ラッチされた初期ロジック信号を加算し、
前記減算器は、前記加算器の出力から前記ラッチされた次期ロジック信号を減じて前記初期及び次期パルス入力のパルス間隔を演算し、
初期パルス用と次期パルス用の遅延回路を共用する
ことを特徴とする請求項２記載のパルス間隔測定回路。 - 前記初期ロジック信号、前記次期パルス入力が無しの場合の次期ロジック信号、及び遅延したクロック信号がロジックＨのときには前記クロック信号のクロック数を計数し、前記次期パルス入力が有りの場合には前記計数を停止する第２のカウンタと、
前記カウンタ及び前記第２のカウンタの計数値が不確定な場合にはエラーを出力する比較回路と
をさらに備えたことを特徴とする請求項２記載のパルス間隔測定回路。 - 前記初期ロジック信号、前記次期パルス入力が無しの場合の次期ロジック信号、及び第１の時間だけ遅延したクロック信号がロジックＨのときには前記クロック信号のクロック数を計数し、前記次期パルス入力が有りの場合には前記計数を停止する第２のカウンタと、
前記初期ロジック信号、前記次期パルス入力が無しの場合の次期ロジック信号、及び第２の時間だけ遅延したクロック信号がロジックＨのときには前記クロック信号のクロック数を計数し、前記次期パルス入力が有りの場合には前記計数を停止する第３のカウンタと、
前記初期及び次期ロジック信号ラッチ用Ｄ−Ｆ／Ｆの出力の所定の条件に基づいて、前記カウンタ、前記第２のカウンタ、又は前記第３のカウンタの計数値のいずれかを前記加算器へ出力する比較回路と
をさらに備え、
前記加算器は、前記比較回路の出力と前記初期ロジック信号ラッチ用Ｄ−Ｆ／Ｆの出力を加算する
ことを特徴とする請求項２記載のパルス間隔測定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002165618A JP2004012279A (ja) | 2002-06-06 | 2002-06-06 | パルス間隔測定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002165618A JP2004012279A (ja) | 2002-06-06 | 2002-06-06 | パルス間隔測定回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004012279A true JP2004012279A (ja) | 2004-01-15 |
Family
ID=30433413
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002165618A Withdrawn JP2004012279A (ja) | 2002-06-06 | 2002-06-06 | パルス間隔測定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004012279A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009031151A (ja) * | 2007-07-27 | 2009-02-12 | Tetsuo Hashimoto | パルス信号データ解析装置 |
| KR20120028337A (ko) * | 2009-05-28 | 2012-03-22 | 코닌클리케 필립스 일렉트로닉스 엔.브이. | 디지털 실리콘 광전자증배기들의 시간 분해능을 개선하기 위한 방법 |
| JP2012154856A (ja) * | 2011-01-27 | 2012-08-16 | Koko Res Kk | 周波数計測装置及び周波数位相差比較装置 |
| RU2529447C2 (ru) * | 2012-12-18 | 2014-09-27 | Российская Федерация, от имени которой выступает Государственная корпорация по атомной энергии "Росатом" | Способ регистрации характеристик ионизирующего излучения и устройство для его осуществления |
| CN104485932A (zh) * | 2014-11-17 | 2015-04-01 | 威海北洋光电信息技术股份公司 | 一种外触发脉宽预测电路 |
| RU213911U1 (ru) * | 2022-03-25 | 2022-10-04 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный университет" | Бета-чувствительный элемент оптоволоконной дозиметрической системы |
-
2002
- 2002-06-06 JP JP2002165618A patent/JP2004012279A/ja not_active Withdrawn
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009031151A (ja) * | 2007-07-27 | 2009-02-12 | Tetsuo Hashimoto | パルス信号データ解析装置 |
| KR20120028337A (ko) * | 2009-05-28 | 2012-03-22 | 코닌클리케 필립스 일렉트로닉스 엔.브이. | 디지털 실리콘 광전자증배기들의 시간 분해능을 개선하기 위한 방법 |
| JP2012528321A (ja) * | 2009-05-28 | 2012-11-12 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | デジタル・シリコン光電子増倍管の時間分解能を向上する方法 |
| US8822935B2 (en) | 2009-05-28 | 2014-09-02 | Koninklijke Philips N.V. | Method to improve the time resolution of digital silicon photomultipliers |
| US9405024B2 (en) | 2009-05-28 | 2016-08-02 | Koninklijke Philips N.V. | Method to improve the time resolution of digital silicon photomultipliers |
| KR101690318B1 (ko) | 2009-05-28 | 2016-12-27 | 코닌클리케 필립스 엔.브이. | 디지털 실리콘 광전자증배기들의 시간 분해능을 개선하기 위한 방법 |
| JP2012154856A (ja) * | 2011-01-27 | 2012-08-16 | Koko Res Kk | 周波数計測装置及び周波数位相差比較装置 |
| RU2529447C2 (ru) * | 2012-12-18 | 2014-09-27 | Российская Федерация, от имени которой выступает Государственная корпорация по атомной энергии "Росатом" | Способ регистрации характеристик ионизирующего излучения и устройство для его осуществления |
| CN104485932A (zh) * | 2014-11-17 | 2015-04-01 | 威海北洋光电信息技术股份公司 | 一种外触发脉宽预测电路 |
| CN104485932B (zh) * | 2014-11-17 | 2017-02-22 | 威海北洋光电信息技术股份公司 | 一种外触发脉宽预测电路 |
| RU213911U1 (ru) * | 2022-03-25 | 2022-10-04 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный университет" | Бета-чувствительный элемент оптоволоконной дозиметрической системы |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI644516B (zh) | 電路延遲監測設備及方法 | |
| US3626307A (en) | Counting system for measuring a difference between frequencies of two signals | |
| CN108170018B (zh) | 一种门控环型时间数字转换器及时间数字转换方法 | |
| GB2397709A (en) | Digital timing apparatus | |
| JPH0578973B2 (ja) | ||
| JPWO2013069173A1 (ja) | 時間差デジタル変換器 | |
| JP2004012279A (ja) | パルス間隔測定回路 | |
| KR19980019184A (ko) | 시간 간격 측정 시스템 및 시간 간격 측정 방법(time interval measurement system and method applied therein) | |
| US6950375B2 (en) | Multi-phase clock time stamping | |
| US7782241B2 (en) | Signal processing method and device, and analog/digital converting device | |
| KR101639064B1 (ko) | 이종 샘플링 지연선 기반 시간-디지털 변환기 | |
| JP2014140107A (ja) | パルス測定回路及びデータ処理装置 | |
| CN114967411B (zh) | 一种具备自动复位机制的多级时间数字转换器 | |
| JP4352921B2 (ja) | 回転位置検出装置 | |
| CN113574473B (zh) | 时间测量电路 | |
| JPH0743406A (ja) | パルス位相測定装置 | |
| JP2563366B2 (ja) | 信号周期計測装置 | |
| JP2009098019A (ja) | 時間計測回路 | |
| JP5055016B2 (ja) | 位相差計測回路 | |
| KR0181401B1 (ko) | 클록오류검출 및 선택회로 | |
| JP2019124478A (ja) | 時間計測回路 | |
| SU1665491A2 (ru) | Цифровой умножитель частоты следовани импульсов | |
| JPH03162622A (ja) | 計数回路 | |
| JPH04244971A (ja) | パルス間隔測定回路 | |
| JP2912680B2 (ja) | デジタル位相同期装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050906 |