JP2004007385A - Ａ／ｄ変換方法及び装置 - Google Patents

Abstract

【課題】構成が簡単で安価に実現し得るＡ／Ｄ変換装置を用いて、アナログ信号を高速且つ高精度にデジタル値に変換することのできるＡ／Ｄ変換方法及び装置を提供する。
【解決手段】パルス遅延回路１０を構成する複数の遅延ユニット２に、入力信号Ｖｉｎを供給することで、各遅延ユニット２の遅延時間を変調し、サンプリングクロックＣＫ一周期当たりにパルス信号が通過した遅延ユニット２の個数を数値化することにより、入力信号ＶｉｎをＡ／Ｄ変換する装置において、Ａ／Ｄ変換に用いるパルス位置数値化部１２を複数設け、各パルス位置数値化部１２には、位相の異なるサンプリングクロックＣＫ１〜ＣＫｍを入力する。そして、各パルス位置数値化部１２で得られた数値データＤＴ１〜ＤＴｍを、加算器１４で加算し、最終的なＡ／Ｄ変換結果を表す数値データＤＴＡを生成する。
【選択図】　図１

Description

【０００１】
【発明の属する技術分野】
本発明は、パルス信号を遅延して出力する遅延ユニットを複数個直列に接続してなるパルス遅延回路を用いて、アナログ入力信号を数値データに変換するＡ／Ｄ変換方法及び装置に関する。
【０００２】
【従来の技術】
従来より、構成が簡単で高分解能のデジタル値が得られるＡ／Ｄ変換装置として、各種ゲート回路からなる複数の遅延ユニットをリング状に接続してなるパルス遅延回路に対して、電源電圧としてＡ／Ｄ変換対象となるアナログ入力信号を供給すると同時に、伝送用のパルス信号を入力することにより、パルス遅延回路内で、各遅延ユニットの遅延時間に対応した速度でパルス信号を周回させ、そのパルス信号の周回中、所定のサンプリング時間内にパルス遅延回路内でパルス信号が通過した遅延ユニットの個数をカウントすることにより、アナログ入力信号を数値データに変換するＡ／Ｄ変換装置が知られている（例えば、特許文献１参照）。
【０００３】
このＡ／Ｄ変換装置は、遅延ユニットの遅延時間が電源電圧に応じて変化するのを利用したものであり、アナログ入力信号を電源電圧としてパルス遅延回路を構成している各遅延ユニットに供給することで、パルス遅延回路内を周回するパルス信号の移動速度をアナログ入力信号にて変調し、その移動速度を、所定のサンプリング時間内にパルス信号が通過した遅延ユニットの個数をカウントすることにより測定し、その測定結果（カウント値）をＡ／Ｄ変換後の数値データとして出力する。
【０００４】
そして、このＡ／Ｄ変換装置によれば、パルス遅延回路を構成する遅延ユニット一段当たりの遅延時間とＡ／Ｄ変換を行う際のサンプリング時間とに応じて、得られる数値データの電圧分解能を設定でき、その数値データの電圧分解能を高めるためには、遅延ユニット一段当たりの遅延時間を短くするか、或いは、サンプリング時間を長くすればよいことから、高精度なＡ／Ｄ変換を実現し得るＡ／Ｄ変換装置を簡単な構成で安価に提供できることになる。
【０００５】
【特許文献１】特開平５−２５９９０７号公報
【０００６】
【発明が解決しようとする課題】
しかしながら、上記Ａ／Ｄ変換装置において、パルス遅延回路を構成する遅延ユニット一段当たりの遅延時間は、遅延ユニットを構成する素子（インバータ等のゲート回路）の微細化レベル（ＣＭＯＳデザインルール）により決定されるため、Ａ／Ｄ変換の分解能を高めるためにパルス遅延回路の遅延ユニット一段当たりの遅延時間を短くするには限界がある。
【０００７】
また、上記Ａ／Ｄ変換装置において、Ａ／Ｄ変換の分解能を高めるためにＡ／Ｄ変換を行う際のサンプリング時間を長くすると、例えば、Ａ／Ｄ変換速度が数ＭＨｚ〜数十ＭＨｚというように、高速なＡ／Ｄ変換が要求されるシステムでは、スピード不足となってしまい、対応できなくなるという問題が生じる。
【０００８】
つまり、上記Ａ／Ｄ変換装置は所謂積分型のＡ／Ｄ変換装置であり、得られるデジタル値は、アナログ入力信号の変動成分をＡ／Ｄ変換のサンプリング時間によって積分したものとなるため、Ａ／Ｄ変換の分解能を高めるためにＡ／Ｄ変換時のサンプリング時間を長くすると、アナログ入力信号が変動する場合に、得られるデジタル値にその変動量を反映させることができず、高速なＡ／Ｄ変換が要求されるシステムでは利用することができなくなってしまうのである。
【０００９】
このため、従来、Ａ／Ｄ変換の速度と精度とが要求される装置では、上記のような積分型のＡ／Ｄ変換装置に比べて高速なＡ／Ｄ変換が可能な逐次比較型のＡ／Ｄ変換装置や、瞬時にＡ／Ｄ変換が可能な並列型（フラッシュ型とも呼ばれる）のＡ／Ｄ変換装置等が利用されている。
【００１０】
しかし、これらの逐次比較形や並列型のＡ／Ｄ変換装置において、Ａ／Ｄ変換の分解能を高めるには、その分解能に応じた多数の基準電圧を生成する必要があるため、Ａ／Ｄ変換の速度と精度が要求される装置においては、構成が複雑で高価なＡ／Ｄ変換装置を用いるしかなく、装置全体のコストアップを招くという問題が生じる。
【００１１】
本発明は、こうした問題に鑑みなされたものであり、構成が簡単で安価に実現し得るＡ／Ｄ変換装置を用いて、アナログ信号を高速且つ高精度にデジタル値に変換することのできるＡ／Ｄ変換方法及び装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】
かかる目的を達成するためになされた請求項１記載のＡ／Ｄ変換方法によれば、パルス遅延回路を構成する各遅延ユニットの遅延時間をアナログ入力信号にて変調すると共に、パルス遅延回路にパルス信号を入力してパルス遅延回路内でパルス信号を伝送させ、パルス遅延回路内でのパルス信号の位置を、夫々、複数の異なるタイミングで数値化し、その数値化結果を加算することにより、アナログ入力信号の数値データを生成する。
【００１３】
つまり、本発明のＡ／Ｄ変換方法においては、既述した従来のＡ／Ｄ変換装置と同様、パルス遅延回路を用いてアナログ入力信号を数値データに変換するが、そのＡ／Ｄ変換の際には、単にパルス遅延回路にパルス信号を入力してから所定時間が経過したタイミングでパルス遅延回路内でのパルス信号の位置を数値化するのではなく、その数値化を複数の異なるタイミングで行い、その数値化結果を加算することにより、数値データを得るようにしているのである。
【００１４】
このため、パルス遅延回路内でのパルス信号の位置を数値化することによって得られる数値データのビット数を「ｎ」、複数の異なるタイミングで数値化される数値データの個数を「ｍ」とすれば、本発明のＡ／Ｄ変換方法にて得られる数値データのビット数は「ｎ＋ｌｏｇ_２　ｍ」となる。
【００１５】
そして、この「ｎ＋ｌｏｇ_２　ｍ」ビットの数値データは、複数の異なるタイミングで数値化された数値データの平均値を採った値に対応することから、最終的に得られる数値データの電圧分解能を、従来のものに比べて高めることができる。
【００１６】
また、本発明方法では、パルス遅延回路内でのパルス信号の位置を数値化する数値化動作を単に複数回実行するのではなく、その数値化動作を行うタイミングをずらすだけであるので、Ａ／Ｄ変換に要する時間が従来方法に比べて長くなるようなことはなく、従来方法と同じ時間でより高精度のＡ／Ｄ変換を行うことができる。また、加算によって得られる数値データの電圧分解能が従来と同じでよければ、Ａ／Ｄ変換に要する時間を短くすることもできる。
【００１７】
よって、本発明方法によれば、遅延ユニット一段当たりの遅延時間を短くしたりサンプリング時間を長くすることなく、アナログ入力信号をより高速且つ高精度にＡ／Ｄ変換し得るＡ／Ｄ変換装置を実現できることになる。
また、このＡ／Ｄ変換装置では、逐次比較形や並列型のＡ／Ｄ変換装置のようにアナログ入力信号と比較するための基準電圧を生成する必要がないことから、その装置構成を簡単にして安価に実現できる。よって本発明方法を利用すれば、Ａ／Ｄ変換の速度と精度とが要求される装置を従来のものよりも安価に実現できることになる。
【００１８】
ここで、Ａ／Ｄ変換に用いるパルス遅延回路は、上述した数値化のタイミングと同じ数だけ設けるようにしてもよいが、より好ましくは、請求項２に記載のように、パルス信号位置の数値化に用いるパルス遅延回路は１つとし、その１つのパルス遅延回路内でのパルス信号の位置を異なるタイミングで数値化するようにするとよい。
【００１９】
つまり、このようにすれば、本発明方法を実現するＡ／Ｄ変換装置の構成を簡単にできるだけでなく、複数のパルス遅延回路の製造上のばらつき等によって上記各タイミングで得られる数値データが対応しなくなるのを防止し、より高精度なＡ／Ｄ変換結果が得られるようになる。
【００２０】
また、本発明方法において、アナログ入力信号は、パルス遅延回路を構成する各遅延ユニットの遅延時間を変調するのに使用されるが、アナログ入力信号を用いた各遅延ユニットの遅延時間の変調方法としては、例えば、請求項３に記載のように、アナログ入力信号を、各遅延ユニットの駆動電圧として、パルス遅延回路に入力するようにしてもよく、あるいは、請求項４に記載のように、アナログ入力信号を、各遅延ユニットに流す駆動電流を制御する信号として、パルス遅延回路に入力するようにしてもよい。
【００２１】
つまり、パルス遅延回路を構成する遅延ユニットは、通常、インバータ等のゲート回路から構成され、駆動電圧や駆動電流が大きい程高速に動作することから、アナログ入力信号を、請求項３若しくは請求項４に記載のように、各遅延ユニットの駆動電圧若しくは駆動電流制御用信号としてパルス遅延回路に入力するようにすれば、パルス遅延回路を構成する各遅延ユニットの遅延時間を、アナログ入力信号の電圧レベルに応じて簡単に変調することができるようになる。
【００２２】
一方、本発明方法において、上記各タイミングでパルス遅延回路内でのパルス信号の位置を数値化して、その平均値からアナログ入力信号の数値データを得る一連のＡ／Ｄ変換動作は、パルス遅延回路にパルス信号を入力してから１回だけ行うようにしてもよいが、このような手順でＡ／Ｄ変換を行うようにすると、連続的に変化するアナログ入力信号を逐次高速にＡ／Ｄ変換することができないことになる。
【００２３】
そこで、一般的なＡ／Ｄ変換装置のように、アナログ入力信号を所定のＡ／Ｄ変換周期で繰り返しＡ／Ｄ変換できるようにするには、加算前の複数の数値データを、請求項５に記載の手順で生成するようにすればよい。
即ち、請求項５に記載のＡ／Ｄ変換方法では、同一周期で位相が異なる複数のサンプリングクロックの各々に同期してパルス遅延回路内でのパルス信号の位置を繰り返し数値化し、その数値化したパルス信号位置の前回値と今回値との偏差から、各サンプリングクロックの一周期内にパルス遅延回路内でパルス信号が通過した遅延ユニットの個数を算出することにより、加算前の複数の数値データを生成する。
【００２４】
この結果、例えば、上記複数のサンプリングクロックの１つに同期して各数値データを加算するようにすれば、そのサンプリングクロックの一周期に１回の割でアナログ入力信号のＡ／Ｄ変換結果を得ることができるようになり、アナログ入力信号のＡ／Ｄ変換を高速且つ高精度に繰り返し行うことが可能となる。
【００２５】
尚、このように複数のサンプリングクロックを使って、各サンプリングクロックの一周期内にパルス遅延回路内でパルス信号が通過した遅延ユニットの個数を数値データとして求める際には、各サンプリングクロックの位相が異なっていればよい。
【００２６】
そして、各パルス位置数値化手段に入力されるサンプリングクロックの位相は、回路内で発生するホワイトノイズによるジッタによって数十ｐｓｅｃ．（ピコ秒）〜数ｎｓｅｃ．（ナノ秒）程度のずれが生じ、また、サンプリングクロックを各パルス位置数値化手段に入力する入力経路の長さのばらつき等によってもずれが生じる。
【００２７】
このため、各パルス位置数値化手段に入力される各サンプリングクロックの位相は、Ａ／Ｄ変換の分解能を高めるために、必ずしも意図的にずらす必要はないが、好ましくは、請求項６に記載のように、各サンプリングクロックにより決定される各数値化のタイミングが、隣接するタイミング毎に一定時間ずれるように、各サンプリングクロックの位相を設定するとよく、より好ましくは、請求項７に記載のように、各サンプリングクロックに同期した各数値化のタイミングが、各サンプリングクロックの一周期を等間隔で分割するタイミングとなるように、各サンプリングクロックの位相を設定するとよい。
【００２８】
つまり、各サンプリングクロックの位相を請求項６に記載のように設定すれば、加算前の数値データの数値化タイミングが夫々等間隔でずれたものとなるため、これらを加算することにより、アナログ入力信号が連続的に変化しているときの数値データの平均値を正確に求めることができるようになり、Ａ／Ｄ変換の精度をより向上することが可能となる。
【００２９】
また、特に、各サンプリングクロックの位相を請求項７に記載のように設定すれば、各サンプリングクロックに同期して得られる数値データの加算を、各サンプリングクロックの立上がり又は立上がりタイミング毎に行うことで、アナログ入力信号をＡ／Ｄ変換した数値データを、サンプリングクロックの一周期内に複数回得ることができるようになり、Ａ／Ｄ変換をより高速に行うことが可能となる。
【００３０】
尚、上記のように複数のサンプリングクロックを用いて加算前の数値データを生成する場合、各サンプリングクロックの周期に各サンプリングクロックの位相差の最大値を加えた時間が、パルス遅延回路にパルス信号を入力してからそのパルス信号がパルス遅延回路内の全遅延ユニットを通過し終わるまでの時間よりも長くなると、各サンプリングクロックを用いて、各サンプリングクロックの一周期内にパルス遅延回路内でパルス信号が通過した遅延ユニットの個数を数値データとして求めることができず、アナログ入力信号を高精度にＡ／Ｄ変換することができなくなってしまう。
【００３１】
このため、上述した請求項５〜請求項７何れか記載のＡ／Ｄ変換方法を実施する際には、請求項８に記載のように、各サンプリングクロックの周期に各サンプリングクロックの位相差の最大値を加えた時間が、少なくとも、パルス遅延回路にパルス信号を入力してからそのパルス信号がパルス遅延回路内の全遅延ユニットを通過し終わるまでの時間以下となるように、各サンプリングクロックを設定することが望ましい。
【００３２】
ところで、上記のように、複数のサンプリングクロックを用いて加算前の数値データを繰り返し求める場合、パルス遅延回路を、単にパルス信号を伝送する遅延線として構成すると、パルス遅延回路を構成する遅延ユニットの数を極めて多くする必要がある。しかし、遅延ユニットの数を増やせば、パルス遅延回路を構成する素子（トランジスタ等）の数も増加することになり、回路規模の大型化を招くことになる。
【００３３】
このため、上述した請求項５〜請求項７何れか記載のＡ／Ｄ変換方法を実施する際には、より好ましくは、請求項９に記載のように、パルス遅延回路として、遅延ユニットがリング状に連結されることによりパルス信号を周回させるパルス周回回路を使用すると共に、このパルス周回回路へのパルス信号入力後のパルス周回回路内でのパルス信号の周回回数を周回数カウンタによりカウントし、各サンプリングクロックの一周期内にパルス信号が通過した遅延ユニットの個数は、各サンプリングクロックに同期して、パルス周回回路内でのパルス信号の位置を数値化することにより、その数値化により得られた数値データを下位ビットデータ、周回数カウンタによりカウントされたパルス信号の周回回数を上位ビットデータとする数値データを生成し、その生成した数値データの前回値と今回値との偏差から算出するようにするとよい。
【００３４】
つまり、このようにすれば、パルス遅延回路において、パルス信号は、リング状に連結された遅延ユニットを繰り返し通過することになるため、パルス遅延回路を構成する遅延ユニットの数を少なくしても、Ａ／Ｄ変換動作を長時間に渡って繰り返し行うことができるようになる。
【００３５】
尚、この場合には、各サンプリングクロックの周期が、パルス遅延回路にパルス信号を入力してから周回数カウンタがオーバーフローするまでの時間よりも長くなると、サンプリングクロックの一周期内に周回数カウンタが複数回オーバーフローして、周回数カウンタによるカウント値から、サンプリングクロック一周期内にパルス信号がパルス遅延回路（パルス周回回路）内を周回した回数を正確に得ることができず、アナログ入力信号を高精度にＡ／Ｄ変換することができなくなってしまうことが考えられる。
【００３６】
このため、請求項９に記載のＡ／Ｄ変換方法を実施する際には、請求項１０に記載のように、各サンプリングクロックの周期が、少なくとも、パルス遅延回路にパルス信号を入力してから周回数カウンタがオーバーフローするまでの時間以下となるように、各サンプリングクロックを設定することが望ましい。
【００３７】
ところで、上記請求項５〜請求項１０に記載のＡ／Ｄ変換方法では、同一周期で位相の異なる複数のサンプリングクロックを用い、各サンプリングクロックに同期してＡ／Ｄ変換を行うようにしているため、各サンプリングクロックを用いて行われるＡ／Ｄ変換一回当たりのサンプリング時間（換言すればＡ／Ｄ変換の感度）は全て同一となり、各サンプリングクロックを用いて得られるＡ／Ｄ変換結果（数値データ）のアナログ入力信号に対する感度は一定である。
【００３８】
このため、そのＡ／Ｄ変換結果を加算することにより、最終的に得られる数値データの分解能をサンプリングクロックの数（ｍ）に応じて高めることはできるものの、各サンプリングクロックを用いて行われるＡ／Ｄ変換の分解能の範囲内でアナログ入力信号が一定である場合に最終的に得られる数値データは、常に一定の値となり、その分解能を高めることはできない。
【００３９】
そこで、最終的に得られる数値データの分解能をより高めるためには、複数回行われるＡ／Ｄ変換毎に、Ａ／Ｄ変換一回当たりのサンプリング時間（換言すればＡ／Ｄ変換の感度）を変化させるようにするとよく、そのためには、請求項１１〜請求項１５に記載のＡ／Ｄ変換方法を利用すればよい。
【００４０】
即ち、まず請求項１１に記載のＡ／Ｄ変換方法は、請求項１〜請求項４何れか記載のＡ／Ｄ変換方法において、所定の単位時間分だけ互いに異なるサンプリング時間中にパルス遅延回路内で変化するパルス信号の位置を夫々数値化することにより、加算前の複数の数値データを生成することを特徴とする。
【００４１】
つまり、この請求項１１に記載のＡ／Ｄ変換方法では、請求項５〜請求項１０に記載のＡ／Ｄ変換方法のように、サンプリングクロックの周期で決定される同一のサンプリング時間中にパルス遅延回路内で変化したパルス信号の位置を数値化するのではなく、所定の単位時間分だけ互いに異なるサンプリング時間中にパルス遅延回路内で変化したパルス信号の位置を数値化するのである。
【００４２】
この結果、本発明方法では、加算前の数値データを生成する各Ａ／Ｄ変換時の感度がサンプリング時間のずれに応じて異なるものとなり、これら各Ａ／Ｄ変換結果を加算することにより最終的に得られる数値データの分解能を、請求項５〜請求項１０に記載のＡ／Ｄ変換方法に比べて、より高めることができるようになる。
【００４３】
また、パルス遅延回路内を用いてＡ／Ｄ変換を行う場合、Ａ／Ｄ変換結果である数値データの分解能は、パルス遅延回路を構成する遅延ユニット１段当たりの遅延時間Ｔｄで決まることから、請求項１１に記載のＡ／Ｄ変換方法を用いて、アナログ入力電圧をより正確にＡ／Ｄ変換できるようにするには、請求項１２に記載のように、各サンプリング時間のずれである単位時間を、パルス遅延回路を構成する遅延ユニットの遅延時間（Ｔｄ）をサンプリング時間の個数（ｍ）で除算した時間（Ｔｄ／ｍ）、又は、その時間（Ｔｄ／ｍ）に遅延ユニットの遅延時間（Ｔｄ）の整数倍の時間（Ｔｄ、又は、２×Ｔｄ、又は、３×Ｔｄ…）を加えた時間、に設定するとよい。
【００４４】
つまり、このようにすれば、各サンプリング時間毎に得られる数値データの分解能（換言すれば、その数値データの最下位ビット（ＬＳＢ）に対応する電圧値）が、パルス遅延回路内でパルス信号を遅延させる遅延ユニットの遅延時間（Ｔｄ）で決まる分解能の１／ｍ分だけ互いにずれることになり、加算により最終的に得られる数値データの分解能を高めることができる。
【００４５】
またこのように、請求項１１又は請求項１２に記載のＡ／Ｄ変換方法では、パルス遅延回路を用いたＡ／Ｄ変換を、異なるサンプリング時間で複数回行うことから、各々のＡ／Ｄ変換のために複数のサンプリング時間を設定する必要があるが、これら各サンプリング時間の設定には、請求項１３に記載のように、同一周期で単位時間分だけ互いに位相が異なるｍ個のサンプリングクロックを用いるようにするとよい。
【００４６】
また、この場合、各サンプリングクロックは、請求項１４に記載のように、一定周期の基準クロックを、単位時間を整数倍した時間で遅延させることによって、簡単に生成することができる。
但し、請求項１３、１４に記載のＡ／Ｄ変換方法において、サンプリングクロック自体は全て同一周期であるため、これら各サンプリングクロックから互いに異なるｍ個のサンプリング時間を設定するには、例えば、請求項１５に記載のように、ｍ個のサンプリング時間の一つには、ｍ個のサンプリングクロックの中で最も位相が進んだ特定サンプリングクロックの立上がりエッジ又は立下がりエッジから次の立上がりエッジ又は立下がりエッジ迄の期間を設定し、他のサンプリング時間は、特定サンプリングクロックの立上がりエッジ又は立下がりエッジから他のサンプリングクロックの立上がりエッジ又は立下がりエッジまでの期間を設定することが望ましい。
【００４７】
そして、このようにすれば、ｍ個のサンプリング時間の一つは、特定サンプリングクロックに同期した基準周期Ｔｓとなり、他のサンプリングクロックは、その基準周期Ｔｓに、単位時間を整数倍した時間（１×単位時間、２×単位時間、３×単位時間、…）を加えた時間（Ｔｓ＋１×単位時間、Ｔｓ＋２×単位時間、Ｔｓ＋３×単位時間、…）となり、本発明方法（請求項１１、１２）を容易に実現できることになる。
【００４８】
以上のように、請求項１１〜請求項１５に記載のＡ／Ｄ変換方法においては、所定の単位時間分だけ互いに異なるサンプリング時間毎にパルス遅延回路内で変化したパルス信号の位置を数値化することにより、分解能が異なる複数の数値データを生成し、その生成した数値データを加算することにより、アナログ入力信号をより精度よくＡ／Ｄ変換できるようにしているのであるが、請求項１１〜請求項１５に記載のＡ／Ｄ変換方法の考え方は、パルス遅延回路を用いた積分型のＡ／Ｄ変換装置だけでなく、たとえば二重積分型（縦続積分型とも呼ばれる）等、他の積分型のＡ／Ｄ変換装置であっても、或いは、上述した逐次比較型や並列型等の他の方式のＡ／Ｄ変換装置であっても適用できる。
【００４９】
つまり、請求項１６に記載のように、Ａ／Ｄ変換結果である数値データの電圧分解能が互いに異なる複数のＡ／Ｄ変換回路を用いて、アナログ入力信号を夫々数値化し、各数値化結果を加算することにより、アナログ入力信号の数値データを得るようにすれば、パルス遅延回路を用いたＡ／Ｄ変換装置に限らず、他の積分型のＡ／Ｄ変換装置であっても、或いは、上述した逐次比較型や並列型等の他の方式のＡ／Ｄ変換装置であっても、請求項１１と同様の技術思想を適用して、請求項１１と同様の効果を得ることができる。
【００５０】
但し、この場合、請求項１２に記載の発明方法と同様に、Ａ／Ｄ変換を高精度に行うことができるようにするには、請求項１７に記載のように、各Ａ／Ｄ変換回路の電圧分解能には、所定の基準分解能をＡ／Ｄ変換回路の個数で除した単位分解能ステップでシフトさせた分解能を設定することが望ましい。
【００５１】
次に、請求項１８〜請求項２５に記載の発明は、上述した本発明（特に、請求項１〜請求項１０に記載）のＡ／Ｄ変換方法を実現するのに好適なＡ／Ｄ変換装置に関するものである。
そして、請求項１８に記載のＡ／Ｄ変換装置には、アナログ入力信号の電圧レベルに応じた遅延時間でパルス信号を遅延させて出力する遅延ユニットを複数個直列に接続してなるパルス遅延回路が備えられ、ｍ個のパルス位置数値化手段が、互いに位相の異なるｍ個のサンプリングクロックの立上がり又は立下がりタイミングでパルス遅延回路内でのパルス信号の位置を夫々検出して、その検出したパルス信号の位置を数値化し、加算手段が、これら各パルス位置数値化手段にて得られた数値データを加算してその加算結果をアナログ入力信号を表す数値データとして出力する。
【００５２】
よって、このＡ／Ｄ変換装置によれば、上述した請求項１に記載のＡ／Ｄ変換方法に従いアナログ入力信号を数値データに変換することができるようになり、前述した従来のＡ／Ｄ変換装置に対して、遅延ユニット一段当たりの遅延時間を短くすることなく、アナログ入力信号を、より高速且つ高精度にＡ／Ｄ変換することができるようになる。
【００５３】
また、請求項１９に記載のＡ／Ｄ変換装置は、請求項１８に記載のＡ／Ｄ変換装置において、ｍ個のサンプリングクロックとして、同一周期で周期的に変化するクロック信号を用いるようにし、各パルス位置数値化手段では、各サンプリングクロックの立上がり又は立下がりタイミングでパルス遅延回路内でのパルス信号の位置を繰り返し数値化し、その数値化したパルス信号位置の前回値と今回値との偏差から、各サンプリングクロックの一周期内にパルス遅延回路内でパルス信号が通過した遅延ユニットの個数を表す数値データを生成するようにしたものである。
【００５４】
このため、この請求項１９に記載のＡ／Ｄ変換装置によれば、上述した請求項５に記載のＡ／Ｄ変換方法に従いアナログ入力信号を数値データに変換することができるようになり、アナログ入力信号のＡ／Ｄ変換を、各サンプリングクロックの周期に対応した一定周期で繰り返し行うことができる。
【００５５】
また次に、請求項２０に記載のＡ／Ｄ変換装置は、パルス遅延回路として、遅延ユニットがリング状に連結されることによりパルス信号を周回させるパルス周回回路を備え、このパルス周回回路内でのパルス信号の周回回数を周回数カウンタにてカウントするようにされている。
【００５６】
そして、各パルス位置数値化手段においては、夫々、パルス位置検出回路が、対応するサンプリングクロックの立上がり又は立下がりタイミングでパルス周回回路内でのパルス信号の位置を数値化し、演算回路が、そのパルス位置検出回路にて得られた数値データを下位ビットデータ、周回数カウンタにて得られた数値データを上位ビットデータとする数値データの前回値と今回値との偏差から、サンプリングクロックの一周期内にパルス遅延回路内でパルス信号が通過した遅延ユニットの個数を算出する。
【００５７】
このため、この請求項２０に記載のＡ／Ｄ変換装置によれば、上述した請求項９に記載のＡ／Ｄ変換方法に従いアナログ入力信号を数値データに変換することができるようになり、パルス遅延回路を構成する遅延ユニットの数を少なくしても、Ａ／Ｄ変換動作を長時間に渡って繰り返し行うことができるようになる。
【００５８】
次に、請求項２１に記載のＡ／Ｄ変換装置は、請求項２０に記載のＡ／Ｄ変換装置において、周回数カウンタに対して、パルス遅延回路内の最終段の遅延ユニットから出力されるパルス信号と、周回数カウンタのカウント動作を検査するための検査用クロックとを選択的に入力する入力回路を設けたことを特徴とする。
【００５９】
従って、この請求項２１に記載のＡ／Ｄ変換装置によれば、入力回路を介して周回数カウンタに検査用クロックを入力することにより周回数カウンタのカウント動作を検査することができるようになり、Ａ／Ｄ変換装置（詳しくは周回数カウンタ）の動作確認を容易に行うことができる。
【００６０】
ここで、一定周期で変化するｍ個のサンプリングクロックを用いて繰り返しＡ／Ｄ変換を行う請求項１９〜請求項２１に記載のＡ／Ｄ変換装置の内、パルス遅延回路としてパルス周回回路を用いない請求項１９に記載のＡ／Ｄ変換装置においては、請求項８に記載のＡ／Ｄ変換方法を適用することにより、各サンプリングクロックの周期に各サンプリングクロックの位相差の最大値を加えた時間が、少なくとも、パルス遅延回路にパルス信号を入力してからそのパルス信号がパルス遅延回路内の全遅延ユニットを通過し終わるまでの時間以下となるように、各サンプリングクロックを設定することが望ましい。
【００６１】
また、パルス遅延回路としてパルス周回回路を用いる請求項２０又は請求項２１に記載のＡ／Ｄ変換装置においては、請求項１０に記載のＡ／Ｄ変換方法を適用することにより、各サンプリングクロックの周期が、少なくとも、パルス遅延回路にパルス信号を入力してから周回数カウンタがオーバーフローするまでの時間以下となるように、各サンプリングクロックを設定することが望ましい。
【００６２】
一方、請求項１８〜請求項２１に記載のＡ／Ｄ変換装置においては、請求項２記載のＡ／Ｄ変換方法を適用することにより、パルス信号位置の数値化に用いるパルス遅延回路（若しくはパルス周回回路）は一つにすることが望ましい。
また、このパルス遅延回路（若しくはパルス周回回路）を構成する遅延ユニットの遅延時間をアナログ入力信号にて変調するに当たっては、請求項３に記載のＡ／Ｄ変換方法を適用することにより、アナログ入力信号を各遅延ユニットの駆動電圧とするようにしてもよく、或いは、請求項４に記載のＡ／Ｄ変換方法を適用することにより、アナログ入力信号にて各遅延ユニットに流す駆動電流を制御するようにしてもよい。
【００６３】
また更に、一定周期で変化するｍ個のサンプリングクロックを用いて繰り返しＡ／Ｄ変換を行う請求項１９〜請求項２１に記載のＡ／Ｄ変換装置においては、請求項６記載のＡ／Ｄ変換方法を適用することにより、隣接するサンプリングクロック同士の位相差が、全て同一時間となるように設定することが望ましく、より好ましくは、請求項７記載のＡ／Ｄ変換方法を適用することにより、互いに隣接するサンプリングクロック同士の位相差が、各サンプリングクロックの一周期の１／ｍの時間となるように設定するとよい。
【００６４】
そして、特に、請求項１９〜請求項２１に記載のＡ／Ｄ変換装置において、ｍ個のサンプリングクロックの内、互いに隣接するサンプリングクロック同士の位相差が、夫々、各サンプリングクロックの一周期を１／ｍに分割した一定間隔となるように設定した場合には、加算手段を、請求項２２に記載のように構成するとよい。
【００６５】
即ち、請求項２２に記載のＡ／Ｄ変換装置において、加算手段は、各パルス位置数値化手段に入力されるｍ個のサンプリングクロックの立上がり又は立下がりに夫々同期して、各パルス位置数値化手段から出力されている数値データを取り込み、その取り込んだｍ個の数値データを加算することにより、各サンプリングクロックの１／ｍの周期でアナログ入力信号の数値データを算出する。
【００６６】
従って、このＡ／Ｄ変換装置によれば、アナログ入力信号のＡ／Ｄ変換を、サンプリングクロックの一周期を１／ｍした時間間隔で高速に実行することができるようになり、Ａ／Ｄ変換の高速化が要求されるシステムにて利用すれば、より効果を発揮することができる。
【００６７】
また、請求項１９〜請求項２１に記載のＡ／Ｄ変換装置において、ｍ個のサンプリングクロックの位相差を、互いに隣接するサンプリングクロック同士の位相差が各サンプリングクロックの一周期を１／ｍに分割した一定間隔となるように設定するには、例えば、請求項２３に記載のように、外部から入力された基準クロックを１／ｍ分周することにより、基準クロックの一周期を位相差とするｍ個のシフトクロックを順次生成し、そのｍ個のシフトクロックをサンプリングクロックとして出力するサンプリングクロック発生回路を設けるようにすればよい。
【００６８】
そして、請求項２３に記載のＡ／Ｄ変換装置では、外部から入力される基準クロックの周期が、各パルス位置数値化手段に入力すべきサンプリングクロックの周期の１／ｍとなることから、この基準クロックを、加算手段の動作用クロック（換言すればＡ／Ｄ変換用の動作クロック）として、加算手段に入力するようにすれば、請求項２２に記載のＡ／Ｄ変換装置を構築できることになる。
【００６９】
一方、請求項２３に記載のＡ／Ｄ変換装置においては、サンプリングクロック発生回路が、カウンタ等からなる分周回路で構成されることから、外部から入力される基準クロックの周波数が、例えば、１ＭＨｚ〜１０ＭＨｚ若しくはこれ以上以上の高周波数になると、サンプリングクロック発生回路の動作速度が遅くて、ｍ個のシフトクロックを生成できなくなることが考えられる。そこで、このような場合には、サンプリングクロック発生回路を、請求項２４に記載のように構成するとよい。
【００７０】
即ち、請求項２４に記載のＡ／Ｄ変換装置に設けられたサンプリングクロック発生回路は、所定の遅延時間を有する複数の遅延ユニットからなり、基準クロックを複数の固定遅延ユニットにて順次遅延しながら伝送する遅延線と、この遅延線を構成する各遅延ユニットの出力に一端が接続され、他端がシフトクロックの出力経路に接続された複数のスイッチからなる「ｍ−１」個のスイッチ群とを備える。
【００７１】
そして、このサンプリングクロック発生回路では、時間Ａ／Ｄ変換手段が、外部から入力された基準クロックの周期を数値化し、スイッチ選択手段が、時間Ａ／Ｄ変換手段にて得られた数値データをｍで除算した数値データに夫々「１」〜「ｍ−１」迄の整数値を乗じることで「ｍ−１」個の数値データを生成して、その生成した数値データから各スイッチ群において選択的にオンすべきスイッチの位置を特定し、その特定した位置のスイッチを選択的にオンさせることにより、各スイッチ群の出力経路から基準クロックの周期をｍ等分した周期で基準クロックを順次遅延させた「ｍ−１」個のシフトクロックを出力させる。そして、サンプリングクロック発生回路は、基準クロック及び各スイッチ群の出力経路から出力される「ｍ−１」個のシフトクロックを、ｍ個のサンプリングクロックとして出力する。
【００７２】
つまり、請求項２４に記載のＡ／Ｄ変換装置において、サンプリングクロック発生回路は、遅延線を構成する遅延ユニットの遅延時間を時間分解能として基準クロックを遅延させることにより、基準クロックの位相をシフトさせた「ｍ−１」個のシフトクロックを生成し、これと基準クロックとを、ｍ個のサンプリングクロックとして出力する。
【００７３】
このため、請求項２４に記載のＡ／Ｄ変換装置においては、外部から入力される基準クロックの周波数が、例えば、１ＭＨｚ〜１０ＭＨｚ若しくはこれ以上以上の高周波数であっても、サンプリングクロック発生回路によって、その基準クロックの周期の１／ｍの時間分だけ順に位相がずれたｍ個のサンプリングクロックを高精度に生成できるようになる。
【００７４】
尚、請求項２３に記載のＡ／Ｄ変換装置において、外部からの入力クロックの周期が、各パルス位置数値化手段に入力すべきサンプリングクロックの周期の１／ｍではない場合、或いは、請求項２４に記載のＡ／Ｄ変換装置において、外部からの入力クロックの周期が、各パルス位置数値化手段に入力すべきサンプリングクロックの周期と同じではない場合には、請求項２５に記載のように、外部からの入力クロックを逓倍又は分周することにより、所望周波数の基準クロックを生成する基準クロック生成回路を設け、サンプリングクロック発生回路には、この基準クロック生成回路にて生成された基準クロックを入力するようにすればよい。
【００７５】
次に、請求項２６〜請求項３５に記載の発明は、請求項１１〜請求項１７に記載）のＡ／Ｄ変換方法を実現するのに好適なＡ／Ｄ変換装置に関するものである。
即ち、まず、請求項２６に記載のＡ／Ｄ変換装置においては、請求項１６に記載のＡ／Ｄ変換方法に従い、Ａ／Ｄ変換結果である数値データの電圧分解能（換言すればＡ／Ｄ変換の感度）が互いに異なる複数のＡ／Ｄ変換回路を用いてアナログ入力信号を夫々数値化し、各Ａ／Ｄ変換回路にて得られた数値化結果を、加算手段にて加算する。
【００７６】
従って、請求項２６に記載のＡ／Ｄ変換装置によれば、各Ａ／Ｄ変換回路の分解能を高めることなく、最終的に得られる数値データの分解能を高めることができるようになる。
尚、この請求項２６に記載のＡ／Ｄ変換装置を実現するに当たって、最終的に得られる数値データの精度を高めるには、各Ａ／Ｄ変換回路の電圧分解能に、所定の基準分解能をＡ／Ｄ変換回路の個数で除した単位分解能ステップでシフトさせた分解能を設定することが望ましい。
【００７７】
ここで、請求項２６に記載の発明は、パルス遅延回路を用いたＡ／Ｄ変換装置に限らず、二重積分型等の他の積分型のＡ／Ｄ変換装置であっても、或いは、逐次比較型や並列型等の他の方式のＡ／Ｄ変換装置であっても適用できるが、装置構成をより簡単にして、低コスト化を図るには、請求項２７に記載のＡ／Ｄ変換装置のように、アナログ入力信号の電圧レベルに応じた遅延時間でパルス信号を遅延させて出力する遅延ユニットを複数個直列に接続してなるパルス遅延回路を設け、複数のＡ／Ｄ変換回路については、所定の単位時間分だけ互いに異なるサンプリング時間中に前記パルス遅延回路内で変化するパルス信号の位置を夫々数値化するｍ個のパルス位置数値化手段にて構成するとよい。
【００７８】
つまり、このようにすれば、請求項１８〜請求項２５に記載のＡ／Ｄ変換装置と同様、アナログ入力信号のＡ／Ｄ変換に、Ａ／Ｄ変換用の基準電圧等を生成する必要のないパルス位置数値化手段を用いることができるので、その装置構成を簡単にして安価に実現できることになる。
【００７９】
また、請求項２７に記載のＡ／Ｄ変換装置では、上述した請求項１１に記載の方法に従ってアナログ入力信号をＡ／Ｄ変換することになるので、請求項１８〜請求項２５に記載のＡ／Ｄ変換装置に比べて、最終的に得られる数値データの分解能を高め、Ａ／Ｄ変換の精度を向上することが可能となる。
【００８０】
尚、請求項２７に記載のＡ／Ｄ変換装置において、各パルス位置数値化手段がパルス遅延回路内で変化するパルス信号の位置を数値化する際のサンプリング時間のずれ（つまり単位時間）は、請求項２８に記載のように、パルス遅延回路を構成する遅延ユニットの遅延時間（Ｔｄ）をパルス位置数値化手段の個数（ｍ）で除算した時間（Ｔｄ／ｍ）、又は、その時間（Ｔｄ／ｍ）に遅延ユニットの遅延時間（Ｔｄ）の整数倍の時間を加えた時間、に設定することが望ましい。
【００８１】
つまり、このようにすれば、各パルス位置数値化手段で得られる数値データの分解能（換言すれば、その数値データの最下位ビット（ＬＳＢ）に対応する電圧値）が、パルス遅延回路内でパルス信号を遅延させる遅延ユニットの遅延時間（Ｔｄ）で決まる分解能の１／ｍ分だけ互いにずれることになり、加算により最終的に得られる数値データの分解能を高めることができる。
【００８２】
ところで、請求項２７又は請求項２８に記載のＡ／Ｄ変換装置を実現するには、ｍ個のパルス位置数値化手段を、異なるサンプリング周期で動作させる必要があるが、そのためには、請求項２９に記載のように、一定周期で単位時間分だけ互いに位相が異なるｍ個のサンプリングクロックを発生するサンプリングクロック発生回路を設け、ｍ個のパルス位置数値化手段が、これら各サンプリングクロック発生回路から出力されたｍ個のサンプリングクロックを夫々用いてパルス遅延回路内で変化するパルス信号の位置を数値化するようにすればよい。
【００８３】
また、この場合、サンプリングクロック発生回路としては、請求項３０に記載のように、単位時間分だけ遅延時間が異なるｍ個の遅延ユニットを備え、このｍ個の遅延ユニットを用いて一定周期の基準クロックを夫々遅延させることによりｍ個のサンプリングクロックを生成するように構成するとよい。
【００８４】
また更に、このようにサンプリングクロック発生回路を用いてｍ個のサンプリングクロックを生成する場合には、請求項３１に記載のように、サンプリングクロック発生回路を構成するｍ個の遅延ユニットを、夫々、入力信号のレベル変化に対する反転動作レベルが互いに異なるインバータを用いて構成し、基準クロックの信号レベルの変化に伴う各インバータの反転動作タイミングのずれによって、基準クロックを、単位時間分ずつずれた遅延時間で遅延させるようにするとよい。
【００８５】
そして、特に、請求項３１に記載のＡ／Ｄ変換装置において、請求項２８に記載のＡ／Ｄ変換装置のように、各パルス位置数値化手段がパルス遅延回路内で変化するパルス信号の位置を数値化する際のサンプリング時間を、パルス遅延回路を構成する遅延ユニットの遅延時間（Ｔｄ）の１／ｍの時間だけ互いにずらすには、請求項３２に記載のように、サンプリングクロック発生回路のｍ個の遅延ユニットを構成する各インバータの出力レベル遷移時間Ｔｆと、パルス遅延回路を構成する遅延ユニット１段分の遅延時間Ｔｄとがほぼ等しくなるように設定すればよい。
【００８６】
つまり、このようにすれば、サンプリングクロック発生回路内でｍ個の遅延ユニットを構成するｍ個のインバータの反転動作レベルを調整することにより、各インバータ間での反転動作タイミングのずれを、パルス遅延回路を構成する遅延ユニット１段分の遅延時間Ｔｄの１／ｍの時間に容易に設定することができるようになり、請求項２８に記載のＡ／Ｄ変換装置を比較的簡単に構成できることになる。
【００８７】
尚、パルス遅延回路を構成する遅延ユニットの遅延時間は、Ａ／Ｄ変換対象となるアナログ入力信号によって変調されることから、請求項３２に記載のＡ／Ｄ変換装置においては、更に請求項３３に記載のように、サンプリングクロック発生回路のｍ個の遅延ユニットを構成する各インバータを、アナログ入力信号を電源電圧として動作させるようにするとよい。
【００８８】
つまり、このようにすれば、パルス遅延回路内の遅延ユニットの遅延時間Ｔｄがアナログ入力信号によって変化したとても、その変化に対応して、サンプリングクロック発生回路のｍ個の遅延ユニットを構成する各インバータの出力レベル遷移時間Ｔｆを変化させることができるようになり、加算により最終的に得られる数値データの分解能がアナログ入力信号の変化に応じて変化するのを防止できる。
【００８９】
一方、請求項２９〜請求項３３に記載のＡ／Ｄ変換装置において、ｍ個のパルス位置数値化手段は、夫々、サンプリングクロック発生回路にて生成されたｍ個のサンプリングクロックを用いてパルス遅延回路内で変化したパルス信号の位置を数値化するが、この場合、単に対応するサンプリングクロックの立上がりエッジ（又は立下がりエッジ）から次の立上がりエッジ（又は立下がりエッジ）までの間にパルス遅延回路内で変化したパルス信号の位置を数値化するようにすると、各パルス位置数値化手段でのサンプリング時間が同じになってしまうことから、各パルス位置数値化手段では、基準となる共通の開始タイミングから、サンプリングクロック発生回路にて生成されたｍ個のサンプリングクロックの立上がりエッジ（又は立下がりエッジ）までのサンプリング時間中にパルス遅延回路内で変化したパルス信号の位置（換言すれば、この期間中にパルス信号が通過した遅延ユニットの数）を数値化する必要がある。
【００９０】
そして、このためには、サンプリングクロック発生回路とは別に、基準となる共通の開始タイミングを発生するタイミング発生回路を設けて、そのタイミング発生回路から各パルス位置数値化手段に数値化の開始タイミングを指示するようにするか、或いは、サンプリングクロック発生回路がｍ個のサンプリングクロックを生成するのに用いた基準クロックを用いて、各パルス位置数値化手段に数値化の開始タイミングを指示するようにしてもよいが、装置構成をより簡単にするには、請求項３４に記載のように、各パルス位置数値化手段を、夫々、サンプリングクロック発生回路が発生したｍ個のサンプリングクロックの中で位相が最も進んだサンプリングクロックを共通クロックとして、この共通クロックの立上がりエッジ又は立下がりエッジから、各パルス位置数値化手段に対応するサンプリングクロックの立上がりエッジ又は立下がりエッジまでのサンプリング時間中に、パルス遅延回路内で変化したパルス信号の位置を数値化するように構成するとよい。
【００９１】
また、この場合、Ａ／Ｄ変換を繰り返し実行できるようにするには、請求項３５に記載のように、ｍ個のパルス位置数値化手段の一つである特定数値化手段を、共通クロックとなるサンプリングクロックの立上がりエッジ又は立下がりエッジでパルス遅延回路内でのパルス信号の位置を繰り返し数値化し、その数値化した前回値と今回値との偏差を数値化結果として加算手段に出力するように構成し、この特定数値化手段を除くパルス位置数値化手段については、当該パルス位置数値化手段に対応するサンプリングクロックの立上がりエッジ又は立下がりエッジでパルス遅延回路内でのパルス信号の位置を繰り返し数値化し、その数値化した値と特定数値化手段にて前回数値化された値との偏差を数値化結果として加算手段に出力するように構成すればよい。
【００９２】
一方、パルス遅延回路を用いる請求項１８〜請求項２５若しくは請求項２７〜請求項３５のＡ／Ｄ変換装置において、パルス遅延回路を構成する各遅延ユニットは、パルス信号を遅延して出力することのできる回路（一般にゲート回路）であればどのような回路を利用してもよいが、遅延ユニットを最も簡単に構成するには、請求項３６に記載のように、遅延ユニットを、パルス信号を反転して出力するインバータ１段にて構成すればよい。そして、遅延ユニットをインバータ１段にて構成した場合には、遅延ユニット１段当たりの遅延時間を極めて小さくすることができることから、Ａ／Ｄ変換をより高速に行うことができる。
【００９３】
但し、この場合、インバータは、入力パルスの立上がりから出力パルスが立ち下がるまでの遅延時間と、入力パルスの立下がりから出力パルスが立ち上がるまでの遅延時間とが異なることから、得られるＡ／Ｄ変換結果に若干のばらつきが生じることが考えられる。そこで、こうしたばらつきを防止するには、請求項３７に記載のように、遅延ユニットを、インバータを２段直接接続することにより構成してもよい。
【００９４】
また、パルス遅延回路を用いる請求項１８〜請求項２５若しくは請求項２７〜請求項３７に記載のＡ／Ｄ変換装置には、パルス遅延回路内でのパルス信号の位置を数値化する複数のパルス位置数値化手段が設けられるが、パルス遅延回路からこれら各パルス位置数値化手段に至るパルス信号の入力経路（特にその長さ）にばらつきがあると、各パルス位置数値化手段にて数値化されるパルス遅延回路内でのパルス信号の位置を表す数値データにばらつきが生じ、その数値データに基づき算出されるＡ／Ｄ変換結果を表す数値データに誤差が生じることが考えられる。
【００９５】
このため、請求項１８〜請求項２５若しくは請求項２７〜請求項３７に記載のＡ／Ｄ変換装置を実際に構成する際には、請求項３８に記載のように、パルス遅延回路を構成する複数の遅延ユニットを直線上に配置すると共に、ｍ個のパルス位置数値化手段を２組にグループ分し、各グループのパルス位置数値化手段を、パルス遅延回路内での遅延ユニットの配列方向に沿った直線を中心として線対称となるように配置するとよい。
【００９６】
つまり、このようにすれば、パルス遅延回路から各パルス位置数値化手段にパルス信号を入力するパルス信号の入力経路の長さを均一にして、各パルス位置数値化手段へのパルス信号の入力タイミングを一致させることができるようになり、各パルス位置数値化手段にて数値化されるパルス遅延回路内でのパルス信号の位置を表す数値データにばらつきが生じてＡ／Ｄ変換結果に誤差が生じるのを防止できる。
【００９７】
また、請求項１８〜請求項２５若しくは請求項２７〜請求項３８に記載のＡ／Ｄ変換装置は、パルス遅延回路を構成する各遅延ユニットの遅延時間をアナログ入力信号にて変調して、その変調した遅延時間をパルス遅延回路内でのパルス信号の位置に基づき数値化するするものであるが、各遅延ユニットの遅延時間は、温度等の使用環境によっても変化することから、請求項１８〜請求項２５若しくは請求項２７〜請求項３８に記載のＡ／Ｄ変換装置により得られるＡ／Ｄ変換結果（数値データ）は、使用環境が変化すると変動してしまうことがある。
【００９８】
そこで、こうした問題を防止するには、請求項３９に記載のように、遅延ユニットの遅延時間を変調する信号としてアナログ入力信号と電圧レベルが既知の基準信号との何れかを選択してパルス遅延回路に入力するための入力信号選択手段を設け、入力信号選択手段がパルス遅延回路にアナログ入力信号を入力するように切り換えられているときには、補正前データ保持手段が、加算手段により得られた数値データ（換言すればアナログ入力信号のＡ／Ｄ変換結果）を補正前データとして補正前データ保持手段に保持し、入力信号選択手段がパルス遅延回路に基準信号を入力するように切り換えられているときには、基準データ保持手段が、加算手段により得られた数値データ（換言すれば基準信号のＡ／Ｄ変換結果）を基準データとして保持し、除算手段が、補正前データ保持手段が保持した補正前データを基準データ保持手段により保持された基準データにて除算することにより、アナログ入力信号を表す補正後数値データを算出するようにするとよい。
【００９９】
【発明の実施の形態】
以下に本発明の実施形態を図面と共に説明する。
［第１実施例］
図１は本発明（詳しくは請求項１〜請求項８に記載の発明方法）が適用された第１実施例のＡ／Ｄ変換装置の構成を表すブロック図である。
【０１００】
図１（ａ）に示すように、本実施例のＡ／Ｄ変換装置は、パルス信号を遅延させて出力する遅延ユニット２を複数個直列に接続することにより構成されたパルス遅延回路１０と、外部から周期的に入力されるサンプリングクロックＣＫ１〜ＣＫｍの立上がり（又は立下がり）タイミングに同期して、そのサンプリングクロックＣＫ１〜ＣＫｍの一周期内にパルス遅延回路１０内でパルス信号が通過した遅延ユニットの個数を検出し、その検出結果を表す数値データＤＴ１〜ＤＴｍを出力するｍ個のパルス位置数値化部１２と、これら各パルス位置数値化部１２から出力されるｍ個の数値データＤＴ１〜ＤＴｍを加算することで「ｎ＋ｌｏｇ_２　ｍ」ビットの数値データＤＴＡを生成する加算器１４とから構成されている。
【０１０１】
また、図１（ｂ）に示すように、ｍ個のパルス位置数値化部１２は、夫々、対応するサンプリングクロックＣＫ１〜ＣＫｍの立上がり（又は立下がり）タイミングに同期して、パルス遅延回路１０内の各遅延ユニット２からの出力をラッチするラッチ回路２２と、ラッチ回路２２にてラッチされた各遅延ユニット２からの出力に基づき、パルス遅延回路１０内で遅延ユニット２からの出力がＨｉｇｈレベルからＬｏｗ　レベルに変化している位置（つまり、パルス遅延回路１０内でのパルス信号の到達位置）を検出するパルスセレクタ２４と、このパルスセレクタ２４による検出結果（パルス遅延回路１０内でのパルス信号の到達位置）を数値データに変換するエンコーダ２６と、エンコーダ２６からの出力をサンプリングクロックＣＫ１〜ＣＫｍの立上がり（又は立下がり）タイミングでラッチするラッチ回路３６と、エンコーダ２６から出力されている数値データ（現在値）とラッチ回路３６にラッチされている数値データ（前回値）との偏差を求め、これをｎビットの数値データＤＴ１〜ＤＴｍとして出力する減算器３８と、から構成されている。
【０１０２】
一方、パルス遅延回路１０を構成する各遅延ユニット２は、後述するインバータ（図３参照）等からなるゲート回路にて構成されており、各遅延ユニット２には、Ａ／Ｄ変換の対象となるアナログ入力信号（電圧）Ｖｉｎが駆動電圧として印加されている。
【０１０３】
また、図２（ａ）に示すように、ｍ個のパルス位置数値化部１２に夫々入力されるサンプリングクロックＣＫ１〜ＣＫｍの周期は、遅延ユニット２の遅延時間に比べて充分長い（例えば、遅延ユニット２の遅延時間の数十倍以上）一定時間Ｔｓに設定されており、各サンプリングクロックＣＫ１〜ＣＫｍは、隣接するクロック同士の位相差が、その周期を１／ｍした一定時間△Ｔｓとなるように設定されている。
【０１０４】
つまり、例えば、パルス位置数値化部１２が４個であれば、各パルス位置数値化部１２に入力される４種類のサンプリングクロックＣＫ１〜ＣＫ４の内、基準となるサンプリングクロックＣＫ１と他のサンプリングクロックＣＫ２〜ＣＫ４との位相差が、夫々、Ｔｓ／４、２×Ｔｓ／４、３×Ｔｓ／４となるように設定される。
【０１０５】
また、パルス遅延回路１０内での遅延ユニット２の接続段数は、各パルス位置数値化部１２において、対応するサンプリングクロックＣＫ１〜ＣＫｍの周期に同期して所定回数以上数値化動作を実行できるように、サンプリングクロックＣＫ１〜ＣＫｍの周期に比べて充分長い時間パルス信号を伝送できる段数に設定されている。
【０１０６】
このように構成された本実施例のＡ／Ｄ変換装置においては、各遅延ユニット２の遅延時間が、アナログ入力信号Ｖｉｎの信号レベル（電圧レベル）に応じて変化し、その遅延時間は、アナログ入力信号Ｖｉｎの信号レベルが高いほど短くなる。
【０１０７】
このため、パルス遅延回路１０にパルス信号ＰＡを入力して、パルス遅延回路１０内でパルス信号ＰＡを伝送させているときに、各パルス位置数値化部１２でサンプリングクロックＣＫ１〜ＣＫｍに同期して生成される数値データＤＴ１〜ＤＴｍは、夫々、アナログ入力信号Ｖｉｎの信号レベルに対応して変化し、アナログ入力信号Ｖｉｎの信号レベルが高い程、数値データＤＴ１〜ＤＴｍの値が大きくなる。つまり、各パルス位置数値化部１２では、アナログ入力信号ＶｉｎをＡ／Ｄ変換した数値データが得られることになる。
【０１０８】
また、各パルス位置数値化部１２は、夫々、対応するサンプリングクロックＣＫ１〜ＣＫｍの立上がり（又は立下がり）タイミングで動作することから、各パルス位置数値化部１２から出力される数値データＤＴ１〜ＤＴｍは、各サンプリングクロックＣＫ１〜ＣＫｍに同期し、且つ、互いに異なるタイミングで更新されることになる。
【０１０９】
例えば、パルス位置数値化部１２が４個の場合には、図２（ｂ）に示すように、各パルス位置数値化部１２から出力される数値データＤＴ１〜ＤＴ４は、Ｔｓ／４だけ時間がずれたタイミングｔ１１、ｔ１２、ｔ１３、ｔ１４、ｔ２１、ｔ２２、…で順次更新される。
【０１１０】
そして、これら各数値データＤＴ１〜ＤＴｍは、加算器１４に入力されて互いに加算されることから、加算器１４からＡ／Ｄ変換結果として出力される数値データＤＴＡは、各サンプリングクロックＣＫ１〜ＣＫｍの一周期の時間Ｔｓ内に各パルス位置数値化部１２で得られた数値データを平均化した値に対応することになり、その数値データの電圧分解能は、一つのパルス位置数値化部１２にて得られる数値データの電圧分解能に比べて、加算によって増加するビット数（ｌｏｇ_２　ｍ）分だけ高分解能となる。
【０１１１】
よって、本実施例のＡ／Ｄ変換装置によれば、パルス遅延回路１０と一つのパルス位置数値化部１２とで構成される従来のＡ／Ｄ変換装置に対して、Ａ／Ｄ変換の速度を低下させることなく、Ａ／Ｄ変換結果として得られる数値データＤＴＡの電圧分解能を高めることができる。また、従来のＡ／Ｄ変換装置に対して、得られる数値データＤＴＡの電圧分解能を高める必要がなければ、サンプリングクロックＣＫ１〜ＣＫｍの周期を短くして、Ａ／Ｄ変換をより高速に行うことができる。
【０１１２】
ところで、パルス遅延回路１０を構成する遅延ユニット２としては、パルス信号ＰＡを、所定の遅延時間だけ遅延させて出力することができ、駆動電圧によってその遅延時間が変化する一般的なゲート回路であれば、どのようなものでも使用することができるが、その回路構成をより簡単にするには、各遅延ユニット２を、例えば、図３（ａ）に示すように構成するとよい。
【０１１３】
即ち、図３（ａ）は、パルス遅延回路１０を構成する各遅延ユニット２を、Ｐチャネルトランジスタ（ＦＥＴ）とｎチャネルトランジスタ（ＦＥＴ）とからなるＣＭＯＳインバータＩＮＶ２段で構成し、入力パルスを、前後のＣＭＯＳインバータＩＮＶを構成するＰチャネルトランジスタとｎチャネルトランジスタとの動作時間で決まる所定時間だけ遅延させるようにしたものであるが、各遅延ユニット２をこのように構成すれば、遅延ユニット２を４個のトランジスタにて構成でき、しかも、これら各トランジスタは、ＣＭＯＳ集積回路を製造する際に極めて簡単に作成できることから、パルス遅延回路１０を安価に実現できることになる。
【０１１４】
また、上記説明では、各遅延ユニット２の遅延時間をアナログ入力信号Ｖｉｎの信号レベルに応じて制御するために、アナログ入力信号Ｖｉｎを駆動電圧として各遅延ユニット２に印加するものとして説明したが、例えば、図３（ｂ）に示すように、遅延ユニット２を構成する各ＣＭＯＳインバータＩＮＶに、駆動電流を外部から制御するための制御トランジスタ（ＦＥＴ）Ｔｒｃが設けられている場合には、この制御トランジスタの制御端子（ゲート）に、制御信号として、アナログ入力信号Ｖｉｎを入力するようにしてもよい。
【０１１５】
つまり、インバータＩＮＶ等のゲート回路は、直流電源から供給される駆動電流によっても、その動作時間が変化することから、図３（ｂ）に示すように、その駆動電流をアナログ入力信号Ｖｉｎに基づき制御するようにしても、上記と同様の効果が得られるＡ／Ｄ変換装置を実現できる。
【０１１６】
また、パルス遅延回路１０を構成する遅延ユニット２は、必ずしもインバータＩＮＶ２段で構成する必要はなく、図３（ｂ）に示すように、Ｐチャネルトランジスタ（ＦＥＴ）とｎチャネルトランジスタ（ＦＥＴ）とからなるＣＭＯＳインバータＩＮＶ１段で構成してもよい。
【０１１７】
そして、このように遅延ユニット２をＣＭＯＳインバータＩＮＶ１段で構成した場合には、パルス遅延回路１０へのパルス信号ＰＡの入力端子をＬｏｗ　レベルからＨｉｇｈレベル切り換えることにより、パルス信号ＰＡを入力すると、パルス遅延回路１０内での各遅延ユニット２の出力は、パルス信号ＰＡの入力側から奇数段目ではＨｉｇｈレベルからＬｏｗ　レベルへと順に切り変わり、偶数段目ではＬｏｗ　レベルからＨｉｇｈレベルへと順に切り変わることから、パルス位置数値化部１２のパルスセレクタ２４は、パルス遅延回路１０内で隣接する遅延ユニット２の出力が同レベルとなっている位置をパルス信号ＰＡの到達位置として検出するよう構成すればよい。
【０１１８】
また、このように遅延ユニット２をＣＭＯＳインバータＩＮＶ１段で構成した場合、各遅延ユニット２の遅延時間は、遅延ユニット２をＣＭＯＳインバータＩＮＶ２段で構成した場合に比べて短くなる（約半分になる）ので、Ａ／Ｄ変換をより高速に行うことができるようになるが、ＣＭＯＳインバータＩＮＶは、入力パルスの立上がりから出力パルスが立ち下がるまでの遅延時間と、入力パルスの立下がりから出力パルスが立ち上がるまでの遅延時間とが異なることから、得られるＡ／Ｄ変換結果にばらつきが生じることがある。
【０１１９】
従って、パルス遅延回路１０の遅延ユニット２をＣＭＯＳインバータＩＮＶ１段で構成したＡ／Ｄ変換装置は、より高速なＡ／Ｄ変換が要求されるシステムにて利用するようにするとよい。
一方、加算器１４は、ｍ個のサンプリングクロックＣＫ１〜ＣＫｍの一つと同期して動作させるようにしてもよく、或いは、ｍ個のサンプリングクロックＣＫ１〜ＣＫｍの立上がり（又は立下がり）タイミングに夫々同期して動作させるようにしてもよい。
【０１２０】
そして、特に、加算器１４を、各サンプリングクロックＣＫ１〜ＣＫｍの立上がり（又は立下がり）タイミングに夫々同期して動作させれば、図２（ｂ）に示すように、ｍ個のパルス位置数値化部１２の一つで数値データＤＴ１が更新される度に、当該Ａ／Ｄ変換装置から出力される数値データＤＴＡも更新されることになり、そのＡ／Ｄ変換周期は、各サンプリングクロックＣＫ１〜ＣＫｍの周期の１／ｍ（つまり、Ｔｓ／ｍ時間）となるので、より高速なＡ／Ｄ変換が要求されるシステムで使用する際に有効である。
【０１２１】
また本実施例では、各パルス位置数値化部１２には、周期的に変化するサンプリングクロックＣＫ１〜ＣＫｍが入力されるものとしたが、パルス遅延回路１０へのパルス信号ＰＡの入力後、所定時間経過してから、各パルス位置数値化部１２に対して、異なるタイミングでパルス位置数値化用のサンプリングクロックＣＫ１〜ＣＫｍを単発的に入力し、そのとき各パルス位置数値化部１２のエンコーダ２６で得られる数値データ（詳しくは、パルス遅延回路１０内でのパルス信号の位置を表す数値データ）を、加算器１４で加算するようにしても、アナログ入力信号Ｖｉｎに対応した数値データＤＴＡ（Ａ／Ｄ変換結果）を得ることはできる。
【０１２２】
尚、本実施例においては、パルス位置数値化部１２が本発明（特に請求項１８〜請求項２５）のパルス位置数値化手段に相当し、加算器１４が本発明（特に請求項１８〜請求項２５）の加算手段に相当する。
［第２実施例］
次に、図４は、本発明（詳しくは請求項１〜請求項１０に記載の発明方法）が適用された第２実施例のＡ／Ｄ変換装置の構成を表すブロック図である。
【０１２３】
図４に示す第２実施例のＡ／Ｄ変換装置は、第１実施例のパルス遅延回路１０に代えて、遅延ユニット２をリング状に連結することにより、最終段の遅延ユニット２ｅから初段の遅延ユニット２ｓにパルス信号ＰＡを戻して、パルス信号を周回させるように構成されたパルス周回回路２０を備え、このパルス周回回路２０の最終段の遅延ユニット２ｓからの出力を、アンド回路ＡＮＤを介して周回数カウンタ１６に入力することにより、周回数カウンタ１６にてパルス周回回路２０内でのパルス信号の周回回数をカウントするように構成されている。
【０１２４】
また、本実施例のＡ／Ｄ変換装置にも、第１実施例と同様に、サンプリングクロックＣＫ１〜ＣＫｍに同期してパルス周回回路２０内でのパルス信号の周回位置を検出するｍ個のパルス位置数値化部１２が備えられると共に、これらｍ個のパルス位置数値化部１２で得られたｍ個の数値データＤＴ１〜ＤＴｍを加算する加算器１４が備えられている。
【０１２５】
ここで、パルス周回回路２０は、例えば、図５に示すように、初段及び最終段の遅延ユニット２ｓ、２ｅをナンド（ＮＡＮＤ）回路から構成し、他の遅延ユニット２（偶数個）をインバータから構成し、中段の遅延ユニット２ｃからの出力を、遅延ユニット２を複数段分飛び越して最終段の遅延ユニット２ｅのリングに接続されていない側の入力端子に入力することで、初段の遅延ユニット２ｓの一方の入力端子に起動用のパルス信号ＰＡ（Ｈｉｇｈレベル）を入力した際に、初段の遅延ユニット２ｓから順に出力レベルがＬｏｗ　、Ｈｉｇｈ、Ｌｏｗ　、Ｈｉｇｈ、…と変化して行き、更に最終段の遅延ユニット２ｅでは、中段の遅延ユニット２ｃの出力の変化（起動直後にはＨｉｇｈからＬｏｗ　への変化）によって出力レベルが強制的に反転されることにより、パルス信号を周回させることができるようにされている。そして本実施例では、このパルス周回回路２０の各遅延ユニット２の電源として、Ａ／Ｄ変換対象となるアナログ入力信号Ｖｉｎが入力される。
【０１２６】
尚、こうしたパルス周回回路２０については、従来より周知であるので詳細な説明は省略する（例えば、特開平６−２１６７２１号公報、特開平９−２１８２８１号公報、特開平１０−５４８８７号公報等参照）。
一方、本実施例のパルス位置数値化部１２は、第１実施例のパルス位置数値化部１２と同様、対応するサンプリングクロックＣＫ（ＣＫ１〜ＣＫｍの一つ）を受けて動作するものであり、パルス周回回路２０内でのパルス信号の到達位置を検出するためのラッチ回路２２、パルスセレクタ２４、エンコーダ２６を備える。
【０１２７】
また、本実施例のパルス位置数値化部１２には、サンプリングクロックＣＫの立上がり（又は立下がり）タイミングで周回数カウンタ１６からの出力（ｋビット）をラッチするラッチ回路２８と、サンプリングクロックＣＫをその周期よりも短い（半分程度）の遅延時間を有する遅延線３０を介して受けて、その立上がり（又は立下がり）タイミングで周回数カウンタ１６からの出力（ｋビット）をラッチするラッチ回路３２と、エンコーダ２６から出力される数値データ（ｊビット）の最上位（ＭＳＢ）のビットデータがＬｏｗ　レベルであればラッチ回路２８からの出力を選択し、そのビットデータがＨｉｇｈレベルであればラッチ回路３２からの出力を選択するセレクタ３４とを備え、エンコーダ２６からの出力（ｊビット）を下位ビットデータ、セレクタ３４からの出力（ｋビット）を上位ビットデータとするｎビットの数値データＩＳを生成するようにされている。
【０１２８】
また更に、本実施例のパルス位置数値化部１２には、第１実施例と同様、上記のように生成されるｎビットの数値データＩＳを、サンプリングクロックＣＫの立上がり（又は立下がり）タイミングでラッチするラッチ回路３６と、エンコーダ２６及びセレクタ３４から出力されている数値データＩＳ（現在値）とラッチ回路３６にラッチされている数値データＩＳ（前回値）との偏差を求め、これを最終的な数値データＤＴ（ＤＴ１〜ＤＴｍ）として出力する減算器３８とが備えられている。
【０１２９】
そして、この減算器３８は、図６に示すように、エンコーダ２６及びセレクタ３４からの出力によって得られる現在の数値データＩＳがラッチ回路３６にラッチされている前回の数値データＩＳよりも大きいときには、現在の数値データＩＳ（例えば図に示すＢ）から前回の数値データＩＳ（例えば図に示すＡ）を減算することにより、数値データＤＴ（ＤＴ１〜ＤＴｍ）を算出し、現在の数値データＩＳが前回の数値データＩＳよりも小さいときには、現在の数値データＩＳ（例えば図に示すＣ）に周回数カウンタ１６によりカウント可能な最大値に対応した上位ビットデータを加えた数値データＩＳ（例えば図に示すＣ′）を求め、この数値データＩＳから前回の数値データＩＳ（例えば図に示すＡ）を減算することにより、数値データＤＴ（ＤＴ１〜ＤＴｍ）を算出する。
【０１３０】
これは、周回数カウンタ１６がオーバーフローして、周回数カウンタ１６によるカウント動作が値「０」から再開されても、新たに得られた数値データＩＳとラッチ回路３６にラッチされた前回の数値データＩＳとから、対応するサンプリングクロックＣＫ（ＣＫ１〜ＣＫｍ）の一周期内にパルス周回回路２０内でパルス信号が通過した遅延ユニット２の個数を算出できるようにするためである。
【０１３１】
尚、こうしたパルス位置数値化部１２については、従来より周知であるので詳細な説明は省略する（前述の公報等参照）。
そして、本実施例では、減算器３８による数値データＤＴ（ＤＴ１〜ＤＴｍ）の演算動作を正確に実行できるようにするために、各サンプリングクロックＣＫの周期は、パルス周回回路２０にパルス信号ＰＡが入力されてから周回数カウンタ１６がオーバーフローするまでの時間以下に設定されている。
【０１３２】
尚、本実施例では、パルス位置数値化部１２内のラッチ回路２２、パルスセレクタ２４、エンコーダ２６が、請求項２０に記載のパルス位置検出回路として機能し、ラッチ回路３６及び減算器３８が、請求項２０に記載の演算回路として機能する。
【０１３３】
また、パルス周回回路２０から周回数カウンタ１６へのパルス信号の入力経路に設けられたアンド回路ＡＮＤは、請求項２１に記載の入力回路に相当するものであり、パルス周回回路２０の最終段の遅延ユニット２ｅに接続されない側の入力端子がＨｉｇｈレベルであるとき、遅延ユニット２ｅからの出力を周回数カウンタ１６に入力して、周回数カウンタ１６のカウント動作を許可し、逆に、パルス周回回路２０の周回動作が停止状態で最終段の遅延ユニット２ｅの出力がＬｏｗ　レベルであるときに、その最終段の遅延ユニット２ｅに接続されない側の入力端子にカウンタテスト用のテストクロックＴＣＫを入力することにより、周回数カウンタ１６のカウント動作をテストできるようにされている。
【０１３４】
以上のように構成された本実施例のＡ／Ｄ変換装置においては、第１実施例のＡ／Ｄ変換装置と同様に、ｍ個のパルス位置数値化部１２が、対応するサンプリングクロックＣＫ１〜ＣＫｍに同期して、その一周期内にパルス周回回路２０内でパルス信号が通過した遅延ユニット２の個数を夫々数値化し、その数値データＤＴ１〜ＤＴｍを加算器１４で加算することにより、Ａ／Ｄ変換結果を表す数値データＤＴＡを生成するようにされている。
【０１３５】
このため、本実施例のＡ／Ｄ変換装置においても、第１実施例のＡ／Ｄ変換装置と同様の効果を得ることができる。また、本実施例のＡ／Ｄ変換装置によれば、第１実施例のパルス遅延回路１０に代えて、パルス周回回路２０を用い、そのパルス周回回路２０内でのパルス信号の周回回数を周回数カウンタ１６を用いてカウントすることにより、サンプリングクロックＣＫ１〜ＣＫｍの一周期内にパルス信号が通過した遅延ユニット２の個数を数値化するようにされているため、パルス周回回路２０を構成する遅延ユニット２の数を第１実施例のパルス遅延回路１０に比べて極めて少なくすることができ、その回路規模を小さくして、装置の小型化・低コスト化を図ることができる。
【０１３６】
次に、本実施例のＡ／Ｄ変換装置をＩＣ化する場合の上記各部のＩＣ基板上での配置について説明する。
まず、本実施例のＡ／Ｄ変換装置は、パルス周回回路２０内でのパルス信号の周回位置を検出する複数のパルス位置数値化部１２が設けられるが、パルス周回回路２０から各パルス位置数値化部１２に至るパルス信号の入力経路（特にその長さ）にばらつきがあると、各パルス位置数値化部１２で数値化される数値データＤＴ１〜ＤＴｍにばらつきが生じ、Ａ／Ｄ変換結果に誤差が生じることが考えられる。
【０１３７】
そこで、本実施例のＡ／Ｄ変換装置をＩＣ化する場合には、図７に示すように、まず、パルス周回回路２０と周回数カウンタ１６とを基板中央に配置し、これらの間にアンド回路ＡＮＤを設ける。そして、パルス周回回路２０内の各遅延ユニット２は、パルス周回回路２０と周回数カウンタ１６との配列方向に沿って一列に（直線上に）配置し、各遅延ユニット２からの出力を、各遅延ユニット２の配列方向に直交するように形成された配線パターンを介して、両方向（図７の上下方向）に夫々引き出し、その引き出した両側に、ｍ個のパルス位置数値化部１２を２組にグループ分けした各グループのパルス位置数値化部１２を、各遅延ユニットの配列方向に沿った直線に対して線対称となるよう配置する。
【０１３８】
具体的には、Ａ／Ｄ変換装置が、ＣＨ１〜ＣＨ４（ＣＨはチャンネルを表す）の４個のパルス位置数値化部１２を備える場合、ＣＨ１、ＣＨ２のパルス位置数値化部１２の２つのラッチ回路２２を構成するラッチ回路２２ａと、ＣＨ３、ＣＨ４のパルス位置数値化部１２の２つのラッチ回路２２を構成するラッチ回路２２ｃとを、夫々、パルス周回回路２０の両側に配置し、各ラッチ回路２２の外側に、ＣＨ１、ＣＨ２のパルス位置数値化部１２の２つのパルスセレクタ２４を構成するパルスセレクタ２４ａ及びＣＨ３、ＣＨ４のパルス位置数値化部１２の２つのパルスセレクタ２４を構成するパルスセレクタ２４ｃを夫々配置し、更に、その外側に、各ＣＨのパルス位置数値化部１２のエンコーダ２６を構成するエンコーダ２６ａ、２６ｂ及び２６ｃ、２６ｄを夫々配置する。
【０１３９】
また、これら各部と対応して、周回数カウンタ１６の両側には、周回数カウンタ１６からの出力をラッチするために、ＣＨ１、ＣＨ２のパルス位置数値化部１２のラッチ回路２８、３２を構成するラッチ回路２８ａと、同じくＣＨ３、ＣＨ４のパルス位置数値化部１２のラッチ回路２８、３２を構成するラッチ回路２８ｃとを夫々配置し、その外側に、ＣＨ１、ＣＨ２のパルス位置数値化部１２のセレクタ３４を構成するセレクタ３４ａと、ＣＨ３、ＣＨ４のパルス位置数値化部１２のセレクタ３４を構成するセレクタ３４ｃとを夫々配置する。
【０１４０】
また、パルス周回回路２０を中心として最も外側に配置されるエンコーダ２６ａ及び２６ｃと、周回数カウンタ１６を中心として最も外側に配置されるセレクタ３４ａ及び３４ｃとを、夫々、外側から挟むように、ＣＨ１、ＣＨ２のパルス位置数値化部１２のラッチ回路３６及び減算器３８を構成するラッチ・減算器３６ａ、３６ｃを配置する。
【０１４１】
そして、これらラッチ・減算器３６ａ、３６ｃからの出力（ＣＨ１、ＣＨ２の数値データＤＴ１、ＤＴ２、及び、ＣＨ３、ＣＨ４の数値データＤＴ３、ＣＨ４）は、これら各部の近傍に設けられた加算器１４ａ、１４ｃにて加算し、更に、これら加算器１４ａ、１４ｃによる加算結果を加算器１４ｏにて加算し、その加算器１４ｏからの出力（Ａ／Ｄ変換結果を表す数値データＤＴＡ）を、図示しない他の回路に出力するようにする。
【０１４２】
また、パルス周回回路２０には、起動用のパルス信号ＰＡを入力する必要があり、ラッチ回路２２ａ、２２ｃ、２８ａ、２８ｃには、夫々、サンプリングクロックＣＫ１〜ＣＫ４を入力する必要があり、更にラッチ回路２８ａ、２８ｃには、サンプリングクロックＣＫ１〜ＣＫ４を遅延させたクロックＣＫ１′〜ＣＫ４′も入力する必要があるが、起動用のパルス信号ＰＡやサンプリングクロックＣＫ１〜ＣＫ４、ＣＫ１′〜ＣＫ４′をこれら各部に入力するための回路、即ち、パルス位置数値化部１２を構成する遅延線３０（図８に示す遅延線ＤＬ１、ＤＬ２）やバッファ回路（図８に示すバッファＢＦ１〜ＢＦ６等）は、バッファ部４０ａ、４０ｃとして、ラッチ回路２２ａと２８ａとの間、及び、ラッチ回路２２ｃと２８ｃとの間に、夫々配置する。
【０１４３】
そして、このように、本実施例のＡ／Ｄ変換装置をＩＣ化する際には、パルス周回回路２０及び周回数カウンタ１６を直線上に配置し、その配列方向に沿った直線に対して線対称となるように、２組にグループ分けしたパルス位置数値化部１２を配置するようにすれば、パルス周回回路２０から各パルス位置数値化部１２に至るパルス信号の入力経路の長さを均一にして、各パルス位置数値化部１２へのパルス信号の入力タイミングを一致させることができるようになり、各パルス位置数値化部１２での数値化特性にばらつきが生じてＡ／Ｄ変換結果に誤差が生じるのを防止できる。
【０１４４】
但し、各パルス位置数値化部１２での数値化特性にばらつきが生じる原因は、パルス周回回路２０から各パルス位置数値化部１２のラッチ回路２２に至るパルス信号の配線遅延であるため、Ａ／Ｄ装置をＩＣ化する際には、この間の配線の長さや幅を均一にすればよく、必ずしも各パルス位置数値化部１２の構成要素を全て線対称となるように配置する必要はない。
【０１４５】
そして、このように、パルス周回回路２０から各パルス位置数値化部１２のラッチ回路２２に至るパルス信号の配線を均一にするには、例えば、図８に示すように、ラッチ回路２２ａ（又は２２ｃ）内では、ＣＨ１、ＣＨ２（又はＣＨ３、ＣＨ４）のパルス位置数値化部１２のラッチ回路２２を構成するパルス信号毎のラッチ回路Ｌ１０〜Ｌ１ｆ、及びＬ２０〜Ｌ２ｆを、各パルス信号に対応した配線に沿って交互に配置するようにすればよい。
【０１４６】
尚、図８は、図７に示したラッチ回路２２ａ、バッファ部４０ａ、ラッチ回路２８、及びセレクタ３４ａの詳細を表す説明図である。
そして、この図８から、図７に示したラッチ回路２８ａには、ＣＨ１、ＣＨ２のパルス位置数値化部１２のラッチ回路２８、３２を夫々構成するラッチ回路Ｌ１０ａ〜Ｌ１７ａ、Ｌ１０ｂ〜Ｌ１７ｂ、Ｌ２０ａ〜Ｌ２７ａ、Ｌ２０ｂ〜Ｌ２７ｂが、周回数カウンタ１６から引き出された各ビットデータの配線に沿って交互に配置されており、セレクタ３４ａには、ラッチ回路Ｌ１０ａ〜Ｌ１７ａ及びＬ１０ｂ〜Ｌ１７ｂからの出力を夫々選択するためのスイッチＳＷ１０〜ＳＷ１７と、ラッチＬ２０ａ〜Ｌ２７ａ及びＬ２０ｂ〜Ｌ２７ｂからの出力を夫々選択するためのスイッチＳＷ２０〜ＳＷ２７とが設けられていることが判る。
［第３実施例］
図９は本発明（詳しくは請求項１〜請求項１０に記載の発明方法）が適用された第３実施例のＡ／Ｄ変換装置の構成を表すブロック図である。
【０１４７】
本実施例のＡ／Ｄ変換装置は、第１実施例のＡ／Ｄ変換装置を用いてより高精度なＡ／Ｄ変換を行えるようにしたものであり、第１実施例のＡ／Ｄ変換装置と同様に構成されたパルス遅延回路１０と、４個のパルス位置数値化部１２と、加算器１４とを備える。
【０１４８】
そして、各パルス位置数値化部１２から加算器１４に至る数値データの入力経路には、夫々、外部から入力されるＡ／Ｄ変換用の基準クロックＣＫ０に同期して数値データをラッチするラッチ回路１３ａ〜１３ｄが設けられており、各パルス位置数値化部１２には、この基準クロックＣＫ０を１／４分周して基準クロックＣＫ０の一周期分の位相差を有するシフトクロック（つまりサンプリングクロックＣＫ１〜ＣＫ４）を生成するサンプリングクロック発生回路５０を介して、サンプリングクロックＣＫ１〜ＣＫ４が入力される。
【０１４９】
尚、サンプリングクロック発生回路５０は、例えば、図１０に示すように、ループ状に接続された４個のフリップフロップＦＦ１〜ＦＦ４からなるシフトレジスタにて構成されており、各フリップフロップＦＦ１〜ＦＦ４からの出力を、４個のシフトクロック（つまりサンプリングクロックＣＫ１〜ＣＫ４）として出力する。
【０１５０】
つまり、各フリップフロップＦＦ１〜ＦＦ４には、予め４ビットのデータ「００１１」の各ビットデータがプリセットされ、各ＦＦ１〜ＦＦ４は、基準クロックＣＫ０の立上がり（又は立下がり）タイミングでこれら各ビットデータを順にシフトさせることにより、基準クロックＣＫ０を１／４分周し、且つ基準クロックＣＫ０の一周期分の位相差を有する４個のシフトクロックを、サンプリングクロックＣＫ１〜ＣＫ４として出力する。
【０１５１】
この結果、図１１に示すように、各パルス位置数値化部１２から出力される数値データＤＴ１〜ＤＴ４は、基準クロックＣＫ０の４周期に一回の割で更新され、ラッチ回路１３ａ〜１３ｄでは、何れかのパルス位置数値化部１２にて数値データＤＴ１〜ＤＴ４が更新される度に、各数値データＤＴ１〜ＤＴ４がラッチされ、加算器１４からは、基準クロックＣＫ０に同期して、最新のＡ／Ｄ変換結果（数値データＤＴＡ）が出力されることになる。
【０１５２】
次に、パルス遅延回路１０には、入力切換スイッチＳＷ１を介して、Ａ／Ｄ変換対象となるアナログ入力信号Ｖｉｎと、電圧が一定の基準信号Ｖｒとの何れか一方が選択的に入力され、パルス遅延回路１０は、その入力信号（Ｖｉｎ又はＶｒ）を電源電圧として動作する。
【０１５３】
また、加算器１４からの数値データＤＴＡの出力経路には、数値データＤＴＡを基準クロックＣＫ０に同期してラッチするラッチ回路１８が設けられ、更に、このラッチ回路１８の後段には、ラッチ回路１８にてラッチされた数値データＤＴＡを、更に後段の２つのラッチ回路４２、４４の何れかに選択的に出力する出力選択スイッチＳＷ２が設けられている。
【０１５４】
この出力選択スイッチＳＷ２と入力切換スイッチＳＷ１とは、外部から入力される切換信号に応じて同時に切り換えられ、出力切換スイッチＳＷ２は、入力切換スイッチＳＷ１がアナログ入力信号Ｖｉｎを選択しているときには、ラッチ回路１８にてラッチされた数値データＤＴＡ（換言すればアナログ入力信号ＶｉｎのＡ／Ｄ変換結果）をラッチ回路４２に出力し、入力切換スイッチＳＷ１が基準信号Ｖｒを選択しているときには、ラッチ回路１８にてラッチされた数値データＤＴＡ（換言すれば基準信号ＶｒのＡ／Ｄ変換結果）をラッチ回路４４に出力する。
【０１５５】
そして、ラッチ回路４２、４４にラッチされた数値データＤＴＡは、夫々、除算器４６に入力され、除算器４６は、ラッチ回路４２から出力される数値データＤｉｎ（アナログ入力信号ＶｉｎのＡ／Ｄ変換結果）を、ラッチ回路４４から出力される数値データＤｒ（基準信号ＶｒのＡ／Ｄ変換結果）にて除算する。
【０１５６】
このため、本実施例のＡ／Ｄ変換装置においては、外部から入力する切換信号によって、基準信号ＶｒをＡ／Ｄ変換させて、そのＡ／Ｄ変換結果である数値データＤｒをラッチ回路４４にラッチさせた後、切換信号を反転して、アナログ入力信号ＶｉｎをＡ／Ｄ変換させるようにすれば、除算器４６にて、アナログ入力信号ＶｉｎのＡ／Ｄ変換結果である数値データＤｉｎが数値データＤｒにて除算（補正）されて出力されることになる。
【０１５７】
よって、本実施例のＡ／Ｄ変換装置によれば、温度等の使用環境の変化によってアナログ入力信号ＶｉｎのＡ／Ｄ変換結果（数値データＤＴＡ＝Ｄｉｎ）が変動したとしても、除算器４６から、これを基準信号ＶｒのＡ／Ｄ変換結果で補正した数値データＤＴＢを出力させることができ、得られる数値データＤＴＢは、温度等の環境変化に影響を受けない安定したＡ／Ｄ変換結果となる。
【０１５８】
尚、本実施例においては、入力切換スイッチＳＷ１が、請求項３９に記載の入力信号選択手段に相当し、ラッチ回路４２が、請求項３９に記載の補正前データ保持手段に相当し、ラッチ回路４４が、請求項３９に記載の基準データ保持手段に相当し、除算器４６が、請求項３９に記載の除算手段に相当する。
【０１５９】
ここで、本実施例では、サンプリングクロックＣＫ１〜ＣＫ４を、Ａ／Ｄ変換周期を決定する基準クロックＣＫ０の４倍の周期を有し、且つ、位相差が基準クロックＣＫ０の一周期となるシフトクロックとするために、サンプリングクロック発生回路５０を、シフトレジスタからなる分周回路にて構成したが、例えば、外部から入力されたサンプリングクロックＣＫ１に基づき、他のサンプリングクロックＣＫ２〜ＣＫ４を生成したい場合には、サンプリングクロック発生回路５０を、図１２に示す如く構成すればよい。
【０１６０】
即ち、まず、図１２に示すサンプリングクロック発生回路５０は、外部から入力されたサンプリングクロックＣＫ１の周期を一旦数値化して、これに位相同期したサンプリングクロックＣＫ１を再生するデジタルＰＬＬ５２と、このデジタルＰＬＬ５２で再生されたサンプリングクロックＣＫ１を用いて他のサンプリングクロックＣＫ２〜ＣＫ４を生成するシフトクロック生成部５４とから構成される。
【０１６１】
シフトクロック生成部５４は、デジタルＰＬＬから出力されたサンプリングクロックＣＫ１を遅延線に入力することで、遅延線を構成する多数（ｋ個）の遅延ユニットＳＷ（１）　〜ＳＷ（ｋ）　を用いて順に遅延させるようになっている。
そして、これら各遅延ユニット８０（１）　〜８０（ｋ）　の出力側には、夫々、サンプリングクロックＣＫ１と位相がずれたクロックＣＫ２〜ＣＫ４を取り出すためのスイッチＳＷ（１）〜ＳＷ（ｋ）からなる３つのスイッチ群ＳＷｂ　〜ＳＷｄ　が接続されている。
【０１６２】
また、これら各クロック取出用のスイッチ群ＳＷｂ，ＳＷｃ，…ＳＷｈには、夫々、スイッチ選択手段（請求項２４）としてのデコーダ８２ｂ〜８２ｄが設けられている。
デコーダ８２ｂ〜８２ｄは、各スイッチ群ＳＷｂ〜ＳＷｈを構成するｋ個のスイッチＳＷ（１）　〜ＳＷ（ｋ）　の中から、クロックＣＫ２〜ＣＫ４を取り出すスイッチＳＷ（？）　の位置を設定し、その設定したスイッチＳＷ（？）　をオンする駆動信号を各スイッチ群ＳＷｂ〜ＳＷｄに出力することにより、各スイッチ群ＳＷｂ〜ＳＷｄを構成する一つのスイッチＳＷ（？）　を選択的にオンさせ、このスイッチＳＷ（？）　を介して、サンプリングクロックＣＫ１の周期のｘ／４（ｘ：１，２，３）の時間だけサンプリングクロックＣＫ１を遅延させた３つのシフトクロック（つまりサンプリングクロック）ＣＫ２〜ＣＫ４を取り出すためのものである。
【０１６３】
つまり、各デコーダ８２ｂ〜８２ｄには、後述のデジタルＰＬＬ５２から、各遅延ユニット８０（１）　〜８０（ｋ）　の遅延時間を時間分解能としてサンプリングクロックＣＫ１を位相シフトすべき位相差を表す数値データＣＤ０が入力され、各デコーダ８２ｂ〜８２ｄは、その数値データＣＤ０に、サンプリングクロックＣＫ１に対する各クロックＣＫ２〜ＣＫ４の遅延割合ｘを表す設定値（１，２，３）を乗じることで、各クロックＣＫ２〜ＣＫ３の取り出しに用いるスイッチＳＷ（？）　の位置を演算し、そのスイッチＳＷ（？）　をオンさせる。
【０１６４】
この結果、各スイッチ群ＳＷｂ〜ＳＷｄからは、基準となるサンプリングクロックＣＫ１を夫々その周期の１／４の時間で順次遅延させた３種類のサンプリングクロックＣＫ２〜ＣＫ３が、サンプリングクロックＣＫ１と共に、バッファ８４ａ〜８４ｄを介して出力されることになる。
【０１６５】
一方、デジタルＰＬＬ５２は、複数の遅延ユニットをリング状に連結してなるパルス周回回路６０と、外部から入力されたサンプリングクロックＣＫ１の周期を、その一周期内にパルス周回回路６０内でパルス信号が通過した遅延ユニットの個数をカウントすることにより数値化する時間Ａ／Ｄ変換器６２と、時間Ａ／Ｄ変換器６２で得られた数値データを処理し、当該デジタルＰＬＬ５２で発生すべきクロックの周期を表す数値データＣＤ１を出力するデータ処理部６６と、データ処理部６６で処理された数値データＣＤ１に従い、パルス周回回路６０内でパルス信号が通過した遅延ユニットの個数をカウントすることにより、数値データＣＤ１に対応した周期でクロックを発生するデジタル制御発振器６４とを備える。
【０１６６】
尚、この例では、デジタルＰＬＬ５２は、サンプリングクロックＣＫ１を再生すればよいため、データ処理部６６では、時間Ａ／Ｄ変換器６２から出力される数値データをそのままデジタル制御発振器６４に出力し、デジタル制御発振器６４は、その入力された数値データＣＤ１に従い、サンプリングクロックＣＫ１を再生する。そして、この再生されたサンプリングクロックＣＫ１は、シフトクロック生成部５４に出力される。
【０１６７】
また、データ処理部６６から出力される数値データＣＤ１は、除算器７０にも入力される。除算器７０は、シフトクロック生成部５４にて生成すべきシフトクロックの位相差を演算するものであり、レジスタ６８に記憶された除算値（この例では値「４」）にて数値データＣＤ１を除算する。そして、その除算結果（詳しくはその正数部）は、データラッチ回路７２に出力され、データラッチ回路７２は、その除算結果を、シフトクロック生成用の数値データＣＤ０として、シフトクロック生成部５４にに出力する。
【０１６８】
尚、除算器７０による除算結果の内、割り切れなかった小数点以下の値（小数部）は、周波数微調回路７４に出力され、周波数微調回路７４は、この小数部に対応した割合でデータラッチ回路７２がラッチした制御データに値１を加えることで、数値データＣＤ０を補正する。
【０１６９】
このように、図１２に示したサンプリングクロック発生回路５０によれば、外部から入力されたサンプリングクロックＣＫ１から、このサンプリングクロックＣＫ１を含む４つのサンプリングクロックＣＫ１〜ＣＫ４を生成できる。
そして、このサンプリングクロック発生回路５０では、遅延ユニットの遅延時間を利用して、サンプリングクロックＣＫ１の周期を数値化し、その数値化データに基づき、サンプリングクロックＣＫ１の遅延時間を設定して、他のサンプリングクロックＣＫ２〜ＣＫ４を生成することから、サンプリングクロックＣＫ１の周波数が高くても問題なく動作することができる。
【０１７０】
また、上記説明では、外部から基準となるサンプリングクロックＣＫ１が入力され、デジタルＰＬＬ５２では、そのサンプリングクロックＣＫ１を再生するものとしたが、例えば、外部からＡ／Ｄ変換周期を表す基準クロックＣＫ０が入力され、サンプリングクロック発生回路５０では、その基準クロックＣＫ０の周期のｍ倍のサンプリングクロックを生成する必要がある場合には、デジタルＰＬＬ５２のデータ処理部６６において、時間Ａ／Ｄ変換器６２からの数値化データをｍ倍するようにすればよく、逆に、外部から低周波数のクロックが入力され、サンプリングクロック発生回路５０では、その入力クロックＣＫ０を逓倍したサンプリングクロックを生成する必要がある場合には、デジタルＰＬＬ５２のデータ処理部６６において、時間Ａ／Ｄ変換器６２からの数値化データをその逓倍値で除算するようにすればよい。
【０１７１】
尚、このように、外部から低周波数のクロックが入力され、サンプリングクロック発生回路５０では、その入力クロックＣＫ０を逓倍したサンプリングクロックＣＫ１〜ＣＫｍを生成する必要がある場合、生成すべきサンプリングクロックＣＫ１〜ＣＫｍの周波数が比較的低い場合（数百ｋＨｚ）には、サンプリングクロック発生回路５０を、図１３に示すように構成することもできる。
【０１７２】
即ち、図１３に示すサンプリングクロック発生回路５０は、外部からの入力クロックＣＫｓを逓倍するためのアナログＰＬＬ５６とシフトレジスタ５８とから構成されている。
この内、アナログＰＬＬ５６は、発振周波数を電圧制御可能な発振器（ＶＣＯ）９１と、ＶＣＯ９１からの出力を分周する分周器９２と、この分周器９２からの出力と入力クロックＣＫｓとを位相比較し、その位相差に応じた制御信号を発生する位相比較器９３と、位相比較器９３からの制御信号にフィルタ処理（積分処理）を施し、ＶＣＯ９１の発振周波数制御電圧として出力するループフィルタ９４と、から構成されている。このため、ＶＣＯ９１の発振周波数は、入力クロックＣＫｓを分周器９２の分周値で決まる所定逓倍した周波するに制御されることになる。
【０１７３】
一方、シフトレジスタ５８は、アナログＰＬＬ５６にて生成された基準クロックＣＫ０に従い４個のシフトクロックを生成し、これをサンプリングクロックＣＫ１〜ＣＫ４として出力するようにされており、その構成は、図１０に示したサンプリングクロック発生回路５０と同一構成になっている。
【０１７４】
従って、サンプリングクロック発生回路５０をこのように構成しても、外部からの入力クロックＣＫｓに基づき、所望のサンプリングクロックＣＫ１〜ＣＫ４（ＣＫｍ）を生成することができる。
［第４実施例］
次に、図１４は本発明（詳しくは請求項１〜請求項４並びに請求項１１〜請求項１７に記載の発明方法）が適用された第４実施例のＡ／Ｄ変換装置の構成を表すブロック図である。
【０１７５】
図１４（ａ）に示すように、本実施例のＡ／Ｄ変換装置は、図１（ａ）に示した第１実施例のＡ／Ｄ変換装置と同様、パルス遅延回路１０と、ｍ個（本実施例では４個）のパルス位置数値化部１２と、これら各パルス位置数値化部１２から出力されるｍ個（本実施例では４個）の数値データＤＴ１〜ＤＴｍ（ＤＴｍ＝ＤＴ４）を加算することで「ｎ＋ｌｏｇ_２　ｍ」ビットの数値データＤＴＡを生成する加算器１４とから構成されている。
【０１７６】
そして、本実施例のＡ／Ｄ変換装置が第１実施例のＡ／Ｄ変換装置と異なる点は、４個のパルス位置数値化部１２が図１５に示す如く構成され、これら各パルス位置数値化部１２に、図１４（ｂ）に示す一定周期（周期：Ｔｓ）の基準クロックＣＫ０と、この基準クロックＣＫ０に基づき生成された４個のサンプリングクロックＣＫ１〜ＣＫ４の一つが入力される点である。
【０１７７】
そこで、以下の説明では、本実施例の第１実施例との相違点についてのみ説明する。
図１４（ｂ）に示すように、４個のパルス位置数値化部１２に夫々入力される４個のサンプリングクロックＣＫ１〜ＣＫ４は、基準クロックＣＫ０を遅延させることにより生成されたものであり、各サンプリングクロックＣＫ１〜ＣＫ４の位相は、パルス遅延回路１０を構成する遅延ユニット２の遅延時間ＴｄをサンプリングクロックＣＫ１〜ＣＫ４の個数ｍ（つまり「４」）で除算した単位時間△Ｔだけ互いにずれている。つまり、サンプリングクロックＣＫ２〜ＣＫ４は、サンプリングクロックＣＫ１を基準に、単位時間△Ｔの整数倍の時間（１×△Ｔｓ、２×△Ｔｓ、３×△Ｔｓ）だけ遅延されている。
【０１７８】
一方、図１５に示すように、４個のパルス位置数値化部１２は、図１（ｂ）に示した第１実施例のものと同様、ラッチ回路２２と、パルスセレクタ２４と、エンコーダ２６と、ラッチ回路３６と、減算器３８とから構成されているが、各パルス位置数値化部１２のラッチ回路２２には、夫々、上記のように単位時間△Ｔ分だけ互いに位相がずれたサンプリングクロックＣＫ１〜ＣＫ４が夫々入力され、同じくラッチ回路３６には、これら４個のサンプリングクロックＣＫ１〜ＣＫ４を生成するのに用いた基準クロックＣＫ０（又は４個のサンプリングクロックＣＫ１〜ＣＫ４の中で基準となるサンプリングクロックＣＫ１）が入力される。
【０１７９】
そして、各パルス位置数値化部１２内のラッチ回路３６は、全て、サンプリングクロックＣＫ１を用いてパルス遅延回路１０内でのパルス信号ＰＡの到達位置を数値化するパルス位置数値化部１２（請求項３５に記載の特定数値化手段に相当）内での数値化結果（エンコーダ２６からの出力）をラッチするようにされている。
【０１８０】
この結果、各パルス位置数値化部１２では、図１４（ｂ）に示すように、サンプリングクロックＣＫ１の立上がり（又は立下がり）エッジを数値化の共通開始タイミングｔ０として、その共通開始タイミングｔ０から、各サンプリングクロックＣＫ１〜ＣＫ４の次の立上がり（又は立下がり）エッジまでのサンプリング時間中（Ｔｓ、Ｔｓ＋△Ｔ、Ｔｓ＋２×△Ｔ、Ｔｓ＋３×△ｔ）にパルス遅延回路１０内でパルス信号ＰＡが通過した遅延ユニット２の個数が数値化され、その数値化結果ＤＴ１〜ＤＴ４が加算器１４に入力されることになる。
【０１８１】
従って、上述した第１実施例〜第３実施例のＡ／Ｄ変換装置では、各パルス位置数値化部１２におけるサンプリング時間を一定とし、数値化のタイミングのみを、サンプリング時間をパルス位置数値化部１２の個数ｍで除算した時間分だけずらすようにしているため、各パルス位置数値化部１２でのＡ／Ｄ変換特性は、図１６（ａ）に例示するように、基準となるＡ／Ｄ変換特性を、ＬＳＢの１／ｍずつオフセットさせたものとなり、各パルス位置数値化部１２で得られる数値データの分解能は全て同じになるが、本実施例のＡ／Ｄ変換装置では、各パルス位置数値化部１２におけるサンプリング時間を、パルス遅延回路１０を構成する遅延ユニット２の遅延時間Ｔｄを１／ｍした時間分だけずらすようにしているため、各パルス位置数値化部１２でのＡ／Ｄ変換特性は、図１６（ｂ）に例示するように、基準となるＡ／Ｄ変換特性の傾き（つまりＡ／Ｄ変換の感度）を変化させたものとなり、各パルス位置数値化部１２で得られる数値データの分解能を、ＬＳＢの１／ｍ分だけ互いに異なる値に設定できることになる。
【０１８２】
よって、本実施例のＡ／Ｄ変換装置によれば、変動するアナログ入力信号ＶｉｎをＡ／Ｄ変換した際には、図１６（ａ）、（ｂ）に示すように、第１実施例のＡ／Ｄ変換装置と同じＡ／Ｄ変換結果（図では６＋５×３＝２１）が得られるものの、アナログ入力信号Ｖｉｎの電圧レベルが一定で、第１実施例のＡ／Ｄ変換装置ではｍ個のパルス位置数値化部１２で得られる数値データが全て同一の値になるような場合であっても、各パルス位置数値化部１２の感度（換言すれば分解能）の違いによって、各パルス位置数値化部１２で得られる数値データが異なる値となり、アナログ入力信号Ｖｉｎをより精度よくＡ／Ｄ変換することができるようになる。
【０１８３】
尚、本実施例において、ｍ個（４個）のパルス位置数値化部１２は、請求項２６に記載のＡ／Ｄ変換装置における複数のＡ／Ｄ変換回路に相当すると共に、請求項２７〜請求項３５に記載のＡ／Ｄ変換装置におけるｍ個のパルス位置数値化手段に相当し、加算器１４は、請求項２６〜請求項３５に記載のＡ／Ｄ変換装置における加算手段に相当する。
【０１８４】
ところで、本実施例においては、各パルス位置数値化部１２に入力されるサンプリングクロックＣＫ１〜ＣＫ４は、基準クロックＣＫ０に基づき、パルス遅延回路１０を構成する遅延ユニット２の遅延時間Ｔｄを１／４した時間分だけ互いにずれるように設定されるものとして説明したが、こうしたサンプリングクロックＣＫ１〜ＣＫ４を生成するのに用いるサンプリングクロック発生回路としては、例えば、図１７に示す如く構成すればよい。
【０１８５】
図１７に示すサンプリングクロック発生回路は、パルス遅延回路１０を構成する遅延ユニット２が、図３（ａ）に示したように、Ｐチャネルトランジスタ（ＦＥＴ）とｎチャネルトランジスタ（ＦＥＴ）とからなるＣＭＯＳインバータＩＮＶ２段で構成されている場合に用いられるものであり、前段のインバータＩＮＶ０と、後段のインバータＩＮＶ１〜ＩＮＶ４とを用いて、基準クロックＣＫ０を遅延させた４種類のサンプリングクロックＣＫ１〜ＣＫ４を生成するようにされている。尚、インバータＩＮＶ１〜ＩＮＶ４は、請求項３０〜３３に記載のｍ個の遅延ユニットを構成するインバータに相当する。
【０１８６】
そして、各サンプリングクロックＣＫ１〜ＣＫ４を出力する後段のインバータＩＮＶ１〜ＩＮＶ４については、各サンプリングクロックＣＫ１〜ＣＫ４の位相が互いにＴｄ／４分だけずれるようにするために、各インバータＩＮＶ１〜ＩＮＶ４を構成するＰチャネルトランジスタ（ＦＥＴ）及びｎチャネルトランジスタ（ＦＥＴ）のゲート長Ｌｐ、Ｌｎやトランジスタ幅Ｗｐ、Ｗｎを調整することによって、図８に示すように、入力信号のレベル変化に対する出力レベルの遷移時間Ｔｆが遅延ユニット２の遅延時間Ｔｄとほぼ等しく、しかも、反転動作レベルが、夫々、前段のインバータＩＮＶ０からの出力レベルの変化分（Ｌｏｗ　レベルとＨｉｇｈレベルとの偏差）を「ｍ＋１」等分する（ここでは５当分）する電圧レベル（図に示す反転レベル１〜４）となるように設定されている。
【０１８７】
つまり、インバータＩＮＶ１〜ＩＮＶ４の反転動作レベルや遷移時間は、インバータＩＮＶ１〜ＩＮＶ４を構成するトランジスタの構造によって任意に設定することができることから、本実施例では、例えば、Ｐチャネルトランジスタ（ＦＥＴ）のゲート長Ｌｐ及びＮチャンネルトランジスタ（ＦＥＴ）のゲート長Ｌｎ及びトランジスタ幅Ｗｎについては一定にし、Ｐチャンネルトランジスタ（ＦＥＴ）のトランジスタ幅Ｗｐを、各インバータＩＮＶ１〜ＩＮＶ４毎に、Ｗｐ１＞Ｗｐ２＞Ｗｐ３＞Ｗｐ４（但し、Ｗｐに対する添え字１〜４は、各インバータＩＮＶの添え字に対応）となるように設定することで、インバータＩＮＶ１の反転動作レベルが最も大きく、インバータＩＮＶ４の反転動作レベルが最も小さくなり、しかも、各インバータＩＮＶ１〜ＩＮＶ４の出力レベルの遷移時間Ｔｆが遅延ユニット２の遅延時間Ｔｄとほぼ等しくなるように設定しているのである。
【０１８８】
また、パルス遅延回路１０を構成する遅延ユニット２の遅延時間Ｔｄは、アナログ入力信号Ｖｉｎによって変調されることから、その遅延時間Ｔｄの変化に対応して、各インバータＩＮＶ１〜ＩＮＶ４の反転動作レベルや遷移時間も変化するように、図１７に示すサンプリングクロック発生回路の電源電圧には、アナログ入力信号Ｖｉｎ（もしくはアナログ入力信号Ｖｉｎから生成したアナログ入力信号Ｖｉｎと同レベルの電圧）を使用するようにされている。
【０１８９】
そして、このように構成されたサンプリングクロック発生回路を用いて本実施例のパルス位置数値化部１２に入力するサンプリングクロックＣＫ１〜ＣＫ４を生成するようにすれば、各サンプリングクロックＣＫ１〜ＣＫ４の位相差を、遅延ユニット２の遅延時間Ｔｄを１／ｍした時間に正確に設定することができるようになり、各パルス位置数値化部１２におけるＡ／Ｄ変換の感度（延いては分解能）を上述した所望特性に設定して、加算器１４から出力される数値データの精度を向上することが可能となる。
【０１９０】
一方、本実施例のＡ／Ｄ変換装置において、Ａ／Ｄ変換結果のＳＮ比（信号対雑音比）を高めるためには、例えば、図１９に例示するように、加算器１４から出力される加算後の数値データＤＴＡを、Ｄ−フリップフロップ等からなるラッチ回路９６ａ、９６ｂ、９６ｃにて順次シフトしながらラッチし、各ラッチ回路９６ａ、９６ｂ、９６ｃにてラッチされた過去３回分の数値データＤＴＡと、加算器１４から出力される数値データＤＴＡの最新値とを加算回路９８にて加算することにより、数値データＤＴＡの移動平均をとるようにしてもよい。尚、図１９では、加算回路９８から出力される移動平均後の数値データＤｏｕｔ　が、加算器１４から出力される数値データＤＴＡのビット数に１ビットを加えた「ｎ＋ｌｏｇ_２　ｍ＋１」ビットとなるように、加算回路９８を構成している。
【０１９１】
以上、本発明の実施例について説明したが、上記各実施例から明らかな如く、本発明のＡ／Ｄ変換装置は、デジタル回路のみで構成できるため、経時変化がなく信頼性が高く、耐環境性も優れたものとなる。このため、本発明を適用したＡ／Ｄ変換装置を用いれば、他方式のＡ／Ｄ変換装置では使用が困難である環境下でも使用することができ、例えば、使用環境の厳しいカーエレクトロニクスシステム用Ａ／Ｄ変換装置として非常に有効である。
【０１９２】
但し、第４実施例のように、分解能が異なる複数のＡ／Ｄ変換回路（第４実施例ではパルス位置数値化部１２）を用いてＡ／Ｄ変換した数値データを加算することによってＡ／Ｄ変換の精度を向上する考え方は、パルス遅延回路１０やパルス位置数値化部１２を用いてＡ／Ｄ変換を行うデジタル回路だけでなく、従来より周知のアナログ方式のＡ／Ｄ変換装置であっても同様に適用できる。
【０１９３】
また、上記第４実施例では、パルス遅延回路１０は、多数の遅延ユニット２を単に縦続接続するものとして説明したが、第２実施例と同様に、パルス遅延回路１０にはパルス周回回路２０を用い、各パルス位置数値化部１２では、パルス周回回路２０内でのパルス信号の周回回数をカウントする周回数カウンタ１６からの出力を上位ビットデータとして取り込むようにしてもよい。
【図面の簡単な説明】
【図１】第１実施例のＡ／Ｄ変換装置の構成を表すブロック図である。
【図２】第１実施例のＡ／Ｄ変換装置の動作を説明する説明図である。
【図３】遅延ユニットの構成例を表す説明図である。
【図４】第２実施例のＡ／Ｄ変換装置の構成を表すブロック図である。
【図５】パルス周回回路２０の構成例を表す説明図である。
【図６】第２実施例のＡ／Ｄ変換装置の動作を説明する説明図である。
【図７】第２実施例のＡ／Ｄ変換装置をＩＣ化する場合の各部の配置例を表す説明図である。
【図８】図７に示すラッチ回路、バッファ部、及びセレクタの詳細構成を表す説明図である。
【図９】第３実施例のＡ／Ｄ変換装置の構成を表すブロック図である。
【図１０】サンプリングクロック発生回路の構成を表す説明図である。
【図１１】第３実施例のＡ／Ｄ変換装置の動作を表す説明図である。
【図１２】サンプリングクロック発生回路をデジタルＰＬＬを用いて構成した場合の説明図である。
【図１３】サンプリングクロック発生回路をアナログＰＬＬを用いて構成した場合の説明図である。
【図１４】第４実施例のＡ／Ｄ変換装置全体の構成及び各パルス位置数値化部に入力されるサンプリングクロックを説明する説明図である。
【図１５】第４実施例のパルス位置数値化部の構成を表すブロック図である。
【図１６】第１実施例及び第４実施例におけるパルス位置数値化部のＡ／Ｄ変換特性を説明する説明図である。
【図１７】第４実施例のＡ／Ｄ変換装置で用いられるサンプリングクロック発生回路の一例を表す説明図である。
【図１８】図１７に示したサンプリングクロック発生回路の動作を表す説明図である。
【図１９】第４実施例のＡ／Ｄ変換装置にＡ／Ｄ変換結果を移動平均する回路を設けたＡ／Ｄ変換装置全体の構成を表すブロック図である。
【符号の説明】
２…遅延ユニット、１０…パルス遅延回路、１２…パルス位置数値化部、１４…加算器、１６…周回数カウンタ、１３ａ〜１３ｄ，１８，２２，２８，３２，３６，４２，４４…ラッチ回路、２０…パルス周回回路、２４…パルスセレクタ、２６…エンコーダ、３０…遅延線、３４…セレクタ、３８…減算器、４６…除算器、５０…サンプリングクロック発生回路、ＡＮＤ…アンド回路、ＳＷ１…入力切換スイッチ、ＳＷ２…出力切換スイッチ、５２…デジタルＰＬＬ、５４…シフトクロック生成部、５６…アナログＰＬＬ、５８…シフトレジスタ、６０…パルス周回回路、６２…時間Ａ／Ｄ変換器、６４…デジタル制御発振器、６６…データ処理部、６８…レジスタ、７０…除算器、７２…データラッチ回路、７４…周波数微調回路、８２ｂ〜８２ｄ…デコーダ、９１…ＶＣＯ、９２…分周器、９３…位相比較器、９４…ループフィルタ、９６ａ、９６ｂ、９６ｃ…ラッチ回路、９８…加算回路９８、ＩＮＶ，ＩＮＶ０〜ＩＮＶ４…インバータ。

Claims (39)

1. パルス信号を遅延して出力する遅延ユニットを複数個直列に接続してなるパルス遅延回路を用いて、アナログ入力信号を数値データに変換するＡ／Ｄ変換方法であって、
   前記パルス遅延回路を構成する各遅延ユニットの遅延時間を前記アナログ入力信号にて変調すると共に、
   前記パルス遅延回路にパルス信号を入力して、前記パルス遅延回路内でパルス信号を伝送させ、
   前記パルス遅延回路内でのパルス信号の位置を、夫々、複数の異なるタイミングで数値化し、該数値化結果を加算することにより、前記数値データを得ることを特徴とするＡ／Ｄ変換方法。
2. 前記パルス信号位置の数値化に用いるパルス遅延回路は１つであり、該１つのパルス遅延回路内でのパルス信号の位置を異なるタイミングで数値化することを特徴とする請求項１記載のＡ／Ｄ変換方法。
3. 前記アナログ入力信号を、前記パルス遅延回路を構成する各遅延ユニットの駆動電圧とすることにより、前記各遅延ユニットの遅延時間を前記アナログ入力信号にて変調することを特徴とする請求項１又は請求項２記載のＡ／Ｄ変換方法。
4. 前記アナログ入力信号にて前記各遅延ユニットに流す駆動電流を制御することにより、前記各遅延ユニットの遅延時間を前記アナログ入力信号にて変調することを特徴とする請求項１又は請求項２記載のＡ／Ｄ変換方法。
5. 前記加算前の複数の数値データは、同一周期で位相が異なる複数のサンプリングクロックの各々に同期して前記パルス遅延回路内でのパルス信号の位置を繰り返し数値化し、該数値化したパルス信号位置の前回値と今回値との偏差から、前記各サンプリングクロックの一周期内に前記パルス遅延回路内でパルス信号が通過した遅延ユニットの個数を算出することにより生成することを特徴とする請求項１〜請求項４何れか記載のＡ／Ｄ変換方法。
6. 前記各サンプリングクロックにより決定される前記各数値化のタイミングは、隣接するタイミング毎に一定時間ずれていることを特徴とする請求項５記載のＡ／Ｄ変換方法。
7. 前記各サンプリングクロックにより決定される前記各数値化のタイミングは、前記各サンプリングクロックの一周期を等間隔で分割するタイミングであることを特徴とする請求項６記載のＡ／Ｄ変換方法。
8. 前記各サンプリングクロックの周期に各サンプリングクロックの位相差の最大値を加えた時間は、少なくとも、前記パルス遅延回路にパルス信号を入力してから該パルス信号が前記パルス遅延回路内の全遅延ユニットを通過し終わるまでの時間以下であることを特徴とする請求項５〜請求項７何れか記載のＡ／Ｄ変換方法。
9. 前記パルス遅延回路として、前記遅延ユニットがリング状に連結されることにより前記パルス信号を周回させるパルス周回回路を使用すると共に、
   該パルス周回回路へのパルス信号入力後の該パルス周回回路内でのパルス信号の周回回数を周回数カウンタによりカウントし、
   前記各サンプリングクロックの一周期内にパルス信号が通過した遅延ユニットの個数は、前記各サンプリングクロックに同期して、前記パルス周回回路内でのパルス信号の位置を数値化することにより、該数値化により得られた数値データを下位ビットデータ、前記周回数カウンタによりカウントされた前記パルス信号の周回回数を上位ビットデータとする数値データを生成し、該生成した数値データの前回値と今回値との偏差から算出することを特徴とする請求項５〜請求項７何れか記載のＡ／Ｄ変換方法。
10. 前記各サンプリングクロックの周期は、少なくとも、前記パルス遅延回路にパルス信号を入力してから前記周回数カウンタがオーバーフローするまでの時間以下であることを特徴とする請求項９記載のＡ／Ｄ変換方法。
11. 前記加算前の複数の数値データは、所定の単位時間分だけ互いに異なるサンプリング時間中に前記パルス遅延回路内で変化するパルス信号の位置を夫々数値化することにより生成することを特徴とする請求項１〜請求項４いずれか記載のＡ／Ｄ変換方法。
12. 前記単位時間は、前記パルス遅延回路を構成する遅延ユニットの遅延時間（Ｔｄ）を前記サンプリング時間の個数（ｍ）で除算した時間（Ｔｄ／ｍ）、又は、該時間（Ｔｄ／ｍ）に前記遅延ユニットの遅延時間（Ｔｄ）の整数倍の時間を加えた時間、であることを特徴とする請求項１１記載のＡ／Ｄ変換方法。
13. 前記各サンプリング時間は、同一周期で前記単位時間分だけ互いに位相が異なるｍ個のサンプリングクロックを用いて設定することを特徴とする請求項１１又は請求項１２記載のＡ／Ｄ変換方法。
14. 前記ｍ個のサンプリングクロックは、一定周期の基準クロックを、前記単位時間を整数倍した時間で遅延させることにより生成することを特徴とする請求項１３記載のＡ／Ｄ変換方法。
15. 前記ｍ個のサンプリング時間の一つには、前記ｍ個のサンプリングクロックの中で最も位相が進んだ特定サンプリングクロックの立上がりエッジ又は立下がりエッジから次の立上がりエッジ又は立下がりエッジ迄の期間を設定し、
    他のサンプリング時間には、前記特定サンプリングクロックの立上がりエッジ又は立下がりエッジから他のサンプリングクロックの立上がりエッジ又は立下がりエッジまでの期間を設定することを特徴とする請求項１３又は請求項１４記載のＡ／Ｄ変換方法。
16. アナログ入力信号を数値データに変換するＡ／Ｄ変換方法であって、
    Ａ／Ｄ変換結果である数値データの電圧分解能が互いに異なる複数のＡ／Ｄ変換回路を用いて、前記アナログ入力信号を夫々数値化し、各数値化結果を加算することにより、前記アナログ入力信号の数値データを得ることを特徴とするＡ／Ｄ変換方法。
17. 前記各Ａ／Ｄ変換回路の電圧分解能には、所定の基準分解能をＡ／Ｄ変換回路の個数で除した単位分解能ステップでシフトさせた分解能を設定することを特徴とする請求項１６記載のＡ／Ｄ変換方法。
18. アナログ入力信号を数値データに変換するＡ／Ｄ変換装置であって、
    前記アナログ入力信号の電圧レベルに応じた遅延時間でパルス信号を遅延させて出力する遅延ユニットを複数個直列に接続してなるパルス遅延回路と、
    位相が異なるｍ個のサンプリングクロックの立上がり又は立下がりタイミングで前記パルス遅延回路内でのパルス信号の位置を夫々検出し、該検出したパルス信号の位置を数値化するｍ個のパルス位置数値化手段と、
    該各パルス位置数値化手段にて得られた数値データを加算し、該加算結果を、前記アナログ入力信号を表す数値データとして出力する加算手段と、
    を備えたことを特徴とするＡ／Ｄ変換装置。
19. 前記ｍ個のサンプリングクロックは、夫々、同一周期で周期的に変化するクロック信号であり、
    前記各パルス位置数値化手段は、前記各サンプリングクロックの立上がり又は立下がりタイミングで前記パルス遅延回路内でのパルス信号の位置を繰り返し数値化し、該数値化したパルス信号位置の前回値と今回値との偏差から、前記各サンプリングクロックの一周期内に前記パルス遅延回路内でパルス信号が通過した遅延ユニットの個数を表す数値データを生成することを特徴とする請求項１８記載のＡ／Ｄ変換装置。
20. 前記パルス遅延回路を、前記遅延ユニットがリング状に連結されることにより前記パルス信号を周回させるパルス周回回路にて構成すると共に、
    前記パルス周回回路内でのパルス信号の周回回数をカウントする周回数カウンタを設け、
    前記各パルス位置数値化手段を、夫々、
    前記サンプリングクロックの立上がり又は立下がりタイミングで前記パルス周回回路内でのパルス信号の位置を数値化するパルス位置検出回路と、
    前記パルス位置検出回路にて得られた数値データを下位ビットデータ、前記周回数カウンタにて得られた数値データを上位ビットデータとする数値データの前回値と今回値との偏差から、前記サンプリングクロックの一周期内に前記パルス遅延回路内でパルス信号が通過した遅延ユニットの個数を算出する演算回路と、
    から構成したことを特徴とする請求項１９記載のＡ／Ｄ変換装置。
21. 前記周回数カウンタに、前記パルス遅延回路内の最終段の遅延ユニットから出力されるパルス信号と、当該周回数カウンタのカウント動作を検査するための検査用クロックとを選択的に入力する入力回路を備えたことを特徴とする請求項２０記載のＡ／Ｄ変換装置。
22. 前記各パルス位置数値化手段に夫々入力されるｍ個のサンプリングクロックの内、互いに隣接するサンプリングクロック同士の位相差は、夫々、各サンプリングクロックの一周期を１／ｍに分割した一定間隔となるように設定され、
    前記加算手段は、前記各パルス位置数値化手段に入力されるｍ個のサンプリングクロックの立上がり又は立下がりに夫々同期して、前記各パルス位置数値化手段から出力されている数値データを取り込み、該取り込んだｍ個の数値データを加算することにより、前記各サンプリングクロックの１／ｍの周期で前記アナログ入力信号の数値データを算出することを特徴とする請求項１９〜請求項２１何れか記載のＡ／Ｄ変換装置。
23. 外部から入力された基準クロックを１／ｍ分周することにより、該基準クロックの一周期を位相差とするｍ個のシフトクロックを順次生成し、該ｍ個のシフトクロックを前記サンプリングクロックとして出力するサンプリングクロック発生回路を備えたことを特徴とする請求項１９〜請求項２２何れか記載のＡ／Ｄ変換装置。
24. 外部から入力された基準クロックの周期を数値化する時間Ａ／Ｄ変換手段と、
    所定の遅延時間を有する複数の遅延ユニットからなり、前記基準クロックを該複数の固定遅延ユニットにて順次遅延しながら伝送する遅延線と、
    一端が前記遅延線を構成する各遅延ユニットの出力に接続され、他端がシフトクロックの出力経路に接続された複数のスイッチからなる「ｍ−１」個のスイッチ群と、
    前記時間Ａ／Ｄ変換手段にて得られた数値データをｍで除算した数値データに夫々「１」〜「ｍ−１」迄の整数値を乗じることで「ｍ−１」個の数値データを生成し、該生成した数値データから前記各スイッチ群において選択的にオンすべきスイッチの位置を特定して、該特定した位置のスイッチを選択的にオンさせることにより、前記各スイッチ群の出力経路から、前記基準クロックの周期をｍ等分した周期で前記基準クロックを順次遅延させた「ｍ−１」個のシフトクロックを出力させる、「ｍ−１」個のスイッチ選択手段と、
    を備え、前記基準クロック及び前記各スイッチ群の出力経路から出力される「ｍ−１」個のシフトクロックを、ｍ個のサンプリングクロックとして出力するサンプリングクロック発生回路を備えたことを特徴とする請求項１９〜請求項２２何れか記載のＡ／Ｄ変換装置。
25. 外部からの入力クロックを逓倍又は分周することにより、前記各パルス位置数値化手段に入力すべきサンプリングクロックの周波数に対応した所望周波数の基準クロックを生成する基準クロック生成回路を備え、
    前記サンプリングクロック発生回路には、該基準クロック生成回路にて生成された基準クロックを入力するよう構成してなることを特徴とする請求項２３又は請求項２４記載のＡ／Ｄ変換装置。
26. アナログ入力信号を数値データに変換するＡ／Ｄ変換装置であって、
    Ａ／Ｄ変換結果である数値データの電圧分解能が互いに異なる複数のＡ／Ｄ変換回路と、
    該複数のＡ／Ｄ変換回路にて数値化された前記アナログ入力信号の数値化結果を加算する加算手段と、
    を備えたことを特徴とするＡ／Ｄ変換装置。
27. 前記アナログ入力信号の電圧レベルに応じた遅延時間でパルス信号を遅延させて出力する遅延ユニットを複数個直列に接続してなるパルス遅延回路を備え、
    前記複数のＡ／Ｄ変換回路は、所定の単位時間分だけ互いに異なるサンプリング時間中に前記パルス遅延回路内で変化するパルス信号の位置を夫々数値化するｍ個のパルス位置数値化手段からなることを特徴とする請求項２６記載のＡ／Ｄ変換装置。
28. 前記単位時間は、前記パルス遅延回路を構成する遅延ユニットの遅延時間（Ｔｄ）を前記パルス位置数値化手段の個数（ｍ）で除算した時間（Ｔｄ／ｍ）、又は、該時間（Ｔｄ／ｍ）に前記遅延ユニットの遅延時間（Ｔｄ）の整数倍の時間を加えた時間、であることを特徴とする請求項２７記載のＡ／Ｄ変換装置。
29. 同一周期で前記単位時間分だけ互いに位相が異なるｍ個のサンプリングクロックを発生するサンプリングクロック発生回路を備え、
    前記ｍ個のパルス位置数値化手段は、該サンプリングクロック発生回路から出力されたｍ個のサンプリングクロックを用いて、前記各サンプリング時間中に前記パルス遅延回路内で変化するパルス信号の位置を数値化することを特徴とする請求項２７又は請求項２８記載のＡ／Ｄ変換装置。
30. 前記サンプリングクロック発生回路は、前記単位時間分だけ遅延時間が異なるｍ個の遅延ユニットを備え、該ｍ個の遅延ユニットを用いて一定周期の基準クロックを夫々遅延させることにより、前記ｍ個のサンプリングクロックを生成することを特徴とする請求項２９記載のＡ／Ｄ変換装置。
31. 前記サンプリングクロック発生回路に設けられるｍ個の遅延ユニットは、入力信号のレベル変化に対する反転動作レベルが互いに異なるインバータを備え、前記基準クロックの信号レベルの変化に伴う各インバータの反転動作タイミングのずれによって、前記基準クロックを前記単位時間分だけ異なる遅延時間で遅延させることを特徴とする請求項３０記載のＡ／Ｄ変換装置。
32. 前記サンプリングクロック発生回路のｍ個の遅延ユニットを構成する各インバータの出力レベル遷移時間Ｔｆと、前記パルス遅延回路を構成する遅延ユニット１段分の遅延時間Ｔｄは、ほぼ等しいことを特徴とする請求項３１記載のＡ／Ｄ変換装置。
33. 前記サンプリングクロック発生回路のｍ個の遅延ユニットを構成する各インバータは、前記アナログ入力信号を電源電圧として動作することを特徴とする請求項３２記載のＡ／Ｄ変換装置。
34. 前記各パルス位置数値化手段は、夫々、前記サンプリングクロック発生回路が発生したｍ個のサンプリングクロックの中で位相が最も進んだサンプリングクロックを共通クロックとして、該共通クロックの立上がりエッジ又は立下がりエッジから、各パルス位置数値化手段に対応するサンプリングクロックの立上がりエッジ又は立下がりエッジまでのサンプリング時間中に前記パルス遅延回路内で変化したパルス信号の位置を数値化することを特徴とする請求項２９〜請求項３３何れか記載のＡ／Ｄ変換装置。
35. 前記ｍ個のパルス位置数値化手段の一つである特定数値化手段は、前記共通クロックとなるサンプリングクロックの立上がりエッジ又は立下がりエッジで前記パルス遅延回路内でのパルス信号の位置を繰り返し数値化し、該数値化した前回値と今回値との偏差を数値化結果として前記加算手段に出力し、
    前記特定数値化手段を除くパルス位置数値化手段は、当該パルス位置数値化手段に対応するサンプリングクロックの立上がりエッジ又は立下がりエッジで前記パルス遅延回路内でのパルス信号の位置を繰り返し数値化し、該数値化した値と前記特定数値化手段にて前記共通クロックを用いて前回数値化された値との偏差を数値化結果として前記加算手段に出力することを特徴とする請求項３４記載のＡ／Ｄ変換装置。
36. 前記パルス遅延回路を構成する各遅延ユニットは、パルス信号を反転して出力するインバータ１段にて構成されていることを特徴とする請求項１８〜請求項２５若しくは請求項２７〜請求項３５の何れかに記載のＡ／Ｄ変換装置。
37. 前記パルス遅延回路を構成する各遅延ユニットは、パルス信号を反転して出力するインバータを２段直列接続することにより構成されていることを特徴とする請求項１８〜請求項２５若しくは請求項２７〜請求項３５の何れかに記載のＡ／Ｄ変換装置。
38. 前記パルス遅延回路を構成する複数の遅延ユニットは、直線上に配置され、
    該パルス遅延回路内でのパルス信号の位置を数値化するｍ個のパルス位置数値化手段は、２組にグループ分けされ、各グループのパルス位置数値化手段は、前記パルス遅延回路内での前記遅延ユニットの配列方向に沿った直線を中心として線対称となるように配置されたことを特徴とする請求項１８〜請求項２５若しくは請求項２７〜請求項３７の何れか記載のＡ／Ｄ変換装置。
39. 前記遅延ユニットの遅延時間を変調する信号として、前記アナログ入力信号と電圧レベルが既知の基準信号との何れかを選択して、前記パルス遅延回路に入力するための入力信号選択手段と、
    前記入力信号選択手段が前記パルス遅延回路に前記アナログ入力信号を入力するように切り換えられているときに前記加算手段により得られた数値データを補正前データとして保持する補正前データ保持手段と、
    該入力信号選択手段が前記パルス遅延回路に前記基準信号を入力するように切り換えられているときに前記加算手段により得られた数値データを基準データとして保持する基準データ保持手段と、
    前記補正前データ保持手段により保持された補正前データを前記基準データ保持手段により保持された基準データにて除算することにより、前記アナログ入力信号を表す補正後数値データを算出する除算手段と、
    を備えたことを特徴とする請求項１８〜請求項２５若しくは請求項２７〜請求項３８の何れか記載のＡ／Ｄ変換装置。

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