JP2004095122A

JP2004095122A - Information processing apparatus and method, program, and memory

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Publication number: JP2004095122A
Application number: JP2002258433A
Authority: JP
Inventors: Takeshi Shimoyama; 下山　健
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2002-09-04
Filing date: 2002-09-04
Publication date: 2004-03-25

Abstract

【課題】リフレッシュ処理が必要なメモリを有する情報処理装置の資源、および、消費電力の節約が図れることができるようにする。
【解決手段】８ＭバイトのＤＲＡＭ２４のメモリバンク６１が、１６Ｋ個のセルからなる領域６１−１乃至６１−４０９５に区分され、かつ、そのうちの所定の領域６１−ｋには、領域６１−１乃至６１−４０９５のそれぞれに対する４０９６個のリフレッシュ可否情報が格納される。リフレッシュ制御部５２は、リフレッシュ可否情報領域８１のうちの８ビット分のデータのみをリフレッシュ判定レジスタ５５に格納し、格納されたデータのうちの、リフレッシュ処理を行うことを表す「１」に対応するメモリバンク６１の領域に対して、リフレッシュ処理の指令を表すリフレッシュ信号を出力する。本発明は、ＤＡＲＡＭに適応可能である。
【選択図】　　　図５An object of the present invention is to save resources and power consumption of an information processing apparatus having a memory that requires refresh processing.
A memory bank 61 of an 8 Mbyte DRAM 24 is divided into regions 61-1 to 61-4095 each of which includes 16K cells, and a predetermined region 61-k includes regions 61-1 to 61-6. 4096 pieces of refreshability information for each of 61 to 4095 are stored. The refresh control unit 52 stores only 8-bit data in the refresh enable / disable information area 81 in the refresh determination register 55, and corresponds to “1” indicating that a refresh process is to be performed among the stored data. A refresh signal representing a refresh processing command is output to the area of the memory bank 61. The present invention is applicable to a DRAM.
[Selection diagram] FIG.

Description

【０００１】
【発明の属する技術分野】
本発明は、情報処理装置および方法、プログラム、並びにメモリに関し、特に、リフレッシュ処理が必要なメモリを有する情報処理装置の資源、および、消費電力の節約が図れることができるようにした情報処理装置および方法、プログラム、並びにメモリに関する。
【０００２】
【従来の技術】
大容量のデータを一時的に記憶し、かつ、読み出すことが可能なメモリの代表的なものとして、ＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）が普及しつつある。
【０００３】
ＤＲＡＭは、コンデンサと同様の構成で電荷を蓄える複数のセルからなるメモリバンクを１つ以上有しており、その記憶の原理は、各セルのそれぞれにデジタルデータに対応させて電荷を充電させ、その電荷の有無のパターンによりデータを記憶させるというものである。また、ＤＲＡＭのデータの読み出し動作の原理は、所定のセルに充電された電荷を読み出し、増幅器により増幅した後、データとして読み出すというものである。
【０００４】
ところで、上述したセルに蓄えられる電荷は、そのままアクセスされない状態（読み出されない状態）で放置されると放電してしまい、結果として、データが破壊されてしまう。そこで、全てのセルのそれぞれに充電された電荷を、所定の時間間隔で増幅器に読み出して増幅し、元のセルに戻すと言う、いわゆる、リフレッシュ処理が必要となる。ＤＲＡＭは、このリフレッシュ処理を所定の時間間隔で繰り返すことによりデータを記憶し続けることができる。
【０００５】
【発明が解決しようとする課題】
しかしながら、上述したように、リフレッシュ処理は、全てのセル（ＤＲＡＭの全記憶領域）に対して、一定の時間間隔で繰り返し充電処理が実行されることが多く、その処理に大きな電力が消費されてしまうという課題があった。
【０００６】
そこで、この課題を解決するために、ＤＲＡＭの全記憶領域のうちの、リフレッシュ処理が必要な領域のみに対して、個別にリフレッシュ処理を行う手法が提案されている（例えば、特許文献１参照）。
【０００７】
図１は、そのような手法が適用される情報処理装置のうちのデータ記憶部分の構成例を表している。
【０００８】
即ち、図１に示されるように、情報処理装置の従来のデータ記憶部分には、情報処理装置全体の処理を制御するＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）１、ＣＰＵ１の制御に基づいて、ＤＲＡＭ３に対するデータの記憶の制御を行うＤＲＡＭコントローラ２、ＤＲＡＭ３、および、ＤＲＡＭ３が、複数の記録領域（セル群）に区分され、その区分された記録領域が１回のリフレッシュ処理の単位とされる場合、区分された全ての記憶領域のそれぞれに対して、電荷の再充電を行うか否かを指令する情報（以下、そのような情報を、リフレッシュ可否情報と称する）が記憶されるリフレッシュ可否情報レジスタ４が設けられている。
【０００９】
ＤＲＡＭコントローラ２には、リフレッシュ可否情報レジスタ４の内容に基づいて、ＤＲＡＭ３に対して、上述したリフレッシュ処理の実行を制御するリフレッシュ制御部２−１が設けられている。
【００１０】
図１に示される全体（データ記憶部分）のデータの記憶、および、その読み出しに関する動作については、例えば、特許文献１にその詳細が開示されている。従って、ここでは、それらの説明は省略し、以下、リフレッシュ処理についてのみ説明する。
【００１１】
例えば、いま、ＤＲＡＭ３は、６４個のセルを有しており（６４ビットのＤＲＡＭ３であり）、そのうちの８個のセル毎にリフレッシュ処理が行われるとする。即ち、ＤＲＡＭ３は、８個のセルからなる８つの記憶領域（＝６４［個］／８［個／記憶領域］）に区分され、その８つの記憶領域のそれぞれがリフレッシュ処理の１単位とされる。
【００１２】
この場合、リフレッシュ可否情報レジスタ４には、８つの記憶領域のそれぞれに対するリフレッシュ可否情報が記憶される。具体的には、例えば、所定の記憶領域に対応するリフレッシュ可否情報として、「１」と「０」のうちのいずれか一方の値が記憶される。「１」は、リフレッシュ処理を行うことを表しており、それに対して、「０」は、リフレッシュ処理を行わないことを表している。従って、リフレッシュ可否情報レジスタ４には、８つの記憶領域のそれぞれのリフレッシュ可否情報を表す８ビットのデータが格納される。
【００１３】
リフレッシュ制御部２−１は、このリフレッシュ可否情報レジスタ４に格納された８ビットのデータの各ビットデータのそれぞれを順次読み出し、読み出したビットデータ（リフレッシュ可否情報）が「１」であった場合、そのビットデータに対応する記憶領域に対して、リフレッシュ処理を実行する。これに対して、リフレッシュ制御部２−１は、読み出したビットデータ（リフレッシュ可否情報）が「０」であった場合、そのビットデータに対応する記憶領域に対して、リフレッシュ処理を抑制する（リフレッシュ処理の実行を禁止する）。
【００１４】
これにより、リフレッシュ処理による消費電力の低減が可能となり、さらに、リフレッシュ処理による読み出し処理の遅延の抑制と、読み出し処理の高速化が可能になる。
【００１５】
ところで、上述した例のように、ＤＲＡＭ３の容量が小さい場合（上述した例では、６４ビットの場合）、リフレッシュ可否情報の個数も少なく（上述した例では、８個であり）、それに伴い、リフレッシュ可否情報を記憶するリフレッシュ可否情報レジスタ４も小さくなり（上述した例では、８ビットのレジスタであり）、特に大きな問題は生じない。
【００１６】
しかしながら、実際のＤＲＡＭ３の容量は、上述した例に比較して遥かに大きく、その分、リフレッシュ可否情報の個数も多くなり、その結果、リフレッシュ可否情報レジスタ４も大きなものとなってしまう。例えば、ＤＲＡＭ３の容量が８Ｍバイトとされ、かつ、リフレッシュ処理の単位が１６Ｋビット（１６Ｋ個のセル）とされた場合、リフレッシュ可否情報は、４０９６個（８Ｍ×８［ビット］／１６Ｋ［ビット］＝４Ｋ［ビット］）必要であり、その結果、リフレッシュ可否情報レジスタ４は、４０９６ビット（５１２バイト）の大きなレジスタとなってしまう。
【００１７】
このように、ＤＲＡＭ３の容量が大きくなるにつれ、それに比例して、リフレッシュ可否情報レジスタ４も大きくなってしまい、リフレッシュ処理による消費電力の抑制がたとえ可能になったとしても、今度は、リフレッシュ可否情報レジスタ４自身の消費電力が増大してしまい、結果として、情報処理装置全体の消費電力の抑制が困難になるという課題があった。
【００１８】
また、リフレッシュ可否情報レジスタ４が大きくなることは、ハードウエア資源の点からも不利になるという課題があった。
【００１９】
本発明は、このような状況に鑑みてなされたものであり、リフレッシュ処理が必要なメモリを有する情報処理装置の資源、および、消費電力の節約が図れることができるようにするものである。
【００２０】
【特許文献１】
特開平９−３０６１６４号公報
【００２１】
【課題を解決するための手段】
本発明の情報処理装置は、１個以上のメモリバンクを有し、各メモリバンクが有する複数のセルのそれぞれに電荷を充電させることによりデータを記憶するデータ記憶部と、データ記憶部を所定の数のセルごとに区分した複数の記憶領域に対して再充電処理を行う再充電処理手段と、複数に区分された記憶領域のそれぞれに対して再充電処理を行うか否かを示す再充電可否情報をデータ記憶部内に記憶させるように制御する記憶制御処理手段と、再充電可否情報に基づいて、記憶領域のそれぞれに対して再充電処理が行われるように再充電処理手段を制御する指令を出力する再充電制御処理手段とを備えることを特徴とする。
【００２２】
データ記憶部に記憶されている、複数の記憶領域に対する再充電可否情報のうち、全ての記憶領域の数より少ない所定数分の記憶領域に対応する再充電可否情報をデータ記憶部から取得し記憶する再充電判定情報レジスタをさらに設け、再充電制御処理手段は、再充電判定情報レジスタ内の再充電可否情報に基づいて、記憶領域の再充電処理が行われるように再充電処理手段を制御する指令を出力するようにすることができる。
【００２３】
再充電判定情報レジスタは、データ記憶部から所定数分だけ取得した再充電可否情報の全てに対応する記憶領域に対して、再充電処理手段による再充電処理が行われると、データ記憶部から所定数分の再充電判定情報を更に取得し記憶するようにすることができる。
【００２４】
再充電可否情報が記憶されている先頭アドレスを記憶する先頭アドレス記憶手段をさらに設け、再充電判定情報レジスタは、先頭アドレス記憶手段に記憶された先頭アドレスに基づいて、データ記憶部から所定数分の再充電可否情報を取得し記憶するようにすることができる。
【００２５】
本発明の情報処理方法は、１個以上のメモリバンクを有し、各メモリバンクが有する複数のセルのそれぞれに電荷を充電させることによりデータを記憶するデータ記憶部を備える情報処理装置の情報処理方法において、所定の数のセルごとに区分された複数の記憶領域に対して再充電処理を行う再充電処理工程と、複数に区分された記憶領域のそれぞれに対して再充電処理を行うか否かを示す再充電可否情報をデータ記憶部内に記憶させるように制御する記憶制御処理工程と、再充電可否情報に基づいて、記憶領域のそれぞれに対して再充電処理を行うように再充電処理工程での処理を制御する指令を出力する再充電制御処理工程とを備えることを特徴とする。
【００２６】
本発明のプログラムは、１個以上のメモリバンクを有し、各メモリバンクが有する複数のセルのそれぞれに電荷を充電させることによりデータを記憶するデータ記憶部を備えるコンピュータに、所定の数のセルごとに区分された複数の記憶領域に対して再充電処理を行う再充電処理工程と、複数に区分された記憶領域のそれぞれに対して再充電処理を行うか否かを示す再充電可否情報をデータ記憶部内に記憶させるように制御する記憶制御処理工程と、再充電可否情報に基づいて、記憶領域のそれぞれに対して再充電処理を行うように再充電処理工程での処理を制御する指令を出力する再充電制御処理工程とを実行させることを特徴とする。
【００２７】
本発明の情報処理装置および方法、並びにプログラムにおいては、１個以上のメモリバンクを有し、各メモリバンクが有する複数のセルのそれぞれに電荷を充電させることによりデータを記憶するデータ記憶部が、所定の数のセルごとに区分された複数の記憶領域に対して再充電処理が行われる場合、複数に区分された記憶領域のそれぞれに対して再充電処理を行うか否かを示す再充電可否情報がデータ記憶部内に記憶され、その再充電可否情報に基づいて、記憶領域のそれぞれに対する再充電処理の可否の指令が出力される。
【００２８】
本発明の情報処理装置は、記憶するデータとして、自分自身で生成したものを使用してもよいし、外部から入力したものを使用してもよい。さらに、本発明の情報処理装置は、自分自身で生成したデータ、および、外部から入力したデータのいずれも記憶可能な装置であってもよい。
【００２９】
本発明のメモリは、１個以上のメモリバンクを有し、電荷を充電させることによりデータを記憶する複数のセルを所定の数ごとに区分した記憶領域のそれぞれに対して再充電処理を行う再充電処理手段と、記憶領域のそれぞれに対して再充電処理を行うか否かを示す再充電可否情報が記憶されている記憶領域から、再充電可否情報を取得する再充電可否情報取得処理手段と、再充電可否情報取得処理手段により取得された再充電可否情報に基づいて、記憶領域のそれぞれに対して再充電処理が行われるように再充電処理手段を制御する指令を出力する再充電制御処理手段とを備えることを特徴とする。
【００３０】
複数の記憶領域に対する再充電可否情報のうち、全ての記憶領域の数より少ない所定数分の記憶領域に対応する再充電可否情報を記憶する再充電判定情報レジスタをさらに設け、再充電可否情報取得処理手段は、取得した再充電可否情報を再充電判定情報レジスタに記憶させ、再充電制御処理手段は、再充電判定情報レジスタ内の再充電可否情報に基づいて、記憶領域の再充電処理が行われるように再充電処理手段を制御する指令を出力するようにすることができる。
【００３１】
本発明のメモリにおいては、電荷を充電させることによりデータを記憶する複数のセルを所定の数ごとに区分した記憶領域のそれぞれに対して再充電処理が行われる場合、記憶領域のそれぞれに対して再充電処理を行うか否かを示す再充電可否情報が記憶されている記憶領域から、再充電可否情報が取得され、取得された再充電可否情報に基づいて、記憶領域のそれぞれに対する再充電処理可否の指令が出力される。
【００３２】
本発明のメモリは、記憶するデータとして、自分自身で生成したものを使用してもよいし、外部から入力したものを使用してもよい。さらに、本発明のメモリは、自分自身で生成したデータ、および、外部から入力したデータのいずれも記憶可能な装置であってもよい。
【００３３】
また、本発明のメモリは、情報処理装置のメモリとして、その情報処理装置の構成部品として内蔵されてもよいし、その情報処理装置から着脱自在な外部装置若しくは、情報処理装置のドライブに着脱可能な記録媒体とされてもよい。
【００３４】
【発明の実施の形態】
図２は、本発明が適用される情報処理装置の構成例を表している。
【００３５】
図２の情報処理装置１１において、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）２１は、ＨＤＤ（Ｈａｒｄ　Ｄｉｓｃ　Ｄｒｉｖｅ）３１に記憶された各種アプリケーションプログラムや、ＯＳ（Ｏｐｅｒａｔｉｎｇ　Ｓｙｓｔｅｍ）を実際に実行する。ＲＯＭ（Ｒｅａｄ−ｏｎｌｙ　Ｍｅｍｏｒｙ）２７は、一般的には、ＣＰＵ２１が使用するプログラムや演算用のパラメータのうちの基本的に固定のデータを格納する。ＤＲＡＭコントローラ２３は、ＣＰＵ２１の指令に基づいて、ＤＲＡＭ２４を制御する。より具体的には、ＤＲＡＭコントローラ２３は、ＤＲＡＭ２４を制御する制御信号を発生し、ＤＲＡＭ２４にＣＰＵ２１の実行において使用するプログラムや、その実行において適宜変化するパラメータ等を格納させる。ＤＲＡＭ２４については、詳細を後述する。これらは図示せぬＣＰＵバスなどから構成され、また、ＣＰＵ２１、ＲＯＭ２７、および、ＤＲＡＭ２４は、図示せぬホストバスにより接続され、ブリッジ２５を介して、ＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ　Ｃｏｍｐｏｎｅｎｔ　Ｉｎｔｅｒｃｏｎｎｅｃｔ／Ｉｎｔｅｒｆａｃｅ）バスなどの外部バス２６に接続されている。
【００３６】
キーボード２８は、ＣＰＵ２１に各種の指令を入力するとき、ユーザにより操作される。マウス２９は、ディスプレイ３０の画面上のポイントの指示や選択を行うとき、ユーザにより操作される。ディスプレイ３０は、液晶表示装置（ＬＣＤ：Ｌｉｑｕｉｄ　Ｃｒｙｓｔａｌ　Ｄｉｓｐｌａｙ）またはＣＲＴ（Ｃａｔｈｏｄｅ　Ｒａｙ　Ｔｕｂｅ）などから成り、各種情報をテキストやイメージで表示する。ＨＤＤ３１は、ハードディスクを駆動し、それらにＣＰＵ２１によって実行するプログラムや情報を記録または再生させる。
【００３７】
ドライブ３２は、装着されている磁気ディスク、光ディスク、光磁気ディスク、または、半導体メモリ等よりなるリムーバブル記録媒体３３に記録されているデータまたはプログラムを読み出して、そのデータまたはプログラムを、インタフェース２７、外部バス２６、ブリッジ２５、ＣＰＵ２１、および、ＤＲＡＭコントローラ２３を介してＤＲＡＭ２４に供給する。
【００３８】
これらのキーボード２８乃至ＨＤＤ３１は、インタフェース２７に接続されており、インタフェース２７は、外部バス２６、ブリッジ２５、および、ホストバス（図示せず）を介してＣＰＵ２１に接続されている。
【００３９】
次に、図３を参照して、ＤＲＡＭ２４の構成について説明する。
【００４０】
メモリバンク６１は、実際にデータを記憶するものであり、複数のセル７１から構成されている。各セル７１のそれぞれは、コンデンサ状の構成となっており、データに対応して、各セル７１のそれぞれを電荷が充電された状態とするか、または、充電されない状態とし、各セル７１のそれぞれの充電状態のパターンによりデータを記憶するものである。
【００４１】
いまの場合、セル７１は、１個のメモリバンク６１に対して１６Ｋ×４０９６個設けられている例を示しているが、当然のことながら、セル７１の数は、これ以外の数であってもよい。また、メモリバンク６１上の行毎のセル７１の集まり（セル群）は、特にページと称されている。この例においては、後述するように、このページがリフレッシュ処理の単位となる。なお、以下、リフレッシュ処理の１単位を、単に１領域と称する。即ち、この例においては、ページもまた、適宜領域と称される。
【００４２】
さらに、メモリバンク６１は、後述するＤＲＡＭコントローラ２３のリフレッシュ制御部５２よりリフレッシュ信号が入力されるか、または、後述する行（領域）セレクタ６３より読み出し信号が入力されると、信号が入力された行に対応するページ（領域）に含まれるセル７１の電荷を全てセンスアンプ６６に転送する。
【００４３】
なお、図３中、メモリバンク６１の縦に表示された番号（０乃至４０９５）は、メモリバンク６１の各セル７１の垂直方向の位置を示す行の番号を表している。また、メモリバンク６１の横に表示された番号（０乃至１６Ｋ）は、メモリバンク６１の各セル７１の水平方向の位置を示す列のそれぞれの番号を表している。
【００４４】
行アドレスラッチ６２は、後述するＤＲＡＭコントローラ２３の制御信号発生部５１、またはリフレッシュ制御部５２より入力されるＲＡＳ（Ｒｏｗ　Ａｄｄｒｅｓｓ　Ｓｔｒｏｂｅ）信号を受信すると、動作状態をオンにし、メモリバンク６１上の所定のセル７１の位置を示すアドレスの行の情報を行（領域）セレクタ６３に出力する。行（領域）セレクタ６３は、行アドレスラッチ６２より入力された行に対応する、メモリバンク６１上の所定の領域（ページ）に読み出し信号を出力する。
【００４５】
センスアンプ６６は、行（領域）セレクタ６３により指定された領域（ページ）に含まれる全てのセル７１のデータが転送されてくると、それを受取り、さらに、所定の電位まで増幅し、再び、元の領域（ページ）に転送する。このとき、電荷が蓄積された状態で、後述する列セレクタ６５より指定された列のデータの読み出し信号が入力されると、センスアンプ６６は、指定された列のデータを読み出して、後述する出力アンプ６７に出力する。
【００４６】
なお、図３中、センスアンプ６６は、１領域（ページ）分のセル７１の電荷（１６Ｋ個のセル７１の電荷）だけしか増幅できない構成とされている。このため、リフレッシュ処理、または、読み出し処理のいずれかの１領域（ページ）分の処理のみが実行可能とされているので、後述するリフレッシュ制御部５２より発生されるリフレッシュ信号、または、行（領域）セレクタ６３より発生される読み出し信号は、これらの処理が、その処理の対象となる行に対して実行されるタイミングで発生されるようにＣＰＵ２１により制御される。また、センスアンプ６６は、複数のページ（行）に対して、リフレッシュ処理、または、読み出し処理を同時に並列処理できるよう複数個設けるようにしてもよい。
【００４７】
列アドレスラッチ６４は、ＤＲＡＭコントローラ２３（制御信号発生部５１、または、リフレッシュ制御部５２）から入力されるＣＡＳ（Ｃｏｌｕｍｎ　Ａｄｄｒｅｓｓ　Ｓｔｒｏｂｅ）信号を受信すると、動作状態をオンにし、メモリバンク６１上のセル７１の位置を示すアドレスの列の情報を列セレクタ６５に出力する。列セレクタ６５は、列アドレスラッチ６５より入力された列に対応するセンスアンプ６６上のデータの読み出し信号をセンスアンプ６６に出力し、出力アンプ６７に読み出させる。出力アンプ６７は、入力された電荷をさらに増幅して、ＤＲＡＭコントローラ２３の制御信号発生部５１を介して、ＣＰＵ２１にデータを出力したり、或いは、ＤＲＡＭコントローラ２３の後述するリフレッシュ判定情報レジスタ５５に出力する。
【００４８】
続けて、図３を参照して、ＤＲＡＭコントローラ２３の詳細について説明する。
【００４９】
制御信号発生部５１は、上述したように、ＣＰＵ２１から指定されたアドレスの情報に基づいて、ＲＡＳ信号、および、アドレス信号をＤＲＡＭ２４の行アドレスラッチ６２に送信するとともに、ＣＡＳ信号、アドレス信号をＤＲＡＭ２４の列アドレスラッチ６４に送信することで、ＤＲＡＭ２４のメモリバンク６１にデータを記録するとともに、ＤＲＡＭ２４のメモリバンク６１に既に記録されているデータを読み出し、ＣＰＵ２１に供給する。
【００５０】
ところで、この例においては、上述したように、リフレッシュ処理は、１ページ（行）単位毎に実行される。即ち、１６Ｋ個のセル７１からなる、４０９６個のページ（４０９６個の１６Ｋビットの領域（行））のそれぞれに対して、リフレッシュ処理が独立して実行される。
【００５１】
この場合、上述したリフレッシュ可否情報は、４０９６個のページのそれぞれに対して１個必要とされるので、総計で４０９６個必要となる。即ち、ＤＲＡＭ２４のメモリバンク６１の全体に対して、１６Ｋビット単位でリフレッシュ処理が施されるためには、４０９６ビット（５１２バイト）のリフレッシュ可否情報が必要となる。
【００５２】
ＣＰＵ２１は、この４０９６ビットのリフレッシュ可否情報を記憶する特別な領域（以下、そのような特別な領域を、リフレッシュ可否情報領域と称する）をＤＲＡＭ２４のメモリバンク６１内に確保するように、制御信号発生部５１に指令する。
【００５３】
例えば、いま、ＣＰＵ２１が、後述する図５に示されるように、ＤＲＡＭ２４のメモリバンク６１のｋ行目（ｋは、０乃至４０９５のうちの任意の値）の領域（ページ）６１−ｋのうちの先頭から５１２バイト（４０９６ビット）の領域８１を、リフレッシュ可否情報領域として確保することを制御信号発生部５１に指令したとする。
【００５４】
この場合、制御信号発生部５１は、この領域８１を、リフレッシュ可否情報領域として確保し、次に、ＣＰＵ２１より、４０９６個のページのそれぞれに対応する４０９６個のリフレッシュ可否情報（４０９６ビット分のリフレッシュ可否情報）が提供されると、それらを、ＤＲＡＭ２４のメモリバンク６１のリフレッシュ可否情報領域８１内の対応するセル７１にそれぞれ格納する。
【００５５】
即ち、制御信号発生部５１は、リフレッシュ可否情報領域８１のうちの、リフレッシュを行うページ（領域）に対応するアドレスのそれぞれのアドレス信号、ＲＡＳ信号、および、ＣＡＳ信号を生成し、それらの生成した信号に基づいて、リフレッシュ可否情報領域８１のうちの、リフレッシュ処理を行うページ（領域）に対応するアドレスのそれぞれに位置するセル７１の電荷を充電させる。換言すると、上述したように、制御信号発生部５１は、リフレッシュ可否情報領域８１のうちの、リフレッシュ処理を行うページ（領域）に対応するアドレスのそれぞれには「１」を格納し、かつ、リフレッシュ処理を行わないページ（領域）に対応するアドレスのそれぞれには「０」を格納する。
【００５６】
なお、このリフレッシュ可否情報は、ＣＰＵ２１より適宜提供され、その都度、ＤＲＡＭ２４のメモリバンク６１のリフレッシュ可否情報領域８１内の対応するセル７１の記憶内容が更新される（上書きされる）。
【００５７】
リフレッシュ制御部５２は、ＣＰＵ２１の制御に基づいて、上述したように、制御信号発生部５１の制御によりＤＲＡＭ２４のメモリバンク６１のリフレッシュ可否情報領域８１に格納された、４０９６個の行（領域）のそれぞれに対応する４０９６個のリフレッシュ可否情報のうちの、その全ての数より少ない所定の個数（この例においては、例えば、８個）の充電可否情報を取得し、リフレッシュ判定情報レジスタ５５に記憶させる。
【００５８】
即ち、リフレッシュ制御部５２は、これから取得する８個のリフレッシュ可否情報が格納されている、ＤＲＡＭ２４のメモリバンク６１のリフレッシュ可否情報領域８１内のアドレス（以下、そのようなアドレスを、他のアドレスと区別するために、リフレッシュ可否情報アドレスと称する）のアドレス信号、および、ＲＡＳ信号を、ＤＲＡＭ２４の行アドレスラッチ６２に送信するとともに、リフレッシュ可否情報アドレスのアドレス信号、および、ＣＡＳ信号を列アドレスラッチ６４に送信する。
【００５９】
リフレッシュ制御部５２はまた、ＣＰＵ２１の制御に基づいて、そのようにしてリフレッシュ可否情報レジスタ５５に記憶された８個のリフレッシュ可否情報（８ビットのビットデータ）のそれぞれを順に読み出し、読み出したリフレッシュ可否情報が「１」であった場合、ＤＲＡＭ２４のメモリバンク６１のうちの、そのリフレッシュ可否情報に対応する行（ページ）にリフレッシュ処理を施すタイミングを示す、リフレッシュ信号を送信する。これに対して、リフレッシュ制御部５２は、読み出したリフレッシュ可否情報が「０」であった場合、ＤＲＡＭ２４のメモリバンク６１のうちの、そのリフレッシュ可否情報に対応する行（ページ）に対しては、何も送信しない。
【００６０】
従って、ＤＲＡＭ２４のメモリバンク６１のうちの、リフレッシュ制御部５２よりリフレッシュ信号が供給された行（ページ）のセル７１のそれぞれは、リフレッシュ処理が施される。これに対して、リフレッシュ制御部５２よりリフレッシュ信号が供給されない行（ページ）のセル７１のそれぞれは、リフレッシュ処理が抑制される（施されない）。
【００６１】
先頭アドレスレジスタ５３は、ＣＰＵ２１より供給された、リフレッシュ可否情報領域８１の先頭のアドレス（以下、そのようなアドレスを、単に先頭アドレスと称する）を格納する。先頭アドレスレジスタ５３に格納された先頭アドレスは、上述したリフレッシュ制御部５２が、８個のリフレッシュ可否情報をリフレッシュ判定情報レジスタ５５に記憶させる場合、または、リフレッシュ信号の送信の有無を制御する場合、リフレッシュ制御部５２により参照される。
【００６２】
ポインタ５４は、リフレッシュ制御部５２が、次にリフレッシュ処理の制御を行うＤＲＡＭ２４のメモリバンク６１のページ（行）に対するリフレッシュ可否情報が記憶されているアドレス（ＤＲＡＭ２４のメモリバンク６１のリフレッシュ可否情報領域８１内のアドレス）の値を格納する。
【００６３】
リフレッシュ判定情報レジスタ５５は、上述したように、リフレッシュ制御部５２の制御に基づいて、リフレッシュ制御部５２がこれからリフレッシュ処理の制御を行うＤＲＡＭ２４のメモリバンク６１の所定の個数（この例では、８個）のページ（行）のそれぞれに対応するリフレッシュ可否情報を格納する。即ち、この例のリフレッシュ判定情報レジスタ５５は、８ビットのレジスタとされる。
【００６４】
次に、ＤＲＡＭコントローラ２３のデータの読み出し処理について説明する。即ち、ＣＰＵ２１からの指令により、ＤＲＡＭコントローラ２３（制御信号発生部５１、または、リフレッシュ制御部５２）がメモリバンク６１の所定のセル７１のデータを読み出す動作について説明する。
【００６５】
例えば、ＣＰＵ２１からの指令により、ＤＲＡＭコントローラ２３がＤＲＡＭ２４のメモリバンク６１の第４０９４行第１列目のセル７１のデータを読み出そうとする場合、ＣＰＵ２１は、ＤＲＡＭコントローラ２３に第４０９４行第１列目のセル７１のデータを読み出すように指令する。ＤＲＡＭコントローラ２３は、この指令を受け取ると、ＲＡＳ信号を行アドレスラッチ６２に出力した後、対応するアドレスの信号を行アドレスラッチ６２、および、列アドレスラッチ６４に出力する。行アドレスラッチ６２は、ＲＡＳ信号をＤＲＡＭコントローラ２３より受け取ると、その動作をオン状態にし、続けて受信されるアドレス情報の行の情報を行（領域）セレクタ６３に出力する。従って、今の場合、「第４０９４行目」という情報が、行（領域）セレクタ６３に出力される。
【００６６】
行（領域）セレクタ６３は、行アドレスラッチ６２から入力された行の情報に基づいて、その行に対応するページ（領域）のセル７１の電荷をセンスアンプ６６に転送させる読み出し信号を出力する。すると、いまの場合、メモリバンク６１上の図中点線で囲まれた第４０９４行目のページ（領域）のセル７１の電荷が、センスアンプ６６に出力される。センスアンプ６６は、転送されてきた各電荷のそれぞれの電荷量を所定の値まで、増幅させる。
【００６７】
このとき、ＤＲＡＭコントローラ２３は、ＣＡＳ信号を列アドレスラッチ６４に出力する。列アドレスラッチ６４は、ＣＡＳ信号をＤＲＡＭコントローラ２３より受け取ると、その動作をオン状態にし、続けて受信されるアドレス情報の列の情報を列セレクタ６５に出力する。従って、いまの場合、「第１列目」という情報が、列セレクタ６５に出力される。
【００６８】
列セレクタ６５は、入力された列の情報に基づいて、その列に対応するセンスアンプ６６で増幅された電荷を出力アンプ６７に転送させる読み出し信号を出力する。即ち、いまの場合、センスアンプ６６は、この読み出し信号に基づいて、図中点線で囲まれた第１列目のセルの電荷を、出力アンプ６７に出力する。出力アンプ６７は、転送されてきた電荷の電荷量を転送に必要な所定の値まで増幅させた後、ＤＲＡＭコントローラ２３に出力する。なお、この後、センスアンプ６６は、増幅した第４０９４行目のページ（領域）に対応する各電荷のそれぞれを、再びメモリバンク６１上の対応する元のセル７１に戻す。従って、データの読み出しがなされた（いまの場合、第４０９４行目の）ページ（領域）上の１６Ｋ個の（全ての）セル７１は、充電電荷量が元の状態（満充電状態）に戻されている。
【００６９】
以上のような動作により、ＣＰＵ１１より指定されたデータがＤＲＡＭ１４より読み出される。なお、ＤＲＡＭ１４にデータが記録される動作は、基本的に上述した読み出しの動作と同様であるので、その説明は省略する。
【００７０】
次に、図４のフローチャートを参照して、ＤＲＡＭコントローラ２３のリフレッシュ制御部５２の処理について説明する。
【００７１】
なお、この例においては、図５に示されるように、ＤＲＡＭ２４のメモリバンク６１の第ｋ行目の領域（ページ）６１−ｋの先頭から５１２バイト（４０９６ビット）の領域８１が、上述したリフレッシュ可否情報領域とされている。
【００７２】
また、この例においては、例えば、リフレッシュ可否情報領域８１の先頭アドレスは、Ｐ（Ｐは、任意の整数値）とされ、アドレスＰ乃至（Ｐ＋４０９５）のそれぞれには、その順番に、メモリバンク６１の領域（ページ）６１−０乃至６１−４０９５のそれぞれに対応するリフレッシュ可否情報が、図５に示されるように記録されている。
【００７３】
例えば、図５中、リフレッシュ可否情報領域８１のアドレスＰには「０」が記憶されており、これは、アドレスＰに対応するメモリバンク６１の領域（ページ）６１−０（メモリバンク６１の第０行目の１６Ｋ個のセル７１（図３））に対しては、リフレッシュ処理が抑制される（行われない）ことを表している。これに対して、アドレス（Ｐ＋１）には「１」が記憶されており、これは、アドレス（Ｐ＋１）に対応するメモリバンク６１の領域（ページ）６１−１（メモリバンク６１の第１行目の１６Ｋ個のセル７１（図３））に対しては、リフレッシュ処理が行われることを表している。なお、アドレス（Ｐ＋２）乃至（Ｐ＋４０９５）のそれぞれについても、同様とされる。
【００７４】
この場合、はじめに、図４のステップＳ１において、リフレッシュ制御部５２は、ポインタ５４を初期化する。具体的には、この例においては、図５に示されるように、先頭アドレスレジスタ５３に先頭アドレスＰが格納されており、リフレッシュ制御部５２は、この先頭アドレスレジスタ５３に格納されている先頭アドレスＰを、ポインタ５４に記憶させる。
【００７５】
ステップＳ２において、リフレッシュ制御部５２は、ＤＲＡＭ２４（メモリバンク６１）のリフレッシュ可否情報領域８１内のデータのうちの所定の一部のデータを読み出し、リフレッシュ判定情報レジスタ５５に格納する。
【００７６】
この例においては、上述したように、リフレッシュ判定情報レジスタ５５は、８ビットのレジスタとされているので、図５に示されるように、４０９６ビットのリフレッシュ可否情報領域８１のうちの所定の８ビットの領域のそれぞれに格納されている８個のデータ（８ビットのビットデータ）が読み出され、ＤＲＡＭコントローラ２３のリフレッシュ判定情報レジスタ５５に格納される。いまの場合、図５に示されるように、リフレッシュ可否情報領域８１のうちの先頭アドレスＰ乃至アドレス（Ｐ＋７）のそれぞれに格納されている８個のデータ８１−１が読み出され、リフレッシュ判定情報レジスタ５５に格納される。
【００７７】
なお、リフレッシュ制御部５２は、上述した８個のデータ８１−１のそれぞれに対して、先頭アドレスＰ乃至アドレス（Ｐ＋７）の順に、上述したデータの読み出し動作を実行することで、８個のデータ８１−１のそれぞれを、リフレッシュ判定情報レジスタ５５に格納させる。
【００７８】
次に、ステップＳ３において、リフレッシュ制御部５２は、リフレッシュ判定情報レジスタ５５に格納されたデータ（いまの場合、８個のデータ８１−１）のうちのポインタ５４が指定するデータが、リフレッシュ可のデータであるか（「１」であるか）否かを判定する。
【００７９】
いまの場合、ポインタ５４には、先頭アドレスＰが格納されているので、リフレッシュ制御部５２は、リフレッシュ判定情報レジスタ５５に格納されている先頭アドレスＰに対応するリフレッシュ可否情報（データ）を検知する。
【００８０】
図５に示されるように、先頭アドレスＰに対応するリフレッシュ可否情報（リフレッシュ判定情報レジスタ５５の先頭ビット（０ビット目）のデータ）は「０」とされているので、リフレッシュ制御部５２は、ステップＳ３において、ポインタが指定するデータ（先頭アドレスＰに対応するデータ）が、リフレッシュ可のデータではない（リフレッシュ処理を行わない）と判定し、ステップＳ５において、ポインタ５４の値を進める。即ち、いまの場合、ポインタ５４には、先頭アドレスＰの次のアドレス（Ｐ＋１）が格納される。
【００８１】
このようにして、ステップＳ３の処理で、ポインタ５４が指定するリフレッシュ可否情報が「０」であると判定した場合（リフレッシュ可の情報ではないと判定した場合）、リフレッシュ制御部８１は、そのポインタ５４が指定するリフレッシュ可否情報に対応するデータバンク６１の領域（ページ）に対して、リフレッシュ処理を抑制する（リフレッシュ処理を行わない）。
【００８２】
そして、ステップＳ６において、リフレッシュ制御部５２は、ポインタ５４が指定するデータが、リフレッシュ判定情報レジスタ５５に格納されているか否かを判定する。
【００８３】
いまの場合、ステップＳ５の処理でポインタ５４には、アドレス（Ｐ＋１）が格納され、このアドレス（Ｐ＋１）に対応するデータ（リフレッシュ可否情報）が、図５に示されるように、リフレッシュ判定情報レジスタ５５の１ビット目に格納されているので、ステップＳ６において、ポインタ５４が指定するデータが、リフレッシュ判定情報レジスタ５５に格納されていると判定され、処理はステップＳ３に戻り、それ以降の処理が繰り返される。
【００８４】
即ち、今度は、リフレッシュ制御部５２は、ステップＳ３の処理で、アドレス（Ｐ＋１）に対応するリフレッシュ可否情報（ポインタ５４が指定するデータ）が、リフレッシュ可のデータであるか否かを判定する。
【００８５】
いまの場合、図５に示されるように、ポインタ５４には、アドレス（Ｐ＋１）が格納されているので、リフレッシュ制御部５２は、リフレッシュ判定情報レジスタ５５に格納されているアドレス（Ｐ＋１）に対応するリフレッシュ可否情報（１ビット目のデータ）を検知する。
【００８６】
アドレス（Ｐ＋１）に対応するリフレッシュ可否情報（リフレッシュ判定情報レジスタ５５の１ビット目のデータ）は「１」とされているので、リフレッシュ制御部５２は、ステップＳ３において、ポインタが指定するデータ（アドレス（Ｐ＋１）に対応するデータ）が、リフレッシュ可のデータである（リフレッシュ処理を行う）と判定し、ステップＳ４において、ＤＲＡＭ２４のデータバンク６１のうちの、リフレッシュ可のデータに対応する領域（いまの場合、図５に示されるように、アドレス（Ｐ＋１）に対応する領域６１−１（図３のメモリバンク６１の第１行目のページの１６Ｋ個のセル７１））に対して、リフレッシュ処理を行う。
【００８７】
即ち、リフレッシュ制御部５２は、上述したように、図３のメモリバンク６１の第１行目のページ（領域）に、リフレッシュ信号を出力する。リフレッシュ信号が、メモリバンク６１の第１行目のページ（図５の領域６１−１）に入力されると、その第１行目のページに含まれる１６Ｋ個のセル７１の電荷が全てセンスアンプ６６に転送される。センスアンプ６６は、メモリバンク６１の第１行目のページに含まれる全てのセル７１のデータが転送されてくると、それを受取り、さらに、所定の電位まで増幅し、再び、第１行目のページに転送する。
【００８８】
このようにして、図４のステップＳ３の処理で、ポインタ５４が指定するリフレッシュ可否情報が「１」であると判定した場合（リフレッシュ可の情報であると判定した場合）、リフレッシュ制御部５２は、そのポインタ５４が指定するリフレッシュ可否情報に対応するデータバンク６１の領域（ページ）に対して、リフレッシュ処理を実行する。
【００８９】
そして、いまの場合、リフレッシュ制御部５２は、ステップＳ５の処理で、ポインタ５４の値を、アドレス（Ｐ＋１）の次のアドレス（Ｐ＋２）に進め（格納し）、ステップＳ６の処理で、ポインタ５４が指定するデータが、リフレッシュ判定情報レジスタ５５に格納されていると判定し、その処理をステップＳ３に戻し、それ以降の処理を繰り返す。
【００９０】
即ち、リフレッシュ制御部５２は、アドレス（Ｐ＋２）乃至（Ｐ＋７）のそれぞれに対応するリフレッシュ可否情報（リフレッシュ判定情報レジスタ５５の２乃至７ビット目までのデータ）のそれぞれに対して、上述したステップＳ３乃至Ｓ６の処理を繰り返す。
【００９１】
いまの場合、図５に示されるように、アドレス（ｐ＋２）乃至（ｐ＋５）に対応するリフレッシュ可否情報（リフレッシュ判定情報レジスタ５５の２乃至５ビット目のデータ）は「１」とされているので、アドレス（ｐ＋２）乃至（ｐ＋５）に対応するデータバンク６１の領域６１−２乃至６１−５（領域６１−４と領域６１−５は図示せず（省略））のそれぞれに対しては、リフレッシュ処理が施される。これに対して、アドレス（ｐ＋６）とアドレス（ｐ＋７）に対応するリフレッシュ可否情報（リフレッシュ判定情報レジスタ５５の６ビット目と７ビット目のデータ）は「０」とされているので、アドレス（ｐ＋６）とアドレス（ｐ＋７）に対応するデータバンク６１の領域６１−６と領域６１−７（図示せず（省略））のそれぞれに対しては、リフレッシュ処理が抑制される（施されない）。
【００９２】
アドレス（ｐ＋７）に対応するデータバンク６１の領域６１−７に対して、リフレッシュ処理が抑制され、ステップＳ５の処理で、ポインタ５４の値が、アドレス（ｐ＋８）に進められると、ステップＳ６において、ポインタが指定するデータが、リフレッシュ判定情報レジスタ５５に格納されていないと判定される。
【００９３】
そして、リフレッシュ制御部５２は、ステップＳ７において、ＤＲＡＭ２４のデータバンク６１の全てを処理したか否かを判定する。
【００９４】
いまの場合、ＤＲＡＭ２４のデータバンク６４の領域６１−０乃至６１−７のみしか処理が行われていないので、ステップＳ７において、ＤＲＡＭ２４のデータバンク６１の全てがまだ処理していないと判定され、処理はステップＳ２に戻り、それ以降の処理が繰り返される。
【００９５】
即ち、リフレッシュ制御部５２は、リフレッシュ可否情報領域８１のうちの、いま処理した先頭の８ビットのデータ８１−１に続く８ビットのデータ８１−２を読み出し、リフレッシュ判定情報レジスタ５５に格納させ（上書きし）、リフレッシュ判定情報レジスタ５５に格納されたリフレッシュ可否情報（領域６１−８乃至６１−１７（図示せず（省略））に対するリフレッシュ可否情報）のそれぞれに基づいて、ＤＲＡＭ２４のうちの、対応する領域（領域６１−８乃至６１−１７のうちのいずれか）に対して、リフレッシュ処理、および、リフレッシュ処理の抑制のうちのいずれか一方の処理を実行する。
【００９６】
以上の処理が繰り返され、即ち、リフレッシュ可否情報領域８１のうちの、所定の連続する８ビットのデータ（８個のリフレッシュ可否情報）が、先頭アドレスＰから順に、リフレッシュ判定情報レジスタ５５に順次格納され、リフレッシュ判定情報レジスタ５５に格納されたリフレッシュ可否情報に基づいて、ＤＲＡＭ２４のデータバンク６１の対応する領域（対応する行のページ）に対して、リフレッシュ処理、および、リフレッシュ処理の抑制のうちのいずれか一方の処理が実行される。
【００９７】
そして、この処理が、アドレス（ｐ＋４０９５）に対応するＤＲＡＭ２４のデータバンク６１の領域６１−４０９５（第４０９５行目のページ）まで実行されると、ステップＳ７において、ＤＲＡＭ２４のデータバンク６１の全てのデータを処理したと判定され、その処理が終了される。
【００９８】
以上、説明したように、図２の情報処理装置１１においては、図３に示されるように、ＤＲＡＭ２４のメモリバンク６１の全てのリフレッシュ可否情報（上述した例では、リフレッシュ処理の単位が１行のページ（領域）とされ、第１乃至第４０９５行のページ（領域）のそれぞれに対応する４０９６ビットのリフレッシュ可否情報）が、メモリバンク６１自身に記録され、リフレッシュ処理が行われる場合、そのうちの所定のビットのデータのみが（上述した例では、８ビットのデータのみが）、ＤＲＡＭコントローラ２３のリフレッシュ判定情報レジスタ５５に格納される。
【００９９】
従って、上述した図１に示されるような、従来、必要とされたリフレッシュ可否情報レジスタ４が不要となるので（リフレッシュ可否情報レジスタ４に対応するリフレッシュ可否情報領域８１がＤＲＡＭ２４自身に確保されるので）、その分の資源の節約が可能になるとともに、その分の消費電力の節約が可能になる。即ち、本発明が適用される情報処理装置１１は、上述した課題を解決することができるという効果を奏することが可能になる。
【０１００】
なお、リフレッシュ可否情報の内容は、ＣＰＵによって適宜書き換えられる。
【０１０１】
ところで、図３の例では、ＤＲＡＭコントローラ２３は、ＤＲＡＭ２４とは別の装置とされたが、ＤＲＡＭ２４自身に搭載されても構わない。
【０１０２】
また、本発明が適用される情報記録装置（本発明が適用される情報処理装置に搭載される情報記録装置）は、上述した図３のＤＲＡＭ２４に限定されず、上述したリフレッシュ処理が必要な情報記録装置であれば構わない。例えば、本発明は、通常のＤＲＡＭの他、シンクロナスＤＲＡＭ、ファーストページＤＲＡＭ、ＥＤＯ　ＤＲＡＭ（Ｅｘｔｅｎｄｅｄ　Ｄａｔａ　Ｏｕｔ　Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、ＳＤＲＡＭ、ＤＤＲ　ＳＤＲＡＭ　（Ｄｏｕｂｌｅ　Ｄａｔｅ　Ｒａｔｅ　Ｓｙｎｃｈｒｏｎｏｕｓ　Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、または、ＤＲＤＲＡＭ（ＤｉｒｅｃｔＲａｍｂｕｓ　Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）などのメモリに適用可能である。
【０１０３】
さらに、本発明が適用される情報処理装置は、図２のパーソナルコンピュータ型の情報処理装置１１に限定されず、単に、ＤＲＡＭ２４を利用する機器であればよく、例えば、本発明は、携帯端末装置やプリンタ等に適用可能である。
【０１０４】
また、リフレッシュ可否情報が格納される場所は、図５の例では、ＤＲＡＭ２４のメモリバンク６１の領域６１−Ｋの先頭の５１２バイト（４０９６ビット）のリフレッシュ可否情報領域８１とされたが、図５の例に限定されず、ＤＲＡＭ２４のデータバンク６１内であれば任意の領域で構わない。
【０１０５】
さらに、リフレッシュ可否情報領域８１のような、まとまった領域が特別に（専用に）確保されなくてもよい。例えば、「リフレッシュ処理が必要とされるのは、ＤＲＡＭ２４のどの部分であるか」という情報は、一般的に、ＯＳのメモリ資源の管理に相当し、ソフトウエアで管理されている。従って、そのような情報は、ＤＲＡＭ２４のメモリバンク６１の中に必ず存在し、その情報自身が、リフレッシュ可否情報として利用されてもよい。この場合、リフレッシュ可否情報領域８１は不要となるので、ＤＲＡＭ２４の資源のさらなる有効活用が可能である。
【０１０６】
さらにまた、上述したように、リフレッシュ可否情報領域８１の容量は可変とされるので、リフレッシュ処理の単位も、上述した例に限定されず、任意の単位とすることが可能である。即ち、リフレッシュ可否情報領域８１の大きさは、任意の大きさとすることが可能であり、リフレッシュ処理の１単位により決定される。
【０１０７】
上述した一連の処理は、ハードウエアにより実行させることもできるが、ソフトウエアにより実行させることも可能であり、それを実行させるプログラムは、ネットワークや記録媒体からインストールされる。この記録媒体は、図２に示されるように、装置本体とは別に、所有者等にプログラムを提供するために配布され、ドライブ３２に装着される、プログラムが記録されている磁気ディスク（フロッピディスクを含む）、光ディスク（ＣＤ−ＲＯＭ（Ｃｏｍｐａｃｔ　Ｄｉｓｋ−Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ），ＤＶＤ（Ｄｉｇｉｔａｌ　Ｖｅｒｓａｔｉｌｅ　Ｄｉｓｋ）を含む）、光磁気ディスク（ＭＤ（Ｍｉｎｉ−Ｄｉｓｋ）を含む）、もしくは半導体メモリなどのリムーバブル記録媒体（パッケージメディア）３３により構成されるだけでなく、装置本体に予め組み込まれた状態でユーザに提供される、プログラムが記録されているＲＯＭ２７や、ＨＤＤ３１などで構成される。
【０１０８】
なお、本明細書において、上述した一連の処理を実行するステップは、記載された順序に沿って時系列的に行われる処理はもちろん、必ずしも時系列的に処理されなくとも、並列的あるいは個別に実行される処理をも含むものである。
【０１０９】
【発明の効果】
以上のごとく、本発明によれば、複数のセルのうちの所定のセル群に対して、他とは独立してリフレッシュ処理を行うことができる。特に、リフレッシュの単位となるセル群のそれぞれに対するリフレッシュ処理の可否情報が、その複数のセル自身のうちのいずれかのセルに記憶されるので、複数のセルから構成されるメモリを有する情報処理装置の資源、および、消費電力のさらなる節約を可能とすることができる。
【図面の簡単な説明】
【図１】従来の情報処理装置のうちのデータの記録部分の構成例を示すブロック図である。
【図２】本発明が適用される情報処理装置の構成例を示すブロック図である。
【図３】図３の情報処理装置のＤＲＡＭと、ＤＲＡＭコントローラの詳細の構成例を示すブロック図である。
【図４】図３の情報処理装置のＤＲＡＭコントローラ内のリフレッシュ制御部の処理を説明するフローチャートです。
【図５】図３の情報処理装置のＤＲＡＭコントローラ内のリフレッシュ制御部のリフレッシュ処理を説明する図である。
【符号の説明】
１１　情報処理装置，　２１　ＣＰＵ，　２３　ＤＲＡＭコントローラ，　２４　ＤＲＡＭ，　５１　制御信号発生部，　５２　リフレッシュ制御部，　５３　先頭アドレスレジスタ，　５４　ポインタ，　５５　リフレッシュ判定情報レジスタ，　６１　メモリバンク，　８１　リフレッシュ可否情報領域[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to an information processing apparatus and method, a program, and a memory, and more particularly, to an information processing apparatus having a memory that requires refresh processing, and an information processing apparatus and a power consumption that can be reduced. It relates to a method, a program and a memory.
[0002]
[Prior art]
A DRAM (Dynamic Random Access Memory) is becoming widespread as a typical memory capable of temporarily storing and reading a large amount of data.
[0003]
A DRAM has one or more memory banks composed of a plurality of cells that store electric charges in the same configuration as a capacitor. The principle of the storage is that each cell is charged with electric charges corresponding to digital data. Data is stored according to the pattern of the presence or absence of the charge. The principle of the data read operation of the DRAM is to read out the electric charge charged in a predetermined cell, amplify it by an amplifier, and then read it out as data.
[0004]
By the way, the electric charge stored in the above-mentioned cell is discharged if left as it is in a state where it is not accessed (read out), and as a result, data is destroyed. Therefore, a so-called refreshing process of reading out the charges charged in all the cells at predetermined time intervals into an amplifier, amplifying them, and returning them to the original cells is required. The DRAM can continue to store data by repeating this refresh processing at predetermined time intervals.
[0005]
[Problems to be solved by the invention]
However, as described above, in the refreshing process, the charging process is often repeatedly performed at fixed time intervals for all the cells (all storage regions of the DRAM), and a large amount of power is consumed in the process. There was a problem of getting it.
[0006]
Therefore, in order to solve this problem, a method has been proposed in which refresh processing is individually performed only on an area that requires refresh processing among all storage areas of a DRAM (for example, see Patent Document 1). .
[0007]
FIG. 1 shows a configuration example of a data storage portion of an information processing apparatus to which such a method is applied.
[0008]
That is, as shown in FIG. 1, a conventional data storage portion of the information processing apparatus stores a CPU (Central Processing Unit) 1 that controls the processing of the entire information processing apparatus, and stores data in the DRAM 3 based on the control of the CPU 1. The DRAM controller 2 for controlling storage, the DRAM 3, and the DRAM 3 are divided into a plurality of recording areas (cell groups), and when the divided recording areas are used as a unit of one refresh process, they are divided. A refresh enable / disable information register 4 is provided for storing information for instructing whether or not to recharge electric charges in each of the storage areas (hereinafter, such information is referred to as refresh enable / disable information). ing.
[0009]
The DRAM controller 2 is provided with a refresh control unit 2-1 for controlling the execution of the above-described refresh processing on the DRAM 3 based on the contents of the refresh enable / disable information register 4.
[0010]
The operation of storing and reading the entire data (data storage portion) shown in FIG. 1 is disclosed in detail in, for example, Patent Document 1. Therefore, the description thereof is omitted here, and only the refresh processing will be described below.
[0011]
For example, it is assumed that the DRAM 3 has 64 cells (the DRAM 3 is a 64-bit DRAM), and the refresh processing is performed for every eight cells. That is, the DRAM 3 is divided into eight storage regions (= 64 [units] / 8 [units / storage region]) composed of eight cells, and each of the eight storage regions is used as one unit of the refresh processing. .
[0012]
In this case, the refreshability information register 4 stores refreshability information for each of the eight storage areas. Specifically, for example, one of “1” and “0” is stored as the refreshability information corresponding to the predetermined storage area. “1” indicates that refresh processing is performed, whereas “0” indicates that refresh processing is not performed. Therefore, the refresh enable / disable information register 4 stores 8-bit data indicating the refresh enable / disable information of each of the eight storage areas.
[0013]
The refresh controller 2-1 sequentially reads out each bit data of the 8-bit data stored in the refresh enable / disable information register 4, and when the read bit data (refresh enable / disable information) is "1", The refresh process is performed on the storage area corresponding to the bit data. On the other hand, when the read bit data (refresh enable / disable information) is “0”, the refresh control unit 2-1 suppresses the refresh processing for the storage area corresponding to the bit data (refresh operation). Execution of processing is prohibited).
[0014]
This makes it possible to reduce the power consumption by the refresh processing, to suppress the delay of the read processing by the refresh processing, and to speed up the read processing.
[0015]
When the capacity of the DRAM 3 is small (64 bits in the above example) as in the above-described example, the number of refresh enable / disable information is also small (8 in the above example). The size of the refresh enable / disable information register 4 for storing the enable / disable information is also reduced (in the above-described example, the register is an 8-bit register), and no particularly serious problem occurs.
[0016]
However, the actual capacity of the DRAM 3 is much larger than that of the above-described example, and accordingly, the number of refresh enable / disable information increases, and as a result, the refresh enable / disable information register 4 also becomes large. For example, if the capacity of the DRAM 3 is 8 Mbytes and the unit of the refresh processing is 16 K bits (16 K cells), the refreshability information is 4096 (8 M × 8 [bits] / 16 K [bits]. = 4K [bits]), and as a result, the refresh enable / disable information register 4 becomes a large register of 4096 bits (512 bytes).
[0017]
As described above, as the capacity of the DRAM 3 increases, the refresh enable / disable information register 4 also increases in proportion to the capacity, and even if the power consumption can be suppressed by the refresh processing, the refresh enable / disable information is required. The power consumption of the register 4 itself increases, and as a result, there is a problem that it is difficult to suppress the power consumption of the entire information processing apparatus.
[0018]
In addition, there is a problem that increasing the refresh availability information register 4 is disadvantageous in terms of hardware resources.
[0019]
The present invention has been made in view of such a situation, and aims to save resources and power consumption of an information processing apparatus having a memory that requires a refresh process.
[0020]
[Patent Document 1]
JP-A-9-306164
[0021]
[Means for Solving the Problems]
An information processing apparatus according to the present invention includes a data storage unit having one or more memory banks and storing data by charging each of a plurality of cells included in each memory bank with a predetermined charge. Recharging processing means for performing recharging processing on a plurality of storage areas divided for every number of cells, and rechargeability indicating whether or not to perform recharging processing on each of the plurality of storage areas A storage control processing unit for controlling information to be stored in the data storage unit; and a command for controlling the recharge processing unit so that recharge processing is performed for each of the storage areas based on the rechargeability information. Recharge control processing means for outputting.
[0022]
Of the rechargeability information for a plurality of storage areas stored in the data storage unit, rechargeability information corresponding to a predetermined number of storage areas smaller than the number of all storage areas is acquired from the data storage unit and stored. The recharge control processing means controls the recharge processing means so that the storage area is recharged based on the rechargeability information in the recharge determination information register. A command can be output.
[0023]
When recharge processing is performed by the recharge processing means on the storage areas corresponding to all of the recharge enable / disable information obtained by the predetermined number from the data storage unit, the recharge determination information register stores a predetermined number of data. It is possible to further acquire and store recharge determination information for several minutes.
[0024]
Further provided is a start address storage means for storing a start address at which recharge enable / disable information is stored, and the recharge determination information register stores a predetermined number of data from the data storage unit based on the start address stored in the start address storage means. Can be obtained and stored.
[0025]
An information processing method according to the present invention includes an information processing apparatus including one or more memory banks and a data storage unit that stores data by charging each of a plurality of cells included in each memory bank with an electric charge. In the method, a recharging process step of performing a recharging process on a plurality of storage areas partitioned by a predetermined number of cells, and whether to perform a recharging process on each of the plurality of partitioned storage areas A storage control processing step of performing control to store rechargeability information indicating whether the rechargeability information is stored in the data storage unit, and a recharge processing step of performing recharge processing for each of the storage areas based on the rechargeability information. And a recharging control processing step of outputting a command for controlling the processing in step (a).
[0026]
A program according to the present invention includes: a computer having one or more memory banks and a data storage unit for storing data by charging each of a plurality of cells included in each memory bank with electric charges; A recharging process step of performing a recharging process on a plurality of storage areas divided for each, and recharge availability information indicating whether to perform a recharging process on each of the plurality of divided storage areas. A storage control processing step of controlling to store the data in the data storage unit, and a command for controlling the processing in the recharge processing step to perform the recharge processing on each of the storage areas based on the rechargeability information. And outputting a recharging control processing step.
[0027]
In the information processing apparatus and method, and the program according to the present invention, a data storage unit that has one or more memory banks, and stores data by charging each of a plurality of cells included in each memory bank with an electric charge, When recharging processing is performed on a plurality of storage areas divided for each of a predetermined number of cells, rechargeability indicating whether or not to perform recharging processing on each of the plurality of storage areas. The information is stored in the data storage unit, and an instruction is issued as to whether or not a recharging process can be performed for each of the storage areas based on the rechargeability information.
[0028]
The information processing apparatus of the present invention may use data generated by itself or data input from the outside as stored data. Further, the information processing device of the present invention may be a device capable of storing both data generated by itself and data input from the outside.
[0029]
A memory according to the present invention has one or more memory banks, and performs a recharge process for recharging each of storage areas obtained by charging a plurality of cells for storing data by charging a predetermined number of cells. Charge processing means, and a rechargeability information acquisition processing means for acquiring rechargeability information from a storage area in which rechargeability information indicating whether or not to perform recharge processing for each of the storage areas is stored. Recharging control processing for outputting a command for controlling the recharging processing means so that the recharging processing is performed for each of the storage areas based on the recharging permission information obtained by the recharging information obtaining processing means. Means.
[0030]
A recharge determination information register for storing recharge determination information corresponding to a predetermined number of storage areas smaller than the number of all storage areas among the recharge determination information for the plurality of storage areas; The processing means stores the obtained rechargeability information in the recharge determination information register, and the recharge control processing means performs a recharge process of the storage area based on the rechargeability information in the recharge determination information register. Thus, a command for controlling the recharge processing means can be output.
[0031]
In the memory of the present invention, when a recharge process is performed for each of the storage areas in which a plurality of cells that store data by charging electric charges are divided by a predetermined number, Recharge enable / disable information is obtained from a storage area storing recharge enable / disable information indicating whether or not to perform a recharge process, and a recharge process is performed on each of the storage areas based on the obtained recharge enable / disable information. A command is issued as to whether or not it is possible.
[0032]
The memory of the present invention may use data generated by itself or data input from the outside as stored data. Further, the memory of the present invention may be a device capable of storing both data generated by itself and data input from the outside.
[0033]
Further, the memory of the present invention may be incorporated as a component of the information processing device as a memory of the information processing device, or may be detachable from an external device detachable from the information processing device or a drive of the information processing device. It may be a simple recording medium.
[0034]
BEST MODE FOR CARRYING OUT THE INVENTION
FIG. 2 illustrates a configuration example of an information processing apparatus to which the present invention is applied.
[0035]
In the information processing apparatus 11 of FIG. 2, a CPU (Central Processing Unit) 21 actually executes various application programs stored in a HDD (Hard Disc Drive) 31 and an OS (Operating System). A ROM (Read-Only Memory) 27 generally stores basically fixed data of programs and calculation parameters used by the CPU 21. The DRAM controller 23 controls the DRAM 24 based on a command from the CPU 21. More specifically, the DRAM controller 23 generates a control signal for controlling the DRAM 24, and causes the DRAM 24 to store a program used in the execution of the CPU 21, a parameter appropriately changed in the execution, and the like. Details of the DRAM 24 will be described later. These are composed of a CPU bus (not shown) or the like. The CPU 21, the ROM 27, and the DRAM 24 are connected by a host bus (not shown), and are connected via a bridge 25 to an external bus such as a PCI (Peripheral Component Interconnect / Interface) bus. It is connected to a bus 26.
[0036]
The keyboard 28 is operated by the user when inputting various commands to the CPU 21. The mouse 29 is operated by the user when pointing or selecting a point on the screen of the display 30. The display 30 includes a liquid crystal display (LCD) or a CRT (Cathode Ray Tube), and displays various information in text or images. The HDD 31 drives a hard disk and records or reproduces a program or information executed by the CPU 21 on the hard disk.
[0037]
The drive 32 reads data or a program recorded on a mounted magnetic disk, an optical disk, a magneto-optical disk, or a removable recording medium 33 composed of a semiconductor memory or the like, and transfers the data or the program to the interface 27 and an external device. The data is supplied to a DRAM 24 via a bus 26, a bridge 25, a CPU 21, and a DRAM controller 23.
[0038]
The keyboard 28 to the HDD 31 are connected to an interface 27. The interface 27 is connected to the CPU 21 via an external bus 26, a bridge 25, and a host bus (not shown).
[0039]
Next, the configuration of the DRAM 24 will be described with reference to FIG.
[0040]
The memory bank 61 actually stores data, and includes a plurality of cells 71. Each of the cells 71 has a capacitor-like configuration. According to data, each of the cells 71 is charged or uncharged, and each of the cells 71 is charged. The data is stored according to the charge state pattern.
[0041]
In this case, an example is shown in which 16K × 4096 cells 71 are provided for one memory bank 61. However, it goes without saying that the number of cells 71 is other than this. Is also good. A group (cell group) of cells 71 for each row on the memory bank 61 is particularly called a page. In this example, as described later, this page is a unit of the refresh processing. Hereinafter, one unit of the refresh processing is simply referred to as one area. That is, in this example, the page is also appropriately referred to as a region.
[0042]
Further, a signal is input to the memory bank 61 when a refresh signal is input from a refresh controller 52 of a DRAM controller 23 described later or a read signal is input from a row (area) selector 63 described later. All the charges of the cells 71 included in the page (region) corresponding to the row are transferred to the sense amplifier 66.
[0043]
In FIG. 3, the numbers (0 to 4095) displayed in the vertical direction of the memory bank 61 represent the numbers of the rows indicating the vertical position of each cell 71 of the memory bank 61. The numbers (0 to 16K) displayed beside the memory bank 61 represent the numbers of the columns indicating the horizontal position of each cell 71 of the memory bank 61.
[0044]
When receiving a RAS (Row Address Strobe) signal input from a control signal generating unit 51 of the DRAM controller 23 or a refresh control unit 52, which will be described later, the row address latch 62 turns on the operation state and sets a predetermined value on the memory bank 61. The information of the row of the address indicating the position of the cell 71 is output to the row (area) selector 63. The row (area) selector 63 outputs a read signal to a predetermined area (page) on the memory bank 61 corresponding to the row input from the row address latch 62.
[0045]
When the data of all the cells 71 included in the area (page) specified by the row (area) selector 63 is transferred, the sense amplifier 66 receives the data, further amplifies the data to a predetermined potential, and again Transfer to the original area (page). At this time, when a read signal for the data of the designated column is input from a column selector 65 described later in a state where the charge is accumulated, the sense amplifier 66 reads the data of the designated column and outputs the data of the designated column. Output to the amplifier 67.
[0046]
In FIG. 3, the sense amplifier 66 is configured to be able to amplify only the charges of the cells 71 for one region (page) (the charges of the 16K cells 71). For this reason, since only the processing for one area (page) of the refresh processing or the read processing can be executed, a refresh signal or a row (area) generated by a later-described refresh control unit 52 is generated. The read signal generated by the selector 63 is controlled by the CPU 21 so that these processes are generated at the timing when these processes are executed on the row to be processed. Further, a plurality of sense amplifiers 66 may be provided for a plurality of pages (rows) so that refresh processing or read processing can be simultaneously performed in parallel.
[0047]
When receiving a CAS (Column Address Strobe) signal input from the DRAM controller 23 (the control signal generation unit 51 or the refresh control unit 52), the column address latch 64 turns on the operation state, and turns on the cell in the memory bank 61. The information of the column of the address indicating the position of 71 is output to the column selector 65. The column selector 65 outputs a data read signal on the sense amplifier 66 corresponding to the column input from the column address latch 65 to the sense amplifier 66 and causes the output amplifier 67 to read the signal. The output amplifier 67 further amplifies the input electric charge and outputs data to the CPU 21 via the control signal generating unit 51 of the DRAM controller 23 or outputs the data to the refresh determination information register 55 of the DRAM controller 23 which will be described later. Output.
[0048]
Next, details of the DRAM controller 23 will be described with reference to FIG.
[0049]
As described above, the control signal generator 51 transmits the RAS signal and the address signal to the row address latch 62 of the DRAM 24 based on the information of the address designated by the CPU 21, and also transmits the CAS signal and the address signal to the DRAM 24. Of the DRAM 24, the data is recorded in the memory bank 61 of the DRAM 24, and the data already recorded in the memory bank 61 of the DRAM 24 is read and supplied to the CPU 21.
[0050]
By the way, in this example, as described above, the refresh processing is executed for each page (row). That is, the refresh process is independently performed on each of the 4096 pages (4096 16K-bit areas (rows)) composed of 16K cells 71.
[0051]
In this case, one piece of the above-described refresh enable / disable information is required for each of the 4,096 pages, so that a total of 4,096 pieces of the refresh enable / disable information are required. That is, in order for the entire memory bank 61 of the DRAM 24 to be refreshed in units of 16 K bits, refresh enable / disable information of 4096 bits (512 bytes) is required.
[0052]
The CPU 21 generates a control signal to secure a special area for storing the 4096-bit refresh enable / disable information (hereinafter, such a special area is referred to as a refresh enable / disable information area) in the memory bank 61 of the DRAM 24. A command is given to the unit 51.
[0053]
For example, as shown in FIG. 5, which will be described later, the CPU 21 determines that the area (page) 61-k of the k-th row (k is an arbitrary value from 0 to 4095) of the memory bank 61 of the DRAM 24 will be described later. It is assumed that the control signal generating unit 51 is instructed to secure an area 81 of 512 bytes (4096 bits) from the beginning of the area 81 as a refreshability information area.
[0054]
In this case, the control signal generation unit 51 secures this area 81 as a refreshability information area, and then, from the CPU 21, transmits 4096 pieces of refreshability information (refresh of 4096 bits) corresponding to each of the 4096 pages. When the availability information is provided, they are stored in the corresponding cells 71 in the refresh availability information area 81 of the memory bank 61 of the DRAM 24, respectively.
[0055]
That is, the control signal generator 51 generates the address signal, the RAS signal, and the CAS signal of the address corresponding to the page (area) to be refreshed in the refreshability information area 81, and generates the generated signal. Based on the signal, the charge of the cell 71 located in each address corresponding to the page (area) to be refreshed in the refreshability information area 81 is charged. In other words, as described above, the control signal generator 51 stores “1” in each of the addresses corresponding to the page (area) on which the refresh processing is performed in the refreshability information area 81, and performs the refresh operation. “0” is stored in each of the addresses corresponding to the pages (areas) for which processing is not performed.
[0056]
Note that this refreshability information is provided as appropriate by the CPU 21, and the storage content of the corresponding cell 71 in the refreshability information area 81 of the memory bank 61 of the DRAM 24 is updated (overwritten) each time.
[0057]
The refresh controller 52 controls the 4096 rows (areas) stored in the refresh enable / disable information area 81 of the memory bank 61 of the DRAM 24 under the control of the control signal generator 51 under the control of the CPU 21 as described above. Of the corresponding 4096 pieces of refreshability information, a predetermined number (for example, 8 pieces) of chargeability information that is smaller than the total number is acquired and stored in the refresh determination information register 55. .
[0058]
That is, the refresh control unit 52 stores an address in the refreshability information area 81 of the memory bank 61 of the DRAM 24 in which eight pieces of refreshability information to be acquired from now on are stored (hereinafter, such an address is referred to as another address). In order to distinguish between the address signal and the RAS signal, the address signal of the refresh enable / disable information address and the CAS signal are transmitted to the column address latch 64 of the DRAM 24. Send to
[0059]
The refresh control unit 52 also sequentially reads out each of the eight pieces of the refreshability information (8-bit bit data) stored in the refreshability information register 55 under the control of the CPU 21, and reads the read refreshability information. If the information is “1”, a refresh signal indicating the timing of performing the refresh process on the row (page) of the memory bank 61 of the DRAM 24 corresponding to the refreshability information is transmitted. On the other hand, when the read refreshability information is “0”, the refresh control unit 52 sets the row (page) corresponding to the refreshability information in the memory bank 61 of the DRAM 24 to the row (page). Send nothing.
[0060]
Therefore, each of the cells 71 of the row (page) to which the refresh signal is supplied from the refresh control unit 52 in the memory bank 61 of the DRAM 24 is subjected to the refresh processing. On the other hand, the refresh process is suppressed (not performed) for each of the cells 71 in the row (page) to which the refresh signal is not supplied from the refresh control unit 52.
[0061]
The start address register 53 stores the start address (hereinafter, such an address is simply referred to as a start address) of the refreshability information area 81 supplied from the CPU 21. The start address stored in the start address register 53 is used when the above-described refresh control unit 52 stores the eight pieces of refreshability information in the refresh determination information register 55 or controls whether or not a refresh signal is transmitted. It is referred to by the refresh control unit 52.
[0062]
The pointer 54 indicates an address (refresh enable / disable information area 81 of the memory bank 61 of the DRAM 24) in which the refresh control unit 52 stores refresh enable / disable information for a page (row) of the memory bank 61 of the DRAM 24 for which the next refresh control is performed. Address).
[0063]
As described above, the refresh determination information register 55 stores a predetermined number (8 in this example) of the memory banks 61 of the DRAM 24 to be controlled by the refresh control unit 52 based on the control of the refresh control unit 52. ) Stores refreshability information corresponding to each page (row). That is, the refresh determination information register 55 in this example is an 8-bit register.
[0064]
Next, a data reading process of the DRAM controller 23 will be described. That is, an operation in which the DRAM controller 23 (the control signal generation unit 51 or the refresh control unit 52) reads data from a predetermined cell 71 of the memory bank 61 in response to a command from the CPU 21 will be described.
[0065]
For example, when the DRAM controller 23 attempts to read the data of the cell 71 in the first column of the 4094th row of the memory bank 61 of the DRAM 24 according to a command from the CPU 21, the CPU 21 sends the first row of the 4094th row to the DRAM controller 23. It instructs to read the data of the cell 71 in the column. Upon receiving this command, the DRAM controller 23 outputs a RAS signal to the row address latch 62, and then outputs a signal of the corresponding address to the row address latch 62 and the column address latch 64. When receiving the RAS signal from the DRAM controller 23, the row address latch 62 turns on its operation, and outputs the row information of the subsequently received address information to the row (area) selector 63. Accordingly, in this case, the information “line 4094” is output to the line (area) selector 63.
[0066]
The row (region) selector 63 outputs a read signal for causing the sense amplifier 66 to transfer the charge of the cell 71 of the page (region) corresponding to the row based on the information of the row input from the row address latch 62. Then, in this case, the charges of the cells 71 on the page (region) on the 4094th row surrounded by the dotted line in the drawing on the memory bank 61 are output to the sense amplifier 66. The sense amplifier 66 amplifies the amount of each of the transferred charges to a predetermined value.
[0067]
At this time, the DRAM controller 23 outputs a CAS signal to the column address latch 64. When receiving the CAS signal from the DRAM controller 23, the column address latch 64 turns on its operation, and outputs the information of the subsequently received address information column to the column selector 65. Therefore, in this case, the information “first column” is output to the column selector 65.
[0068]
The column selector 65 outputs a read signal that causes the charge amplified by the sense amplifier 66 corresponding to the column to be transferred to the output amplifier 67 based on the input column information. That is, in this case, the sense amplifier 66 outputs the charges of the cells in the first column surrounded by the dotted line to the output amplifier 67 based on the read signal. The output amplifier 67 amplifies the amount of the transferred charges to a predetermined value required for the transfer, and outputs the amplified value to the DRAM controller 23. After that, the sense amplifier 66 returns each of the amplified charges corresponding to the page (region) of the 4094th row to the corresponding original cell 71 on the memory bank 61 again. Accordingly, the 16K (all) cells 71 on the page (area) on which the data has been read (in this case, the 4094th row) return to the original state (full charge state). Have been.
[0069]
With the above operation, the data specified by the CPU 11 is read from the DRAM 14. Note that the operation of recording data in the DRAM 14 is basically the same as the above-described read operation, and a description thereof will be omitted.
[0070]
Next, the processing of the refresh control unit 52 of the DRAM controller 23 will be described with reference to the flowchart of FIG.
[0071]
In this example, as shown in FIG. 5, the region 81 of 512 bytes (4096 bits) from the beginning of the region (page) 61-k of the k-th row in the memory bank 61 of the DRAM 24 is refreshed as described above. This is an availability information area.
[0072]
In this example, for example, the start address of the refreshability information area 81 is set to P (P is an arbitrary integer value), and the addresses P to (P + 4095) are assigned to the memory banks 61 in that order. Refresh enable / disable information corresponding to each of the areas (pages) 61-0 to 61-4095 is recorded as shown in FIG.
[0073]
For example, in FIG. 5, “0” is stored in the address P of the refreshability information area 81, which corresponds to the area (page) 61-0 (first page of the memory bank 61) of the memory bank 61 corresponding to the address P. The refresh processing is suppressed (not performed) for the 16K cells 71 (FIG. 3) in the 0th row. On the other hand, “1” is stored in the address (P + 1), which is the area (page) 61-1 (the first row of the memory bank 61) of the memory bank 61 corresponding to the address (P + 1). Refresh processing is performed on the 16K cells 71 (FIG. 3). The same applies to each of the addresses (P + 2) to (P + 4095).
[0074]
In this case, first, in step S1 of FIG. 4, the refresh control unit 52 initializes the pointer 54. Specifically, in this example, as shown in FIG. 5, the start address P is stored in the start address register 53, and the refresh control unit 52 determines that the start address P is stored in the start address register 53. P is stored in the pointer 54.
[0075]
In step S2, the refresh control unit 52 reads a predetermined part of the data in the refreshability information area 81 of the DRAM 24 (memory bank 61) and stores it in the refresh determination information register 55.
[0076]
In this example, as described above, since the refresh determination information register 55 is an 8-bit register, as shown in FIG. The eight data (8-bit bit data) stored in each of the areas are read out and stored in the refresh determination information register 55 of the DRAM controller 23. In this case, as shown in FIG. 5, eight pieces of data 81-1 stored in each of the head address P to the address (P + 7) in the refreshability information area 81 are read, and the refresh determination information is read. It is stored in the register 55.
[0077]
The refresh control unit 52 performs the above-described data read operation on each of the above-described eight data 81-1 in the order of the head address P to the address (P + 7), thereby obtaining the eight data 81-1. Each of 81-1 is stored in the refresh determination information register 55.
[0078]
Next, in step S3, the refresh control unit 52 determines that the data specified by the pointer 54 of the data (eight data 81-1 in this case) stored in the refresh determination information register 55 It is determined whether the data is data (“1”).
[0079]
In this case, since the start address P is stored in the pointer 54, the refresh control unit 52 detects the refresh enable / disable information (data) corresponding to the start address P stored in the refresh determination information register 55. .
[0080]
As shown in FIG. 5, the refresh enable / disable information (data of the first bit (0th bit) of the refresh determination information register 55) corresponding to the first address P is set to “0”. In step S3, it is determined that the data specified by the pointer (data corresponding to the start address P) is not refreshable data (no refresh processing is performed), and the value of the pointer 54 is advanced in step S5. That is, in this case, the address (P + 1) next to the head address P is stored in the pointer 54.
[0081]
As described above, in the process of step S3, when it is determined that the refreshability information designated by the pointer 54 is “0” (when it is determined that the information is not refreshability), the refresh control unit 81 sets the pointer Refresh processing is suppressed (no refresh processing is performed) on the area (page) of the data bank 61 corresponding to the refresh enable / disable information specified by 54.
[0082]
Then, in step S6, the refresh control unit 52 determines whether or not the data specified by the pointer 54 is stored in the refresh determination information register 55.
[0083]
In this case, the address (P + 1) is stored in the pointer 54 in the process of step S5, and the data (refresh enable / disable information) corresponding to the address (P + 1) is stored in the refresh determination information register as shown in FIG. Since the data is stored in the first bit of 55, it is determined in step S6 that the data designated by the pointer 54 is stored in the refresh determination information register 55, the process returns to step S3, and the subsequent processes are performed. Repeated.
[0084]
That is, this time, in the process of step S3, the refresh control unit 52 determines whether the refreshability information (data designated by the pointer 54) corresponding to the address (P + 1) is refreshable data.
[0085]
In this case, as shown in FIG. 5, since the address (P + 1) is stored in the pointer 54, the refresh control unit 52 corresponds to the address (P + 1) stored in the refresh determination information register 55. To be refreshed (data of the first bit) is detected.
[0086]
Since the refresh enable / disable information (data of the first bit of the refresh determination information register 55) corresponding to the address (P + 1) is “1”, the refresh control unit 52 determines in step S3 that the data (address It is determined that the data corresponding to (P + 1) is refreshable data (refresh processing is performed), and in step S4, an area corresponding to the refreshable data in the data bank 61 of the DRAM 24 (the current area). In this case, as shown in FIG. 5, the refresh processing is performed on the area 61-1 corresponding to the address (P + 1) (16K cells 71 in the page of the first row of the memory bank 61 in FIG. 3). Do.
[0087]
That is, as described above, the refresh control unit 52 outputs the refresh signal to the page (area) of the first row of the memory bank 61 in FIG. When the refresh signal is input to the first row page (the area 61-1 in FIG. 5) of the memory bank 61, the charges of the 16K cells 71 included in the first row page are all sense amplifiers. 66. When the data of all the cells 71 included in the page of the first row of the memory bank 61 is transferred, the sense amplifier 66 receives the data, further amplifies the data to a predetermined potential, and again transmits the data of the first row. Transfer to page.
[0088]
In this manner, in the process of step S3 in FIG. 4, when it is determined that the refreshability information designated by the pointer 54 is "1" (when it is determined that the information is refreshability), the refresh control unit 52 The refresh process is performed on the area (page) of the data bank 61 corresponding to the refresh enable / disable information specified by the pointer 54.
[0089]
In this case, the refresh control unit 52 advances (stores) the value of the pointer 54 to the address (P + 2) next to the address (P + 1) in the processing of step S5, and in the processing of step S6, Is determined to be stored in the refresh determination information register 55, the process returns to step S3, and the subsequent processes are repeated.
[0090]
That is, the refresh control unit 52 performs the above-described step S3 on each of the refresh enable / disable information (data of the second to seventh bits of the refresh determination information register 55) corresponding to each of the addresses (P + 2) to (P + 7). To S6 are repeated.
[0091]
In this case, as shown in FIG. 5, the refresh enable / disable information (data of the second to fifth bits of the refresh determination information register 55) corresponding to the addresses (p + 2) to (p + 5) is “1”. Refresh is performed for each of the areas 61-2 to 61-5 (the areas 61-4 and 61-5 are not shown (omitted)) of the data bank 61 corresponding to the addresses (p + 2) to (p + 5). Processing is performed. On the other hand, since the refresh enable / disable information (data of the 6th and 7th bits of the refresh determination information register 55) corresponding to the address (p + 6) and the address (p + 7) is "0", the address (p + 6) ) And an address (p + 7), the refresh processing is suppressed (not performed) for each of the area 61-6 and the area 61-7 (not shown (omitted)) of the data bank 61.
[0092]
Refresh processing is suppressed for the area 61-7 of the data bank 61 corresponding to the address (p + 7), and when the value of the pointer 54 is advanced to the address (p + 8) in the processing of step S5, in step S6, It is determined that the data specified by the pointer is not stored in the refresh determination information register 55.
[0093]
Then, in step S7, the refresh control unit 52 determines whether or not all of the data banks 61 of the DRAM 24 have been processed.
[0094]
In this case, since only processing is performed on the areas 61-0 to 61-7 of the data bank 64 of the DRAM 24, it is determined in step S7 that all of the data banks 61 of the DRAM 24 have not been processed yet. Returns to step S2, and the subsequent processing is repeated.
[0095]
That is, the refresh control unit 52 reads the 8-bit data 81-2 following the currently processed 8-bit data 81-1 in the refreshability information area 81, and stores the 8-bit data 81-2 in the refresh determination information register 55 ( Overwriting) and the refreshability information (refresh availability information for the areas 61-8 to 61-17 (not shown (omitted))) stored in the refresh determination information register 55. Refresh processing and / or suppression of the refresh processing are executed for the area (one of the areas 61-8 to 61-17) to be refreshed.
[0096]
The above processing is repeated, that is, predetermined consecutive 8-bit data (eight pieces of refreshability information) in the refreshability information area 81 are sequentially stored in the refresh determination information register 55 in order from the start address P. Then, based on the refresh enable / disable information stored in the refresh determination information register 55, the refresh processing and the suppression of the refresh processing are performed on the corresponding area (the page of the corresponding row) of the data bank 61 of the DRAM 24. One of the processes is executed.
[0097]
When this processing is performed up to the area 61-4095 (page 4095th row) of the data bank 61 of the DRAM 24 corresponding to the address (p + 4095), in step S7, all the data of the data bank 61 of the DRAM 24 are obtained. Is determined to have been processed, and the process ends.
[0098]
As described above, in the information processing apparatus 11 of FIG. 2, as shown in FIG. 3, all the refresh enable / disable information of the memory bank 61 of the DRAM 24 (in the above-described example, the unit of the refresh process is one row). When a page (area) is set and 4096-bit refresh enable / disable information corresponding to each of the pages (areas) in the first to 4095th rows is recorded in the memory bank 61 itself and the refresh processing is performed, a predetermined number of the refresh processing is performed. (In the example described above, only the 8-bit data) is stored in the refresh determination information register 55 of the DRAM controller 23.
[0099]
Therefore, as shown in FIG. 1 described above, the conventionally required refresh enable / disable information register 4 becomes unnecessary (the refresh enable / disable information area 81 corresponding to the refresh enable / disable information register 4 is secured in the DRAM 24 itself. ), It is possible to save resources by that much, and it is also possible to save power consumption by that much. That is, the information processing apparatus 11 to which the present invention is applied has an effect that the above-described problem can be solved.
[0100]
Note that the content of the refreshability information is appropriately rewritten by the CPU.
[0101]
By the way, in the example of FIG. 3, the DRAM controller 23 is a separate device from the DRAM 24, but may be mounted on the DRAM 24 itself.
[0102]
Further, the information recording device to which the present invention is applied (the information recording device mounted on the information processing device to which the present invention is applied) is not limited to the DRAM 24 shown in FIG. It does not matter if it is a recording device. For example, the present invention provides, in addition to a normal DRAM, a synchronous DRAM, a first page DRAM, an EDO DRAM (Extended Data Out Dynamic Random Access Memory), an SDRAM, a DDR SDRAM (Double Date Dynamic Random Memory, or a Dynamic Date Dynamic Random Dynamics, a Dynamic Random Dynamics, (DirectRambus Dynamic Random Access Memory).
[0103]
Further, the information processing apparatus to which the present invention is applied is not limited to the personal computer type information processing apparatus 11 shown in FIG. 2, but may be any device that simply uses the DRAM 24. And printers.
[0104]
In the example shown in FIG. 5, the location where the refreshability information is stored is the refreshability information area 81 of the first 512 bytes (4096 bits) of the area 61-K of the memory bank 61 of the DRAM 24. The present invention is not limited to this example, and any area may be used as long as it is within the data bank 61 of the DRAM 24.
[0105]
Further, a grouped area such as the refreshability information area 81 does not need to be specially (exclusively) secured. For example, the information indicating “where in the DRAM 24 the refresh process is required” generally corresponds to the management of the memory resources of the OS, and is managed by software. Therefore, such information always exists in the memory bank 61 of the DRAM 24, and the information itself may be used as refreshability information. In this case, since the refreshability information area 81 is not required, the resources of the DRAM 24 can be further effectively used.
[0106]
Furthermore, as described above, since the capacity of the refresh permission / non-permission information area 81 is variable, the unit of the refresh processing is not limited to the above-described example, and may be an arbitrary unit. That is, the size of the refresh availability information area 81 can be set to an arbitrary size, and is determined by one unit of the refresh processing.
[0107]
The above-described series of processing can be executed by hardware, but can also be executed by software, and a program for executing the processing is installed from a network or a recording medium. As shown in FIG. 2, this recording medium is distributed separately from the apparatus main body to provide a program to an owner or the like, and is mounted on a drive 32 and stored on a magnetic disk (floppy disk) on which the program is recorded. ), An optical disk (including a CD-ROM (Compact Disk-Only Memory), a DVD (Digital Versatile Disk)), a magneto-optical disk (including an MD (Mini-Disk)), or a removable recording medium such as a semiconductor memory (Package media) 33, as well as a ROM 27 and a HDD 31, which are provided to the user in a state of being pre-installed in the apparatus main body and in which programs are recorded.
[0108]
In the present specification, the steps of executing the above-described series of processing include, in addition to the processing performed in chronological order in the described order, the processing is not necessarily performed in chronological order, but may be performed in parallel or individually. This includes the processing to be executed.
[0109]
【The invention's effect】
As described above, according to the present invention, a predetermined cell group of a plurality of cells can be refreshed independently of the others. In particular, since information on whether or not refresh processing can be performed on each cell group serving as a refresh unit is stored in any one of the plurality of cells, an information processing apparatus having a memory including a plurality of cells Resources and power consumption can be further saved.
[Brief description of the drawings]
FIG. 1 is a block diagram illustrating a configuration example of a data recording portion in a conventional information processing apparatus.
FIG. 2 is a block diagram illustrating a configuration example of an information processing apparatus to which the present invention is applied.
FIG. 3 is a block diagram illustrating a detailed configuration example of a DRAM and a DRAM controller of the information processing apparatus of FIG. 3;
FIG. 4 is a flowchart illustrating a process of a refresh control unit in a DRAM controller of the information processing device of FIG. 3;
FIG. 5 is a diagram illustrating a refresh process of a refresh controller in a DRAM controller of the information processing apparatus of FIG. 3;
[Explanation of symbols]
Reference Signs List 11 information processing device, 21 CPU, 23 DRAM controller, 24 DRAM, 51 control signal generator, 52 refresh controller, 53 start address register, 54 pointer, 55 refresh determination information register, 61 memory bank, 81 refresh enable / disable information area

Claims

A data storage unit that has one or more memory banks and stores data by charging each of a plurality of cells included in each of the memory banks;
Recharging processing means for performing a recharging process on a plurality of storage areas obtained by dividing the data storage unit into a predetermined number of cells;
Storage control processing means for controlling to store in the data storage unit recharge enable / disable information indicating whether to perform a recharge process on each of the plurality of storage areas,
Recharging control processing means for outputting a command for controlling the recharging processing means so that recharging processing is performed for each of the storage areas based on the rechargeability information. Information processing device.

Stored in the data storage unit, among the rechargeability information for a plurality of storage areas, the rechargeability information corresponding to a predetermined number of the storage areas less than the number of all the storage areas, A recharge determination information register that acquires from the data storage unit and stores the recharge determination information register;
The recharging control processing means outputs a command for controlling the recharging processing means such that the recharging processing of the storage area is performed based on the rechargeability information in the recharging determination information register. The information processing apparatus according to claim 1, wherein:

The recharge determination information register, when the recharge processing by the recharge processing unit is performed on the storage area corresponding to all of the recharge enable / disable information obtained by the predetermined number from the data storage unit, The information processing apparatus according to claim 2, further comprising acquiring and storing a predetermined number of pieces of the recharge determination information from the data storage unit.

The apparatus further includes a head address storage unit that stores a head address in which the rechargeability information is stored,
The recharge determination information register acquires and stores a predetermined number of the recharge enable / disable information from the data storage unit based on the start address stored in the start address storage unit. 4. The information processing device according to 3.

An information processing method for an information processing apparatus, comprising: a data storage unit having at least one memory bank and storing data by charging each of a plurality of cells included in each of the memory banks with an electric charge;
A recharging process for performing a recharging process on a plurality of storage areas partitioned for each of a predetermined number of cells;
A storage control processing step of controlling to store in the data storage unit recharge enable / disable information indicating whether to perform a recharge process for each of the plurality of storage areas,
A recharging control processing step of outputting a command for controlling processing in the recharging processing step so as to perform a recharging processing on each of the storage areas based on the rechargeability information. Information processing method.

A computer having one or more memory banks and having a data storage unit for storing data by charging each of a plurality of cells included in each of the memory banks with:
A recharging process for performing a recharging process on a plurality of storage areas partitioned for each of a predetermined number of cells;
A storage control processing step of controlling to store in the data storage unit recharge enable / disable information indicating whether to perform a recharge process for each of the plurality of storage areas,
And performing a recharge control processing step of outputting a command for controlling processing in the recharge processing step so as to perform a recharge processing for each of the storage areas based on the recharge availability information. Features program.

In a memory having one or more memory banks,
Recharging processing means for performing a recharging process on each of the storage areas divided into a plurality of cells for storing data by charging electric charges by a predetermined number,
From the storage area in which recharge availability information indicating whether to perform a recharge process for each of the storage areas is stored, a recharge availability information acquisition processing unit that acquires the recharge availability information,
Based on the rechargeability information acquired by the rechargeability information acquisition processing means, a command to control the recharge processing means to perform recharge processing on each of the storage areas is output. A memory comprising: charge control processing means.

Among the rechargeability information for the plurality of storage areas, further includes a recharge determination information register that stores the rechargeability information corresponding to the predetermined number of storage areas less than the number of all the storage areas,
The rechargeability information acquisition processing means stores the acquired rechargeability information in the recharge determination information register,
The recharging control processing means outputs a command for controlling the recharging processing means such that the recharging processing of the storage area is performed based on the rechargeability information in the recharging determination information register. The memory according to claim 7, wherein: