JP2004088498A

JP2004088498A - Differential amplification circuit and semiconductor integrated circuit

Info

Publication number: JP2004088498A
Application number: JP2002247641A
Authority: JP
Inventors: Yasushi Amamiya; 天宮　泰
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2002-08-27
Filing date: 2002-08-27
Publication date: 2004-03-18

Abstract

<P>PROBLEM TO BE SOLVED: To realize a differential amplification circuit capable of obtaining high output voltage amplitude without making the size of a circuit element large and without lowering high-speed performance and a wideband characteristics. <P>SOLUTION: Cascade connection points (A1 and B1) of a first differential amplifier are connected to an input terminal of a second differential amplifier. An output terminal (collector side of transistor 6a) of one side in the first differential amplifier is connected to an output terminal (collector side of transistor 8b) of the second differential amplifier, which is connected to the other side of the first differential amplifier. An output terminal (collector side of transistor 6b) of the other side of the first differential amplifier is connected to an output terminal (collector side of transistor 8a) of the second differential amplifier of a side connected to one side of the first differential amplifier. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は、差動対を構成するそれぞれの増幅素子に他の増幅素子がカスコード接続された構成の差動増幅器を用いる差動増幅回路であって高出力かつ広帯域高速動作に適した差動増幅回路、および差動増幅回路を含む半導体集積回路に関する。
【０００２】
【従来の技術】
図１２は、一般的な半導体集積回路の構成を示す機能ブロック図である。図１２に示すように、半導体集積回路（以下、集積回路という。）は、入力信号を増幅する回路部分である入力増幅段１００、増幅された入力信号にもとづいて集積回路に求められる所望の処理を施す回路部分である機能ブロック段２００、および機能ブロック段２００の処理結果としての出力信号を増幅して出力する回路部分である出力増幅段３００がワンチップ内に収容された構成である。そして、入力増幅段１００および出力増幅段３００において、差動増幅回路が用いられることが多い。
【０００３】
また、例えば、光通信用送信器に使用される変調器駆動回路のように高速および広帯域の動作と高い出力振幅が必要とされるような集積回路では、出力増幅段３００に用いられる差動増幅回路に、高速および広帯域性能を維持しつつ高い出力振幅が要求される。そのような出力増幅段３００に用いられる差動増幅回路の一例を図１３に示す。
【０００４】
図１３には、出力増幅段３００として、差動増幅回路３２０および差動増幅回路３２０の前段の機能ブロック段２００との接続部分が示されている。接続部分の回路は、一般に電位レベルを整合するためのレベルシフタ回路３１０で構成される。図１３に示す従来例では、レベルシフタ回路３１０は、トランジスタ２０ａ，２０ｂ，２１ａ，２１ｂ、ダイオード２２ａ，２２ｂ、および抵抗体２３ａ，２３ｂ，２４ａ，２４ｂからなる２段のエミッタフォロアで実現されている。入力端子１ａ，１ｂを介して機能ブロック段２００から入力された信号は、レベルシフタ回路３１０を通った後、トランジスタ２１ａ，２１ｂのエミッタから差動増幅回路３２０に入力される。
【０００５】
差動増幅回路３２０は、差動対を構成するトランジスタ５ａ，５ｂと、トランジスタ５ａ，５ｂのそれぞれのコレクタ端子にエミッタ端子が接続されたトランジスタ６ａ，６ｂとで構成される。すなわち、差動増幅回路３２０において、差動対のトランジスタ５ａ，５ｂには、他のトランジスタ５ａ，５ｂがカスコード接続されている。トランジスタ５ａ，５ｂの共通エミッタは、定電流源回路１０を介して、低電位側の電位Ｖｅｅを供給する低電位電源端子４に接続される。トランジスタ６ａ，６ｂのコレクタは、それぞれ抵抗体９ａ，９ｂを介して、高電位側の電位Ｖｃｃを供給する高電位電源端子３に接続される。トランジスタ６ａ，６ｂのベースは、ともに電圧供給端子１１に接続される。そして、差動増幅回路３２０の出力が、出力増幅段３００からの出力信号として出力端子２ａ，２ｂから出力される。このようなカスコード接続型の差動増幅回路３２０は、ミラー効果を抑制できるため、高速性および広帯域性が要求される用途に適している。
【０００６】
【発明が解決しようとする課題】
図１３に示された回路において、出力電圧振幅は、差動対を流れる電流Ｉ_０と抵抗体９ａ，９ｂの抵抗値Ｒとの積で決まる。ただし、抵抗値Ｒは、５０Ωの出力インピーダンス整合特性を損なわないようにするために、５０Ωを超えて過度に大きな値をとれない。そこで、駆動増幅回路などの高出力振幅を求められる回路品種の集積回路における出力増幅段３００の差動増幅回路３２０では、出力電圧振幅を稼ぐために、差動対の動作電流を大きくする必要がある。従って、トランジスタ５ａ，５ｂ，６ａ，６ｂのサイズを大きくしなくてはならない。
【０００７】
一方で、集積回路における出力増幅段３００の差動増幅回路３２０以外の回路ブロックでは、消費電力を低減するためにトランジスタを微細化する傾向にある。そのために、差動増幅回路３２０とその前段とで、用いられるトランジスタのサイズが大きく異なってくる。特に、複数の機能をワンチップに搭載するような大規模集積回路（多機能ワンチップ集積回路）では、チップの発熱が回路の信頼性低下や誤動作につながるため低消費電力化のための素子微細化は必須であるが、このような多機能ワンチップ集積回路では最終出力段に高出力増幅器の機能を持たせることが多い。その結果、差動増幅回路３２０とその前段の回路ブロックとの間でのトランジスタのサイズの格差が益々多くなる。
【０００８】
差動増幅回路３２０とその前段の回路ブロックとの間で、用いられるトランジスタのサイズの差が大きくなると、前段の回路ブロックにおけるトランジスタからみた出力段の差動対のトランジスタ５ａ，５ｂの容量負荷が大きくなる。そのため、高周波数帯域では駆動能力が低下し、回路の高速性および広帯域性が低下する。図１３に示された回路において、前段のエミッタフォロア回路（レベルシフト回路３１０）のトランジスタ２０ａ，２０ｂ，２１ａ，２１ｂのサイズを２×５μｍとし、出力増幅段３００の差動増幅回路３２０のトランジスタ５ａ，５ｂ，６ａ，６ｂのサイズを２×５μｍの１倍の２×５μｍ、２倍の２×１０μｍ、４倍の２×２０μｍとした場合のそれぞれの周波数応答特性を図１４に示す。
【０００９】
図１４に示す特性より、出力増幅段３００の差動増幅回路３２０のトランジスタ５ａ，５ｂ，６ａ，６ｂのサイズを大きくするにつれて利得は高くなるが、サイズ比が増したことで帯域特性は低下することがわかる。図１３に示された回路において、エミッタフォロア回路のトランジスタ２０ａ，２０ｂ，２１ａ，２１ｂのサイズを２×５μｍとし、差動増幅回路３２０のトランジスタ５ａ，５ｂ，６ａ，６ｂのサイズが２×２０μｍとした場合の出力アイ波形を図１５に示す。１Ｖ以上の出力振幅が得られているが、広帯域性の低下により波形にジッタが見られる。こうしたジッタは、回路の誤動作を引き起こすことになる。
【００１０】
トランジスタサイズの差に起因して生ずるこれらの性能低下を解消するために、従来は前段回路から徐々にトランジスタサイズを大きくし、出力段のトランジスタに接続させていた。しかし、単にトランジスタサイズ比を分散させるだけであって本質的な解決策ではない。すなわち、前段回路の素子のサイズを不要に大きくするので、消費電力の上昇を招くことになる。
【００１１】
そこで、本発明は、回路の素子のサイズを大きくすることなく、高速性能および広帯域特性を低下させずに高い出力電圧振幅を得ることができる差動増幅回路および差動増幅回路を用いた半導体集積回路を提供することを目的とする。
【００１２】
【課題を解決するための手段】
本発明による差動増幅回路は、差動対を構成するそれぞれの増幅素子に他の増幅素子がカスコード接続された構成の第１の差動増幅器（図１におけるトランジスタ５ａ，５ｂ，６ａ，６ｂ）および第２の差動増幅器（図１におけるトランジスタ７ａ，７ｂ，８ａ，８ｂ）を有する差動増幅回路であって、第１の差動増幅器のそれぞれの側のカスコード接続点（図１におけるＡ１，Ｂ１）が第２の差動増幅器のそれぞれの側の入力端子に接続され、第１の差動増幅器における一方の側（図１におけるトランジスタ５ａ，６ａ側）の出力端子（図１におけるトランジスタ６ａのコレクタ）と、第１の差動増幅器における他方の側（図１におけるトランジスタ５ｂ，６ｂ側）に接続される方（図１におけるトランジスタ７ｂ，８ｂ側）の第２の差動増幅器の出力端子（図１におけるトランジスタ８ｂのコレクタ）とが接続され、第１の差動増幅器における他方の側の出力端子（図１におけるトランジスタ６ｂのコレクタ）と、第１の差動増幅器における一方の側に接続される方の第２の差動増幅器の出力端子（図１におけるトランジスタ８ａのコレクタ）とが接続されていることを特徴とする。また、本発明による半導体集積回路は、出力段に上記構成の差動増幅回路を備えたものである。
【００１３】
本発明による他の態様の差動増幅回路は、差動対を構成するそれぞれの増幅素子に他の増幅素子がカスコード接続された構成の第１の差動増幅器（図７におけるトランジスタ５ａ，５ｂ，６ａ，６ｂ）、第２の差動増幅器（図７におけるトランジスタ７ａ，７ｂ，８ａ，８ｂ）および第３の差動増幅器（図７におけるトランジスタ１４ａ，１４ｂ，１５ａ，１５ｂ）を有する差動増幅回路であって、第１の差動増幅器のそれぞれの側のカスコード接続点（図７におけるＡ１，Ｂ１）が第２の差動増幅器のそれぞれの側の入力端子に接続され、第２の差動増幅器のそれぞれの側のカスコード接続点（図７におけるＡ２，Ｂ２）が第３の差動増幅器のそれぞれの側の入力端子に接続され、第１の差動増幅器における一方の側（図７におけるトランジスタ５ａ，６ａ側）の出力端子（図７におけるトランジスタ６ａのコレクタ）と、第１の差動増幅器における他方の側（図７におけるトランジスタ５ｂ，６ｂ側）に接続される方（図７におけるトランジスタ７ｂ，８ｂ側）の第２の差動増幅器の出力端子（図７におけるトランジスタ８ｂのコレクタ）とが接続され、第１の差動増幅器における他方の側の出力端子（図７におけるトランジスタ６ｂのコレクタ）と、第１の差動増幅器における一方の側に接続される方の第２の差動増幅器の出力端子（図７におけるトランジスタ８ａのコレクタ）とが接続され、第２の差動増幅器における一方の側（例えば図７におけるトランジスタ７ａ，８ａ側）の出力端子（図７におけるトランジスタ８ａのコレクタ）と、第２の差動増幅器における他方の側（図７におけるトランジスタ７ｂ，８ｂ側）に接続される方（図７におけるトランジスタ１４ｂ，１５ｂ側）の第３の差動増幅器の出力端子（図７におけるトランジスタ１５ｂのコレクタ）とが接続され、第２の差動増幅器における他方の側の出力端子（図７におけるトランジスタ８ｂのコレクタ）と、第２の差動増幅器における一方の側に接続される方（図７におけるトランジスタ１４ａ，１５ａ側）の第３の差動増幅器の出力端子（図７におけるトランジスタ１５ａのコレクタ）とが接続されていることを特徴とする。また、本発明による他の態様の半導体集積回路は、出力段に上記構成の差動増幅回路を備えたものである。
【００１４】
本発明によるさらに他の態様の差動増幅回路は、差動対を構成するそれぞれの増幅素子に他の増幅素子がカスコード接続された構成のｍ（ｍ：４以上の自然数）個の差動増幅器（図１１におけるトランジスタ５ａ，５ｂ，６ａ，６ｂによる差動増幅器、トランジスタ７ａ，７ｂ，８ａ，８ｂ、トランジスタ１４ａ，１４ｂ，１５ａ，１５ｂによる差動増幅器による差動増幅器、トランジスタ１８ａ，１８ｂ，１９ａ，１９ｂによる差動増幅器）を有する差動増幅回路であって、第１の差動増幅器を１番目の差動増幅器として、ｎ（ｎ：ｍより小さい自然数）番目の差動増幅器のそれぞれの側のカスコード接続点（図１１におけるＡ１，Ｂ１，Ａ２，Ｂ２，Ａ３，Ｂ３）がｎ＋１番目の差動増幅器のそれぞれの側の入力端子に接続され、ｎ番目の差動増幅器における一方の側の出力端子（図１１におけるトランジスタ６ａ，８ａ，１５ａ，１９ａのコレクタ）と、ｎ番目の差動増幅器における他方の側に接続される方のｎ＋１番目の差動増幅器の出力端子（図１１におけるトランジスタ８ｂ，１５ｂ，１９ｂのコレクタ）とが接続され、ｎ番目の差動増幅器における他方の側の出力端子（図１１におけるトランジスタ６ｂ，８ｂ，１５ｂ，１９ｂのコレクタ）と、ｎ番目の差動増幅器における一方の側に接続される方のｎ＋１番目の差動増幅器の出力端子（図１１におけるトランジスタ８ａ，１５ａ，１９ａのコレクタ）とが接続されていることを特徴とする。また、本発明によるさらに他の態様の半導体集積回路は、出力段に上記構成の差動増幅回路を備えたものである。
【００１５】
差動増幅回路において、第１の差動増幅器以外の差動増幅器を構成する増幅素子のサイズが、第１の差動増幅器を構成する増幅素子のサイズに対して、同等または大きいことが好ましい。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
【００１７】
実施の形態１．
図１は、本発明による差動増幅回路の第１の実施の形態を示す回路構成図である。この実施の形態では、差動増幅回路は、第１の差動増幅器と第２の差動増幅器とを含む。図１に示す構成おいて、第１の差動増幅器は入力端子３１ａ，３１ｂに接続され、入力端子３１ａ，３１ｂを介して前段の回路ブロックから入力された信号が第１の差動増幅器に入力される。第１の差動増幅器は差動対を構成するトランジスタ５ａ，５ｂと、トランジスタ５ａ，５ｂにカスコード接続されたトランジスタ６ａ，６ｂとで構成される。トランジスタ５ａ，５ｂの共通エミッタは、定電流源回路１０を介して低電位側の電位Ｖｅｅを供給する低電位電源端子４に接続される。トランジスタ６ａ，６ｂのコレクタは、それぞれ抵抗体９ａ，９ｂを介して、高電位側の電位Ｖｃｃを供給する高電位電源端子３に接続される。トランジスタ６ａ，６ｂのベースは、ともに電圧供給端子１１に接続される。
【００１８】
第２の差動増幅器は、第１の差動増幅器と同一の回路形式で構成される。すなわち、第２の差動増幅器は、差動対を構成するトランジスタ７ａ，７ｂと、トランジスタ７ａ，７ｂにカスコード接続されたトランジスタ８ａ，８ｂとで構成され、トランジスタ７ａ，７ｂの共通エミッタは、定電流源回路１２を介して低電位電源端子４に接続される。トランジスタ８ａ，８ｂのコレクタは、それぞれ抵抗体９ａ，９ｂを介して、高電位電源端子３に接続される。トランジスタ８ａ，８ｂのベースは、ともに電圧供給端子１３に接続される。以下、第１の差動増幅器における差動対を第１の差動対といい、第２の差動増幅器における差動対を第２の差動対という。
【００１９】
第１の差動増幅器および第２の差動増幅器は、以下のように接続される。すなわち、第２の差動対のトランジスタ７ａ，７ｂのベースが、第１の差動対のトランジスタ５ａ，５ｂのコレクタにそれぞれ接続される。なお、図１において、２つの接続点が位置Ａ１，Ｂ１として示されているが、位置Ａ１，Ｂ１は、第２の差動増幅器の入力端子に相当している。また、位置Ａ１は、第１の差動増幅器におけるトランジスタ５ａ，６ａのカスコード接続点に相当し、位置Ｂ１は、第１の差動増幅器におけるトランジスタ５ｂ，６ｂのカスコード接続点に相当している。
【００２０】
また、第１の差動増幅器のトランジスタ６ａ，６ｂのコレクタと第２の差動増幅器のトランジスタ８ａ，８ｂのコレクタとが、それぞれ交差接続される。すなわち、第１の差動増幅器における一方の側の出力端子と、第１の差動増幅器における他方の側に接続される方の第２の差動増幅器の出力端子とが接続され、第１の差動増幅器における他方の側の出力端子と、第１の差動増幅器における一方の側に接続される方の第２の差動増幅器の出力端子とが接続される。具体的には、トランジスタ６ａのコレクタとトランジスタ８ｂのコレクタとが接続され、トランジスタ６ｂのコレクタとトランジスタ８ａのコレクタとが接続される。そして、トランジスタ６ａ，８ｂのコレクタ出力およびトランジスタ６ｂ，８ａのコレクタ出力が、差動増幅回路からの出力信号として出力端子２ａ，２ｂから出力される。
【００２１】
次に、図１に示す差動増幅回路の動作を説明する。
第１の差動増幅器における差動対のトランジスタ５ａのベースとトランジスタ５ｂのベースとに、互いに逆相の信号が入力される。以下、互いに逆相の信号を、正補信号と呼ぶことにする。ここで、トランジスタ５ａ側の入力信号がハイレベルになると、トランジスタ５ａがオン状態になり、その結果、トランジスタ６ａがオン状態になって、電流Ｉ_１が流れる。このとき、トランジスタ５ｂ側の入力信号がローレベルになっているのでトランジスタ５ｂはオフ状態となり、トランジスタ５ｂに電流は流れない。
【００２２】
また、トランジスタ５ａのコレクタに接続された第２の差動対におけるトランジスタ７ａのベースの電位はローレベルになり、トランジスタ７ｂのベースの電位はハイレベルになるので、第２の差動増幅器では、トランジスタ７ｂがオン状態となり、電流Ｉ_２が流れる。第１の差動増幅器のオン状態にあるトランジスタ５ａ，６ａ側のコレクタと第２の差動増幅器のオン状態にあるトランジスタ７ｂ，８ｂ側のコレクタ（具体的にはトランジスタ６ａのコレクタとトランジスタ８ｂのコレクタ）が接続されているので、差動増幅回路において、オン側でＩ_１＋Ｉ_２の電流が流れる。すなわち、差動対２組分の出力電圧振幅を得ることができる。
【００２３】
第１の実施の形態の効果を示すために、差動増幅回路の前段にレベルシフタ回路としてエミッタフォロア回路を設けた場合について、従来の差動増幅回路と比較しながら説明する。図２は、図１に示された構成の差動増幅回路３２の前段にエミッタフォロア回路３１が設けられた回路構成を示す回路構成図である。
【００２４】
エミッタフォロア回路３１は、図１３に示された従来のエミッタフォロア回路３１０と同一構成である。すなわち、エミッタフォロア回路３１は、トランジスタ２０ａ，２０ｂ，２１ａ，２１ｂ、ダイオード２２ａ，２２ｂ、および抵抗体２３ａ，２３ｂ，２４ａ，２４ｂからなる２段のエミッタフォロアで実現されている。入力端子１ａ，１ｂを介して例えば集積回路における機能ブロック段２００（図１２参照）から入力された信号は、エミッタフォロア回路３１を通った後、トランジスタ２１ａ，２１ｂのエミッタから差動増幅回路３２に入力される。
【００２５】
図１３に示す回路において、エミッタフォロアを構成するトランジスタサイズを２×５μｍとし、差動増幅回路３２０を構成するトランジスタサイズを２×２０μｍとしたときに、図１４に示す周波数応答特性と図１５に示す出力振幅１Ｖ以上の出力アイ波形が得られることは既に述べた。
【００２６】
図２に示すように差動増幅回路３２として図１に示す差動増幅回路を用いた場合には、差動対２組分の出力電圧振幅を得ることができることから、例えばトランジスタサイズを従来回路の半分の２×１０μｍとすれば、図１３に示された従来の場合と同等の出力振幅が得られる（２組の差動増幅器の構造が同等の場合）。このとき、前段のエミッタフォロア回路３１のトランジスタ２１ａ，２１ｂが駆動するのは、第１の差動対を構成するトランジスタ５ａ，５ｂであり、そのサイズは従来回路における第１の差動対を構成するトランジスタ５ａ，５ｂの１／２である。従って、前段の回路ブロックにおけるトランジスタ２１ａ，２１ｂからみたトランジスタ５ａ，５ｂの容量負荷が小さく見えるので、駆動能力が改善され回路全体の高速性・広帯域性が向上する。
【００２７】
図３は、図２に示す回路と図１３に示された従来回路の周波数特性を比較した特性図である。図３に示す特性から、図２に示す回路において広帯域性が改善されていることがわかる。また、図４は、図２に示す回路の出力アイ波形を示す波形図である。図１５に示された従来回路の波形と比較して、同等の出力振幅を維持しながら、ジッタが改善されていることがわかる。なお、図３に示す周波数特性（第１の実施の形態の回路の特性）および図４に示す出力アイ波形を得たときの第１および第２の差動増幅器を構成するトランジスタ５ａ，５ｂ，６ａ，６ｂ，７ａ，７ｂ，８ａ，８ｂのサイズは２×１０μｍである。
【００２８】
なお、ここでは、エミッタフォロアを構成するトランジスタサイズを２×５μｍとし、差動増幅回路３２における第１および第２の差動対を構成するトランジスタサイズを２×１０μｍとした場合について説明した。しかし、本発明は、そのサイズの組み合わせに限定されるものではない。
【００２９】
例えば、図５は、第１および第２の差動増幅器を構成するトランジスタ５ａ，５ｂ，６ａ，６ｂ，７ａ，７ｂ，８ａ，８ｂのサイズを２×１０μｍとする代わりに、第１の差動増幅器を構成するトランジスタ５ａ，５ｂ，６ａ，６ｂのサイズを２×６．７μｍ、第２の差動増幅器を構成するトランジスタ７ａ，７ｂ，８ａ，８ｂのサイズを２×１３．３μｍとした場合の周波数特性を示す特性図である。また、図６は、その場合の出力アイ波形を示す波形図である。図５および図６に示すように、その場合にも、従来回路の場合と同等の出力振幅が得られ、かつ、広帯域性や波形のジッタが改善される。
【００３０】
なお、この実施の形態では、図１および図２に示す差動増幅回路３２において、第１の差動対も第２の差動対もともに出力電圧振幅に寄与しているので、第２の差動対は補助的なものではなく、第１の差動対と同等の広帯域性能と高出力特性を有することを特徴としている。従って、第２の差動増幅器におけるトランジスタのサイズは第１の差動増幅器におけるトランジスタのサイズと同等もしくはそれ以上であることが望ましい。また、第２の差動増幅器の回路構成は、第１の差動増幅器と同等の広帯域性を有する必要があるために、第１の差動増幅器と同一のカスコード接続構成である必要がある。なお、第２の差動増幅器におけるトランジスタのサイズが第１の差動増幅器におけるトランジスタのサイズよりも大きい場合には（上述した例では、２×１３．３μｍと２×６．７μｍ）、第１の差動増幅器におけるトランジスタのサイズを小さくしつつ、差動増幅回路の出力を高くすることができる。
【００３１】
実施の形態２．
図７は、本発明による差動増幅回路の第２の実施形態を示す回路構成図である。この実施の形態では、差動増幅回路は、第１の差動増幅器、第２の差動増幅器および第３の差動増幅器を含む。図７に示す構成おいて、第１の差動増幅器は入力端子３１ａ，３１ｂに接続され、入力端子３１ａ，３１ｂを介して前段の回路ブロックから入力された信号が第１の差動増幅器に入力される。第１の差動増幅器は、差動対のトランジスタ５ａ，５ｂと、トランジスタ５ａ，５ｂにカスコード接続されたトランジスタ６ａ，６ｂとで構成される。トランジスタ５ａ，５ｂの共通エミッタは、定電流源回路１０を介して低電位側の電位Ｖｅｅを供給する低電位電源端子４に接続される。トランジスタ６ａ，６ｂのコレクタは、それぞれ抵抗体９ａ，９ｂを介して、高電位側の電位Ｖｃｃを供給する高電位電源端子３に接続される。トランジスタ６ａ，６ｂのベースは、ともに電圧供給端子１１に接続される。
【００３２】
第２の差動増幅器は、第１の差動増幅器と同一の回路形式で構成される。すなわち、第２の差動増幅器は、差動対のトランジスタ７ａ，７ｂと、トランジスタ７ａ，７ｂにカスコード接続されたトランジスタ８ａ，８ｂとで構成される。トランジスタ７ａ，７ｂの共通エミッタは、定電流源回路１２を介して、低電位側の電位Ｖｅｅを供給する低電位電源端子４に接続される。トランジスタ８ａ，８ｂのコレクタは、それぞれ抵抗体９ａ，９ｂを介して、高電位側の電位Ｖｃｃを供給する高電位電源端子３に接続される。トランジスタ８ａ，８ｂのベースは、ともに電圧供給端子１３に接続される。
【００３３】
第３の差動増幅器も、第１の差動増幅器と同一の回路形式で構成される。すなわち、差動対のトランジスタ１４ａ，１４ｂと、トランジスタ１４ａ，１４ｂにカスコード接続されたトランジスタ１５ａ，１５ｂとで構成される。トランジスタ１４ａ，１４ｂの共通エミッタは、定電流源回路１６を介して、低電位側の電位Ｖｅｅを供給する低電位電源端子４に接続される。トランジスタ１５ａ，１５ｂのコレクタは、それぞれ抵抗体９ａ，９ｂを介して、高電位側の電位Ｖｃｃを供給する高電位電源端子３に接続される。トランジスタ１５ａ，１５ｂのベースは、ともに電圧供給端子１７に接続される。
【００３４】
第１、第２および第３の差動増幅器は以下のように接続される。すなわち、第２の差動増幅器におけるトランジスタ７ａ，７ｂのベースは、第１の差動増幅器におけるトランジスタ５ａ，５ｂのコレクタにそれぞれ接続される。また、第１の差動増幅器におけるトランジスタ６ａ，６ｂのコレクタと、第２の差動増幅器におけるトランジスタ８ａ，８ｂのコレクタとは、それぞれ交差接続される。換言すれば、第１の差動増幅器における一方の側の出力端子と、第１の差動増幅器における他方の側に接続される方の第２の差動増幅器の出力端子とが接続され、第１の差動増幅器における他方の側の出力端子と、第１の差動増幅器における一方の側に接続される方の第２の差動増幅器の出力端子とが接続される。具体的には、トランジスタ６ａのコレクタとトランジスタ８ｂのコレクタとが接続され、トランジスタ６ｂのコレクタとトランジスタ８ａのコレクタとが接続される。
【００３５】
また、第３の差動増幅器におけるトランジスタ１４ａ，１４ｂのベースは、第２の差動増幅器におけるトランジスタ７ａ，７ｂのコレクタにそれぞれ接続される。第３の差動増幅器におけるトランジスタ１５ａのコレクタは、第１の差動増幅器におけるトランジスタ６ａのコレクタおよび第２の差動増幅器におけるトランジスタ８ｂのコレクタに接続され、トランジスタ１５ｂのコレクタは、トランジスタ６ｂのコレクタおよびトランジスタ８ａのコレクタに接続される。すなわち、第２の差動増幅器における一方の側の出力端子と、第２の差動増幅器における他方の側に接続される方の第３の差動増幅器の出力端子とが接続され、第２の差動増幅器における他方の側の出力端子と、第２の差動増幅器における一方の側に接続される方の第３の差動増幅器の出力端子とが接続される。
【００３６】
そして、トランジスタ６ａ，８ｂ，１５ａのコレクタ出力およびトランジスタ６ｂ，８ａ、１５ｂのコレクタ出力が、差動増幅回路からの出力信号として出力端子２ａ，２ｂから出力される。
【００３７】
なお、図７において、４つの接続点が位置Ａ１，Ｂ１，Ａ２，Ｂ２として示されているが、位置Ａ１，Ｂ１は、第２の差動増幅器の入力端子に相当している。また、位置Ａ１は、第１の差動増幅器におけるトランジスタ５ａ，６ａのカスコード接続点に相当し、位置Ｂ１は、第１の差動増幅器におけるトランジスタ５ｂ，６ｂのカスコード接続点に相当している。さらに、位置Ａ２，Ｂ２は、第３の差動増幅器の入力端子に相当している。また、位置Ａ２は、第２の差動増幅器におけるトランジスタ７ａ，８ａのカスコード接続点に相当し、位置Ｂ２は、第２の差動増幅器におけるトランジスタ７ｂ，８ｂのカスコード接続点に相当している。
【００３８】
次に、図７に示す差動増幅回路の動作を説明する。
第１の差動増幅器におけるトランジスタ５ａ，５ｂのベースに正補信号が入力される。ここで、トランジスタ５ａ側の入力信号がハイレベルになると、トランジスタ５ａがオン状態になり、その結果、トランジスタ６ａがオン状態になって、電流Ｉ_１が流れる。また、トランジスタ５ｂ側の入力信号がローレベルになっているのでトランジスタ５ｂはオフ状態となり、トランジスタ５ｂに電流は流れない。
【００３９】
このとき、トランジスタ５ａ，５ｂのコレクタに接続された第２の差動対におけるトランジスタ７ａのベースの電位はローレベルになり、トランジスタ７ｂのベースの電位はハイレベルになるので、第２の差動対では、トランジスタ７ｂがオン状態となり、電流Ｉ_２が流れる。さらに、トランジスタ７ａのコレクタに接続された第３の差動対におけるトランジスタ１４ａのベース電位はハイレベルとなり、トランジスタ７ｂのコレクタに接続された第３の差動対におけるトランジスタ１４ｂのベース電位はローレベルとなるので、第３の差動対ではトランジスタ１４ａがオン状態となり、電流Ｉ_３が流れる。
【００４０】
第１の差動増幅器のオン状態にあるトランジスタ５ａ，６ａ側のコレクタ、第２の差動増幅器のオン状態にあるトランジスタ７ｂ，８ｂ側のコレクタ、および第３の差動増幅器のオン状態にあるトランジスタ１４ａ，１５ａ側のコレクタ（具体的にはトランジスタ６ａ，８ｂ，１５ａのコレクタ）が接続されているので、差動増幅回路において、オン側でＩ_１＋Ｉ_２＋Ｉ_３の電流が流れる。すなわち、差動対３組分の出力電圧振幅を得ることができる。
【００４１】
第２の実施の形態の効果を示すために、差動増幅回路の前段にレベルシフタ回路としてエミッタフォロア回路を設けた場合について、従来の差動増幅回路と比較しながら説明する。図８は、図７に示された構成の差動増幅回路３３の前段にエミッタフォロア回路３１が設けられた回路構成を示す回路構成図である。
【００４２】
エミッタフォロア回路３１は、図１３に示された従来のエミッタフォロア回路３１０と同一構成である。すなわち、エミッタフォロア回路３１は、トランジスタ２０ａ，２０ｂ，２１ａ，２１ｂ、ダイオード２２ａ，２２ｂ、および抵抗体２３ａ，２３ｂ，２４ａ，２４ｂからなる２段のエミッタフォロアで実現されている。入力端子１ａ，１ｂを介して例えば集積回路における機能ブロック段２００（図１２参照）から入力された信号は、エミッタフォロア回路３１を通った後、トランジスタ２１ａ，２１ｂのエミッタから差動増幅回路３３に入力される。
【００４３】
図１３に示す回路において、エミッタフォロアを構成するトランジスタサイズを２×５μｍとし、差動増幅回路３２０を構成するトランジスタサイズを２×２０μｍとしたときに、図１４に示す周波数応答特性と図１５に示す出力振幅１Ｖ以上の出力アイ波形が得られることは既に述べた。
【００４４】
図８に示すように差動増幅回路３３として図７に示す差動増幅回路を用いた場合には、差動対３組分の出力電圧振幅を得ることができることから、例えばトランジスタサイズを従来回路の１／３の２×６．７μｍとすれば、図１３に示された従来の場合と同等の出力振幅が得られる（３組の差動増幅器の構造が同等の場合）。このとき、前段のエミッタフォロア回路３１のトランジスタ２１ａ，２１ｂが駆動するのは、第１の差動対を構成するトランジスタ５ａ，５ｂであり、そのサイズは従来回路における第１の差動対を構成するトランジスタ５ａ，５ｂの１／３である。従って、前段の回路ブロックにおけるトランジスタ２１ａ，２１ｂからみたトランジスタ５ａ，５ｂの容量負荷がさらに小さく見えるので、駆動能力がより改善され回路全体の高速性・広帯域性が向上する。
【００４５】
図９は、図８に示す回路と図１３に示された従来回路の周波数特性を比較した特性図である。図９に示す特性から、図８に示す回路において広帯域性が改善されていることがわかる。また、図１０は、図８に示す回路の出力アイ波形を示す波形図である。図１５に示された従来回路の波形と比較して、同等の出力振幅を維持しながら、ジッタが改善されていることがわかる。なお、図９に示す周波数特性（第２の実施の形態の回路の特性）および図１０に示す出力アイ波形を得たときの第１、第２および第３の差動増幅器を構成するトランジスタ５ａ，５ｂ，６ａ，６ｂ，７ａ，７ｂ，８ａ，８ｂ，１４ａ，１４ｂ，１５ａ，１５ｂのサイズは２×６．７μｍである。
【００４６】
なお、ここでは、エミッタフォロアを構成するトランジスタサイズを２×５μｍとし、差動増幅回路３３における第１、第２および第３の差動増幅器を構成するトランジスタサイズを２×６．７μｍとした場合について説明した。しかし、本発明は、そのサイズの組み合わせに限定されるものではない。
【００４７】
また、この実施の形態では、図７および図８に示す差動増幅回路３３において、第２および第３の差動対も第１の差動対とともに出力電圧振幅に寄与しているので、第２および第３の差動対は補助的なものではなく、第１の差動対と同等の広帯域性能と高出力特性を有することを特徴としている。従って、第２および第３の差動増幅器におけるトランジスタのサイズは、第１の差動増幅器におけるトランジスタのサイズと同等もしくはそれ以上であることが望ましい。また、第２および第３の差動増幅器の回路構成は、第１の差動増幅器と同等の広帯域性を有する必要があるために、第１の差動増幅器と同一のカスコード接続構成である必要がある。なお、第２および第３の差動増幅器におけるトランジスタのサイズが第１の差動増幅器におけるトランジスタのサイズよりも大きい場合には、第１の差動増幅器におけるトランジスタのサイズを小さくしつつ、差動増幅回路の出力を高くすることができる。
【００４８】
実施の形態３．
図１１は、本発明による差動増幅回路の第３実施形態を示す回路構成図である。この実施の形態では、ｍ個（ｍは４以上の自然数）の差動増幅器を含む。図１１に示す構成おいて、第１の差動増幅器は入力端子３１ａ，３１ｂに接続され、入力端子３１ａ，３１ｂを介して前段の回路ブロックから入力された信号が第１の差動増幅器に入力される。第１の差動増幅器は、差動対のトランジスタ５ａ，５ｂと、トランジスタ５ａ，５ｂにカスコード接続されたトランジスタ６ａ，６ｂとで構成される。トランジスタ５ａ，５ｂの共通エミッタは、定電流源回路１０を介して低電位側の電位Ｖｅｅを供給する低電位電源端子４に接続される。トランジスタ６ａ，６ｂのコレクタは、それぞれ抵抗体９ａ，９ｂを介して、高電位側の電位Ｖｃｃを供給する高電位電源端子３に接続される。トランジスタ６ａ，６ｂのベースは、ともに電圧供給端子１１に接続される。
【００４９】
第２の差動増幅器は、第１の差動増幅器と同一の回路形式で構成される。すなわち、第２の差動増幅器は、差動対のトランジスタ７ａ，７ｂと、トランジスタ７ａ，７ｂにカスコード接続されたトランジスタ８ａ，８ｂとで構成される。トランジスタ７ａ，７ｂの共通エミッタは、定電流源回路１２を介して低電位電源端子４に接続される。トランジスタ８ａ，８ｂのコレクタは、それぞれ抵抗体９ａ，９ｂを介して高電位電源端子３に接続される。トランジスタ８ａ，８ｂのベースは、ともに電圧供給端子１３に接続される。
【００５０】
第３の差動増幅器も、第１の差動増幅器と同一の回路形式で構成される。すなわち、差動対のトランジスタ１４ａ，１４ｂと、トランジスタ１４ａ，１４ｂにカスコード接続されたトランジスタ１５ａ，１５ｂとで構成される。トランジスタ１４ａ，１４ｂの共通エミッタは、定電流源回路１６を介して低電位電源端子４に接続される。トランジスタ１５ａ，１５ｂのコレクタは、それぞれ抵抗体９ａ，９ｂを介して高電位電源端子３に接続される。トランジスタ１５ａ，１５ｂのベースは、ともに電圧供給端子１７に接続される。
【００５１】
第４の差動増幅器も、第１の差動増幅器と同一の回路形式で構成される。すなわち、差動対のトランジスタ１８ａ，１８ｂと、トランジスタ１８ａ，１８ｂにカスコード接続されたトランジスタ１９ａ，１９ｂとで構成される。トランジスタ１８ａ，１８ｂの共通エミッタは、定電流源回路２０を介して低電位電源端子４に接続される。トランジスタ１９ａ，１９ｂのコレクタは、それぞれ抵抗体９ａ，９ｂを介して高電位電源端子３に接続される。トランジスタ１９ａ，１９ｂのベースは、ともに電圧供給端子２１に接続される。
【００５２】
図１１には示されていないが、第５以降の差動増幅器が設けられている場合には、それらの差動増幅器は、第１〜第４の差動増幅器と同様に、差動対のトランジスタと、それぞれのトランジスタにカスコード接続されたトランジスタとで構成される。差動対のトランジスタの共通エミッタは、定電流源回路を介して低電位電源端子４に接続される。差動対のトランジスタにカスコード接続されたトランジスタのコレクタは、それぞれ抵抗体９ａ，９ｂを介して高電位電源端子３に接続される。また、差動対のトランジスタにカスコード接続されたトランジスタのベースは、ともに電圧供給端子に接続される。
【００５３】
ｍ個の差動増幅器は以下のように接続される。第１の差動増幅器を１番目の差動増幅器として、ｎ（ｎはｍより小さい自然数）番目の差動増幅器のカスコード接続点が、ｎ＋１番目の差動増幅器の入力端子、すなわちカスコード接続された下側のトランジスタのベース端子に接続される。
【００５４】
また、ｎ番目の差動増幅器における一方の側の出力端子（図１１におけるトランジスタ６ａ，８ａ，１５ａ，１９ａのコレクタ）と、ｎ番目の差動増幅器における他方の側に接続される方のｎ＋１番目の差動増幅器の出力端子（図１１におけるトランジスタ８ｂ，１５ｂ，１９ｂのコレクタ）とが接続され、ｎ番目の差動増幅器における他方の側の出力端子（図１１におけるトランジスタ６ｂ，８ｂ，１５ｂ，１９ｂのコレクタ）と、ｎ番目の差動増幅器における一方の側に接続される方のｎ＋１番目の差動増幅器の出力端子（図１１におけるトランジスタ８ａ，１５ａ，１９ａのコレクタ）とが接続される。
【００５５】
従って、各差動増幅器におけるカスコード接続された上側のトランジスタのコレクタ端子は、奇数番目の差動増幅器の一方の側同士で接続され、かつ、奇数番目の差動増幅器の他方の側同士で接続されることになる。図１１に示す例では、奇数番目の差動増幅器における一方の側のトランジスタ６ａ，１５ａのコレクタが接続されるとともに、奇数番目の差動増幅器おける他方の側のトランジスタ６ｂ，１５ｂのコレクタが接続される。また、偶数番目の差動増幅器の一方の側同士で接続され、かつ、偶数番目の差動増幅器の他方の側同士で接続されることになる。図１１に示す例では、偶数番目の差動増幅器における一方の側のトランジスタ８ａ，１９ａのコレクタが接続されるとともに、偶数番目の差動増幅器おける他方の側のトランジスタ８ｂ，１９ｂのコレクタが接続される。さらに、奇数番目の差動増幅器の一方の側（トランジスタ６ａ，１５ａのコレクタ）と偶数番目の差動増幅器の他方の側（トランジスタ８ｂ，１９ｂ）とが接続されて、一方の出力端子２ａが形成される。そして、奇数番目の差動増幅器の他方の側（トランジスタ６ｂ，１５ｂのコレクタ）と偶数番目の差動増幅器の一方の側（トランジスタ８ａ，１９ａのコレクタ）とが接続されて、他方の出力端子２ｂが形成される。
【００５６】
なお、図１１において、６つの接続点が位置Ａ１，Ｂ１，Ａ２，Ｂ２，Ａ３，Ｂ３として示されているが、位置Ａｓ，Ｂｓは、第（ｓ＋１）の差動増幅器の入力端子に相当している（ｓ：ｍより小さい自然数）。また、位置Ａｓ，Ｂｓは、第ｓの差動増幅器におけるカスコード接続点に相当している。
【００５７】
集積回路の出力増幅段における差動増幅回路として図１１に示す差動増幅回路を用いた場合には、差動対ｍ組分の出力電圧振幅を得ることができる。このとき、前段にエミッタフォロア回路が設けられている場合には、そのエミッタフォロア回路のトランジスタが駆動するのは、第１の差動対を構成するトランジスタ５ａ，５ｂであるが、第１および第２の実施の形態の場合と同様に、そのサイズを従来回路における第１の差動対を構成するトランジスタ５ａ，５ｂよりも小さくすることができる。従って、前段の回路ブロックにおけるトランジスタからみたトランジスタ５ａ，５ｂの容量負荷がより小さく見えるので、駆動能力がより改善され回路全体の高速性・広帯域性が向上する。なお、第１および第２の実施の形態の場合と同様に、第１の差動対以外の差動対も第１の差動対とともに出力電圧振幅に寄与するので、第１の差動対以外の差動対は補助的なものではなく、第１の差動対と同等の広帯域性能と高出力特性を有する必要がある。従って、第１の差動増幅器以外の差動増幅器におけるトランジスタのサイズは、第１の差動増幅器におけるトランジスタのサイズと同等もしくはそれ以上であることが望ましい。
【００５８】
以上に説明したように、本発明では、上記の各実施の形態に例示されたように、差動増幅回路を、差動対を構成するそれぞれの増幅素子に他の増幅素子がカスコード接続された構成のｍ（ｍ：ここでは２以上の自然数）個の差動増幅器を有する構成にして、第１の差動増幅器を１番目の差動増幅器として、ｎ（ｎ：ｍより小さい自然数）番目の差動増幅器のカスコード接続点がｎ＋１番目の差動増幅器の入力端子に接続され、ｎ番目の差動増幅器における一方の側の出力端子と、ｎ番目の差動増幅器における他方の側に接続される方のｎ＋１番目の差動増幅器の出力端子とが接続され、ｎ番目の差動増幅器における他方の側の出力端子と、ｎ番目の差動増幅器における一方の側に接続される方のｎ＋１番目の差動増幅器の出力端子とが接続されている構成にした。そのような構成によって、差動増幅回路を構成するトランジスタのサイズを小さくすることができる。
【００５９】
なお、上記の各実施の形態では、増幅素子としてバイポーラトランジスタ、具体的にはＮＰＮトランジスタを例にしたが、使用しうる増幅素子はバイポーラトランジスタに限られず、ＰＭＯＳやＮＭＯＳなどの他の能動素子であってもよい。また、上記の各実施の形態では、特に、差動増幅回路を集積回路の出力増幅段に用いた場合の効果を説明したが、本発明は、集積回路の入力増幅段や、その他の用途に用いられる差動増幅回路に適用することができる。
【００６０】
【発明の効果】
以上に説明したように、本発明の構成によれば、回路の素子のサイズを大きくすることなく、高速性能および広帯域特性を低下させずに高い出力電圧振幅を得ることができる差動増幅回路および差動増幅回路を用いた半導体集積回路を得ることができる。
【図面の簡単な説明】
【図１】差動増幅回路の第１の実施の形態を示す回路構成図である。
【図２】図１に示す構成の差動増幅回路の前段にエミッタフォロア回路が設けられた回路構成を示す回路構成図である。
【図３】図２に示す回路と従来回路の周波数特性を比較した特性図である。
【図４】図２に示す回路の出力アイ波形を示す波形図である。
【図５】図２に示す差動増幅回路におけるトランジスタサイズを変更した場合の周波数特性を示す特性図である。
【図６】図２に示す差動増幅回路におけるトランジスタサイズを変更した場合の出力アイ波形を示す波形図である。
【図７】差動増幅回路の第２の実施の形態を示す回路構成図である。
【図８】図７に示す構成の差動増幅回路の前段にエミッタフォロア回路が設けられた回路構成を示す回路構成図である。
【図９】図７に示す回路と従来回路の周波数特性を比較した特性図である。
【図１０】図７に示す回路の出力アイ波形を示す波形図である。
【図１１】差動増幅回路の第３の実施の形態を示す回路構成図である。
【図１２】半導体集積回路の構成を示す機能ブロック図である。
【図１３】従来の差動増幅回路を示す回路構成図である。
【図１４】図１３に示す回路の周波数特性を示す特性図である。
【図１５】図１３に示す回路の出力アイ波形を示す波形図である。
【符号の説明】
１ａ，１ｂ　入力端子
２ａ，２ｂ　出力端子
３　高電位電源端子
４　低電位電源端子
５ａ，５ｂ，７ａ，７ｂ，１４ａ，１４ｂ，１８ａ，１８ｂ　トランジスタ（差動対）
６ａ，６ｂ，８ａ，８ｂ，１５ａ，１５ｂ，１９ａ，１９ｂ　トランジスタ（カスコード接続されたトランジスタ）
９ａ，９ｂ　抵抗体
１０，１２，１６，２０　定電流源回路
３１　エミッタフォロア回路
３２，３３　差動増幅回路[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a differential amplifier circuit using a differential amplifier having a configuration in which another amplifier element is cascode-connected to each amplifier element forming a differential pair, and is a differential amplifier suitable for high-output and wideband high-speed operation. The present invention relates to a circuit and a semiconductor integrated circuit including a differential amplifier circuit.
[0002]
[Prior art]
FIG. 12 is a functional block diagram showing a configuration of a general semiconductor integrated circuit. As shown in FIG. 12, a semiconductor integrated circuit (hereinafter, referred to as an integrated circuit) has an input amplification stage 100 which is a circuit part for amplifying an input signal, and a desired process required for the integrated circuit based on the amplified input signal. In this configuration, a functional block stage 200, which is a circuit portion that performs the above, and an output amplifying stage 300, which is a circuit portion that amplifies and outputs an output signal as a processing result of the functional block stage 200, are accommodated in one chip. The input amplifier stage 100 and the output amplifier stage 300 often use a differential amplifier circuit.
[0003]
Also, for example, in an integrated circuit requiring high-speed and wide-band operation and a high output amplitude such as a modulator driving circuit used in an optical communication transmitter, the differential amplifier used in the output amplifier stage 300 is used. The circuit is required to have a high output amplitude while maintaining high speed and wide band performance. FIG. 13 shows an example of a differential amplifier circuit used in such an output amplifier stage 300.
[0004]
FIG. 13 shows, as the output amplification stage 300, a connection portion between the differential amplification circuit 320 and the functional block stage 200 preceding the differential amplification circuit 320. The circuit at the connection portion is generally constituted by a level shifter circuit 310 for matching potential levels. In the conventional example shown in FIG. 13, the level shifter circuit 310 is realized by a two-stage emitter follower including transistors 20a, 20b, 21a, 21b, diodes 22a, 22b, and resistors 23a, 23b, 24a, 24b. The signal input from the function block stage 200 via the input terminals 1a and 1b passes through the level shifter circuit 310 and then is input to the differential amplifier circuit 320 from the emitters of the transistors 21a and 21b.
[0005]
The differential amplifier circuit 320 includes transistors 5a and 5b forming a differential pair, and transistors 6a and 6b each having an emitter terminal connected to the collector terminal of each of the transistors 5a and 5b. That is, in the differential amplifier circuit 320, the other transistors 5a and 5b are cascode-connected to the transistors 5a and 5b of the differential pair. The common emitters of the transistors 5a and 5b are connected via a constant current source circuit 10 to a low potential power supply terminal 4 for supplying a low potential side Vee. The collectors of the transistors 6a and 6b are connected to the high-potential power supply terminal 3 that supplies the high-potential-side potential Vcc via the resistors 9a and 9b, respectively. The bases of transistors 6a and 6b are both connected to voltage supply terminal 11. Then, the output of the differential amplifier circuit 320 is output from the output terminals 2a and 2b as an output signal from the output amplification stage 300. Such a cascode connection type differential amplifier circuit 320 can suppress the Miller effect, and is thus suitable for applications requiring high speed and broadband.
[0006]
[Problems to be solved by the invention]
In the circuit shown in FIG. 13, the output voltage amplitude depends on the current I flowing through the differential pair. ₀ And the resistance value R of the resistors 9a and 9b. However, the resistance value R cannot take an excessively large value exceeding 50Ω so as not to impair the output impedance matching characteristic of 50Ω. Therefore, in the differential amplifier circuit 320 of the output amplifier stage 300 in an integrated circuit of a circuit type requiring a high output amplitude such as a drive amplifier circuit, it is necessary to increase the operating current of the differential pair in order to increase the output voltage amplitude. is there. Therefore, the size of the transistors 5a, 5b, 6a, 6b must be increased.
[0007]
On the other hand, in circuit blocks other than the differential amplifier circuit 320 of the output amplifier stage 300 in the integrated circuit, there is a tendency that transistors are miniaturized in order to reduce power consumption. For this reason, the size of the transistors used differs greatly between the differential amplifier circuit 320 and the preceding stage. In particular, in a large-scale integrated circuit in which a plurality of functions are mounted on a single chip (multi-functional one-chip integrated circuit), heat generation of the chip leads to lower reliability and malfunction of the circuit, so that element miniaturization for lower power consumption is performed. Although it is essential to make the multifunction one-chip integrated circuit, the final output stage often has the function of a high-output amplifier. As a result, the difference in the size of the transistor between the differential amplifier circuit 320 and the preceding circuit block increases more and more.
[0008]
When the size difference of the transistors used between the differential amplifier circuit 320 and the preceding circuit block increases, the capacitive load of the transistors 5a and 5b of the differential pair of the output stage as viewed from the transistors in the preceding circuit block increases. growing. Therefore, in a high frequency band, the driving capability is reduced, and the high-speed and broadband characteristics of the circuit are reduced. In the circuit shown in FIG. 13, the size of the transistors 20a, 20b, 21a, and 21b of the emitter follower circuit (level shift circuit 310) of the preceding stage is set to 2 × 5 μm, and the size of the transistor 5a of the differential amplifier circuit 320 of the output amplification stage 300 is set. , 5b, 6a, and 6b are shown in FIG. 14 when the size is 2 × 5 μm, which is 1 × 2 × 5 μm, 2 × 2 × 10 μm, and 4 × 2 × 20 μm.
[0009]
According to the characteristics shown in FIG. 14, the gain increases as the size of the transistors 5a, 5b, 6a, 6b of the differential amplifier circuit 320 of the output amplifier stage 300 increases, but the band characteristic decreases due to the increase in the size ratio. You can see that. In the circuit shown in FIG. 13, the size of the transistors 20a, 20b, 21a, 21b of the emitter follower circuit is 2 × 5 μm, and the size of the transistors 5a, 5b, 6a, 6b of the differential amplifier circuit 320 is 2 × 20 μm. FIG. 15 shows an output eye waveform in the case of performing the above. Although an output amplitude of 1 V or more is obtained, jitter is observed in the waveform due to a decrease in broadband characteristics. Such jitter will cause the circuit to malfunction.
[0010]
Conventionally, in order to eliminate these performance degradations caused by the difference in transistor size, the transistor size is gradually increased from the previous stage circuit and connected to the output stage transistor. However, merely dispersing the transistor size ratio is not an essential solution. That is, since the size of the elements of the preceding circuit is unnecessarily increased, power consumption is increased.
[0011]
Therefore, the present invention provides a differential amplifier circuit capable of obtaining a high output voltage amplitude without increasing the size of circuit elements and without deteriorating high-speed performance and wideband characteristics, and a semiconductor integrated circuit using the differential amplifier circuit. It is intended to provide a circuit.
[0012]
[Means for Solving the Problems]
The differential amplifier circuit according to the present invention includes a first differential amplifier (transistors 5a, 5b, 6a, and 6b in FIG. 1) having a configuration in which another amplifier element is cascode-connected to each amplifier element forming a differential pair. And a second differential amplifier (transistors 7a, 7b, 8a, 8b in FIG. 1), and a cascode connection point (A1, A1, in FIG. 1) on each side of the first differential amplifier. B1) is connected to the input terminal on each side of the second differential amplifier, and the output terminal on one side (the transistors 5a and 6a in FIG. 1) of the first differential amplifier (the transistor 6a in FIG. 1). Collector) and a second differential amplifier (the transistors 7b and 8b in FIG. 1) connected to the other side (the transistors 5b and 6b in FIG. 1) of the first differential amplifier. The output terminal of the band (the collector of the transistor 8b in FIG. 1) is connected, and the output terminal on the other side of the first differential amplifier (the collector of the transistor 6b in FIG. 1) and the output terminal of the first differential amplifier An output terminal (a collector of the transistor 8a in FIG. 1) of the second differential amplifier connected to one side is connected. Further, a semiconductor integrated circuit according to the present invention includes the differential amplifier circuit having the above configuration in an output stage.
[0013]
A differential amplifier circuit according to another aspect of the present invention includes a first differential amplifier (transistors 5a, 5b, and 5b in FIG. 7) having a configuration in which another amplifier element is cascode-connected to each amplifier element forming a differential pair. 6a, 6b), a second differential amplifier (transistors 7a, 7b, 8a, 8b in FIG. 7) and a third differential amplifier (transistors 14a, 14b, 15a, 15b in FIG. 7). A cascode connection point (A1, B1 in FIG. 7) on each side of the first differential amplifier is connected to an input terminal on each side of the second differential amplifier; The cascode connection points (A2, B2 in FIG. 7) on each side of the first differential amplifier are connected to the input terminals on each side of the third differential amplifier, and one side (transformer in FIG. 7) of the first differential amplifier. The output terminal (collector of transistor 6a in FIG. 7) of the first differential amplifier and the other terminal (transistor 5b, 6b in FIG. 7) of the first differential amplifier (transistor in FIG. 7) 7b and 8b) and the output terminal of the second differential amplifier (collector of the transistor 8b in FIG. 7), and the other output terminal of the first differential amplifier (collector of the transistor 6b in FIG. 7). ) Is connected to the output terminal (collector of the transistor 8a in FIG. 7) of the second differential amplifier connected to one side of the first differential amplifier. (For example, the transistors 7a and 8a in FIG. 7) and the other terminal in the second differential amplifier. And the output terminal (collector of the transistor 15b in FIG. 7) of the third differential amplifier connected to the side (transistors 7b and 8b in FIG. 7) (the transistors 14b and 15b in FIG. 7). The output terminal on the other side of the second differential amplifier (collector of the transistor 8b in FIG. 7) and the one connected to one side of the second differential amplifier (the side of the transistors 14a and 15a in FIG. 7). An output terminal of the third differential amplifier (the collector of the transistor 15a in FIG. 7) is connected. A semiconductor integrated circuit according to another aspect of the present invention includes the differential amplifier circuit having the above-described configuration at an output stage.
[0014]
According to still another aspect of the present invention, there is provided a differential amplifier circuit having m (m: a natural number of 4 or more) differential amplifiers in which another amplifier element is cascode-connected to each amplifier element forming a differential pair. (Differential amplifier by transistors 5a, 5b, 6a, 6b in FIG. 11, transistor 7a, 7b, 8a, 8b, differential amplifier by transistors 14a, 14b, 15a, 15b, transistors 18a, 18b, 19a, 19b), wherein the first differential amplifier is the first differential amplifier, and each of the n (n: natural number smaller than m) -th differential amplifiers is a differential amplifier circuit. Cascode connection points (A1, B1, A2, B2, A3, and B3 in FIG. 11) are connected to input terminals on each side of the (n + 1) th differential amplifier, and the nth The output terminal on one side of the differential amplifier (collectors of the transistors 6a, 8a, 15a, and 19a in FIG. 11) and the (n + 1) th differential amplifier connected to the other side of the nth differential amplifier An output terminal (collector of transistors 8b, 15b, 19b in FIG. 11) is connected, and an output terminal on the other side of the n-th differential amplifier (collector of transistors 6b, 8b, 15b, 19b in FIG. 11); An output terminal (collector of the transistors 8a, 15a, and 19a in FIG. 11) of the (n + 1) th differential amplifier connected to one side of the nth differential amplifier is connected. A semiconductor integrated circuit according to still another aspect of the present invention includes a differential amplifier circuit having the above-described configuration in an output stage.
[0015]
In the differential amplifier circuit, it is preferable that the size of the amplification element forming the differential amplifier other than the first differential amplifier is equal to or larger than the size of the amplification element forming the first differential amplifier.
[0016]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[0017]
Embodiment 1 FIG.
FIG. 1 is a circuit diagram showing a first embodiment of the differential amplifier circuit according to the present invention. In this embodiment, the differential amplifier circuit includes a first differential amplifier and a second differential amplifier. In the configuration shown in FIG. 1, the first differential amplifier is connected to input terminals 31a and 31b, and a signal input from a preceding circuit block via the input terminals 31a and 31b is input to the first differential amplifier. Is done. The first differential amplifier includes transistors 5a and 5b forming a differential pair, and transistors 6a and 6b cascode-connected to the transistors 5a and 5b. The common emitters of the transistors 5a and 5b are connected to a low-potential power supply terminal 4 that supplies a low-potential-side potential Vee via a constant current source circuit 10. The collectors of the transistors 6a and 6b are connected to the high-potential power supply terminal 3 that supplies the high-potential-side potential Vcc via the resistors 9a and 9b, respectively. The bases of transistors 6a and 6b are both connected to voltage supply terminal 11.
[0018]
The second differential amplifier has the same circuit type as the first differential amplifier. That is, the second differential amplifier includes transistors 7a and 7b forming a differential pair and transistors 8a and 8b cascode-connected to transistors 7a and 7b, and the common emitter of transistors 7a and 7b is a constant. It is connected to the low potential power supply terminal 4 via the current source circuit 12. The collectors of the transistors 8a and 8b are connected to the high-potential power supply terminal 3 via the resistors 9a and 9b, respectively. The bases of transistors 8a and 8b are both connected to voltage supply terminal 13. Hereinafter, the differential pair in the first differential amplifier is referred to as a first differential pair, and the differential pair in the second differential amplifier is referred to as a second differential pair.
[0019]
The first differential amplifier and the second differential amplifier are connected as follows. That is, the bases of the transistors 7a and 7b of the second differential pair are connected to the collectors of the transistors 5a and 5b of the first differential pair, respectively. Although two connection points are shown as positions A1 and B1 in FIG. 1, the positions A1 and B1 correspond to input terminals of the second differential amplifier. Position A1 corresponds to a cascode connection point of transistors 5a and 6a in the first differential amplifier, and position B1 corresponds to a cascode connection point of transistors 5b and 6b in the first differential amplifier.
[0020]
The collectors of the transistors 6a and 6b of the first differential amplifier and the collectors of the transistors 8a and 8b of the second differential amplifier are cross-connected. That is, the output terminal on one side of the first differential amplifier is connected to the output terminal of the second differential amplifier connected to the other side of the first differential amplifier, An output terminal on the other side of the differential amplifier is connected to an output terminal of a second differential amplifier connected to one side of the first differential amplifier. Specifically, the collector of transistor 6a is connected to the collector of transistor 8b, and the collector of transistor 6b is connected to the collector of transistor 8a. Then, the collector outputs of the transistors 6a and 8b and the collector outputs of the transistors 6b and 8a are output from the output terminals 2a and 2b as output signals from the differential amplifier circuit.
[0021]
Next, the operation of the differential amplifier circuit shown in FIG. 1 will be described.
Signals having phases opposite to each other are input to the base of the transistor 5a and the base of the transistor 5b of the differential pair in the first differential amplifier. Hereinafter, signals having phases opposite to each other will be referred to as positive complement signals. Here, when the input signal of the transistor 5a goes high, the transistor 5a is turned on, and as a result, the transistor 6a is turned on, and the current I ₁ Flows. At this time, since the input signal of the transistor 5b is at a low level, the transistor 5b is turned off, and no current flows through the transistor 5b.
[0022]
Further, the potential of the base of the transistor 7a in the second differential pair connected to the collector of the transistor 5a goes low and the potential of the base of the transistor 7b goes high, so that in the second differential amplifier, The transistor 7b is turned on, and the current I ₂ Flows. The collectors of the transistors 5a and 6a in the ON state of the first differential amplifier and the collectors of the transistors 7b and 8b in the ON state of the second differential amplifier (specifically, the collector of the transistor 6a and the collector of the transistor 8b) Collector) is connected, so that in the differential amplifier circuit, I ₁ + I ₂ Current flows. That is, output voltage amplitudes for two pairs of differential pairs can be obtained.
[0023]
In order to show the effect of the first embodiment, a case where an emitter follower circuit is provided as a level shifter circuit in a stage preceding the differential amplifier circuit will be described in comparison with a conventional differential amplifier circuit. FIG. 2 is a circuit configuration diagram showing a circuit configuration in which an emitter follower circuit 31 is provided in a stage preceding the differential amplifier circuit 32 having the configuration shown in FIG.
[0024]
The emitter follower circuit 31 has the same configuration as the conventional emitter follower circuit 310 shown in FIG. That is, the emitter follower circuit 31 is realized by a two-stage emitter follower including the transistors 20a, 20b, 21a, 21b, the diodes 22a, 22b, and the resistors 23a, 23b, 24a, 24b. A signal input from, for example, a function block stage 200 (see FIG. 12) of the integrated circuit via the input terminals 1a and 1b passes through an emitter follower circuit 31, and then from the emitters of the transistors 21a and 21b to the differential amplifier circuit 32. Is entered.
[0025]
In the circuit shown in FIG. 13, when the size of the transistor forming the emitter follower is 2 × 5 μm and the size of the transistor forming the differential amplifier circuit 320 is 2 × 20 μm, the frequency response characteristics shown in FIG. As described above, an output eye waveform having an output amplitude of 1 V or more can be obtained.
[0026]
As shown in FIG. 2, when the differential amplifier circuit shown in FIG. 1 is used as the differential amplifier circuit 32, output voltage amplitudes corresponding to two pairs of differential pairs can be obtained. Is 2 × 10 μm, the same output amplitude as that of the conventional case shown in FIG. 13 can be obtained (when the structures of the two sets of differential amplifiers are the same). At this time, the transistors 21a and 21b of the emitter follower circuit 31 in the preceding stage are driven by the transistors 5a and 5b constituting the first differential pair, and the size thereof is the same as that of the first differential pair in the conventional circuit.トランジスタ of the transistors 5a and 5b. Therefore, the capacitive load of the transistors 5a and 5b seen from the transistors 21a and 21b in the preceding circuit block appears to be small, so that the driving capability is improved and the high speed and wide band of the entire circuit is improved.
[0027]
FIG. 3 is a characteristic diagram comparing the frequency characteristics of the circuit shown in FIG. 2 and the conventional circuit shown in FIG. From the characteristics shown in FIG. 3, it can be seen that the wideband characteristic is improved in the circuit shown in FIG. FIG. 4 is a waveform diagram showing an output eye waveform of the circuit shown in FIG. It can be seen that the jitter is improved while maintaining the same output amplitude as compared with the waveform of the conventional circuit shown in FIG. The transistors 5a, 5b, and 5c constituting the first and second differential amplifiers when the frequency characteristics (the characteristics of the circuit of the first embodiment) shown in FIG. 3 and the output eye waveform shown in FIG. 4 are obtained. The size of 6a, 6b, 7a, 7b, 8a, 8b is 2 × 10 μm.
[0028]
Here, the case where the transistor size forming the emitter follower is 2 × 5 μm and the transistor size forming the first and second differential pairs in the differential amplifier circuit 32 is 2 × 10 μm has been described. However, the invention is not limited to that size combination.
[0029]
For example, FIG. 5 shows that the transistors 5a, 5b, 6a, 6b, 7a, 7b, 8a, 8b constituting the first and second differential amplifiers have the first differential amplifier instead of 2 × 10 μm in size. The size of the transistors 5a, 5b, 6a, 6b constituting the amplifier is 2 × 6.7 μm, and the size of the transistors 7a, 7b, 8a, 8b constituting the second differential amplifier is 2 × 13.3 μm. FIG. 4 is a characteristic diagram illustrating frequency characteristics. FIG. 6 is a waveform diagram showing an output eye waveform in that case. As shown in FIGS. 5 and 6, also in this case, the same output amplitude as that of the conventional circuit can be obtained, and the wide band characteristics and the jitter of the waveform are improved.
[0030]
In this embodiment, both the first differential pair and the second differential pair contribute to the output voltage amplitude in the differential amplifier circuit 32 shown in FIGS. The differential pair is not auxiliary, and is characterized by having the same broadband performance and high output characteristics as the first differential pair. Therefore, it is desirable that the size of the transistor in the second differential amplifier be equal to or larger than the size of the transistor in the first differential amplifier. In addition, the circuit configuration of the second differential amplifier needs to have the same cascode connection configuration as that of the first differential amplifier because it needs to have the same broadband characteristics as the first differential amplifier. If the size of the transistor in the second differential amplifier is larger than the size of the transistor in the first differential amplifier (2 × 13.3 μm and 2 × 6.7 μm in the example described above), the first The output of the differential amplifier circuit can be increased while reducing the size of the transistor in the differential amplifier.
[0031]
Embodiment 2 FIG.
FIG. 7 is a circuit configuration diagram showing a second embodiment of the differential amplifier circuit according to the present invention. In this embodiment, the differential amplifier circuit includes a first differential amplifier, a second differential amplifier, and a third differential amplifier. In the configuration shown in FIG. 7, the first differential amplifier is connected to input terminals 31a and 31b, and a signal input from a previous-stage circuit block via input terminals 31a and 31b is input to the first differential amplifier. Is done. The first differential amplifier includes a differential pair of transistors 5a and 5b and transistors 6a and 6b cascode-connected to the transistors 5a and 5b. The common emitters of the transistors 5a and 5b are connected to a low-potential power supply terminal 4 that supplies a low-potential-side potential Vee via a constant current source circuit 10. The collectors of the transistors 6a and 6b are connected to the high-potential power supply terminal 3 that supplies the high-potential-side potential Vcc via the resistors 9a and 9b, respectively. The bases of transistors 6a and 6b are both connected to voltage supply terminal 11.
[0032]
The second differential amplifier has the same circuit type as the first differential amplifier. That is, the second differential amplifier includes a differential pair of transistors 7a and 7b and transistors 8a and 8b cascode-connected to the transistors 7a and 7b. The common emitters of the transistors 7a and 7b are connected via a constant current source circuit 12 to a low potential power supply terminal 4 for supplying a low potential side Vee. The collectors of the transistors 8a and 8b are connected to the high-potential power supply terminal 3 that supplies the high-potential-side potential Vcc via the resistors 9a and 9b, respectively. The bases of transistors 8a and 8b are both connected to voltage supply terminal 13.
[0033]
The third differential amplifier also has the same circuit type as the first differential amplifier. That is, it is composed of a differential pair of transistors 14a and 14b and transistors 15a and 15b cascode-connected to the transistors 14a and 14b. The common emitters of the transistors 14a and 14b are connected via the constant current source circuit 16 to the low potential power supply terminal 4 for supplying the low potential side Vee. The collectors of the transistors 15a and 15b are connected to the high-potential power supply terminal 3 that supplies the high-potential-side potential Vcc via the resistors 9a and 9b, respectively. The bases of transistors 15a and 15b are both connected to voltage supply terminal 17.
[0034]
The first, second and third differential amplifiers are connected as follows. That is, the bases of the transistors 7a and 7b in the second differential amplifier are connected to the collectors of the transistors 5a and 5b in the first differential amplifier, respectively. The collectors of the transistors 6a and 6b in the first differential amplifier and the collectors of the transistors 8a and 8b in the second differential amplifier are cross-connected. In other words, the output terminal on one side of the first differential amplifier is connected to the output terminal of the second differential amplifier connected to the other side of the first differential amplifier, The output terminal on the other side of one differential amplifier is connected to the output terminal of the second differential amplifier connected to one side of the first differential amplifier. Specifically, the collector of transistor 6a is connected to the collector of transistor 8b, and the collector of transistor 6b is connected to the collector of transistor 8a.
[0035]
The bases of the transistors 14a and 14b in the third differential amplifier are connected to the collectors of the transistors 7a and 7b in the second differential amplifier. The collector of the transistor 15a in the third differential amplifier is connected to the collector of the transistor 6a in the first differential amplifier and the collector of the transistor 8b in the second differential amplifier, and the collector of the transistor 15b is connected to the collector of the transistor 6b. And the collector of transistor 8a. That is, the output terminal on one side of the second differential amplifier is connected to the output terminal of the third differential amplifier connected to the other side of the second differential amplifier, An output terminal on the other side of the differential amplifier is connected to an output terminal of a third differential amplifier connected to one side of the second differential amplifier.
[0036]
Then, the collector outputs of the transistors 6a, 8b, 15a and the collector outputs of the transistors 6b, 8a, 15b are output from the output terminals 2a, 2b as output signals from the differential amplifier circuit.
[0037]
In FIG. 7, four connection points are shown as positions A1, B1, A2, and B2, but positions A1 and B1 correspond to input terminals of the second differential amplifier. Position A1 corresponds to a cascode connection point of transistors 5a and 6a in the first differential amplifier, and position B1 corresponds to a cascode connection point of transistors 5b and 6b in the first differential amplifier. Further, positions A2 and B2 correspond to the input terminals of the third differential amplifier. Further, the position A2 corresponds to a cascode connection point of the transistors 7a and 8a in the second differential amplifier, and the position B2 corresponds to a cascode connection point of the transistors 7b and 8b in the second differential amplifier.
[0038]
Next, the operation of the differential amplifier circuit shown in FIG. 7 will be described.
A positive complement signal is input to the bases of the transistors 5a and 5b in the first differential amplifier. Here, when the input signal of the transistor 5a goes high, the transistor 5a is turned on, and as a result, the transistor 6a is turned on, and the current I ₁ Flows. Further, since the input signal on the transistor 5b side is at a low level, the transistor 5b is turned off, and no current flows through the transistor 5b.
[0039]
At this time, the potential of the base of the transistor 7a in the second differential pair connected to the collectors of the transistors 5a and 5b becomes low level, and the potential of the base of the transistor 7b becomes high level. In the pair, the transistor 7b is turned on and the current I ₂ Flows. Further, the base potential of the transistor 14a in the third differential pair connected to the collector of the transistor 7a becomes high level, and the base potential of the transistor 14b in the third differential pair connected to the collector of the transistor 7b becomes low level. Therefore, in the third differential pair, the transistor 14a is turned on, and the current I ₃ Flows.
[0040]
The collectors on the transistors 5a and 6a side where the first differential amplifier is on, the collectors on the transistors 7b and 8b side where the second differential amplifier is on, and the third differential amplifier on state Since the collectors of the transistors 14a and 15a (specifically, the collectors of the transistors 6a, 8b and 15a) are connected, in the differential amplifier circuit, I ₁ + I ₂ + I ₃ Current flows. That is, output voltage amplitudes for three sets of differential pairs can be obtained.
[0041]
In order to show the effect of the second embodiment, a case where an emitter follower circuit is provided as a level shifter circuit in a stage preceding the differential amplifier circuit will be described in comparison with a conventional differential amplifier circuit. FIG. 8 is a circuit configuration diagram showing a circuit configuration in which the emitter follower circuit 31 is provided in a stage preceding the differential amplifier circuit 33 having the configuration shown in FIG.
[0042]
The emitter follower circuit 31 has the same configuration as the conventional emitter follower circuit 310 shown in FIG. That is, the emitter follower circuit 31 is realized by a two-stage emitter follower including the transistors 20a, 20b, 21a, 21b, the diodes 22a, 22b, and the resistors 23a, 23b, 24a, 24b. A signal input from, for example, a function block stage 200 (see FIG. 12) of the integrated circuit via the input terminals 1a and 1b passes through an emitter follower circuit 31, and then from the emitters of the transistors 21a and 21b to the differential amplifier circuit 33. Is entered.
[0043]
In the circuit shown in FIG. 13, when the size of the transistor forming the emitter follower is 2 × 5 μm and the size of the transistor forming the differential amplifier circuit 320 is 2 × 20 μm, the frequency response characteristics shown in FIG. As described above, an output eye waveform having an output amplitude of 1 V or more can be obtained.
[0044]
As shown in FIG. 8, when the differential amplifier circuit shown in FIG. 7 is used as the differential amplifier circuit 33, output voltage amplitudes of three pairs of differential pairs can be obtained. If の is set to 2 × 6.7 μm, an output amplitude equivalent to the conventional case shown in FIG. 13 can be obtained (when three sets of differential amplifiers have the same structure). At this time, the transistors 21a and 21b of the emitter follower circuit 31 in the preceding stage are driven by the transistors 5a and 5b constituting the first differential pair, and the size thereof is the same as that of the first differential pair in the conventional circuit. １／ of the transistors 5a and 5b. Therefore, the capacitive load of the transistors 5a and 5b as viewed from the transistors 21a and 21b in the circuit block at the preceding stage appears to be smaller, so that the driving capability is further improved and the speed and the broadband of the entire circuit are improved.
[0045]
FIG. 9 is a characteristic diagram comparing the frequency characteristics of the circuit shown in FIG. 8 and the conventional circuit shown in FIG. From the characteristics shown in FIG. 9, it can be seen that the circuit shown in FIG. 8 has improved broadband characteristics. FIG. 10 is a waveform diagram showing an output eye waveform of the circuit shown in FIG. It can be seen that the jitter is improved while maintaining the same output amplitude as compared with the waveform of the conventional circuit shown in FIG. The transistors 5a constituting the first, second and third differential amplifiers when the frequency characteristics shown in FIG. 9 (the characteristics of the circuit of the second embodiment) and the output eye waveform shown in FIG. 10 are obtained. , 5b, 6a, 6b, 7a, 7b, 8a, 8b, 14a, 14b, 15a, 15b are 2 × 6.7 μm.
[0046]
Here, it is assumed that the transistor size forming the emitter follower is 2 × 5 μm, and the transistor size forming the first, second and third differential amplifiers in the differential amplifier circuit 33 is 2 × 6.7 μm. Was explained. However, the invention is not limited to that size combination.
[0047]
In this embodiment, in the differential amplifier circuit 33 shown in FIGS. 7 and 8, the second and third differential pairs also contribute to the output voltage amplitude together with the first differential pair. The second and third differential pairs are not auxiliary, and are characterized by having the same broadband performance and high output characteristics as the first differential pair. Therefore, it is desirable that the size of the transistors in the second and third differential amplifiers is equal to or larger than the size of the transistors in the first differential amplifier. Further, the circuit configuration of the second and third differential amplifiers needs to have the same cascode connection configuration as that of the first differential amplifier because it needs to have the same broadband characteristics as the first differential amplifier. There is. When the size of the transistor in the second and third differential amplifiers is larger than the size of the transistor in the first differential amplifier, the size of the transistor in the first differential amplifier is reduced while the size of the transistor is reduced. The output of the amplifier circuit can be increased.
[0048]
Embodiment 3 FIG.
FIG. 11 is a circuit diagram showing a third embodiment of the differential amplifier circuit according to the present invention. In this embodiment, m (m is a natural number of 4 or more) differential amplifiers are included. In the configuration shown in FIG. 11, the first differential amplifier is connected to input terminals 31a and 31b, and a signal input from a previous-stage circuit block via input terminals 31a and 31b is input to the first differential amplifier. Is done. The first differential amplifier includes a differential pair of transistors 5a and 5b and transistors 6a and 6b cascode-connected to the transistors 5a and 5b. The common emitters of the transistors 5a and 5b are connected via a constant current source circuit 10 to a low-potential power supply terminal 4 that supplies a low-potential-side potential Vee. The collectors of the transistors 6a and 6b are connected to the high-potential power supply terminal 3 that supplies the high-potential-side potential Vcc via the resistors 9a and 9b, respectively. The bases of transistors 6a and 6b are both connected to voltage supply terminal 11.
[0049]
The second differential amplifier has the same circuit type as the first differential amplifier. That is, the second differential amplifier includes a differential pair of transistors 7a and 7b and transistors 8a and 8b cascode-connected to the transistors 7a and 7b. The common emitters of the transistors 7a and 7b are connected to the low potential power supply terminal 4 via the constant current source circuit 12. The collectors of the transistors 8a and 8b are connected to the high-potential power supply terminal 3 via the resistors 9a and 9b, respectively. The bases of transistors 8a and 8b are both connected to voltage supply terminal 13.
[0050]
The third differential amplifier also has the same circuit type as the first differential amplifier. That is, it is composed of a differential pair of transistors 14a and 14b and transistors 15a and 15b cascode-connected to the transistors 14a and 14b. The common emitters of the transistors 14a and 14b are connected to the low potential power supply terminal 4 via the constant current source circuit 16. The collectors of the transistors 15a and 15b are connected to the high-potential power supply terminal 3 via the resistors 9a and 9b, respectively. The bases of transistors 15a and 15b are both connected to voltage supply terminal 17.
[0051]
The fourth differential amplifier also has the same circuit type as the first differential amplifier. That is, it is composed of a differential pair of transistors 18a and 18b and transistors 19a and 19b cascode-connected to the transistors 18a and 18b. The common emitters of the transistors 18a and 18b are connected to the low potential power supply terminal 4 via the constant current source circuit 20. The collectors of the transistors 19a and 19b are connected to the high-potential power supply terminal 3 via the resistors 9a and 9b, respectively. The bases of transistors 19a and 19b are both connected to voltage supply terminal 21.
[0052]
Although not shown in FIG. 11, when fifth or later differential amplifiers are provided, these differential amplifiers are used in the differential pair, similarly to the first to fourth differential amplifiers. It is composed of transistors and transistors cascode-connected to each transistor. The common emitter of the differential pair of transistors is connected to the low potential power supply terminal 4 via a constant current source circuit. The collectors of the transistors cascode-connected to the transistors of the differential pair are connected to the high-potential power supply terminal 3 via the resistors 9a and 9b, respectively. The bases of the transistors cascode-connected to the transistors of the differential pair are both connected to a voltage supply terminal.
[0053]
The m differential amplifiers are connected as follows. With the first differential amplifier as the first differential amplifier, the cascode connection point of the n-th (n is a natural number smaller than m) -th differential amplifier is connected to the input terminal of the (n + 1) -th differential amplifier, ie, cascode-connected. Connected to the base terminal of the lower transistor.
[0054]
The output terminal on one side of the n-th differential amplifier (collector of transistors 6a, 8a, 15a, and 19a in FIG. 11) is connected to the (n + 1) -th differential amplifier connected to the other side of the n-th differential amplifier. Output terminals (collectors of transistors 8b, 15b, and 19b in FIG. 11) of the n-th differential amplifier, and the other output terminals (transistors 6b, 8b, 15b, and 19b in FIG. 11) of the n-th differential amplifier. And the output terminal (collector of the transistors 8a, 15a, and 19a in FIG. 11) of the (n + 1) -th differential amplifier connected to one side of the n-th differential amplifier.
[0055]
Therefore, the collector terminals of the cascode-connected upper transistors in each differential amplifier are connected to one side of the odd-numbered differential amplifiers, and are connected to the other side of the odd-numbered differential amplifiers. Will be. In the example shown in FIG. 11, the collectors of the transistors 6a and 15a on one side of the odd-numbered differential amplifier are connected, and the collectors of the transistors 6b and 15b on the other side of the odd-numbered differential amplifier are connected. You. Further, one side of the even-numbered differential amplifiers is connected to each other, and the other side of the even-numbered differential amplifiers is connected to each other. In the example shown in FIG. 11, the collectors of transistors 8a and 19a on one side of the even-numbered differential amplifier are connected, and the collectors of transistors 8b and 19b on the other side of the even-numbered differential amplifier are connected. You. Further, one side of the odd-numbered differential amplifier (collectors of transistors 6a and 15a) and the other side of the even-numbered differential amplifier (transistors 8b and 19b) are connected to form one output terminal 2a. Is done. Then, the other side of the odd-numbered differential amplifier (collectors of the transistors 6b and 15b) and one side of the even-numbered differential amplifier (collectors of the transistors 8a and 19a) are connected, and the other output terminal 2b Is formed.
[0056]
In FIG. 11, six connection points are shown as positions A1, B1, A2, B2, A3, and B3, but positions As and Bs correspond to the input terminals of the (s + 1) th differential amplifier. (S: natural number smaller than m). The positions As and Bs correspond to cascode connection points in the s-th differential amplifier.
[0057]
When the differential amplifier circuit shown in FIG. 11 is used as the differential amplifier circuit in the output amplifier stage of the integrated circuit, output voltage amplitudes for m pairs of differential pairs can be obtained. At this time, when the emitter follower circuit is provided in the preceding stage, the transistors of the emitter follower circuit are driven by the transistors 5a and 5b constituting the first differential pair, but the first and second transistors are driven. As in the case of the second embodiment, the size can be made smaller than the transistors 5a and 5b constituting the first differential pair in the conventional circuit. Therefore, the capacitive load of the transistors 5a and 5b as viewed from the transistors in the circuit block at the preceding stage appears to be smaller, so that the driving capability is further improved and the speed and the broadband of the entire circuit are improved. As in the first and second embodiments, the differential pairs other than the first differential pair contribute to the output voltage amplitude together with the first differential pair. The other differential pairs are not auxiliary and need to have the same broadband performance and high output characteristics as the first differential pair. Therefore, it is desirable that the size of the transistors in the differential amplifiers other than the first differential amplifier be equal to or larger than the size of the transistors in the first differential amplifier.
[0058]
As described above, in the present invention, as exemplified in the above embodiments, the differential amplifier circuit has another amplifier element cascode-connected to each amplifier element forming a differential pair. In a configuration having m (m: a natural number of 2 or more in this case) differential amplifiers, the first differential amplifier is used as a first differential amplifier, and an n (n: natural number smaller than m) -th differential amplifier is used. The cascode connection point of the differential amplifier is connected to the input terminal of the (n + 1) th differential amplifier, and is connected to one output terminal of the nth differential amplifier and the other side of the nth differential amplifier. The output terminal of the n + 1-th differential amplifier is connected to the output terminal of the other side of the n-th differential amplifier, and the n + 1-th differential amplifier connected to the one side of the n-th differential amplifier. Connected to the output terminal of the differential amplifier. It was to Configurations. With such a configuration, the size of a transistor included in the differential amplifier circuit can be reduced.
[0059]
In each of the above embodiments, a bipolar transistor, specifically, an NPN transistor is used as an example of an amplifying element. However, an amplifying element that can be used is not limited to a bipolar transistor, but may be another active element such as a PMOS or an NMOS. There may be. Further, in each of the above-described embodiments, particularly, the effect when the differential amplifier circuit is used for the output amplification stage of the integrated circuit has been described. However, the present invention is applicable to the input amplification stage of the integrated circuit and other applications. The present invention can be applied to a differential amplifier circuit used.
[0060]
【The invention's effect】
As described above, according to the configuration of the present invention, a differential amplifier circuit capable of obtaining a high output voltage amplitude without increasing the size of circuit elements and without deteriorating high-speed performance and wideband characteristics. A semiconductor integrated circuit using the differential amplifier circuit can be obtained.
[Brief description of the drawings]
FIG. 1 is a circuit configuration diagram showing a first embodiment of a differential amplifier circuit.
FIG. 2 is a circuit configuration diagram showing a circuit configuration in which an emitter follower circuit is provided in a stage preceding the differential amplifier circuit having the configuration shown in FIG.
FIG. 3 is a characteristic diagram comparing frequency characteristics of the circuit shown in FIG. 2 and a conventional circuit.
FIG. 4 is a waveform chart showing an output eye waveform of the circuit shown in FIG. 2;
FIG. 5 is a characteristic diagram showing frequency characteristics when the transistor size in the differential amplifier circuit shown in FIG. 2 is changed.
6 is a waveform diagram showing an output eye waveform when the transistor size in the differential amplifier circuit shown in FIG. 2 is changed.
FIG. 7 is a circuit configuration diagram showing a second embodiment of the differential amplifier circuit.
8 is a circuit configuration diagram showing a circuit configuration in which an emitter follower circuit is provided in a stage preceding the differential amplifier circuit having the configuration shown in FIG. 7;
FIG. 9 is a characteristic diagram comparing frequency characteristics of the circuit shown in FIG. 7 and a conventional circuit.
FIG. 10 is a waveform chart showing an output eye waveform of the circuit shown in FIG. 7;
FIG. 11 is a circuit diagram showing a third embodiment of the differential amplifier circuit.
FIG. 12 is a functional block diagram illustrating a configuration of a semiconductor integrated circuit.
FIG. 13 is a circuit configuration diagram showing a conventional differential amplifier circuit.
14 is a characteristic diagram showing frequency characteristics of the circuit shown in FIG.
15 is a waveform chart showing an output eye waveform of the circuit shown in FIG.
[Explanation of symbols]
1a, 1b input terminal
2a, 2b output terminal
3 High potential power supply terminal
4 Low potential power supply terminal
5a, 5b, 7a, 7b, 14a, 14b, 18a, 18b Transistor (differential pair)
6a, 6b, 8a, 8b, 15a, 15b, 19a, 19b Transistors (cascode-connected transistors)
9a, 9b resistor
10, 12, 16, 20 constant current source circuit
31 Emitter follower circuit
32,33 differential amplifier circuit

Claims

A differential amplifier having a first differential amplifier and a second differential amplifier having a configuration in which another amplifying element is cascode-connected to each amplifying element forming a differential pair including one and the other amplifying elements A circuit,
A cascode connection point on each side of the first differential amplifier is connected to an input terminal on each side of the second differential amplifier;
An output terminal on one side of the first differential amplifier is connected to an output terminal of a second differential amplifier connected to the other side of the first differential amplifier, and Wherein the output terminal on the other side of the differential amplifier is connected to the output terminal of the second differential amplifier connected to the one side of the first differential amplifier. Differential amplifier circuit.

A differential amplifier circuit having a first differential amplifier, a second differential amplifier, and a third differential amplifier having a configuration in which another amplifier element is cascode-connected to each amplifier element forming a differential pair. hand,
A cascode connection point on each side of the first differential amplifier is connected to an input terminal on each side of the second differential amplifier, and a cascode connection on each side of the second differential amplifier. Points are connected to the input terminals on each side of the third differential amplifier;
An output terminal on one side of the first differential amplifier is connected to an output terminal of a second differential amplifier connected to the other side of the first differential amplifier, and An output terminal on the other side of the differential amplifier is connected to an output terminal of a second differential amplifier connected to the one side of the first differential amplifier,
The output terminal on the one side of the second differential amplifier is connected to the output terminal of a third differential amplifier connected to the other side of the second differential amplifier, and 2 that the output terminal on the other side of the differential amplifier is connected to the output terminal of the third differential amplifier that is connected to the one side of the second differential amplifier. Characteristic differential amplifier circuit.

A differential amplifier circuit having m (m: a natural number equal to or greater than 4) differential amplifiers configured such that another amplifier element is cascode-connected to each amplifier element forming a differential pair,
Assuming that the first differential amplifier is a first differential amplifier, a cascode connection point on each side of an n-th (n: natural number smaller than m) differential amplifier is on each side of an (n + 1) -th differential amplifier. Connected to the input terminal,
An output terminal on one side of the n-th differential amplifier is connected to an output terminal of the (n + 1) -th differential amplifier connected to the other side of the n-th differential amplifier,
The output terminal on the other side of the n-th differential amplifier is connected to the output terminal of the (n + 1) -th differential amplifier connected to the one side of the n-th differential amplifier. Characteristic differential amplifier circuit.

The size of the amplifying element constituting the differential amplifier other than the first differential amplifier is equal to or larger than the size of the amplifying element constituting the first differential amplifier. The differential amplifier circuit according to any one of the above items.

In a semiconductor integrated circuit having a differential amplifier circuit in an output stage,
The differential amplifier has a first differential amplifier and a second differential amplifier having a configuration in which another amplification element is cascode-connected to each amplification element forming a differential pair,
A cascode connection point on each side of the first differential amplifier is connected to an input terminal on each side of the second differential amplifier;
An output terminal on one side of the first differential amplifier is connected to an output terminal of a second differential amplifier connected to the other side of the first differential amplifier, and Wherein the output terminal on the other side of the differential amplifier is connected to the output terminal of the second differential amplifier connected to the one side of the first differential amplifier. Semiconductor integrated circuit.

In a semiconductor integrated circuit having a differential amplifier circuit in an output stage,
The differential amplifier circuit includes a first differential amplifier, a second differential amplifier, and a third differential amplifier having a configuration in which another amplifier element is cascode-connected to each amplifier element forming a differential pair. Have
A cascode connection point on each side of the first differential amplifier is connected to an input terminal on each side of the second differential amplifier, and a cascode connection on each side of the second differential amplifier. Points are connected to the input terminals on each side of the third differential amplifier;
An output terminal on one side of the first differential amplifier is connected to an output terminal of a second differential amplifier connected to the other side of the first differential amplifier, and An output terminal on the other side of the differential amplifier is connected to an output terminal of a second differential amplifier connected to the one side of the first differential amplifier,
The output terminal on the one side of the second differential amplifier is connected to the output terminal of a third differential amplifier connected to the other side of the second differential amplifier, and 2 that the output terminal on the other side of the differential amplifier is connected to the output terminal of the third differential amplifier that is connected to the one side of the second differential amplifier. Characteristic semiconductor integrated circuit.

In a semiconductor integrated circuit having a differential amplifier circuit in an output stage,
The differential amplifier circuit includes m (m: a natural number equal to or greater than 4) differential amplifiers configured such that another amplifier element is cascode-connected to each amplifier element forming a differential pair. Is the first differential amplifier, the cascode connection point on each side of the n (n: natural number smaller than m) th differential amplifier is connected to the input terminal on each side of the (n + 1) th differential amplifier. Connected
An output terminal on one side of the n-th differential amplifier is connected to an output terminal of the (n + 1) -th differential amplifier connected to the other side of the n-th differential amplifier,
The output terminal on the other side of the n-th differential amplifier is connected to the output terminal of the (n + 1) -th differential amplifier connected to the one side of the n-th differential amplifier. Characteristic semiconductor integrated circuit.

The size of an amplification element forming a differential amplifier other than the first differential amplifier in the differential amplifier circuit is equal to or larger than the size of an amplification element forming the first differential amplifier. The semiconductor integrated circuit according to claim 7.