【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置及びその製造方法に関し、特に、ゲート電極の構造及びその製造プロセスに特徴を有する不揮発性半導体記憶装置及びその製造方法に関する。
【０００２】
【従来の技術】
不揮発性半導体記憶装置のゲート電極製造プロセスでは、一般的に図３（ａ）で示したように清浄なＳｉ基板表面に熱酸化により薄い酸化膜１をゲート絶縁膜として形成した後、ゲート電極となる第１層目のポリシリコン膜２及び第２層目のタングステンシリサイド膜（ＷＳｉ膜）３等を成膜し、その上にゲート電極を加工する際に必要なＳｉＮマスク材９を成膜している。ＳｉＮマスク材９を所望のゲート電極形状に加工するために、リソグラフィ技術を用いて、レジスト１０をＳｉＮマスク材９上に形成する。その後、異方性エッチングにより、マスクに合わせて深さ方向に選択的にエッチングしてＳｉＮマスク材９を加工している（図３（ｂ））。必要の無くなったレジストマスク１０は除去され、加工済みのＳｉＮマスク材９を基にして、第１層目と第２層目のゲート部材を同様にエッチングにより加工する（図３（ｃ）。また、加工されたゲートに対して、側壁保護材でもあるＳｉＮ４を成膜し（図３（ｄ））、そのＳｉＮに対して異方性エッチングを施している（図３（ｅ））。その後、ゲート配線と電源線７を分離するための層間膜５をゲート電極間に埋め込んでいる（図３（ｆ））。なお、電源線とゲート電極とはコンタクト６により導通されるように構成されている（図３（ｇ））。
【０００３】
装置の微細化に伴い、信号のゲート遅延が問題になってきており、ゲート電極の材料を低抵抗にすることが要求されている。そのため、従来のポリシリコンに替えて比抵抗が概ねポリシリコンよりも一桁小さい低抵抗のゲート材、例えばタングステンシリサイドＷＳｉのような高融点シリサイドが選択され、あるいは構造的にゲート膜厚を厚くすること等が提案されている。 ＷＳｉなどシリサイド単独でゲート電極を構成する場合には、仕事関数にかかわるしきい値制御性低下、さらには、ＳｉＯ２との密着性が良くない等の問題があり、ポリシリコンとの積層構造が一般的であった。
【０００４】
【発明が解決しようとする課題】
しかしながら、ゲート電極の形成に際し、ゲート膜厚を厚くした場合でも、ポリシリコンと低抵抗材との積層構造にした場合でも、電極自体が高くなり、異方性エッチングによる垂直加工時の加工時間も長くなる。そのため、エッチングによる寸法バラツキが大きくなり、コンタクトをゲート面上に接合させる個所に合わせずれが発生し、コンタクトがゲート面上から脱落１２することがあった（図３（ｇ））。また、ゲート電極と層間膜５上に形成する電源線７とを分離する層間膜の埋め込み深さが大きくなることから、層間膜中に埋め込み不良によるボイド１１が発生しやすい（図３（ｆ）、（ｇ））等の問題を生じていた。このボイドはデバイスの特性のばらつきを生じさせる一因となっている。
【０００５】
本発明は、かかる点に鑑みてなされたものであり、ゲート電極構造及びゲート電極製造プロセスの工夫により、低いゲート抵抗を有する高品質の不揮発性半導体記憶装置とその高歩留まり製造方法を提供することを目的としている。
【０００６】
【課題を解決するための手段】
上記した課題を解決するために、本発明の不揮発性半導体記憶装置は、ゲート絶縁膜上に第１のゲート部材と第２のゲート部材を積層したゲート電極を備えて成る不揮発性半導体記憶装置において、第１層目のゲート部材と第２層目のゲート部材の界面を境に第２層目のゲート部材が上方に次第に幅広となっていることを特徴とするものである。
【０００７】
また、本発明の不揮発性半導体記憶装置においては、ゲート絶縁膜上に第１のゲート部材と第２のゲート部材を積層したゲート電極を備えて成る不揮発性半導体記憶装置において、第１層目のゲート部材と第２層目のゲート部材の界面を境に第２層目のゲート部材がキノコ状となっていることを特徴とするものである。
【０００８】
さらに、本発明の不揮発性半導体記憶装置においては、第１層目のゲート部材がポリシリコンで、第２層目のゲート部材がＷＳｉまたはＡｌまたはＷのいずれかであることを特徴とするものである。
【０００９】
このように、本発明の不揮発性半導体記憶装置では、ゲート抵抗が低くできるので、動作速度が速い不揮発性半導体記憶装置が得られる。
【００１０】
本発明の不揮発性半導体記憶装置の製造方法は、半導体基板表面にゲート絶縁膜を形成する工程と、このゲート絶縁膜上に第１のゲート部材を堆積する工程と、この第１のゲート部材の上に疑似成膜を成膜する工程と、リソグラフィにより疑似成膜上に所望の形状にレジスト加工を施す工程と、このレジストをマスク材として、第１のゲート部材と疑似成膜にパターンエッチングを施した後、不要となったレジスト膜を除去する工程と、第１のゲート部材と疑似成膜が積層し所望の形状に加工されたゲート配線間を完全に埋め込んで、ゲート部材の側壁保護をなす絶縁膜を成膜する工程と、この絶縁膜に異方性エッチング加工を施し、疑似成膜面上まで除去する工程と、第１のゲート部材上に残っている疑似成膜を、等方性エッチングにより除去する工程と、絶縁膜に等方性エッチングを施して、ゲート配線間に存在する絶縁膜が上方に縮径し角が取れた形状とする工程と、絶縁膜が完全に埋まるに十分な厚さまで、第２のゲート部材を堆積させる工程と、この第２のゲート部材の表面に異方性エッチングを施して、絶縁膜の表面が露出するまで除去する工程と、第２のゲート部材および絶縁膜の上に層間膜を積層させる工程と、第２のゲート部材上にコンタクトホールを形成した後、電源線を層間膜上に形成する工程とを備えたことを特徴とするものである。
【００１１】
また、本発明の不揮発性半導体記憶装置の製造方法は、疑似成膜をＴＥＯＳ膜で成膜することを特徴とするものである。
【００１２】
このように、本発明の不揮発性半導体記憶装置の製造方法では、第二層目のゲート上表面の面積が広いためにコンタクト脱落の問題が大幅に低減する。さらに、層間膜が深い埋め込み形成でなく積層により形成されるので、埋め込み不良によるボイドの発生がなくなる。
【００１３】
【発明の実施の形態】
以下、本発明の一実施形態を図面を参照して説明する。尚、各図において同一箇所については同一の符号を付してある。図１は本発明の不揮発性半導体記憶装置の素子断面図であり、図示しないＳｉ半導体基板上にソース、ドレイン領域が対向配置され、これらの領域の上面にゲート絶縁膜、たとえば、酸化膜１が形成されている。このゲート酸化膜１の上に、たとえば、ポリシリコンから成る第１層目のゲート部材２が積層されている。この第１層目のゲート部材２の上に、たとえば、タングステンシリサイドＷＳｉから成る第２層目のゲート部材３が積層された、２層構造のゲート電極となっている。尚、第二層目のゲート材としては、ＷＳｉに限られず、ＷまたはＡｌを使用することもできる。第２層目のゲート部材３は、図１に示すように、第１層目のゲート部材２との接合面から次第に幅広となっている。尚、幅広に限られず、かかる接合面から径大となっていてもよいことは勿論である。このようにキノコ状を呈している各ゲート電極間には、たとえば、ＳｉＮから成る側壁保護膜４が埋め込まれており、この側壁保護膜４は、層間絶縁膜も兼ねている。側壁保護膜４は、ゲート電極の外形に倣うように形成されているから、第２層目のゲート部材３の積層位置近傍から上方にいくにしたがって縮径している。キノコ状のゲート電極のかさ部にはコンタクト６を介して電源線７が配設されている。なお、ゲート配線と電源線７を分離するため、ゲートと電源線７の間には、層間絶縁膜５が形成されている。
【００１４】
このように構成された本発明の不揮発性半導体記憶装置は、ゲート電極上表面の面積が広いため、低抵抗であるとともに、コンタクトが取りやすくなっており、脱落不良の発生が抑えられる。
【００１５】
次に、本発明に係わる不揮発性半導体記憶装置の製造方法の一実施形態について、図２を参照して説明する。図２は、本発明に係わる不揮発性半導体記憶装置の製造工程を示す素子断面図である。まず、シリコン基板を用意し、化学洗浄した後、真空中で加熱処理して表面を清浄にする。このシリコン基板（図示しない）上に、たとえば、酸素分圧０．１気圧以下の条件で８５０℃の低温熱酸化を施して、約１００Å厚の均一なゲート酸化膜１を形成する。次に、第１層目のゲート材２となるポリシリコン膜を、たとえば、モノシラン（ＳｉＨ４）を用いた化学気相成長法（以下、ＣＶＤという）により約１５００Å堆積させる。なお、このポリシリコン膜にリンドープを行うことで、導電化を図ってもよい。その後、第１層目のゲート材２の上に、テトラエトキシシラン（ＴＥＯＳ）とＯ２ を用い４００℃程度の低温でプラズマＣＶＤよるＳｉＯ２ 膜（以下、ＴＥＯＳ膜という）８を、たとえば、約２０００Å成膜する（図２（ａ））。このＴＥＯＳ膜８は、ポリシリコンと同様にウェットエッチングによる選択性が良く、かつ反応性イオンエッチング（以下、ＲＩＥという））加工がしやすいという性質をもっている。
【００１６】
次に、リソグラフィ技術を用いて、上記成膜されたＴＥＯＳ膜８上に所望の形状にレジスト加工する。このレジストをマスク材として第１層目のゲート材２のポリシリコンとその上のＴＥＯＳ膜８を、たとえば、希弗酸溶液にてウェットエッチングして除去する。残ったレジストを剥離除去した後（図２（ｂ））、ゲート配線間を完全に埋め込むように、たとえば、Ｓｉ／ＮＨ３系プラズマＣＶＤにより堆積温度約３５０℃、堆積圧力約２００Ｐａの条件で、ＳｉＮ等の絶縁膜を約５５００Å被覆して、側壁保護膜４とする（図２（ｃ））。次に、ＲＩＥ異方性エッチングによりＳｉＮ膜表面４をＴＥＯＳ膜８面上まで除去する。この結果、ゲート側壁にＳｉＮ膜４が残る構造になる（図２（ｄ））。このようにした状態で、第１層目のゲート材上２に残っているＴＥＯＳ膜８を、第１層目のゲート材２のポリシリコン膜を崩さずに、ＨＮ４Ｆ等を用いた等方性エッチングにより除去する（図２（ｅ））。引き続き、ＳｉＮ膜４に対して、たとえば、ＨＮ４Ｆを用いた等方性エッチングを施して、ゲート配線３間に存在するＳｉＮ膜４が上方に縮径し角が取れた形状にする（図２（ｆ））。この上を第２層目のゲート部材３で被覆する。第２層目のゲート部材３としては、低抵抗化に適したタングステンシリサイドＷＳｉ等を選択する。ＳｉＮ絶縁膜４が完全に埋まる十分な厚さの約５５００ÅをプラズマＣＶＤにより堆積させる（図２（ｇ））。このＷＳｉ表面３にＲＩＥ装置による異方性エッチングを施して、ＳｉＮ表面４に至る深さまで除去する。
【００１７】
この結果、第１層目のポリシリコンゲート部材２上に、キノコ状に上方に幅が広がった第２層目のＷＳｉゲート材３が積層され、かつゲート間はＳｉＮ層４で絶縁された構造になる（図２（ｈ））。この表面に向かって広がった扇型の断面形状の第２層目のゲート材３層表面とＳｉＮ層４表面とが略整合されてなる表面上に層間絶縁膜５を積層し（図２（ｉ））、コンタクト６を取る（図２（ｊ））ことにより埋め込み不良やコンタクト脱落の問題がなく、容易にゲート配線と電源線との分離がなり、低抵抗ゲートを有する不揮発性半導体記憶装置が得られる。
【００１８】
本発明は上記実施形態に限定されることなく、特許請求の範囲に記載した発明の範囲内で、種々の変形が可能であり、それらも本発明の範囲内に含まれるものであることはいうまでもない。
【００１９】
【発明の効果】
本発明の不揮発性半導体記憶装置は、ゲート配線の抵抗が低いので、動作速度の速い不揮発性半導体記憶装置が得られる。また、本発明の不揮発性半導体記憶装置の製造方法においては、ゲートプロセスにおいては、層間膜の埋め込み不良やコンタクト脱落の問題が大幅に軽減するために、不揮発性半導体記憶装置の製造歩留まりが大幅に向上する。
【図面の簡単な説明】
【図１】本発明に係わる不揮発性半導体記憶装置の素子断面図である。
【図２】本発明に係わる不揮発性半導体記憶装置の製造工程を示す素子断面図である。
【図３】従来の不揮発性半導体記憶装置の製造工程を示す素子断面図である。
【符号の説明】
１ ゲート酸化膜
２ 第１層目のゲート部材
３ 第２層目のゲート部材
４ 側壁保護膜
５ 層間絶縁膜
６ コンタクト
７ 電源線
８ ＴＥＯＳ膜
９ ＳｉＮマスク材
１０ レジストマスク
１１ ボイド
１２ コンタクト不良部[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a nonvolatile semiconductor memory device and a method for manufacturing the same, and more particularly, to a nonvolatile semiconductor memory device having a feature in a gate electrode structure and a manufacturing process thereof, and a method for manufacturing the same.
[0002]
[Prior art]
In a gate electrode manufacturing process of a nonvolatile semiconductor memory device, a thin oxide film 1 is generally formed as a gate insulating film on a clean Si substrate surface by thermal oxidation as shown in FIG. A first polysilicon film 2 and a second tungsten silicide film (WSi film) 3 are formed, and a SiN mask material 9 necessary for processing a gate electrode is formed thereon. ing. In order to process the SiN mask material 9 into a desired gate electrode shape, a resist 10 is formed on the SiN mask material 9 using a lithography technique. Thereafter, the SiN mask material 9 is processed by anisotropic etching to selectively etch in the depth direction in accordance with the mask (FIG. 3B). The unnecessary resist mask 10 is removed, and based on the processed SiN mask material 9, the first and second layer gate members are similarly processed by etching (FIG. 3C). Then, a film of SiN4, which is also a side wall protective material, is formed on the processed gate (FIG. 3D), and the SiN is subjected to anisotropic etching (FIG. 3E). An interlayer film 5 for separating the gate wiring and the power supply line 7 is buried between the gate electrodes (FIG. 3F), and the power supply line and the gate electrode are configured to be electrically connected by the contact 6. (FIG. 3 (g)).
[0003]
With device miniaturization, gate delay of signals has become a problem, and it is required to reduce the material of the gate electrode to low resistance. Therefore, instead of the conventional polysilicon, a low-resistance gate material whose specific resistance is approximately one digit smaller than that of the polysilicon, for example, a high-melting-point silicide such as tungsten silicide WSi is selected, or the gate thickness is increased structurally. It has been proposed. When a gate electrode is composed of silicide alone such as WSi, there are problems such as lowering of threshold controllability relating to a work function and poor adhesion with SiO 2. Was common.
[0004]
[Problems to be solved by the invention]
However, when forming the gate electrode, the electrode itself becomes high regardless of whether the gate film thickness is increased or the laminated structure of polysilicon and a low-resistance material, and the processing time for vertical processing by anisotropic etching is also increased. become longer. As a result, the dimensional variation due to the etching becomes large, misalignment occurs at a position where the contact is bonded on the gate surface, and the contact may fall off from the gate surface 12 (FIG. 3 (g)). In addition, since the buried depth of the interlayer film separating the gate electrode and the power supply line 7 formed on the interlayer film 5 is increased, voids 11 are likely to be generated in the interlayer film due to poor filling (FIG. 3F). , (G)). These voids are one of the causes of variations in device characteristics.
[0005]
The present invention has been made in view of the above points, and provides a high-quality nonvolatile semiconductor memory device having a low gate resistance and a method for manufacturing the same at a high yield by devising a gate electrode structure and a gate electrode manufacturing process. It is an object.
[0006]
[Means for Solving the Problems]
In order to solve the above-described problem, a nonvolatile semiconductor memory device according to the present invention is directed to a nonvolatile semiconductor memory device including a gate electrode in which a first gate member and a second gate member are stacked on a gate insulating film. The gate member of the second layer is gradually widened upward from an interface between the gate member of the first layer and the gate member of the second layer.
[0007]
Further, in the nonvolatile semiconductor memory device of the present invention, in the nonvolatile semiconductor memory device including a gate electrode in which a first gate member and a second gate member are stacked on a gate insulating film, The second-layer gate member has a mushroom shape with an interface between the gate member and the second-layer gate member as a boundary.
[0008]
Further, in the nonvolatile semiconductor memory device according to the present invention, the gate member of the first layer is made of polysilicon, and the gate member of the second layer is made of WSi, Al or W. is there.
[0009]
As described above, in the nonvolatile semiconductor memory device of the present invention, the gate resistance can be reduced, so that a nonvolatile semiconductor memory device having a high operation speed can be obtained.
[0010]
According to the method of manufacturing a nonvolatile semiconductor memory device of the present invention, a step of forming a gate insulating film on a surface of a semiconductor substrate, a step of depositing a first gate member on the gate insulating film, and a step of forming the first gate member A step of forming a pseudo film on the film, a step of applying a resist to a desired shape on the pseudo film by lithography, and pattern etching of the first gate member and the pseudo film using the resist as a mask material. After the application, a step of removing an unnecessary resist film and a step of completely burying a gap between the first gate member and the gate wiring processed into a desired shape by laminating the pseudo film are performed to protect the side wall of the gate member. A step of forming an insulating film to be formed, a step of performing anisotropic etching on the insulating film and removing the insulating film up to the pseudo film formation surface, and a step of forming the pseudo film remaining on the first gate member isotropically. By etching Removing the insulating film, subjecting the insulating film to isotropic etching to reduce the diameter of the insulating film existing between the gate wirings to an angle, and forming the insulating film to a thickness sufficient to completely fill the insulating film. The step of depositing the second gate member, the step of performing anisotropic etching on the surface of the second gate member to remove the surface until the surface of the insulating film is exposed, the step of depositing the second gate member and the step of insulating A step of forming an interlayer film on the film; and a step of forming a power supply line on the interlayer film after forming a contact hole on the second gate member.
[0011]
Further, the method of manufacturing a nonvolatile semiconductor memory device according to the present invention is characterized in that the pseudo film is formed by a TEOS film.
[0012]
As described above, in the method of manufacturing the nonvolatile semiconductor memory device according to the present invention, the problem of contact drop-out is greatly reduced because the area of the second gate upper surface is large. Further, since the interlayer film is formed by lamination instead of deep burying, voids due to poor burying are eliminated.
[0013]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, an embodiment of the present invention will be described with reference to the drawings. In the drawings, the same parts are denoted by the same reference numerals. FIG. 1 is a cross-sectional view of an element of a nonvolatile semiconductor memory device of the present invention. A source and a drain region are arranged to face each other on a Si semiconductor substrate (not shown), and a gate insulating film, for example, an oxide film 1 is formed on the upper surface of these regions. Is formed. On this gate oxide film 1, a first-layer gate member 2 made of, for example, polysilicon is laminated. On this first-layer gate member 2, a second-layer gate member 3 made of, for example, tungsten silicide WSi is laminated to form a two-layer gate electrode. The gate material of the second layer is not limited to WSi, but may be W or Al. As shown in FIG. 1, the gate member 3 of the second layer is gradually wider from the joint surface with the gate member 2 of the first layer. In addition, it is a matter of course that the diameter is not limited to the width but may be larger from the joining surface. A sidewall protection film 4 made of, for example, SiN is buried between the mushroom-shaped gate electrodes, and the sidewall protection film 4 also serves as an interlayer insulating film. Since the sidewall protective film 4 is formed so as to follow the outer shape of the gate electrode, the diameter of the sidewall protective film 4 is reduced from the vicinity of the lamination position of the second-layer gate member 3 to the upper portion. A power supply line 7 is provided via a contact 6 at the bulk of the mushroom-shaped gate electrode. Note that an interlayer insulating film 5 is formed between the gate and the power supply line 7 to separate the gate wiring and the power supply line 7.
[0014]
The non-volatile semiconductor memory device of the present invention thus configured has a low resistance and an easy contact, since the surface area of the upper surface of the gate electrode is large.
[0015]
Next, an embodiment of a method for manufacturing a nonvolatile semiconductor memory device according to the present invention will be described with reference to FIG. FIG. 2 is an element cross-sectional view showing a manufacturing process of the nonvolatile semiconductor memory device according to the present invention. First, a silicon substrate is prepared, chemically cleaned, and then heat-treated in a vacuum to clean the surface. On this silicon substrate (not shown), for example, low-temperature thermal oxidation at 850 ° C. is performed under an oxygen partial pressure of 0.1 atm or less to form a uniform gate oxide film 1 having a thickness of about 100 °. Next, a polysilicon film serving as the first-layer gate material 2 is deposited by, for example, a chemical vapor deposition method (hereinafter, referred to as CVD) using monosilane (SiH 4) at about 1500 °. The polysilicon film may be doped with phosphorus to make it conductive. Thereafter, an SiO 2 film (hereinafter referred to as a TEOS film) 8 formed by plasma CVD at a low temperature of about 400 ° C. using tetraethoxysilane (TEOS) and O 2 on the first-layer gate material 2, for example, about A film is formed at 2000 ° (FIG. 2A). The TEOS film 8 has properties such that the selectivity by wet etching is good and the reactive ion etching (hereinafter, referred to as RIE) process is easy, similarly to polysilicon.
[0016]
Next, a resist is processed into a desired shape on the formed TEOS film 8 by using a lithography technique. Using this resist as a mask material, the polysilicon of the first layer gate material 2 and the TEOS film 8 thereon are removed by, for example, wet etching with a dilute hydrofluoric acid solution. After removing the remaining resist (FIG. 2 (b)), the SiN is deposited at a deposition temperature of about 350 ° C. and a deposition pressure of about 200 Pa by, for example, Si / NH 3 plasma CVD so as to completely bury the space between the gate wirings. Then, an insulating film such as that described above is coated by about 5500 ° to form a sidewall protective film 4 (FIG. 2C). Next, the SiN film surface 4 is removed up to the TEOS film 8 surface by RIE anisotropic etching. As a result, a structure in which the SiN film 4 remains on the gate side wall is obtained (FIG. 2D). In this state, the TEOS film 8 remaining on the first-layer gate material 2 is isotropically formed using HN4F or the like without breaking the polysilicon film of the first-layer gate material 2. It is removed by etching (FIG. 2E). Subsequently, the SiN film 4 is subjected to isotropic etching using, for example, HN4F, so that the SiN film 4 existing between the gate wires 3 is reduced in diameter upward to have an angled shape (FIG. 2 ( f)). This is covered with a second-layer gate member 3. As the gate member 3 of the second layer, tungsten silicide WSi or the like suitable for lowering the resistance is selected. A sufficient thickness of about 5500 ° to completely fill the SiN insulating film 4 is deposited by plasma CVD (FIG. 2 (g)). The WSi surface 3 is subjected to anisotropic etching by an RIE device to remove the WSi surface 3 to a depth reaching the SiN surface 4.
[0017]
As a result, a WSi gate material 3 of a second layer, which is widened upward in a mushroom shape, is laminated on the polysilicon gate member 2 of the first layer, and the gate is insulated by a SiN layer 4 between the gates. (FIG. 2 (h)). The interlayer insulating film 5 is laminated on the surface of the fan-shaped cross-sectional shape of the fan-shaped cross-sectional shape that spreads toward this surface, where the surface of the second-layer gate material 3 and the surface of the SiN layer 4 are substantially aligned (FIG. 2 (i)). 2), the contact 6 is removed (FIG. 2 (j)), so that there is no problem of burying failure or contact drop-off, the gate wiring and the power supply line can be easily separated, and the nonvolatile semiconductor memory device having a low-resistance gate can be obtained. can get.
[0018]
The present invention is not limited to the above embodiments, and various modifications are possible within the scope of the invention described in the claims, and it is also said that they are also included in the scope of the present invention. Not even.
[0019]
【The invention's effect】
Since the resistance of the gate wiring is low, the nonvolatile semiconductor memory device of the present invention can have a high operating speed. In the method of manufacturing a nonvolatile semiconductor memory device according to the present invention, in the gate process, the production yield of the nonvolatile semiconductor memory device is significantly reduced in order to greatly reduce the problem of defective embedding of the interlayer film and contact dropout. improves.
[Brief description of the drawings]
FIG. 1 is a sectional view of an element of a nonvolatile semiconductor memory device according to the present invention.
FIG. 2 is an element cross-sectional view showing a manufacturing step of the nonvolatile semiconductor memory device according to the present invention.
FIG. 3 is an element cross-sectional view showing a manufacturing step of a conventional nonvolatile semiconductor memory device.
[Explanation of symbols]
REFERENCE SIGNS LIST 1 gate oxide film 2 first layer gate member 3 second layer gate member 4 sidewall protective film 5 interlayer insulating film 6 contact 7 power supply line 8 TEOS film 9 SiN mask material 10 resist mask 11 void 12 contact defect