JP2004085340A

JP2004085340A - DRFM equipment

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Publication number: JP2004085340A
Application number: JP2002246170A
Authority: JP
Inventors: Shinichi Fujikawa; 藤川　信一
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2002-08-27
Filing date: 2002-08-27
Publication date: 2004-03-18
Anticipated expiration: 2022-08-27
Also published as: JP3981878B2

Abstract

【課題】受信波をディジタル波形信号として記憶するＤＲＦＭ装置に関し、不要波成分を除いてデータ記憶部に記憶させる。
【解決手段】受信波をＡ／Ｄ変換部２によりディジタル波形信号に変換してデータ記憶部４に記憶するＤＲＦＭ装置１であって、ＩＦＭ装置８等により計測した受信波の計測周波数データと、分析／制御装置９等からの所望周波数データとが弁別判定部６により比較一致した期間、データ弁別部３を制御して、ディジタル波形信号をデータ記憶部４に入力して記憶させる。又制御部７の制御に従ってデータ記憶部４から読出したデータをＤ／Ａ変換部５によりアナログ信号に変換して送信することができる。
【選択図】　　　図１A DRFM device that stores a received wave as a digital waveform signal is stored in a data storage unit excluding unnecessary wave components.
A DRFM device (1) that converts a received wave into a digital waveform signal by an A / D converter (2) and stores the digital waveform signal in a data storage unit (4). During the period when the desired frequency data from the analysis / control device 9 and the like are compared and matched by the discrimination determination unit 6, the data discrimination unit 3 is controlled to input and store the digital waveform signal in the data storage unit 4. Also, the data read from the data storage unit 4 can be converted into an analog signal by the D / A conversion unit 5 and transmitted under the control of the control unit 7.
[Selection diagram] Fig. 1

Description

【０００１】
【発明の属する技術分野】
本発明は、受信波の周波数を計測する計測機能と、周波数分別制御機能とを有し、受信波をディジタル波形信号として所望の信号成分のみをメモリに記憶するＤＲＦＭ（Ｄｉｇｉｔａｌ　Ｒａｄｉｏ　Ｆｒｅｑｕｅｎｃｙ　Ｍｅｍｏｒｙ）装置に関する。
【０００２】
【従来の技術】
アンテナからパルスレーダ波を送出し、反射波をアンテナで受信して目標物を探索するパルスレーダシステムが知られている。そのパルスレーダ波の数ＧＨｚ〜数１０ＧＨｚの周波数や数μｓ程度或いはそれ以下のパルス幅や繰り返し周期等を計測する為のＩＦＭ（瞬時周波数計測）受信機や、受信パルスレーダ波をディジタル波形信号に変換してメモリに記憶し、そのメモリからの読出しを制御して、受信パルスレーダ波に対する妨害波を送出できるＤＲＦＭ（ディジタル高周波メモリ）装置が知られている。
【０００３】
図７は前述のＩＦＭ受信機の概要を示し、６１は等化器、６２はディジタル周波数弁別器（ＤＦＤ；Ｄｉｇｉｔａｌ　Ｆｒｅｑｕｅｎｃｙ　Ｄｉｓｃｒｉｍｉｎａｔｏｒ）、６３はビデオアンプ、６４は到達時刻カウンタ、６５はパルス幅カウンタを示す。
【０００４】
パルスレーダ波を受信して増幅し、等化器６１により等化してビデオアンプ６３に入力すると共に、振幅制限する増幅器を介してディジタル周波数弁別器６２に入力する。そして、ビデオアンプ６３により処理したディジタル信号を、ディジタル周波数弁別器６２とタイミングカウンタ６４とパルス幅カウンタ６５とに入力し、ディジタル周波数弁別器６２により、受信パルスレーダ波の周波数データを求め、ビデオアンプ６３により帯域制限して増幅して受信パルスレーダ波の振幅データを求め、到達時刻カウンタ６４により、受信時刻を示すＴＯＡ（Ｔｉｍｅ　ｏｆ　Ａｒｒｉｖａｌ）データを求め、パルス幅カウンタ６５により、受信パルスレーダ波のパルス幅データを求める。
【０００５】
ＩＦＭ受信機のディジタル周波数弁別器（ＤＦＤ）６２は、図８に示す構成を有するもので、７１はフェーズマッチドパワーデバイダ、７２−１〜７２−ｎはディレイライン、７３−１〜７３−ｎはコレレータ、７４はディジタルエンコーダ、７５は温度補正ＰＲＯＭ（プログラマブルリードオンリーメモリ）、７６は温度センサ、７７は増幅器、７８はＡＤ変換器（Ａ／Ｄ）、８０はフェーズイディスクリミネータ、８１，８２は差動アンプ、８３，８４はビデオアンプ、８５，８６はＡＤ変換器（Ａ／Ｄ）を示す。
【０００６】
ディジタル周波数弁別器に於いては、入力された信号をフェーズマッチドパワーデバイダ７１により複数に分岐して、複数のコレレータ７３−１〜７３−ｎにそれぞれ直接及びディレイライン７２−１〜７２−ｎを介して入力する。各ディレイライン７２−１〜７２−ｎは、受信パルスレーダ波の周波数とノイズマージン等に従ってそれぞれの遅延時間が選定される。
【０００７】
各コレレータ７３−１〜７３−ｎに於いては、ディレイライン７２−１〜７２−ｎを介した信号と直接入力される信号とを用いてフェーズディスクリミネータ８０により位相検波し、差動アンプ８１，８２からｃｏｓ成分とｓｉｎ成分とを出力してビデオアンプ８３，８４に入力し、ビデオアンプ８３，８４の特性に従った積分出力信号を、ＡＤ変換器８５，８６によりディジタル信号に変換し、複数のコレレータ７３−１〜７３−ｎからの出力データをディジタルエンコーダ７４によりコード化し、ディレイライン７２−１〜７２−ｎ等の温度特性を補償する為に、温度センサ７６によって検出した温度に従って、温度補正ＰＲＯＭ７５から温度補正した周波数データを求めるものである。
【０００８】
図９は前述のＤＲＦＭ装置の概要を示すもので、９１はＡ／Ｄ変換部、９２はデータ記憶部、９３はＤ／Ａ変換部、９４は制御部、９５はＳ／Ｐ変換部、９６は並列メモリ部、９７はＰ／Ｓ変換部を示す。
【０００９】
データ記憶部９２の並列メモリ部９６に対するデータの書込み及び読出しを制御部９４により制御するもので、パルスレーダ波の受信信号をＡ／Ｄ変換器９１によりディジタル信号に変換してデータ記憶部９２に入力し、このデータ記憶部９２のＳ／Ｐ変換部９５により直列並列変換してデータ速度を低減した並列データを並列メモリ部９６に入力し、制御部９４の制御に従って記憶させる。そして、制御部９４の制御により並列メモリ部９６から読出した並列データをＰ／Ｓ変換部９７により並列直列変換してＤ／Ａ変換部９３に入力し、送信信号とする。この場合、制御部９４の制御により並列メモリ部９６から同一のデータを繰り返し読出したり、又は読出速度を順次変化させることにより、受信パルスレーダ波に対する妨害波を送出することが可能である。
【００１０】
【発明が解決しようとする課題】
受信パルスレーダ波は、所望の送信パルスレーダ波成分のみでなく、各種の雑音成分等の不要な成分を含むものとなる。即ち、従来の図９に示すＤＲＦＭ装置に於いては、受信パルスレーダ波をディジタル波形信号に変換して並列メモリ部に記憶させた場合に、不要な信号成分を含めて記憶することになる。従って、この並列メモリ部に記憶したディジタル波形信号を基に妨害波を送出する場合に、無効となる信号成分を含み、所望の信号成分を再生することが困難となる問題がある。
本発明は、受信パルスレーダ波の周波数を計測して所望の信号成分のみを記憶できるようにすることを目的とする。
【００１１】
【課題を解決するための手段】
本発明のＤＲＦＭ装置は、図１を参照して説明すると、受信波をディジタル波形信号に変換してデータ記憶部４に記憶するＤＲＦＭ装置であって、受信波の周波数を計測した計測周波数データと、所望周波数データとが一致とした期間のディジタル波形信号のみを、データ記憶部に入力して記憶させるデータ弁別部３を設けたものである。この場合、受信波の周波数を瞬時に計測して計測周波数データを出力するＩＦＭ装置８を設けることができる。
【００１２】
又受信波をディジタル波形信号に変換して複数チャネルの並列データに変換するＳ／Ｐ変換部と、このＳ／Ｐ変換部により変換された並列データをデータ記憶部に入力するか否かを制御するデータ弁別部と、Ｓ／Ｐ変換部により変換された並列データを入力して計測周波数データを出力する周波数計測部と、この周波数計測部からの計測周波数データと所望周波数データとが一致する期間、データ弁別部を制御して並列データをデータ記憶部に入力させる弁別判定部とを備えることができる。
【００１３】
又周波数計測部は、Ｓ／Ｐ変換部により変換されたそれぞれ異なる時間差の二つの並列データを入力して複素乗算する複素乗算回路と、複素乗算回路の出力データをアドレスとして計測周波数データを出力する周波数データ変換テーブルとを備えた構成とすることができる。又周波数計測部は、Ｓ／Ｐ変換部により変換された並列データについて設定した時間差を与えるようにタイミング調整する信号タイミング調整部と、この信号タイミング調整部により時間差が調整された並列データを入力して複素乗算する複素乗算回路と、複素乗算回路の出力データをアドレスとして計測周波数データを出力する周波数データ変換テーブルとを備えた構成とすることができる。
【００１４】
【発明の実施の形態】
図１は本発明の第１の実施の形態の説明図であり、１はＤＲＦＭ（ディジタル高周波メモリ）装置、２はＡ／Ｄ変換部、３はデータ弁別部、４はデータ記憶部、５はＤ／Ａ変換部、６は弁別判定部、７は制御部、８はＩＦＭ（瞬時周波数計測）装置、９は分析／制御装置を示す。以下受信波を受信パルスレーダ波として説明する。
【００１５】
図示を省略した受信装置からの受信パルスレーダ波をＡ／Ｄ変換部２によりディジタル波形信号に変換して、データ弁別部３に入力する。又受信パルスレーダ波をＩＦＭ装置８に入力して、受信パルスレーダ波の周波数を計測し、その計測周波数データを分析／制御装置９と弁別判定部６とに入力する。分析／制御装置９は、計測周波数データに対応して予め設定した所望の周波数範囲を示す所望周波数データを弁別判定部６に入力する。この弁別判定部６は、ＩＦＭ装置８からの計測周波数データと、分析／制御装置９からの所望周波数データとを基にデータ弁別部３を制御する。
【００１６】
データ弁別部３は、ゲート回路に相当し、Ａ／Ｄ変換部２により変換したディジタル波形信号をデータ記憶部４に入力するか否かを、弁別判定部６からの制御信号に従って制御するものである。この場合、弁別判定部６は、計測周波数データと所望周波数データとが一致した期間、データ弁別部３を介してディジタル波形信号をデータ記憶部４に入力して記憶させる。即ち、ノイズ等の不要波を除いて所望周波数成分がデータ記憶部４に記憶されることになる。
【００１７】
それにより、分析／制御装置９と制御部７との間の制御に従ってデータ記憶部４の読出制御を行い、Ｄ／Ａ変換部５によりアナログ信号に変換して送信する時、受信パルスレーダ波と同一周波数の信号又はその繰り返し信号又は読出タイミングを順次変化させて、受信パルスレーダ波に対する疑似反射波の信号を形成して送信することができる。
【００１８】
又ＩＦＭ装置８は、例えば、図７に示す従来のＩＦＭ受信機の周波数データを出力する為のディジタル振幅等化器６１とディジタル周波数弁別器６２とを含む構成とすることができる。又データ記憶部４に対しては、Ａ／Ｄ変換部２によりディジタル信号に変換し、且つ従来例と同様に直列並列変換した並列データを記憶させる構成とすることができる。この場合、データ弁別部３は、並列データに対してデータ記憶部４に入力するか否かを制御する構成とする。又データ記憶部４から読出した並列データを直列データに変換して、Ｄ／Ａ変換部５に入力し、アナログ信号に変換する構成とすることができる。
【００１９】
なお、データ弁別部３を前述の実施の形態のように、Ａ／Ｄ変換部２とデータ記憶部４との間に設けるのではなく、データ記憶部４とＤ／Ａ変換部５との間に設けることが考えられるが、その場合、受信パルスレーダ波と不要波成分とを含めてＡ／Ｄ変換部２により変換されたディジタル波形信号をデータ記憶部４に記憶し、そのデータ記憶部４から読出した後に、データ弁別部３により所望周波数帯域の成分をＤ／Ａ変換部５に入力して送信信号とすることになり、データ記憶部４からの読出制御に対する制約が大きくなる。これに対して、前述の実施の形態に於いては、所望周波数データと計測周波数データとが一致した期間の受信パルスレーダ波を変換したディジタル波形信号をデータ記憶部４に記憶することができるから、データ記憶部４の読出しについて各種の制御手段を適用することできる。
【００２０】
図２は本発明の第２の実施の形態の説明図であり、１１はＡ／Ｄ変換部、１２はＳ／Ｐ変換部、１３はデータ弁別部、１４は並列メモリ部、１５はＰ／Ｓ変換部、１６はＤ／Ａ変換部、１７は弁別判定部、１８は制御部、１９は分析／制御装置、２０は周波数計測部、２１−１〜２１−ｎは位相差検出部、２２は周波数データ変換部を示す。
【００２１】
受信パルスレーダ波をＡ／Ｄ変換部１１によりディジタル波形信号に変換し、Ｓ／Ｐ変換部１２により直列並列変換を行い、それによる並列データをデータ弁別部１３を介して並列メモリ部１４に入力する。又並列メモリ部１４は、図１のデータ記憶部４に相当するものであり、この並列メモリ部１４から読出した並列データをＰ／Ｓ変換部１５により直列データに変換し、Ｄ／Ａ変換部１６によりアナログ信号に変換して送信する
【００２２】
又周波数計測部２０は、図１に於けるＩＦＭ装置８の機能に相当し、複数の位相差検出部２１−１〜２１−ｎと、周波数データ変換部２２とを含む構成を有し、受信パルスレーダ波の周波数を瞬時に計測して、その計測周波数データを弁別判定部１７と分析／制御装置１９とに入力する。
【００２３】
Ｓ／Ｐ変換部１２は、例えば、Δｔ毎のサンプリングタイミングでサンプリングされたシリアルデータ列ｄｔ_１，ｄｔ_２，ｄｔ_３，・・，ｄｔ_ｋ，ｄｔ_ｋ＋１，ｄｔ_ｋ＋２，・・・，ｄｔ_２ｋ，ｄｔ_２ｋ＋１，ｄｔ_２ｋ＋２，・・・，ｄｔ_３ｋ，・・・について、チャネル１〜チャネルｋに直列並列変換するもので、チャネルｋの複数ビット構成の１番目のデータをＤ（ｋ，１）と表記すると、直列並列変換したチャネル１〜チャネルｋのデータは、Ｄ（１，１），Ｄ（２，１），Ｄ（３，１），・・・，Ｄ（ｋ，１），Ｄ（１，２），Ｄ（２，２），Ｄ（３，２），・・・，Ｄ（ｋ，２），Ｄ（１，３），Ｄ（２，３），・・・，Ｄ（ｋ，３），・・・と表すことができる。
【００２４】
データＤ（１，１）のｊΔｔ（但し、ｊ＝１，２，３，・・・であり、且つｊ＜ｋ）後のデータはＤ（１＋ｊ，１）であり、このｊだけ時間が離れたデータＤ（１，１）とＤ（１＋ｊ，１）とを用いて周波数計測を行うことができる。即ち、位相差検出部２１−１〜２１−ｎは、それぞれ二つの並列データＤ（１，１）とＤ（１＋ｊ，１）との位相差を求め、その位相差データを周波数データ変換部２２に入力して計測周波数データを出力する。
【００２５】
この場合の位相差検出部２１−１〜２１−ｎは、それぞれ異なる分析周波数Ｂｎに対応しており、この分析周波数Ｂｎは、入力する二つのチャネルのデータの組合せに依存した値となり、二つのチャネルのデータのサンプリング時間差Δｔは、Δｔ＝ｊ／ｆｓ（但し、ｆｓ＝サンプリング周波数）となるから、分析周波数帯域Ｂｍは、Ｂｍ＝１／Δｔ＝ｆｓ／ｊとなる。又最小の分析周波数帯域は、Ｂｍ（ｍｉｎ）＝１／Δｔ（ｍａｘ）＝ｆｓ／（ｋ−１）であるから、最小の分析周波数帯域は、直列並列変換したチャネル数ｋに依存することになる。
【００２６】
従来の図８に示すディジタル周波数弁別器のコレレータ７３−１〜７３−ｎ対応のディレイライン７２−１〜７２−ｎは、フェーズディスクリミネータ８０に入力する信号について、分析周波数Ｂｎの逆数１／Ｂｎに等しい遅延時間差を与えるものであり、この実施の形態に於ける周波数計測部２０は、ディレイライン７２−１〜７２−ｎに相当するアナログ素子を使用しないので、温度補正手段を省略することができる。
【００２７】
図３は、図２に示す本発明の第２の実施の形態の更に詳細な説明図を示すもので、受信パルスレーダ波をＩ，Ｑチャネルに復調した場合に相当する。同図に於いて、３１ａ，３１ｂはＡ／Ｄ変換部、３２ａ，３２ｂはＳ／Ｐ変換部、３３ａ，３３ｂは遅延回路、３４ａ，３４ｂはバッファ、３５は並列メモリ部、３６ａ，３６ｂはＰ／Ｓ変換部、３７ａ，３７ｂはＤ／Ａ変換部、３８はコンパレータ、３９は制御回路、４０は分析／制御装置、４１−１〜４１−Ｍは複素乗算回路、４２は周波数データ変換テーブルを示す。
【００２８】
受信Ｉｃｈ（Ｉチャネル）の信号と受信Ｑｃｈ（Ｑチャネル）の信号とをそれぞれＡ／Ｄ変換部３１ａ，３１ｂに入力してディジタル信号に変換し、Ｓ／Ｐ変換部３２ａ，３２ｂによりそれぞれ複数ビット構成の１〜１６チャネルの並列データに変換する。遅延回路３３ａ，３３ｂは、単一又は複数段のフリップフロップ等により構成され、周波数データ変換テーブル４２から計測周波数データと、分析／制御装置４０からの所望周波数データとがコンパレータ３８に入力されて、このコンパレータ３８からバッファ３４ａ，３４ｂを制御するまでの時間を補償する為のものである。
【００２９】
又バッファ３４ａ，３４ｂはゲート回路に相当した機能を有するもので、遅延回路３３ａ，３３ｂを介した並列データを並列メモリ部３５に入力するか否かを制御するものである。又並列メモリ部３５は、図１のデータ記憶部４に対応する構成であり、（１）〜（１６）で示すＩチャネル側の１６チャネル分と、Ｑチャネル側の１６チャネル分との並列データを順次記憶させる領域を有する場合を示す。又制御回路３９の制御によって並列メモリ部３５の各領域から順次読出した並列データをＰ／Ｓ変換部３６ａ，３６ｂにより直列データに変換し、Ｄ／Ａ変換部３７ａ，３７ｂによりＩ，Ｑチャネル対応のアナログ信号に変換する。
【００３０】
又複素乗算回路４１−１〜４１−Ｍは、Ｉ，Ｑチャネルのデータを並列に変換したチャネル１の並列データに対して他のチャネルの並列データを乗算する４個の乗算器と、乗算結果を加算する２個の加算器と、加算出力データを積分処理する２個の積分器とを含む構成を有し、図２に於ける位相差検出部２１−１〜２１−ｎの機能に相当する。又周波数データ変換テーブル４２は、複素乗算回路４１−１〜４１−Ｍの出力信号をアドレスとして計測周波数データを出力するリードオンリーメモリ（ＲＯＭ）による構成の場合を示し、図２に於ける周波数データ変換部２２の機能に相当するものである。従って、複素乗算回路４１−１〜４１−Ｍと周波数データ変換テーブル４２とにより、周波数計測部２０（図２参照）を構成している。
【００３１】
複素乗算回路４１−１〜４１−Ｍに於いては、二つの並列データＤｊ，Ｄｋについて、Ｄｊ×Ｄｋ^＊（＊印は複素共役を示す）の複素乗算を行う。この乗算結果は、入力信号の周波数ｆと分析周波数帯域Ｂｍとの比に応じた信号となる。例えば、入力信号がノイズ等を含まない純粋な信号の場合、
Ｄｊ＝Ａ×ｅｘｐ（ｊ２πｆｔ）
Ｄｋ＝Ａ×ｅｘｐ（ｊ２πｆ（ｔ−Δｔ）
＝Ａ×ｅｘｐ（ｊ２πｆ（ｔ−１／Ｂｍ））
として、
Ｄｊ×Ｄｋ^＊＝Ａ^２×ｅｘｐ（ｊ２πｆ／Ｂｍ）
となる。この場合、Ｄｊ×Ｄｋ^＊の位相値φ＝２πｆ／Ｂｍから、ｆ＝Ｂｍ×φ／２πとなる。即ち、分析周波数ｆが得られる為、複素乗算回路のステージ数Ｍは、Ｍ＝１とすることができる。
【００３２】
しかし、入力信号Ｄｊ，Ｄｋは共に誤差成分を含むものであるから、複素乗算回路の出力Ｄｊ×Ｄｋ^＊についても誤差を含むものとなり、分析周波数ｆも誤差を含むものとなる。この場合、複素乗算回路をＭステージ構成とし、１ステージ当たりの分析分解能を荒くすることにより、適切な誤差マージンを与えることができる。
【００３３】
従って、１ステージ当たりの分析周波数分解能はＢ／２（Ｂ＝分析周波数帯域）であり、Ｍステージ構成の分析周波数帯域Ｂｍ（ｍ＝１，２，・・，Ｍ）は、それぞれＢ，Ｂ／２，Ｂ／４，Ｂ／８，・・・，Ｂ／２^{（Ｍ−１）}として表すように分析周波数帯域を順次半分とし、且つ各ステージの複素乗算回路の周波数分解能ΔＢｍは、±Ｂ／２，±Ｂ／４，±Ｂ／８，・・・，±Ｂ／２^Ｍとすると、分析周波数帯域Ｂｍは２値化したものとなる。この場合の最小周波数分解能は、±Ｂ／２^Ｍであり、Ｂ／２^Ｍ≧ｆｓ／２ｋを満足する条件とする。又誤差マージンを前述の半分とする場合、分析周波数帯域Ｂｍは、Ｂ，Ｂ／４，Ｂ／１６，・・・，Ｂ／４^{（Ｍ−１）}となり、周波数分解能ΔＢｍは、±Ｂ／４，±Ｂ／１６，±Ｂ／６４，・・・，±Ｂ／４^Ｍとなる。
【００３４】
又複素乗算回路４１−１〜４１−Ｍの積分器により複素乗算結果を積分してＳ／Ｎの改善を図り、最小分析分解能を有するステージ（複素乗算回路４１−Ｍ）は、全ビットの値を出力し、それ以外のステージは、ＭＳＢ（最上位ビット）のみを出力する。即ち、複素乗算回路４１−１〜４１−（Ｍ−１）からは、ＩＭＳＢ，ＱＭＳＢとして示すように、Ｉ，Ｑチャネル対応のＭＳＢを出力し、複素乗算回路４１−Ｍからは、Ｉ，Ｑとして示すように、Ｉ，Ｑチャネル対応の全ビットの値を出力して、周波数データ変換テーブル４２に、リードアドレスとして入力する。
【００３５】
この周波数データ変換テーブル４２は、誤差マージン内の誤差による出力データ化けを予測計算した結果をテーブル化して、正しい周波数データを出力する構成とし、又入力データが誤差マージンを超える場合も想定し、最も確率の高い周波数データが得られるように構成する。
【００３６】
図４は周波数データ変換テーブルの作成方法の一例のフローチャートであり、ステップ（Ａ１）に於いては、Ｎステージの複素乗算回路について、入力周波数ｆに対するｎステージ目の複素乗算回路の出力応答Ｘｎ＝Ｉ_ＭＳＢ，Ｙｎ＝Ｑ_ＭＳＢを、ｎ＝１〜Ｎについて計算し、周波数ｆに対する位相差０、＋４５°、−４５°の場合の複素乗算回路の出力Ｘｎ（０，ｆ），Ｙｎ（０，ｆ）とＸｎ（１，ｆ），Ｙｎ（１，ｆ）とＸｎ（２，ｆ），Ｙｎ（２，ｆ）とを算出する。
【００３７】
次のステップ（Ａ２）に於いては、Ｎステージの複素乗算回路の出力期待値ＣＯＤＥ（ｆ）を算出し、又同一周波数に於いて出力期待値ＣＯＤＥ（ｆ）が同一となる組合せの数Ｃ（ＣＯＤＥ（ｆ），ｆ）を求める。次のステップ（Ａ３）に於いては、出力期待値ＣＯＤＥ（ｆ）に対応するコース周波数データＦｃ（ＣＯＤＥ（ｆ））を決定し、ＣＯＤＥ（ｆ１）＝ＣＯＤＥ（ｆ２）となる周波数ｆ１，ｆ２が存在しない場合、Ｆｃ（ＣＯＤＥ（ｆ））＝ｆとし、存在する場合、ＣＯＤＥ（ｆ）が同一となる組合せ数Ｃ（ＣＯＤＥ（ｆ），ｆ）について、Ｃ（ＣＯＤＥ（ｆ１），ｆ１）とＣ（ＣＯＤＥ（ｆ２），ｆ２）との大小関係を比較し、大きい方をコース周波数データＦｃ（ＣＯＤＥ（ｆ））とする。
【００３８】
次のステップ（Ａ４）に於いては、最下位ステージ（図３に於いては、複素乗算回路４２−Ｍ）の複素乗算回路の出力Ｉ，Ｑによりファイン周波数データＦｆ（Ｉ，Ｑ）を、Ｆｆ（Ｉ，Ｑ）＝ｔａｎ^−１（Ｑ／Ｉ）として求め、コース周波数データＦｃ（ＣＯＤＥ（ｆ））とファイン周波数データＦｆ（Ｉ，Ｑ）とを組合せて、周波数データ変換テーブルデータを作成する。
【００３９】
図５は本発明の第３の実施の形態の説明図であり、図２と同一符号は同一部分を示し、２３は信号タイミング調整部を示す。この信号タイミング調整部２３は、Ｓ／Ｐ変換部１２により変換された並列データに対して、それぞれ設定された遅延を与えて、位相差検出部に入力させるものである。即ち、位相差検出部に入力させる並列データＤ（ｋ，１），Ｄ（ｋ＋ｊ，１）の一方を、ｐ段のラッチ回路によりｐサンプル分の遅延を与えて、Ｄ（ｋ，１），Ｄ（ｋ＋ｊ，１＋ｐ）とする。この場合のｊ，ｐは、位相差検出部２１−１〜２１−ｎの分析周波数Ｂｎにより異なる値に設定される。
【００４０】
又信号タイミング調整部２３は、位相差検出部２１−１〜２１−ｎに対して入力する信号のタイミングを、前述のｐの値に拘らず同一となるように、前述のＤ（ｋ，１），Ｄ（ｋ＋ｊ，１＋ｐ）を共にラッチする構成を有するものである。そして、最大の遅延量をｐｍａｘとすると、ラッチ段数はｐｍａｘ−ｐとするものである。
【００４１】
位相差検出部２１−１〜２１−ｎの個数は、図２に示す実施の形態に於いては、Ｓ／Ｐ変換部１２により変換された並列データのチャネル数ｋ以上の個数とすることができないものであるが、図５に示す実施の形態に於いては、信号タイミング調整部２３による遅延時間調整により、二つの並列データ間の時間差を調整することができるから、位相差検出部の個数を増加することが可能となり、一層細かい分析帯域を有する構成とすることができる。
【００４２】図６は本発明の第３の実施の形態の詳細な説明図であり、図３と同一符号は同一部分を示し、４３は遅延回路を示す。この遅延回路４３は、図５に於ける信号タイミング調整部２３に対応するもので、Ｓ／Ｐ変換部３２ａ，３２ｂにより並列データに変換されたＤ（ｋ，１），Ｄ（ｋ＋ｊ，１）に対して、遅延回路４３により、Ｄ（ｋ，１），Ｄ（ｋ＋ｊ，１＋ｐ）となるように、一方の信号に対してｐサンプル分遅延させるものである。
【００４３】
この場合、複素乗算回路に入力するＩ，Ｑチャネル毎の二つの信号のサンプル時間差ΔＴは、ΔＴ＝（ｐ×ｋ＋ｊ）／ｆｓとなる。又分析周波帯域Ｂは、Ｂ＝１／ΔＴ＝ｆｓ／（（ｐ×ｋ＋ｊ）となる。又前述のように、並列データＤ（ｋ，１），Ｄ（ｋ＋ｊ，１＋ｐ）を共にラッチして、複素乗算回路への入力タイミングを調整する。従って、並列データのチャネル数ｋ以上のステージ数の複素乗算回路を設けて、高速に且つ正確な周波数データを求めることができる。
【００４４】
又本発明は、前述の各実施の形態にのみ限定されるものではなく、種々付加変更することが可能であり、前述の信号タイミング調整部２３又は遅延回路４３に於ける遅延タイミングを、図示を省略した外部から制御可能の構成とすることも可能である。
【００４５】
【発明の効果】
以上説明したように、本発明は、データ記憶部４の前段にデータ弁別部３を設け、受信パルスレーダ波等の受信波の計測周波数データと所望周波数データとが一致した期間のディジタル波形信号をデータ記憶部４に入力して記憶させるものである。従って、ノイズ成分等の不要波成分を含まない受信波成分をデータ記憶部４に記憶させることができるから、このデータ記憶部４の記憶データを用いた各種の分析処理や妨害波送出処理等が容易となる。
【００４６】
又Ｓ／Ｐ変換部により複数チャネルの並列データに変換し、その並列データの位相差を基に受信波の周波数を計測し、その計測周波数データと所望周波数データとが一致した期間の並列データを並列メモリ部等のデータ記憶部にデータ弁別部３を介して入力して記憶させるもので、周波数計測部は、従来のＩＦＭ受信機とは相違して、ディジタル回路により構成するものであるから、温度補正手段を必要とせず、又誤差を予め予測した計測周波数データをテーブル化することにより、精度の高い周波数データを高速で出力することができる。従って、データ記憶部４に受信波の中の所望の周波数のディジタル波形信号をデータ記憶部に記憶させることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の説明図である。
【図２】本発明の第２の実施の形態の説明図である。
【図３】本発明の第２の実施の形態の詳細な説明図である。
【図４】周波数データ変換テーブル作成フローチャートである。
【図５】本発明の第３の実施の形態の説明図である。
【図６】本発明の第３の実施の形態の詳細な説明図である。
【図７】ＩＦＭ受信機の説明図である。
【図８】ディジタル周波数弁別器の説明図である。
【図９】ＤＲＦＭ装置の説明図である。
【符号の説明】
１　ＤＲＦＭ装置
２　Ａ／Ｄ変換部
３　データ弁別部
４　データ記憶部
５　Ｄ／Ａ変換部
６　弁別判定部
７　制御部
８　ＩＦＭ装置
９　分析／制御装置
１１　Ａ／Ｄ変換部
１２　Ｓ／Ｐ変換部
１３　データ弁別部
１４　並列メモリ部
１５　Ｐ／Ｓ変換部
１６　Ｄ／Ａ変換部
１７　弁別判定部
１８　制御部
１９　分析／制御装置
２０　周波数計測部
２１−１〜２１−ｎ　位相差検出部
２２　周波数データ変換部[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a DRFM (Digital Radio Frequency Memory) device that has a measurement function of measuring the frequency of a received wave and a frequency separation control function, and stores only a desired signal component in a memory using the received wave as a digital waveform signal. .
[0002]
[Prior art]
2. Description of the Related Art There is known a pulse radar system in which a pulse radar wave is transmitted from an antenna and a reflected wave is received by the antenna to search for a target. An IFM (Instantaneous Frequency Measurement) receiver for measuring the frequency of the pulse radar wave from several GHz to several tens of GHz, a pulse width of about several μs or less, a repetition period, and the like, and converting the received pulse radar wave into a digital waveform signal 2. Description of the Related Art A DRFM (Digital High-Frequency Memory) device capable of transmitting an interference wave with respect to a received pulse radar wave by controlling the readout from the memory after conversion and storage thereof is known.
[0003]
FIG. 7 shows an outline of the above-mentioned IFM receiver, 61 is an equalizer, 62 is a digital frequency discriminator (DFD; Digital Frequency Discriminator), 63 is a video amplifier, 64 is an arrival time counter, and 65 is a pulse width counter. Show.
[0004]
The pulse radar wave is received, amplified, equalized by an equalizer 61 and input to a video amplifier 63, and input to a digital frequency discriminator 62 via an amplifier for limiting the amplitude. The digital signal processed by the video amplifier 63 is input to a digital frequency discriminator 62, a timing counter 64, and a pulse width counter 65, and the digital frequency discriminator 62 obtains frequency data of the received pulse radar wave. The amplitude of the reception pulse radar wave is obtained by band-limiting and amplifying by 63, the TOA (Time of Arrival) data indicating the reception time is obtained by the arrival time counter 64, and the reception pulse radar wave is obtained by the pulse width counter 65. Obtain pulse width data.
[0005]
The digital frequency discriminator (DFD) 62 of the IFM receiver has the configuration shown in FIG. 8, where 71 is a phase matched power divider, 72-1 to 72-n are delay lines, and 73-1 to 73-n are A correlator, 74 is a digital encoder, 75 is a temperature correction PROM (programmable read only memory), 76 is a temperature sensor, 77 is an amplifier, 78 is an AD converter (A / D), 80 is a phase discriminator, 81 and 82. Represents a differential amplifier, 83 and 84 represent video amplifiers, and 85 and 86 represent AD converters (A / D).
[0006]
In the digital frequency discriminator, an input signal is branched into a plurality of signals by a phase matched power divider 71, and a plurality of correlators 73-1 to 73-n are directly connected to delay circuits 72-1 to 72-n, respectively. To enter through. The delay time of each of the delay lines 72-1 to 72-n is selected according to the frequency of the received pulse radar wave, the noise margin, and the like.
[0007]
In each of the correlators 73-1 to 73-n, a phase detection is performed by a phase discriminator 80 using a signal via a delay line 72-1 to 72-n and a signal directly input, and a differential amplifier is provided. The cos component and the sin component are output from 81 and 82 and input to video amplifiers 83 and 84, and the integrated output signals according to the characteristics of the video amplifiers 83 and 84 are converted into digital signals by AD converters 85 and 86. The output data from the plurality of correlators 73-1 to 73-n are encoded by a digital encoder 74, and in order to compensate for the temperature characteristics of the delay lines 72-1 to 72-n, etc., in accordance with the temperature detected by the temperature sensor 76. , And temperature-corrected frequency data from the temperature correction PROM 75.
[0008]
FIG. 9 shows an outline of the above-mentioned DRFM apparatus. 91 is an A / D converter, 92 is a data storage, 93 is a D / A converter, 94 is a controller, 95 is an S / P converter, 96 Denotes a parallel memory unit, and 97 denotes a P / S conversion unit.
[0009]
The control unit 94 controls writing and reading of data to and from the parallel memory unit 96 of the data storage unit 92. The received signal of the pulse radar wave is converted into a digital signal by the A / D converter 91 and is converted to the data storage unit 92. Then, the parallel data whose data rate is reduced by the serial / parallel conversion by the S / P converter 95 of the data storage unit 92 is input to the parallel memory unit 96 and stored under the control of the control unit 94. Then, the parallel data read from the parallel memory unit 96 under the control of the control unit 94 is converted to parallel / serial by the P / S conversion unit 97 and input to the D / A conversion unit 93 to be a transmission signal. In this case, by repeatedly reading the same data from the parallel memory unit 96 under the control of the control unit 94, or by sequentially changing the reading speed, it is possible to transmit an interfering wave to the received pulse radar wave.
[0010]
[Problems to be solved by the invention]
The reception pulse radar wave includes not only a desired transmission pulse radar wave component but also unnecessary components such as various noise components. That is, in the conventional DRFM apparatus shown in FIG. 9, when a received pulse radar wave is converted into a digital waveform signal and stored in the parallel memory unit, it is stored including unnecessary signal components. Therefore, when an interfering wave is transmitted based on the digital waveform signal stored in the parallel memory unit, there is a problem that it becomes difficult to reproduce a desired signal component, including an invalid signal component.
SUMMARY OF THE INVENTION It is an object of the present invention to measure the frequency of a received pulse radar wave so that only a desired signal component can be stored.
[0011]
[Means for Solving the Problems]
Referring to FIG. 1, the DRFM device of the present invention is a DRFM device that converts a received wave into a digital waveform signal and stores the digital waveform signal in a data storage unit 4, and includes measurement frequency data obtained by measuring the frequency of the received wave. And a data discriminating unit 3 for inputting and storing only the digital waveform signal in a period in which the desired frequency data coincides with the data storing unit. In this case, an IFM device 8 that instantaneously measures the frequency of the received wave and outputs measured frequency data can be provided.
[0012]
Also, an S / P converter for converting a received wave into a digital waveform signal to convert it into parallel data of a plurality of channels, and controls whether or not the parallel data converted by the S / P converter is input to a data storage unit. Data discriminating unit, a frequency measuring unit that inputs parallel data converted by the S / P converting unit and outputs measured frequency data, and a period in which the measured frequency data from the frequency measuring unit matches the desired frequency data And a discrimination determination unit that controls the data discrimination unit to input the parallel data to the data storage unit.
[0013]
Further, the frequency measurement unit inputs the two parallel data having different time differences converted by the S / P conversion unit and performs complex multiplication by inputting the two parallel data, and outputs measurement frequency data using the output data of the complex multiplication circuit as an address. And a frequency data conversion table. Also, the frequency measurement unit inputs a signal timing adjustment unit that adjusts the timing so as to give a time difference set for the parallel data converted by the S / P conversion unit, and the parallel data whose time difference is adjusted by the signal timing adjustment unit. And a frequency data conversion table that outputs measurement frequency data using the output data of the complex multiplication circuit as an address.
[0014]
BEST MODE FOR CARRYING OUT THE INVENTION
FIG. 1 is an explanatory view of a first embodiment of the present invention, wherein 1 is a DRFM (digital high frequency memory) device, 2 is an A / D converter, 3 is a data discriminator, 4 is a data storage, and 5 is A D / A conversion unit, 6 is a discrimination determination unit, 7 is a control unit, 8 is an IFM (instantaneous frequency measurement) device, and 9 is an analysis / control device. Hereinafter, the received wave will be described as a received pulse radar wave.
[0015]
An A / D converter 2 converts a received pulse radar wave from a receiver (not shown) into a digital waveform signal and inputs the digital waveform signal to a data discriminator 3. Further, the reception pulse radar wave is input to the IFM device 8 to measure the frequency of the reception pulse radar wave, and the measured frequency data is input to the analysis / control device 9 and the discrimination determination unit 6. The analysis / control device 9 inputs desired frequency data indicating a desired frequency range set in advance corresponding to the measured frequency data to the discrimination determination unit 6. The discrimination determination unit 6 controls the data discrimination unit 3 based on the measured frequency data from the IFM device 8 and the desired frequency data from the analysis / control device 9.
[0016]
The data discrimination unit 3 corresponds to a gate circuit, and controls whether or not to input the digital waveform signal converted by the A / D conversion unit 2 to the data storage unit 4 according to a control signal from the discrimination determination unit 6. is there. In this case, the discrimination determination unit 6 inputs the digital waveform signal to the data storage unit 4 via the data discrimination unit 3 and stores the digital waveform signal during a period in which the measured frequency data matches the desired frequency data. That is, the desired frequency component is stored in the data storage unit 4 except for unnecessary waves such as noise.
[0017]
Accordingly, the reading control of the data storage unit 4 is performed according to the control between the analysis / control device 9 and the control unit 7, and when the D / A conversion unit 5 converts the data into an analog signal and transmits the analog signal, the reception pulse radar wave By changing the signal of the same frequency or its repetition signal or the readout timing sequentially, a signal of a pseudo reflected wave with respect to the received pulse radar wave can be formed and transmitted.
[0018]
Further, the IFM device 8 can be configured to include, for example, a digital amplitude equalizer 61 and a digital frequency discriminator 62 for outputting frequency data of the conventional IFM receiver shown in FIG. The data storage unit 4 may be configured to store parallel data that is converted into a digital signal by the A / D conversion unit 2 and serial-parallel converted as in the conventional example. In this case, the data discrimination unit 3 is configured to control whether or not to input the parallel data to the data storage unit 4. Further, the parallel data read from the data storage unit 4 may be converted into serial data, input to the D / A conversion unit 5, and converted into an analog signal.
[0019]
The data discriminator 3 is not provided between the A / D converter 2 and the data memory 4 as in the above-described embodiment, but is provided between the data memory 4 and the D / A converter 5. In this case, the digital waveform signal converted by the A / D conversion unit 2 including the received pulse radar wave and the unnecessary wave component is stored in the data storage unit 4, and the data storage unit 4 After reading from the data, the component of the desired frequency band is input to the D / A conversion unit 5 by the data discrimination unit 3 to be used as a transmission signal, and the restriction on the read control from the data storage unit 4 is increased. On the other hand, in the above-described embodiment, a digital waveform signal obtained by converting a received pulse radar wave in a period in which desired frequency data and measured frequency data match can be stored in the data storage unit 4. Various kinds of control means can be applied to reading from the data storage unit 4.
[0020]
FIG. 2 is an explanatory diagram of the second embodiment of the present invention, in which 11 is an A / D converter, 12 is an S / P converter, 13 is a data discriminator, 14 is a parallel memory unit, and 15 is a P / P converter. S conversion unit, 16 D / A conversion unit, 17 discrimination determination unit, 18 control unit, 19 analysis / control device, 20 frequency measurement unit, 21-1 to 21-n phase difference detection unit, 22 Denotes a frequency data converter.
[0021]
The received pulse radar wave is converted into a digital waveform signal by the A / D converter 11, serial-parallel conversion is performed by the S / P converter 12, and the resulting parallel data is input to the parallel memory 14 via the data discriminator 13. I do. The parallel memory unit 14 corresponds to the data storage unit 4 in FIG. 1. The parallel data read from the parallel memory unit 14 is converted into serial data by the P / S converter 15, and the D / A converter Convert to analog signal by 16 and transmit
[0022]
The frequency measurement unit 20 corresponds to the function of the IFM device 8 in FIG. 1 and has a configuration including a plurality of phase difference detection units 21-1 to 21-n and a frequency data conversion unit 22. The frequency of the pulse radar wave is instantaneously measured, and the measured frequency data is input to the discrimination determination unit 17 and the analysis / control device 19.
[0023]
For example, the S / P conversion unit 12 outputs a serial data sequence dt sampled at a sampling timing of Δt. ₁ , Dt ₂ , Dt ₃ , ..., dt _k , Dt _{k + 1} , Dt _{k + 2} , ..., dt _2k , Dt _{2k + 1} , Dt _{2k + 2} , ..., dt _3k ,... Are serial-to-parallel converted to channels 1 to k, and when the first data of the multi-bit configuration of channel k is denoted by D (k, 1), channels 1 to k for which serial-to-parallel conversion is performed Are D (1,1), D (2,1), D (3,1),..., D (k, 1), D (1,2), D (2,2), , D (k, 2), D (1, 3), D (2, 3),..., D (k, 3),. it can.
[0024]
The data after jΔt (where j = 1, 2, 3,... And j <k) of the data D (1, 1) is D (1 + j, 1), and the time is separated by j. The frequency measurement can be performed using the data D (1,1) and D (1 + j, 1). That is, the phase difference detectors 21-1 to 21-n calculate the phase difference between the two parallel data D (1,1) and D (1 + j, 1), respectively, and convert the phase difference data to the frequency data converter 22. To output measured frequency data.
[0025]
In this case, the phase difference detectors 21-1 to 21-n respectively correspond to different analysis frequencies Bn, and the analysis frequency Bn becomes a value depending on the combination of the data of the two input channels. Since the sampling time difference Δt of channel data is Δt = j / fs (where fs = sampling frequency), the analysis frequency band Bm is Bm = 1 / Δt = fs / j. Further, since the minimum analysis frequency band is Bm (min) = 1 / Δt (max) = fs / (k−1), the minimum analysis frequency band depends on the number k of serial-to-parallel converted channels. Become.
[0026]
The delay lines 72-1 to 72-n corresponding to the correlators 73-1 to 73-n of the conventional digital frequency discriminator shown in FIG. This is to provide a delay time difference equal to Bn, and the frequency measuring unit 20 in this embodiment does not use analog elements corresponding to the delay lines 72-1 to 72-n, so that the temperature correction means is omitted. Can be.
[0027]
FIG. 3 is a more detailed explanatory view of the second embodiment of the present invention shown in FIG. 2, and corresponds to a case where a received pulse radar wave is demodulated into I and Q channels. In the figure, 31a and 31b are A / D converters, 32a and 32b are S / P converters, 33a and 33b are delay circuits, 34a and 34b are buffers, 35 is a parallel memory unit, and 36a and 36b are Ps. / S converters, 37a and 37b are D / A converters, 38 is a comparator, 39 is a control circuit, 40 is an analysis / control device, 41-1 to 41-M are complex multiplication circuits, and 42 is a frequency data conversion table. Show.
[0028]
The received Ich (I channel) signal and the received Qch (Q channel) signal are input to A / D converters 31a and 31b, respectively, and converted into digital signals. The S / P converters 32a and 32b respectively convert a plurality of bits. The data is converted into parallel data of 1 to 16 channels. The delay circuits 33a and 33b are configured by single or multiple stages of flip-flops and the like. The measured frequency data from the frequency data conversion table 42 and the desired frequency data from the analysis / control device 40 are input to the comparator 38, This is for compensating the time required for the comparator 38 to control the buffers 34a and 34b.
[0029]
The buffers 34a and 34b have a function corresponding to a gate circuit, and control whether or not to input parallel data via the delay circuits 33a and 33b to the parallel memory unit 35. The parallel memory unit 35 has a configuration corresponding to the data storage unit 4 in FIG. 1, and stores parallel data of 16 channels on the I channel side and 16 channels on the Q channel side indicated by (1) to (16). Are shown in FIG. Also, under the control of the control circuit 39, the parallel data sequentially read from each area of the parallel memory unit 35 is converted into serial data by the P / S converters 36a and 36b, and the I / Q channels are supported by the D / A converters 37a and 37b. To an analog signal.
[0030]
Further, the complex multiplication circuits 41-1 to 41-M include four multipliers for multiplying the parallel data of the channel 1 obtained by converting the data of the I and Q channels in parallel by the parallel data of the other channels, and a multiplication result. , And two integrators for integrating the added output data, and correspond to the functions of the phase difference detectors 21-1 to 21-n in FIG. I do. The frequency data conversion table 42 shows a case of a read-only memory (ROM) which outputs measurement frequency data by using output signals of the complex multiplication circuits 41-1 to 41-M as addresses. This corresponds to the function of the conversion unit 22. Therefore, the complex multiplication circuits 41-1 to 41-M and the frequency data conversion table 42 constitute the frequency measurement unit 20 (see FIG. 2).
[0031]
In the complex multiplication circuits 41-1 to 41-M, Dj.times.Dk for the two parallel data Dj and Dk. ^* (* Indicates complex conjugate). The result of the multiplication is a signal corresponding to the ratio between the frequency f of the input signal and the analysis frequency band Bm. For example, if the input signal is a pure signal without noise, etc.,
Dj = A × exp (j2πft)
Dk = A × exp (j2πf (t−Δt)
= A × exp (j2πf (t-1 / Bm))
As
Dj × Dk ^* = A ² × exp (j2πf / Bm)
It becomes. In this case, Dj × Dk ^* From the phase value φ = 2πf / Bm, f = Bm × φ / 2π. That is, since the analysis frequency f is obtained, the number of stages M of the complex multiplication circuit can be set to M = 1.
[0032]
However, since both the input signals Dj and Dk include an error component, the output Dj × Dk of the complex multiplication circuit is output. ^* Also includes an error, and the analysis frequency f also includes an error. In this case, an appropriate error margin can be given by making the complex multiplication circuit an M-stage configuration and making the analysis resolution per stage rough.
[0033]
Therefore, the analysis frequency resolution per stage is B / 2 (B = analysis frequency band), and the analysis frequency band Bm (m = 1, 2,..., M) of the M-stage configuration is B, B / B / 2, B / 4, B / 8, ..., B / 2 ^(M-1) , And the frequency resolution ΔBm of the complex multiplication circuit of each stage is ± B / 2, ± B / 4, ± B / 8,..., ± B / 2. ^M Then, the analysis frequency band Bm is binarized. The minimum frequency resolution in this case is ± B / 2 ^M And B / 2 ^M A condition that satisfies ≧ fs / 2k is satisfied. When the error margin is set to the above half, the analysis frequency band Bm is B, B / 4, B / 16,..., B / 4. ^(M-1) And the frequency resolution ΔBm is ± B / 4, ± B / 16, ± B / 64, ..., ± B / 4 ^M It becomes.
[0034]
Also, the stage (complex multiplication circuit 41-M) having the minimum analysis resolution is designed to improve the S / N by integrating the complex multiplication results by the integrators of the complex multiplication circuits 41-1 to 41-M. , And the other stages output only the MSB (most significant bit). That is, the complex multipliers 41-1 to 41- (M-1) output the MSBs corresponding to the I and Q channels as indicated by IMSB and QMSB, and output the I and Q from the complex multiplier 41-M. , The values of all bits corresponding to the I and Q channels are output and input to the frequency data conversion table 42 as read addresses.
[0035]
The frequency data conversion table 42 has a configuration in which a result of predicting and calculating output data garbled due to an error within an error margin is tabulated to output correct frequency data.Also, it is assumed that input data exceeds an error margin. It is configured so that frequency data with a high probability can be obtained.
[0036]
FIG. 4 is a flowchart of an example of a method for creating a frequency data conversion table. In step (A1), for an N-stage complex multiplication circuit, an output response Xn = I _MSB , Yn = Q _MSB Are calculated for n = 1 to N, and outputs Xn (0, f), Yn (0, f) and Xn (1,1) of the complex multiplication circuit when the phase difference with respect to the frequency f is 0, + 45 °, and −45 °. f), Yn (1, f) and Xn (2, f), Yn (2, f) are calculated.
[0037]
In the next step (A2), the expected output value CODE (f) of the N-stage complex multiplication circuit is calculated, and the number C of combinations in which the expected output value CODE (f) is the same at the same frequency is calculated. (CODE (f), f) is obtained. In the next step (A3), coarse frequency data Fc (CODE (f)) corresponding to the expected output value CODE (f) is determined, and the frequencies f1 and f2 satisfying CODE (f1) = CODE (f2). Does not exist, Fc (CODE (f)) = f. If it exists, C (CODE (f1), f1) is obtained for the number of combinations C (CODE (f), f) having the same CODE (f). And C (CODE (f2), f2) are compared, and the larger one is set as coarse frequency data Fc (CODE (f)).
[0038]
In the next step (A4), the fine frequency data Ff (I, Q) is obtained from the outputs I and Q of the complex multiplication circuit of the lowest stage (the complex multiplication circuit 42-M in FIG. 3). Ff (I, Q) = tan ^-1 (Q / I), and the frequency data conversion table data is created by combining the coarse frequency data Fc (CODE (f)) and the fine frequency data Ff (I, Q).
[0039]
FIG. 5 is an explanatory diagram of the third embodiment of the present invention. The same reference numerals as in FIG. 2 denote the same parts, and 23 denotes a signal timing adjustment unit. The signal timing adjuster 23 gives the set delay to the parallel data converted by the S / P converter 12 and inputs the parallel data to the phase difference detector. That is, one of the parallel data D (k, 1) and D (k + j, 1) to be input to the phase difference detection unit is delayed by p samples by a p-stage latch circuit to obtain D (k, 1), D (k + j, 1 + p). In this case, j and p are set to different values depending on the analysis frequency Bn of the phase difference detectors 21-1 to 21-n.
[0040]
Further, the signal timing adjustment unit 23 sets the above-mentioned D (k, 1) so that the timing of the signal input to the phase difference detection units 21-1 to 21-n is the same regardless of the value of p. ) And D (k + j, 1 + p) are latched together. When the maximum delay amount is pmax, the number of latch stages is pmax-p.
[0041]
In the embodiment shown in FIG. 2, the number of the phase difference detectors 21-1 to 21-n is equal to or more than the number k of channels of the parallel data converted by the S / P converter 12. Although it is impossible, in the embodiment shown in FIG. 5, the time difference between the two parallel data can be adjusted by adjusting the delay time by the signal timing adjusting unit 23. Can be increased, and a configuration having a finer analysis band can be obtained.
FIG. 6 is a detailed explanatory view of the third embodiment of the present invention. The same reference numerals as those in FIG. 3 denote the same parts, and 43 denotes a delay circuit. This delay circuit 43 corresponds to the signal timing adjustment unit 23 in FIG. 5, and D (k, 1) and D (k + j, 1) converted into parallel data by the S / P conversion units 32a and 32b. In contrast, the delay circuit 43 delays one of the signals by p samples so that D (k, 1) and D (k + j, 1 + p).
[0043]
In this case, the sample time difference ΔT between the two signals for each of the I and Q channels input to the complex multiplication circuit is ΔT = (p × k + j) / fs. The analysis frequency band B is B = 1 / ΔT = fs / ((p × k + j). As described above, the parallel data D (k, 1) and D (k + j, 1 + p) are latched together. Therefore, the input timing to the complex multiplication circuit is adjusted.Therefore, by providing a complex multiplication circuit having the number of stages equal to or more than the number of channels k of the parallel data, high-speed and accurate frequency data can be obtained.
[0044]
Further, the present invention is not limited to the above-described embodiments, and various additions and changes can be made. The delay timing in the signal timing adjusting section 23 or the delay circuit 43 is shown in the drawing. It is also possible to adopt a configuration that can be omitted from the outside.
[0045]
【The invention's effect】
As described above, according to the present invention, the data discriminating unit 3 is provided at the preceding stage of the data storing unit 4, and a digital waveform signal of a period in which measured frequency data of a received wave such as a received pulse radar wave and desired frequency data coincide with each other is provided. The data is input to the data storage unit 4 and stored. Therefore, a received wave component that does not include an unnecessary wave component such as a noise component can be stored in the data storage unit 4, so that various analysis processes and interference wave transmission processes using the data stored in the data storage unit 4 can be performed. It will be easier.
[0046]
Further, the data is converted into parallel data of a plurality of channels by an S / P converter, the frequency of the received wave is measured based on the phase difference between the parallel data, and the parallel data in a period in which the measured frequency data matches the desired frequency data is converted. The data is input to and stored in a data storage unit such as a parallel memory unit via the data discrimination unit 3, and the frequency measurement unit is configured by a digital circuit unlike a conventional IFM receiver. By eliminating the need for the temperature correction means and tabulating the measured frequency data whose error is predicted in advance, highly accurate frequency data can be output at high speed. Therefore, a digital waveform signal of a desired frequency in the received wave can be stored in the data storage unit 4.
[Brief description of the drawings]
FIG. 1 is an explanatory diagram of a first embodiment of the present invention.
FIG. 2 is an explanatory diagram of a second embodiment of the present invention.
FIG. 3 is a detailed explanatory diagram of a second embodiment of the present invention.
FIG. 4 is a flowchart for creating a frequency data conversion table.
FIG. 5 is an explanatory diagram of a third embodiment of the present invention.
FIG. 6 is a detailed explanatory diagram of a third embodiment of the present invention.
FIG. 7 is an explanatory diagram of an IFM receiver.
FIG. 8 is an explanatory diagram of a digital frequency discriminator.
FIG. 9 is an explanatory diagram of a DRFM device.
[Explanation of symbols]
1 DRFM device
2 A / D converter
3 Data Discrimination Department
4 Data storage unit
5 D / A converter
6 Discrimination judgment section
7 control section
8 IFM device
9 Analysis / control device
11 A / D converter
12 S / P converter
13 Data Discrimination Unit
14 Parallel memory unit
15 P / S converter
16 D / A converter
17 Discrimination judgment section
18 Control unit
19 Analysis / control device
20 Frequency measurement unit
21-1 to 21-n Phase difference detector
22 Frequency data converter

Claims

In a DRFM device that converts a received wave into a digital waveform signal and stores it in a data storage unit,
A data discriminator for inputting and storing only the digital waveform signal during a period when the measured frequency data obtained by measuring the frequency of the received wave and the desired frequency data coincide with each other is provided. DRFM equipment.

2. The DRFM apparatus according to claim 1, further comprising an IFM apparatus that instantaneously measures the frequency of the received wave and outputs the measured frequency data.

An S / P converter for converting the received wave into a digital waveform signal to convert the data into parallel data for a plurality of channels; and controlling whether or not the parallel data converted by the S / P converter is input to a data storage unit. A data discriminating unit that performs parallel data converted by the S / P converter, outputs a measured frequency data, and the measured frequency data from the frequency measuring unit matches the desired frequency data. The DRFM apparatus according to claim 1, further comprising: a discrimination determination unit that controls the data discrimination unit to input the parallel data to the data storage unit during a period.

The frequency measurement unit is a complex multiplication circuit that inputs two pieces of parallel data having different time differences converted by the S / P conversion unit and performs complex multiplication, and the measurement frequency data using the output data of the complex multiplication circuit as an address. 4. A DRFM apparatus according to claim 3, further comprising: a frequency data conversion table for outputting the frequency data conversion table.

The frequency measurement unit includes a signal timing adjustment unit that adjusts timing so as to give a time difference set for the parallel data converted by the S / P conversion unit, and the parallel data whose time difference is adjusted by the signal timing adjustment unit. 4. The DRFM apparatus according to claim 3, further comprising: a complex multiplication circuit that performs complex multiplication by inputting the data; and a frequency data conversion table that outputs the measurement frequency data using output data of the complex multiplication circuit as an address.