JP2004080624A

JP2004080624A - Frequency synthesizer

Info

Publication number: JP2004080624A
Application number: JP2002240795A
Authority: JP
Inventors: Shunsuke Hirano; 俊介平野; Taketoshi Ochi; 健敏越智
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2002-08-21
Filing date: 2002-08-21
Publication date: 2004-03-11

Abstract

【課題】複数の発振周波数帯域から１つの周波数帯域を選択可能な集積化された電圧制御発振器を構成する素子に製造ばらつきがあっても、最適な周波数帯域で所望の周波数に位相ロックすることのできる周波数シンセサイザを提供すること。
【解決手段】分周比格納部９ａに新しい分周比が設定されたらＰＬＬを開ループ状態にして可変分周器の出力信号と基準分周器５の出力信号の位相を比較し、その結果に応じて、電圧制御発振器（ＶＣＯ）１ａの共振回路の共振周波数を変化させながら、所望の周波数の周波数帯域を選択し決定する。その後、位相同期系を閉ループ状態にして位相ロックさせる。
【選択図】　　図１An object of the present invention is to lock a phase to a desired frequency in an optimal frequency band even if there are manufacturing variations in elements constituting an integrated voltage controlled oscillator capable of selecting one frequency band from a plurality of oscillation frequency bands. To provide a frequency synthesizer that can be used.
When a new frequency division ratio is set in a frequency division ratio storage unit, a PLL is set in an open loop state, and a phase of an output signal of a variable frequency divider is compared with a phase of an output signal of a reference frequency divider. , The frequency band of the desired frequency is selected and determined while changing the resonance frequency of the resonance circuit of the voltage controlled oscillator (VCO) 1a. Thereafter, the phase locked loop is brought into a closed loop state and the phase is locked.
[Selection diagram] Fig. 1

Description

【０００１】
【発明の属する技術分野】
本発明は、移動無線機等で使用され、電圧制御発振器をＩＣ化して低コスト化を図ることができる周波数シンセサイザに関する。
【０００２】
【従来の技術】
従来、携帯電話等の移動無線機において、周波数シンセサイザは基準信号から任意の局部発振周波数を作り出すために使用される。
【０００３】
従来の周波数シンセサイザの構成の一例を図７に示す。携帯電話等の移動無線機で使用される周波数シンセサイザは、同図に示すように、周波数制御電圧端子に印加される電圧（Ｖｔ）に応じた周波数の信号を発振する電圧制御発振器（以下「ＶＣＯ」という。）１と、ＶＣＯ１の出力信号ｆｖｃｏの周波数を分周するプリスケーラ２と、プリスケーラ２の出力信号をカウントするカウンタ３（プリスケーラ２とカウンタ３とでパルススワロウの可変分周器を構成している）と、ＣＬＯＣＫ信号、ＤＡＴＡ信号、ＳＴＲＯＢＥ信号により設定された分周比をカウンタ３および基準分周器５に出力する分周比格納部９と、基準信号源４の出力信号ｆｏｓｃの周波数を分周する基準分周器５と、カウンタ３の出力信号ｆｄｉｖと基準周分周器５の出力信号ｆｒｅｆの位相を比較して位相差を出力する位相比較器６と、位相比較器６の出力信号を電圧または電流に変換するチャージポンプ７と、チャージポンプ７の出力信号を平均化するループフィルタ８とを備えている。
【０００４】
図８は、特開平１０−２６１９１８号公報に開示されている電圧制御発振器の原理を表す回路図である。同図に示した電圧制御発振器は、並列接続されたコンデンサＣ０と負性抵抗部−ＲとインダクタＬと、縦続接続されたコンデンサＣ１と、可変容量ダイオードＣｖとを備えており、コンデンサＣ１と可変容量ダイオードＣｖの縦続接続はコンデンサＣ０と並列に接続されている。
【０００５】
以下、図８に示した電圧制御発振器の動作について説明する。負性抵抗部−Ｒ、コンデンサＣ０、インダクタＬの並列接続部分は、電源電圧が供給されたトランジスタ等の電力を生成する能動素子を有した並列共振回路であり、負性抵抗部−Ｒは電力を生成するという意味で通常の抵抗とは異なる。この電圧制御発振器の発振周波数ｆｖｃｏは式（１）で表される。説明を簡単にするため信号名と周波数を同じ名前で表す。
【０００６】
【数１】

【０００７】
この電圧制御発振器を図７に示した従来の周波数シンセサイザに用いた場合、可変容量ダイオードＣｖに制御電圧Ｖｔが印加され、これにより可変容量ダイオードＣｖの容量値が変化し、その結果、発振周波数ｆｖｃｏが変化する。
【０００８】
このような周波数シンセサイザは、カウンタ３の分周比が変更されると、それに伴い出力信号ｆｄｉｖの周波数が変化し、これにより位相比較器６は位相誤差を出力する。ここで、位相比較器６は、文献「ＰＬＬ周波数シンセサイザ・回路設計法（総合電子出版社）」の１２６ページに記載されているような一般的に知られている構成とする。出力信号ｆｒｅｆに対し、出力信号ｆｄｉｖの位相が遅れている時はＵ信号を出力し、チャージポンプ７を介してループフィルタ８に電荷を充電し、出力信号ｆｄｉｖの位相（または周波数）を早めるように動作する。反対に、出力信号ｆｒｅｆに対し出力信号ｆｄｉｖの位相が進んでいる時はＤ信号を出力し、チャージポンプ７を介してループフィルタ８の電荷を放電し、出力信号ｆｄｉｖの位相（または周波数）を遅らせるように動作する。これにより、ＶＣＯ１の制御端子の電圧が変化し、発振周波数ｆｖｃｏが変化する。
【０００９】
以上のように、周波数シンセサイザは負帰還ループを構成しており、最終的に出力信号ｆｒｅｆとｆｄｉｖの位相が一致したところで位相ロックし、ＶＣＯ１の出力周波数は安定する。なお、上記周波数シンセサイザの他にも、特開２０００−４１５６号公報や特開２００１−２５１１８６号公報に開示されているように、制御信号により切換可能な複数の発振周波数帯域をＶＣＯに持たせることで発振周波数範囲を広げて１つ当たりの制御感度を下げる方法や、ある一定期間ＶＣＯの出力信号をカウントし、そのカウント結果と期待値とを比較してＶＣＯの発振周波数帯域を決定する方法が示されている。
【００１０】
【発明が解決しようとする課題】
ところで、上記従来の周波数シンセサイザ、特に、携帯電話等で用いられる一般的な周波数シンセサイザにあっては、周波数の切換時間が短いこと、ノイズ特性が良いこと、消費電力が小さいこと、回路規模が小さいこと、低コストであること等が要望されている。また、図７に示した従来の周波数シンセサイザで用いられるＶＣＯ１は、モジュール部品で構成され、携帯電話等の小型化低コスト化を阻害する要因の一つとなっているため、その集積化が望まれている。しかしながら、ＶＣＯ１を集積化すると、ＶＣＯ１を構成する素子の製造ばらつきが原因して発振周波数が大きく変化してしまい、所望の周波数で位相ロックできないという問題点が発生してしまう。
【００１１】
この問題点を解決するために、制御感度（１Ｖあたりの発振周波数の変化幅、単位［Ｈｚ／Ｖ］）を高くする方法があるが、制御感度を高くすると外乱に弱くなり、ノイズ特性が劣化してしまうといった問題点が生じる。また、ＶＣＯ１の並列共振回路に複数の固定容量を並列接続し、ＩＣ製造時にレーザー等で発振周波数をトリミングするという方法もあるが、この方法ではＩＣを個別に調整することになるため、製造コストを増大させてしまうという新たな問題点が生じる。
【００１２】
なお、前述の特開２０００−４１５６号公報による方法、すなわち、制御信号により切換可能な発振周波数帯域をＶＣＯに複数持たせることで発振周波数範囲を広げ、１つ当たりの制御感度を下げる方法では、ＶＣＯの制御電圧端子が所定の範囲内でロックしなければ発振周波数帯域を切り換えるという手法で発振周波数帯域を決定している。しかし、この場合、最終的にロックするまでに何度も周波数切換動作を行うことになるため、周波数切換時間が長くなってしまうという問題点がある。
【００１３】
なお、前述の特開２００１−２５１１８６号公報による方法、すなわち、ある一定期間ＶＣＯの出力信号をカウントし、そのカウント結果と期待値とを比較してＶＣＯの発振周波数帯域を決定する方法では、この期待値は設計時に設定したものであるため実際の製造ばらつきが反映されておらず、ＶＣＯの発振周波数帯域の選択を誤る場合があるといった問題点がある。また、高周波のＶＣＯの出力信号をカウントするカウンタを備えているため、集積化した際の回路規模が大きくなるという問題点もある。
【００１４】
したがって、複数の発振周波数帯域の中から１つの周波数帯域を選択可能なＶＣＯ１を集積化しても、製造ばらつきによらずに最適な周波数帯域を選択することができ、かつ周波数の切換時間が短い周波数シンセサイザを、できるだけ小さい回路規模で実現することが望まれていた。
【００１５】
本発明は、上記従来の問題点または要望に鑑みてなされたものであって、複数の発振周波数帯域から１つの周波数帯域を選択可能な集積化された電圧制御発振器を構成する素子に製造ばらつきがあっても、最適な周波数帯域で所望の周波数に位相ロックすることのできる周波数シンセサイザを提供することを目的としている。
【００１６】
【課題を解決するための手段】
上記目的を達成するために、本発明に係る周波数シンセサイザは、基準分周器の出力信号と可変分周器の出力信号の位相を比較した結果に応じて発振周波数帯域を変更しながら、最適な発振周波数帯域で所望の周波数に位相ロックする周波数シンセサイザであって、複数の異なる発振周波数帯域の中から選択された周波数帯域で発振可能な電圧制御発振器と、当該周波数シンセサイザを開ループ状態または閉ループ状態に切り替えるループ状態切替手段と、前記ループ状態切替手段によって前記周波数シンセサイザを開ループ状態に切り替えた後、基準分周器の出力信号に対する可変分周器の出力信号の位相の進みまたは遅れを判定する位相判定手段と、前記位相判定手段による判定結果に基づいて前記電圧制御発振器の発振周波数帯域を段階的に変更し、前記位相判定手段の判定結果に位相状態の変化があったときはそのときの発振周波数帯域で保持するよう前記電圧制御発振器を制御する発振器制御手段と、を備え、前記ループ状態切替手段によって前記周波数シンセサイザを閉ループ状態に切り替え、前記位発振器制御手段によって保持された発振周波数帯域中の所望の周波数に位相ロックするものである。
【００１７】
したがって、複数の発振周波数帯域から１つの周波数帯域を選択可能な集積化された電圧制御発振器を構成する素子に製造ばらつきがあっても、電圧制御発振器の実際の出力周波数に応じて発振周波数を変化させるため、最適な周波数帯域で所望の周波数に位相ロックすることができる。また、集積化された電圧制御発振器を備えているため、周波数シンセサイザを小型化することができる。
【００１８】
また、本発明に係る周波数シンセサイザは、前記発振器制御手段は、共振回路と、前記共振回路の容量値を変更することによって、前記位相判定手段による判定結果に基づいて共振周波数を切り替える共振周波数切替手段と、制御電圧によって容量が変化する可変容量手段と、を有し、前記発振周波数帯域は、前記共振周波数切替手段によって切り替えられた共振周波数を含む、前記制御電圧によって調整可能な周波数帯域であることが望ましい。
【００１９】
また、本発明に係る周波数シンセサイザは、前記発振器制御手段は、前記位相判定手段によって、前記基準分周器の出力信号に対して前記可変分周器の出力信号の位相が遅れているとの判定結果が得られたときには、前記電圧制御発振器の発振周波数帯域を１つ上の帯域に変更し、前記基準分周器の出力信号に対して前記可変分周器の出力信号の位相が進んでいるとの判定結果が得られたときには、前記電圧制御発振器の発振周波数帯域を１つ下の帯域に変更するよう前記電圧制御発振器を制御する。
【００２０】
したがって、基準分周器の出力信号と可変分周器の出力信号の位相を１周期ごとに比較して周波数帯域を決定することができるため、カウンタ等を用いて周波数差を積分して比較する方法と比べて回路規模を小さくすることができる。
【００２１】
また、本発明に係る周波数シンセサイザは、前記発振器制御手段によって前記電圧制御発振器の発振周波数帯域が最上位の周波数帯域に設定された状態で、前記位相判定手段によって、前記基準分周器の出力信号に対して前記可変分周器の出力信号の位相が遅れているとの判定結果が得られたとき、前記ループ状態切替手段は、そのときの発振周波数帯域で、前記周波数シンセサイザを閉ループ状態に切り替えることが望ましい。
【００２２】
また、本発明に係る周波数シンセサイザは、前記発振器制御手段によって前記電圧制御発振器の発振周波数帯域が最下位の周波数帯域に設定された状態で、前記位相判定手段によって、前記基準分周器の出力信号に対して前記可変分周器の出力信号の位相が進んでいるとの判定結果が得られたとき、前記ループ状態切替手段は、そのときの発振周波数帯域で、前記周波数シンセサイザを閉ループ状態に切り替えることが望ましい。
【００２３】
また、本発明に係る周波数シンセサイザは、前記電圧制御発振器の発振周波数帯域を変更した後に前記基準分周器および前記可変分周器をリセットするためのリセット信号を出力するリセット手段を備えている。したがって、電圧制御発振器の発振周波数帯域を変更してから基準分周器および可変分周器をリセット解除するまでにリセット信号の出力時間が設けられるため、この間に電圧制御発振器の出力周波数を安定させることができる。その結果、位相判定手段による位相判定の誤差が小さくなるため、最適な発振周波数帯域で所望の周波数に位相ロックすることができる。
【００２４】
また、本発明に係る周波数シンセサイザは、前記リセット手段は、前記基準分周器の出力信号に同期した前記リセット信号を出力する。したがって、基準分周器の分周開始時刻がリセット解除される時刻と一致するため、位相判定手段の判定精度が向上する。その結果、最適な発振周波数帯域で所望の周波数に位相ロックすることができる。
【００２５】
また、本発明に係る周波数シンセサイザは、前記周波数シンセサイザが閉ループ状態のとき、前記ループ状態切替手段、前記位相判定手段、前記発振器制御手段および前記リセット手段の動作を停止する。したがって、消費電力を小さくすることができる。
【００２６】
また、本発明に係る周波数シンセサイザは、前記基準分周器から出力され前記位相判定手段に入力される出力信号を遅延させる遅延手段を備えている。したがって、リセット信号の伝播遅延時間誤差を補正することができるため、位相判定手段の判定精度を向上することができる。
【００２７】
また、本発明に係る周波数シンセサイザは、前記基準分周器の出力信号と前記可変分周器の出力信号の位相を比較する位相比較器の出力信号を電圧または電流に変換するチャージポンプを備え、前記ループ状態切替手段は、前記チャージポンプの出力信号をハイ・インピーダンス状態にするインピーダンス調整手段と、前記インピーダンス調整手段によって前記チャージポンプの出力信号のインピーダンスがハイ・インピーダンスとされたとき、前記電圧制御発振器を前記経路から分離して所定電圧を印加するよう前記電圧制御発振器の入力経路を切り替える経路切替手段と、を有する。したがって、周波数シンセサイザを閉ループ状態と開ループ状態とに切り替えて、開ループ状態の際は電圧制御発振器に所定の電圧を印加することができる。
【００２８】
また、本発明に係る周波数シンセサイザは、前記基準分周器の出力信号と前記可変分周器の出力信号の位相を比較する位相比較器の出力信号を電圧または電流に変換するチャージポンプを備え、前記ループ状態切替手段は、前記チャージポンプの出力信号をハイ・インピーダンス状態にするインピーダンス調整手段と、前記インピーダンス調整手段によって前記チャージポンプの出力信号のインピーダンスがハイ・インピーダンスとされたとき、前記フィルタ手段を介して所定電圧を印加するよう前記電圧制御発振器の入力経路を切り替える経路切替手段と、前記フィルタ手段の時定数を制御するフィルタ時定数制御手段と、を有し、前記経路切替手段によって前記電圧制御発振器に所定電圧を印加する経路に切り替えられている間、前記フィルタ時定数制御手段は、前記フィルタ手段の時定数を小さくする。
【００２９】
したがって、フィルタ手段と電圧制御発振器との間に周波数シンセサイザを開ループ状態に切り替えるためのスイッチ等の手段を挿入する必要がないため、当該手段によるノイズ等の影響を受けることなく開ループ状態を保つことができる。また、フィルタ手段の時定数が小さくされるため、電圧制御発振器は所定電圧が印加されてから実際の出力周波数が安定するまでの時間を短くすることができる。したがって、発振周波数の切換時間を短縮できる。
【００３０】
さらに、本発明に係る移動無線機は、請求項１、２、３、４、５、６、７、８、９、１０または１１に記載の周波数シンセサイザを備えたものである。したがって、小型化された周波数シンセサイザを備えることで、小型で通信品質の良い移動無線機を提供することができる。
【００３１】
【発明の実施の形態】
以下、本発明の周波数シンセサイザの実施の形態について、〔第１の実施形態〕、〔第２の実施形態〕、〔第３の実施形態〕の順に図面を参照して詳細に説明する。なお、以下の説明で、信号名を数式中のオペランド（変数）として使用する場合は、その信号名の信号の電圧値（瞬時値）を示すものとする。
【００３２】
〔第１の実施形態〕
図１は、本発明に係る第１の実施形態の周波数シンセサイザの構成を示すブロック図である。同図において、図７、図８（従来例）と重複する構成要素には同一の符号を付す。
【００３３】
図１に示す第１の実施形態の周波数シンセサイザは、図７に示した従来の周波数シンセサイザが有するプリスケーラ２、特許請求の範囲の可変分周器に該当するカウンタ３、基準分周器５、位相比較器６、チャージポンプ７、およびフィルタ手段に該当するループフィルタ８の他に、従来の電圧制御発振器１に似た電圧制御発振器（以下「ＶＣＯ」という。）１ａ、従来の分周比格納部９に似た分周比格納部９ａに加えて、インピーダンス調整手段に該当するバイアス制御部１０と、第１の経路切替手段に該当するスイッチ１１と、リセット手段に該当するリセット信号生成部１２と、位相判定手段に該当する位相判定部１３と、発振器制御手段に該当するＶＣＯ制御データ生成部１４とをさらに備えて構成されている。
【００３４】
以下、本実施形態の周波数シンセサイザが有する各構成要素について説明する。
まず、電圧制御発振器（ＶＣＯ）１ａは、周波数制御電圧端子に印加される電圧（Ｖｔ）に応じた周波数の信号を発振するものであり、集積化されている。ＶＣＯ１ａに関する詳しい構造および動作については、図２を参照して後述する。プリスケーラ２は、ＶＣＯ１ａの出力信号ｆｖｃｏの周波数を分周するものである。また、カウンタ３は、プリスケーラ２の出力信号をカウントするものであり、プリスケーラ２とカウンタ３とでパルススワロウの可変分周器を構成している。また、分周比格納部９ａは、ＣＬＯＣＫ信号、ＤＡＴＡ信号、ＳＴＲＯＢＥ信号により設定された分周比をカウンタ３および基準分周器５に出力し、バイアス制御部１０、リセット信号生成部１２および位相判定部１３に起動信号を出力し、ＶＣＯ制御データ生成部１４に初期化信号を出力するものである。
【００３５】
また、基準分周器５は、基準信号源４の出力信号ｆｏｓｃの周波数を分周するものである。また、位相比較器６は、カウンタ３の出力信号ｆｄｉｖと基準周分周器５の出力信号ｆｒｅｆの位相を比較して位相差を出力するものである。また、チャージポンプ７は、位相比較器６の出力信号を電圧または電流に変換するものである。また、ループフィルタ８は、チャージポンプ７の出力信号を平均化するものである。
【００３６】
また、バイアス制御部１０は、チャージポンプ７およびスイッチ１１を制御する信号を出力するものである。スイッチ１１は、バイアス制御部１０の出力に応じてＶＣＯ１ａの制御電圧端子をループフィルタ８の出力側または電圧源１５に接続するものである。また、リセット信号生成部１２は、基準信号源４の出力信号ｆｏｓｃにより、プリスケーラ２とカウンタ３と基準分周器５をリセットするリセット信号を生成して出力するものである。
【００３７】
また、位相判定部１３は、基準分周器５の出力信号ｆｒｅｆに対するカウンタ３の出力信号ｆｄｉｖの位相の進みまたは遅れを判定した結果をＶＣＯ制御データ生成部１４およびリセット信号生成部１２に出力し、バイアス制御を停止する信号をバイアス制御部１０に出力し、かつリセット信号の生成を停止する信号をリセット信号生成部１２に出力するものである。また、ＶＣＯ制御データ生成部１４は、分周比格納部９ａからの初期化信号と位相判定部１３の判定結果に関する出力信号とに基づいて、ＶＣＯ１ａの発振周波数帯域を制御する制御信号ＶＣＮＴを生成して出力するものである。
【００３８】
図２は、第１の実施形態の周波数シンセサイザが有するＶＣＯ１ａの原理を示す回路図である。同図において、ＶＣＯ制御データ生成部１４から出力された制御信号ＶＣＮＴは、ＶＣＮＴ［１］〜ＶＣＮＴ［４］を束ねたバス線から入力される。図２に示したＶＣＯ１ａの構成を図８に示した従来のＶＣＯ１の構成と比べると、ＶＣＮＴ［１］〜ＶＣＮＴ［４］で制御されるスイッチＳＷ１〜ＳＷ４（特許請求の範囲の共振周波数切替手段に該当する。）と、スイッチＳＷ１〜ＳＷ４に直列に接続されたコンデンサＣ２〜Ｃ５から成る共振回路を備えている点が図８に示した従来のＶＣＯ１と異なっている。
【００３９】
図３は、図２に示した第１の実施形態のＶＣＯ１ａの制御電圧対発振周波数特性を示すグラフである。以下、図３に示した制御電圧対発振周波数特性のグラフを参照して、本実施形態の周波数シンセサイザが有するＶＣＯ１ａの動作について説明する。
【００４０】
制御電圧端子Ｖｔに電圧Ｖ１，Ｖ２が印加されたときの可変容量ダイオードＣｖ（特許請求の範囲の可変容量手段に該当する。）の容量値がそれぞれＣｖ１，Ｃｖ２とする。Ｖｔ＝Ｖ１でスイッチＳＷ１〜ＳＷ４が全てオフの時は（図３のバンド５）、ＶＣＯ１ａの発振周波数ｆｖｃｏは式（２）によって表される。
【００４１】
【数２】

【００４２】
ここで、Ｖｔ＝Ｖ２で、スイッチＳＷ１がオン（図３のバンド４）とすると、ＶＣＯ１ａの発振周波数ｆｖｃｏは式（３）によって表される。
【００４３】
【数３】

【００４４】
式（２）および式（３）において発振周波数ｆｖｃｏを等しくするために、コンデンサＣ２の容量値を式（４）を満たすよう設定する。
Ｃ１×Ｃｖ１／（Ｃ１＋Ｃｖ１）＝Ｃ２＋Ｃ１×Ｃｖ２／（Ｃ１＋Ｃｖ２）
Ｃ２＝Ｃ１^２（Ｃｖ１−Ｃｖ２）／（Ｃ１＋Ｃｖ１）（Ｃ１＋Ｃｖ２）　　　　　…（４）
【００４５】
他のコンデンサＣ３〜Ｃ５の各容量もコンデンサＣ２と同様の容量値に設定すると、図３に示したように、スイッチＳＷ１，ＳＷ２がオンのときはバンド３、スイッチＳＷ１〜ＳＷ３がオンのときはバンド２、スイッチＳＷ１〜ＳＷ４がオンのときはバンド１のようになる。これにより、制御電圧端子に印加された電圧Ｖｔと信号ＶＣＮＴ［１］〜ＶＣＮＴ［４］とによる制御で、発振周波数ｆｖｃｏは、図３に示すように、Ｖｔ＝０の時のｆＬからＶｔ＝ＶＨの時のｆＨまで変化する。但し、ＶＣＯ１ａを構成する素子の製造ばらつきがあっても、発振周波数ｆＬ〜ｆＨの範囲の中に所望の周波数があるようにＶＣＯ１ａは設計されているものとする。
【００４６】
図４は、第１の実施形態の周波数シンセサイザの動作について説明するタイミングチャートである。同図では、特に図３に丸印で示した点を目標周波数（ｆｔａｒｇｅｔ）とした場合の動作について表している。以下、図３および図４を参照して、図１に示した第１の実施形態の周波数シンセサイザの動作について説明する。
【００４７】
ＣＬＯＣＫ信号、ＤＡＴＡ信号、ＳＴＲＯＢＥ信号によって新しい分周比が分周比格納部９ａに格納され、カウンタ３のカウント値が変更されると、分周比格納部９ａはバイアス制御部１０、リセット信号生成部１２および位相判定部１３に起動信号を出力し、ＶＣＯ制御データ生成部１４に初期化信号を出力する。
【００４８】
バイアス制御部１０は、チャージポンプ７の出力をハイ・インピーダンス状態にし、スイッチ１１によってＶＣＯ１ａと電圧源１５を接続するための制御信号を出力する。ここで、電圧源１５の出力電圧は図３に示したＶ１であるとする。これにより、本実施形態の周波数シンセサイザは開ループ状態になる。このとき、ループフィルタ８の入出力はハイ・インピーダンス状態であるため、充電されている電荷は保持される。
【００４９】
ＶＣＯ制御データ生成部１４は、分周比格納部９ａから出力された初期化信号によって、図３に示されているバンド１を選択する制御信号ＶＣＮＴ（スイッチＳＷ１〜ＳＷ４はオン）を出力する。これによりＶＣＯ１ａは周波数ｆ１で発振する。
【００５０】
リセット信号生成部１２は、基準信号源４の出力信号ｆｏｓｃに同期したリセット信号を生成し、基準分周器５、プリスケーラ２およびカウンタ３をリセットする。このリセットが解除される時刻（図４に示す分周開始点）から、基準分周器と、プリスケーラ２およびカウンタ３で構成されるパルススワロウ可変分周器の分周動作は同時に開始される。この例では目標周波数がバンド２上のｆｔａｒｇｅｔであるため、発振周波数ｆｖｃｏ＝ｆ１の場合は出力信号ｆｒｅｆに対し出力信号ｆｄｉｖの位相は遅れて出力される。
【００５１】
位相判定部１３は、出力信号ｆｒｅｆと出力信号ｆｄｉｖの位相を比較し、どちらの位相が遅れているかをＶＣＯ制御データ生成部１４とリセット信号生成部１２に、判定結果（第１の判定結果）を示す信号（図１で「判定」として示された信号）として出力する。
【００５２】
ＶＣＯ制御データ生成部１４は、出力信号ｆｄｉｖの位相が遅れている場合はＶＣＯ１ａのバンドを１つ上のバンドに変更する制御信号をＶＣＯ１ａに出力し、出力信号ｆｄｉｖの位相が進んでいる場合はＶＣＯ１ａのバンドを１つ下のバンドに変更する制御信号をＶＣＯ１ａに出力する。この例では１つ上のバンドであるバンド２を選択する制御信号ＶＣＮＴ（スイッチＳＷ１〜ＳＷ３はオン）を出力する。これによりＶＣＯ１ａは周波数ｆ２で発振する。
【００５３】
リセット信号生成部１２は、位相判定部１３から判定結果が入力されるとリセット信号を生成し、基準分周器５、プリスケーラ２およびカウンタ３を再びリセットする。この時点では発振周波数ｆｖｃｏ＝ｆ２＜ｆｔａｒｇｅｔであるため、次も、出力信号ｆｒｅｆに対して出力信号ｆｄｉｖの位相は遅れて出力される。同様の動作を繰り返し、バンド３を選択する制御信号ＶＣＮＴ（スイッチＳＷ１とＳＷ２はオン）がＶＣＯ１ａに入力される。これによりＶＣＯ１ａは周波数ｆ３で発振する。しかし、今度は、発振周波数ｆｖｃｏ＝ｆ３＞ｆｔａｒｇｅｔとなるため、次の出力信号ｆｄｉｖは出力信号ｆｒｅｆよりも位相が進んだ状態となる。出力信号ｆｄｉｖの位相が進んでいる場合はＶＣＯ１ａのバンドを１つ下のバンドに変更する制御信号をＶＣＯ１ａに出力するため、ＶＣＯ１ａのバンドは再びバンド２に戻る。
【００５４】
位相判定部１３は、位相状態の変化、すなわち位相の遅れから進みへの変化または位相の進みから遅れへの変化が起きた時、バイアス制御部１０に停止信号を出力し、チャージポンプ７のハイ・インピーダンス状態を解除すると共に、スイッチ１１の制御により、制御電圧端子Ｖｔをループフィルタ８の出力端子と接続させる。これにより、本実施形態の周波数シンセサイザは閉ループ状態となる。
【００５５】
さらに、位相判定部１３は、位相状態の変化が起きた、すなわち上記例では位相が遅れた状態から進んだ状態へと変化したと判定（第２の判定結果）した時、ＶＣＯ制御データ生成部１４から出力される制御信号ＶＣＮＴを保持する信号（図１で「保持」と示された信号）をＶＣＯ制御データ生成部１４に出力すると共に、リセット信号の生成を停止する信号（図１で「停止」と示された信号）をリセット信号生成部１２に出力し、位相判定部１３自体の動作も停止する。その後、従来の周波数シンセサイザと同様の動作により、出力信号ｆｒｅｆと出力信号ｆｄｉｖの位相が一致したところで位相ロックする。
【００５６】
次に、目標周波数ｆｔａｒｇｅｔがバンド５上にある場合について説明する。
位相判定はｆ１からスタートして、前述のようにＶＣＯ１ａの出力周波数が目標周波数よりも低い間はバンドを１つずつ上げていき、最終的にはバンド５まで達する。周波数ｆ５での位相判定において、目標周波数の方がまだ高い場合はそのバンドを使用することとして、位相判定部１３は、バイアス制御部１０に停止信号を出力し、ＶＣＯ制御データ生成部１４に保持信号を出力し、リセット信号生成部１２に停止信号をそれぞれ出力して、位相判定部１３の動作も停止する。以後は従来の周波数シンセサイザと同様の動作により、出力信号ｆｒｅｆと出力信号ｆｄｉｖの位相が一致したところで位相ロックする。
【００５７】
以上説明したように、本実施形態の周波数シンセサイザによれば、集積化されたＶＣＯ１ａを構成する素子に製造ばらつきがあっても、実際のＶＣＯ１ａの出力周波数に応じてＶＣＯ１ａが発振周波数を変化させるため、最適な周波数帯域で所望の周波数に位相ロックすることができる。また、ＶＣＯ１ａは集積化されているため、周波数シンセサイザの小型化かつ低コスト化を図ることができる。
【００５８】
また、出力信号ｆｒｅｆと出力信号ｆｄｉｖの位相を１周期ごとに比較し周波数帯域を決定するため、カウンタ等を用いて周波数差を積分して比較する方法と比べて回路規模を小さくすることができる。また、位相差判定を行う初期値を最下位バンドとすることで、出力信号ｆｒｅｆに対し出力信号ｆｄｉｖの位相が進んだときにバンドを戻して決定することができるので、簡単な回路で実現できる。
【００５９】
また、ＶＣＯ１ａのバンドを切り換えてからプリスケーラのリセット解除までの間にリセット信号のパルス幅相当分の時間を設けているため、この間にＶＣＯ１ａの出力周波数を安定させることができる。したがって、位相判定の誤差が小さく最適な周波数帯域を選択することができる。また、プリスケーラ２とカウンタ３とによって構成されるパルススワロウの可変分周器と基準分周器５の分周開始時刻が合っていないと、仮に出力信号ｆｄｉｖと出力信号ｆｒｅｆが同じ周波数であってもその位相差はずれてしまう。そこで分周開始時刻を合わせるために、リセット信号を基準信号源４の出力信号ｆｏｓｃに同期させている。これにより、基準分周器５の分周開始時刻がリセット解除の時刻と一致し、位相判定の判定精度を向上させることができるため、最適な周波数帯域を選択することができる。
【００６０】
また、開ループ時にはチャージポンプ７の出力信号をハイ・インピーダンス状態にしているため、ループフィルタ８の電荷は保持され、次に閉ループ状態に戻ったときに素早く目標周波数に位相ロックすることができる。つまり、周波数切換時間を短くすることができる。また、最上位バンドでの位相判定の結果、出力信号ｆｒｅｆに対し出力信号ｆｄｉｖが位相遅れだった場合には、その時点で最上位バンドに固定し周波数帯域切換動作を終了するようにしているため、いかなる製造ばらつきがあっても必ず最適な周波数帯域を選択することができる。
【００６１】
また、閉ループ状態では、位相判定部１３、バイアス制御部１０、リセット信号生成部１２の各々の動作が停止されてるため、消費電力を小さくすることができる。さらに、このような本実施形態の周波数シンセサイザを移動無線機に備えた場合は、小型かつ安価で通信品質の良い移動無線機を提供することができる。
【００６２】
なお、上記説明では、ＶＣＯ制御データ生成部１４に入力する初期値を最下位バンドとしているが他のバンドでも実現可能である。仮に、初期値が最上位バンドであれば、出力信号ｆｒｅｆに対し出力信号ｆｄｉｖが位相進みであった場合はバンドを順に下げていき、出力信号ｆｒｅｆに対し出力信号ｆｄｉｖの位相遅れを判定したときにそのバンドに固定する。この方法によれば、最下位バンドに比べてバンドを直前の状態に戻す必要がなく、より回路を簡素化することができる。
【００６３】
また、初期値が最上位バンドまたは最下位バンド以外であれば、最初の位相判定で出力信号ｆｒｅｆに対し出力信号ｆｄｉｖが位相遅れであった場合は上記説明と全く同じ動作になる。すなわち、最初の位相判定で出力信号ｆｒｅｆに対し出力信号ｆｄｉｖが位相進みであった場合はバンドを順に下げていき、出力信号ｆｒｅｆに対し出力信号ｆｄｉｖの位相遅れを判定したときに、そのバンドに固定する。例えば図３でバンド３を初期値とした場合の最大の位相判定回数は、目標周波数ｆｔａｒｇｅｔがバンド１またはバンド５にある場合の３回となり、位相判定の回数を減らすことができる。すなわち周波数切換時間を短縮することができる。
【００６４】
また、上記説明では、図２に示すように、ＶＣＯ１ａのスイッチＳＷおよびコンデンサＣで構成される共振回路切換部は４つであるが、当該切換部の数はこれ以上でも以下でも良い。特に、当該切換部の数を多くした場合は１段当たりの制御感度を低くできるため、Ｃ／Ｎ特性を向上させることができる。
【００６５】
また、上記説明では、ＶＣＯ１ａはスイッチＳＷとコンデンサＣとによる共振回路切換部で発振周波数を切り換える構成としたが、同様に容量値を変化可能なものであれば同様に実現できる。また、インダクタ値を変化させて発振周波数を変化させても良い。また、開ループ状態のときだけ出力信号ｆｒｅｆ，ｆｄｉｖの周波数を同じ比率で高くしても良い。この方法によれば、位相判定時間を短縮することができるため、周波数切換時間を短くすることができる。
【００６６】
〔第２の実施形態〕
図５は、本発明に係る第２の実施形態の周波数シンセサイザの構成を示すブロック図である。同図において、図１（第１の実施形態）と重複する構成要素には同一の符号を付して説明を省略する。図５に示す第２の実施形態の周波数シンセサイザは、図１に示した第１の実施形態の周波数シンセサイザが有する構成要素に加えて、基準分周器５の出力信号ｆｒｅｆを遅延し、位相判定部１３に出力する、特許請求の範囲の遅延手段に該当する遅延部２１をさらに備えている。
【００６７】
以下、本実施形態の周波数シンセサイザの動作について説明する。
図１に示した第１の実施形態の周波数シンセサイザでは、厳密には、リセット解除の時刻（すなわち分周開始時刻）がプリスケーラ２と基準分周器５とで異なる。通常、プリスケーラ２は高周波で動作するためバイポーラトランジスタで構成されるのに対し、基準分周器５やリセット信号生成部１２はＭＯＳトランジスタで構成されるためである。そこで、第２の実施形態の周波数シンセサイザでは、プリスケーラ２に入力されるリセット信号の伝播遅延時間分だけ出力信号ｆｒｅｆを遅らせている。
【００６８】
以上説明したように、本実施形態の周波数シンセサイザでは、出力信号ｆｒｅｆを遅延させることによりリセット信号の伝播遅延時間誤差を補正しているため、プリスケーラ２と基準分周器５とでリセット解除の時刻が異なる場合であっても、位相判定部１３における判定精度の低下を防止することができる。
【００６９】
〔第３の実施形態〕
図６は、本発明に係る第３の実施形態の周波数シンセサイザの構成を示すブロック図である。同図において、図５（第２の実施形態）と重複する構成要素には同一の符号を付して説明を省略する。図６に示す第３の実施形態の周波数シンセサイザは、図５に示した第２の実施形態の周波数シンセサイザが有する構成要素に加えて、第１または第２の実施形態のスイッチ１１に代わって、チャージポンプ７の出力側と電圧源１５との間に接続された特許請求の範囲の第２の経路切替手段に該当するスイッチ３１と、バイアス制御部１０からの制御信号に応じてループフィルタ８の時定数を制御する、フィルタ時定数制御手段に該当するフィルタ時定数制御部３２とをさらに備えている。また、ループフィルタ８とＶＣＯ１ａの制御電圧端子Ｖｔとが直接接続されている。
【００７０】
以下、本実施形態の周波数シンセサイザの動作について説明する。
バイアス制御部１０が分周比格納部９ａから起動信号を受けると、バイアス制御部１０によってチャージポンプ７はハイ・インピーダンス状態とされ、かつスイッチ３１がオンされる。スイッチ３１がオンすると電圧源１５の電位Ｖ１がループフィルタ８の入力に印加される。また、バイアス制御部１０はフィルタ時定数制御部３２にも制御信号を出力し、当該制御信号によってフィルタ時定数制御部３２はループフィルタ８の時定数を小さくする。これにより、ＶＣＯ１ａの制御電圧端子Ｖｔは高速に電位Ｖ１となる。以後、第１または第２の実施形態と同様に動作し、バイアス制御部１０に停止信号が入力されると、スイッチ３１がオフされ、チャージポンプ７の出力を通常動作に切り換えられる。すなわち、ループフィルタ８の時定数を大きくする。
【００７１】
以上説明したように、本実施形態の周波数シンセサイザでは、ループフィルタ８の入力に電位Ｖ１を印加することによってループフィルタ８とＶＣＯ１ａを直結するようにした。したがって、第１の実施形態のスイッチ１１で発生するノイズを排除することができ、ＶＣＯ１ａの出力信号におけるノイズ特性を良くすることができる。また、開ループ時にループフィルタ８の時定数を小さくすることで、制御電圧端子Ｖｔを高速に電位Ｖ１とすることができるため、ＶＣＯ１ａの出力周波数を安定するまでの時間を短縮し周波数切換時間を短くすることができる。
【００７２】
【発明の効果】
以上説明したように、本発明の周波数シンセサイザによれば、複数の発振周波数帯域から１つの周波数帯域を選択可能な集積化された電圧制御発振器を構成する素子に製造ばらつきがあっても、電圧制御発振器の実際の出力周波数に応じて発振周波数を変化させるため、最適な周波数帯域で所望の周波数に位相ロックすることができる。
【図面の簡単な説明】
【図１】本発明に係る第１の実施形態の周波数シンセサイザの構成を示すブロック図
【図２】第１の実施形態の周波数シンセサイザが有するＶＣＯ１ａの原理を示す回路図
【図３】図２に示した第１の実施形態のＶＣＯ１ａの制御電圧対発振周波数特性を示すグラフ
【図４】第１の実施形態の周波数シンセサイザの動作について説明するタイミングチャート
【図５】本発明に係る第２の実施形態の周波数シンセサイザの構成を示すブロック図
【図６】本発明に係る第３の実施形態の周波数シンセサイザの構成を示すブロック図
【図７】従来の周波数シンセサイザの構成を示すブロック図
【図８】特開平１０−２６１９１８号公報に開示されている電圧制御発振器の原理を表す回路図
【符号の説明】
１ａ　電圧制御発振器（ＶＣＯ）
２　プリスケーラ
３　カウンタ
４　基準信号源
５　基準分周器
６　位相比較器
７　チャージポンプ
８　ループフィルタ
９ａ　分周比格納部
１０　バイアス制御部
１１　スイッチ
１２　リセット信号生成部
１３　位相判定部
１４　ＶＣＯ制御データ生成部
１５　電圧源
２１　遅延部
３１　スイッチ
３２　フィルタ時定数制御部[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a frequency synthesizer that is used in a mobile wireless device or the like and can reduce the cost by integrating a voltage-controlled oscillator into an IC.
[0002]
[Prior art]
2. Description of the Related Art Conventionally, in a mobile wireless device such as a mobile phone, a frequency synthesizer is used to generate an arbitrary local oscillation frequency from a reference signal.
[0003]
FIG. 7 shows an example of the configuration of a conventional frequency synthesizer. As shown in FIG. 1, a frequency synthesizer used in a mobile wireless device such as a mobile phone oscillates a signal having a frequency corresponding to a voltage (Vt) applied to a frequency control voltage terminal (hereinafter, “VCO”). 1), a prescaler 2 for dividing the frequency of the output signal fvco of the VCO 1, and a counter 3 for counting the output signal of the prescaler 2 (the prescaler 2 and the counter 3 constitute a pulse swallow variable frequency divider. ), A division ratio storage unit 9 for outputting the division ratio set by the CLOCK signal, the DATA signal, and the STROBE signal to the counter 3 and the reference frequency divider 5, and the frequency of the output signal fosc of the reference signal source 4. And a phase divider that compares the phase of the output signal fdiv of the counter 3 with the phase of the output signal fref of the reference frequency divider 5 to output a phase difference. A comparator 6, a charge pump 7 for converting an output signal of the phase comparator 6 to a voltage or current, and a loop filter 8 for averaging the output signal of the charge pump 7.
[0004]
FIG. 8 is a circuit diagram showing the principle of the voltage controlled oscillator disclosed in Japanese Patent Application Laid-Open No. 10-261918. The voltage-controlled oscillator shown in FIG. 1 includes a capacitor C0, a negative resistance section -R, an inductor L, a cascade-connected capacitor C1, and a variable capacitance diode Cv connected in parallel. The cascade connection of the capacitance diode Cv is connected in parallel with the capacitor C0.
[0005]
Hereinafter, the operation of the voltage controlled oscillator shown in FIG. 8 will be described. The parallel connection part of the negative resistance part -R, the capacitor C0, and the inductor L is a parallel resonance circuit having an active element that generates electric power such as a transistor supplied with a power supply voltage. Is different from a normal resistor in the sense that The oscillation frequency fvco of this voltage controlled oscillator is expressed by equation (1). For simplicity of description, the signal name and the frequency are represented by the same name.
[0006]
(Equation 1)

[0007]
When this voltage-controlled oscillator is used in the conventional frequency synthesizer shown in FIG. 7, a control voltage Vt is applied to the variable capacitance diode Cv, thereby changing the capacitance value of the variable capacitance diode Cv. As a result, the oscillation frequency fvco Changes.
[0008]
In such a frequency synthesizer, when the division ratio of the counter 3 is changed, the frequency of the output signal fdiv changes accordingly, whereby the phase comparator 6 outputs a phase error. Here, the phase comparator 6 has a generally known configuration as described on page 126 of the document “PLL Frequency Synthesizer / Circuit Design Method (Sogo Denshi Publishing)”. When the phase of the output signal fdiv is delayed with respect to the output signal fref, a U signal is output to charge the loop filter 8 via the charge pump 7 to advance the phase (or frequency) of the output signal fdiv. Works. Conversely, when the phase of the output signal fdiv is advanced with respect to the output signal fref, the D signal is output, the charge of the loop filter 8 is discharged via the charge pump 7, and the phase (or frequency) of the output signal fdiv is changed. Act to delay. As a result, the voltage of the control terminal of the VCO 1 changes, and the oscillation frequency fvco changes.
[0009]
As described above, the frequency synthesizer forms a negative feedback loop, and when the phases of the output signals fref and fdiv finally match, the phase is locked, and the output frequency of the VCO 1 is stabilized. In addition, as described in JP-A-2000-4156 and JP-A-2001-251186, in addition to the frequency synthesizer, the VCO has a plurality of oscillation frequency bands that can be switched by a control signal. There is a method of reducing the control sensitivity per one by expanding the oscillation frequency range, and a method of counting the output signal of the VCO for a certain period of time and comparing the count result with an expected value to determine the oscillation frequency band of the VCO. It is shown.
[0010]
[Problems to be solved by the invention]
By the way, in the above-mentioned conventional frequency synthesizer, in particular, a general frequency synthesizer used in a mobile phone or the like, the frequency switching time is short, the noise characteristics are good, the power consumption is small, and the circuit scale is small. And low cost. In addition, the VCO 1 used in the conventional frequency synthesizer shown in FIG. 7 is composed of module components, and is one of the factors that hinder miniaturization and cost reduction of a mobile phone or the like. ing. However, when the VCO 1 is integrated, the oscillation frequency greatly changes due to manufacturing variations of the elements constituting the VCO 1, causing a problem that the phase cannot be locked at a desired frequency.
[0011]
In order to solve this problem, there is a method of increasing the control sensitivity (the variation width of the oscillation frequency per 1 V, unit [Hz / V]). However, if the control sensitivity is increased, the control sensitivity becomes weak to disturbance, and the noise characteristics deteriorate. The problem arises. In addition, there is a method of connecting a plurality of fixed capacitors in parallel to the parallel resonance circuit of the VCO 1 and trimming the oscillation frequency with a laser or the like at the time of manufacturing the IC. However, in this method, the IC is individually adjusted. A new problem of increasing the number.
[0012]
Note that in the method described in Japanese Patent Application Laid-Open No. 2000-4156, that is, a method in which the VCO has a plurality of oscillation frequency bands that can be switched by a control signal, thereby expanding the oscillation frequency range and reducing the control sensitivity per unit, The oscillation frequency band is determined by switching the oscillation frequency band unless the control voltage terminal of the VCO locks within a predetermined range. However, in this case, since the frequency switching operation is performed many times before finally locking, there is a problem that the frequency switching time becomes long.
[0013]
In the method described in Japanese Patent Application Laid-Open No. 2001-251186, that is, the method of counting the output signal of the VCO for a certain fixed period and comparing the count result with an expected value to determine the oscillation frequency band of the VCO, Since the expected value is set at the time of design, the actual manufacturing variation is not reflected, and there is a problem that the selection of the oscillation frequency band of the VCO may be erroneous. Further, since a counter for counting the output signal of the high-frequency VCO is provided, there is also a problem that the circuit scale when integrated is increased.
[0014]
Therefore, even if the VCO 1 capable of selecting one frequency band from a plurality of oscillation frequency bands is integrated, an optimum frequency band can be selected without depending on manufacturing variations, and a frequency switching time is short. It has been desired to realize a synthesizer with a circuit size as small as possible.
[0015]
The present invention has been made in view of the above-mentioned conventional problems or demands, and has a manufacturing variation in elements constituting an integrated voltage-controlled oscillator capable of selecting one frequency band from a plurality of oscillation frequency bands. It is an object of the present invention to provide a frequency synthesizer that can perform phase lock to a desired frequency in an optimal frequency band.
[0016]
[Means for Solving the Problems]
In order to achieve the above object, the frequency synthesizer according to the present invention provides an optimum frequency synthesizer while changing the oscillation frequency band according to the result of comparing the phases of the output signal of the reference frequency divider and the output signal of the variable frequency divider. A frequency synthesizer that locks a phase to a desired frequency in an oscillation frequency band, a voltage-controlled oscillator capable of oscillating in a frequency band selected from a plurality of different oscillation frequency bands, and an open-loop state or a closed-loop state of the frequency synthesizer. Switching the frequency synthesizer to the open-loop state by the loop state switching means, and determining whether the phase of the output signal of the variable frequency divider with respect to the output signal of the reference frequency divider is advanced or delayed. Phase determining means, and stepping an oscillation frequency band of the voltage controlled oscillator based on a determination result by the phase determining means. Oscillator control means for controlling the voltage-controlled oscillator so as to maintain the phase in the oscillation frequency band at that time when the determination result of the phase determination means has a change in the phase state, The frequency synthesizer is switched to a closed loop state by switching means, and is phase-locked to a desired frequency in the oscillation frequency band held by the phase oscillator control means.
[0017]
Therefore, even if there are manufacturing variations in the elements constituting the integrated voltage-controlled oscillator capable of selecting one frequency band from a plurality of oscillation frequency bands, the oscillation frequency is changed according to the actual output frequency of the voltage-controlled oscillator. Therefore, the phase can be locked to a desired frequency in an optimal frequency band. Further, since the integrated voltage controlled oscillator is provided, the frequency synthesizer can be downsized.
[0018]
Further, in the frequency synthesizer according to the present invention, the oscillator control means may include a resonance circuit, and a resonance frequency switching means for changing a capacitance value of the resonance circuit to switch a resonance frequency based on a determination result by the phase determination means. And a variable capacitance means whose capacitance changes according to a control voltage, wherein the oscillation frequency band is a frequency band that can be adjusted by the control voltage, including a resonance frequency switched by the resonance frequency switching means. Is desirable.
[0019]
Further, in the frequency synthesizer according to the present invention, the oscillator control means determines that the phase of the output signal of the variable frequency divider lags the output signal of the reference frequency divider by the phase determination means. When a result is obtained, the oscillation frequency band of the voltage-controlled oscillator is changed to the next higher band, and the phase of the output signal of the variable frequency divider is advanced with respect to the output signal of the reference frequency divider. Is obtained, the voltage-controlled oscillator is controlled so as to change the oscillation frequency band of the voltage-controlled oscillator to one band lower.
[0020]
Therefore, since the frequency band can be determined by comparing the phases of the output signal of the reference frequency divider and the output signal of the variable frequency divider for each cycle, the frequency difference is integrated using a counter or the like and compared. The circuit scale can be reduced as compared with the method.
[0021]
In the frequency synthesizer according to the present invention, the output signal of the reference frequency divider may be output from the reference frequency divider while the oscillation frequency band of the voltage controlled oscillator is set to the highest frequency band by the oscillator control means. When it is determined that the phase of the output signal of the variable frequency divider is delayed, the loop state switching means switches the frequency synthesizer to a closed loop state in the oscillation frequency band at that time. It is desirable.
[0022]
In the frequency synthesizer according to the present invention, the output signal of the reference frequency divider may be output by the phase determination unit in a state where the oscillation frequency band of the voltage controlled oscillator is set to the lowest frequency band by the oscillator control unit. When it is determined that the phase of the output signal of the variable frequency divider is advanced, the loop state switching means switches the frequency synthesizer to a closed loop state in the oscillation frequency band at that time. It is desirable.
[0023]
Further, the frequency synthesizer according to the present invention includes reset means for outputting a reset signal for resetting the reference frequency divider and the variable frequency divider after changing the oscillation frequency band of the voltage controlled oscillator. Therefore, since the output time of the reset signal is provided from the time when the oscillation frequency band of the voltage controlled oscillator is changed to the time when the reference frequency divider and the variable frequency divider are reset, the output frequency of the voltage controlled oscillator is stabilized during this time. be able to. As a result, the error of the phase determination by the phase determination means is reduced, so that the phase can be locked to a desired frequency in the optimum oscillation frequency band.
[0024]
In the frequency synthesizer according to the present invention, the reset means outputs the reset signal synchronized with an output signal of the reference frequency divider. Therefore, the division start time of the reference frequency divider coincides with the time at which the reset is released, so that the judgment accuracy of the phase judgment means is improved. As a result, the phase can be locked to a desired frequency in the optimum oscillation frequency band.
[0025]
Further, the frequency synthesizer according to the present invention, when the frequency synthesizer is in a closed loop state, stops operations of the loop state switching means, the phase determination means, the oscillator control means, and the reset means. Therefore, power consumption can be reduced.
[0026]
Further, the frequency synthesizer according to the present invention includes a delay unit that delays an output signal output from the reference frequency divider and input to the phase determination unit. Therefore, since the propagation delay time error of the reset signal can be corrected, the determination accuracy of the phase determination unit can be improved.
[0027]
Further, the frequency synthesizer according to the present invention includes a charge pump that converts an output signal of the phase divider that compares a phase of an output signal of the reference frequency divider with an output signal of the variable frequency divider into a voltage or a current, The loop state switching means includes an impedance adjustment means for setting an output signal of the charge pump to a high impedance state, and the voltage control when the impedance of the output signal of the charge pump is set to a high impedance state by the impedance adjustment means. Path switching means for switching an input path of the voltage-controlled oscillator so as to apply a predetermined voltage by separating the oscillator from the path. Therefore, the frequency synthesizer can be switched between the closed loop state and the open loop state, and a predetermined voltage can be applied to the voltage controlled oscillator in the open loop state.
[0028]
Further, the frequency synthesizer according to the present invention includes a charge pump that converts an output signal of the phase divider that compares a phase of an output signal of the reference frequency divider with an output signal of the variable frequency divider into a voltage or a current, The loop state switching unit includes an impedance adjustment unit that sets an output signal of the charge pump to a high impedance state; and the filter unit when the impedance of the charge pump output signal is set to a high impedance by the impedance adjustment unit. Path switching means for switching an input path of the voltage-controlled oscillator so as to apply a predetermined voltage through the filter, and filter time constant control means for controlling a time constant of the filter means. While the path is switched to a path for applying a predetermined voltage to the control oscillator, Filter time constant control means, to reduce the time constant of the filter means.
[0029]
Therefore, since it is not necessary to insert a switch or the like for switching the frequency synthesizer to the open loop state between the filter means and the voltage controlled oscillator, the open loop state is maintained without being affected by noise or the like by the means. be able to. Further, since the time constant of the filter means is reduced, the voltage-controlled oscillator can shorten the time from when a predetermined voltage is applied to when the actual output frequency is stabilized. Therefore, the switching time of the oscillation frequency can be reduced.
[0030]
Further, a mobile wireless device according to the present invention includes a frequency synthesizer according to

claims

1, 2, 3, 4, 5, 6, 7, 8, 9, 10, or 11. Therefore, by providing a miniaturized frequency synthesizer, it is possible to provide a small-sized mobile radio with high communication quality.
[0031]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of a frequency synthesizer of the present invention will be described in detail in the order of [first embodiment], [second embodiment], and [third embodiment] with reference to the drawings. In the following description, when a signal name is used as an operand (variable) in a mathematical expression, it indicates a voltage value (instantaneous value) of a signal having the signal name.
[0032]
[First Embodiment]
FIG. 1 is a block diagram showing the configuration of the frequency synthesizer according to the first embodiment of the present invention. In the figure, the same reference numerals are given to the same components as those in FIGS. 7 and 8 (conventional example).
[0033]
The frequency synthesizer according to the first embodiment shown in FIG. 1 includes a prescaler 2 included in the conventional frequency synthesizer shown in FIG. 7, a counter 3 corresponding to a variable frequency divider described in claims, a reference frequency divider 5, a phase In addition to the comparator 6, the charge pump 7, and the loop filter 8 corresponding to the filter means, a voltage-controlled oscillator (hereinafter, referred to as "VCO") 1a similar to the conventional voltage-controlled oscillator 1, and a conventional frequency division ratio storage unit 9, a bias control unit 10 corresponding to an impedance adjusting unit, a switch 11 corresponding to a first path switching unit, and a reset signal generating unit 12 corresponding to a reset unit. , A phase determination unit 13 corresponding to the phase determination unit, and a VCO control data generation unit 14 corresponding to the oscillator control unit.
[0034]
Hereinafter, each component of the frequency synthesizer of the present embodiment will be described.
First, the voltage controlled oscillator (VCO) 1a oscillates a signal having a frequency corresponding to the voltage (Vt) applied to the frequency control voltage terminal, and is integrated. The detailed structure and operation of the VCO 1a will be described later with reference to FIG. The prescaler 2 divides the frequency of the output signal fvco of the VCO 1a. The counter 3 counts the output signal of the prescaler 2, and the prescaler 2 and the counter 3 constitute a pulse swallow variable frequency divider. Further, the division ratio storage unit 9a outputs the division ratio set by the CLOCK signal, the DATA signal, and the STROBE signal to the counter 3 and the reference frequency divider 5, and outputs the bias control unit 10, the reset signal generation unit 12, and the phase The start signal is output to the determination unit 13 and the initialization signal is output to the VCO control data generation unit 14.
[0035]
The reference frequency divider 5 divides the frequency of the output signal fosc of the reference signal source 4. The phase comparator 6 compares the phase of the output signal fdiv of the counter 3 with the phase of the output signal fref of the reference frequency divider 5 and outputs a phase difference. The charge pump 7 converts the output signal of the phase comparator 6 into a voltage or a current. The loop filter 8 averages the output signal of the charge pump 7.
[0036]
Further, the bias controller 10 outputs a signal for controlling the charge pump 7 and the switch 11. The switch 11 connects the control voltage terminal of the VCO 1 a to the output side of the loop filter 8 or the voltage source 15 according to the output of the bias control unit 10. The reset signal generation unit 12 generates and outputs a reset signal for resetting the prescaler 2, the counter 3, and the reference frequency divider 5 based on the output signal fosc of the reference signal source 4.
[0037]
Further, the phase determination unit 13 outputs to the VCO control data generation unit 14 and the reset signal generation unit 12 a result of determining whether the phase of the output signal fdiv of the counter 3 with respect to the output signal fref of the reference frequency divider 5 is advanced or delayed. , A signal for stopping the bias control is output to the bias control unit 10, and a signal for stopping the generation of the reset signal is output to the reset signal generation unit 12. The VCO control data generation unit 14 generates a control signal VCNT for controlling the oscillation frequency band of the VCO 1a based on the initialization signal from the frequency division ratio storage unit 9a and the output signal relating to the determination result of the phase determination unit 13. And output it.
[0038]
FIG. 2 is a circuit diagram illustrating the principle of the VCO 1a included in the frequency synthesizer according to the first embodiment. In the figure, a control signal VCNT output from a VCO control data generation unit 14 is input from a bus line that bundles VCNT [1] to VCNT [4]. When comparing the configuration of the VCO 1a shown in FIG. 2 with the configuration of the conventional VCO 1 shown in FIG. 8, the switches SW1 to SW4 controlled by VCNT [1] to VCNT [4] (resonance frequency switching means in claims) This is different from the conventional VCO 1 shown in FIG. 8 in that a resonance circuit including capacitors C2 to C5 connected in series to the switches SW1 to SW4 is provided.
[0039]
FIG. 3 is a graph showing a control voltage-oscillation frequency characteristic of the VCO 1a of the first embodiment shown in FIG. Hereinafter, the operation of the VCO 1a included in the frequency synthesizer of the present embodiment will be described with reference to the graph of the control voltage versus the oscillation frequency characteristic illustrated in FIG.
[0040]
When the voltages V1 and V2 are applied to the control voltage terminal Vt, the capacitance values of the variable capacitance diode Cv (corresponding to the variable capacitance means in the claims) are Cv1 and Cv2, respectively. When Vt = V1 and the switches SW1 to SW4 are all off (band 5 in FIG. 3), the oscillation frequency fvco of the VCO 1a is expressed by the equation (2).
[0041]
(Equation 2)

[0042]
Here, when Vt = V2 and the switch SW1 is turned on (band 4 in FIG. 3), the oscillation frequency fvco of the VCO 1a is expressed by Expression (3).
[0043]
[Equation 3]

[0044]
In order to make the oscillation frequency fvco equal in the equations (2) and (3), the capacitance value of the capacitor C2 is set so as to satisfy the equation (4).
C1 × Cv1 / (C1 + Cv1) = C2 + C1 × Cv2 // (C1 + Cv2)
C2 = C1 ² (Cv1-Cv2) / (C1 + Cv1) (C1 + Cv2) (4)
[0045]
When the capacitances of the other capacitors C3 to C5 are set to the same capacitance values as those of the capacitor C2, as shown in FIG. 3, when the switches SW1 and SW2 are on, the band 3 is used, and when the switches SW1 to SW3 are on, When the band 2 and the switches SW1 to SW4 are turned on, the operation is like band 1. Thus, under the control by the voltage Vt applied to the control voltage terminal and the signals VCNT [1] to VCNT [4], the oscillation frequency fvco is changed from fL at Vt = 0 to Vt = Vt = 0 as shown in FIG. It changes to fH at the time of VH. However, it is assumed that the VCO 1a is designed so that a desired frequency falls within the range of the oscillation frequencies fL to fH even if there is a manufacturing variation of the elements constituting the VCO 1a.
[0046]
FIG. 4 is a timing chart for explaining the operation of the frequency synthesizer of the first embodiment. FIG. 3 particularly shows an operation when a point indicated by a circle in FIG. 3 is a target frequency (ftarget). Hereinafter, the operation of the frequency synthesizer of the first embodiment shown in FIG. 1 will be described with reference to FIG. 3 and FIG.
[0047]
When the new division ratio is stored in the division ratio storage unit 9a by the CLOCK signal, the DATA signal, and the STROBE signal, and the count value of the counter 3 is changed, the division ratio storage unit 9a sets the bias control unit 10 and reset signal generation. The start signal is output to the section 12 and the phase determination section 13, and the initialization signal is output to the VCO control data generation section 14.
[0048]
The bias controller 10 sets the output of the charge pump 7 to a high impedance state, and outputs a control signal for connecting the VCO 1 a and the voltage source 15 by the switch 11. Here, it is assumed that the output voltage of the voltage source 15 is V1 shown in FIG. Thereby, the frequency synthesizer of the present embodiment enters an open loop state. At this time, since the input and output of the loop filter 8 are in a high impedance state, the charged charge is held.
[0049]
The VCO control data generation unit 14 outputs a control signal VCNT (switches SW1 to SW4 are on) for selecting band 1 shown in FIG. 3 according to the initialization signal output from the frequency division ratio storage unit 9a. This causes the VCO 1a to oscillate at the frequency f1.
[0050]
The reset signal generation unit 12 generates a reset signal synchronized with the output signal fosc of the reference signal source 4, and resets the reference frequency divider 5, the prescaler 2, and the counter 3. From the time when this reset is released (the frequency division start point shown in FIG. 4), the frequency division operations of the reference frequency divider and the pulse swallow variable frequency divider composed of the prescaler 2 and the counter 3 are started simultaneously. In this example, since the target frequency is ftarget on band 2, when the oscillation frequency fvco = f1, the phase of the output signal fdiv is output with a delay with respect to the output signal fref.
[0051]
The phase determination unit 13 compares the phase of the output signal fref with the phase of the output signal fdiv, and determines which phase is delayed by the VCO control data generation unit 14 and the reset signal generation unit 12 and makes a determination result (first determination result). (A signal indicated as “judgment” in FIG. 1).
[0052]
When the phase of the output signal fdiv is delayed, the VCO control data generation unit 14 outputs a control signal to change the band of the VCO 1a to the next higher band to the VCO 1a, and when the phase of the output signal fdiv is advanced, A control signal for changing the band of the VCO 1a to a lower band is output to the VCO 1a. In this example, a control signal VCNT (the switches SW1 to SW3 are turned on) for selecting the band 2 which is the next higher band is output. This causes the VCO 1a to oscillate at the frequency f2.
[0053]
The reset signal generation unit 12 generates a reset signal when the determination result is input from the phase determination unit 13, and resets the reference frequency divider 5, the prescaler 2, and the counter 3 again. At this time, since the oscillation frequency fvco = f2 <ftarget, the phase of the output signal fdiv is output with a delay with respect to the output signal fref. The same operation is repeated, and a control signal VCNT (switches SW1 and SW2 are turned on) for selecting band 3 is input to VCO1a. This causes the VCO 1a to oscillate at the frequency f3. However, this time, the oscillation frequency fvco = f3> ftarget, so that the next output signal fdiv has a phase advanced from the output signal fref. When the phase of the output signal fdiv is advanced, a control signal for changing the band of the VCO 1a to a band lower by one is output to the VCO 1a, so that the band of the VCO 1a returns to the band 2 again.
[0054]
The phase determination unit 13 outputs a stop signal to the bias control unit 10 when a change in the phase state, that is, a change from a phase delay to an advance or a change from a phase advance to a delay occurs, and the charge pump 7 goes high. Release the impedance state and connect the control voltage terminal Vt to the output terminal of the loop filter 8 by controlling the switch 11. Thereby, the frequency synthesizer of the present embodiment enters a closed loop state.
[0055]
Further, when the phase determination unit 13 determines that the phase state has changed, that is, in the above example, that the phase has changed from a delayed state to a advanced state (second determination result), the VCO control data generation unit A signal for holding the control signal VCNT (signal indicated as “hold” in FIG. 1) output from the VCO control data generator 14 is output to the VCO control data generator 14 and a signal for stopping generation of the reset signal (“1” in FIG. 1). (A signal indicating "stop") is output to the reset signal generation unit 12, and the operation of the phase determination unit 13 itself is also stopped. Thereafter, by the same operation as that of the conventional frequency synthesizer, the phase is locked when the phases of the output signal fref and the output signal fdiv match.
[0056]
Next, a case where the target frequency ftarget is on band 5 will be described.
The phase determination is started from f1, and as described above, while the output frequency of the VCO 1a is lower than the target frequency, the bands are increased one by one, and finally reach band 5. In the phase determination at the frequency f5, when the target frequency is still higher, the band is used, and the phase determination unit 13 outputs a stop signal to the bias control unit 10 and stores the stop signal in the VCO control data generation unit 14. A signal is output, a stop signal is output to the reset signal generation unit 12, and the operation of the phase determination unit 13 is also stopped. Thereafter, by the same operation as the conventional frequency synthesizer, the phase is locked when the phases of the output signal fref and the output signal fdiv match.
[0057]
As described above, according to the frequency synthesizer of the present embodiment, the VCO 1a changes the oscillation frequency in accordance with the actual output frequency of the VCO 1a, even if the elements constituting the integrated VCO 1a have manufacturing variations. The phase can be locked to a desired frequency in an optimum frequency band. Further, since the VCO 1a is integrated, the size and cost of the frequency synthesizer can be reduced.
[0058]
Further, since the phase of the output signal fref and the phase of the output signal fdiv are compared for each cycle to determine the frequency band, the circuit scale can be reduced as compared with the method of integrating and comparing the frequency difference using a counter or the like. . Further, by setting the initial value for the phase difference determination to be the lowest band, the band can be determined by returning the band when the phase of the output signal fdiv advances with respect to the output signal fref, so that it can be realized with a simple circuit. .
[0059]
Further, since a time corresponding to the pulse width of the reset signal is provided between the switching of the band of the VCO 1a and the release of the reset of the prescaler, the output frequency of the VCO 1a can be stabilized during this time. Therefore, it is possible to select an optimal frequency band with a small error in phase determination. If the frequency division start times of the pulse swallow variable frequency divider composed of the prescaler 2 and the counter 3 and the reference frequency divider 5 do not match, the output signal fdiv and the output signal fref may have the same frequency. Also the phase difference is off. Therefore, the reset signal is synchronized with the output signal fosc of the reference signal source 4 in order to adjust the division start time. Thereby, the division start time of the reference frequency divider 5 coincides with the reset release time, and the accuracy of the phase determination can be improved, so that an optimal frequency band can be selected.
[0060]
Further, since the output signal of the charge pump 7 is in a high impedance state at the time of the open loop, the charge of the loop filter 8 is retained, and the phase can be quickly locked to the target frequency when returning to the closed loop state next time. That is, the frequency switching time can be shortened. Also, if the output signal fdiv has a phase delay with respect to the output signal fref as a result of the phase determination in the uppermost band, the output band is fixed to the uppermost band at that point and the frequency band switching operation is terminated. Even if there is any manufacturing variation, the optimum frequency band can always be selected.
[0061]
Further, in the closed loop state, since the operations of the phase determination unit 13, the bias control unit 10, and the reset signal generation unit 12 are stopped, power consumption can be reduced. Further, when such a frequency synthesizer of the present embodiment is provided in a mobile wireless device, a mobile wireless device that is small, inexpensive, and has good communication quality can be provided.
[0062]
In the above description, the initial value input to the VCO control data generation unit 14 is the lowest band, but it can be realized in another band. If the initial value is the highest band, if the output signal fdiv is advanced in phase with respect to the output signal fref, the band is sequentially lowered, and the phase delay of the output signal fdiv with respect to the output signal fref is determined. To the band. According to this method, it is not necessary to return the band to the state immediately before the lowest band, and the circuit can be further simplified.
[0063]
If the initial value is other than the highest band or the lowest band, the operation is exactly the same as described above if the output signal fdiv has a phase delay with respect to the output signal fref in the first phase determination. That is, if the output signal fdiv is advanced in phase with respect to the output signal fref in the first phase determination, the band is sequentially lowered, and when the phase delay of the output signal fdiv is determined with respect to the output signal fref, the band is reduced. Fix it. For example, in FIG. 3, the maximum number of phase determinations when band 3 is set to the initial value is three when the target frequency ftarget is in band 1 or band 5, and the number of phase determinations can be reduced. That is, the frequency switching time can be reduced.
[0064]
In the above description, as shown in FIG. 2, the number of the resonance circuit switching units including the switch SW and the capacitor C of the VCO 1a is four, but the number of the switching units may be more or less. In particular, when the number of the switching units is increased, the control sensitivity per stage can be reduced, so that the C / N characteristics can be improved.
[0065]
In the above description, the VCO 1a is configured to switch the oscillation frequency by the resonance circuit switching unit including the switch SW and the capacitor C. However, the VCO 1a can be similarly realized as long as the capacitance can be changed. Further, the oscillation frequency may be changed by changing the inductor value. Further, the frequencies of the output signals fref and fdiv may be increased at the same ratio only in the open loop state. According to this method, since the phase determination time can be shortened, the frequency switching time can be shortened.
[0066]
[Second embodiment]
FIG. 5 is a block diagram showing a configuration of the frequency synthesizer according to the second embodiment of the present invention. In the figure, the same reference numerals are given to the same components as those in FIG. 1 (first embodiment), and the description is omitted. The frequency synthesizer of the second embodiment shown in FIG. 5 delays the output signal fref of the reference frequency divider 5 in addition to the components of the frequency synthesizer of the first embodiment shown in FIG. It further includes a delay unit 21 that outputs to the unit 13 and corresponds to the delay unit in the claims.
[0067]
Hereinafter, the operation of the frequency synthesizer of the present embodiment will be described.
In the frequency synthesizer of the first embodiment shown in FIG. 1, strictly speaking, the reset release time (that is, the division start time) differs between the prescaler 2 and the reference frequency divider 5. Normally, the prescaler 2 operates at a high frequency and is therefore constituted by a bipolar transistor, whereas the reference frequency divider 5 and the reset signal generator 12 are constituted by MOS transistors. Therefore, in the frequency synthesizer of the second embodiment, the output signal fref is delayed by the propagation delay time of the reset signal input to the prescaler 2.
[0068]
As described above, in the frequency synthesizer according to the present embodiment, the propagation delay time error of the reset signal is corrected by delaying the output signal fref, so that the reset release time between the prescaler 2 and the reference frequency divider 5 is used. Is different, it is possible to prevent the determination accuracy in the phase determination unit 13 from lowering.
[0069]
[Third embodiment]
FIG. 6 is a block diagram showing a configuration of the frequency synthesizer according to the third embodiment of the present invention. In the figure, the same components as those in FIG. 5 (second embodiment) are denoted by the same reference numerals, and description thereof is omitted. The frequency synthesizer of the third embodiment shown in FIG. 6 replaces the switch 11 of the first or second embodiment in addition to the components of the frequency synthesizer of the second embodiment shown in FIG. A switch 31 connected between the output side of the charge pump 7 and the voltage source 15 and corresponding to the second path switching means in the claims, and the loop filter 8 in response to a control signal from the bias control unit 10. And a filter time constant control section 32 corresponding to a filter time constant control means for controlling the time constant. Further, the loop filter 8 is directly connected to the control voltage terminal Vt of the VCO 1a.
[0070]
Hereinafter, the operation of the frequency synthesizer of the present embodiment will be described.
When the bias control unit 10 receives the activation signal from the frequency division ratio storage unit 9a, the charge pump 7 is set to a high impedance state by the bias control unit 10, and the switch 31 is turned on. When the switch 31 is turned on, the potential V1 of the voltage source 15 is applied to the input of the loop filter 8. Further, the bias control unit 10 also outputs a control signal to the filter time constant control unit 32, and the filter time constant control unit 32 reduces the time constant of the loop filter 8 according to the control signal. As a result, the control voltage terminal Vt of the VCO 1a quickly becomes the potential V1. Thereafter, the same operation as in the first or second embodiment is performed. When a stop signal is input to the bias control unit 10, the switch 31 is turned off, and the output of the charge pump 7 is switched to the normal operation. That is, the time constant of the loop filter 8 is increased.
[0071]
As described above, in the frequency synthesizer of the present embodiment, the loop filter 8 and the VCO 1a are directly connected by applying the potential V1 to the input of the loop filter 8. Therefore, noise generated in the switch 11 of the first embodiment can be eliminated, and the noise characteristics of the output signal of the VCO 1a can be improved. Also, by reducing the time constant of the loop filter 8 during the open loop, the control voltage terminal Vt can be set to the potential V1 at a high speed. Can be shorter.
[0072]
【The invention's effect】
As described above, according to the frequency synthesizer of the present invention, even if the elements constituting the integrated voltage-controlled oscillator capable of selecting one frequency band from a plurality of oscillation frequency bands have manufacturing variations, Since the oscillation frequency is changed according to the actual output frequency of the oscillator, the phase can be locked to a desired frequency in an optimum frequency band.
[Brief description of the drawings]
FIG. 1 is a block diagram illustrating a configuration of a frequency synthesizer according to a first embodiment of the present invention.
FIG. 2 is a circuit diagram illustrating the principle of a VCO 1a included in the frequency synthesizer according to the first embodiment.
FIG. 3 is a graph showing a control voltage vs. oscillation frequency characteristic of the VCO 1a of the first embodiment shown in FIG. 2;
FIG. 4 is a timing chart for explaining the operation of the frequency synthesizer according to the first embodiment;
FIG. 5 is a block diagram illustrating a configuration of a frequency synthesizer according to a second embodiment of the present invention.
FIG. 6 is a block diagram illustrating a configuration of a frequency synthesizer according to a third embodiment of the present invention.
FIG. 7 is a block diagram showing a configuration of a conventional frequency synthesizer.
FIG. 8 is a circuit diagram illustrating the principle of a voltage controlled oscillator disclosed in Japanese Patent Application Laid-Open No. 10-261918.
[Explanation of symbols]
1a Voltage controlled oscillator (VCO)
2 Prescaler
3 counter
4 Reference signal source
5 Reference frequency divider
6 Phase comparator
7 Charge pump
8 Loop filter
9a Division ratio storage unit
10 Bias control unit
11 switch
12 Reset signal generator
13 Phase judgment unit
14 VCO control data generator
15 Voltage source
21 Delay unit
31 switch
32 Filter time constant control unit

Claims

A frequency synthesizer that locks a phase to a desired frequency in an optimum oscillation frequency band while changing an oscillation frequency band according to a result of comparing the phases of an output signal of a reference frequency divider and an output signal of a variable frequency divider. ,
A voltage controlled oscillator capable of oscillating in a frequency band selected from a plurality of different oscillation frequency bands,
Loop state switching means for switching the frequency synthesizer to an open loop state or a closed loop state,
After switching the frequency synthesizer to the open loop state by the loop state switching means, a phase determination means for determining the advance or delay of the phase of the output signal of the variable frequency divider with respect to the output signal of the reference frequency divider,
The oscillation frequency band of the voltage controlled oscillator is changed stepwise based on the determination result by the phase determination means, and when the determination result of the phase determination means has a change in the phase state, the oscillation frequency band at that time is held. Oscillator control means for controlling the voltage-controlled oscillator so that
A frequency synthesizer, wherein the frequency synthesizer is switched to a closed loop state by the loop state switching means, and is phase-locked to a desired frequency in an oscillation frequency band held by the phase oscillator control means.

The oscillator control means,
A resonant circuit;
By changing the capacitance value of the resonance circuit, a resonance frequency switching unit that switches a resonance frequency based on a determination result by the phase determination unit,
Variable capacitance means whose capacitance changes according to the control voltage,
2. The frequency synthesizer according to claim 1, wherein the oscillation frequency band is a frequency band including a resonance frequency switched by the resonance frequency switching unit and adjustable by the control voltage.

The oscillator control means,
When a result of the determination that the phase of the output signal of the variable frequency divider is delayed with respect to the output signal of the reference frequency divider is obtained by the phase determination means, the oscillation frequency band of the voltage controlled oscillator is changed. Change to the next higher band,
When it is determined that the phase of the output signal of the variable frequency divider is advanced with respect to the output signal of the reference frequency divider, the oscillation frequency band of the voltage-controlled oscillator is shifted down by one band. The frequency synthesizer according to claim 1, wherein the voltage controlled oscillator is controlled to change the frequency.

In a state where the oscillation frequency band of the voltage controlled oscillator is set to the highest frequency band by the oscillator control means, the output of the variable frequency divider with respect to the output signal of the reference frequency divider is output by the phase determination means. When the determination result that the signal phase is delayed is obtained,
The frequency synthesizer according to claim 3, wherein the loop state switching means switches the frequency synthesizer to a closed loop state in the oscillation frequency band at that time.

In a state where the oscillation frequency band of the voltage controlled oscillator is set to the lowest frequency band by the oscillator control means, the output of the variable frequency divider with respect to the output signal of the reference frequency divider is output by the phase determination means. When the judgment result that the phase of the signal is advanced is obtained,
The frequency synthesizer according to claim 3, wherein the loop state switching means switches the frequency synthesizer to a closed loop state in the oscillation frequency band at that time.

4. The apparatus according to claim 1, further comprising: reset means for outputting a reset signal for resetting said reference frequency divider and said variable frequency divider after changing an oscillation frequency band of said voltage controlled oscillator. A frequency synthesizer according to claim 4 or 5.

7. The frequency synthesizer according to claim 6, wherein the reset unit outputs the reset signal synchronized with an output signal of the reference frequency divider.

The operation of the loop state switching means, the phase determination means, the oscillator control means, and the reset means is stopped when the frequency synthesizer is in a closed loop state. The frequency synthesizer according to 6 or 7.

9. The frequency synthesizer according to claim 6, further comprising a delay unit for delaying an output signal output from the reference frequency divider and input to the phase determination unit.

A charge pump that converts the output signal of the phase comparator that compares the output signal of the reference frequency divider and the output signal of the variable frequency divider into a voltage or a current,
The loop state switching means,
Impedance adjustment means for setting the output signal of the charge pump to a high impedance state;
When the impedance of the output signal of the charge pump is set to a high impedance by the impedance adjusting unit, the input path of the voltage controlled oscillator is switched so that the voltage controlled oscillator is separated from the path and a predetermined voltage is applied. Path switching means,
The frequency synthesizer according to claim 1, 2, 3, 4, 5, 6, 7, 8, or 9.

A charge pump that converts the output signal of the phase comparator that compares the output signal of the reference frequency divider and the output signal of the variable frequency divider into a voltage or a current,
The loop state switching means,
Impedance adjustment means for setting the output signal of the charge pump to a high impedance state;
A second path switching unit that switches an input path of the voltage controlled oscillator so as to apply a predetermined voltage via the filter unit when the impedance of the output signal of the charge pump is set to a high impedance by the impedance adjustment unit; ,
Filter time constant control means for controlling the time constant of the filter means,
The filter time constant control means reduces the time constant of the filter means while the path is switched to a path for applying a predetermined voltage to the voltage controlled oscillator by the second path switching means. The frequency synthesizer according to 1, 2, 3, 4, 5, 6, 7, 8 or 9.

A mobile wireless device comprising the frequency synthesizer according to claim 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, or 11.