JP2004080020A - 強誘電性半導体デバイスを形成するための方法 - Google Patents

Abstract

【課題】　サーマルバジェットが小さく、耐久性のある電極を有する強誘電体メモリを得る。
【解決手段】　低応力で滑らかなイリジウムを半導体構造物上に形成するステップ５２と、該低応力で滑らかなイリジウム上に、低応力で滑らかであり、純相構造を有するイリジウム酸化物を形成するステップ５４と、該イリジウム酸化物上に強誘電性材料を形成するステップ５６とを含んでなる、強誘電性半導体デバイス１０を形成するための方法。を提供する。
【選択図】　図６

Description

　本発明は、強誘電性半導体デバイスに関し、より詳細には、強誘電性材料と共に使用される電極に関する。

　電子産業の発展過程では、いくつかの傾向に沿って新技術の開発が行われてきている。第１に、携帯電話や個人用音響システムやデジタルカメラ等のより小型で頻繁な電池交換が不要な製品が望まれ、第２に、これらの製品には、小型で携帯可能であることに加え、より大きな演算パワーとより大きな記憶容量とが求められる。第３に、これらの装置には、電池が消耗した後にも情報や画像を失うことなく保持することが期待される。

　このような製品には、ＥＥＰＲＯＭ（electrically erasable programmable read only memory）やフラッシュＥＥＰＲＯＭ等の不揮発性メモリが使用されているが、それは、これらのメモリが電力の供給なしにデータを保持できるからである。これらのメモリはメモリセルアレイを含んでおり、それぞれのメモリセルはメモリセルコンデンサとメモリセルアクセストランジスタとを含んでいる。

　このような製品には、ＦＲＡＭ（ferroelectric random access memory）やＥＥＰＲＯＭやフラッシュＥＥＰＲＯＭ等の不揮発性メモリが使用されているが、それは、これらのメモリが電力の供給なしにデータを保持できるためである。これらのメモリはメモリセルアレイを含んでおり、それぞれのメモリセルはメモリセルコンデンサとメモリセルアクセストランジスタとを含んでいる。

　基本的に、メモリセルはコンデンサを使用して電荷を保持している。この電荷を保持する能力は「静電容量(capacitance)」と呼ばれ、所与のコンデンサの静電容量は、コンデンサ誘電体の誘電率と、コンデンサ電極の有効面積と、コンデンサ誘電体層の厚さとの関数である。原則的には、誘電体層の厚さを薄くし、コンデンサ電極の有効面積を大きくし、コンデンサ誘電体の誘電率を大きくすれば、静電容量を大きくすることができ、製品の小型化という観点では、薄くて大容量であることが望ましい。

　しかしながら、コンデンサの誘電体層の厚さを１００Å未満にまで薄くすると、通常、ファウラー・ノルドハイムのホットエレクトロン注入（Fowler-Nordheim hot electron injection）によって薄い誘電体層を貫通する孔が生成されるために、コンデンサの信頼性が低下する。

　コンデンサ電極の有効面積を大きくすると、通常、コンデンサの構造が複雑化してコストが上昇する。例えば、スタック型やトレンチ型等の三次元のコンデンサ構造が４ＭＢのＤＲＡＭには採用されているが、１６ＭＢや６４ＭＢのＤＲＡＭにこれらの構造を適用するのは困難である。つまり、スタック型コンデンサの場合には、メモリセルトランジスタ上のスタック型コンデンサの高さのために段差が相対的に急峻になり、トレンチ型コンデンサの場合には、６４ＭＢのＤＲＡＭに必要なサイズまで縮小すると、トレンチ間に漏れ電流が発生する。

　コンデンサ誘電体の誘電率を大きくするには、誘電率が相対的に大きな材料を使用する必要がある。現在は、誘電率が１０程度の二酸化シリコン（ＳｉＯ₂）が使用されているが、イットリア（Ｙ₂Ｏ₃）や五酸化タンタル（Ｔａ₂Ｏ₅）や二酸化チタニウム（ＴｉＯ₂）等の誘電率が大きな材料も試されてきている。

　最近では、数百〜数千という更に大きな誘電率を有するペロブスカイト酸化物が研究されてきている。ペロブスカイト酸化物の例にはＰＺＴ（ＰｂＺｒ_XＴｉ_(1-X)Ｏ₃）やＢＳＴ（Ｂａ_XＳｒ_(1-X)ＴｉＯ₃）やＳＴＯ（ＳｒＴｉＯ₃）等があり、これらを使用して強誘電性ランダムアクセスメモリ（ＦｅＲＡＭ）と呼ばれる新しいメモリ系統群（family of memory）が提供されている。強誘電性材料は、優れた電荷保持力と向上された不揮発性とをもたらす自発分極現象を示す。強誘電性材料をコンデンサの誘電体層として使用すると、数百オングスロトームの厚さで１０Åの酸化物層と等価な誘電体を提供することができる。

　強誘電体メモリは、不揮発性であるだけでなく、フラッシュ、スタティックランダムアクセスメモリ（ＳＲＡＭ）、又はＤＲＡＭ等の既存のメモリと比べて、論理回路と組み合わせるのが格段に容易であるという利点を有している。従って、この技術は、フラッシュの不揮発性と、ＤＲＡＭのセルサイズ及びスケーリングの容易性とを組み合わせたものである。

　現時点では、多数の異なる強誘電性材料が存在しており、膨大な数の様々な強誘電性材料の組み合わせが研究されているが、それらの多くは行き詰まっている。

　強誘電体メモリの２つの主要なライバル（contender）は、ＳＢＴ（ＳｒＢｉ₂Ｔａ₂Ｏ₉）及びＰＺＴ（ＰｂＺｒ_XＴｉ_(1-X)Ｏ₃）である。

　ＳＢＴを使用する際の利点は、高度な耐食性を有するプラチナ等の貴金属電極を使用できることである。しかしながら、その一方で、６５０℃を上回る高温の堆積プロセスが必要であるという欠点を有している。強誘電体メモリと関連する標準的な論理回路には、製造の際に印加できる全体的な許容温度の最大限度（つまり、サーマルバジェット（thermal budget））が存在しており、高温の堆積プロセスによってこのサーマルバジェットが消費されるために、標準的なシリコンの半導体プロセスにＳＢＴプロセスを統合することは困難である。

　ＰＺＴを使用する利点は、４００℃〜４５０℃の低温で堆積を実行できることである。しかしながら、インプリント（imprint）や疲労等の信頼性の問題からプラチナ電極を使用できないという欠点を有している。

　従って、サーマルバジェットが小さく、耐久性のある電極を有する強誘電体メモリを得ることが従来の主要な課題である。

　更なる主要な課題として、現在のＣＭＯＳ半導体技術に使用される電圧と互換性を持たせるためには強誘電性材料も非常に薄くなければならず、強誘電性材料は、非常に高品質であり、非常に滑らかな表面を有し、ピンホール欠陥が存在しないことが極めて重要である。これらの特性を実現すためには、前述の耐久性のある電極は、後工程の強誘電性材料の堆積のために極めて滑らかな表面を有する必要がある。

　これらの問題に対する解決策は長年にわたって求められてきているが、当業者がこれを回避するには至っていない。

　本発明は、強誘電性半導体デバイスを形成するための方法を提供するものである。半導体構造物（半導体基板）上に、低応力で滑らかなイリジウムを形成する。低応力で滑らかであり、純相構造（pure phase structure）を有するイリジウム酸化物をイリジウム上に堆積して、イリジウム酸化物上に強誘電性材料を形成する。イリジウムとイリジウム酸化物とを用いて半導体デバイスを形成するこの方法によれば、耐久性のある電極を有すると共に、非常に高品質で材料の厚さが均一であり、サーマルバジェットの小さい強誘電体メモリが提供される。

　本発明の実施例には、前述のものに加えて、または、それらの代わりに、その他の利点を有するものも存在する。それらの利点は、添付の図面と共に以下の詳細な説明を参照することによって当業者に明らかになるであろう。

　次に図１を参照すると、本発明による三次元強誘電体メモリ集積回路１０の断面図が示されている。本発明は、二次元強誘電体メモリ集積回路（図示せず）にも同様に適用可能であることが理解されるであろう。

　半導体基板１２は、浅いトレンチ絶縁酸化物層１４と、ゲート及びゲート誘電体１６及び１８と、ソース／ドレイン領域２０〜２２とを有している。ビットライン２４が１つのソース／ドレイン領域２１と接触した状態で中間誘電体（interlayer dielectric：以下、「ＩＬＤ」とよぶ）層２６内に形成されており、埋め込み接点２８及び３０がＩＬＤ層２６を貫通して形成され、それぞれソース／ドレイン領域２０及び２２と接触状態にある。

　下部電極３２及び３４がそれぞれ埋め込み接点２８及び３０と接触した状態で形成されている。これら下部電極３２及び３４を堆積する前に、埋め込み接点２８及び３０と強誘電性コンデンサ間における相互作用を防止するように、拡散障壁（通常は窒化アルミニウムチタニウム（ＴｉＡｌＮ））（図示せず）を堆積する。埋め込み接点２８及び３０の上方に強誘電体層３６を堆積する。そして、この強誘電体層３６上に上部電極３８を堆積する。下部電極３２及び上部電極３８については、更に詳細に後述する。

　基本的に、ゲート及びゲート誘電体１６及び１８とソース／ドレイン領域２０〜２２とが強誘電体メモリ集積回路１０の半導体トランジスタを形成しており、下部電極３２及び３４と強誘電体層３６と上部電極３８とがメモリコンデンサ４０及び４２を形成している。

　下部電極３２及び３４と上部電極３８は、貴金属又はイリジウム（Ｉｒ）の化合物から形成されている。一方、誘電体層３６は、化学式がＳｒＢｉ₂Ｔａ₂Ｏ₉のタンタル酸ビスマスストロンチウム（ＳＢＴ）や化学式がＰｂＺｒ_XＴｉ_(1-X)Ｏ₃のチタン酸ジルコン酸鉛（ＰＺＴ）等の材料から形成することができる。

　次に図２を参照すると、本発明による製造の中間段階におけるメモリコンデンサ４０の拡大断面図が示されており、所定の位置に堆積されている下部電極３２が示されている。

　従来より、下部電極３２及び上部電極３８はプラチナで製造されている。しかしながら、実験によって、プラチナの場合には、その粒界を通じて下方の（図１に示される）半導体トランジスタに酸素が拡散し、半導体トランジスタの望ましくない領域で酸化が発生することがわかっている。

　イリジウムが下部電極３２として使用されると共に拡散障壁として使用できるまでに、イリジウムがこの酸素の拡散を減速させることもわかっている。

　イリジウムは、例えば、スパッタリング等の物理堆積法（physical vapor deposition：以下、「ＰＶＤ」とよぶ）４３によって堆積することができる。しかしながら、実用的なデバイスを形成するために強誘電性材料にイリジウムを組み込む（integrate）場合には、応力が重要な役割を演じることになり、スパッタリングによって応力の大きい薄膜が堆積されることになる。

　半導体プロセスに組み込めるよう十分に小さなサーマルバジェットを維持しつつ、応力を最小化できることがわかっている。ここで、この場合のスパッタリング用のヒーター温度は、２００℃〜５５０℃の範囲であり、５５０℃が好ましい。

　５５０℃のヒーター温度でイリジウムをスパッタリング堆積すると、引張応力が２００ＭＰａ〜１０００ＭＰａの金属イリジウム薄膜が堆積されるが、この薄膜は、約７００ＭＰａの最適な引張応力と原子間力顕微鏡（ＡＦＭ）により計測した場合に約１ｎｍのｒｍｓ粗度とを有する低応力の堆積物として定義されるものであり、この数値は滑らかな表面を定義する３ｎｍのｒｍｓ粗度を下回っている。イリジウムは、約１４μΩｃｍの抵抗率を備えるように堆積される。

　更に、（ヒーターとウエハとの間の距離である）プロセスの位置を５５ｍｍ〜８０ｍｍの範囲内（具体的には、約６５ｍｍ）に最適化すると、ウエハ上のイリジウムの厚さの均一性が９４％から９８．５％に改善されることがわかっている。５０ｎｍのイリジウム薄膜に対するウエハ内不均一性（within wafer nonuniformity）である典型的なシート抵抗は約１．５％であり、ウエハ間不均一性（wafer-to-wafer non-uniformity）は１％未満である。イリジウムの堆積速度は、６７０Å／分〜７７０Å／分の範囲であり、具体的には、７００Ｗの直流電力を使用して約７２０Å／分であるが、この堆積速度は電力を大きくするとリニアに上昇する。

　次に図３を参照すると、本発明による製造の更なる中間段階におけるメモリコンデンサ４０の拡大断面図が示されている。

　従来より、強誘電性材料と共にプラチナを使用すると、耐久性や信頼性の問題が発生している。イリジウムのみを使用した場合にも同様の問題が発生するが、イリジウムの電極３２上にイリジウム酸化物の被覆３３を堆積すると、信頼性を百万から１０Ｅ１２メモリサイクルに（場合によっては１０Ｅ１４メモリサイクルまで）改善できることがわかっている。

　イリジウム酸化物（ＩｒＯ₂）は、スパッタリング４５によって所定の位置で成長させることができ、その表面の形態と純相性と組織とをスパッタリングの際の酸素（Ｏ₂）の含有量によって制御できることがわかっている。ここで、本明細書で使用する「表面の形態（surface morphology）」という用語は滑らかさを含む表面特性に関連するものであり、「純相(pure phase)」はＸ線の回折によって１つの結晶構造のピークのみが示される材料を指しており、「組織(texture)」は粒子の方向に関連している。

　広範な実験を通じ、イリジウム酸化物を堆積するための種々の重要なパラメータを幅広く判定している。

　例えば、６０％以上の酸素を含む雰囲気中で５５０℃及び３５０Ｗで成長させたイリジウム酸化物の表面は粗くなることがわかっている。滑らかな表面を得るには、酸素の含有量を約５０％未満に維持する必要がある。

　３５０Ｗで３５％の酸素によって成長させたＩｒＯ₂薄膜は、ｒｍｓ粗度が約１ｎｍと滑らかであり、３５０Ｗで７０％の酸素によって成長させた薄膜は約２３ｎｍのｒｍｓ粗度を有することもわかっている。後者の場合には、いくつかの粒子中にファセット（facet：または、小平面）が存在している。これは、過度な酸素中で成長させたすべての薄膜において観測され、（２００）の結晶構造から多結晶構造への微細構造の変化に関連するものである。純相のＩｒＯ₂は円柱状の微細構造を有している。

　更に、ＩｒＯ₂の純相薄膜は、３５０Ｗを使用し、４００℃で３０％を上回る酸素（残りはアルゴン（Ａｒ））を含む雰囲気中と、５５０℃で３５％を上回る酸素を含む雰囲気中とにおいてのみ得られることもわかっている。７００Ｗでは、純相のＩｒＯ₂薄膜を得るには、５０％以上の酸素が必要である。

　更に、マグネトロン反応スパッタリングを使用し、２０％を上回る酸素を含む酸素雰囲気中において、３５０Ｗ〜７００Ｗの直流電力を用いて４００℃〜４５０℃の温度でイリジウム酸化物を成長させることにより、高度に組織化された（２００）の純相のＩｒＯ₂薄膜を最適化できることもわかっている。

　以上の結果から、引張応力が５００ＭＰａ〜１５００ＭＰａであり、ｒｍｓ粗度が３ｎｍ未満であり、低応力で滑らかなＩｒＯ₂薄膜の形成が可能となる。

　次に図４を参照すると、本発明による製造の別の更なる中間段階におけるメモリコンデンサ４０の拡大断面図が示されている。

　最適化されたＩｒＯ₂上に、この酸化物を減少させることなく、６００℃〜６１０℃の比較的に高いウエハ温度で有機金属化学気相堆積法（metal organic chemical vapor deposition：以下、「ＭＯＣＶＤ」とよぶ）によって強誘電体層３６を堆積できることがわかっている。このプロセスによれば、非常に高品質であり、厚さが非常に薄く均一であり、ピンホールが存在しない層が生成される。

　図５を参照すると、本発明によるメモリコンデンサの拡大断面図が示されている。

　表側のＩｒＯ₂の被覆３７が堆積されている。この表側の被覆３７は、低電力（つまり３５０Ｗ）で成長させることができることがわかっている。３０％〜４０％の酸素を含む雰囲気中で堆積して、ｒｍｓ粗度が約３ｎｍのＩｒＯ₂が得られる。ＩｒＯ₂は、Ｉｒ表面上に堆積する場合には、少なくとも３５％の酸素が必要であるが、ＰＺＴ表面上には３０％の酸素で堆積できることに留意されたい。データは、ＩｒＯ₂の組織とその粗度との間の相関を示している。例えば、５０％の酸素中において７００Ｗで成長させたＩｒＯ₂は、（２００）に方向付けられて相当に滑らかなものである。薄膜が多結晶になるにつれて表面の粗さは増加している。

　イリジウムの上部電極３８は、下部電極３２と同様の方法で堆積する。

　デバイスが縮小された超小型電子デバイスの場合には、応力が益々重要な役割を演じることから、前述の方法で成長させたイリジウムとイリジウム酸化物との応力を減少させるための実験を行っている。５５０℃で７００Ｗの電力を使用して成長させた薄膜の応力は、窒素（Ｎ₂）中において４５０℃〜６００℃で約２分間アニールすると、約３３％低減できることがわかっている。

　図６を参照すると、本発明による方法５０を簡単なフローチャートで示している。この方法５０は、低応力で滑らかなイリジウムを半導体構造物上に形成するステップ５２と、低応力で滑らかであり、純相構造を有するイリジウム酸化物を、低応力で滑らかなイリジウム上に形成するステップ５４と、イリジウム酸化物上に強誘電性材料を形成するステップ５６とを含んでいる。

　以上、特定の最良の態様に関連して本発明を説明したが、上述の説明された内容から多数の代替や変更や変形が明らかであることが当業者には理解されるであろう。従って、添付の請求項の精神及び範囲に属するそのようなすべての代替と変更と変形も本発明の範囲に含まれる。また、本明細書で述べられた、または添付の図面に示されたすべての事項は、例示を目的とするものであり、本発明を制限するものではないと解釈されたい。

本発明による三次元強誘電体メモリ集積回路の断面図である。 本発明による製造の中間段階におけるメモリコンデンサの拡大断面図である。 本発明による製造の更なる中間段階におけるメモリコンデンサの拡大断面図である。 本発明による製造の別の更なる中間段階におけるメモリコンデンサの拡大断面図である。 本発明によるメモリコンデンサの拡大断面図である。 本発明による方法を示す簡単なフローチャートである。

符号の説明

１０　強誘電性半導体デバイス
１２　半導体構造物
３２、３４、３８　イリジウム
３３、３７　イリジウム酸化物
３６　強誘電性材料

Claims (10)

1. 　低応力で滑らかなイリジウムを半導体構造物上に形成するステップと、
   　該低応力で滑らかなイリジウム上に、低応力で滑らかであり、純相構造を有するイリジウム酸化物を形成するステップと、
   　該イリジウム酸化物上に強誘電性材料を形成するステップと
   を含んでなる、強誘電性半導体デバイスを形成するための方法。
2. 　前記低応力で滑らかなイリジウムを形成するステップが、２００ＭＰａ〜１０００ＭＰａの引張応力と３ｎｍ未満のｒｍｓ粗度とを有するイリジウムを形成するものである請求項１に記載の方法。
3. 　前記低応力で滑らかなイリジウム酸化物を形成するステップが、５００ＭＰａ〜１５００ＭＰａの引張応力と３ｎｍ未満のｒｍｓ粗度とを有するイリジウム酸化物を形成するものである請求項１に記載の方法。
4. 　前記低応力で滑らかなイリジウム酸化物を形成するステップが、２０％〜５０％の酸素を含む雰囲気中において物理堆積法を使用するものである請求項１に記載の方法。
5. 　前記低応力で滑らかなイリジウム酸化物を形成するステップが、４００℃〜４５０℃の温度であり２０％〜５０％の酸素を有する雰囲気中において３５０Ｗ〜７００Ｗの物理堆積法を使用するものである請求項１に記載の方法。
6. 　前記イリジウムと前記イリジウム酸化物とを４５０℃〜６００℃でアニールするステップと、
   　前記イリジウムまたは前記イリジウムと前記イリジウム酸化物との組み合わせを、前記イリジウム酸化物の堆積の前にアニールするステップと
   を更に含む請求項１に記載の方法。
7. 　半導体構造物と、
   　該半導体構造物上に位置する、低応力で滑らかなイリジウムと、
   　該低応力で滑らかなイリジウム上に位置する、低応力で滑らかであり、純相構造を有するイリジウム酸化物と、
   　該イリジウム酸化物上に位置する強誘電性材料と
   　を含んでなる強誘電性半導体デバイス。
8. 　前記低応力で滑らかなイリジウムが、２００ＭＰａ〜１０００ＭＰａの引張応力と３ｎｍ未満のｒｍｓ粗度とを有するものである請求項７に記載のデバイス。
9. 　前記低応力で滑らかなイリジウム酸化物が、５００ＭＰａ〜１５００ＭＰａの引張応力と３ｎｍ未満のｒｍｓ粗度とを有するものである請求項７に記載のデバイス。
10. 　前記強誘電性材料が、タンタル酸ビスマスストロンチウムと、チタン酸ジルコン酸鉛と、これらの組み合わせからなる群から選択された強誘電性材料である請求項７に記載のデバイス。
    

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