[go: up one dir, main page]

JP2004079928A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP2004079928A
JP2004079928A JP2002241417A JP2002241417A JP2004079928A JP 2004079928 A JP2004079928 A JP 2004079928A JP 2002241417 A JP2002241417 A JP 2002241417A JP 2002241417 A JP2002241417 A JP 2002241417A JP 2004079928 A JP2004079928 A JP 2004079928A
Authority
JP
Japan
Prior art keywords
semiconductor device
semiconductor
resin layer
forming
main surface
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2002241417A
Other languages
English (en)
Inventor
Munehiro Eguchi
宗博 江口
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP2002241417A priority Critical patent/JP2004079928A/ja
Publication of JP2004079928A publication Critical patent/JP2004079928A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H10W72/0198

Landscapes

  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

【課題】半導体ウェハと封止樹脂層との剥がれを防止でき、機械的な衝撃から半導体装置を保護することができる信頼性の優れた半導体装置の製造方法および半導体装置を提供する。
【解決手段】半導体ウェハ1の主面1aに、半導体素子の境界面に沿って溝部を形成する工程と、その溝部の形成後、電極2および境界線3を露出させた封止樹脂層が形成される工程と、境界線に沿って半導体ウェハのみダイシングする工程を少なくとも備えている。これにより半導体素子の側面も絶縁樹脂で覆われるとともに、ウェハのみを少ない工程数で効率よくダイシングできる。また、裏面にも樹脂層を形成することにより、半導体装置の反りを防ぐことができるとともに、機械的な衝撃から半導体装置を保護することができる。
【選択図】 図1

Description

【0001】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に係わるものである。
【0002】
【従来の技術】
近年、電子装置の小型化、軽量化により、電子装置に組み込まれる半導体装置は高密度で実装が行われており、半導体装置には小型化、軽量化、および低価格化の要求が強くなっている。そこで近年、パッケージ工程をウェハ状態で行う方法が実用化されている。この方法では、ウェハ状態で半導体素子の表面を保護する封止樹脂層が形成される。これにより、半導体装置の製造コストを低減できるだけでなく、製造工程において回路形成面が汚染などから保護されるとともに、薄くてダメージを受けやすい半導体ウェハの取り扱いが容易になる。半導体ウェハは封止樹脂層の形成後、ダイシングブレードによって個片に分割される。
【0003】
しかしながら、このようにして得られる半導体装置は側面および裏面が露出しているため、機械的な衝撃によってチッピングが起こりやすく、信頼性が乏しいといえる。
【0004】
これを解決する手段として、特開2001−168231号公報に提案がある。図4に特開2001−168231号公報で開示された半導体装置100の断面図を示す。101は半導体ウェハ、11は半導体ウェハの主面に形成された電極、20は絶縁層、22は樹脂層である。また、半導体装置の製造方法は、半導体装置の側面10bは主面10aとなす角が鈍角をなすように形成されている。次に、絶縁層20が主面10a上に加えて、側面10bにも形成される。次に、裏面を研磨することにより側面10b上に形成された絶縁層20を裏面10cから露出させる。さらに、半導体ウェハ101の裏面上に樹脂層22を形成する。そして最終的に個々の半導体装置に分割される。これによると半導体装置の側面および裏面が絶縁層で形成されているので、物理的な衝撃を緩和して半導体素子装置の側面を保護することができ、チッピングの発生を防止することができる。
【0005】
【発明が解決しようとする課題】
しかしながら、特開2001−168231号公報記載の半導体装置の製造方法は、半導体装置の側面および裏面を保護することはできるが、裏面10cを研磨する際、絶縁層20の残留応力によって半導体装置100が反るという問題が生じる。この問題を、主面10aにバックグラインドテープを接着してから研磨することにより防いではいるが、研磨前にバックグラインドテープを貼り、研磨後にまたそのテープを剥がさなくてはいけないために工程が煩雑になる。
【0006】
そこで、本発明が解決しようとする課題は、少ない工程数で効率よく半導体装置の側面および裏面を保護し、製造工程における封止樹脂膜と半導体ウェハとの剥がれおよび半導体ウェハの反りを防止でき、信頼性の向上を目的とした半導体装置を低コストで提供することである。
【0007】
【課題を解決するための手段】
上記課題を解決するために、本発明の半導体装置は電極を有する複数の半導体素子が形成された半導体装置の主面、側面および裏面に封止機能を有する感光性樹脂層が形成されているものである。
【0008】
このことで物理的な衝撃を緩和して半導体素子装置の側面および裏面を保護することができ、チッピングの発生を防止することができる。
【0009】
次に本発明の半導体装置の製造方法は、電極を有する複数の半導体素子が形成された半導体ウェハの主面に個々の半導体装置に分割する境界線に沿って溝部を形成する工程を有し、この前記半導体ウェハの主面に個々の半導体装置に分割する境界線に沿って溝部を形成する工程の後に、前記主面、前記溝部の側面および裏面に半導体装置の境界線を露出させた封止機能を有する樹脂層を形成する工程を有し、この前記主面、前記溝部の側面および裏面に半導体装置の境界線を露出させた封止機能を有する樹脂層を形成する工程後に、前記半導体ウェハを露出した境界線に沿って個々の半導体装置にダイシングする工程を有するものである。また、ここでの樹脂層は感光性樹脂を用いるものである。
【0010】
このことで効率よく少ない工程数で半導体装置の側面および裏面を保護でき、製造工程における封止樹脂膜と半導体ウェハとの剥がれおよび半導体ウェハの反りを防止できる。
【0011】
【発明の実施の形態】
(実施の形態)
以下、本発明の実施の形態について、図1、図2および図3を用いて詳しく説明する。以下の図面においては、実質的に同一の機能を有する構成要素を同一の参照符号で示す。
【0012】
図1に本発明の実施形態における半導体装置50を模式的に示す断面図を示す。半導体装置50は電極を有する半導体ウェハ1の主面1aに絶縁樹脂層4と金属バンプ5を少なくとも有している。また、半導体装置50の側面にも樹脂が形成されており、エピタキシャル層9を機械的なチッピングから保護している。
【0013】
ここでの絶縁樹脂層4はノボラック樹脂を主材とした感光性樹脂を用いている。この感光性樹脂はエポキシ樹脂等に比べて耐湿性、密着性、絶縁性が優れていることから、半導体装置としての信頼性が向上できるとともに、樹脂層を薄くすることが可能となり、半導体装置の薄型化が期待できる。
【0014】
なお、図2は図1の半導体装置の裏面にも絶縁樹脂層が形成されている半導体装置60を模式的に示す断面図である。半導体装置60は半導体装置50に比べて、裏面にも樹脂層が形成されていることから、裏面を機械的な衝撃から保護することができ、信頼性を向上することができる。
【0015】
図3に本発明における半導体装置の製造方法の工程図を示す。図は半導体ウェハの一部分を示したものである。図3(a)において、1は複数の半導体素子や集積回路からなる半導体ウェハである。半導体ウェハ1の主面1aには外部接続用のアルミからなる電極2が形成されており、半導体ウェハをそれぞれ個片化するために境界線3が形成されている。次に図3(b)に示すように、半導体ウェハ1の主面1aから境界線3に沿い、例えばダイシングブレードを用いて、溝部6を構成する。この溝部6は半導体装置の側面にあるエピタキシャル層9を保護することを目的としており、このエピタキシャル層を樹脂層で覆うように溝部の大きさを構成する。ここでは深さ40μm、幅60μmとした。次に図3(c)に示すように、半導体ウェハ1の主面1aに絶縁樹脂層4として感光性樹脂を塗布する。次に図3(d)に示すように、フォトリソグラフィー技術を用いて電極2と境界線3を露出した絶縁樹脂層4が形成される。ここでは境界線の幅を20μmとし、溝部の両側面6aには幅20μmの絶縁樹脂が形成される。その後、図3(e)に示すように電極上部にバンプ5が例えば金属めっきで形成され、最後に図3(f)に示すように境界線3に沿ってダイシングを行い、図3(g)に示すように、個々の半導体装置に分割する。
【0016】
本実施形態では、絶縁樹脂層4として感光性樹脂を使用することにより、フォトリソグラフィー技術による微細なパターニングが可能となり、境界線の樹脂を取り除くことができる。このことにより、少ない工程数で効率よく半導体装置の側面も封止樹脂で覆うことができるとともに、ウェハのみダイシングすることができる。このことにより、機械的な衝撃から半導体装置の側面を保護でき、製造工程における封止樹脂膜と半導体ウェハとの剥がれを防止できる。
【0017】
裏面にも樹脂層を形成する場合においては、図示しないが、図3(c)において、主面に絶縁樹脂層を形成する工程と同時に裏面にも絶縁樹脂層を形成する。次に図3(d)において、裏面1bも同様に境界線3を露出した絶縁樹脂層4を形成する。この工程を含めることにより、主面、裏面とを同時に封止樹脂層4を形成することができ、半導体装置の反りを効果的に防ぐことができる。また、同一の封止樹脂層を用いていることから硬化収縮や熱膨張係数が等しくなり、半導体装置の反りをより効果的に防ぐことができる。
【0018】
以上、本発明の実施の形態を示したが、本発明の実施の形態は上述した図面および記述に限定されるものではなく、例えば溝部の幅や深さを変化させるなど、趣旨に基づき種々の変形を行っても構わないことはいうまでもない。また、主面1aと裏面1bの上部に形成する樹脂層はそれぞれ別の樹脂を利用しても構わない。
【0019】
【発明の効果】
本発明の半導体装置によれば、半導体装置の側面および裏面にも樹脂層が形成されていることから、物理的な衝撃を緩和して、チッピングの発生を防止することができる。また、今回使用した感光性樹脂はエポキシ樹脂等に比べて耐湿性、密着性、絶縁性が優れていることから、半導体装置としての信頼性が向上できるとともに、樹脂層を薄くすることが可能となり、半導体装置の薄型化が期待できる。
【0020】
また、絶縁樹脂として感光性樹脂を使用することにより、少ない工程数で効率よく半導体装置の側面および裏面に封止樹脂層を形成できる。また、半導体ウェハの電極形成面に境界線を露出した封止樹脂層を形成できるため、ウェハのみダイシングすることができる。よって、機械的な衝撃から半導体装置を保護することができ、封止樹脂と半導体ウェハとの密着性が確保できる。さらに、主面、裏面とを同時に封止樹脂層を形成できることから、半導体装置の反りを防ぐことができる。
【図面の簡単な説明】
【図1】本発明の実施形態における半導体装置50を模式的に示す断面図
【図2】本発明の実施形態における半導体装置60を模式的に示す断面図
【図3】(a)〜(g)は本発明の実施形態における半導体装置の製造方法を説明するための工程断面図
【図4】従来の半導体装置の製造法で得られた半導体装置の断面説明図
【符号の説明】
1、101 半導体ウェハ
1a 半導体ウェハの主面
2、11 電極
3 境界線
4、20 絶縁樹脂層
5 金属バンプ
6 溝部
6a 溝部側面
7 酸化膜
8 窒化膜
9 エピタキシャル層
22 樹脂層
50、60、100 半導体装置

Claims (7)

  1. 電極が形成された半導体素子の主面および側面に封止機能を有する感光性樹脂層が形成されていることを特徴とする半導体装置。
  2. 前記半導体素子裏面に封止機能を有する感光性樹脂層が形成されていることを特徴とする請求項1記載の半導体装置。
  3. 電極を有する複数の半導体素子が形成された半導体ウェハの主面に個々の半導体素子に分割する境界線に沿って溝部を形成する工程と、前記主面および前記溝部の側面上に半導体装置の境界線を露出させた封止機能を有する樹脂層を形成する工程と、露出した境界線に沿って前記半導体ウェハを個々の半導体装置にダイシングする工程とを有することを特徴とする半導体装置の製造方法。
  4. 前記半導体ウェハの主面に個々の半導体装置に分割する境界線に沿って溝部を形成する工程後に、前記主面および前記溝部の側面に半導体装置の境界線を露出させた封止機能を有する樹脂層を形成する工程を有し、この前記主面および前記溝部の側面に半導体装置の境界線を露出させた封止機能を有する樹脂層を形成する工程後に、前記半導体ウェハを露出した境界線に沿って個々の半導体装置にダイシングする工程を有することを特徴とする請求項3記載の半導体装置の製造方法。
  5. 前記半導体ウェハの裏面に個々の半導体素子に分割する境界線を露出させた樹脂層を形成する工程を含むことを特徴とした請求項3記載の半導体装置の製造方法。
  6. 前記半導体ウェハの主面に個々の半導体素子に分割する境界面に沿って溝部を形成する工程後に、前記主面、前記溝部の側面および裏面に半導体装置の境界線を露出させた封止機能を有する樹脂層を形成する工程を有し、この前記主面、前記溝部の側面および裏面に個々の半導体装置に分割する境界線を露出させた封止機能を有する樹脂層を形成する工程後に、前記半導体ウェハを露出した境界線に沿って個々の半導体装置にダイシングする工程を有することを特徴とする請求項5記載の半導体装置の製造方法。
  7. 前記記載の樹脂層は感光性樹脂を用いることを特徴とする請求項3、請求項4、請求項5および請求項6記載の半導体装置の製造方法。
JP2002241417A 2002-08-22 2002-08-22 半導体装置およびその製造方法 Pending JP2004079928A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2002241417A JP2004079928A (ja) 2002-08-22 2002-08-22 半導体装置およびその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002241417A JP2004079928A (ja) 2002-08-22 2002-08-22 半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
JP2004079928A true JP2004079928A (ja) 2004-03-11

Family

ID=32023904

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002241417A Pending JP2004079928A (ja) 2002-08-22 2002-08-22 半導体装置およびその製造方法

Country Status (1)

Country Link
JP (1) JP2004079928A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7387945B2 (en) 2004-05-11 2008-06-17 Seiko Epson Corporation Semiconductor chip, semiconductor device and electronic equipment including warpage control film, and manufacturing method of same
JP2008141021A (ja) * 2006-12-01 2008-06-19 Rohm Co Ltd 半導体装置及び半導体装置の製造方法
JP2009267331A (ja) * 2008-03-31 2009-11-12 Casio Comput Co Ltd 半導体装置およびその製造方法
US8587124B2 (en) 2007-09-21 2013-11-19 Teramikros, Inc. Semiconductor device having low dielectric insulating film and manufacturing method of the same

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7387945B2 (en) 2004-05-11 2008-06-17 Seiko Epson Corporation Semiconductor chip, semiconductor device and electronic equipment including warpage control film, and manufacturing method of same
JP2008141021A (ja) * 2006-12-01 2008-06-19 Rohm Co Ltd 半導体装置及び半導体装置の製造方法
US8587124B2 (en) 2007-09-21 2013-11-19 Teramikros, Inc. Semiconductor device having low dielectric insulating film and manufacturing method of the same
US8871627B2 (en) 2007-09-21 2014-10-28 Tera Probe, Inc. Semiconductor device having low dielectric insulating film and manufacturing method of the same
US9070638B2 (en) 2007-09-21 2015-06-30 Tera Probe, Inc. Semiconductor device having low dielectric insulating film and manufacturing method of the same
US9640478B2 (en) 2007-09-21 2017-05-02 Aoi Electronics Co., Ltd. Semiconductor device having low dielectric insulating film and manufacturing method of the same
JP2009267331A (ja) * 2008-03-31 2009-11-12 Casio Comput Co Ltd 半導体装置およびその製造方法
US8154133B2 (en) 2008-03-31 2012-04-10 Casio Computer Co., Ltd. Semiconductor device having low dielectric constant film and manufacturing method thereof

Similar Documents

Publication Publication Date Title
CN108597998B (zh) 晶圆级系统封装方法及封装结构
JP3929966B2 (ja) 半導体装置及びその製造方法
JP2000068401A (ja) 半導体装置およびその製造方法
KR100727519B1 (ko) 반도체장치 및 그 제조방법
KR100950823B1 (ko) 반도체 장치 및 그 제조 방법
JP2001144121A (ja) 半導体装置およびその製造方法
KR100721492B1 (ko) 반도체 장치 및 그 제조 방법
JP2002110951A (ja) 半導体装置及びその製造方法、半導体ウエハ及びそれにより製造される半導体装置
JP5318634B2 (ja) チップサイズパッケージ状の半導体チップ及び製造方法
TW200531228A (en) Semiconductor device and method for producing the same
JP3459234B2 (ja) 半導体装置およびその製造方法
US10325946B2 (en) Packaging method and package structure for image sensing chip
JP5473959B2 (ja) 半導体装置
CN101533815A (zh) 半导体器件及其制造方法
JP2006229113A (ja) 半導体装置およびその製造方法
JP2004079928A (ja) 半導体装置およびその製造方法
JP2005216941A (ja) チップサイズ半導体装置およびその製造方法
JP2001176975A (ja) 半導体装置及びその製造方法
JPH03101128A (ja) 半導体チップの製造方法
US9397048B1 (en) Semiconductor structure and manufacturing method thereof
JP3917121B2 (ja) 半導体装置の製造方法
CN115051678A (zh) 一种声表面波滤波器晶圆级封装结构及其制作方法
JP2004079927A (ja) 半導体装置およびその製造方法
JP2535890B2 (ja) 半導体装置の製造方法
JP2687342B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20040120

RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20050707

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20050715

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20050726

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20051122