JP2004079790A - 完全空乏型ｓｏｉ−ｍｏｓトランジスタおよびその製造方法 - Google Patents
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Abstract
【課題】スループットを向上させ、短チャネル効果を抑制しソースドレイン抵抗の低い完全空乏型ＳＯＩ−ＭＯＳトランジスタおよびその製造方法を提供する。
【解決手段】半導体基板１上にＢＯＸ層２を介してＳＯＩ層８およびゲート電極６が順次形成され、ＳＯＩ層８の側方ソースドレイン部が設けられ、ＳＯＩ層８がソースドレイン部の厚さより小さい完全空乏型ＳＯＩ−ＭＯＳトランジスタである。
また、ＳＯＩ層上に、ポリシリコン層（Ａ）、酸化膜を順次形成する工程と、ゲート部以外をエッチングしＳＯＩ層上にゲートを作製する工程と、ポリシリコン層（Ｂ）を形成する工程と、分離部のポリシリコン層（Ｂ）のポリシリコンを除去する工程と、ゲート上のポリシリコン層（Ｂ）の一部が露出するようにレジストを除去する工程と、露出したポリシリコン層（Ｂ）のポリシリコンを除去する工程と、を含む完全空乏型ＳＯＩ−ＭＯＳトランジスタの製造方法である。
【選択図】 図１
【解決手段】半導体基板１上にＢＯＸ層２を介してＳＯＩ層８およびゲート電極６が順次形成され、ＳＯＩ層８の側方ソースドレイン部が設けられ、ＳＯＩ層８がソースドレイン部の厚さより小さい完全空乏型ＳＯＩ−ＭＯＳトランジスタである。
また、ＳＯＩ層上に、ポリシリコン層（Ａ）、酸化膜を順次形成する工程と、ゲート部以外をエッチングしＳＯＩ層上にゲートを作製する工程と、ポリシリコン層（Ｂ）を形成する工程と、分離部のポリシリコン層（Ｂ）のポリシリコンを除去する工程と、ゲート上のポリシリコン層（Ｂ）の一部が露出するようにレジストを除去する工程と、露出したポリシリコン層（Ｂ）のポリシリコンを除去する工程と、を含む完全空乏型ＳＯＩ−ＭＯＳトランジスタの製造方法である。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、完全空乏型ＳＯＩ−ＭＯＳトランジスタおよびその製造方法に関する。
【０００２】
【従来の技術】
完全空乏型ＳＯＩ−ＭＯＳトランジスタは、通常のＳｉ基板上に作製されたバルクＭＯＳトランジスタに比べ、以下のような利点がある。
すなわち、▲１▼サブスレショールド特性が良好で、Ｖｔを下げることができるため、同電圧でより多くのオン電流が得られる。▲２▼負荷となる接合容量が少ないため、回路として高速動作が期待できる。
【０００３】
図１４に完全空乏型ＳＯＩ−ＭＯＳトランジスタの概略断面図を示す。基板１０１上に埋め込み酸化膜といわれるＢＯＸ層（Ｂｕｒｉｅｄ Ｏｘｉｄｅ層）１０２を挟んでＳＯＩ層１１０が形成されている。ＢＯＸ層１０２上でＳＯＩ層１１０の側方には、ソース領域１０８およびドレイン領域１０９がそれぞれ形成されている。また、ソース領域１０８およびドレイン領域１０９のそれぞれの外側には、分離酸化膜が形成されており、素子分離がなされている。
【０００４】
ソース領域１０８およびドレイン領域１０９の上部は、ＣｏＳｉでシリサイド化（図１４中の符号１０４ｂおよび１０４ｃ）されており、それぞれコンタクトメタル１０５と接続されている。
ＳＯＩ層１１０上には、ゲート酸化膜１１１を介してゲート１０７が形成されている。ゲート１０７の周囲に窒化膜等のサイドウォール１０６が形成され、ソース領域１０８およびドレイン領域１０９との接触が防がれている。また、ゲート１０７の上部は、必要に応じてシリサイド化されている（図１４中の符号１０４ａ）。
【０００５】
図１４に示すような完全空乏型ＳＯＩ−ＭＯＳトランジスタでは、ゲート電位がオフ状態ですでに、ＳＯＩ層１１０に存在する空乏層がＢＯＸ層１０２に達していることが特徴の一つとなっている。このＢＯＸ層１０２により、空乏層の延びが抑えられるため、ゲートの上昇に対する電流値の増大が急峻となり、良好なサブスレショールド特性が示される。また、ＢＯＸ層１０２はドレイン領域１０９からの空乏層の延びも抑えるため、微細素子で問題となる短チャネル効果を抑制することができる。
しかし、ゲートの微細化が進むと短チャネル効果がより深刻となるため、ＳＯＩ層を薄膜化する必要が生じる。
【０００６】
ＳＯＩ層の薄膜化を達成するために、ｅｌｅｖａｔｅｄ−ｓｏｕｒｃｅ／ｄｒａｉｎ技術が提案されている。これは、ソースドレイン領域に選択的にＳｉをエピタキシャル成長させ、ソースドレイン部分を厚くして、低抵抗化を実現するものである。
しかし、この技術には、エピタキシャル成長のスループット、Ｓｉエピタキシャルの選択性確保等の課題があり、量産に至っていない。
すなわち、エピタキシャル成長によるＳｉ層を形成するために長い時間がかかってしまうというスループットの低下という問題が生じる。
そこで、スループットを上げるために、エピタキシャル成長させる際の温度を上げようとすると、薄膜ＳＯＩ層が凝集してしまう。
従って、薄膜ＳＯＩでは、温度を上げることができないという制限がある。
【０００７】
【発明が解決しようとする課題】
以上から、本発明は、スループットを向上させることが可能で、短チャネル効果を抑制しつつソースドレイン抵抗の低い完全空乏型ＳＯＩ−ＭＯＳトランジスタおよびその製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記課題は、以下に示す本発明により解決することができる。すなわち、本発明は、
＜１＞ 半導体基板上にＳＯＩ層およびゲート電極が順次形成され、前記ＳＯＩ層の側方の領域に、ポリシリコンの堆積によって形成されたソースドレイン部が設けられ、前記ＳＯＩ層の厚さが前記ソースドレイン部の厚さより小さいことを特徴とする完全空乏型ＳＯＩ−ＭＯＳトランジスタである。
【０００９】
＜２＞ 前記半導体基板が、ＳＯＩ基板であることを特徴とする＜１＞に記載の完全空乏型ＳＯＩ−ＭＯＳトランジスタである。
＜３＞ 前記ソースドレイン部におけるソース電極及びドレイン電極が、シリサイド化されていることを特徴とする＜１＞または＜２＞に記載の完全空乏型ＳＯＩ−ＭＯＳトランジスタである。
【００１０】
＜４＞ 半導体基板上にＳＯＩ層を形成し、少なくとも該ＳＯＩ層上にポリシリコンを堆積してポリシリコン層（Ａ）を形成し、該ポリシリコン層（Ａ）上にＳｉＯ２からなる酸化膜を形成する工程と、
前記酸化膜を形成した後に、ゲート部以外をエッチングして前記ＳＯＩ層上に前記ポリシリコン層（Ａ）と前記酸化膜とを順次有するゲートを作製する工程と、
前記ゲートを作製した後にポリシリコンを堆積してポリシリコン層（Ｂ）を形成する工程と、
レジストによりパターニングを行って分離部のポリシリコン層（Ｂ）のポリシリコンを除去する工程と、
前記ゲート上のポリシリコン層（Ｂ）の一部が露出するように、前記レジストを除去する工程と、
露出した前記ポリシリコン層（Ｂ）のポリシリコンを除去する工程と、
前記ポリシリコンを除去した後に前記レジストを除去し、前記ゲート上部の酸化膜を除去する工程と、
を順次含むことを特徴とする＜１＞〜＜３＞のいずれかに完全空乏型ＳＯＩ−ＭＯＳトランジスタの製造方法である。
【００１１】
＜５＞ 半導体基板上にＳＯＩ層を形成し、少なくとも該ＳＯＩ層上にポリシリコンを堆積してポリシリコン層（Ａ）を形成し、該ポリシリコン層（Ａ）上にＳｉＯ２からなる酸化膜を形成する工程と、
前記酸化膜を形成した後に、ゲート部以外をエッチングして前記ＳＯＩ層上に前記ポリシリコン層（Ａ）と前記酸化膜とを順次有するゲートを作製する工程と、
前記ゲートを作製した後にポリシリコンを堆積してポリシリコン層（Ｂ）を形成する工程と、
レジストによりパターニングを行い、前記ゲート上のポリシリコン層（Ｂ）の一部が露出するように、前記レジストを除去する工程と、
露出した前記ポリシリコン層（Ｂ）のポリシリコン、および分離部のポリシリコン層（Ｂ）のポリシリコンを除去する工程と、
前記ポリシリコンを除去した後に前記レジストを除去し、前記ゲート上部の酸化膜を除去する工程と、
を順次含むことを特徴とする＜１＞〜＜３＞のいずれかに記載の完全空乏型ＳＯＩ−ＭＯＳトランジスタの製造方法である。
【００１２】
＜６＞ 前記ポリシリコンの堆積により前記ポリシリコン層（Ａ）および前記ポリシリコン層（Ｂ）を形成する方法が、ＣＶＤ法であることを特徴とする＜４＞または＜５＞に記載の完全空乏型ＳＯＩ−ＭＯＳトランジスタの製造方法である。
【００１３】
【発明の実施の形態】
〔完全空乏型ＳＯＩ−ＭＯＳトランジスタ〕
本発明の完全空乏型ＳＯＩ−ＭＯＳトランジスタは、図１に示すように、半導体基板（好ましくはＳＯＩ基板）１上にＢＯＸ層２を介してＳＯＩ層８およびゲート電極６が順次形成され、ＳＯＩ層８の側方の領域に、ポリシリコンの堆積によって形成されたソースドレイン部（ソース部４ａおよびドレイン部４ｂ）が設けられ、ＳＯＩ層８がソースドレイン部の厚さより小さくなるように形成されている。
ソース・ドレイン部をポリシリコンによって形成することで、電子の移動度が高まりソースドレイン抵抗が低くなって、オン電流を向上させることができる。ポリシリコンは、例えば、アモルファスシリコン等よりも移動度が大きいため、上記のような効果が顕著に現れると考えられる。
【００１４】
また、ＳＯＩ層８とゲート電極６との間には、ゲート酸化膜７が形成され、当該ゲート電極６の側方には、ソースドレイン部との接触を防ぐためのサイドウォール５が形成されている。ソースドレイン部の外側には、素子分離を行うための分離酸化膜３が形成されている。
【００１５】
ここで、「ＳＯＩ」とは、「Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ」の略であり、一般的には、絶縁膜上に薄いシリコン単結晶層を形成した半導体基板、あるいはこの基板に形成されるデバイスをいう。ＭＯＳトランジスタをＳＯＩで形成すると、特性の改善や寄生容量の低減が図れ、低電圧での動作が可能となり、低電力デバイスを実現できる。
従って、本明細書において「ＳＯＩ層」とは、半導体基板の絶縁膜上等に形成されたシリコン薄膜を意味する。
また、ＳＯＩ層を完全空乏型とすることで、部分空乏型に比べて低電圧化と負荷容量の低減を同時に実現できる利点がある。
【００１６】
ＳＯＩ層の厚さは、ソースドレイン部の厚さより小さくなっている。ＳＯＩ層の厚さを薄くすることで、ゲート電極の微細化による短チャネル効果の問題を解決することができる。
上記効果は、種々の条件などにもよるが、ＳＯＩ層が３５ｎｍ程度以下の場合に顕著に見られる。
ＳＯＩ層の厚さは、短チャネル効果とソースドレイン抵抗との関係を考慮して、特にソースドレイン部の厚さの２０〜８０％であることが好ましい。
【００１７】
また、前記ソースドレイン部におけるソース電極及びドレイン電極、並びにゲート電極は、図２に示すように、シリサイド化されていることが好ましい（図２中、符号９ａ、９ｂ、９ｃ）。シリサイド化することで、ソースドレイン抵抗をさらに低くすることができる。
【００１８】
以上、本発明の完全空乏型ＳＯＩ−ＭＯＳトランジスタについて、図１および図２を参照しながら説明したが、本発明は上記構成に限定されず、公知の知見に基いて、種々の変更を加えることができる。
例えば、ゲート電極材料としてポリシリコンを使用することが好ましいが、用途によっては、閾値制御のためにＳｉＧｅ等の仕事関数差の異なる電極を使用してもよい。
【００１９】
〔完全空乏型ＳＯＩ−ＭＯＳトランジスタの製造方法〕
以下、本発明の完全空乏型ＳＯＩ−ＭＯＳトランジスタの製造方法について、図３〜図１３を参照して説明する。
【００２０】
まず、Ｓｉ基板３１上にＢＯＸ層３２およびＳＯＩ層３３が順次形成されたＳＯＩ基板（図３（Ａ））のＳＯＩ層３３を酸化（図３（Ｂ））して、その表面に酸化膜３４を形成する。酸化の度合いは、ＳＯＩ層３３の膜厚が１０〜４０ｎｍ（好ましくは１０〜３０ｎｍ）となるように調整することが好ましい。その後、図３（Ｃ）に示すように酸化膜３４を除去する。このようにして、ＳＯＩ層３３を所望の厚みとしたＳＯＩ基板が作製される。
【００２１】
ＳＯＩ層３３の表面にパッド酸化処理を施して、図４（Ａ）に示すように酸化膜３５を形成する。その後、ゲート部（ゲート電極が形成される箇所）に相当する部分に窒化膜３６を形成する（図４（Ｂ））。窒化膜３６をマスクとして、ＬＯＣＯＳ酸化処理を施す（図４（Ｃ））。この処理により窒化膜３６のない部分だけが酸化されるので、酸化膜の厚みが大きくなり、ＢＯＸ３２と接続する分離酸化膜３７が形成される。その後、窒化膜３６を除去して、各トランジスタごとに分離されたＳＯＩ層３３が形成される。
【００２２】
図５（Ａ）に示すように、ＳＯＩ層３３についてゲート酸化を行いゲート酸化膜３８を形成する。その後、閾値制御用インプラウインドウホトリソグラフィー（図５（Ｂ））、レジスト３９を設けた後の閾値電圧制御用イオン注入（図５（Ｃ））およびレジスト除去（図５（Ｄ））を順次行う。
なお、閾値制御用インプラウインドウホトリソグラフィー、閾値電圧制御用インプラでは、ＰＭＯＳおよびＮＭＯＳのいずれかにより、不純物の種類などの条件を適宜設定する。
【００２３】
レジスト除去した酸化膜（分離酸化膜３７およびゲート酸化膜３８）上にゲート電極となるポリシリコンを堆積させて、ポリシリコン層４０（ポリシリコン層（Ａ））を形成する（図６（Ａ））。ゲート電極となるポリシリコンと分離するため、ポリシリコン層４０上にＳｉＯ２からなる酸化膜４１を形成する（図６（Ｂ））。
この酸化膜４１の厚さは、後述するサイドウォールエッチングを行ったときに、ゲート酸化膜とともに剥離しないように、ゲート酸化膜３８より充分に厚くする必要がある。具体的には、ゲート酸化膜３８の１〜５倍の厚さとすることが好ましい。
次に、ゲートインプラホト（ゲート不純物イオン注入領域の開口）およびゲートインプラ（図６（Ｃ））を行い、ゲートパターニングを行って、表面に酸化膜４１が形成されたポリシリコン層４０がゲート領域に形成される（図６（Ｄ））。
【００２４】
図７（Ａ）に示すように、ポリシリコン層４０の側面にシリコン窒化膜等からなるサイドウォール４２を形成する。その後、ソースドレイン部とするためのポリシリコンを全面に堆積させて、ポリシリコン層４３（ポリシリコン層（Ｂ））を形成する（図７（Ｂ））。
なお、本発明において、ポリシリコンは、ＣＶＤ法により堆積させることができる。ＣＶＤ法の具体的な条件としては、６２０℃程度で０．２Ｔｏｒｒ（２６．６Ｐａ）程度とし、ＳｉＨ４ガス等を使用する条件を採用することが好ましい。
ポリシリコン層４３を形成した後、レジスト４４を形成して、ホト・エッチ（フォトリソおよびエッチング工程）を用いたパターニングにより、分離酸化膜３７上の不要なポリシリコンを除去する（図７（Ｃ））。
【００２５】
次に、レジストエッチによりレジスト４４の高さを低くし、ゲート部の一部を露出させる（図８（Ａ））。ゲートのポリシリコンと全面に堆積されるポリシリコンとの間に容量が発生してしまうことを防止するため、これらの間の距離はできるだけ大きくする必要がある。
ゲート部の一部を露出させる量は、ポリシリコン層の厚さやその他の設定条件により異なるが、ゲートの高さの半分以上とすることが好ましい。上限としては、ソースドレイン部におけるポリシリコン層４３の半導体基板３１と平行な面から２０ｎｍ程度とすることが好ましい。
【００２６】
なお、ポリシリコン層４０上には酸化膜４１が形成されているため、ゲート電極となるポリシリコンが所定の範囲を超えてエッチングされことがない。従って、ゲート電極の高さなどを所望の範囲に制御よく設定することができる。
ポリシリコン４０上に酸化膜４１が形成された状態で、レジスト４４から露出したポリシリコン層４３のポリシリコンをエッチングにより除去する（図８（Ｂ））。その後、ポリシリコン層４３上に残ったレジスト４４の除去を行う（図８（Ｃ））。
【００２７】
本発明では、ポリシリコン層４３のポリシリコンのエッチングを２回に分けて行っている（図７（Ｃ）および図８（Ｂ））。これは、図７（Ｃ）のエッチングよりも図８（Ｂ）のエッチングの方が、選択性などのエッチング条件が厳しいものとなっているためである。すなわち、エッチングを２回に分けることで、図８（Ｂ）のエッチング条件をより細かく設定できる。
【００２８】
レジスト４４を除去した後、図９（Ａ）に示すように、ゲート上の酸化膜４１をエッチングにより除去する。
当該エッチングを施すことで、最終的にソースドレイン部のみにポリシリコンが堆積した構成となる。その後、レジスト４５を設けソースドレインインプラなどを行い（図９（Ｂ））、活性化ＲＴＡを行う（図１０（Ａ））。
活性化ＲＴＡをおこなった後は、必要に応じてシリサイド化を行ってもよい。具体的には、図１０（Ｂ）に示すように、表面にＣｏを析出させて、シリサイド化（符号４６に相当）を施しＣｏ選択エッチングを行えばよい（図１０（Ｃ））。
【００２９】
必要に応じてシリサイド化を行った後は、ＮＳＧデポ（図１１（Ａ））、ソースドレインコンタクトホト・エッチ（図１１（Ｂ））、ゲートコンタクトホト・エッチ（図１１（Ｃ））を順次施して、本発明の完全空乏型ＳＯＩ−ＭＯＳトランジスタが製造される。
以上のような製造方法によれば、ポリシリコン層（Ａ）（Ｂ）の形成にエピタキシャル成長法を使用しないため、スループットを向上させることが可能となる。
【００３０】
上記した本発明の製造方法で、ゲート上のポリシリコン層（Ｂ）の一部を露出させるその他の方法として、図７（Ｃ）および図８に示す工程に代えて、図１２のような工程を適用してもよい。
すなわち、図１２（Ａ）に示すように、レジスト４４を設けてパターニングを行った後、図１２（Ｂ）に示すように、ゲートの一部が露出するようにパターニングしてレジスト４４の除去を行う。その後、ポリシリコンエッチングを行って露出したゲート上のポリシリコンだけを選択的に除去して、ポリシリコン層４３上に残ったレジスト４４を除去する（図１２（Ｃ））。
図７（Ｃ）および図８に示す工程では、分離部のポリシリコン除去は、Ｓｅｌｆ−ａｌｉｇｎで行われる反面、レジストエッチングの膜厚制御が困難である。一方、図１２に示す工程では、これを通常のパターニングで行うため、ゲートとのアライメントさえ注意すれば、当該レジストエッチングの制御が不要となる。その結果、より簡易な条件で各処理を施すことが可能で、スループットを向上させることができる。
【００３１】
また、その他の構成として、ゲート上のポリシリコン層（Ｂ）の一部が露出するように、レジストを除去する工程を経た後、露出したポリシリコン層（Ｂ）のポリシリコン、および分離部のポリシリコン層（Ｂ）のポリシリコンをまとめて除去してもよい。
すなわち、図７（Ｃ）および図８に示す工程に代えて、図１３（Ａ）のように、レジスト４４のみパターニングした後、ゲート上のポリシリコン層（Ｂ）の一部が露出するように、レジストエッチングを行い（図１３（Ｂ））、露出していたゲート上のポリシリコン層４３のポリシリコン、および分離部（分離酸化膜３７上の露出部）のポリシリコン層のポリシリコンの除去を一緒に行ってもよい（図１３（Ｃ））。かかる工程は、図１２の工程についても適用することができる。
このようにすれば、ポリシリコンのエッチング工程を１回減らすことが可能となり、より迅速に本発明の完全空乏型ＳＯＩトランジスタを製造することができるので、さらにスループットを向上させることができる。
【００３２】
なお、ここでは、ｎＭＯＳだけの工程を説明したが、ｐＭＯＳのゲートおよびｅｌｅｖａｔｅｄ−ｓｏｕｒｃｅ／ｄｒａｉｎ部を同時に作製することが可能である。ソースドレインインプラ等、ｎＭＯＳとｐＭＯＳとで異なる工程は、通常のホトによる方法でｎＭＯＳとｐＭＯＳとに打ち分けられる。従って、本製造方法は、ＣＭＯＳへの応用が可能である。
【００３３】
【発明の効果】
本発明によれば、スループットを向上させることが可能で、短チャネル効果を抑制しつつソースドレイン抵抗の低い完全空乏型ＳＯＩ−ＭＯＳトランジスタおよびその製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の完全空乏型ＳＯＩ−ＭＯＳトランジスタの例を示す断面概略図である。
【図２】図１に示す完全空乏型ＳＯＩ−ＭＯＳトランジスタにシリサイド化を施した例を示す断面概略図である。
【図３】本発明の一実施形態に係る完全空乏型ＳＯＩ−ＭＯＳトランジスタの製造方法の一工程を示す断面概略図である。
【図４】本発明の一実施形態に係る完全空乏型ＳＯＩ−ＭＯＳトランジスタの製造方法の一工程を示す断面概略図である。
【図５】本発明の一実施形態に係る完全空乏型ＳＯＩ−ＭＯＳトランジスタの製造方法の一工程を示す断面概略図である。
【図６】本発明の一実施形態に係る完全空乏型ＳＯＩ−ＭＯＳトランジスタの製造方法の一工程を示す断面概略図である。
【図７】本発明の一実施形態に係る完全空乏型ＳＯＩ−ＭＯＳトランジスタの製造方法の一工程を示す断面概略図である。
【図８】本発明の一実施形態に係る完全空乏型ＳＯＩ−ＭＯＳトランジスタの製造方法の一工程を示す断面概略図である。
【図９】本発明の一実施形態に係る完全空乏型ＳＯＩ−ＭＯＳトランジスタの製造方法の一工程を示す断面概略図である。
【図１０】本発明の一実施形態に係る完全空乏型ＳＯＩ−ＭＯＳトランジスタの製造方法の一工程を示す断面概略図である。
【図１１】本発明の一実施形態に係る完全空乏型ＳＯＩ−ＭＯＳトランジスタの製造方法の一工程を示す断面概略図である。
【図１２】本発明の一実施形態に係る完全空乏型ＳＯＩ−ＭＯＳトランジスタの製造方法の一工程を示す断面概略図である。
【図１３】本発明の一実施形態に係る完全空乏型ＳＯＩ−ＭＯＳトランジスタの製造方法の一工程を示す断面概略図である。
【図１４】従来の完全空乏型ＳＯＩ−ＭＯＳトランジスタの例を示す断面概略図である。
【符号の説明】
１・・・半導体基板
２・・・ＢＯＸ層
３・・・分離酸化膜
４ａ・・・ソース部
４ｂ・・・ドレイン部
５・・・サイドウォール
６・・・ゲート電極
７・・・ゲート酸化膜
８・・・ＳＯＩ層
【発明の属する技術分野】
本発明は、完全空乏型ＳＯＩ−ＭＯＳトランジスタおよびその製造方法に関する。
【０００２】
【従来の技術】
完全空乏型ＳＯＩ−ＭＯＳトランジスタは、通常のＳｉ基板上に作製されたバルクＭＯＳトランジスタに比べ、以下のような利点がある。
すなわち、▲１▼サブスレショールド特性が良好で、Ｖｔを下げることができるため、同電圧でより多くのオン電流が得られる。▲２▼負荷となる接合容量が少ないため、回路として高速動作が期待できる。
【０００３】
図１４に完全空乏型ＳＯＩ−ＭＯＳトランジスタの概略断面図を示す。基板１０１上に埋め込み酸化膜といわれるＢＯＸ層（Ｂｕｒｉｅｄ Ｏｘｉｄｅ層）１０２を挟んでＳＯＩ層１１０が形成されている。ＢＯＸ層１０２上でＳＯＩ層１１０の側方には、ソース領域１０８およびドレイン領域１０９がそれぞれ形成されている。また、ソース領域１０８およびドレイン領域１０９のそれぞれの外側には、分離酸化膜が形成されており、素子分離がなされている。
【０００４】
ソース領域１０８およびドレイン領域１０９の上部は、ＣｏＳｉでシリサイド化（図１４中の符号１０４ｂおよび１０４ｃ）されており、それぞれコンタクトメタル１０５と接続されている。
ＳＯＩ層１１０上には、ゲート酸化膜１１１を介してゲート１０７が形成されている。ゲート１０７の周囲に窒化膜等のサイドウォール１０６が形成され、ソース領域１０８およびドレイン領域１０９との接触が防がれている。また、ゲート１０７の上部は、必要に応じてシリサイド化されている（図１４中の符号１０４ａ）。
【０００５】
図１４に示すような完全空乏型ＳＯＩ−ＭＯＳトランジスタでは、ゲート電位がオフ状態ですでに、ＳＯＩ層１１０に存在する空乏層がＢＯＸ層１０２に達していることが特徴の一つとなっている。このＢＯＸ層１０２により、空乏層の延びが抑えられるため、ゲートの上昇に対する電流値の増大が急峻となり、良好なサブスレショールド特性が示される。また、ＢＯＸ層１０２はドレイン領域１０９からの空乏層の延びも抑えるため、微細素子で問題となる短チャネル効果を抑制することができる。
しかし、ゲートの微細化が進むと短チャネル効果がより深刻となるため、ＳＯＩ層を薄膜化する必要が生じる。
【０００６】
ＳＯＩ層の薄膜化を達成するために、ｅｌｅｖａｔｅｄ−ｓｏｕｒｃｅ／ｄｒａｉｎ技術が提案されている。これは、ソースドレイン領域に選択的にＳｉをエピタキシャル成長させ、ソースドレイン部分を厚くして、低抵抗化を実現するものである。
しかし、この技術には、エピタキシャル成長のスループット、Ｓｉエピタキシャルの選択性確保等の課題があり、量産に至っていない。
すなわち、エピタキシャル成長によるＳｉ層を形成するために長い時間がかかってしまうというスループットの低下という問題が生じる。
そこで、スループットを上げるために、エピタキシャル成長させる際の温度を上げようとすると、薄膜ＳＯＩ層が凝集してしまう。
従って、薄膜ＳＯＩでは、温度を上げることができないという制限がある。
【０００７】
【発明が解決しようとする課題】
以上から、本発明は、スループットを向上させることが可能で、短チャネル効果を抑制しつつソースドレイン抵抗の低い完全空乏型ＳＯＩ−ＭＯＳトランジスタおよびその製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記課題は、以下に示す本発明により解決することができる。すなわち、本発明は、
＜１＞ 半導体基板上にＳＯＩ層およびゲート電極が順次形成され、前記ＳＯＩ層の側方の領域に、ポリシリコンの堆積によって形成されたソースドレイン部が設けられ、前記ＳＯＩ層の厚さが前記ソースドレイン部の厚さより小さいことを特徴とする完全空乏型ＳＯＩ−ＭＯＳトランジスタである。
【０００９】
＜２＞ 前記半導体基板が、ＳＯＩ基板であることを特徴とする＜１＞に記載の完全空乏型ＳＯＩ−ＭＯＳトランジスタである。
＜３＞ 前記ソースドレイン部におけるソース電極及びドレイン電極が、シリサイド化されていることを特徴とする＜１＞または＜２＞に記載の完全空乏型ＳＯＩ−ＭＯＳトランジスタである。
【００１０】
＜４＞ 半導体基板上にＳＯＩ層を形成し、少なくとも該ＳＯＩ層上にポリシリコンを堆積してポリシリコン層（Ａ）を形成し、該ポリシリコン層（Ａ）上にＳｉＯ２からなる酸化膜を形成する工程と、
前記酸化膜を形成した後に、ゲート部以外をエッチングして前記ＳＯＩ層上に前記ポリシリコン層（Ａ）と前記酸化膜とを順次有するゲートを作製する工程と、
前記ゲートを作製した後にポリシリコンを堆積してポリシリコン層（Ｂ）を形成する工程と、
レジストによりパターニングを行って分離部のポリシリコン層（Ｂ）のポリシリコンを除去する工程と、
前記ゲート上のポリシリコン層（Ｂ）の一部が露出するように、前記レジストを除去する工程と、
露出した前記ポリシリコン層（Ｂ）のポリシリコンを除去する工程と、
前記ポリシリコンを除去した後に前記レジストを除去し、前記ゲート上部の酸化膜を除去する工程と、
を順次含むことを特徴とする＜１＞〜＜３＞のいずれかに完全空乏型ＳＯＩ−ＭＯＳトランジスタの製造方法である。
【００１１】
＜５＞ 半導体基板上にＳＯＩ層を形成し、少なくとも該ＳＯＩ層上にポリシリコンを堆積してポリシリコン層（Ａ）を形成し、該ポリシリコン層（Ａ）上にＳｉＯ２からなる酸化膜を形成する工程と、
前記酸化膜を形成した後に、ゲート部以外をエッチングして前記ＳＯＩ層上に前記ポリシリコン層（Ａ）と前記酸化膜とを順次有するゲートを作製する工程と、
前記ゲートを作製した後にポリシリコンを堆積してポリシリコン層（Ｂ）を形成する工程と、
レジストによりパターニングを行い、前記ゲート上のポリシリコン層（Ｂ）の一部が露出するように、前記レジストを除去する工程と、
露出した前記ポリシリコン層（Ｂ）のポリシリコン、および分離部のポリシリコン層（Ｂ）のポリシリコンを除去する工程と、
前記ポリシリコンを除去した後に前記レジストを除去し、前記ゲート上部の酸化膜を除去する工程と、
を順次含むことを特徴とする＜１＞〜＜３＞のいずれかに記載の完全空乏型ＳＯＩ−ＭＯＳトランジスタの製造方法である。
【００１２】
＜６＞ 前記ポリシリコンの堆積により前記ポリシリコン層（Ａ）および前記ポリシリコン層（Ｂ）を形成する方法が、ＣＶＤ法であることを特徴とする＜４＞または＜５＞に記載の完全空乏型ＳＯＩ−ＭＯＳトランジスタの製造方法である。
【００１３】
【発明の実施の形態】
〔完全空乏型ＳＯＩ−ＭＯＳトランジスタ〕
本発明の完全空乏型ＳＯＩ−ＭＯＳトランジスタは、図１に示すように、半導体基板（好ましくはＳＯＩ基板）１上にＢＯＸ層２を介してＳＯＩ層８およびゲート電極６が順次形成され、ＳＯＩ層８の側方の領域に、ポリシリコンの堆積によって形成されたソースドレイン部（ソース部４ａおよびドレイン部４ｂ）が設けられ、ＳＯＩ層８がソースドレイン部の厚さより小さくなるように形成されている。
ソース・ドレイン部をポリシリコンによって形成することで、電子の移動度が高まりソースドレイン抵抗が低くなって、オン電流を向上させることができる。ポリシリコンは、例えば、アモルファスシリコン等よりも移動度が大きいため、上記のような効果が顕著に現れると考えられる。
【００１４】
また、ＳＯＩ層８とゲート電極６との間には、ゲート酸化膜７が形成され、当該ゲート電極６の側方には、ソースドレイン部との接触を防ぐためのサイドウォール５が形成されている。ソースドレイン部の外側には、素子分離を行うための分離酸化膜３が形成されている。
【００１５】
ここで、「ＳＯＩ」とは、「Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ」の略であり、一般的には、絶縁膜上に薄いシリコン単結晶層を形成した半導体基板、あるいはこの基板に形成されるデバイスをいう。ＭＯＳトランジスタをＳＯＩで形成すると、特性の改善や寄生容量の低減が図れ、低電圧での動作が可能となり、低電力デバイスを実現できる。
従って、本明細書において「ＳＯＩ層」とは、半導体基板の絶縁膜上等に形成されたシリコン薄膜を意味する。
また、ＳＯＩ層を完全空乏型とすることで、部分空乏型に比べて低電圧化と負荷容量の低減を同時に実現できる利点がある。
【００１６】
ＳＯＩ層の厚さは、ソースドレイン部の厚さより小さくなっている。ＳＯＩ層の厚さを薄くすることで、ゲート電極の微細化による短チャネル効果の問題を解決することができる。
上記効果は、種々の条件などにもよるが、ＳＯＩ層が３５ｎｍ程度以下の場合に顕著に見られる。
ＳＯＩ層の厚さは、短チャネル効果とソースドレイン抵抗との関係を考慮して、特にソースドレイン部の厚さの２０〜８０％であることが好ましい。
【００１７】
また、前記ソースドレイン部におけるソース電極及びドレイン電極、並びにゲート電極は、図２に示すように、シリサイド化されていることが好ましい（図２中、符号９ａ、９ｂ、９ｃ）。シリサイド化することで、ソースドレイン抵抗をさらに低くすることができる。
【００１８】
以上、本発明の完全空乏型ＳＯＩ−ＭＯＳトランジスタについて、図１および図２を参照しながら説明したが、本発明は上記構成に限定されず、公知の知見に基いて、種々の変更を加えることができる。
例えば、ゲート電極材料としてポリシリコンを使用することが好ましいが、用途によっては、閾値制御のためにＳｉＧｅ等の仕事関数差の異なる電極を使用してもよい。
【００１９】
〔完全空乏型ＳＯＩ−ＭＯＳトランジスタの製造方法〕
以下、本発明の完全空乏型ＳＯＩ−ＭＯＳトランジスタの製造方法について、図３〜図１３を参照して説明する。
【００２０】
まず、Ｓｉ基板３１上にＢＯＸ層３２およびＳＯＩ層３３が順次形成されたＳＯＩ基板（図３（Ａ））のＳＯＩ層３３を酸化（図３（Ｂ））して、その表面に酸化膜３４を形成する。酸化の度合いは、ＳＯＩ層３３の膜厚が１０〜４０ｎｍ（好ましくは１０〜３０ｎｍ）となるように調整することが好ましい。その後、図３（Ｃ）に示すように酸化膜３４を除去する。このようにして、ＳＯＩ層３３を所望の厚みとしたＳＯＩ基板が作製される。
【００２１】
ＳＯＩ層３３の表面にパッド酸化処理を施して、図４（Ａ）に示すように酸化膜３５を形成する。その後、ゲート部（ゲート電極が形成される箇所）に相当する部分に窒化膜３６を形成する（図４（Ｂ））。窒化膜３６をマスクとして、ＬＯＣＯＳ酸化処理を施す（図４（Ｃ））。この処理により窒化膜３６のない部分だけが酸化されるので、酸化膜の厚みが大きくなり、ＢＯＸ３２と接続する分離酸化膜３７が形成される。その後、窒化膜３６を除去して、各トランジスタごとに分離されたＳＯＩ層３３が形成される。
【００２２】
図５（Ａ）に示すように、ＳＯＩ層３３についてゲート酸化を行いゲート酸化膜３８を形成する。その後、閾値制御用インプラウインドウホトリソグラフィー（図５（Ｂ））、レジスト３９を設けた後の閾値電圧制御用イオン注入（図５（Ｃ））およびレジスト除去（図５（Ｄ））を順次行う。
なお、閾値制御用インプラウインドウホトリソグラフィー、閾値電圧制御用インプラでは、ＰＭＯＳおよびＮＭＯＳのいずれかにより、不純物の種類などの条件を適宜設定する。
【００２３】
レジスト除去した酸化膜（分離酸化膜３７およびゲート酸化膜３８）上にゲート電極となるポリシリコンを堆積させて、ポリシリコン層４０（ポリシリコン層（Ａ））を形成する（図６（Ａ））。ゲート電極となるポリシリコンと分離するため、ポリシリコン層４０上にＳｉＯ２からなる酸化膜４１を形成する（図６（Ｂ））。
この酸化膜４１の厚さは、後述するサイドウォールエッチングを行ったときに、ゲート酸化膜とともに剥離しないように、ゲート酸化膜３８より充分に厚くする必要がある。具体的には、ゲート酸化膜３８の１〜５倍の厚さとすることが好ましい。
次に、ゲートインプラホト（ゲート不純物イオン注入領域の開口）およびゲートインプラ（図６（Ｃ））を行い、ゲートパターニングを行って、表面に酸化膜４１が形成されたポリシリコン層４０がゲート領域に形成される（図６（Ｄ））。
【００２４】
図７（Ａ）に示すように、ポリシリコン層４０の側面にシリコン窒化膜等からなるサイドウォール４２を形成する。その後、ソースドレイン部とするためのポリシリコンを全面に堆積させて、ポリシリコン層４３（ポリシリコン層（Ｂ））を形成する（図７（Ｂ））。
なお、本発明において、ポリシリコンは、ＣＶＤ法により堆積させることができる。ＣＶＤ法の具体的な条件としては、６２０℃程度で０．２Ｔｏｒｒ（２６．６Ｐａ）程度とし、ＳｉＨ４ガス等を使用する条件を採用することが好ましい。
ポリシリコン層４３を形成した後、レジスト４４を形成して、ホト・エッチ（フォトリソおよびエッチング工程）を用いたパターニングにより、分離酸化膜３７上の不要なポリシリコンを除去する（図７（Ｃ））。
【００２５】
次に、レジストエッチによりレジスト４４の高さを低くし、ゲート部の一部を露出させる（図８（Ａ））。ゲートのポリシリコンと全面に堆積されるポリシリコンとの間に容量が発生してしまうことを防止するため、これらの間の距離はできるだけ大きくする必要がある。
ゲート部の一部を露出させる量は、ポリシリコン層の厚さやその他の設定条件により異なるが、ゲートの高さの半分以上とすることが好ましい。上限としては、ソースドレイン部におけるポリシリコン層４３の半導体基板３１と平行な面から２０ｎｍ程度とすることが好ましい。
【００２６】
なお、ポリシリコン層４０上には酸化膜４１が形成されているため、ゲート電極となるポリシリコンが所定の範囲を超えてエッチングされことがない。従って、ゲート電極の高さなどを所望の範囲に制御よく設定することができる。
ポリシリコン４０上に酸化膜４１が形成された状態で、レジスト４４から露出したポリシリコン層４３のポリシリコンをエッチングにより除去する（図８（Ｂ））。その後、ポリシリコン層４３上に残ったレジスト４４の除去を行う（図８（Ｃ））。
【００２７】
本発明では、ポリシリコン層４３のポリシリコンのエッチングを２回に分けて行っている（図７（Ｃ）および図８（Ｂ））。これは、図７（Ｃ）のエッチングよりも図８（Ｂ）のエッチングの方が、選択性などのエッチング条件が厳しいものとなっているためである。すなわち、エッチングを２回に分けることで、図８（Ｂ）のエッチング条件をより細かく設定できる。
【００２８】
レジスト４４を除去した後、図９（Ａ）に示すように、ゲート上の酸化膜４１をエッチングにより除去する。
当該エッチングを施すことで、最終的にソースドレイン部のみにポリシリコンが堆積した構成となる。その後、レジスト４５を設けソースドレインインプラなどを行い（図９（Ｂ））、活性化ＲＴＡを行う（図１０（Ａ））。
活性化ＲＴＡをおこなった後は、必要に応じてシリサイド化を行ってもよい。具体的には、図１０（Ｂ）に示すように、表面にＣｏを析出させて、シリサイド化（符号４６に相当）を施しＣｏ選択エッチングを行えばよい（図１０（Ｃ））。
【００２９】
必要に応じてシリサイド化を行った後は、ＮＳＧデポ（図１１（Ａ））、ソースドレインコンタクトホト・エッチ（図１１（Ｂ））、ゲートコンタクトホト・エッチ（図１１（Ｃ））を順次施して、本発明の完全空乏型ＳＯＩ−ＭＯＳトランジスタが製造される。
以上のような製造方法によれば、ポリシリコン層（Ａ）（Ｂ）の形成にエピタキシャル成長法を使用しないため、スループットを向上させることが可能となる。
【００３０】
上記した本発明の製造方法で、ゲート上のポリシリコン層（Ｂ）の一部を露出させるその他の方法として、図７（Ｃ）および図８に示す工程に代えて、図１２のような工程を適用してもよい。
すなわち、図１２（Ａ）に示すように、レジスト４４を設けてパターニングを行った後、図１２（Ｂ）に示すように、ゲートの一部が露出するようにパターニングしてレジスト４４の除去を行う。その後、ポリシリコンエッチングを行って露出したゲート上のポリシリコンだけを選択的に除去して、ポリシリコン層４３上に残ったレジスト４４を除去する（図１２（Ｃ））。
図７（Ｃ）および図８に示す工程では、分離部のポリシリコン除去は、Ｓｅｌｆ−ａｌｉｇｎで行われる反面、レジストエッチングの膜厚制御が困難である。一方、図１２に示す工程では、これを通常のパターニングで行うため、ゲートとのアライメントさえ注意すれば、当該レジストエッチングの制御が不要となる。その結果、より簡易な条件で各処理を施すことが可能で、スループットを向上させることができる。
【００３１】
また、その他の構成として、ゲート上のポリシリコン層（Ｂ）の一部が露出するように、レジストを除去する工程を経た後、露出したポリシリコン層（Ｂ）のポリシリコン、および分離部のポリシリコン層（Ｂ）のポリシリコンをまとめて除去してもよい。
すなわち、図７（Ｃ）および図８に示す工程に代えて、図１３（Ａ）のように、レジスト４４のみパターニングした後、ゲート上のポリシリコン層（Ｂ）の一部が露出するように、レジストエッチングを行い（図１３（Ｂ））、露出していたゲート上のポリシリコン層４３のポリシリコン、および分離部（分離酸化膜３７上の露出部）のポリシリコン層のポリシリコンの除去を一緒に行ってもよい（図１３（Ｃ））。かかる工程は、図１２の工程についても適用することができる。
このようにすれば、ポリシリコンのエッチング工程を１回減らすことが可能となり、より迅速に本発明の完全空乏型ＳＯＩトランジスタを製造することができるので、さらにスループットを向上させることができる。
【００３２】
なお、ここでは、ｎＭＯＳだけの工程を説明したが、ｐＭＯＳのゲートおよびｅｌｅｖａｔｅｄ−ｓｏｕｒｃｅ／ｄｒａｉｎ部を同時に作製することが可能である。ソースドレインインプラ等、ｎＭＯＳとｐＭＯＳとで異なる工程は、通常のホトによる方法でｎＭＯＳとｐＭＯＳとに打ち分けられる。従って、本製造方法は、ＣＭＯＳへの応用が可能である。
【００３３】
【発明の効果】
本発明によれば、スループットを向上させることが可能で、短チャネル効果を抑制しつつソースドレイン抵抗の低い完全空乏型ＳＯＩ−ＭＯＳトランジスタおよびその製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の完全空乏型ＳＯＩ−ＭＯＳトランジスタの例を示す断面概略図である。
【図２】図１に示す完全空乏型ＳＯＩ−ＭＯＳトランジスタにシリサイド化を施した例を示す断面概略図である。
【図３】本発明の一実施形態に係る完全空乏型ＳＯＩ−ＭＯＳトランジスタの製造方法の一工程を示す断面概略図である。
【図４】本発明の一実施形態に係る完全空乏型ＳＯＩ−ＭＯＳトランジスタの製造方法の一工程を示す断面概略図である。
【図５】本発明の一実施形態に係る完全空乏型ＳＯＩ−ＭＯＳトランジスタの製造方法の一工程を示す断面概略図である。
【図６】本発明の一実施形態に係る完全空乏型ＳＯＩ−ＭＯＳトランジスタの製造方法の一工程を示す断面概略図である。
【図７】本発明の一実施形態に係る完全空乏型ＳＯＩ−ＭＯＳトランジスタの製造方法の一工程を示す断面概略図である。
【図８】本発明の一実施形態に係る完全空乏型ＳＯＩ−ＭＯＳトランジスタの製造方法の一工程を示す断面概略図である。
【図９】本発明の一実施形態に係る完全空乏型ＳＯＩ−ＭＯＳトランジスタの製造方法の一工程を示す断面概略図である。
【図１０】本発明の一実施形態に係る完全空乏型ＳＯＩ−ＭＯＳトランジスタの製造方法の一工程を示す断面概略図である。
【図１１】本発明の一実施形態に係る完全空乏型ＳＯＩ−ＭＯＳトランジスタの製造方法の一工程を示す断面概略図である。
【図１２】本発明の一実施形態に係る完全空乏型ＳＯＩ−ＭＯＳトランジスタの製造方法の一工程を示す断面概略図である。
【図１３】本発明の一実施形態に係る完全空乏型ＳＯＩ−ＭＯＳトランジスタの製造方法の一工程を示す断面概略図である。
【図１４】従来の完全空乏型ＳＯＩ−ＭＯＳトランジスタの例を示す断面概略図である。
【符号の説明】
１・・・半導体基板
２・・・ＢＯＸ層
３・・・分離酸化膜
４ａ・・・ソース部
４ｂ・・・ドレイン部
５・・・サイドウォール
６・・・ゲート電極
７・・・ゲート酸化膜
８・・・ＳＯＩ層
Claims (6)
- 半導体基板上にＳＯＩ層およびゲート電極が順次形成され、前記ＳＯＩ層の側方の領域に、ポリシリコンの堆積によって形成されたソースドレイン部が設けられ、前記ＳＯＩ層の厚さが前記ソースドレイン部の厚さより小さいことを特徴とする完全空乏型ＳＯＩ−ＭＯＳトランジスタ。
- 前記半導体基板が、ＳＯＩ基板であることを特徴とする請求項１に記載の完全空乏型ＳＯＩ−ＭＯＳトランジスタ。
- 前記ソースドレイン部におけるソース電極及びドレイン電極が、シリサイド化されていることを特徴とする請求項１または２に記載の完全空乏型ＳＯＩ−ＭＯＳトランジスタ。
- 半導体基板上にＳＯＩ層を形成し、少なくとも該ＳＯＩ層上にポリシリコンを堆積してポリシリコン層（Ａ）を形成し、該ポリシリコン層（Ａ）上にＳｉＯ２からなる酸化膜を形成する工程と、
前記酸化膜を形成した後に、ゲート部以外をエッチングして前記ＳＯＩ層上に前記ポリシリコン層（Ａ）と前記酸化膜とを順次有するゲートを作製する工程と、
前記ゲートを作製した後にポリシリコンを堆積してポリシリコン層（Ｂ）を形成する工程と、
レジストによりパターニングを行って分離部のポリシリコン層（Ｂ）のポリシリコンを除去する工程と、
前記ゲート上のポリシリコン層（Ｂ）の一部が露出するように、前記レジストを除去する工程と、
露出した前記ポリシリコン層（Ｂ）のポリシリコンを除去する工程と、
前記ポリシリコンを除去した後に前記レジストを除去し、前記ゲート上部の酸化膜を除去する工程と、
を順次含むことを特徴とする請求項１〜３のいずれかに記載の完全空乏型ＳＯＩ−ＭＯＳトランジスタの製造方法。 - 半導体基板上にＳＯＩ層を形成し、少なくとも該ＳＯＩ層上にポリシリコンを堆積してポリシリコン層（Ａ）を形成し、該ポリシリコン層（Ａ）上にＳｉＯ２からなる酸化膜を形成する工程と、
前記酸化膜を形成した後に、ゲート部以外をエッチングして前記ＳＯＩ層上に前記ポリシリコン層（Ａ）と前記酸化膜とを順次有するゲートを作製する工程と、
前記ゲートを作製した後にポリシリコンを堆積してポリシリコン層（Ｂ）を形成する工程と、
レジストによりパターニングを行い、前記ゲート上のポリシリコン層（Ｂ）の一部が露出するように、前記レジストを除去する工程と、
露出した前記ポリシリコン層（Ｂ）のポリシリコン、および分離部のポリシリコン層（Ｂ）のポリシリコンを除去する工程と、
前記ポリシリコンを除去した後に前記レジストを除去し、前記ゲート上部の酸化膜を除去する工程と、
を順次含むことを特徴とする請求項１〜３のいずれかに記載の完全空乏型ＳＯＩ−ＭＯＳトランジスタの製造方法。 - 前記ポリシリコンの堆積により前記ポリシリコン層（Ａ）および前記ポリシリコン層（Ｂ）を形成する方法が、ＣＶＤ法であることを特徴とする請求項４または５に記載の完全空乏型ＳＯＩ−ＭＯＳトランジスタの製造方法。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016181718A (ja) * | 2011-01-26 | 2016-10-13 | 株式会社半導体エネルギー研究所 | 半導体装置 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7955909B2 (en) * | 2008-03-28 | 2011-06-07 | International Business Machines Corporation | Strained ultra-thin SOI transistor formed by replacement gate |
| KR101536562B1 (ko) * | 2009-02-09 | 2015-07-14 | 삼성전자 주식회사 | 반도체 집적 회로 장치 |
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Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4948745A (en) * | 1989-05-22 | 1990-08-14 | Motorola, Inc. | Process for elevated source/drain field effect structure |
| US5683924A (en) * | 1994-10-31 | 1997-11-04 | Sgs-Thomson Microelectronics, Inc. | Method of forming raised source/drain regions in a integrated circuit |
| KR0150105B1 (ko) * | 1995-06-20 | 1998-12-01 | 김주용 | 반도체 소자의 트랜지스터 제조방법 |
| JP3382840B2 (ja) * | 1997-05-23 | 2003-03-04 | シャープ株式会社 | 半導体装置の製造方法 |
| US6114209A (en) * | 1998-03-19 | 2000-09-05 | Mosel Vitelic Inc. | Method of fabricating semiconductor devices with raised doped region structures |
| US6252284B1 (en) * | 1999-12-09 | 2001-06-26 | International Business Machines Corporation | Planarized silicon fin device |
| KR100365411B1 (ko) * | 2000-06-30 | 2002-12-18 | 주식회사 하이닉스반도체 | 절연층상의 실리콘 금속 산화물 전계 효과 트랜지스터의제조 방법 |
| US6476448B2 (en) * | 2001-01-12 | 2002-11-05 | United Microelectronics Corp. | Front stage process of a fully depleted silicon-on-insulator device and a structure thereof |
| US20020171107A1 (en) * | 2001-05-21 | 2002-11-21 | Baohong Cheng | Method for forming a semiconductor device having elevated source and drain regions |
| US7473947B2 (en) * | 2002-07-12 | 2009-01-06 | Intel Corporation | Process for ultra-thin body SOI devices that incorporate EPI silicon tips and article made thereby |
-
2002
- 2002-08-19 JP JP2002238169A patent/JP2004079790A/ja active Pending
-
2003
- 2003-08-06 US US10/635,006 patent/US20040061175A1/en not_active Abandoned
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2007
- 2007-01-22 US US11/655,992 patent/US20070138554A1/en not_active Abandoned
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016181718A (ja) * | 2011-01-26 | 2016-10-13 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US10008587B2 (en) | 2011-01-26 | 2018-06-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
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