JP2004079150A

JP2004079150A - Semiconductor device

Info

Publication number: JP2004079150A
Application number: JP2003037082A
Authority: JP
Inventors: Rie Ito; 理恵伊藤; Shiroji Shoren; 城二勝連
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2002-06-18
Filing date: 2003-02-14
Publication date: 2004-03-11

Abstract

【課題】内部回路の解析や不揮発性メモリに格納された重要データの暴露及び改ざんを防ぐための対策が施された半導体装置を提供する。
【解決手段】検査用端子１１と内部回路との接続経路上に、再接続することにより内部回路の正常動作が不可能になるヒューズ１３と、ヒューズ１３の近傍に設けられ、ヒューズ１３と同形状で、且つ再接続することにより内部回路の正常動作が不可能になるダミーヒューズ１６とが設けられている。これにより、内部回路の解析や不揮発性メモリに格納された重要データの暴露及び改ざんを効果的に防止することができる。
【選択図】　　図６Provided is a semiconductor device in which analysis of an internal circuit and measures for preventing exposure and falsification of important data stored in a nonvolatile memory are performed.
A fuse is provided on a connection path between an inspection terminal and an internal circuit, the normal operation of the internal circuit being impossible by reconnection, and a fuse provided near the fuse and having the same shape as the fuse. In addition, a dummy fuse 16 is provided which makes normal operation of the internal circuit impossible by reconnection. As a result, it is possible to effectively prevent the analysis of the internal circuit and the exposure and falsification of important data stored in the nonvolatile memory.
[Selection] Fig. 6

Description

【０００１】
【発明の属する技術分野】
本発明は、第三者による不正な内部回路の解析や不揮発性メモリに格納されたデータの暴露及び改ざんを防止するための対策が講じられた半導体装置に関するものである。
【０００２】
【従来の技術】
近年、ＩＣカードには個人情報や金銭情報などの重要データが格納されることが予想されるようになってきた。そのため、このような重要データを許可なく変更、および改ざんすることを防ぐ技術は耐タンパ技術と呼ばれ非常に重要になってきている。
【０００３】
以下に従来の耐タンパ技術が適用された半導体装置の一例について説明する。このような半導体装置は、例えば特許文献１に記載されている。
【０００４】
図１９は、従来の半導体装置の検査用端子周辺の構成を示す回路図である。
【０００５】
同図に示すように、従来の半導体装置は、検査用端子１２０１と内部回路（図示せず）とを備えており、検査用端子１２０１と内部回路の間には入力保護回路１２０２、ヒューズ１２０３及びインバータ１２０４が設けられている。また、入力保護回路１２０２は、検査用端子１２０１とヒューズ１２０３との間に介設された抵抗素子１２０６と、ソースとゲートとが互いに接続され、共に電圧供給部に接続されたｐチャネル型ＭＩＳＦＥＴ１２０７と、ソースとゲートが互いに接続され、共に接地に接続されたｎチャネル型ＭＩＳＦＥＴ１２０８とを有している。ｐチャネル型ＭＩＳＦＥＴ１２０７とｎチャネル型ＭＩＳＦＥＴ１２０８とは互いに接続され、両ＭＩＳＦＥＴの中間点は検査用端子１２０１及び抵抗素子１２０６に接続されている。
【０００６】
以上のような構成を有する半導体装置の動作を以下に説明する。
【０００７】
半導体装置の出荷検査では、検査時間の短縮や故障検出率の向上のため、実装時にワイヤリングする端子の他に検査用端子１２０１を用いて検査を行う。このとき、検査用端子１２０１からサージ電圧が印加された場合には、入力保護回路１２０２により電圧供給部あるいは接地に過剰電荷を逃がすことで、内部回路の破壊を防止している。
【０００８】
通常の検査時には、内部回路用検査信号ｓ１２０５が検査用端子１２０１から入力され、抵抗素子１２０６、ヒューズ１２０３を通過し、インバータ１２０４から内部回路に出力される。
【０００９】
そして、出荷検査終了後には、ヒューズ１２０３をレーザカッタなどで切断することにより、検査用端子１２０１と内部回路との接続経路は切断される。
【００１０】
以上のように、市場出荷後はヒューズ切断により検査用端子１２０１からの信号入力が不可能となるため、内部回路の解析及び不揮発性メモリに格納された重要データの暴露や改ざんが不可能となる。
【００１１】
図２０は、従来の半導体装置の別の一例について、検査用端子周辺の構成を示す回路図である。図１９に示す例では、検査用端子から内部回路に至る経路上にヒューズが設けられていたが、ここでは検査用端子と外部出力回路（図示せず）との間にヒューズが設けられる例を示す。なお、外部出力回路とは、内部回路に接続され、内部回路からの信号を外部に出力するための回路のことを意味する。
【００１２】
従来の第２の半導体装置は、検査用端子１３０１と外部出力回路とを備えており、検査用端子１３０１と外部出力回路との間には、外部出力回路からの検査用信号ｓ１３０５が入力されるインバータ１３０４と、一端が接地された抵抗からなる保護回路１３０２と、インバータ１３０４の出力部と保護回路１３０２との間に設けられたヒューズ１３０３とが配置されている。なお、保護回路１３０２は必須ではなく、必要に応じて設置される。
【００１３】
半導体装置の出荷検査では、実装時にワイヤリングする端子の他に、検査時間短縮や故障検出率向上のために検査用端子１３０１等を用いて検査を行う。出荷検査終了後には、ヒューズ１３０３をレーザカッタなどで切断することにより、検査用端子１３０１とチップの内部回路との接続経路は切断される。
【００１４】
以上のように、市場出荷後はヒューズ切断により検査用端子１３０１からの信号出力が不可能となるため、内部回路の解析および不揮発性メモリに格納された重要データの暴露や出力信号のモニタリングが不可能となる。
【００１５】
【特許文献１】
特開平１０−１９７６００
【００１６】
【発明が解決しようとする課題】
しかしながら、上記従来の技術では、ヒューズを切断した後の半導体装置には切断跡が残っており、ヒューズ切断箇所をＦＩＢ（Ｆｏｃｕｓｅｄ　Ｉｏｎ　Ｂｅａｍ：集束イオンビーム）などで再接続することにより、半導体装置の解析が可能になるという不具合があった。
【００１７】
本発明は上記従来の不具合を解決するもので、内部回路の不正な解析の試み、あるいは不揮発性メモリに格納された重要データの暴露や出力信号のモニタリングの試みに対して高い防御力を有する半導体装置を提供することを目的とする。
【００１８】
【課題を解決するための手段】
本発明の第１の半導体装置は、検査用端子と、上記検査用端子に接続された内部回路と、上記検査用端子と上記内部回路との接続経路上に介設されたヒューズと、上記ヒューズとほぼ同形状で、上記内部回路の制御に無関係なダミーヒューズとを備えている。
【００１９】
これにより、何者かが内部回路に保持された情報の解析や改ざんを試みる場合に、内部回路に接続されたヒューズなのか、解析に関係ないダミーヒューズなのかの区別がつかなくなるので、結果として耐タンパ性が向上する。
【００２０】
上記ヒューズ及びダミーヒューズは切断されていることにより、検査用端子から情報が読み取ることができないようになっている。また、ダミーヒューズもヒューズと同様に切断されているので、第三者にはヒューズとダミーヒューズの区別がつかなくなる。そのため、何者かが情報の解析や改ざんを試みる場合にはヒューズだけでなくダミーヒューズも再接続することとなるので、解析時間が延長され、耐タンパ性が向上する。
【００２１】
上記ダミーヒューズの一端は高電圧供給部に接続され、他端は低電圧供給部に接続されており、上記ダミーヒューズが接続状態にあるときには、上記高電圧供給部と上記低電圧供給部とが短絡することにより、例えば検査後にダミーヒューズを再接続するとショートが起こるので、内部回路に保持された情報の解析や改ざん等を防ぐことができる。
【００２２】
上記ダミーヒューズの両端は、それぞれ上記内部回路のうち異なる部分に接続され、駆動時に上記ダミーヒューズの両端に伝達される信号は、互いに異なっていることにより、検査後にダミーヒューズが接続された場合には異なる２つの信号が衝突することとなるので、内部回路に保持された情報の不正な読み取りを防ぐことができる。
【００２３】
上記ダミーヒューズは、上記内部回路に接続されていなくてもよい。
【００２４】
上記ダミーヒューズは、あらかじめ分断された状態で製造されることにより、製造後にダミーヒューズを切断する場合に起こるようなダミーヒューズの切断ミスをなくすことができる。ダミーヒューズの切断ミスがあると、ダミーヒューズであることが容易に見抜かれるので、これを防ぐことで優れた耐タンパ性を確保することができる。
【００２５】
上記ダミーヒューズには、製造後に切断跡をつけておくことで、ダミーヒューズがあらかじめ分断して製造された場合に、ヒューズとダミーヒューズとを外観から区別できなくすることができる。
【００２６】
上記検査用端子と上記内部回路との接続経路上に、上記内部回路からの出力信号を外部に出力するための外部出力回路がさらに設けられており、上記ヒューズは、上記外部出力回路と上記検査用端子との接続経路上に介設されていることにより、検査用端子が出力端子であるような場合にも、外見上ダミーヒューズとヒューズとの区別が付かないため、耐タンパ性の向上を図ることができる。
【００２７】
上記ダミーヒューズの両端は、それぞれ上記外部出力回路のうち異なる部分に接続され、駆動時に上記ダミーヒューズの両端に伝達される信号は、互いに異なっていることにより、第三者がダミーヒューズを接続した場合に外部出力回路内で互いに異なる信号同士を衝突させることができる。そのため、外部出力回路が正常に動作しなくなり、内部回路の解析などを不可能にすることができる。
【００２８】
上記ダミーヒューズは、上記内部回路及び上記外部出力回路に接続されていないことが好ましい。
【００２９】
本発明の第２の半導体装置は、検査用端子と、上記検査用端子に接続された内部回路と、上記検査用端子と上記内部回路との接続経路上に介設されたヒューズと、上記検査用端子と上記内部回路との接続経路上に介設され、上記内部回路に信号を出力するための入力回路と、検査時には上記検査用端子に入力された検査信号を上記内部回路に入力し、検査後には上記検査用端子に入力された上記検査信号が無効となるように上記入力回路を制御するための入力制御回路とを備えている。
【００３０】
この回路構成により、検査後に検査用端子から入力される信号が無効となるので、検査用端子から内部回路に保持される情報の解析や改ざんを行うことができなくなる。
【００３１】
検査後には上記内部回路に入力される信号が上記検査信号によらず一定レベルに固定されることにより、情報の不正解析等を目的として検査用端子に入力される信号が無効となるので、耐タンパ性が向上する。
【００３２】
上記ヒューズは検査後に切断されていることにより、情報の不正解析等を目的として検査用端子に入力される信号をヒューズにおいて遮断することができる。
【００３３】
上記ヒューズが再接続された場合には上記検査信号が無効となることにより、耐タンパ性のさらなる向上が図られる。
【００３４】
上記入力回路は高電圧供給部及び低電圧供給部に接続されており、上記ヒューズが再接続された場合には、上記高電圧供給部と上記低電圧供給部が短絡することにより、内部回路に保持された情報の解析や改ざんを目的としてヒューズが再接続された場合に回路のショートが起こるので、情報の解析や改ざんを効果的に阻むことができる。
【００３５】
上記検査用端子と上記内部回路との接続経路上に、上記ヒューズをバイパスするための配線がさらに設けられ、上記検査用端子は、動作時に信号を入力するための入力端子として機能することにより、内部回路に保持された情報の解析や改ざんを目的とする者は内部回路の解析とは無関係なヒューズの再接続などに時間をとられることとなるので、耐タンパ性が向上する。
【００３６】
上記ヒューズとほぼ同形状で、上記内部回路の制御に無関係なダミーヒューズをさらに備えていることにより、耐タンパ性がさらに向上する。
【００３７】
上記ダミーヒューズは切断されていることにより、切断されたヒューズと区別しにくくなっている。
【００３８】
上記ダミーヒューズの一端は高電圧供給部に接続され、他端は低電圧供給部に接続されており、上記ダミーヒューズが接続状態にあるときには、上記高電圧供給部と上記低電圧供給部とが短絡することにより、内部回路に保持される情報の解析や改ざんを目的としてヒューズの再接続が行われ、誤ってダミーヒューズが再接続された場合には回路のショートが起こり、情報の解析や改ざんを阻むことができる。
【００３９】
上記ダミーヒューズの両端は、それぞれ上記内部回路のうち異なる部分に接続され、駆動時に上記ダミーヒューズの両端に伝達される信号は、互いに異なっていることによっても情報の解析や改ざんを効果的に阻むことができる。
【００４０】
上記ダミーヒューズは、上記内部回路に接続されていなくてもよい。
【００４１】
上記ダミーヒューズは、あらかじめ分断された状態で製造されることが好ましい。
【００４２】
上記ダミーヒューズには、製造後に切断跡をつけておくことが好ましい。
【００４３】
本発明の第３の半導体装置は、検査用端子と、内部回路と、上記検査用端子と上記内部回路との接続経路上に設けられ、上記内部回路からの出力信号を外部に出力するための外部出力回路と、上記検査用端子と上記外部出力回路との接続経路上に介設されたヒューズと、上記検査用端子と上記外部出力回路との接続経路上に介設され、上記外部出力回路からの出力信号を制御する出力回路と、検査時には上記外部出力回路から出力された外部出力回路検査用信号を上記検査用端子から出力させ、検査後には上記外部出力回路からの出力信号が無効となるように上記出力回路を制御する出力制御回路とを備えている。
【００４４】
これにより、検査用端子を介して内部回路からの出力信号を得ることができなくなるので、内部回路に保存された情報の解析や改ざんを防ぐことができる。
【００４５】
検査後には上記外部出力回路検査用信号が上記内部回路の状態によらず一定のレベルに固定されることにより、情報の不正解析等を目的として検査用端子に入力される信号が無効となるので、耐タンパ性が向上する。
【００４６】
上記ヒューズは検査後に切断されていることにより、情報の不正解析等を目的として外部出力回路から出力される外部出力回路検査用信号をヒューズにおいて遮断することができる。
【００４７】
上記ヒューズが再接続された場合には上記外部出力回路検査用信号が無効となることにより、耐タンパ性のさらなる向上が図られる。
【００４８】
また、上記出力回路は高電圧供給部及び低電圧供給部に接続されており、上記ヒューズが再接続された場合には、上記高電圧供給部と上記低電圧供給部とが短絡することにより、例えば検査後にダミーヒューズを再接続するとショートが起こるので、内部回路に保持された情報の解析や改ざん等を防ぐことができる。
【００４９】
上記検査用端子と上記外部出力回路との接続経路上に、上記ヒューズをバイパスするための配線がさらに設けられ、上記検査用端子は、動作時に信号を出力するための出力端子として機能することにより、内部回路に保持された情報の解析や改ざんを目的とする者は内部回路の解析とは無関係なヒューズの再接続などに時間をとられることとなるので、耐タンパ性が向上する。
【００５０】
上記ヒューズとほぼ同形状で、上記外部出力回路の制御に無関係なダミーヒューズをさらに備えていることにより、耐タンパ性をさらに向上させることができる。
【００５１】
上記ダミーヒューズは切断されていることが好ましい。
【００５２】
上記ダミーヒューズの一端は高電圧供給部に接続され、他端は低電圧供給部に接続されており、上記ダミーヒューズが接続状態にあるときには、上記高電圧供給部と上記低電圧供給部とが短絡することにより、内部回路に保持される情報の解析や改ざんを目的としてヒューズの再接続が行われる際に、誤ってダミーヒューズが再接続された場合には回路のショートが起こり、情報の解析や改ざんを阻むことができる。
【００５３】
上記ダミーヒューズの両端は、それぞれ上記外部出力回路のうち異なる部分に接続され、駆動時に上記ダミーヒューズの両端に伝搬される信号は、互いに異なっていることにより、内部回路に保持された情報の解析や改ざんを効果的に阻むことができる。
【００５４】
上記ダミーヒューズは、上記外部出力回路に接続されていないことが好ましい。
【００５５】
上記ダミーヒューズは、あらかじめ分断された状態で製造されることが好ましい。
【００５６】
上記ダミーヒューズには、製造後に切断跡をつけておくことが好ましい。
【００５７】
【発明の実施の形態】
従来の半導体装置では、切断後のヒューズが容易に再接続されるので、データが暴露されたり、外部への出力データをモニタリングすることによって改ざんが行われることが課題であった。そこで、本発明者らは、ヒューズが容易に再接続されない方策及び再接続された場合に不正なデータの読み出しを防ぐための種々の手段を検討した。その結果、以下の実態形態で説明する方法を採用するに至った。
【００５８】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体装置の一部を示す回路図である。
【００５９】
同図に示すように、本実施形態の半導体装置は、検査用端子１１と内部回路（図示せず）とを有しており、検査用端子１１と内部回路の間には入力保護回路１２、ヒューズ１３及びインバータ１４が設けられている。また、入力保護回路１２は、検査用端子１１とヒューズ１３との間に介設された抵抗素子２６と、ソースとゲートとが互いに接続され、共に電圧供給部に接続されたｐチャネル型ＭＩＳＦＥＴ２７とソースとゲートが互いに接続され、共に接地に接続されたｎチャネル型ＭＩＳＦＥＴ２８とを有している。ｐチャネル型ＭＩＳＦＥＴ２７とｎチャネル型ＭＩＳＦＥＴ２８とは互いに接続され、両ＭＩＳＦＥＴの中間点は検査用端子１１及び抵抗素子２６に接続されている。そして、ヒューズ１３と同形状で半導体装置の内部回路の動作に無関係なダミーヒューズ１６が設けられている。このダミーヒューズ１６は、ヒューズ１３の近傍に設けられていてもよいし、ヒューズ１３と離して設けられていてもよい。
【００６０】
本実施形態の半導体装置の特徴は、内部回路に接続されないダミーヒューズが設けられている点である。このような特徴を有する半導体装置について、以下その動作を説明する。
【００６１】
半導体装置の出荷検査では、検査時間短縮や故障検出率向上のために実装時にワイヤリングする端子の他に、検査用端子１１を用いて検査を行う。このとき、ヒューズ１３は接続されており、検査用端子１１から入力された検査用信号は、抵抗素子２６、ヒューズ１３及びインバータ１４を経て内部回路検査用信号ｓ１５として内部回路に入力される。
【００６２】
また、検査用端子１１からサージ電圧が印加された場合には、入力保護回路１２により電圧供給部あるいは接地に過剰電荷を逃がすことで、内部回路の破壊を防止している。
【００６３】
そして、出荷検査終了後には、不正解析を防止するためにヒューズ１３及びダミーヒューズ１６はレーザカッタなどで切断される。これにより検査用端子１１から内部回路への配線が切断される。
【００６４】
内部回路を不正に解析するため、第三者が切断されたヒューズをＦＩＢで接続する場合には、半導体装置の動作に関係のあるヒューズ１３なのか動作に関係のないダミーヒューズ１６なのか見分けが付かないため、そのすべてを接続しようと試みる。そのため、解析所要時間の増加がもたらされる。ＩＳＯ１５４０８の評価方法論であるＣＥＭ（Ｃｏｍｍｏｎ　Ｍｅｔｈｏｄｏｌｏｇｙ　ｆｏｒ　Ｉｎｆｏｒｍａｔｉｏｎ　Ｔｅｃｈｎｏｌｏｇｙ　Ｓｅｃｕｒｉｔｙ　Ｅｖａｌｕａｔｉｏｎ）によれば、脆弱性を悪用するために必要な攻撃能力には、「専門家の専門知識」などの他に、その脆弱性を「識別するために要する時間」も含まれている。
【００６５】
以上のように本実施形態の半導体装置は、半導体装置内部回路の動作に無関係なダミーヒューズ１６を設けることで、解析に必要な時間の増加がもたらされるので、耐タンパ性が向上している。
【００６６】
なお、図１ではダミーヒューズ１６は１本のみ示されているが、ｎ本（ｎは２以上の自然数）にすることも可能である。この場合、解析に必要な時間は１本の場合より増加し、耐タンパ性がさらに向上する。このことは、ダミーヒューズ１６を設ける以後の実施形態に共通する。
【００６７】
本実施形態で示すように、ダミーヒューズを用いる方法は、どのような内部回路に対しても有効であるので、例えば耐タンパ性を有する不揮発性メモリ等と共に本実施形態の方法を用いることで、さらに耐タンパ性を向上させることが可能になる。
【００６８】
なお、本実施形態の半導体装置において、ヒューズ１３は入力保護回路１２と内部回路との間に設けられていたが、検査用端子１１と入力保護回路１２との間に設けられていてもよい。また、ヒューズの切断ミス率を減らすためにヒューズ１３に対して直列に複数個のヒューズをさらに設けてもよい。
【００６９】
（第２の実施形態）
図２及び図３は、共に本発明の第２の実施形態に係る半導体装置の一例を示す回路図である。なお、図３では入力保護回路１２が省略されており、図示されていない。
【００７０】
まず、図２に示す本実施形態の半導体装置は、検査用端子１１と、内部回路（図示せず）と、内部回路に接続された入力回路１１６と、検査用端子１１と入力回路１１６の間に設けられたヒューズ１３及び入力保護回路１２と、入力制御信号ｓ１１５を入力回路１１６に出力するための入力制御回路１７とを備えている。
【００７１】
入力保護回路１２は、第１の実施形態と同じ構成であり、ｐチャネル型ＭＩＳＦＥＴ２７、ｎチャネル型ＭＩＳＦＥＴ２８及び抵抗素子２６を有している。
【００７２】
入力回路１１６は、入力制御信号ｓ１１５を受けるインバータ１１７と、ヒューズ１３及びインバータ１１７の出力がそれぞれ入力側に接続されたＮＡＮＤ回路１１９とを有している。
【００７３】
また、入力制御回路１７は、ゲートが接地に、ソースが電圧供給部にそれぞれ接続されたｐチャネル型ＭＩＳＦＥＴ１８と、ソースが接地に、ドレインがｐチャネル型ＭＩＳＦＥＴ１８のドレインにそれぞれ接続されたｎチャネル型ＭＩＳＦＥＴ１９と、入力側がｐチャネル型ＭＩＳＦＥＴ１８とｎチャネル型ＭＩＳＦＥＴ１９との中間点３０に接続されたインバータ１１１と、ｐチャネル型ＭＩＳＦＥＴ１８と中間点３０との間に設けられたヒューズ１１０と、入力側がインバータ１１１の出力側に接続されたインバータ１１３と、入力側がインバータ１１３の出力側に接続され、出力側がインバータ１１７の入力側に接続されたインバータ１１４と、入力側がインバータ１１３とインバータ１１４の中間点３２に接続され、出力側がインバータ１１１とインバータ１１３の中間点３１に接続されたインバータ１１２とを有している。ｎチャネル型ＭＩＳＦＥＴ１９のゲートは中間点３１に接続されている。また、ヒューズ１３及びヒューズ１１０は配線層で構成され、必要な場合にレーザカッタ等で切断可能である。なお、入力制御信号ｓ１１５を発生する入力制御回路１７は、検査用端子１１とは同一チップ内であっても別領域に配置されている場合が多い。
【００７４】
以上のような構成を有する半導体装置について、以下にその動作を説明する。
【００７５】
まず、入力回路１１６に入力される入力制御信号ｓ１１５がＬｏｗレベルの場合、インバータ１１７は、ＨｉｇｈレベルのＮＡＮＤゲート入力信号ｓ１１８ｂを出力する。このとき、検査用端子１１からの信号は入力回路１１６を経由して内部回路（図示せず）にそのまま入力される。
【００７６】
次に、入力回路１１６に入力される入力制御信号ｓ１１５がＨｉｇｈレベルの場合は、ＮＡＮＤゲート入力信号ｓ１１８ｂはＬｏｗレベルとなり、内部回路検査用信号ｓ１５はＮＡＮＤゲート入力信号ｓ１１８ａによらずＨｉｇｈレベルに固定される。つまり、このときには検査用端子１１からの信号は内部回路に入力されない。
【００７７】
本実施形態の半導体装置は、出荷検査時には、ヒューズ１３及び１１０が接続されている。このとき、ｐチャネル型ＭＩＳＦＥＴ１８とｎチャネル型ＭＩＳＦＥＴ１９のトランジスタの能力は、インバータ１１１への入力が常にＨｉｇｈレベルになるように設定されている。
【００７８】
そして、電源が投入されインバータ１１１にＨｉｇｈレベルが入力されると入力制御信号ｓ１１５は必ずＬｏｗレベルとなる。これにより、検査時には、検査用端子１１から入力された検査信号が内部回路に入力されることとなる。
【００７９】
出荷検査終了後には、検査用端子１１からの検査信号が内部回路に入力されないようにするために、ヒューズ１３及びヒューズ１１０をレーザカッタなどで切断する。これにより、検査用端子１１から内部回路への配線が切断される。これに加え、再び電源を投入する際には、インバータ１１１の入力がＬｏｗレベルになるよう設定されるため、入力制御信号ｓ１１５はＨｉｇｈレベルに固定される。このため、入力制御信号ｓ１１５によって検査用端子１１から入力された検査信号は、ヒューズ１３が十分に切断されなかった場合、あるいはヒューズ１３の切断跡がＦＩＢなどで再接続された場合でも、内部回路に入力されることはない。
【００８０】
以上のように、本実施形態の半導体装置によれば、ヒューズ切断後の内部回路検査用信号ｓ１５がＨｉｇｈレベルに固定されることで内部回路の動作が安定化される。ここで、「動作が安定化する」とは、内部回路に入力される信号が中間電位のような不安定な状態にならないことを意味する。さらに、検査用端子１１から内部回路に信号が入力されることが不可能となり、半導体装置の内部回路の解析及び不揮発性メモリに格納された重要データの暴露や改ざんを防止することができる。
【００８１】
なお、本実施形態の半導体装置において、ＮＡＮＤ回路１１９の代わりにＮＯＲ回路１２２とした場合も、図３に示すような回路構成にすることにより同様の動作を行わせることができる。この場合にも、入力制御信号ｓ１１５がＬｏｗレベルの際には検査用端子から入力された検査信号がそのまま内部回路に入力され、入力制御信号ｓ１１５がＨｉｇｈレベルの際には検査用端子からの入力に関係なく内部回路検査用信号ｓ１５はＨｉｇｈレベルに固定されて内部回路の動作は安定化する。
【００８２】
なお、図３に示す例に限らず、入力回路１１６の構成は、入力制御信号ｓ１１５のレベルに応じ、検査用端子からの検査信号が内部回路に入力される場合と入力されない場合との場合分けが可能になる構成であればよい。また、入力制御回路１７の構成も、図２に示す構成に限らず、ヒューズ１１０を有し、ヒューズ１１０の切断時と接続時で異なるレベルの入力制御信号ｓ１１５を出力するような構成であればよい。
【００８３】
なお、さらに耐タンパ性を向上させるために、第１の実施形態で示すようなダミーヒューズを設けることもできる。
【００８４】
（第３の実施形態）
図４は、本発明の第３の実施形態に係る半導体装置の一部を示す回路図である。本実施形態の半導体装置は、第２の実施形態に係る半導体装置の入力回路を異なる構成で実現したものである。なお、図４において、第２の実施形態と同じ構成要素には同じ符号を付している。
【００８５】
図４に示すように、本実施形態の半導体装置の特徴は、ヒューズ１３を挟んで入力制御信号ｓ１１５の反転信号により制御される信号固定回路１２４ａと入力制御信号ｓ１１５により制御される信号固定回路１２４ｂとが設けられていることである。すなわち、本実施形態の半導体装置は、検査用端子１１と、インバータ１２６と、検査用端子１１に接続された入力保護回路１２（図示は省略）と、入力保護回路１２とインバータ１２６の間に設けられたヒューズ１３と、入力保護回路１２とヒューズ１３との間から分岐する信号固定回路１２４ａと、ヒューズ１３とインバータ１２６との間から分岐する信号固定回路１２４ｂとを備えている。なお、信号固定回路１２４ａはソースが電圧供給部に接続されたｐチャネル型ＭＩＳＦＥＴであり、信号固定回路１２４ｂはソースが接地に接続されたｎチャネル型ＭＩＳＦＥＴである。
【００８６】
次に、本実施形態の半導体装置の動作を説明する。
【００８７】
まず、半導体装置の出荷検査時には、ヒューズ１３は接続された状態になっている。このとき、入力制御信号ｓ１１５はＬｏｗレベルに固定されている。これにより、信号固定回路１２４ａ及び１２４ｂは共にオープン状態（オフ状態）になり、検査用端子１１から入力された検査信号はインバータ１２６で反転され、そのまま内部回路検査用信号ｓ１５として内部回路に入力される。
【００８８】
次に、出荷検査終了後には、検査用端子１１からの検査信号が内部回路に入力されないようにするために、ヒューズ１３がレーザカッタなどで切断される。これにより、検査用端子１１から内部回路への配線が切断される。
【００８９】
この状態で、再び電源が投入される場合には、入力制御信号ｓ１１５がＨｉｇｈレベルに固定され、信号固定回路１２４ａ及び１２４ｂは共にオン状態になる。すると、インバータゲート入力信号ｓ１２５がＬｏｗレベルとなり、内部回路検査用信号ｓ１５はＨｉｇｈレベルに固定される。これによって内部回路の動作が安定化する。
【００９０】
内部回路を不正に解析するために、ヒューズの切断箇所を再接続した場合には、信号固定回路１２４ａの電源電位と信号固定回路１２４ｂの接地電位がショートし、内部回路は正常動作しなくなる。このとき、信号固定回路１２４ａ，１２４ｂの各々のトランジスタがともにオン状態である場合には、インバータゲート入力信号ｓ１２５が常にＬｏｗレベルに固定されるようにトランジスタ能力を設定しておくことで、インバータゲート入力信号ｓ１２５を検査用端子１１からの入力信号に依らず、常にＬｏｗレベルに固定することも可能である。
【００９１】
以上のように、本実施形態の半導体装置によれば、ヒューズ切断箇所をＦＩＢなどで再接続しても内部回路の解析や不揮発性メモリに格納された重要データの暴露や改ざんを不可能にすることができる。
【００９２】
なお、本実施形態の半導体装置において、信号固定回路１２４ａ及び１２４ｂは図４に示すような構成に限らずともよく、ヒューズ１３が切断後に再接続されたときに信号固定回路１２４ａと信号固定回路１２４ｂとの間がショートするような構成であればよい。例えば、電圧供給部と接地電位の位置を入れ替えてもよい。
【００９３】
また、本実施形態の半導体装置において、ヒューズ１３の再接続時には、インバータゲート入力信号ｓ１２５が常にＬｏｗレベルに固定され、内部回路検査用信号ｓ１５は常にＨｉｇｈレベルに固定されるが、インバータゲート入力信号ｓ１２５が常にＨｉｇｈレベルに固定され、内部回路検査用信号ｓ１５が常にＬｏｗレベルに固定されるような構成であってもよい。
【００９４】
（第４の実施形態）
図５は、本発明の第４の実施形態に係る半導体装置の一部を示す回路図である。同図において、第１及び３の実施形態の半導体装置と同じ構成要素には同じ符号を付している。
【００９５】
本実施形態の半導体装置は、図４に示す第３の実施形態の半導体装置に、内部回路と接続されず、ヒューズ１３と同じ形状のダミーヒューズ１６をさらに設けたものである。このダミーヒューズ１６は通常ヒューズ１３の近傍に配置されていてもよいし、離して設けられていてもよい。このような半導体装置について、以下その動作を説明する。
【００９６】
まず、半導体装置の出荷検査時には、第３の実施形態と同様に、ヒューズ１３は接続された状態になっている。このとき、入力制御信号ｓ１１５はＬｏｗレベルに固定されている。これにより、信号固定回路１２４ａ及び１２４ｂは共にオープン状態になり、検査用端子１１から入力された検査信号はインバータ１２６で反転され、そのまま内部回路検査用信号ｓ１５として内部回路に入力される。
【００９７】
次に、出荷検査終了後には、検査用端子１１からの検査信号が内部回路に入力されないようにするために、ヒューズ１３がレーザカッタなどで切断される。これにより、検査用端子１１から内部回路への配線が切断される。
【００９８】
この状態で再び電源が投入されると入力制御信号ｓ１１５がＨｉｇｈレベルに固定され、信号固定回路１２４ａ及び１２４ｂは共にオン状態になる。すると、インバータゲート入力信号ｓ１２５（図示せず）がＬｏｗレベルとなり、内部回路検査用信号ｓ１５はＨｉｇｈレベルに固定される。これによって内部回路の動作が安定化する。
【００９９】
このとき、内部回路を不正に解析するために、ヒューズの切断箇所をＦＩＢなどで再接続した場合には、第３の実施形態と同じく、信号固定回路１２４ａの電源電位と信号固定回路１２４ｂの接地電位がショートし、内部回路は正常動作しなくなる。
【０１００】
これに加え、本実施形態の半導体装置では、ダミーヒューズ１６を設けているので、内部回路を解析するために、ヒューズがＦＩＢ等により再接続される際には、半導体装置の動作に関係のあるヒューズ１３なのか動作に関係のないダミーヒューズ１６なのか見分けが付かないため、そのすべてを接続しようと試みる。そのため、解析所要時間の増加がもたらされる。
【０１０１】
以上のように、本実施形態の半導体装置によれば、第３の実施形態の半導体装置に、内部回路の動作に関係のないダミーヒューズ１６を挿入することで、解析所要時間増加がもたらされ耐タンパ性のさらなる向上が図られる。
【０１０２】
なお、図５ではダミーヒューズ１６は１本のみ図示しているが、ｎ本（ｎは２以上の自然数）にすることも可能である。この場合、解析所要時間は１本の場合より増加し、耐タンパ性をさらに向上させることができる。これは、以後の実施形態でも同様である。
【０１０３】
（第５の実施形態）
本実施形態の半導体装置は、第４の実施形態に係る半導体装置のダミーヒューズの接続構造を変えた例である。
【０１０４】
図６は、本発明の第５の実施形態に係る半導体装置の一部を示す回路図である。なお、第４の実施形態と同じ構成要素には同じ符号を付している。
【０１０５】
本実施形態の半導体装置は、図４に示す第３の実施形態の半導体装置に、一端が電圧供給部に接続され、他端が接地に接続されているダミーヒューズ１６をさらに設けたものである。ダミーヒューズ１６は、ヒューズ１３と同形状である。すなわち、本実施形態の半導体装置は、第４の実施形態と比べて、ダミーヒューズ１６の両端にそれぞれ電圧供給部及び接地線（低電圧供給部）が接続されている点が異なっている。
【０１０６】
もう１つ、本実施形態の半導体装置が第４の実施形態と異なっている点は、出荷検査前にダミーヒューズ１６があらかじめ切断される点である。これは、ダミーヒューズ１６が接続されたままにしておくと、出荷検査時にショートが起こってしまい検査ができなくなるからである。
【０１０７】
以下に、本実施形態の半導体装置の動作を説明する。
【０１０８】
まず、半導体装置の出荷検査時には、ヒューズ１３は接続された状態になっている。このとき、入力制御信号ｓ１１５はＬｏｗレベルに固定されている。これにより、信号固定回路１２４ａ及び１２４ｂは共にオープン状態になり、検査用端子１１から入力された検査信号はインバータ１２６で反転され、そのまま内部回路検査用信号ｓ１５として内部回路に入力される。
【０１０９】
次に、出荷検査終了後には、検査用端子１１からの検査信号が内部回路に入力されないようにするために、ヒューズ１３がレーザカッタなどで切断される。
【０１１０】
この状態で再び電源が投入される場合には、入力制御信号ｓ１１５がＨｉｇｈレベルに固定され、信号固定回路１２４ａ及び１２４ｂは共にオン状態になる。すると、インバータゲート入力信号ｓ１２５（図示せず）がＬｏｗレベルとなり、内部回路検査用信号ｓ１５はＨｉｇｈレベルに固定される。これによって内部回路の動作が安定化する。
【０１１１】
ここで、第三者が内部回路を解析するためにヒューズ切断箇所をＦＩＢで再接続する場合には、半導体装置の動作に関係のあるヒューズ１３なのか動作に関係のないダミーヒューズ１６なのか見分けが付かないため、そのすべてを接続しようと試みる。ところが、ダミーヒューズ１６は、一端が電圧供給部に接続され他端が接地線に接続されているため、接続された場合にショートが起こり内部回路は正常に動作しなくなる。また、ヒューズ１３を再接続した場合にもショートが起こる。
【０１１２】
以上のように、本実施形態の半導体装置によれば、内部回路のショートを引き起こすダミーヒューズ１６を設けることで内部回路の解析及び不揮発性メモリに格納された重要データの暴露や改ざんをさらに効果的に防止することができる。さらに、ヒューズ１３とダミーヒューズ１６とを識別するため時間が増加することにより、耐タンパ性が向上する。
【０１１３】
（第６の実施形態）
図７は、本発明の第６の実施形態に係る半導体装置の一部を示す回路図である。なお、第３〜第５の実施形態と同じ構成要素には同じ符号を付している。
【０１１４】
図７に示すように、本実施形態の半導体装置は、図４に示す第３の実施形態の半導体装置に両端が内部回路１２８に接続されたダミーヒューズ１６をさらに設けたものである。ここで、ダミーヒューズ１６の一端と他端はそれぞれ内部回路１２８の異なる部分に接続されている。内部回路のそれぞれの部分からは、内部回路信号ｓ１２７ａ及び内部回路信号ｓ１２７ｂが発せられる。なお、ダミーヒューズ１６は、内部回路１２８の制御には無関係である。
【０１１５】
また、本実施形態の半導体装置においては、第５の実施形態と同じく出荷検査前にダミーヒューズ１６をあらかじめ切断しておくが、これは内部回路信号ｓ１２７ａと内部回路信号ｓ１２７ｂとが衝突するのを防ぐためである。
【０１１６】
以下に、本実施形態の半導体装置の動作を説明する。
【０１１７】
まず、半導体装置の出荷検査時には、ヒューズ１３は接続された状態になっている。このとき、入力制御信号ｓ１１５はＬｏｗレベルに固定されている。これにより、信号固定回路１２４ａ及び１２４ｂは共にオープン状態になり、検査用端子１１から入力された検査信号はインバータ１２６で反転され、そのまま内部回路検査用信号ｓ１５として内部回路に入力される。
【０１１８】
次に、出荷検査終了後には、検査用端子１１からの検査信号が内部回路に入力されないようにするために、ヒューズ１３がレーザカッタなどで切断される。
【０１１９】
この状態で電源が投入されると、入力制御信号ｓ１１５がＨｉｇｈレベルに固定され、信号固定回路１２４ａ及び１２４ｂは共にオン状態になる。すると、インバータゲート入力信号ｓ１２５（図示せず）がＬｏｗレベルとなり、内部回路検査用信号ｓ１５はＨｉｇｈレベルに固定される。これによって内部回路の動作が安定化する。
【０１２０】
ここで、第三者が内部回路を解析するためにヒューズの切断箇所をＦＩＢで再接続する場合には、半導体装置の動作に関係のあるヒューズ１３なのか動作に関係のないダミーヒューズ１６なのか見分けが付かないため、そのすべてを接続しようと試みる。ところが、ダミーヒューズ１６は、別々の内部回路信号１２７ａ、１２７ｂであるため、それらを接続した場合信号同士が衝突し内部回路は正常に動作しなくなる。
【０１２１】
以上のように、本実施形態の半導体装置によれば、内部回路信号の衝突を引き起こすダミーヒューズ１６を挿入することで内部回路の解析及び不揮発性メモリに格納された重要データの暴露や改ざんを効果的に防止することができる。さらに、ヒューズ１３とダミーヒューズ１６とを識別するための時間が増加することにより、耐タンパ性が向上する。
【０１２２】
（第７の実施形態）
図８は、本発明の第７の実施形態に係る半導体装置の一部を示す回路図である。第３〜第６の実施形態と同じ構成要素には同じ符号を付している。
【０１２３】
図８に示すように、本実施形態の半導体装置は、図６に示す第５の実施形態の半導体装置に、検査用端子１１とインバータ１２６とをヒューズ１３を挟まずに短絡するための短絡用配線１２９をさらに設けたものである。なお、本実施形態の半導体装置において、検査用端子１１は、検査時だけでなく半導体装置の動作時にも使用される。そのため、図示しないが、本実施形態の半導体装置においては、検査用端子１１から内部回路が保持する情報が解析されるのを防ぐための他の手段が取られている。また、ダミーヒューズ１６は、ショートを起こさないように出荷検査前にあらかじめ切断される。
【０１２４】
以下に本実施形態の半導体装置の動作を説明する。
【０１２５】
まず、半導体装置の出荷検査時には、ヒューズ１３は接続された状態になっている。このとき、検査用端子１１から入力された検査信号は入力保護回路１２（図示は省略）中の抵抗体、インバータ１２６を経て内部回路検査用信号ｓ１５として内部回路に入力される。なお、信号固定回路１２４ａ及び１２４ｂは共にオープン状態になっているためショートは起こらず、正常に検査を行なうことができる。
【０１２６】
次に、出荷検査終了後には、切断跡を残すためにヒューズ１３が切断される。ここで、ヒューズ１３を切断しておくことで、第三者がヒューズの再接続を試みる際に、接続が必要なヒューズか否かの判別を不可能にしている。
【０１２７】
この状態で電源が投入されると、入力制御信号ｓ１１５がＨｉｇｈレベルに固定され、信号固定回路１２４ａ及び１２４ｂは共にオン状態になる。すると、インバータゲート入力信号ｓ１２５（図示せず）がＬｏｗレベルとなり、内部回路検査用信号ｓ１５はＨｉｇｈレベルに固定される。これによって内部回路の動作が安定化する。
【０１２８】
ここで、第三者が内部回路を不正に解析するためにヒューズの切断箇所をＦＩＢで再接続する場合には、半導体装置の動作に関係のあるヒューズ１３なのか動作に関係のないダミーヒューズ１６なのか見分けが付かないため、そのすべてを接続しようと試みる。ところが、短絡用配線１２９が設けられているため、ヒューズ１３の切断／接続に関係なく検査用端子１１から内部回路制御信号ｓ１５へは信号が入力される。これにより、ヒューズの再接続を試みる者は無用な時間を費やすことになる。
【０１２９】
以上のように、本実施形態の半導体装置によれば、動作時にも使用する検査用端子１１にヒューズ１３とダミーヒューズ１６を挿入することで、内部回路及び端子の識別に必要な時間を増加させることができるので、耐タンパ性を向上させることができる。なお、このような検査用端子１１には、不正解析を防ぐための暗号化回路などの手段が別に設けられているので、検査用端子１１および短絡用配線１２９を介して内部回路の情報が解析される心配はない。
【０１３０】
（第８の実施形態）
本発明の第８の実施形態は、半導体装置の動作に無関係なヒューズの構造についてのものである。
【０１３１】
図９は、本発明の第８の実施形態に係る半導体装置のうちダミーヒューズを示す拡大図である。本実施形態の半導体装置は内部回路の動作に無関係なダミーヒューズを備えており、該ダミーヒューズには、図９に示すようにあらかじめ切断箇所１３１が設けられている。同図中のダミーヒューズは、ヒューズ窓１３０を有している。ここで、ヒューズ窓とは、ヒューズを切断するために設けられる、保護膜がなく配線が露出している領域のことである。
【０１３２】
上述のダミーヒューズを備えた他の実施形態に係る半導体装置では、一度ヒューズを設けた後で切断していた。そのため、まれではあるが、レーザカッタによるヒューズの切断が不完全になることがあった。ダミーヒューズが接続されたままであると、接続すべきヒューズでないことが容易に知られてしまうため、ダミーヒューズを設ける意味がなくなってしまう。
【０１３３】
これに対し、本実施形態で示すダミーヒューズは、あらかじめ分断された配線パターンとなっているため、レーザカッタによるヒューズ切断失敗をなくすことができる。そして、検査前にレーザを照射し、ヒューズ切断跡を残しておくことで半導体装置の動作に関係のあるヒューズなのか、関係のないダミーヒューズなのか見分けが付かなくなる。
【０１３４】
以上のように、本実施形態の半導体装置によれば、ダミーヒューズをあらかじめ分断された配線パターンにしておくことによりヒューズを確実に切断状態にすることが可能となり、さらに、検査後レーザ照射してヒューズ切断跡を残しておくことで解析に必要な時間を増加させ、半導体装置の耐タンパ性を向上させることができる。
【０１３５】
なお、本実施形態の半導体装置では、分断された配線パターンをダミーヒューズに適用したが、第７の実施形態におけるヒューズ１３のように内部回路の動作に無関係なヒューズに対してもあらかじめ分断された配線パターンを適用することが有効である。
【０１３６】
（第９の実施形態）
これまでに説明した実施形態では、半導体装置に耐タンパ性を付与するためのヒューズ１３が検査用端子１１と内部回路との間に設けられる例を示したが、特に、内部回路に接続された外部出力回路と検査用端子との間にヒューズが設けられていても同様の効果を得ることができる。以下の実施形態では、外部出力回路と検査用端子との間にヒューズが設けられる例について説明する。
【０１３７】
図１０は、本発明の第９の実施形態における半導体装置の一部を示す回路図である。なお、本実施形態の半導体装置は第１の実施形態の半導体装置と類似の構成を有しているので、検査用端子、ヒューズ及びダミーヒューズについては図１に示す第１の実施形態の半導体装置と同一の符号を付している。
【０１３８】
図１０に示すように、本実施形態の半導体装置は、検査用端子１１と外部出力回路（図示せず）とを有しており、検査用端子１１と外部出力回路との間には、出力ホールド回路３１２、ヒューズ１３及びインバータ３１４が設けられている。ここで、出力ホールド回路３１２は、一端が接地され、他端が検査用端子１１に接続された高抵抗素子３２６で構成されており、検査用端子１１がドライブされていない場合（検査用端子１１に電流が流れていない場合）に検査用端子１１の電位を保持する機能を有している。
【０１３９】
本実施形態の半導体装置の特徴は、外部出力回路と検査用端子１１との間の信号経路上にヒューズ１３が介設され、且つヒューズ１３と同形状で半導体装置の内部回路の動作に無関係なダミーヒューズ１６が設けられていることである。このダミーヒューズ１６は、ヒューズ１３の近傍に設けられていてもよいし、ヒューズ１３と離して設けられていてもよい。
【０１４０】
以上の構成を有する半導体装置におおけるヒューズ１３及びダミーヒューズ１６の効果について以下に説明する。
【０１４１】
半導体装置の出荷検査では、検査時間の短縮や故障検出率の向上のために、実装時にワイヤリングする端子だけでなく、検査用端子１１も用いて検査を行う。
【０１４２】
この出荷検査の際には、ヒューズ１３は切断されておらず、検査用端子１１には、出力された検査信号が外部出力回路検査用信号ｏ３１５からの信号として出力される。ここで、内部回路で生じ、外部出力回路から出力される外部出力回路検査用信号ｏ３１５は、例えば入力回路を経由して内部回路に入力された検査用信号に対する応答信号である。
【０１４３】
次に、出荷検査終了後には、不正解析を防止するためにヒューズ１３およびダミーヒューズ１６がレーザカッタなどで切断される。この操作で、検査用端子１１への外部出力回路との配線が切断される。
【０１４４】
内部回路を不正に解析するため、第三者が切断されたヒューズをＦＩＢで接続する場合には、半導体装置の動作に関係のあるヒューズ１３なのか動作に関係のないダミーヒューズ１６なのか見分けが付かないため、そのすべてを接続しようと試みる。そのため、第１の実施形態の半導体装置を用いる場合と同様に、解析所要時間の増加がもたらされる。
【０１４５】
以上のように本発明の第９の実施形態によれば、半導体装置内部回路の動作に無関係なダミーヒューズ１６を挿入することで、解析所要時間の増加がもたらされ耐タンパ性が向上する。
【０１４６】
なお、ダミーヒューズ１６は、ｎ本（ｎは２以上の自然数）にすることも可能である。この場合、ダミーヒューズ１６が１本の場合より解析に必要な時間が増加するので、耐タンパ性がさらに向上する。このことは、ダミーヒューズ１６を設ける以後の実施形態に共通する。
【０１４７】
また、本実施形態で説明した構成は、どのような外部出力回路に対しても適用可能であるので、耐タンパ性を有する不揮発性メモリ等とともに本実施形態を用いることで、さらに耐タンパ性を向上させることが可能になる。
【０１４８】
なお、本実施形態においてヒューズ１３は、出力ホールド回路３１２とインバータ３１４の出力部との間に設けられているが、出力ホールド回路３１２と検査用端子１１との間やインバータ３１４の入力部側など、外部出力回路と検査用端子１１とを接続する経路上に設けられていればよい。
【０１４９】
また、ヒューズの切断ミス率を減らすためにヒューズ１３に対して互いに直列に接続される複数個のヒューズをさらに設けてもよい。
【０１５０】
なお、本実施形態で示す半導体装置において、出力ホールド回路３１２を備える場合の他、プルアップ方式の場合であっても、本実施形態の回路構成を適用することができる。
【０１５１】
また、本実施形態の半導体装置において、サージ耐圧の対策のため保護回路を追加することもありえる。
【０１５２】
また、本実施形態では、ヒューズ１３を内部回路から出力される信号の経路上に設けたが、第１〜第８の各実施形態で説明したような構成と組み合わせてもよい。すなわち、内部回路への入力信号の経路上にさらにヒューズを設けてもよい。これにより、耐タンパ性をさらに向上させることができる。
【０１５３】
（第１０の実施形態）
図１１ないし図１２は、共に本発明の第１０の実施形態における半導体装置の一例を示す回路図である。本実施形態の半導体装置は、第２の実施形態の半導体装置と類似の構成を有している。なお、図１１及び図１２では出力ホールド回路３１２が省略されており、図示されていない。
【０１５４】
まず、図１１に示す本実施形態の半導体装置は、検査用端子１１と、外部出力回路（図示せず）と、検査用端子１１に接続された出力回路４１６と、外部出力回路と出力回路４１６との間に設けられたヒューズ１３と、出力回路４１６からの出力信号を制御する出力制御回路３１７とを備えている。
【０１５５】
本実施形態の半導体装置において、出力回路４１６は第２の実施形態の半導体装置における入力回路１１６と、出力制御回路３１７は第２の実施形態の半導体装置における入力制御回路１７とそれぞれ同様の構成を有している。
【０１５６】
すなわち、出力回路４１６は、出力制御信号ｏ４１５を受けるインバータ４１７と、ヒューズ１３及びインバータ４１７の出力部がそれぞれ入力部に接続されたＮＡＮＤ回路４１９とを有している。
【０１５７】
また、出力制御回路３１７は、ゲートが接地に、ソースが電圧供給部にそれぞれ接続されたｐチャネル型ＭＩＳＦＥＴ３１８と、ソースが接地に、ドレインがｐチャネル型ＭＩＳＦＥＴ３１８のドレインにそれぞれ接続されたｎチャネル型ＭＩＳＦＥＴ３１９と、入力部がｐチャネル型ＭＩＳＦＥＴ３１８とｎチャネル型ＭＩＳＦＥＴ３１９の中間点３３０に接続されたインバータ４１１と、ｐチャネル型ＭＩＳＦＥＴ３１８と中間点３３０との間に設けられたヒューズ４１０と、入力部がインバータ４１１の出力部に接続されたインバータ４１３と、入力部がインバータ４１３の出力部に接続されたインバータ４１４と、出力部がインバータ４１３の入力部に、入力部がインバータ４１３の出力部及びインバータ４１４の入力部に接続されたインバータ４１３とを有している。
【０１５８】
また、ｎチャネル型ＭＩＳＦＥＴ３１９のゲートは中間点３３１に接続されている。そして、ヒューズ１３及びヒューズ４１０は配線層で構成され、必要な場合にレーザカッタ等で切断可能である。なお、出力制御信号ｏ４１５を発生する出力制御回路３１７は、検査用端子１１とは同一チップ内であっても別領域に配置されている場合が多い。
【０１５９】
以上のように構成された半導体装置について、以下その動作を説明する。
【０１６０】
まず、出力回路４１６に入力される出力制御信号ｏ４１５がＬｏｗレベルの場合、インバータ４１７は、ＨｉｇｈレベルのＮＡＮＤゲート入力信号ｏ４１８ｂを出力する。このとき、検査用端子１１への信号は外部出力回路検査用信号ｏ３１５からそのまま出力される。
【０１６１】
次に、出力回路４１６に入力される出力制御信号ｏ４１５がＨｉｇｈレベルの場合は、ＮＡＮＤゲート入力信号ｏ４１８ｂはＬｏｗレベルとなり、外部出力検査信号ｏ４１５はＮＡＮＤゲート入力信号ｏ４１８ａによらずＨｉｇｈレベルに固定される。つまり、このときには検査用端子への信号は外部出力回路から出力されない。
【０１６２】
本実施形態の半導体装置は、出荷検査時には、ヒューズ１３及びヒューズ４１０は接続されている。このときｐチャネル型ＭＩＳＦＥＴ３１８とｎチャネル型ＭＩＳＦＥＴ３１９のトランジスタの能力は、インバータ４１１のゲート入力が常にＨｉｇｈレベルになるように設定されている。そして、電源が投入されインバータ４１１にＨｉｇｈレベルの信号が入力されると、出力制御信号ｏ４１５は必ずＬｏｗレベルとなる。これにより、検査時には外部出力回路から出力された検査信号は、検査用端子１１に出力される。
【０１６３】
出荷検査終了後には、外部出力回路からの信号が検査用端子１１から出力されないようにするために、ヒューズ１３およびヒューズ４１０がレーザカッタなどで切断される。これにより、検査用端子１１への外部出力回路からの配線が切断される。その結果、再び電源を投入する際には、インバータ４１１の入力がＬｏｗレベルになるため、出力制御信号ｏ４１５はＨｉｇｈレベルに固定される。従って、出力制御信号ｏ４１５によって検査用端子１１へ出力される検査信号は、ヒューズ１３が十分に切断されなかった場合、あるいはヒューズ１３の切断部をＦＩＢなどで再接続された場合でも、検査用端子に出力されることはない。
【０１６４】
以上のように、本実施形態の半導体装置によれば、ヒューズ切断後の外部出力回路検査用信号ｏ３１５をＨｉｇｈレベルに固定することで、内部回路の動作を安定化することができる。さらに、本実施形態の半導体装置によれば、外部出力回路からの信号を検査用端子１１から出力させることが不可能となるので、半導体装置の内部回路解析および不揮発性メモリに格納された重要データの暴露やデータのモニタや改ざんを防止することができる。
【０１６５】
なお、本実施形態の半導体装置において、ＮＡＮＤ回路４１９の代わりにＮＯＲ回路４２２とした場合も、図１２に示すような回路構成にすることにより、同様の動作をすることは言うまでもない。
【０１６６】
なお、図１２に示す例に限らず、出力回路４１６の構成は、出力制御信号ｏ４１５のレベルに応じ、外部出力回路からの検査信号が検査用端子１１に出力される場合と出力されない場合との場合分けが可能になる構成であればよい。また、出力制御回路３１７の構成も、図２に示す構成に限らず、ヒューズ４１０を有し、ヒューズ４１０の切断時と接続時で異なるレベルの出力制御信号ｏ４１５を出力するような構成であればよい。なお、さらに耐タンパ性を向上させるために、第９の実施形態で示すようなダミーヒューズを設けることもできる。また、ヒューズ１３は、検査用端子１１と出力回路４１６との間に設置する構成であってもよい。
【０１６７】
（第１１の実施形態）
図１３は、本発明の第１１の実施形態に係る半導体装置の一部を示す回路図である。同図に示すように、本実施形態の半導体装置は、第３の実施形態の半導体装置と同様の構成を有している。
【０１６８】
本実施形態の半導体装置の特徴は、ヒューズ１３を挟んで出力制御信号ｏ４１５の反転信号により制御される信号固定回路４２４ａと出力制御信号ｏ４１５により制御される信号固定回路４２４ｂとが設けられていることである。すなわち、本実施形態の半導体装置は、検査用端子１１とインバータ４２６と、検査用端子１１に接続された出力ホールド回路３１２（図示省略）と出力ホールド回路３１２とインバータ４２６の間に設けられたヒューズ１３と、出力ホールド回路３１２とヒューズ１３との間から分岐する信号固定回路４２４ａと、ヒューズ１３とインバータ４２６との間から分岐する信号固定回路４２４ｂとを備えている。なお、信号固定回路４２４ａはソースが電圧供給部に接続されたｐチャネル型ＭＩＳＦＥＴであり、信号固定回路４２４ｂはソースが接地に接続されたｎチャネル型ＭＩＳＦＥＴである。
【０１６９】
次に、本実施形態の半導体装置の動作を説明する。
【０１７０】
まず、半導体装置の出荷検査時には、ヒューズ１３は接続された状態になっている。このとき、出力制御信号ｏ４１５がＬｏｗレベルに固定されていることで、信号固定回路４２４ａ及び４２４ｂは共にオープン状態になり、外部出力回路から出力された検査信号は検査用端子１１から外部に出力される。
【０１７１】
次に、出荷検査終了後には、外部出力回路からの出力信号が検査用端子１１に出力されないようにするために、ヒューズ１３がレーザカッタなどで切断される。これにより、外部出力回路から検査用端子１１への配線が切断される。この状態で電源が投入される場合には、出力制御信号ｏ４１５がＨｉｇｈレベルに固定され、信号固定回路４２４ａ及び４２４ｂは共にオン状態となる。また、この際に信号固定回路４２４ｂによって外部出力回路検査用信号ｏ３１５がＨｉｇｈレベルに固定されるので、検査用端子１１への出力が安定する。
【０１７２】
本実施形態の半導体装置を搭載したチップにおいて、内部回路を不正に解析するために、ヒューズの切断箇所をＦＩＢなどで再接続した場合には、電源電位と接地電位とがショートし、チップの内部回路は正常動作しなくなる。このとき、信号固定回路４２４ａ，４２４ｂの各々のトランジスタがともにオン状態である場合には、インバータゲート信号ｏ４２５が常にＬｏｗレベルに固定されるようにトランジスタの能力を設定しておくことで、インバータゲート信号ｏ４２５を外部出力回路からの出力信号に依らず、常にＬｏｗレベルに固定することも可能である。
【０１７３】
以上のように、本実施形態の半導体装置によれば、ヒューズの切断箇所をＦＩＢなどで再接続しても内部回路の解析や不揮発性メモリに格納された重要データの暴露や改ざんを不可能にすることができる。
【０１７４】
なお、本実施形態の半導体装置において、信号固定回路４２４ａ及び４２４ｂは図１３に示すような構成に限らずともよく、ヒューズ１３が切断後に再接続されたときに信号固定回路４２４ａと信号固定回路４２４ｂとの間がショートするような構成であればよい。たとえば、電圧供給部と接地電位の位置を入れ替えてもよい。
【０１７５】
また、本実施形態の半導体装置において、ヒューズ１３の再接続時には、インバータゲート信号ｏ４２５が常にＬｏｗレベルに固定され、検査用端子１１は，常にＨｉｇｈレベルに固定されるが、インバータゲート信号ｏ４２５が常にＨｉｇｈレベルに固定され、検査用端子が常にＬｏｗレベルに固定される構成であってもよい。
【０１７６】
（第１２の実施形態）
図１４は、本発明の第１２の実施形態における半導体装置の一部を示す回路図である。同図において、第９及び第１１の実施形態の半導体装置と同じ構成要素には同じ符号を付している。なお、本実施形態の半導体装置の外部出力回路−検査用端子１１間の構成は、第４の実施形態の半導体装置の内部回路−検査用端子間の構成と同様である。
【０１７７】
本実施形態の半導体装置は、図１３に示す第１１の実施形態の半導体装置に、内部回路と接続されず、ヒューズ１３と同じ形状のダミーヒューズ１６をさらに設けたものである。このダミーヒューズ１６は通常ヒューズ１３の近傍に配置されてもよいし、離して設けられてもよい。このような半導体装置の動作について、以下に説明する。
【０１７８】
まず、半導体検査装置の出荷検査時には、第３の実施形態と同様に、ヒューズ１３は接続された状態になっている。このとき、出力制御信号ｏ４１５はＬｏｗレベルに固定されている。これにより信号固定回路４２４ａ及び４２４ｂはともにオープン状態になり、外部出力回路から出力された検査信号は、インバータ４２６で反転され、そのまま外部出力回路検査用信号ｏ３１５として検査用端子１１に出力される。
【０１７９】
次に、半導体装置の出荷検査終了後には、外部出力回路からの検査信号が検査用端子に出力されないために、ヒューズ１３がレーザカッタなどで切断される。これにより、外部出力回路から検査用端子への配線が切断される。
【０１８０】
この状態で再び電源が投入されると、出力制御信号ｏ４１５がＨｉｇｈレベルに固定され、信号固定回路４２４ａ及び４２４ｂは共にオン状態となる。すると、インバータゲート信号ｏ４２５（図示せず）がＬｏｗレベルとなり、外部出力回路検査用信号ｏ３１５はＨｉｇｈレベルに固定される。これによって内部回路の動作が安定する。
【０１８１】
このとき、チップの内部回路を不正に解析するために、ヒューズの切断箇所をＦＩＢなどで再接続した場合には、第１１の実施形態と同じく、信号固定回路４２４ａの電源電位と信号固定回路４２４ｂの接地電位がショートし、内部回路は正常動作しなくなる。
【０１８２】
これに加え、本実施形態の半導体装置ではダミーヒューズ１６を設けているので、内部回路を解析するために、ヒューズがＦＩＢ等により再接続される際には、半導体装置の動作に関係のあるヒューズ１３なのか動作に関係のないダミーヒューズ１６なのかの見分けがつかない。そのため、第三者が内部回路を解析する際には、すべてのヒューズを接続しようと試みる。その結果、解析所用時間の増加がもたらされる。
【０１８３】
以上のように、本実施形態の半導体装置によれば、第１１の実施形態の半導体装置に、内部回路の動作に関係のないダミーヒューズ１６を挿入することで、内部回路の解析に要する時間を増加させ、耐タンパ性のさらなる向上を図ることができる。
【０１８４】
なお、図１４ではダミーヒューズ１６が１本の場合のみを示しているが、ｎ本（ｎは２以上の自然数）にすることも可能である。この場合、解析所用時間は１本の場合より増加し、耐タンパ性をさらに向上させることができる。これは、以後の実施形態でも同様である。
【０１８５】
（第１３の実施形態）
図１５は、本発明の第１３の実施形態に係る半導体装置の一部を示す回路図である。本実施形態の半導体装置の外部出力回路−検査用端子１１間の構成は、第５の実施形態の半導体装置の内部回路−検査用端子間の構成と同様である。なお、第１２の実施形態と同じ構成要素には同じ符号を付している。
【０１８６】
本実施形態の半導体装置は、図１３に示す第１１の実施形態の半導体装置に、一端が電源供給部に接続され、他端が接地されているダミーヒューズ１６をさらに設けたものである。ダミーヒューズ１６は、ヒューズ１３と同形状である。すなわち、本実施形態の半導体装置は、第１２の実施形態と比べて，ダミーヒューズ１６の両端に夫々電圧供給部及び接地線（低電圧供給部）が接続されている点が異なっている。
【０１８７】
もう１つ、本実施形態の半導体装置が第１２の実施形態と異なっている点は、出荷検査前にダミーヒューズ１６があらかじめ切断される点である。これは、ダミーヒューズ１６を導通状態のままにしておくと、出荷検査時にショートが起こってしまい検査ができなくなるからである。
【０１８８】
以下に、本実施形態の半導体装置の動作を説明する。
【０１８９】
まず、半導体装置の出荷検査時には、ヒューズ１３は接続された状態になっている。このとき、出力制御信号ｏ４１５はＬｏｗレベルに固定されている。これにより、信号固定回路４２４ａ及び４２４ｂは共にオープン状態になり、外部出力回路から出力された検査信号はインバータ４２６で反転され、そのまま外部出力回路検査用信号ｏ３１５として検査用端子１１に出力される。
【０１９０】
次に、出荷検査終了後には、外部出力回路からの検査信号が検査用端子に出力されないようにするために、ヒューズ１３がレーザカッタなどで切断される。
【０１９１】
この状態で再び電源が投入される場合には、出力制御信号ｏ４１５がＨｉｇｈレベルに固定され、信号固定回路４２４ａおよび４２４ｂは共にオン状態となる。すると、インバータゲート信号ｏ４２５（図示せず）がＬｏｗレベルとなり、外部出力回路検査用信号ｏ３１５はＨｉｇｈレベルに固定される。これによって、内部回路の動作が安定する。
【０１９２】
ここで、第三者が内部回路を不正に解析するために、切断されたヒューズ箇所をＦＩＢで再接続する場合には、半導体装置の動作に関係のあるヒューズ１３なのか動作に関係のないダミーヒューズ１６なのか見分けが付かないため、そのすべてを接続しようと試みる。ところが、ダミーヒューズ１６は、一端が電圧供給部に接続され、他端が接地線に接続されているため、接続された場合にショートが起こり内部回路は正常に動作しなくなる。また、ヒューズ１３を再接続した場合にも同様にショートが起こる。
【０１９３】
以上のように、本実施形態の半導体装置によれば、内部回路のショートを引き起こすダミーヒューズ１６を設けることで内部回路の解析及び不揮発性メモリに格納された重要データの暴露、データのモニタリング及び改ざんをさらに効果的に防止することができる。さらに、本実施形態の半導体装置を解析する際には、ヒューズ１３とダミーヒューズ１６とを識別するための時間も必要であるので、耐タンパ性も向上している。
【０１９４】
（第１４の実施形態）
図１６は、本発明の第１４の実施形態における半導体装置の一部を示す回路図である。本実施形態の半導体装置の外部出力回路−検査用端子１１間の構成は、第６の実施形態の半導体装置の内部回路−検査用端子間の構成と同様である。なお、第１１〜第１３の実施形態と同じ構成要素には同じ符号を付している。
【０１９５】
図１６に示すように、本実施形態の半導体装置は、図１３に示す第１１の実施形態の半導体装置に両端が外部出力回路４２８に接続されたダミーヒューズ１６をさらに設けたものである。ここで、ダミーヒューズ１６の一端と他端はそれぞれ外部出力回路４２８の異なる部分に接続されている。外部出力回路４２８のうち、ダミーヒューズ１６に接続された部分のそれぞれからは、外部出力回路信号ｏ４２７ａ及び外部出力回路信号ｏ４２７ｂが発せられる。なお、ダミーヒューズ１６は、外部出力回路４２８の制御には無関係である。また、本実施形態の半導体装置においては、第１３の実施形態と同じく出荷検査前にダミーヒューズ１６をあらかじめ切断しておくが、これは外部出力回路信号ｏ４２７ａと外部出力回路信号ｏ４２７ｂとが衝突するのを防ぐためである。
【０１９６】
以下に、本実施形態の半導体装置の動作を説明する。
【０１９７】
まず、半導体装置の出荷検査時には、ヒューズ１３は接続された状態になっている。このとき出力制御信号ｏ４１５はＬｏｗレベルに固定されている。これにより、信号固定回路４２４ａ及び４２４ｂは共にオープン状態になり、外部出力回路から出力された検査信号はインバータ４２６で反転され、そのまま外部出力回路検査用信号ｏ３１５として、検査用端子１１に出力される。
【０１９８】
次に、出荷検査終了後には、外部出力回路からの検査信号が検査用端子１１に出力されないようにするために、ヒューズ１３がレーザカッタなどで切断される。この状態で電源が投入されると、出力制御信号ｏ４１５がＨｉｇｈレベルに固定され、信号固定回路４２４ａ及び４２４ｂは共にオン状態となる。すると、インバータゲート信号ｏ４２５（図示せず）がＬｏｗレベルとなり、外部出力回路検査用信号ｏ３１５はＨｉｇｈレベルに固定される。これによって、内部回路の動作が安定する。
【０１９９】
ここで、第三者が内部回路を不正に解析するためにヒューズ切断箇所をＦＩＢで再接続する場合には、半導体装置の動作に関係のあるヒューズ１３なのか動作に関係のないダミーヒューズ１６なのか見分けが付かないため、そのすべてを接続しようと試みる。ところが、ダミーヒューズ１６の両端には、それぞれ別々の外部出力回路信号ｏ４２７ａ、ｏ４２７ｂが伝搬されているため、ダミーヒューズ１６を接続した場合、信号同士が衝突しチップの内部回路は正常に動作しなくなる。
【０２００】
以上のように、本実施形態の半導体装置によれば、外部出力回路信号の衝突を引き起こすダミーヒューズ１６を挿入することで、内部回路の解析及び不揮発性メモリに格納された重要データの暴露や改ざんを効果的に阻止することができる。さらに、ヒューズ１３とダミーヒューズ１６とを識別するための時間が増加することにより耐タンパ性が向上する。
【０２０１】
（第１５の実施形態）
図１７は、本発明の第１５の実施形態における半導体装置の一部を示す回路図である。第１１〜第１４の実施形態と同じ構成要素には同じ符号を付している。なお、本実施形態の半導体装置の外部出力回路−検査用端子１１間の構成は、第７の実施形態の半導体装置の内部回路−検査用端子間の構成と同様である。
【０２０２】
図１７に示すように、本実施形態の半導体装置は、図１５に示す第１３の実施形態の半導体装置に、外部出力回路とインバータ４２６とをヒューズ１３を挟まずに短絡するための短絡用配線４２９をさらに設けたものである。なお、本実施形態の半導体装置において、検査用端子１１は、検査時だけでなく半導体装置の動作時にも使用される。そのため、図示しないが、本実施形態の半導体装置においては、検査端子１１から外部出力回路が出力する情報を解析されるのを防ぐための他の手段が取られている。また、ダミーヒューズ１６は、ショートを起こさないように出荷検査前にあらかじめ切断される。
【０２０３】
以下、本実施形態の半導体装置の動作を説明する。
【０２０４】
まず、半導体装置の出荷検査時には、ヒューズ１３は接続された状態になっている。このとき、外部出力回路から出力された検査信号はインバータ４２６を経て外部出力回路検査用信号ｏ３１５として検査用端子１１に出力される。なお、信号固定回路４２４ａ及び４２４ｂは共にオープン状態になっているため、ショートは起こらず、正常に検査を行うことができる。
【０２０５】
次に、出荷検査終了後には、切断跡を残すためにヒューズ１３が切断される。ここで、ヒューズ１３を切断しておくことで、第三者がヒューズの再接続を試みる際に、接続が必要なヒューズか否かの判断を不可能にしている。この状態で電源が投入されると、出力制御信号ｏ４１５がＨｉｇｈレベルに固定され、信号固定回路４２４ａ及び４２４ｂは共にオン状態になる。すると、インバータ出力信号ｏ４２５（図示せず）がＬｏｗレベルとなり、外部出力回路検査用信号ｏ３１５はＨｉｇｈレベルに固定される。これによって内部回路の動作が安定する。
【０２０６】
ここで、第三者が内部回路を不正に解析するために、ヒューズ切断箇所をＦＩＢなどで再接続する場合には、半導体装置の動作に関係のあるヒューズ１３なのか、動作に関係のないダミーヒューズなのかの見分けがつかないため、そのすべてを接続しようと試みる。ところが、短絡用配線４２９が設けられているため、ヒューズ１３の切断／接続に関係なく外部出力回路から検査用端子１１へ外部出力信号が出力される。これにより、ヒューズの再接続を試みる者は無用な時間を費やすことになる。
【０２０７】
以上のように本実施形態の半導体装置によれば、動作時にも使用する検査用端子１１にヒューズ１３とダミーヒューズ１６を挿入することで、内部回路及び端子の識別に必要な時間を増加させることができるので、耐タンパ性を向上させることができる。なお、このような検査用端子１１には不正解析を防ぐための暗号化回路などの手段が別に設けられているので、検査用端子１１及び短絡用配線４２９を介して内部回路が保持する情報が解析される心配はない。
【０２０８】
（第１６の実施形態）
本発明の第１６の実施形態は、半導体装置の動作に無関係なヒューズの構造についてのものである。これは、第８の実施形態で説明したヒューズ構造と同一である。
【０２０９】
図１８は、本発明の第１６の実施形態における半導体装置のうちダミーヒューズを示す拡大図である。
【０２１０】
本実施形態の半導体装置は内部回路の動作に無関係なダミーヒューズを備えており、このダミーヒューズは、図１８に示すようにあらかじめ切断箇所４３１が設けられている。図中のダミーヒューズは、ヒューズ窓４３０を有している。
【０２１１】
本実施形態で示すように、外部出力回路と検査用端子との間にヒューズが設けられる場合においても、ダミーヒューズをあらかじめ分断された配線パターンにしておくことにより、ヒューズを確実に切断状態にすることが可能となる。さらに、検査後レーザー照射してヒューズ切断後を残しておくことで、解析に必要な時間を増加させ、半導体装置の耐タンパ性を向上させることができる。
【０２１２】
また本発明の半導体装置では、外部出力信号が検査用端子１１から出力される形態について説明を行ったが、検査用端子が入力端子と出力端子を兼ねる入出力端子である場合にも本発明は適用することが可能である。さらに、ヒューズ、ダミーヒューズの設置位置と、検査用端子への出力される信号を所望の出力レベルにホールドする機能を有する回路の設置位置及び回路構成とは、外部出力回路と検査用端子の間では限定されるものではない。
【０２１３】
【発明の効果】
本発明の半導体装置は、検査用端子と内部回路との間にヒューズのみならず内部回路に接続されないダミーヒューズを備えており、検査後にそれらが切断される。これにより、第三者が内部回路の解析及び不揮発性メモリに格納された重要データの暴露または改ざんを目的としてヒューズの再接続を行なう場合に、ヒューズとダミーヒューズとの識別時間が必要となるので、本発明の半導体装置の耐タンパ性は従来よりも向上する。また、上述の構成は、検査用端子が内部回路からの信号を出力する場合の出力端子である場合でも有効である。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体装置の一部を示す回路図である。
【図２】本発明の第２の実施形態に係る半導体装置の一例を示す回路図である。
【図３】本発明の第２の実施形態に係る半導体装置の一例を示す回路図である。
【図４】本発明の第３の実施形態に係る半導体装置の一部を示す回路図である。
【図５】本発明の第４の実施形態に係る半導体装置の一部を示す回路図である。
【図６】本発明の第５の実施形態に係る半導体装置の一部を示す回路図である。
【図７】本発明の第６の実施形態に係る半導体装置の一部を示す回路図である。
【図８】本発明の第７の実施形態に係る半導体装置の一部を示す回路図である。
【図９】本発明の第８の実施形態に係る半導体装置のうちダミーヒューズを示す拡大図である。
【図１０】本発明の第９の実施形態に係る半導体装置の一部を示す回路図である。
【図１１】本発明の第１０の実施形態に係る半導体装置の一例を示す回路図である。
【図１２】本発明の第１０の実施形態に係る半導体装置の一例を示す回路図である。
【図１３】本発明の第１１の実施形態に係る半導体装置の一部を示す回路図である。
【図１４】本発明の第１２の実施形態に係る半導体装置の一部を示す回路図である。
【図１５】本発明の第１３の実施形態に係る半導体装置の一部を示す回路図である。
【図１６】本発明の第１４の実施形態に係る半導体装置の一部を示す回路図である。
【図１７】本発明の第１５の実施形態に係る半導体装置の一部を示す回路図である。
【図１８】本発明の第１６の実施形態における半導体装置のうちダミーヒューズを示す拡大図である。
【図１９】従来の半導体装置のうち検査用端子周辺の構成を示す回路図である。
【図２０】従来の半導体装置の別の一例について、検査用端子周辺の構成を示す回路図である。
【符号の説明】
１１　　　　　　　　　　　　　　検査用端子
１２　　　　　　　　　　　　　　入力保護回路
１３，１１０，４１０　　　　　　ヒューズ
１４，１１１，１１２，１１３，１１４　インバータ
１６　　　　　　　　　　　　　　ダミーヒューズ
１７　　　　　　　　　　　　　　入力制御回路
１８，２７，３１８，３２７　　　ｐチャネル型ＭＩＳＦＥＴ
１９，２８，３１９，３２８　　　ｎチャネル型ＭＩＳＦＥＴ
２６，３２６　　　　　　　　　　高抵抗素子
３０，３１，３２　　　　　　　　中間点
１１６　　　　　　　　　　　　　入力回路
１１７，１２０，１２３，１２６　インバータ
１１９，４１９　　　　　　　　　ＮＡＮＤ回路
１２２，４２２　　　　　　　　　ＮＯＲ回路
１２４ａ，１２４ｂ，４２４ａ，４２４ｂ　信号固定回路
１２８　　　　　　　　　　　　　内部回路
１２９，４２９　　　　　　　　　短絡用配線
１３０，４３０　　　　　　　　　ヒューズ窓
１３１，４３１　　　　　　　　　ヒューズ切断箇所
３１２　　　　　　　　　　　　　出力ホールド回路
３１６　　　　　　　　　　　　　出力回路
３１７　　　　　　　　　　　　　出力制御回路
３３０，３３１，３３２　　　　　中間点
３１４，４１１，４１２，４１３，４１４　　インバータ
４１７，４２０，４２３，４２６　インバータ
４２８　　　　　　　　　　　　　外部出力回路
ｓ１５　　　　　　　　　　　　　内部回路検査用信号
ｓ１１５　　　　　　　　　　　　入力制御信号
ｓ１１８ａ，ｓ１１８ｂ　　　　　ＮＡＮＤゲート入力信号
ｓ１２５，ｏ４２５　　　　　　　インバータゲート入力信号
ｓ１２７ａ、ｓ１２７ｂ　　　　　　内部回路信号
ｏ３１５　　　　　　　　　　　　外部出力回路検査用信号
ｏ４１５　　　　　　　　　　　　出力制御信号
ｏ４１８ａ，ｏ４１８ｂ　　　　　ＮＡＮＤゲート入力信号
ｏ４２７ａ，ｏ４２７ｂ　　　　　　外部出力回路信号[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor device in which measures are taken to prevent unauthorized analysis of an internal circuit by a third party and exposure and falsification of data stored in a nonvolatile memory.
[0002]
[Prior art]
In recent years, it has been expected that important data such as personal information and money information is stored in an IC card. For this reason, a technique for preventing such important data from being altered or falsified without permission is called a tamper-resistant technique, and is becoming very important.
[0003]
Hereinafter, an example of a semiconductor device to which a conventional tamper-resistant technology is applied will be described. Such a semiconductor device is described in, for example, Patent Document 1.
[0004]
FIG. 19 is a circuit diagram showing a configuration around a test terminal of a conventional semiconductor device.
[0005]
As shown in the figure, the conventional semiconductor device includes a test terminal 1201 and an internal circuit (not shown), and an input protection circuit 1202, a fuse 1203, and an internal circuit are provided between the test terminal 1201 and the internal circuit. An inverter 1204 is provided. The input protection circuit 1202 includes a resistance element 1206 provided between the inspection terminal 1201 and the fuse 1203, a p-channel MISFET 1207 having a source and a gate connected to each other, and both connected to a voltage supply unit. , An n-channel MISFET 1208 whose source and gate are connected to each other and both are connected to the ground. The p-channel MISFET 1207 and the n-channel MISFET 1208 are connected to each other, and an intermediate point between both MISFETs is connected to the inspection terminal 1201 and the resistance element 1206.
[0006]
The operation of the semiconductor device having the above configuration will be described below.
[0007]
In shipping inspection of a semiconductor device, an inspection is performed by using an inspection terminal 1201 in addition to a terminal to be wired at the time of mounting in order to shorten an inspection time and improve a failure detection rate. At this time, when a surge voltage is applied from the inspection terminal 1201, the input protection circuit 1202 allows the excess charge to escape to the voltage supply unit or the ground, thereby preventing the destruction of the internal circuit.
[0008]
At the time of normal inspection, an internal circuit inspection signal s1205 is input from the inspection terminal 1201, passes through the resistance element 1206 and the fuse 1203, and is output from the inverter 1204 to the internal circuit.
[0009]
Then, after the completion of the shipping inspection, the connection path between the inspection terminal 1201 and the internal circuit is cut by cutting the fuse 1203 with a laser cutter or the like.
[0010]
As described above, after the product is shipped from the market, it becomes impossible to input a signal from the inspection terminal 1201 by cutting the fuse, so that it becomes impossible to analyze the internal circuit and expose or falsify the important data stored in the nonvolatile memory. .
[0011]
FIG. 20 is a circuit diagram showing a configuration around a test terminal in another example of a conventional semiconductor device. In the example shown in FIG. 19, a fuse is provided on the path from the test terminal to the internal circuit. However, here, an example in which a fuse is provided between the test terminal and an external output circuit (not shown) is shown. Show. Note that the external output circuit refers to a circuit that is connected to an internal circuit and outputs a signal from the internal circuit to the outside.
[0012]
The conventional second semiconductor device includes a test terminal 1301 and an external output circuit, and a test signal s1305 from the external output circuit is input between the test terminal 1301 and the external output circuit. An inverter 1304, a protection circuit 1302 including a resistor whose one end is grounded, and a fuse 1303 provided between the output of the inverter 1304 and the protection circuit 1302 are arranged. Note that the protection circuit 1302 is not indispensable, and is provided as needed.
[0013]
In a shipping inspection of a semiconductor device, an inspection is performed by using an inspection terminal 1301 or the like in order to shorten an inspection time and improve a failure detection rate, in addition to terminals to be wired at the time of mounting. After the completion of the shipping inspection, the connection path between the inspection terminal 1301 and the internal circuit of the chip is cut by cutting the fuse 1303 with a laser cutter or the like.
[0014]
As described above, the signal output from the inspection terminal 1301 becomes impossible after the fuse is cut off from the market, so that it is not possible to analyze the internal circuit, expose important data stored in the nonvolatile memory, and monitor the output signal. It becomes possible.
[0015]
[Patent Document 1]
JP-A-10-197600
[0016]
[Problems to be solved by the invention]
However, according to the above-described conventional technique, a cut mark remains in the semiconductor device after the fuse is cut, and the fuse cut portion is reconnected with a FIB (Focused Ion Beam), and the like. There was a problem that analysis became possible.
[0017]
SUMMARY OF THE INVENTION The present invention solves the above-mentioned conventional problems, and has a high level of protection against an attempt to illegally analyze an internal circuit or to expose important data stored in a nonvolatile memory or to monitor an output signal. It is intended to provide a device.
[0018]
[Means for Solving the Problems]
A first semiconductor device according to the present invention includes: a test terminal; an internal circuit connected to the test terminal; a fuse provided on a connection path between the test terminal and the internal circuit; And a dummy fuse irrelevant to the control of the internal circuit.
[0019]
As a result, when someone tries to analyze or falsify the information held in the internal circuit, it becomes impossible to distinguish between a fuse connected to the internal circuit and a dummy fuse not related to the analysis. Tamperability is improved.
[0020]
Since the fuse and the dummy fuse are cut, information cannot be read from the inspection terminal. Further, since the dummy fuse is cut in the same manner as the fuse, the third person cannot distinguish between the fuse and the dummy fuse. Therefore, when someone tries to analyze or tamper with the information, not only the fuse but also the dummy fuse is reconnected, so that the analysis time is extended and the tamper resistance is improved.
[0021]
One end of the dummy fuse is connected to a high-voltage supply unit, and the other end is connected to a low-voltage supply unit. When the dummy fuse is in a connected state, the high-voltage supply unit and the low-voltage supply unit By short-circuiting, for example, if a dummy fuse is reconnected after inspection, a short-circuit occurs, so that analysis or falsification of information held in an internal circuit can be prevented.
[0022]
Both ends of the dummy fuse are respectively connected to different portions of the internal circuit, and signals transmitted to both ends of the dummy fuse during driving are different from each other, so that when the dummy fuse is connected after inspection, Since two different signals collide with each other, it is possible to prevent illegal reading of information held in the internal circuit.
[0023]
The dummy fuse may not be connected to the internal circuit.
[0024]
Since the dummy fuse is manufactured in a state of being cut in advance, it is possible to eliminate a cutting error of the dummy fuse which may occur when the dummy fuse is cut after manufacturing. If there is a mistake in cutting the dummy fuse, the dummy fuse is easily recognized as being a dummy fuse. By preventing this, it is possible to ensure excellent tamper resistance.
[0025]
By making a cut mark after the manufacture of the dummy fuse, it is possible to make it impossible to distinguish the fuse and the dummy fuse from the external appearance in the case where the dummy fuse is cut in advance and manufactured.
[0026]
An external output circuit for outputting an output signal from the internal circuit to the outside is further provided on a connection path between the inspection terminal and the internal circuit, and the fuse includes the external output circuit and the inspection circuit. In the case where the inspection terminal is an output terminal, the dummy fuse and the fuse cannot be distinguished from each other even when the inspection terminal is an output terminal, so that the tamper resistance is improved. Can be planned.
[0027]
Both ends of the dummy fuse are respectively connected to different portions of the external output circuit, and signals transmitted to both ends of the dummy fuse during driving are different from each other, so that a third party has connected the dummy fuse. In this case, different signals can collide with each other in the external output circuit. For this reason, the external output circuit does not operate normally, and it becomes impossible to analyze the internal circuit.
[0028]
It is preferable that the dummy fuse is not connected to the internal circuit and the external output circuit.
[0029]
A second semiconductor device according to the present invention includes a test terminal, an internal circuit connected to the test terminal, a fuse provided on a connection path between the test terminal and the internal circuit, An input circuit is provided on a connection path between the terminal for use and the internal circuit, and an input circuit for outputting a signal to the internal circuit, and a test signal input to the test terminal during the test is input to the internal circuit, And an input control circuit for controlling the input circuit so that the test signal input to the test terminal becomes invalid after the test.
[0030]
With this circuit configuration, the signal input from the inspection terminal after the inspection becomes invalid, and thus the information held in the internal circuit from the inspection terminal cannot be analyzed or falsified.
[0031]
After the test, the signal input to the internal circuit is fixed at a constant level regardless of the test signal, and the signal input to the test terminal for the purpose of illegal analysis of information becomes invalid. Tamperability is improved.
[0032]
Since the fuse is cut after the inspection, a signal input to the inspection terminal for the purpose of illegal analysis of information or the like can be cut off at the fuse.
[0033]
When the fuse is reconnected, the inspection signal becomes invalid, thereby further improving tamper resistance.
[0034]
The input circuit is connected to a high-voltage supply unit and a low-voltage supply unit, and when the fuse is reconnected, the high-voltage supply unit and the low-voltage supply unit are short-circuited, so that the input circuit is connected to an internal circuit. If the fuse is reconnected for the purpose of analyzing or falsifying the held information, a short circuit occurs in the fuse, so that the analysis and falsification of the information can be effectively prevented.
[0035]
A wiring for bypassing the fuse is further provided on a connection path between the test terminal and the internal circuit, and the test terminal functions as an input terminal for inputting a signal during operation, A person who intends to analyze or falsify the information held in the internal circuit has to spend time reconnecting a fuse unrelated to the analysis of the internal circuit, thereby improving tamper resistance.
[0036]
The provision of a dummy fuse having substantially the same shape as the fuse and irrelevant to control of the internal circuit is further provided, so that tamper resistance is further improved.
[0037]
Since the dummy fuse is cut, it is difficult to distinguish the dummy fuse from the cut fuse.
[0038]
One end of the dummy fuse is connected to a high-voltage supply unit, and the other end is connected to a low-voltage supply unit. When the dummy fuse is in a connected state, the high-voltage supply unit and the low-voltage supply unit The short circuit causes the fuse to be reconnected for the purpose of analyzing and falsifying the information held in the internal circuit.If the dummy fuse is reconnected by mistake, a short circuit occurs in the circuit and the information is analyzed or falsified. Can be prevented.
[0039]
Both ends of the dummy fuse are respectively connected to different portions of the internal circuit, and signals transmitted to both ends of the dummy fuse at the time of driving effectively prevent information analysis and tampering by being different from each other. be able to.
[0040]
The dummy fuse may not be connected to the internal circuit.
[0041]
It is preferable that the dummy fuse is manufactured in a state of being cut in advance.
[0042]
It is preferable that the dummy fuse is provided with a cutting mark after manufacturing.
[0043]
A third semiconductor device according to the present invention is provided on an inspection terminal, an internal circuit, and a connection path between the inspection terminal and the internal circuit, for outputting an output signal from the internal circuit to the outside. An external output circuit, a fuse provided on a connection path between the test terminal and the external output circuit, and a fuse provided on a connection path between the test terminal and the external output circuit; An output circuit that controls an output signal from the external output circuit, and a signal for external output circuit inspection output from the external output circuit during inspection is output from the inspection terminal.After the inspection, the output signal from the external output circuit is invalid. And an output control circuit for controlling the output circuit.
[0044]
This makes it impossible to obtain an output signal from the internal circuit via the inspection terminal, thereby preventing the information stored in the internal circuit from being analyzed or falsified.
[0045]
After the inspection, the signal for the external output circuit inspection is fixed at a constant level irrespective of the state of the internal circuit, so that the signal input to the inspection terminal for the purpose of illegal analysis of information becomes invalid. And tamper resistance is improved.
[0046]
Since the fuse is cut after the inspection, the fuse can cut off the external output circuit inspection signal output from the external output circuit for the purpose of illegal analysis of information or the like.
[0047]
When the fuse is reconnected, the external output circuit inspection signal becomes invalid, thereby further improving tamper resistance.
[0048]
Further, the output circuit is connected to a high-voltage supply unit and a low-voltage supply unit, and when the fuse is reconnected, the high-voltage supply unit and the low-voltage supply unit are short-circuited. For example, if the dummy fuse is reconnected after the inspection, a short circuit occurs, so that analysis or falsification of information held in the internal circuit can be prevented.
[0049]
A wiring for bypassing the fuse is further provided on a connection path between the inspection terminal and the external output circuit, and the inspection terminal functions as an output terminal for outputting a signal during operation. In addition, a person who intends to analyze or falsify the information held in the internal circuit has to spend time reconnecting a fuse unrelated to the analysis of the internal circuit, thereby improving tamper resistance.
[0050]
The provision of a dummy fuse having substantially the same shape as the fuse and irrelevant to the control of the external output circuit can further improve tamper resistance.
[0051]
Preferably, the dummy fuse is cut.
[0052]
One end of the dummy fuse is connected to a high-voltage supply unit, and the other end is connected to a low-voltage supply unit. When the dummy fuse is in a connected state, the high-voltage supply unit and the low-voltage supply unit When the fuse is reconnected for the purpose of analyzing or falsifying the information held in the internal circuit due to the short circuit, if the dummy fuse is reconnected by mistake, a short circuit occurs in the circuit and the information is analyzed. And tampering.
[0053]
Both ends of the dummy fuse are respectively connected to different portions of the external output circuit, and signals transmitted to both ends of the dummy fuse during driving are different from each other, so that the information held in the internal circuit can be analyzed. And tampering can be effectively prevented.
[0054]
It is preferable that the dummy fuse is not connected to the external output circuit.
[0055]
It is preferable that the dummy fuse is manufactured in a state of being cut in advance.
[0056]
It is preferable that the dummy fuse is provided with a cutting mark after manufacturing.
[0057]
BEST MODE FOR CARRYING OUT THE INVENTION
In the conventional semiconductor device, since the fuse after disconnection is easily reconnected, there has been a problem that the data is exposed or falsification is performed by monitoring output data to the outside. Therefore, the present inventors have studied a measure for preventing the fuse from being easily reconnected and various means for preventing unauthorized reading of data when the fuse is reconnected. As a result, the method described in the following embodiment has been adopted.
[0058]
(1st Embodiment)
FIG. 1 is a circuit diagram showing a part of the semiconductor device according to the first embodiment of the present invention.
[0059]
As shown in the figure, the semiconductor device of the present embodiment has an inspection terminal 11 and an internal circuit (not shown), and an input protection circuit 12 is provided between the inspection terminal 11 and the internal circuit. A fuse 13 and an inverter 14 are provided. The input protection circuit 12 includes a resistance element 26 interposed between the inspection terminal 11 and the fuse 13, a p-channel MISFET 27 having a source and a gate connected to each other, and both connected to a voltage supply unit. It has an n-channel MISFET 28 whose source and gate are connected to each other and both are connected to ground. The p-channel MISFET 27 and the n-channel MISFET 28 are connected to each other, and an intermediate point between both MISFETs is connected to the inspection terminal 11 and the resistance element 26. A dummy fuse 16 having the same shape as the fuse 13 and irrelevant to the operation of the internal circuit of the semiconductor device is provided. This dummy fuse 16 may be provided near the fuse 13 or may be provided separately from the fuse 13.
[0060]
A feature of the semiconductor device of the present embodiment is that a dummy fuse not connected to the internal circuit is provided. The operation of the semiconductor device having such features will be described below.
[0061]
In the shipment inspection of the semiconductor device, the inspection is performed using the inspection terminal 11 in addition to the terminal wired at the time of mounting in order to shorten the inspection time and improve the failure detection rate. At this time, the fuse 13 is connected, and the inspection signal input from the inspection terminal 11 is input to the internal circuit as the internal circuit inspection signal s15 via the resistance element 26, the fuse 13, and the inverter 14.
[0062]
Further, when a surge voltage is applied from the inspection terminal 11, the input protection circuit 12 allows excess charge to escape to the voltage supply unit or the ground, thereby preventing the internal circuit from being destroyed.
[0063]
After completion of the shipping inspection, the fuse 13 and the dummy fuse 16 are cut by a laser cutter or the like in order to prevent unauthorized analysis. Thus, the wiring from the inspection terminal 11 to the internal circuit is cut.
[0064]
In order to illegally analyze the internal circuit, when a third party connects the blown fuse by FIB, it is difficult to determine whether the fuse 13 is related to the operation of the semiconductor device or the dummy fuse 16 not related to the operation. Attempts to connect all of them because they don't. Therefore, the time required for analysis is increased. According to the CEM (Common Methodology Information Technology Security Evaluation), which is an evaluation methodology of ISO15408, the attack capability required to exploit a vulnerability includes the vulnerability in addition to “expert expertise”. "Time required for identification" is also included.
[0065]
As described above, in the semiconductor device according to the present embodiment, the provision of the dummy fuses 16 irrelevant to the operation of the internal circuit of the semiconductor device increases the time required for analysis, thereby improving the tamper resistance.
[0066]
Although only one dummy fuse 16 is shown in FIG. 1, the number of dummy fuses 16 may be n (n is a natural number of 2 or more). In this case, the time required for the analysis is longer than that of a single analysis, and the tamper resistance is further improved. This is common to the embodiments after the dummy fuse 16 is provided.
[0067]
As shown in the present embodiment, the method using a dummy fuse is effective for any internal circuit. For example, by using the method of the present embodiment together with a tamper-resistant nonvolatile memory or the like, Further, the tamper resistance can be improved.
[0068]
In the semiconductor device of the present embodiment, the fuse 13 is provided between the input protection circuit 12 and the internal circuit. However, the fuse 13 may be provided between the inspection terminal 11 and the input protection circuit 12. Further, a plurality of fuses may be further provided in series with the fuse 13 in order to reduce a fuse cutting error rate.
[0069]
(Second embodiment)
FIGS. 2 and 3 are circuit diagrams each showing an example of the semiconductor device according to the second embodiment of the present invention. Note that the input protection circuit 12 is omitted in FIG. 3 and is not shown.
[0070]
First, the semiconductor device according to the present embodiment shown in FIG. 2 includes a test terminal 11, an internal circuit (not shown), an input circuit 116 connected to the internal circuit, and a circuit between the test terminal 11 and the input circuit 116. And an input control circuit 17 for outputting an input control signal s115 to an input circuit 116.
[0071]
The input protection circuit 12 has the same configuration as that of the first embodiment, and includes a p-channel MISFET 27, an n-channel MISFET 28, and a resistance element 26.
[0072]
The input circuit 116 includes an inverter 117 that receives the input control signal s115, and a NAND circuit 119 in which outputs of the fuse 13 and the inverter 117 are respectively connected to the input side.
[0073]
The input control circuit 17 includes a p-channel MISFET 18 having a gate connected to the ground and a source connected to the voltage supply unit, and an n-channel MISFET 18 having a source connected to the ground and a drain connected to the drain of the p-channel MISFET 18. A MISFET 19, an inverter 111 whose input side is connected to an intermediate point 30 between the p-channel MISFET 18 and the n-channel MISFET 19, a fuse 110 provided between the p-channel MISFET 18 and the intermediate point 30, , The input side is connected to the output side of the inverter 113, the output side is connected to the input side of the inverter 117, and the input side is connected to the intermediate point 32 between the inverter 113 and the inverter 114. Output side And an inverter 112 connected to an intermediate point 31 of the over data 111 and an inverter 113. The gate of the n-channel type MISFET 19 is connected to the intermediate point 31. The fuse 13 and the fuse 110 are formed of a wiring layer, and can be cut by a laser cutter or the like when necessary. Note that the input control circuit 17 that generates the input control signal s115 is often arranged in a different area from the inspection terminal 11 even in the same chip.
[0074]
The operation of the semiconductor device having the above configuration will be described below.
[0075]
First, when the input control signal s115 input to the input circuit 116 is at a low level, the inverter 117 outputs a high-level NAND gate input signal s118b. At this time, the signal from the inspection terminal 11 is directly input to an internal circuit (not shown) via the input circuit 116.
[0076]
Next, when the input control signal s115 input to the input circuit 116 is at a high level, the NAND gate input signal s118b is at a low level, and the internal circuit inspection signal s15 is fixed at a high level regardless of the NAND gate input signal s118a. Is done. That is, at this time, the signal from the inspection terminal 11 is not input to the internal circuit.
[0077]
In the semiconductor device of the present embodiment, the fuses 13 and 110 are connected at the time of shipping inspection. At this time, the capabilities of the transistors of the p-channel MISFET 18 and the n-channel MISFET 19 are set such that the input to the inverter 111 is always at the high level.
[0078]
When the power is turned on and the High level is input to the inverter 111, the input control signal s115 always goes to the Low level. Thereby, at the time of inspection, the inspection signal input from the inspection terminal 11 is input to the internal circuit.
[0079]
After the shipment inspection, the fuse 13 and the fuse 110 are cut by a laser cutter or the like in order to prevent the inspection signal from the inspection terminal 11 from being input to the internal circuit. Thus, the wiring from the inspection terminal 11 to the internal circuit is cut. In addition, when the power is turned on again, the input of the inverter 111 is set to be at the Low level, so that the input control signal s115 is fixed at the High level. For this reason, the inspection signal input from the inspection terminal 11 by the input control signal s115 indicates that the internal circuit is not connected even when the fuse 13 is not sufficiently cut or when the cut trace of the fuse 13 is reconnected by FIB or the like. Will not be entered.
[0080]
As described above, according to the semiconductor device of the present embodiment, the operation of the internal circuit is stabilized by fixing the internal circuit inspection signal s15 after the fuse is cut to the High level. Here, "operation is stabilized" means that a signal input to the internal circuit does not become unstable such as an intermediate potential. Further, it becomes impossible to input a signal from the inspection terminal 11 to the internal circuit, so that the internal circuit of the semiconductor device can be analyzed, and important data stored in the nonvolatile memory can be prevented from being exposed or falsified.
[0081]
Note that, in the semiconductor device of the present embodiment, even when the NOR circuit 122 is used instead of the NAND circuit 119, the same operation can be performed by using the circuit configuration illustrated in FIG. Also in this case, when the input control signal s115 is at the low level, the test signal input from the test terminal is directly input to the internal circuit, and when the input control signal s115 is at the high level, the input from the test terminal is performed. Irrespective of the above, the internal circuit inspection signal s15 is fixed at the High level, and the operation of the internal circuit is stabilized.
[0082]
Note that the configuration of the input circuit 116 is not limited to the example illustrated in FIG. 3 and may be divided into a case where the test signal from the test terminal is input to the internal circuit and a case where the test signal is not input according to the level of the input control signal s115. Any configuration is possible as long as it is possible. Further, the configuration of the input control circuit 17 is not limited to the configuration shown in FIG. 2 as long as it has a fuse 110 and outputs an input control signal s115 at different levels when the fuse 110 is cut and when it is connected. Good.
[0083]
In order to further improve tamper resistance, a dummy fuse as described in the first embodiment can be provided.
[0084]
(Third embodiment)
FIG. 4 is a circuit diagram showing a part of the semiconductor device according to the third embodiment of the present invention. The semiconductor device according to the present embodiment is obtained by realizing the input circuit of the semiconductor device according to the second embodiment with a different configuration. In FIG. 4, the same components as those in the second embodiment are denoted by the same reference numerals.
[0085]
As shown in FIG. 4, the feature of the semiconductor device of the present embodiment is that a signal fixing circuit 124a controlled by an inverted signal of the input control signal s115 and a signal fixing circuit 124b controlled by the input control signal s115 with the fuse 13 interposed therebetween. Is provided. That is, the semiconductor device of the present embodiment is provided with the inspection terminal 11, the inverter 126, the input protection circuit 12 (not shown) connected to the inspection terminal 11, and the input protection circuit 12 and the inverter 126. A fuse 13, a signal fixing circuit 124 a branching between the input protection circuit 12 and the fuse 13, and a signal fixing circuit 124 b branching between the fuse 13 and the inverter 126. The signal fixing circuit 124a is a p-channel MISFET whose source is connected to the voltage supply unit, and the signal fixing circuit 124b is an n-channel MISFET whose source is connected to the ground.
[0086]
Next, the operation of the semiconductor device of the present embodiment will be described.
[0087]
First, at the time of shipment inspection of a semiconductor device, the fuse 13 is in a connected state. At this time, the input control signal s115 is fixed at a low level. As a result, both the signal fixing circuits 124a and 124b enter an open state (off state), the inspection signal input from the inspection terminal 11 is inverted by the inverter 126, and is input as it is to the internal circuit as the internal circuit inspection signal s15. You.
[0088]
Next, after completion of the shipping inspection, the fuse 13 is cut by a laser cutter or the like in order to prevent an inspection signal from the inspection terminal 11 from being input to the internal circuit. Thus, the wiring from the inspection terminal 11 to the internal circuit is cut.
[0089]
When the power is turned on again in this state, the input control signal s115 is fixed at a high level, and both the signal fixing circuits 124a and 124b are turned on. Then, the inverter gate input signal s125 becomes low level, and the internal circuit inspection signal s15 is fixed at high level. This stabilizes the operation of the internal circuit.
[0090]
If the cut portion of the fuse is reconnected to illegally analyze the internal circuit, the power supply potential of the signal fixing circuit 124a and the ground potential of the signal fixing circuit 124b are short-circuited, and the internal circuit does not operate normally. At this time, when both the transistors of the signal fixing circuits 124a and 124b are in the ON state, the transistor capacity is set such that the inverter gate input signal s125 is always fixed to the low level, thereby making the inverter gate The input signal s125 can be always fixed at the Low level regardless of the input signal from the inspection terminal 11.
[0091]
As described above, according to the semiconductor device of the present embodiment, even if the fuse cut point is reconnected with the FIB or the like, it is impossible to analyze the internal circuit or expose or tamper with important data stored in the nonvolatile memory. be able to.
[0092]
In the semiconductor device of the present embodiment, the signal fixing circuits 124a and 124b are not limited to the configuration shown in FIG. 4, and when the fuse 13 is disconnected and then reconnected, the signal fixing circuits 124a and 124b Any configuration may be used as long as the short circuit is established between them. For example, the positions of the voltage supply unit and the ground potential may be switched.
[0093]
In the semiconductor device of the present embodiment, when the fuse 13 is reconnected, the inverter gate input signal s125 is always fixed at the low level, and the internal circuit inspection signal s15 is always fixed at the high level. The configuration may be such that s125 is always fixed at a high level, and the internal circuit inspection signal s15 is always fixed at a low level.
[0094]
(Fourth embodiment)
FIG. 5 is a circuit diagram showing a part of the semiconductor device according to the fourth embodiment of the present invention. In the figure, the same components as those of the semiconductor devices of the first and third embodiments are denoted by the same reference numerals.
[0095]
The semiconductor device of the present embodiment is obtained by further providing a dummy fuse 16 having the same shape as the fuse 13 without being connected to an internal circuit, in the semiconductor device of the third embodiment shown in FIG. The dummy fuse 16 may be arranged near the normal fuse 13 or may be provided separately. The operation of such a semiconductor device will be described below.
[0096]
First, at the time of shipment inspection of a semiconductor device, the fuse 13 is in a connected state as in the third embodiment. At this time, the input control signal s115 is fixed at a low level. As a result, the signal fixing circuits 124a and 124b are both opened, and the inspection signal input from the inspection terminal 11 is inverted by the inverter 126, and is directly input to the internal circuit as the internal circuit inspection signal s15.
[0097]
Next, after completion of the shipping inspection, the fuse 13 is cut by a laser cutter or the like in order to prevent an inspection signal from the inspection terminal 11 from being input to the internal circuit. Thus, the wiring from the inspection terminal 11 to the internal circuit is cut.
[0098]
When the power is turned on again in this state, the input control signal s115 is fixed at the High level, and both the signal fixing circuits 124a and 124b are turned on. Then, the inverter gate input signal s125 (not shown) becomes Low level, and the internal circuit inspection signal s15 is fixed at High level. This stabilizes the operation of the internal circuit.
[0099]
At this time, if the cut portion of the fuse is reconnected by FIB or the like to illegally analyze the internal circuit, the power supply potential of the signal fixing circuit 124a and the ground potential of the signal fixing circuit 124b are set as in the third embodiment. The potential is short-circuited and the internal circuit does not operate normally.
[0100]
In addition, in the semiconductor device of the present embodiment, since the dummy fuse 16 is provided, when the fuse is reconnected by the FIB or the like in order to analyze the internal circuit, the operation is related to the operation of the semiconductor device. Since it is indistinguishable between the fuse 13 and the dummy fuse 16 irrelevant to the operation, an attempt is made to connect all of them. Therefore, the time required for analysis is increased.
[0101]
As described above, according to the semiconductor device of the present embodiment, the time required for analysis is increased by inserting the dummy fuse 16 irrelevant to the operation of the internal circuit into the semiconductor device of the third embodiment. Further improvement in tamper resistance is achieved.
[0102]
Although only one dummy fuse 16 is shown in FIG. 5, it may be n (n is a natural number of 2 or more). In this case, the time required for analysis is longer than that of a single analysis, and the tamper resistance can be further improved. This is the same in the following embodiments.
[0103]
(Fifth embodiment)
The semiconductor device of this embodiment is an example in which the connection structure of the dummy fuse of the semiconductor device according to the fourth embodiment is changed.
[0104]
FIG. 6 is a circuit diagram showing a part of the semiconductor device according to the fifth embodiment of the present invention. The same components as those in the fourth embodiment are denoted by the same reference numerals.
[0105]
The semiconductor device of the present embodiment is obtained by further adding a dummy fuse 16 having one end connected to the voltage supply unit and the other end connected to ground, in the semiconductor device of the third embodiment shown in FIG. . The dummy fuse 16 has the same shape as the fuse 13. That is, the semiconductor device of the present embodiment is different from the fourth embodiment in that a voltage supply unit and a ground line (low voltage supply unit) are connected to both ends of the dummy fuse 16, respectively.
[0106]
Another difference between the semiconductor device of the present embodiment and the fourth embodiment is that the dummy fuse 16 is cut in advance before the shipment inspection. This is because if the dummy fuse 16 is left connected, a short circuit occurs at the time of shipment inspection and inspection cannot be performed.
[0107]
Hereinafter, the operation of the semiconductor device of the present embodiment will be described.
[0108]
First, at the time of shipment inspection of a semiconductor device, the fuse 13 is in a connected state. At this time, the input control signal s115 is fixed at a low level. As a result, the signal fixing circuits 124a and 124b are both opened, and the inspection signal input from the inspection terminal 11 is inverted by the inverter 126, and is directly input to the internal circuit as the internal circuit inspection signal s15.
[0109]
Next, after completion of the shipping inspection, the fuse 13 is cut by a laser cutter or the like in order to prevent an inspection signal from the inspection terminal 11 from being input to the internal circuit.
[0110]
When the power is turned on again in this state, the input control signal s115 is fixed at the High level, and the signal fixing circuits 124a and 124b are both turned on. Then, the inverter gate input signal s125 (not shown) becomes Low level, and the internal circuit inspection signal s15 is fixed at High level. This stabilizes the operation of the internal circuit.
[0111]
Here, when a third party reconnects the fuse cut portion by FIB in order to analyze the internal circuit, the third party distinguishes between the fuse 13 related to the operation of the semiconductor device and the dummy fuse 16 not related to the operation. Attempts to connect all of them because they don't. However, since one end of the dummy fuse 16 is connected to the voltage supply unit and the other end is connected to the ground line, when connected, a short circuit occurs and the internal circuit does not operate normally. Also, when the fuse 13 is reconnected, a short circuit occurs.
[0112]
As described above, according to the semiconductor device of the present embodiment, by providing the dummy fuse 16 that causes a short circuit in the internal circuit, the analysis of the internal circuit and the exposure and falsification of important data stored in the nonvolatile memory are more effectively performed. Can be prevented. Furthermore, tamper resistance is improved by increasing the time for distinguishing the fuse 13 from the dummy fuse 16.
[0113]
(Sixth embodiment)
FIG. 7 is a circuit diagram showing a part of the semiconductor device according to the sixth embodiment of the present invention. The same components as those in the third to fifth embodiments are denoted by the same reference numerals.
[0114]
As shown in FIG. 7, the semiconductor device of the present embodiment is obtained by further adding a dummy fuse 16 whose both ends are connected to the internal circuit 128 in the semiconductor device of the third embodiment shown in FIG. Here, one end and the other end of the dummy fuse 16 are connected to different portions of the internal circuit 128, respectively. Each part of the internal circuit issues an internal circuit signal s127a and an internal circuit signal s127b. The dummy fuse 16 has nothing to do with the control of the internal circuit 128.
[0115]
Further, in the semiconductor device of the present embodiment, the dummy fuse 16 is cut in advance before the shipment inspection as in the fifth embodiment. This is because the internal circuit signal s127a and the internal circuit signal s127b collide. This is to prevent it.
[0116]
Hereinafter, the operation of the semiconductor device of the present embodiment will be described.
[0117]
First, at the time of shipment inspection of a semiconductor device, the fuse 13 is in a connected state. At this time, the input control signal s115 is fixed at a low level. As a result, the signal fixing circuits 124a and 124b are both opened, and the inspection signal input from the inspection terminal 11 is inverted by the inverter 126, and is directly input to the internal circuit as the internal circuit inspection signal s15.
[0118]
Next, after completion of the shipping inspection, the fuse 13 is cut by a laser cutter or the like in order to prevent an inspection signal from the inspection terminal 11 from being input to the internal circuit.
[0119]
When the power is turned on in this state, the input control signal s115 is fixed at the High level, and the signal fixing circuits 124a and 124b are both turned on. Then, the inverter gate input signal s125 (not shown) becomes Low level, and the internal circuit inspection signal s15 is fixed at High level. This stabilizes the operation of the internal circuit.
[0120]
Here, when a third party reconnects the cut portion of the fuse by FIB in order to analyze the internal circuit, whether the fuse 13 is related to the operation of the semiconductor device or the dummy fuse 16 not related to the operation. Attempts to connect all of them because they are indistinguishable. However, since the dummy fuses 16 are separate internal circuit signals 127a and 127b, if they are connected, the signals will collide and the internal circuit will not operate normally.
[0121]
As described above, according to the semiconductor device of the present embodiment, by inserting the dummy fuse 16 that causes a collision of an internal circuit signal, the analysis of the internal circuit and the exposure and falsification of important data stored in the nonvolatile memory are effectively prevented. Can be prevented. Furthermore, tamper resistance is improved by increasing the time for distinguishing the fuse 13 from the dummy fuse 16.
[0122]
(Seventh embodiment)
FIG. 8 is a circuit diagram showing a part of the semiconductor device according to the seventh embodiment of the present invention. The same components as those in the third to sixth embodiments are denoted by the same reference numerals.
[0123]
As shown in FIG. 8, the semiconductor device of this embodiment is different from the semiconductor device of the fifth embodiment shown in FIG. 6 in that the inspection terminal 11 and the inverter 126 are short-circuited to short-circuit the fuse 13 without sandwiching the fuse 13. The wiring 129 is further provided. In the semiconductor device of the present embodiment, the inspection terminals 11 are used not only at the time of inspection but also at the time of operation of the semiconductor device. Therefore, although not shown, in the semiconductor device of the present embodiment, another means for preventing the information held in the internal circuit from being analyzed from the inspection terminal 11 is taken. The dummy fuse 16 is cut in advance before shipping inspection so as not to cause a short circuit.
[0124]
Hereinafter, the operation of the semiconductor device of the present embodiment will be described.
[0125]
First, at the time of shipment inspection of a semiconductor device, the fuse 13 is in a connected state. At this time, the inspection signal input from the inspection terminal 11 is input to the internal circuit as the internal circuit inspection signal s15 via the resistor in the input protection circuit 12 (not shown) and the inverter 126. Since both the signal fixing circuits 124a and 124b are in the open state, no short circuit occurs and normal inspection can be performed.
[0126]
Next, after the completion of the shipping inspection, the fuse 13 is cut to leave a cut mark. Here, by cutting the fuse 13, when a third party attempts to reconnect the fuse, it is impossible to determine whether or not the fuse needs to be connected.
[0127]
When the power is turned on in this state, the input control signal s115 is fixed at the High level, and the signal fixing circuits 124a and 124b are both turned on. Then, the inverter gate input signal s125 (not shown) becomes Low level, and the internal circuit inspection signal s15 is fixed at High level. This stabilizes the operation of the internal circuit.
[0128]
Here, when a third party reconnects the cut portion of the fuse with the FIB in order to illegally analyze the internal circuit, whether the fuse 13 is related to the operation of the semiconductor device or the dummy fuse 16 not related to the operation is used. Trying to connect all of them, because it is indistinguishable. However, since the short-circuit wiring 129 is provided, a signal is input from the inspection terminal 11 to the internal circuit control signal s15 regardless of disconnection / connection of the fuse 13. This results in wasting time trying to reconnect the fuse.
[0129]
As described above, according to the semiconductor device of the present embodiment, the time required for identifying the internal circuit and the terminal is increased by inserting the fuse 13 and the dummy fuse 16 into the inspection terminal 11 used during operation. Therefore, tamper resistance can be improved. Since the inspection terminal 11 is provided with a separate means such as an encryption circuit for preventing unauthorized analysis, the information of the internal circuit is analyzed through the inspection terminal 11 and the short-circuit wire 129. Don't worry.
[0130]
(Eighth embodiment)
The eighth embodiment of the present invention relates to the structure of a fuse irrelevant to the operation of a semiconductor device.
[0131]
FIG. 9 is an enlarged view showing a dummy fuse in the semiconductor device according to the eighth embodiment of the present invention. The semiconductor device of the present embodiment includes a dummy fuse irrelevant to the operation of the internal circuit, and the dummy fuse is provided with a cut portion 131 in advance as shown in FIG. The dummy fuse in the figure has a fuse window 130. Here, the fuse window is a region provided for cutting the fuse and having no protective film and exposing the wiring.
[0132]
In the semiconductor device according to another embodiment including the above-described dummy fuse, the fuse is once provided and then cut. Therefore, although rare, the cutting of the fuse by the laser cutter may be incomplete. If the dummy fuse is still connected, it is easily known that the fuse is not a fuse to be connected, so that there is no point in providing a dummy fuse.
[0133]
On the other hand, the dummy fuse shown in the present embodiment has a wiring pattern that has been cut in advance, so that it is possible to eliminate the failure of cutting the fuse by the laser cutter. By irradiating the laser before the inspection and leaving the fuse cutting trace, it becomes impossible to distinguish between a fuse related to the operation of the semiconductor device and a dummy fuse not related to the operation.
[0134]
As described above, according to the semiconductor device of the present embodiment, it is possible to surely cut the fuse by setting the dummy fuse in a divided wiring pattern in advance, and further, by performing laser irradiation after inspection, By leaving a trace of fuse cutting, the time required for analysis can be increased, and the tamper resistance of the semiconductor device can be improved.
[0135]
In the semiconductor device of this embodiment, the divided wiring pattern is applied to the dummy fuse. However, the fuse which is not related to the operation of the internal circuit like the fuse 13 in the seventh embodiment is also divided in advance. It is effective to apply a wiring pattern.
[0136]
(Ninth embodiment)
In the embodiments described so far, the example in which the fuse 13 for imparting tamper resistance to the semiconductor device is provided between the inspection terminal 11 and the internal circuit has been described. In particular, the fuse 13 is connected to the internal circuit. The same effect can be obtained even if a fuse is provided between the external output circuit and the inspection terminal. In the following embodiment, an example in which a fuse is provided between an external output circuit and a test terminal will be described.
[0137]
FIG. 10 is a circuit diagram showing a part of the semiconductor device according to the ninth embodiment of the present invention. Since the semiconductor device of the present embodiment has a configuration similar to that of the semiconductor device of the first embodiment, the inspection terminal, fuse, and dummy fuse are the same as those of the semiconductor device of the first embodiment shown in FIG. The same reference numerals are used as in FIG.
[0138]
As shown in FIG. 10, the semiconductor device of the present embodiment has a test terminal 11 and an external output circuit (not shown), and an output is provided between the test terminal 11 and the external output circuit. A hold circuit 312, a fuse 13, and an inverter 314 are provided. Here, the output hold circuit 312 includes a high-resistance element 326 having one end grounded and the other end connected to the inspection terminal 11, and when the inspection terminal 11 is not driven (when the inspection terminal 11 is not driven). (When no current flows through the test terminal 11).
[0139]
A feature of the semiconductor device of the present embodiment is that a fuse 13 is provided on a signal path between an external output circuit and a test terminal 11 and has the same shape as the fuse 13 and has no relation to the operation of an internal circuit of the semiconductor device. That is, a dummy fuse 16 is provided. This dummy fuse 16 may be provided near the fuse 13 or may be provided separately from the fuse 13.
[0140]
The effects of the fuse 13 and the dummy fuse 16 in the semiconductor device having the above configuration will be described below.
[0141]
In the shipping inspection of the semiconductor device, the inspection is performed using not only the terminal to be wired at the time of mounting but also the inspection terminal 11 in order to shorten the inspection time and improve the failure detection rate.
[0142]
At the time of this shipping inspection, the fuse 13 is not blown, and the output inspection signal is output to the inspection terminal 11 as a signal from the external output circuit inspection signal o315. Here, the external output circuit inspection signal o315 generated in the internal circuit and output from the external output circuit is, for example, a response signal to the inspection signal input to the internal circuit via the input circuit.
[0143]
Next, after completion of the shipping inspection, the fuse 13 and the dummy fuse 16 are cut by a laser cutter or the like to prevent unauthorized analysis. With this operation, the wiring to the external output circuit to the inspection terminal 11 is disconnected.
[0144]
In order to illegally analyze the internal circuit, when a third party connects the blown fuse by FIB, it is difficult to determine whether the fuse 13 is related to the operation of the semiconductor device or the dummy fuse 16 not related to the operation. Attempts to connect all of them because they don't. Therefore, as in the case of using the semiconductor device of the first embodiment, the time required for analysis is increased.
[0145]
As described above, according to the ninth embodiment of the present invention, by inserting the dummy fuse 16 irrelevant to the operation of the internal circuit of the semiconductor device, the analysis time is increased and the tamper resistance is improved.
[0146]
The number of dummy fuses 16 can be n (n is a natural number of 2 or more). In this case, the time required for the analysis is longer than when only one dummy fuse 16 is used, so that the tamper resistance is further improved. This is common to the embodiments after the dummy fuse 16 is provided.
[0147]
Further, since the configuration described in the present embodiment can be applied to any external output circuit, by using the present embodiment together with a tamper-resistant nonvolatile memory or the like, the tamper resistance can be further improved. It can be improved.
[0148]
In this embodiment, the fuse 13 is provided between the output hold circuit 312 and the output section of the inverter 314. However, the fuse 13 is provided between the output hold circuit 312 and the test terminal 11 or the input section of the inverter 314. It is only necessary that the power supply circuit be provided on a path connecting the external output circuit and the inspection terminal 11.
[0149]
Further, a plurality of fuses connected in series with each other to the fuse 13 may be further provided to reduce a cutting error rate of the fuse.
[0150]
Note that, in the semiconductor device described in this embodiment, the circuit configuration of this embodiment can be applied not only to the case where the output hold circuit 312 is provided but also to the case of a pull-up system.
[0151]
Further, in the semiconductor device of the present embodiment, a protection circuit may be added in order to prevent surge voltage.
[0152]
Further, in the present embodiment, the fuse 13 is provided on the path of the signal output from the internal circuit, but may be combined with the configuration described in each of the first to eighth embodiments. That is, a fuse may be further provided on the path of the input signal to the internal circuit. Thereby, the tamper resistance can be further improved.
[0153]
(Tenth embodiment)
11 and 12 are circuit diagrams each showing an example of the semiconductor device according to the tenth embodiment of the present invention. The semiconductor device of the present embodiment has a configuration similar to that of the semiconductor device of the second embodiment. 11 and 12, the output hold circuit 312 is omitted and not shown.
[0154]
First, the semiconductor device of the present embodiment shown in FIG. 11 includes a test terminal 11, an external output circuit (not shown), an output circuit 416 connected to the test terminal 11, an external output circuit and an output circuit 416. And an output control circuit 317 for controlling an output signal from the output circuit 416.
[0155]
In the semiconductor device of the present embodiment, the output circuit 416 has the same configuration as the input circuit 116 in the semiconductor device of the second embodiment, and the output control circuit 317 has the same configuration as the input control circuit 17 in the semiconductor device of the second embodiment. Have.
[0156]
That is, the output circuit 416 includes the inverter 417 receiving the output control signal o415, and the NAND circuit 419 in which the outputs of the fuse 13 and the inverter 417 are respectively connected to the inputs.
[0157]
The output control circuit 317 includes a p-channel MISFET 318 having a gate connected to the ground and a source connected to the voltage supply unit, and an n-channel MISFET 318 having a source connected to the ground and a drain connected to the drain of the p-channel MISFET 318. A MISFET 319, an inverter 411 having an input connected to an intermediate point 330 between the p-channel MISFET 318 and the n-channel MISFET 319, a fuse 410 provided between the p-channel MISFET 318 and the intermediate point 330, and an input having an inverter An inverter 413 connected to the output of the inverter 413, an input 414 connected to the output of the inverter 413, an output connected to the input of the inverter 413, and an input connected to the output of the inverter 413 and the inverter 414; Connected to the input And an inverter 413.
[0158]
The gate of the n-channel MISFET 319 is connected to the intermediate point 331. The fuse 13 and the fuse 410 are formed of a wiring layer, and can be cut by a laser cutter or the like when necessary. Note that the output control circuit 317 that generates the output control signal o415 is often arranged in a different area from the inspection terminal 11 even in the same chip.
[0159]
The operation of the semiconductor device configured as described above will be described below.
[0160]
First, when the output control signal o415 input to the output circuit 416 is at a low level, the inverter 417 outputs a high-level NAND gate input signal o418b. At this time, the signal to the inspection terminal 11 is output as it is from the external output circuit inspection signal o315.
[0161]
Next, when the output control signal o415 input to the output circuit 416 is at the high level, the NAND gate input signal o418b is at the low level, and the external output inspection signal o415 is fixed at the high level regardless of the NAND gate input signal o418a. You. That is, at this time, the signal to the inspection terminal is not output from the external output circuit.
[0162]
In the semiconductor device of the present embodiment, the fuse 13 and the fuse 410 are connected at the time of shipping inspection. At this time, the capabilities of the transistors of the p-channel MISFET 318 and the n-channel MISFET 319 are set such that the gate input of the inverter 411 is always at the high level. When the power is turned on and a high-level signal is input to the inverter 411, the output control signal o415 always goes to the low level. As a result, at the time of inspection, the inspection signal output from the external output circuit is output to the inspection terminal 11.
[0163]
After the completion of the shipment inspection, the fuse 13 and the fuse 410 are cut by a laser cutter or the like in order to prevent a signal from the external output circuit from being output from the inspection terminal 11. Thereby, the wiring from the external output circuit to the inspection terminal 11 is disconnected. As a result, when the power is turned on again, the input of the inverter 411 becomes low level, and the output control signal o415 is fixed at high level. Therefore, the inspection signal output to the inspection terminal 11 by the output control signal o415 is the inspection terminal even when the fuse 13 is not sufficiently cut or when the cut portion of the fuse 13 is reconnected by FIB or the like. Is not output to
[0164]
As described above, according to the semiconductor device of the present embodiment, the operation of the internal circuit can be stabilized by fixing the external output circuit inspection signal o315 after the fuse is cut to the high level. Furthermore, according to the semiconductor device of the present embodiment, it becomes impossible to output the signal from the external output circuit from the inspection terminal 11, so that the internal circuit analysis of the semiconductor device and the important data stored in the nonvolatile memory Exposure and data monitoring and falsification can be prevented.
[0165]
In the semiconductor device of this embodiment, even when the NOR circuit 422 is used instead of the NAND circuit 419, it goes without saying that the same operation is performed by adopting the circuit configuration shown in FIG.
[0166]
Note that the configuration of the output circuit 416 is not limited to the example illustrated in FIG. 12, and the configuration of the output circuit 416 is different depending on the level of the output control signal o 415 when the test signal from the external output circuit is output to the test terminal 11 and when it is not output. Any configuration is possible as long as it can be divided into cases. Further, the configuration of the output control circuit 317 is not limited to the configuration shown in FIG. 2 but may be any configuration having a fuse 410 and outputting an output control signal o415 at different levels when the fuse 410 is cut and when it is connected. Good. In order to further improve the tamper resistance, a dummy fuse as shown in the ninth embodiment can be provided. Further, the fuse 13 may be provided between the inspection terminal 11 and the output circuit 416.
[0167]
(Eleventh embodiment)
FIG. 13 is a circuit diagram showing a part of the semiconductor device according to the eleventh embodiment of the present invention. As shown in the figure, the semiconductor device of the present embodiment has the same configuration as the semiconductor device of the third embodiment.
[0168]
A feature of the semiconductor device of this embodiment is that a signal fixing circuit 424a controlled by an inverted signal of the output control signal o415 and a signal fixing circuit 424b controlled by the output control signal o415 are provided with the fuse 13 interposed therebetween. It is. That is, the semiconductor device of the present embodiment includes the inspection terminal 11 and the inverter 426, the output hold circuit 312 (not shown) connected to the inspection terminal 11, and the fuse provided between the output hold circuit 312 and the inverter 426. 13, a signal fixing circuit 424 a branched from between the output hold circuit 312 and the fuse 13, and a signal fixing circuit 424 b branched from between the fuse 13 and the inverter 426. Note that the signal fixing circuit 424a is a p-channel MISFET whose source is connected to the voltage supply unit, and the signal fixing circuit 424b is an n-channel MISFET whose source is connected to the ground.
[0169]
Next, the operation of the semiconductor device of the present embodiment will be described.
[0170]
First, at the time of shipment inspection of a semiconductor device, the fuse 13 is in a connected state. At this time, since the output control signal o415 is fixed at the low level, the signal fixing circuits 424a and 424b are both in the open state, and the inspection signal output from the external output circuit is output from the inspection terminal 11 to the outside. You.
[0171]
Next, after completion of the shipping inspection, the fuse 13 is cut by a laser cutter or the like in order to prevent an output signal from the external output circuit from being output to the inspection terminal 11. Thereby, the wiring from the external output circuit to the inspection terminal 11 is disconnected. When the power is turned on in this state, the output control signal o415 is fixed at the High level, and both the signal fixing circuits 424a and 424b are turned on. At this time, the signal o315 for external output circuit inspection is fixed at the High level by the signal fixing circuit 424b, so that the output to the inspection terminal 11 is stabilized.
[0172]
In a chip on which the semiconductor device of the present embodiment is mounted, if the cut point of the fuse is reconnected with a FIB or the like in order to illegally analyze the internal circuit, the power supply potential and the ground potential are short-circuited, and the chip internal The circuit will not operate properly. At this time, when both the transistors of the signal fixing circuits 424a and 424b are in the ON state, the capacity of the transistor is set so that the inverter gate signal o425 is always fixed at the Low level, thereby setting the inverter gate. It is also possible to always fix the signal o425 to the low level without depending on the output signal from the external output circuit.
[0173]
As described above, according to the semiconductor device of the present embodiment, even if the cut portion of the fuse is reconnected by FIB or the like, it is impossible to analyze the internal circuit or expose or falsify the important data stored in the nonvolatile memory. can do.
[0174]
In the semiconductor device of the present embodiment, the signal fixing circuits 424a and 424b are not limited to the configuration shown in FIG. 13, and the signal fixing circuits 424a and 424b may be connected when the fuse 13 is cut and then reconnected. Any configuration may be used as long as the short circuit is established between them. For example, the positions of the voltage supply unit and the ground potential may be switched.
[0175]
Also, in the semiconductor device of the present embodiment, when the fuse 13 is reconnected, the inverter gate signal o425 is always fixed at the low level, and the inspection terminal 11 is always fixed at the high level, but the inverter gate signal o425 is always fixed at the high level. The configuration may be such that the test terminal is fixed at the High level and the test terminal is always fixed at the Low level.
[0176]
(Twelfth embodiment)
FIG. 14 is a circuit diagram showing a part of the semiconductor device according to the twelfth embodiment of the present invention. In the figure, the same components as those of the semiconductor devices of the ninth and eleventh embodiments are denoted by the same reference numerals. The configuration between the external output circuit and the inspection terminal 11 of the semiconductor device of the present embodiment is the same as the configuration between the internal circuit and the inspection terminal of the semiconductor device of the fourth embodiment.
[0177]
The semiconductor device of the present embodiment is obtained by further providing a dummy fuse 16 having the same shape as the fuse 13 without being connected to the internal circuit, in the semiconductor device of the eleventh embodiment shown in FIG. This dummy fuse 16 may be arranged near the normal fuse 13 or may be provided separately. The operation of such a semiconductor device will be described below.
[0178]
First, at the time of shipment inspection of the semiconductor inspection device, the fuse 13 is in a connected state, as in the third embodiment. At this time, the output control signal o415 is fixed at the low level. As a result, the signal fixing circuits 424a and 424b are both opened, and the inspection signal output from the external output circuit is inverted by the inverter 426 and output as it is to the inspection terminal 11 as the external output circuit inspection signal o315.
[0179]
Next, after the shipment inspection of the semiconductor device is completed, the inspection signal from the external output circuit is not output to the inspection terminal, so that the fuse 13 is cut by a laser cutter or the like. Thereby, the wiring from the external output circuit to the inspection terminal is disconnected.
[0180]
When the power is turned on again in this state, the output control signal o415 is fixed at the High level, and both the signal fixing circuits 424a and 424b are turned on. Then, the inverter gate signal o425 (not shown) becomes Low level, and the external output circuit inspection signal o315 is fixed at High level. This stabilizes the operation of the internal circuit.
[0181]
At this time, if the cut portion of the fuse is reconnected by FIB or the like in order to illegally analyze the internal circuit of the chip, as in the eleventh embodiment, the power supply potential of the signal fixing circuit 424a and the signal fixing circuit 424b Is short-circuited, and the internal circuit does not operate normally.
[0182]
In addition, since the semiconductor device of the present embodiment is provided with the dummy fuse 16, when the fuse is reconnected by FIB or the like in order to analyze the internal circuit, a fuse related to the operation of the semiconductor device is provided. It is indistinguishable whether it is 13 or a dummy fuse 16 not related to the operation. Therefore, when a third party analyzes the internal circuit, it tries to connect all the fuses. The result is an increase in analysis time.
[0183]
As described above, according to the semiconductor device of the present embodiment, the time required for analyzing the internal circuit can be reduced by inserting the dummy fuse 16 irrelevant to the operation of the internal circuit into the semiconductor device of the eleventh embodiment. It is possible to further increase the tamper resistance.
[0184]
Although FIG. 14 shows only one dummy fuse 16, the number of dummy fuses 16 may be n (n is a natural number of 2 or more). In this case, the time required for analysis is longer than in the case of a single analyzer, and the tamper resistance can be further improved. This is the same in the following embodiments.
[0185]
(Thirteenth embodiment)
FIG. 15 is a circuit diagram showing a part of the semiconductor device according to the thirteenth embodiment of the present invention. The configuration between the external output circuit and the inspection terminal 11 of the semiconductor device of the present embodiment is the same as the configuration between the internal circuit and the inspection terminal of the semiconductor device of the fifth embodiment. Note that the same components as those in the twelfth embodiment are denoted by the same reference numerals.
[0186]
The semiconductor device of the present embodiment is obtained by adding a dummy fuse 16 having one end connected to the power supply unit and the other end grounded to the semiconductor device of the eleventh embodiment shown in FIG. The dummy fuse 16 has the same shape as the fuse 13. That is, the semiconductor device of the present embodiment is different from the twelfth embodiment in that a voltage supply unit and a ground line (low voltage supply unit) are connected to both ends of the dummy fuse 16, respectively.
[0187]
Another difference between the semiconductor device of the present embodiment and the twelfth embodiment is that the dummy fuse 16 is cut in advance before the shipment inspection. This is because if the dummy fuse 16 is left in a conductive state, a short circuit occurs at the time of shipping inspection and inspection cannot be performed.
[0188]
Hereinafter, the operation of the semiconductor device of the present embodiment will be described.
[0189]
First, at the time of shipment inspection of a semiconductor device, the fuse 13 is in a connected state. At this time, the output control signal o415 is fixed at the low level. As a result, the signal fixing circuits 424a and 424b are both open, and the inspection signal output from the external output circuit is inverted by the inverter 426, and is output to the inspection terminal 11 as the external output circuit inspection signal o315 as it is.
[0190]
Next, after the completion of the shipping inspection, the fuse 13 is cut by a laser cutter or the like in order to prevent the inspection signal from the external output circuit from being output to the inspection terminal.
[0191]
When the power is turned on again in this state, the output control signal o415 is fixed at the High level, and both the signal fixing circuits 424a and 424b are turned on. Then, the inverter gate signal o425 (not shown) becomes Low level, and the external output circuit inspection signal o315 is fixed at High level. This stabilizes the operation of the internal circuit.
[0192]
Here, when the blown fuse portion is reconnected by the FIB in order to illegally analyze the internal circuit by a third party, if the fuse 13 is related to the operation of the semiconductor device or a dummy not related to the operation, Since it is indistinguishable that the fuse 16 is used, an attempt is made to connect all of them. However, since one end of the dummy fuse 16 is connected to the voltage supply unit and the other end is connected to the ground line, when connected, a short circuit occurs and the internal circuit does not operate normally. Similarly, a short circuit occurs when the fuse 13 is reconnected.
[0193]
As described above, according to the semiconductor device of the present embodiment, by providing the dummy fuse 16 that causes a short circuit in the internal circuit, analysis of the internal circuit, exposure of important data stored in the nonvolatile memory, monitoring of the data, and falsification of the data are performed. Can be more effectively prevented. Further, when analyzing the semiconductor device of the present embodiment, a time for identifying the fuse 13 and the dummy fuse 16 is also required, so that the tamper resistance is improved.
[0194]
(14th embodiment)
FIG. 16 is a circuit diagram showing a part of the semiconductor device according to the fourteenth embodiment of the present invention. The configuration between the external output circuit and the inspection terminal 11 of the semiconductor device of the present embodiment is the same as the configuration between the internal circuit and the inspection terminal of the semiconductor device of the sixth embodiment. The same components as those in the first to thirteenth embodiments are denoted by the same reference numerals.
[0195]
As shown in FIG. 16, the semiconductor device of the present embodiment is obtained by further adding a dummy fuse 16 having both ends connected to the external output circuit 428 in the semiconductor device of the eleventh embodiment shown in FIG. Here, one end and the other end of the dummy fuse 16 are connected to different portions of the external output circuit 428, respectively. From each of the portions of the external output circuit 428 connected to the dummy fuse 16, an external output circuit signal o427a and an external output circuit signal o427b are issued. The dummy fuse 16 is irrelevant to the control of the external output circuit 428. In the semiconductor device of the present embodiment, the dummy fuse 16 is cut in advance before the shipment inspection as in the thirteenth embodiment, but this causes the external output circuit signal o427a and the external output circuit signal o427b to collide. This is to prevent
[0196]
Hereinafter, the operation of the semiconductor device of the present embodiment will be described.
[0197]
First, at the time of shipment inspection of a semiconductor device, the fuse 13 is in a connected state. At this time, the output control signal o415 is fixed at the low level. As a result, the signal fixing circuits 424a and 424b are both open, and the inspection signal output from the external output circuit is inverted by the inverter 426, and is output as it is to the inspection terminal 11 as the external output circuit inspection signal o315. .
[0198]
Next, after the completion of the shipping inspection, the fuse 13 is cut by a laser cutter or the like in order to prevent the inspection signal from the external output circuit from being output to the inspection terminal 11. When the power is turned on in this state, the output control signal o415 is fixed at the High level, and both the signal fixing circuits 424a and 424b are turned on. Then, the inverter gate signal o425 (not shown) becomes Low level, and the external output circuit inspection signal o315 is fixed at High level. This stabilizes the operation of the internal circuit.
[0199]
Here, when a third party reconnects the fuse cut portion with the FIB in order to illegally analyze the internal circuit, the third fuse 13 related to the operation of the semiconductor device or the dummy fuse 16 not related to the operation is used. Attempt to connect all of them, because it is indistinguishable. However, since external output circuit signals o427a and o427b are respectively transmitted to both ends of the dummy fuse 16, when the dummy fuse 16 is connected, the signals collide with each other and the internal circuit of the chip does not operate normally. .
[0200]
As described above, according to the semiconductor device of the present embodiment, by inserting the dummy fuse 16 that causes the collision of the external output circuit signal, the internal circuit is analyzed, and the important data stored in the nonvolatile memory is exposed or falsified. Can be effectively prevented. Further, the tamper resistance is improved by increasing the time for identifying the fuse 13 and the dummy fuse 16.
[0201]
(Fifteenth embodiment)
FIG. 17 is a circuit diagram showing a part of the semiconductor device according to the fifteenth embodiment of the present invention. The same components as those in the first to fourteenth embodiments are denoted by the same reference numerals. The configuration between the external output circuit and the inspection terminal 11 of the semiconductor device of the present embodiment is the same as the configuration between the internal circuit and the inspection terminal of the semiconductor device of the seventh embodiment.
[0202]
As shown in FIG. 17, the semiconductor device of this embodiment is different from the semiconductor device of the thirteenth embodiment shown in FIG. 15 in that a short-circuit wiring for short-circuiting an external output circuit and an inverter 426 without interposing a fuse 13 therebetween. 429 is further provided. In the semiconductor device of the present embodiment, the inspection terminals 11 are used not only at the time of inspection but also at the time of operation of the semiconductor device. Therefore, although not shown, the semiconductor device of the present embodiment employs another means for preventing the information output from the inspection terminal 11 from the external output circuit from being analyzed. The dummy fuse 16 is cut in advance before shipping inspection so as not to cause a short circuit.
[0203]
Hereinafter, the operation of the semiconductor device of the present embodiment will be described.
[0204]
First, at the time of shipment inspection of a semiconductor device, the fuse 13 is in a connected state. At this time, the inspection signal output from the external output circuit is output to the inspection terminal 11 as the external output circuit inspection signal o315 via the inverter 426. Note that since the signal fixing circuits 424a and 424b are both in the open state, no short circuit occurs and the inspection can be performed normally.
[0205]
Next, after the completion of the shipping inspection, the fuse 13 is cut to leave a cut mark. Here, by cutting the fuse 13, when a third party attempts to reconnect the fuse, it is impossible to determine whether or not the fuse needs to be connected. When the power is turned on in this state, the output control signal o415 is fixed at the High level, and the signal fixing circuits 424a and 424b are both turned on. Then, the inverter output signal o425 (not shown) becomes Low level, and the external output circuit inspection signal o315 is fixed at High level. This stabilizes the operation of the internal circuit.
[0206]
Here, in order to illegally analyze the internal circuit by a third party, if the fuse cut point is reconnected by FIB or the like, the fuse 13 related to the operation of the semiconductor device or the dummy 13 not related to the operation may be used. I can't tell if it's a fuse, so I try to connect them all. However, since the short-circuit wiring 429 is provided, an external output signal is output from the external output circuit to the inspection terminal 11 regardless of disconnection / connection of the fuse 13. This results in wasting time trying to reconnect the fuse.
[0207]
As described above, according to the semiconductor device of the present embodiment, the time required for identifying internal circuits and terminals can be increased by inserting the fuses 13 and the dummy fuses 16 into the inspection terminals 11 used during operation. Therefore, tamper resistance can be improved. In addition, since such an inspection terminal 11 is provided with a separate means such as an encryption circuit for preventing unauthorized analysis, the information held by the internal circuit via the inspection terminal 11 and the short-circuit wire 429 is not transmitted. Don't worry about being analyzed.
[0208]
(Sixteenth embodiment)
The sixteenth embodiment of the present invention relates to the structure of a fuse irrelevant to the operation of a semiconductor device. This is the same as the fuse structure described in the eighth embodiment.
[0209]
FIG. 18 is an enlarged view showing a dummy fuse in the semiconductor device according to the sixteenth embodiment of the present invention.
[0210]
The semiconductor device of the present embodiment includes a dummy fuse irrelevant to the operation of the internal circuit. The dummy fuse is provided with a cut portion 431 in advance as shown in FIG. The dummy fuse in the figure has a fuse window 430.
[0211]
As shown in the present embodiment, even when a fuse is provided between the external output circuit and the inspection terminal, the fuse is surely cut by setting the dummy fuse in a previously divided wiring pattern. It becomes possible. Furthermore, by irradiating the laser after inspection and leaving the fuse after cutting, the time required for analysis can be increased, and the tamper resistance of the semiconductor device can be improved.
[0212]
Further, in the semiconductor device of the present invention, the form in which the external output signal is output from the test terminal 11 has been described. However, the present invention is also applicable to a case where the test terminal is an input / output terminal which serves as an input terminal and an output terminal. It is possible to apply. Further, the installation position of the fuse and the dummy fuse and the installation position and the circuit configuration of a circuit having a function of holding a signal output to the inspection terminal at a desired output level are different between the external output circuit and the inspection terminal. Then, it is not limited.
[0213]
【The invention's effect】
The semiconductor device of the present invention includes not only a fuse but also a dummy fuse not connected to the internal circuit between the inspection terminal and the internal circuit, and these are cut after the inspection. As a result, when a third party reconnects the fuse for the purpose of analyzing the internal circuit and exposing or falsifying important data stored in the nonvolatile memory, it takes time to distinguish the fuse from the dummy fuse. In addition, the tamper resistance of the semiconductor device of the present invention is improved as compared with the related art. Further, the above configuration is effective even when the inspection terminal is an output terminal for outputting a signal from the internal circuit.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing a part of a semiconductor device according to a first embodiment of the present invention.
FIG. 2 is a circuit diagram illustrating an example of a semiconductor device according to a second embodiment of the present invention.
FIG. 3 is a circuit diagram illustrating an example of a semiconductor device according to a second embodiment of the present invention.
FIG. 4 is a circuit diagram showing a part of a semiconductor device according to a third embodiment of the present invention.
FIG. 5 is a circuit diagram showing a part of a semiconductor device according to a fourth embodiment of the present invention.
FIG. 6 is a circuit diagram showing a part of a semiconductor device according to a fifth embodiment of the present invention.
FIG. 7 is a circuit diagram showing a part of a semiconductor device according to a sixth embodiment of the present invention.
FIG. 8 is a circuit diagram showing a part of a semiconductor device according to a seventh embodiment of the present invention.
FIG. 9 is an enlarged view showing a dummy fuse in a semiconductor device according to an eighth embodiment of the present invention.
FIG. 10 is a circuit diagram showing a part of a semiconductor device according to a ninth embodiment of the present invention.
FIG. 11 is a circuit diagram illustrating an example of a semiconductor device according to a tenth embodiment of the present invention.
FIG. 12 is a circuit diagram showing an example of a semiconductor device according to a tenth embodiment of the present invention.
FIG. 13 is a circuit diagram showing a part of a semiconductor device according to an eleventh embodiment of the present invention.
FIG. 14 is a circuit diagram showing a part of a semiconductor device according to a twelfth embodiment of the present invention.
FIG. 15 is a circuit diagram showing a part of a semiconductor device according to a thirteenth embodiment of the present invention.
FIG. 16 is a circuit diagram showing a part of a semiconductor device according to a fourteenth embodiment of the present invention.
FIG. 17 is a circuit diagram showing a part of a semiconductor device according to a fifteenth embodiment of the present invention.
FIG. 18 is an enlarged view showing a dummy fuse in a semiconductor device according to a sixteenth embodiment of the present invention.
FIG. 19 is a circuit diagram showing a configuration around a test terminal in a conventional semiconductor device.
FIG. 20 is a circuit diagram showing a configuration around an inspection terminal in another example of a conventional semiconductor device.
[Explanation of symbols]
11 Inspection terminal
12 Input protection circuit
13,110,410 fuse
14,111,112,113,114 Inverter
16 Dummy fuse
17 Input control circuit
18,27,318,327 p-channel MISFET
19, 28, 319, 328 n-channel MISFET
26,326 High resistance element
30, 31, 32 Intermediate point
116 input circuit
117,120,123,126 Inverter
119,419 NAND circuit
122,422 NOR circuit
124a, 124b, 424a, 424b Signal fixing circuit
128 Internal circuit
129,429 Short-circuit wiring
130,430 Fuse window
131,431 Fuse cutting point
312 Output hold circuit
316 output circuit
317 Output control circuit
330,331,332 Intermediate point
314, 411, 412, 413, 414 Inverter
417, 420, 423, 426 Inverter
428 External output circuit
s15 Internal circuit inspection signal
s115 input control signal
s118a, s118b NAND gate input signal
s125, o425 Inverter gate input signal
s127a, s127b Internal circuit signal
o315 External output circuit inspection signal
o415 output control signal
o418a, o418b NAND gate input signal
o427a, o427b External output circuit signal

Claims

An inspection terminal;
An internal circuit connected to the inspection terminal,
A fuse interposed on a connection path between the inspection terminal and the internal circuit;
A semiconductor device having a dummy fuse having substantially the same shape as the fuse and having no relation to control of the internal circuit.

The semiconductor device according to claim 1,
A semiconductor device, wherein the fuse and the dummy fuse are cut.

The semiconductor device according to claim 1, wherein
One end of the dummy fuse is connected to a high voltage supply, the other end is connected to a low voltage supply,
When the dummy fuse is in a connected state, the high voltage supply unit and the low voltage supply unit are short-circuited.

The semiconductor device according to claim 1, wherein
Both ends of the dummy fuse are respectively connected to different portions of the internal circuit,
Signals transmitted to both ends of the dummy fuse during driving are different from each other.

The semiconductor device according to any one of claims 1 to 3,
The semiconductor device, wherein the dummy fuse is not connected to the internal circuit.

The semiconductor device according to any one of claims 2 to 5,
A semiconductor device according to claim 1, wherein said dummy fuse is manufactured in a state of being cut in advance.

The semiconductor device according to claim 6,
A semiconductor device, wherein a cut mark is formed on the dummy fuse after manufacturing.

The semiconductor device according to any one of claims 1 to 7,
On a connection path between the inspection terminal and the internal circuit, an external output circuit for outputting an output signal from the internal circuit to the outside is further provided,
The semiconductor device, wherein the fuse is provided on a connection path between the external output circuit and the inspection terminal.

The semiconductor device according to claim 8,
Both ends of the dummy fuse are respectively connected to different portions of the external output circuit,
Signals transmitted to both ends of the dummy fuse during driving are different from each other.

The semiconductor device according to claim 9,
The semiconductor device, wherein the dummy fuse is not connected to the internal circuit and the external output circuit.

An inspection terminal;
An internal circuit connected to the inspection terminal,
A fuse interposed on a connection path between the inspection terminal and the internal circuit;
An input circuit that is provided on a connection path between the inspection terminal and the internal circuit and outputs a signal to the internal circuit;
An input control for inputting a test signal input to the test terminal to the internal circuit during a test, and an input control for controlling the input circuit so that the test signal input to the test terminal becomes invalid after the test. A semiconductor device comprising a circuit.

The semiconductor device according to claim 11,
A semiconductor device, wherein a signal input to the internal circuit is fixed at a constant level after the test regardless of the test signal.

The semiconductor device according to claim 11, wherein
A semiconductor device, wherein the fuse is cut after inspection.

The semiconductor device according to claim 13,
The semiconductor device according to claim 1, wherein the inspection signal becomes invalid when the fuse is reconnected.

The semiconductor device according to claim 14,
The input circuit is connected to a high voltage supply and a low voltage supply,
When the fuse is reconnected, the high-voltage supply unit and the low-voltage supply unit are short-circuited.

The semiconductor device according to any one of claims 11 to 15,
A wiring for bypassing the fuse is further provided on a connection path between the inspection terminal and the internal circuit,
A semiconductor device, wherein the inspection terminal functions as an input terminal for inputting a signal during operation.

The semiconductor device according to any one of claims 11 to 16,
A semiconductor device further comprising a dummy fuse having substantially the same shape as the fuse and irrelevant to control of the internal circuit.

The semiconductor device according to claim 17,
A semiconductor device, wherein the dummy fuse is cut.

The semiconductor device according to claim 17, wherein
One end of the dummy fuse is connected to a high voltage supply, the other end is connected to a low voltage supply,
When the dummy fuse is in a connected state, the high voltage supply unit and the low voltage supply unit are short-circuited.

The semiconductor device according to claim 17, wherein
Both ends of the dummy fuse are respectively connected to different portions of the internal circuit,
Signals transmitted to both ends of the dummy fuse during driving are different from each other.

The semiconductor device according to any one of claims 17 to 19,
The semiconductor device, wherein the dummy fuse is not connected to the internal circuit.

The semiconductor device according to any one of claims 17 to 21,
A semiconductor device according to claim 1, wherein said dummy fuse is manufactured in a state of being cut in advance.

The semiconductor device according to claim 22,
A semiconductor device, wherein a cut mark is formed on the dummy fuse after manufacturing.

An inspection terminal;
Internal circuit,
An external output circuit provided on a connection path between the inspection terminal and the internal circuit, for outputting an output signal from the internal circuit to the outside,
A fuse provided on a connection path between the inspection terminal and the external output circuit,
An output circuit that is provided on a connection path between the inspection terminal and the external output circuit and controls an output signal from the external output circuit;
An output control for outputting an external output circuit inspection signal output from the external output circuit at the time of inspection from the inspection terminal, and controlling the output circuit so that an output signal from the external output circuit becomes invalid after inspection. A semiconductor device comprising a circuit.

The semiconductor device according to claim 24,
A semiconductor device, wherein after inspection, the external output circuit inspection signal is fixed at a constant level regardless of the state of the internal circuit.

The semiconductor device according to claim 24, wherein
A semiconductor device, wherein the fuse is cut after inspection.

The semiconductor device according to claim 26,
The semiconductor device according to claim 1, wherein the external output circuit inspection signal becomes invalid when the fuse is reconnected.

28. The semiconductor device according to claim 27,
The output circuit is connected to a high voltage supply and a low voltage supply,
When the fuse is reconnected, the high-voltage supply unit and the low-voltage supply unit are short-circuited.

The semiconductor device according to any one of claims 24 to 28,
Wiring for bypassing the fuse is further provided on a connection path between the inspection terminal and the external output circuit,
A semiconductor device, wherein the inspection terminal functions as an output terminal for outputting a signal during operation.

The semiconductor device according to any one of claims 24 to 29,
A semiconductor device, further comprising a dummy fuse having substantially the same shape as the fuse and irrelevant to control of the external output circuit.

31. The semiconductor device according to claim 30,
A semiconductor device, wherein the dummy fuse is cut.

The semiconductor device according to claim 30, wherein
One end of the dummy fuse is connected to a high voltage supply, the other end is connected to a low voltage supply,
When the dummy fuse is in a connected state, the high voltage supply unit and the low voltage supply unit are short-circuited.

The semiconductor device according to claim 30, wherein
Both ends of the dummy fuse are respectively connected to different portions of the external output circuit,
A semiconductor device wherein signals transmitted to both ends of the dummy fuse during driving are different from each other.

The semiconductor device according to any one of claims 30 to 33,
The semiconductor device, wherein the dummy fuse is not connected to the external output circuit.

The semiconductor device according to any one of claims 30 to 34,
A semiconductor device according to claim 1, wherein said dummy fuse is manufactured in a state of being cut in advance.

36. The semiconductor device according to claim 35,
A semiconductor device, wherein a cut mark is formed on the dummy fuse after manufacturing.