【０００１】
【発明の属する技術分野】
本発明は、主として発振回路やフィルタ回路等を形成するための配線基板として使用される容量素子内蔵配線基板に関するものである。
【０００２】
【従来の技術】
発振回路やフィルタ回路等を形成するための基板として使用される配線基板として、複数の絶縁層および配線導体層を積層するとともに、この絶縁層の積層体の最表層および／または層間に誘電体層を追加し、その誘電体層の一部を挟んで対向する容量素子電極層が形成されて成る容量素子内蔵配線基板が知られている。
【０００３】
この容量素子内蔵配線基板において、一般に、絶縁層および誘電体層は、ガラスセラミックス焼結体・酸化アルミニウム質焼結体等のセラミック材料や、エポキシ樹脂をガラスクロスに含浸させた有機系材料や、セラミックフィラーを有機樹脂中に分散させた複合材料等の電気絶縁材料や高誘電率材料により形成され、また配線導体層および電極層は、銅・銀・タングステン等の金属粉末メタライズや銅箔・銅めっき層等の金属材料により形成される。
【０００４】
また、このような容量素子内蔵配線基板は、例えば、絶縁層および誘電体層がガラスセラミックス焼結体から成る場合であれば、ホウ珪酸ガラス等のガラス粉末と酸化アルミニウム等のセラミック粉末とを有機溶剤・バインダとともにシート状に成形して成る複数のグリーンシートの表面に、銅・銀等の金属ペーストを所定の配線導体層および容量素子電極層のパターンに印刷塗布し、容量素子電極層となる金属ペーストが誘電体層となるグリーンシートを挟んで対向するようにしてグリーンシートを積層し、焼成することにより製作される。
【０００５】
そして、配線導体層の露出表面を外部電気回路基板の回路配線に半田等を介して接続することにより、容量素子内蔵配線基板が、外部電気回路において発振回路やフィルタ回路として作動することとなる。
【０００６】
従来、このような容量素子内蔵配線基板においては、複数の絶縁層および配線導体層を積層するとともにこの絶縁層の積層体の最表層および／または層間に誘電体層を追加し、その誘電体層の一部を挟んで対向する容量素子電極層を形成する場合は、例えば、金属ペーストを印刷塗布したグリーンシートを積層する場合においては、いずれかの容量素子電極層が所定の位置からずれて積層される、いわゆる積層ずれを起こすと、この積層ずれにより対向する容量素子電極層の間に発生する静電容量値がばらつき、高精度の静電容量値が得られなくなるという問題があった。
【０００７】
従って、従来、一般的には、図２に要部断面図で示すように、面積が異なる容量素子電極層１２および１３を採用し、容量素子電極層１２・１３間に積層ずれが生じても、面積の小さい方の容量素子電極層１２が必ず面積の大きい方の容量素子電極層１３の内側に収まるようにして、容量素子電極層１２・１３同士の対向する面積、つまり対向する容量素子電極層１２・１３の間の静電容量の変化を抑える手法がとられていた。なお、図２において１１は誘電体層、１４は絶縁層である。
【０００８】
【特許文献１】
実開平６−６２５７０号公報
【０００９】
【発明が解決しようとする課題】
しかしながら、近年、容量素子内蔵配線基板においては小型化、特に低背化が強く要求されるようになってきているため、容量素子内蔵配線基板を形成する各誘電体層も、その厚みを非常に薄くすることが必要となってきている。これに対し、誘電体層を薄くした場合には、容量素子電極層の対向する面積の変化を抑えたとしても、面積の大きな容量素子電極層のうち面積の小さな容量素子電極層と対向していない外縁部分から面積の小さな容量素子電極層にかけて電気力線が回り込むことによって生じる余分な静電容量成分の影響が非常に大きくなり、静電容量値が所定の値からずれてしまうという問題が新たに発生するようになってきた。
【００１０】
また、容量素子電極層の積層ずれにより、配線導体層の容量素子電極層への投影面積が変化する。この変化によっても、内蔵容量素子の静電容量値のばらつきが引き起こされることになり、特に小面積の容量素子電極層の面積が小さくなるにつれて、静電容量値のばらつきも大きくなるという問題があった。
【００１１】
また、容量素子を形成するために絶縁層の積層体の最表層および／または層間に誘電体層を積層する必要があるため、上記のような容量素子内蔵配線基板の小型化、特に低背化が難しいという問題もあった。
【００１２】
そこで、本発明の課題は、特に小型化・低背化の著しい近年の容量素子内蔵配線基板において、この小型化・低背化が容易であり、かつ容量素子電極層のずれを効果的に防止することが可能で、静電容量値のばらつきが小さい容量素子内蔵配線基板を提供することにある。
【００１３】
【課題を解決するための手段】
本発明の容量素子内蔵配線基板は、複数の絶縁層および配線導体層を積層するとともに、前記絶縁層の層間に、前記絶縁層に被着された一方の容量素子電極層と、この一方の容量素子電極層よりも広い面積で前記一方の容量素子電極層を覆って被着された誘電体層と、この誘電体層よりも広い面積で前記誘電体層を覆って被着された他方の容量素子電極層とから成る容量素子が形成されていることを特徴とするものである。
【００１４】
また本発明の容量素子内蔵配線基板は、上記構成において、前記誘電体層の比誘電率を１１乃至１４としたことを特徴とするものである。
【００１５】
本発明の容量素子内蔵配線基板によれば、容量素子は、絶縁層に被着された一方の容量素子電極層と、この一方の容量素子電極層よりも広い面積で一方の容量素子電極層を覆って被着された誘電体層と、この誘電体層よりも広い面積で誘電体層を覆って被着された他方の容量素子電極層とから成ることから、他方の容量素子電極層の外周縁が一方の容量素子電極層の外周縁よりも外側に位置するようにして形成されることとなるとともに、他方の容量素子電極層が一方の容量素子電極層を取り囲むように形成されることとなり、一方の容量素子電極層と他方の容量素子電極層との対向する面積を常に一定に保つことができる。また、積層ずれを生じたとしても、これらの一方の容量素子電極層、誘電体層および他方の容量素子電極層は同じ層間に形成されることから、これら３層の位置関係がずれることはなく、一方および他方の容量素子電極層間の間隔も変動しないため、他方の容量素子電極層と一方の容量素子電極層との間に確実かつ安定に一定の静電容量を生じさせることができ、内蔵容量素子の静電容量の値を常に一定に維持することができる。
【００１６】
また、これらの一方の容量素子電極層、誘電体層および他方の容量素子電極層は、同じ層間に形成されているため、誘電体層を形成するために絶縁層と同じ大きさでその絶縁層とともに積層体を構成する少なくとも１層の誘電体層を追加して積層する必要はなく、容量素子内蔵配線基板の小型化・低背化を容易とすることができる。
【００１７】
また、本発明の容量素子内蔵配線基板によれば、誘電体層の比誘電率を１１乃至１４としたときには、容量素子の静電容量を十分に大きくすることができるとともに、誘電体層と絶縁層ならびに一方および他方の容量素子電極層との層間で密着不良が発生し難いものとすることができる。
【００１８】
【発明の実施の形態】
次に、本発明を添付の図面に基づき詳細に説明する。
【００１９】
図１は、本発明の容量素子内蔵配線基板の実施の形態の一例を示す要部断面図である。図１において、１は絶縁層、２は一方の容量素子電極層、３は一方の容量素子電極層２に対向する他方の容量素子電極層、４は誘電体層、５は配線導体層であり、これらの絶縁層１・一方の容量素子電極層２・他方の容量素子電極層３・誘電体層４および配線導体層５により容量素子内蔵配線基板が形成される。
【００２０】
絶縁層１は、ガラスセラミックス焼結体・酸化アルミニウム質焼結体等のセラミック材料や、エポキシ樹脂をガラスクロスに含浸させた有機系材料や、セラミックフィラーを有機樹脂中に分散させた複合材料等により形成される。
【００２１】
絶縁層１は、例えばガラスセラミックス焼結体から成る場合であれば、ホウ珪酸ガラス等のガラス粉末と酸化アルミニウム等のセラミック粉末とを有機溶剤・バインダとともにシート状に成形し複数枚のグリーンシートを得て、これに適当な孔あけ加工を施すとともに上下に積層し、約１０００℃で焼成することにより製作される。
【００２２】
この絶縁層１の層間において、絶縁層１に被着された一方の容量素子電極層２と、この一方の容量素子電極層２よりも広い面積で一方の容量素子電極層２を覆って被着された誘電体層４と、この誘電体層４よりも広い面積で誘電体層４を覆って被着された他方の容量素子電極層３とにより、本発明の容量素子内蔵配線基板の内蔵容量素子が形成される。
【００２３】
一方の容量素子電極層２および他方の容量素子電極層３は、内蔵容量素子を形成するための対向電極として機能し、銅・銀・タングステン等の金属粉末メタライズや、銅箔・銅めっき層等の金属材料により形成される。
【００２４】
また、誘電体層４は、一方の容量素子電極層２と他方の容量素子電極層３との間に介在して静電容量を生じさせる誘電体層として機能し、ガラスセラミックス焼結体・酸化アルミニウム質焼結体等のセラミック材料や、エポキシ樹脂をガラスクロスに含浸させた有機系材料や、セラミックフィラーを有機樹脂中に分散させた複合材料等により形成される。
【００２５】
通常、この誘電体層４の比誘電率は、比誘電率が高いほど同一形状で大きい静電容量が得られることから、比誘電率は大きいほど好ましい。ただし、絶縁層１が上記のようにガラスセラミックス焼結体等で形成される場合は、絶縁層１の比誘電率が約９であるため、誘電体層４の比誘電率が１１以下では、絶縁層１の比誘電率と比較して十分に静電容量を大きくする効果が得にくくなる。
【００２６】
また、誘電体層４において高い比誘電率を得るためには絶縁層１との材料組成を大きく変更する必要があるが、比誘電率が約９の絶縁層１に対して誘電体層４の比誘電率が１４を超えるように材料組成を変更すると、焼結時の収縮差等が顕著に現れるようになり、焼成後に、絶縁層１・誘電体層４・一方の容量素子電極層２および他方の容量素子電極層３等の層間で密着不良が発生しやすくなる傾向がある。したがって、誘電体層４の比誘電率は、１１乃至１４とすることが好ましい。
【００２７】
このように誘電体層４の比誘電率を高くするには、ガラスセラミックス焼結体・酸化アルミニウム質焼結体等のセラミック材料のガラス成分の比率を上げることにより比誘電率を高くすることが可能である。
【００２８】
内蔵容量素子を形成するこれら各層は、例えば、絶縁層１がガラスセラミックス焼結体から成る場合であれば、絶縁層１となるグリーンシートの表面に、まず銅・銀等の金属粉末に有機溶剤・バインダを添加して得た金属ペーストを一方の容量素子電極層２のパターンに印刷し、次に、絶縁層１となるグリーンシートと同じ組成のセラミックペーストを、一方の容量素子電極層２となる金属ペーストの印刷パターンよりも広い面積で、かつこの印刷パターンを覆うように印刷し、次に、印刷された誘電体層４となるセラミックペーストよりも広い面積で、かつこのセラミックペーストを覆うようにして、一方の容量素子電極層２となるものと同様の金属ペーストを他方の容量素子電極層３のパターンに印刷することにより形成される。
【００２９】
このような構成の本発明の内蔵容量素子によれば、他方の容量素子電極層３の外周縁が必ず一方の容量素子電極層２の外周縁よりも外側に位置することとなるとともに、確実に他方の容量素子電極層３が誘電体層４を間に挟んで一方の容量素子電極層２を覆うこととなり、一方の容量素子電極層２と他方の容量素子電極層３との対向する面積を常に一定とすることができ、この対向する面積に応じて生じる静電容量の値を一定に維持することができる。
【００３０】
また、この本発明の容量素子内蔵配線基板によれば、他方の容量素子電極層３の外周縁が、同じ絶縁層１上で一方の容量素子電極層２の外縁を取り囲むようにして位置することとなり、一方の容量素子電極層２のうち他方の容量素子電極層３と対向していない部位と他方の容量素子電極層３とが誘電体層４を介して最短距離で結ばれることがなくなり、積層ずれによる最短距離の変動がなく、一方の容量素子電極層２と他方の容量素子電極層３との間で余分な静電容量成分が生じることを効果的に防ぐことができ、静電容量の変動が生じないものとすることができる。
【００３１】
また、これらの一方の容量素子電極層２、他方の容量素子電極層３および誘電体層４は、絶縁層１の積層体において同じ層間に形成されることから、絶縁層１に積層ずれを生じたとしても、これら各層の位置関係がずれることはなく、この間隔は変動しないため、他方の容量素子電極層３と一方の容量素子電極層２との間に確実かつ安定に一定の静電容量を生じさせることができ、内蔵容量素子の静電容量の値を常に一定に維持することができる。
【００３２】
また、これらの一方の容量素子電極層２、誘電体層４および他方の容量素子電極層３は、絶縁層１の積層体において同じ層間に形成されているため、誘電体層４を形成するために余分に絶縁層１と同じ大きさの１層の誘電体層を追加して積層する必要はなく、容量素子内蔵配線基板の小型化・低背化を容易とすることができる。
【００３３】
この場合、一方の容量素子電極層２および他方の容量素子電極層３は、容量素子内蔵配線基板の低背化を図る上ではより薄くするほど好ましいものとなるが、各電極層となる金属ペーストを欠け等の欠陥を生じることなく印刷し、容量素子用の電極として正常に機能させるには、１０μｍ以上の厚みで印刷・形成することが好ましい。
【００３４】
また、誘電体層４は、所定の静電容量値に応じてその厚さが設定されるが、この静電容量値の大部分は一方の容量素子電極層２の直上に位置する誘電体層４の厚みに応じて決まるため、一方の容量素子電極層２の直上よりも外側の領域においては、他方の容量素子電極層３の外縁から一方の容量素子電極層２の外縁にかけて回り込む電気力線により余分な静電容量成分が生じることを防止するために、一方の容量素子電極層２の直上に位置する領域の厚みよりも厚くしても構わない。
【００３５】
なお、これらの一方の容量素子電極層２、他方の容量素子電極層３および誘電体層４は、通常、ほぼ四角形状のいわゆるベタ塗りパターンであるが、その角部に、容量素子電極層２および３の幅の５％〜１０％程度の長さを持つ曲率半径の丸みを設けておくと、絶縁層１に対する被着強度を向上させることができ、容量素子内蔵配線基板としての信頼性をより一層優れたものとすることができるので、好ましい。
【００３６】
また、誘電体層４は、当然のことながら、絶縁層１と同じ組成に限定する必要はなく、絶縁層１よりも低誘電率の材料で形成したり、高誘電率の材料を混合したりして、内蔵される容量素子の静電容量の大きさを制御するようにしてもよい。
【００３７】
配線導体層５は、内蔵した容量素子の電極を外部に導出・接続する導電路として機能し、通常、一方の容量素子電極層２や他方の容量素子電極層３と同様の材料から成り、例えば、銅・銀・タングステン等の金属粉末メタライズや、銅箔・銅めっき層等の金属材料により形成され、例えば、銅・銀等の金属粉末に有機溶剤・バインダを添加して得た金属ペーストを絶縁層１となるグリーンシートの表面に所定の回路状パターンに印刷塗布しておくことにより形成される。
【００３８】
これらの一方の容量素子電極層２・他方の容量素子電極層３および配線導体層５は、その露出する表面にニッケル・金等の耐食性の良好な金属から成るめっき層を、例えば、厚みが１μｍ〜１０μｍ程度のニッケルめっき層／厚みが０．０３μｍ〜３μｍ程度の金めっき層の順に被着させておくことが好ましい。
【００３９】
以上により本発明の容量素子内蔵配線基板が形成され、配線導体層５の露出表面の一部に半導体素子等の電子部品を接続するとともに他の一部を外部電気回路に半田等を介して接続することによって、内蔵した容量素子と外部電気回路とが電気的に接続され、容量素子内蔵配線基板が外部電気回路とともに発振回路やフィルタ回路として作動することとなる。
【００４０】
以下、上述の好適な各条件について、具体例を挙げて説明する。
【００４１】
表１は、絶縁層１がガラスセラミックス焼結体から成り、その比誘電率が９の場合において、誘電体層４の比誘電率により得られる、内蔵した容量素子の静電容量の増減率（比率）を評価した結果を示すものである。なお、静電容量の増減率（比率）については、誘電体層４の比誘電率が絶縁層１の比誘電率と同じ９のときの静電容量を１とした場合の数値で示している。
【００４２】
【表１】
【００４３】
表１に示す結果より分かるように、誘電体層４の比誘電率が１１未満では、絶縁層１の比誘電率と比較してほとんど静電容量が変わらないことから、静電容量を大きくするのに十分な効果が得られない。ただし、比誘電率が１４を超えると、静電容量を高くすることは可能であるが、この容量素子内蔵配線基板を作製する上で、高い比誘電率を得るためには誘電体層４の材料組成を絶縁層１に対して大きく変更する必要があり、焼結時の両者の収縮差によるデラミネーション等の不具合が発生するおそれがある。
【００４４】
したがって、本発明の容量素子内蔵配線基板における誘電体層４の比誘電率は、１１乃至１４であることが好ましい。
【００４５】
なお、本発明の容量素子内蔵基板は以上の実施の形態の例に限定されるものではなく、本発明の要旨を逸脱しない範囲内で種々に変形することができる。
【００４６】
一方の容量素子電極層２、他方の容量素子電極層３および誘電体層４は、これら全部が積層された絶縁層１の層間に位置するようにして形成される必要はなく、積層された絶縁層１の外表面にも、一方の容量素子電極層２と誘電体層４と他方の容量素子電極層３とが順次、被着・形成されてもよい。
【００４７】
【発明の効果】
本発明の容量素子内蔵配線基板によれば、容量素子は、絶縁層に被着された一方の容量素子電極層と、この一方の容量素子電極層よりも広い面積で一方の容量素子電極層を覆って被着された誘電体層と、この誘電体層よりも広い面積で誘電体層を覆って被着された他方の容量素子電極層とから成ることから、他方の容量素子電極層の外周縁が一方の容量素子電極層の外周縁よりも外側に位置するようにして形成されることとなるとともに、他方の容量素子電極層が一方の容量素子電極層を取り囲むように形成されることとなり、一方の容量素子電極層と他方の容量素子電極層との対向する面積を常に一定に保つことができる。また、積層ずれを生じたとしても、これらの一方の容量素子電極層、誘電体層および他方の容量素子電極層は同じ層間に形成されることから、これら３層の位置関係がずれることはなく、一方および他方の容量素子電極層間の間隔も変動しないため、他方の容量素子電極層と一方の容量素子電極層との間に確実かつ安定に一定の静電容量を生じさせることができ、内蔵容量素子の静電容量の値を常に一定に維持することができる。
【００４８】
また、これらの一方の容量素子電極層、誘電体層および他方の容量素子電極層は、同じ層間に形成されているため、誘電体層を形成するために絶縁層と同じ大きさでその絶縁層とともに積層体を構成する少なくとも１層の誘電体層を追加して積層する必要はなく、容量素子内蔵配線基板の小型化・低背化を容易とすることができる。
【００４９】
また、本発明の容量素子内蔵配線基板によれば、誘電体層の比誘電率を１１乃至１４としたときには、容量素子の静電容量を十分に大きくすることができるとともに、誘電体層と絶縁層ならびに一方および他方の容量素子電極層との層間で密着不良が発生し難いものとすることができる。
【００５０】
以上により、本発明によれば、小型化・低背化の著しい近年の容量素子内蔵配線基板において、容量素子電極層の積層ずれが生じても、静電容量値のばらつきが小さい容量素子内蔵配線基板を提供することができる。
【図面の簡単な説明】
【図１】本発明の容量素子内蔵配線基板の実施の形態の一例を示す要部断面図である。
【図２】従来の容量素子内蔵配線基板の一例を示す要部断面図である。
【符号の説明】
１・・・絶縁層
２・・・一方の容量素子電極層
３・・・他方の容量素子電極層
４・・・誘電体層
５・・・配線導体層[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a wiring board with a built-in capacitive element, which is mainly used as a wiring board for forming an oscillation circuit, a filter circuit, and the like.
[0002]
[Prior art]
As a wiring substrate used as a substrate for forming an oscillation circuit, a filter circuit, and the like, a plurality of insulating layers and a wiring conductor layer are laminated, and a dielectric layer is provided between the outermost layer and / or the interlayer of the laminated body of the insulating layers. In addition, there is known a wiring board with a built-in capacitance element, in which a capacitance element electrode layer opposed to a part of the dielectric layer is formed.
[0003]
In this wiring board with a built-in capacitor, the insulating layer and the dielectric layer are generally made of a ceramic material such as a glass ceramic sintered body or an aluminum oxide sintered body, or an organic material obtained by impregnating a glass cloth with an epoxy resin. It is formed of an electrical insulating material such as a composite material in which a ceramic filler is dispersed in an organic resin or a high dielectric constant material.The wiring conductor layer and the electrode layer are made of metal powder metallized copper, silver, tungsten, etc. It is formed of a metal material such as a plating layer.
[0004]
Further, such a wiring board with a built-in capacitance element, for example, when the insulating layer and the dielectric layer are made of a glass-ceramic sintered body, a glass powder such as borosilicate glass and a ceramic powder such as aluminum oxide are organically mixed. On a surface of a plurality of green sheets formed in a sheet shape together with a solvent and a binder, a metal paste such as copper or silver is printed and applied to a predetermined wiring conductor layer and a pattern of a capacitor element electrode layer, thereby forming a capacitor element electrode layer. It is manufactured by stacking and firing green sheets so that the metal paste is opposed to the green sheets serving as dielectric layers with the green sheets interposed therebetween.
[0005]
Then, by connecting the exposed surface of the wiring conductor layer to the circuit wiring of the external electric circuit board via solder or the like, the wiring board with a built-in capacitance element operates as an oscillation circuit or a filter circuit in the external electric circuit.
[0006]
Conventionally, in such a wiring board with a built-in capacitive element, a plurality of insulating layers and a wiring conductor layer are laminated, and a dielectric layer is added between the outermost layer and / or the interlayer of the laminate of the insulating layers. For example, in the case of forming a green sheet on which a metal paste is applied by printing when forming a capacitor element electrode layer opposed to a portion of the capacitor element electrode layer, one of the capacitor element electrode layers is displaced from a predetermined position. When a so-called lamination shift occurs, the capacitance value generated between the opposing capacitor element electrode layers varies due to the lamination shift, and there is a problem that a highly accurate capacitance value cannot be obtained.
[0007]
Therefore, conventionally, generally, as shown in a sectional view of a main part in FIG. 2, capacitance element electrode layers 12 and 13 having different areas are employed. In such a manner that the capacitor element electrode layer 12 having a smaller area always fits inside the capacitor electrode layer 13 having a larger area, the opposing areas of the capacitor element electrode layers 12 and 13, that is, the opposing capacitor element electrodes A method of suppressing a change in capacitance between the layers 12 and 13 has been adopted. In FIG. 2, reference numeral 11 denotes a dielectric layer, and 14 denotes an insulating layer.
[0008]
[Patent Document 1]
Published Japanese Utility Model Application No. Hei 6-62570
[Problems to be solved by the invention]
However, in recent years, there has been a strong demand for miniaturization, particularly reduction in height, of the wiring board with a built-in capacitive element. Therefore, the thickness of each dielectric layer forming the wiring board with a built-in capacitive element is also extremely large. It is becoming necessary to make it thinner. On the other hand, in the case where the dielectric layer is thinned, even if the change in the area of the opposing capacitance element electrode layer is suppressed, the capacitance element electrode layer having the larger area faces the smaller capacitance element electrode layer. There is a new problem that the effect of the extra capacitance component caused by the lines of electric force wrapping around from the outer edge portion to the capacitor element electrode layer with a small area becomes very large, and the capacitance value deviates from a predetermined value. Has started to occur.
[0010]
In addition, the projected area of the wiring conductor layer onto the capacitor electrode layer changes due to the displacement of the capacitor electrode layer. This change also causes a variation in the capacitance value of the built-in capacitance element. In particular, there is a problem that the variation in the capacitance value increases as the area of the small-capacity element electrode layer decreases. Was.
[0011]
Further, since it is necessary to laminate a dielectric layer between the outermost layer and / or the interlayer of the laminated body of the insulating layers in order to form the capacitive element, the above-described wiring board with a built-in capacitive element is reduced in size, particularly, in height. There was also a problem that was difficult.
[0012]
Accordingly, an object of the present invention is to easily reduce the size and height of a capacitor-equipped wiring board, particularly in recent years, in which the size and height are remarkably reduced, and to effectively prevent displacement of the capacitor electrode layer. It is an object of the present invention to provide a wiring board with a built-in capacitance element which can perform the above-mentioned operations and has a small variation in capacitance value.
[0013]
[Means for Solving the Problems]
The wiring board with a built-in capacitor according to the present invention has a structure in which a plurality of insulating layers and a wiring conductor layer are stacked, and one of the capacitor element electrode layers attached to the insulating layer is provided between the insulating layers; A dielectric layer covering an area larger than the element electrode layer and covering the one capacitor element electrode layer; and a capacitor covering the dielectric layer covering an area larger than the dielectric layer and covering the other capacitor element. A capacitive element comprising an element electrode layer is formed.
[0014]
Further, in the wiring board with a built-in capacitive element according to the present invention, the relative dielectric constant of the dielectric layer is 11 to 14 in the above structure.
[0015]
According to the wiring board with a built-in capacitive element of the present invention, the capacitive element includes one capacitive element electrode layer adhered to the insulating layer and one capacitive element electrode layer having an area larger than that of the one capacitive element electrode layer. Since it is composed of a dielectric layer covered and covered and the other capacitive element electrode layer covered over the dielectric layer with an area larger than that of the dielectric layer, the outside of the other capacitive element electrode layer The peripheral edge is formed so as to be located outside the outer peripheral edge of one capacitive element electrode layer, and the other capacitive element electrode layer is formed so as to surround the one capacitive element electrode layer. In addition, the area where one capacitor element electrode layer and the other capacitor element electrode layer face each other can always be kept constant. Also, even if a lamination shift occurs, the positional relationship between these three layers does not deviate since the one capacitive element electrode layer, the dielectric layer and the other capacitive element electrode layer are formed between the same layers. Since the distance between one and the other capacitive element electrode layers does not change, a constant capacitance can be reliably and stably generated between the other capacitive element electrode layer and the one capacitive element electrode layer. The value of the capacitance of the capacitance element can always be kept constant.
[0016]
Further, since one of the capacitive element electrode layers, the dielectric layer and the other capacitive element electrode layer are formed between the same layers, the insulating layer has the same size as the insulating layer to form the dielectric layer. In addition, it is not necessary to additionally laminate at least one dielectric layer constituting the laminate, and it is possible to easily reduce the size and height of the wiring board with a built-in capacitor.
[0017]
Further, according to the wiring board with a built-in capacitive element of the present invention, when the relative dielectric constant of the dielectric layer is set to 11 to 14, the capacitance of the capacitive element can be made sufficiently large, and the dielectric layer can be insulated from the dielectric layer. Adhesion failure can hardly occur between the layer and the one and the other capacitor element electrode layers.
[0018]
BEST MODE FOR CARRYING OUT THE INVENTION
Next, the present invention will be described in detail with reference to the accompanying drawings.
[0019]
FIG. 1 is a cross-sectional view of a main part showing an example of an embodiment of a wiring board with a built-in capacitance element of the present invention. In FIG. 1, 1 is an insulating layer, 2 is one capacitive element electrode layer, 3 is the other capacitive element electrode layer facing one capacitive element electrode layer 2, 4 is a dielectric layer, and 5 is a wiring conductor layer. The insulating layer 1, the one capacitor element electrode layer 2, the other capacitor element electrode layer 3, the dielectric layer 4, and the wiring conductor layer 5 form a wiring board with a built-in capacitor.
[0020]
The insulating layer 1 is made of a ceramic material such as a glass ceramic sintered body or an aluminum oxide sintered body, an organic material in which an epoxy resin is impregnated in a glass cloth, a composite material in which a ceramic filler is dispersed in an organic resin, or the like. Formed by
[0021]
If the insulating layer 1 is made of, for example, a glass ceramic sintered body, a glass powder such as borosilicate glass and a ceramic powder such as aluminum oxide are formed into a sheet shape together with an organic solvent and a binder to form a plurality of green sheets. It is manufactured by subjecting it to appropriate drilling, laminating it vertically, and firing at about 1000 ° C.
[0022]
Between the layers of the insulating layer 1, one of the capacitor element electrode layers 2 attached to the insulating layer 1 and one of the capacitor element electrode layers 2 covering a larger area than the one of the capacitor element electrode layers 2. The built-in capacitance of the wiring board with a built-in capacitive element according to the present invention is constituted by the dielectric layer 4 thus formed and the other capacitive element electrode layer 3 covered over the dielectric layer 4 with an area larger than that of the dielectric layer 4. An element is formed.
[0023]
One of the capacitive element electrode layers 2 and the other capacitive element electrode layer 3 function as a counter electrode for forming a built-in capacitive element, such as a metal powder of copper, silver, tungsten, or the like, a copper foil, a copper plating layer, or the like. Formed of a metallic material.
[0024]
Further, the dielectric layer 4 functions as a dielectric layer which generates an electrostatic capacitance by being interposed between the one capacitor element electrode layer 2 and the other capacitor element electrode layer 3, and serves as a glass ceramic sintered body. It is formed of a ceramic material such as an aluminum sintered body, an organic material in which an epoxy resin is impregnated in a glass cloth, a composite material in which a ceramic filler is dispersed in an organic resin, or the like.
[0025]
Normally, the relative dielectric constant of the dielectric layer 4 is preferably higher as the relative dielectric constant is higher, since a larger capacitance can be obtained with the same shape. However, when the insulating layer 1 is formed of a glass ceramic sintered body or the like as described above, since the relative dielectric constant of the insulating layer 1 is about 9, when the relative dielectric constant of the dielectric layer 4 is 11 or less, As compared with the relative permittivity of the insulating layer 1, the effect of sufficiently increasing the capacitance becomes difficult to obtain.
[0026]
Further, in order to obtain a high relative dielectric constant in the dielectric layer 4, it is necessary to greatly change the material composition of the dielectric layer 4 with respect to the insulating layer 1 having a relative dielectric constant of about 9. If the material composition is changed so that the relative dielectric constant exceeds 14, a difference in shrinkage during sintering or the like becomes remarkable, and after firing, the insulating layer 1, the dielectric layer 4, one of the capacitor element electrode layers 2 and Adhesion failure between layers such as the other capacitor element electrode layer 3 tends to easily occur. Therefore, the relative dielectric constant of the dielectric layer 4 is preferably set to 11 to 14.
[0027]
In order to increase the relative dielectric constant of the dielectric layer 4 as described above, it is necessary to increase the relative dielectric constant by increasing the ratio of the glass component of a ceramic material such as a glass ceramic sintered body or an aluminum oxide sintered body. It is possible.
[0028]
For example, when the insulating layer 1 is made of a glass-ceramic sintered body, these layers forming the built-in capacitive element are formed by first adding a metal powder such as copper or silver to a surface of a green sheet to be the insulating layer 1 with an organic solvent. A metal paste obtained by adding a binder is printed on the pattern of one of the capacitor element electrode layers 2, and then a ceramic paste having the same composition as the green sheet to be the insulating layer 1 is applied to one of the capacitor element electrode layers 2. Is printed so as to cover an area larger than the printed pattern of the metal paste and to cover the printed pattern, and then to cover the ceramic paste in an area larger than the ceramic paste to be the printed dielectric layer 4. Then, it is formed by printing the same metal paste as that to be used for one of the capacitor element electrode layers 2 on the pattern of the other capacitor element electrode layer 3.
[0029]
According to the built-in capacitive element of the present invention having such a configuration, the outer peripheral edge of the other capacitive element electrode layer 3 is always located outside the outer peripheral edge of the one capacitive element electrode layer 2, and The other capacitive element electrode layer 3 covers one capacitive element electrode layer 2 with the dielectric layer 4 interposed therebetween, and the area of the one capacitive element electrode layer 2 facing the other capacitive element electrode layer 3 is reduced. The value can be kept constant, and the value of the capacitance generated according to the facing area can be kept constant.
[0030]
Further, according to the wiring board with a built-in capacitive element of the present invention, the outer peripheral edge of the other capacitive element electrode layer 3 is positioned on the same insulating layer 1 so as to surround the outer edge of the one capacitive element electrode layer 2. The portion of one of the capacitive element electrode layers 2 that is not opposed to the other capacitive element electrode layer 3 and the other capacitive element electrode layer 3 are no longer connected via the dielectric layer 4 at the shortest distance, There is no change in the shortest distance due to stacking deviation, and it is possible to effectively prevent an extra capacitance component from being generated between one capacitance element electrode layer 2 and the other capacitance element electrode layer 3. Does not occur.
[0031]
In addition, since the one capacitor element electrode layer 2, the other capacitor element electrode layer 3 and the dielectric layer 4 are formed between the same layers in the laminated body of the insulating layer 1, a lamination shift occurs in the insulating layer 1. Even if the positional relationship between these layers does not deviate and the distance does not fluctuate, a certain capacitance between the other capacitive element electrode layer 3 and one capacitive element electrode layer 2 is reliably and stably provided. Can be generated, and the value of the capacitance of the built-in capacitance element can always be kept constant.
[0032]
In addition, since the one capacitor element electrode layer 2, the dielectric layer 4 and the other capacitor element electrode layer 3 are formed between the same layers in the laminated body of the insulating layer 1, it is necessary to form the dielectric layer 4. In addition, there is no need to additionally laminate one dielectric layer having the same size as the insulating layer 1, and it is possible to easily reduce the size and height of the wiring board with a built-in capacitor.
[0033]
In this case, it is preferable that the one capacitor element electrode layer 2 and the other capacitor element electrode layer 3 be thinner in order to reduce the height of the wiring board with a built-in capacitor. In order to print without causing defects such as chipping and to function normally as an electrode for a capacitive element, it is preferable to print and form with a thickness of 10 μm or more.
[0034]
The thickness of the dielectric layer 4 is set according to a predetermined capacitance value, and most of the capacitance value is determined by the dielectric layer located immediately above one of the capacitor element electrode layers 2. 4 is determined according to the thickness of the capacitor electrode layer 2, in a region outside the area directly above the one capacitor element electrode layer 2, the electric flux lines wrapping from the outer edge of the other capacitor element electrode layer 3 to the outer edge of the one capacitor element electrode layer 2 In order to prevent the generation of an extra capacitance component, the thickness may be larger than the thickness of the region located immediately above one of the capacitor element electrode layers 2.
[0035]
The one capacitor element electrode layer 2, the other capacitor element electrode layer 3, and the dielectric layer 4 are usually so-called solid paint patterns having a substantially square shape. By providing roundness with a radius of curvature having a length of about 5% to 10% of the widths of (3) and (3), the adhesion strength to the insulating layer 1 can be improved, and the reliability as a wiring board with a built-in capacitive element can be improved. It is preferable because it can be further improved.
[0036]
The dielectric layer 4 does not need to be limited to the same composition as the insulating layer 1 as a matter of course. For example, the dielectric layer 4 may be formed of a material having a lower dielectric constant than the insulating layer 1 or a material having a higher dielectric constant may be mixed. Then, the magnitude of the capacitance of the built-in capacitance element may be controlled.
[0037]
The wiring conductor layer 5 functions as a conductive path for leading and connecting the electrode of the built-in capacitance element to the outside. Usually, the wiring conductor layer 5 is made of the same material as one of the capacitance element electrode layer 2 and the other capacitance element electrode layer 3. Metallized metal powders such as copper, silver and tungsten, and metal materials such as copper foil and copper plating layers.For example, a metal paste obtained by adding an organic solvent and a binder to a metal powder such as copper and silver is used. It is formed by printing and applying a predetermined circuit pattern on the surface of the green sheet to be the insulating layer 1.
[0038]
Each of the one capacitor element electrode layer 2 and the other capacitor element electrode layer 3 and the wiring conductor layer 5 has a plating layer made of a metal having good corrosion resistance such as nickel or gold on its exposed surface. It is preferable to apply a nickel plating layer having a thickness of about 10 to 10 μm / a gold plating layer having a thickness of about 0.03 μm to 3 μm in this order.
[0039]
As described above, the wiring board with a built-in capacitance element of the present invention is formed, and an electronic component such as a semiconductor element is connected to a part of the exposed surface of the wiring conductor layer 5 and another part is connected to an external electric circuit via solder or the like. As a result, the built-in capacitance element and the external electric circuit are electrically connected, and the wiring board with the built-in capacitance element operates as an oscillation circuit and a filter circuit together with the external electric circuit.
[0040]
Hereinafter, the above preferable conditions will be described with reference to specific examples.
[0041]
Table 1 shows that, when the insulating layer 1 is made of a glass-ceramic sintered body and its relative dielectric constant is 9, the increase / decrease rate of the capacitance of the built-in capacitance element obtained by the relative dielectric constant of the dielectric layer 4 ( 2 shows the result of evaluating the ratio. The rate of change (ratio) of the capacitance is indicated by a numerical value when the capacitance is 1 when the relative dielectric constant of the dielectric layer 4 is 9 which is the same as the relative dielectric constant of the insulating layer 1. .
[0042]
[Table 1]
[0043]
As can be seen from the results shown in Table 1, when the relative dielectric constant of the dielectric layer 4 is less than 11, the capacitance is hardly changed as compared with the relative dielectric constant of the insulating layer 1, so that the capacitance is increased. The effect is not enough. However, when the relative permittivity exceeds 14, it is possible to increase the capacitance. However, in order to obtain a high relative permittivity, in order to obtain a high relative permittivity, it is necessary to form the dielectric layer 4. It is necessary to greatly change the material composition with respect to the insulating layer 1, and there is a possibility that problems such as delamination due to a difference in shrinkage during sintering may occur.
[0044]
Therefore, the relative dielectric constant of the dielectric layer 4 in the wiring board with a built-in capacitor of the present invention is preferably 11 to 14.
[0045]
The substrate with a built-in capacitor of the present invention is not limited to the above-described embodiment, and can be variously modified without departing from the gist of the present invention.
[0046]
The one capacitor element electrode layer 2, the other capacitor element electrode layer 3 and the dielectric layer 4 do not need to be formed so as to be located between the layers of the insulating layer 1 in which all of them are stacked. On the outer surface of the layer 1, one of the capacitor element electrode layers 2, the dielectric layer 4, and the other capacitor element electrode layer 3 may be sequentially attached and formed.
[0047]
【The invention's effect】
According to the wiring board with a built-in capacitive element of the present invention, the capacitive element includes one capacitive element electrode layer adhered to the insulating layer and one capacitive element electrode layer having an area larger than that of the one capacitive element electrode layer. Since it is composed of a dielectric layer covered and covered and the other capacitive element electrode layer covered over the dielectric layer with an area larger than that of the dielectric layer, the outside of the other capacitive element electrode layer The peripheral edge is formed so as to be located outside the outer peripheral edge of one capacitive element electrode layer, and the other capacitive element electrode layer is formed so as to surround the one capacitive element electrode layer. In addition, the area where one capacitor element electrode layer and the other capacitor element electrode layer face each other can always be kept constant. Also, even if a lamination shift occurs, the positional relationship between these three layers does not deviate since the one capacitive element electrode layer, the dielectric layer and the other capacitive element electrode layer are formed between the same layers. Since the distance between one and the other capacitive element electrode layers does not change, a constant capacitance can be reliably and stably generated between the other capacitive element electrode layer and the one capacitive element electrode layer. The value of the capacitance of the capacitance element can always be kept constant.
[0048]
Further, since one of the capacitive element electrode layers, the dielectric layer and the other capacitive element electrode layer are formed between the same layers, the insulating layer has the same size as the insulating layer to form the dielectric layer. In addition, it is not necessary to additionally laminate at least one dielectric layer constituting the laminate, and it is possible to easily reduce the size and height of the wiring board with a built-in capacitor.
[0049]
Further, according to the wiring board with a built-in capacitive element of the present invention, when the relative dielectric constant of the dielectric layer is set to 11 to 14, the capacitance of the capacitive element can be made sufficiently large, and the dielectric layer can be insulated from the dielectric layer. Adhesion failure can hardly occur between the layer and the one and the other capacitor element electrode layers.
[0050]
As described above, according to the present invention, in a recent wiring board with a built-in capacitive element, in which the miniaturization and height reduction are remarkable, even if a displacement of the capacitive element electrode layer occurs, the variation in the capacitance value is small. A substrate can be provided.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view of a main part showing an example of an embodiment of a wiring board with a built-in capacitance element of the present invention.
FIG. 2 is a sectional view of a main part showing an example of a conventional wiring board with a built-in capacitance element.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... Insulating layer 2 ... One capacitive element electrode layer 3 ... The other capacitive element electrode layer 4 ... Dielectric layer 5 ... Wiring conductor layer