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JP2004064387A - Receiving device, transmitting device and transmission system - Google Patents

Receiving device, transmitting device and transmission system Download PDF

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JP2004064387A
JP2004064387A JP2002219492A JP2002219492A JP2004064387A JP 2004064387 A JP2004064387 A JP 2004064387A JP 2002219492 A JP2002219492 A JP 2002219492A JP 2002219492 A JP2002219492 A JP 2002219492A JP 2004064387 A JP2004064387 A JP 2004064387A
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JP
Japan
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delay
data
unit
transmission
amount
Prior art date
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Application number
JP2002219492A
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Japanese (ja)
Inventor
Yuichi Kotaki
小滝　裕一
Hiroyuki Ishii
石井　宏幸
Takao Sumitani
墨谷　貴夫
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D30/00—Reducing energy consumption in communication networks
    • Y02D30/50—Reducing energy consumption in communication networks in wire-line communication networks, e.g. low power modes or reduced link rate

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Abstract

【課題】本発明は受信側装置，送信側装置及び伝送システムに関し，高速のデータを複数の異なる経路の低速伝送路に分割して並列に伝送する場合に，受信側における位相吸収のためのシステムの総メモリ容量を少なくすることを目的とする。
【解決手段】送信側装置から中継ノードが介在する複数の経路により受信側装置へ並列に伝送されたデータを受信する受信側装置は，複数の経路からのそれぞれのフレームデータから送信側装置において挿入されたそれぞれの位相識別情報を位相識別情報抽出部で抽出し，抽出した位相識別情報から各経路のそれぞれにおいて付加すべき遅延付加量を遅延付加量演算部で算出し，算出した遅延付加量を各経路に対応したフレームデータ中に遅延付加を行う中継ノードに対応付けて遅延付加情報挿入部から挿入し，挿入を行ったフレームデータを送信部から各経路を介して送信側装置方向に送信するよう構成する。
【選択図】　　　図１The present invention relates to a receiving-side device, a transmitting-side device, and a transmission system, in which when high-speed data is divided into a plurality of low-speed transmission lines of different paths and transmitted in parallel, a system for phase absorption on the receiving side is provided. The purpose of the present invention is to reduce the total memory capacity.
A receiving device that receives data transmitted in parallel from a transmitting device to a receiving device via a plurality of paths via a relay node is inserted in the transmitting device from each frame data from the plurality of paths. The extracted phase identification information is extracted by the phase identification information extraction unit, and the delay addition amount to be added in each of the paths is calculated by the delay addition amount calculation unit from the extracted phase identification information, and the calculated delay addition amount is calculated. The frame data corresponding to each path is inserted from the delay additional information insertion unit in association with the relay node that adds the delay, and the inserted frame data is transmitted from the transmission unit to the transmission side device via each path. The configuration is as follows.
[Selection diagram] Fig. 1

Description

【０００１】
【発明の属する技術分野】
本発明はデータを分割して並列伝送するための受信側装置，送信側装置及び伝送システムに関する。
【０００２】
大容量のデータを伝送する場合，一つの伝送路による伝送可能なデータ容量が入力する伝送フォーマットのデータ容量を越える場合，伝送路のデータ容量に分割して複数の伝送路で並列に伝送する方法が用いられるが，受信側において各伝送路から受信するデータに位相差が生じて，その位相差を吸収するために大容量のメモリを必要としておりその改善が望まれている。
【０００３】
【従来の技術】
図２１は従来例の説明図である。この従来例は，２つの地域に設けられたギガビットラン装置（Ｇｉｇａ　Ｂｉｔ　ＬＡＮ　：１０９　ビット／秒の速度でデータの処理を行うローカルエリアネットワーク装置）の間でデータを相互に利用できるようにするための構成である。図中，８０，８９はギガビットラン装置（ＧＢＬ装置で表示），８１は送信側装置，８２はギガビットラン８０から入力した大容量（高速）のデータを複数のチャンネルに分離する分離部，８３−１〜８３−３はそれぞれ各チャネル１〜チャネル３の送信回路（送信ＰＫＧ：送信パッケージ），８４−１〜８４−３はそれぞれ１，２，３の各チャンネルの低速度（例えば，５０Ｍｂｐｓ）の信号を伝送する光ファイバの経路（伝送路）１〜３である。８５は各経路（伝送路）の途中に設けられた１乃至複数の中継装置（ノード），８６は受信側装置，８７は受信・位相吸収部，８７０は位相吸収用メモリ，８８は組立部である。図２１にはギガビットラン装置８０から８９への１方向の伝送のための構成だけを示すが，実際には図示省略されているが逆方向の伝送を行うための構成も存在する。
【０００４】
図２１の下部に示すａ〜ｅはそれぞれギガビットラン装置８０，送信側装置８１，各経路８４−１〜８４−３，受信側装置８６及びギガビットラン装置８９におけるデータフォーマットを示す。
【０００５】
ギガビットラン装置８０からは，ＩＴＵ−ＴＳ（国際電気通信連合−電気通信標準化部門）により標準化されているＳＤＨ（Ｓｙｎｃｈｒｏｎｏｕｓ　Ｄｉｇｔａｌ　Ｈｉｅｒａｒｃｈｙ）　の高速のディジタルフォーマットに従って，例えば図２１のａに示すようにＤ１，Ｄ２，Ｄ３のデータ（３つに区分されるデータ）を含む約１５０Ｍｂｐｓ（厳密には１５５．５２Ｍｂｐｓ）の速度を基本速度とするフォーマット化されたフレーム（ＳＤＨのＳＴＭ−１フレームと呼ばれる）が発生するものとし，これが送信側装置８１に入力する。送信側装置８１と受信側装置８６の間に設けられた各伝送路（経路）の伝送速度（容量）が５０Ｍｂｐｓ（厳密には５１．８４Ｍｂｐｓ）とすると，分離部８２においてギガビットラン装置８０からのデータを３つに分離して，図２１のｂに示すように３つの送信回路８３−１〜８３−３に振り分けて，それぞれＤ１，Ｄ２，Ｄ３を含む約５０Ｍｂｐｓのフォーマットのフレーム（ＳＤＨのＳＴＭ−０のフレームに対応）に構成し，各送信回路から同一位相で送信される。この３つの送信回路からのデータは，経路１〜経路３を伝送する時，各経路により距離や，途中に通過する中継器の個数等が異なるため各経路１〜３により信号遅延時間が異なり，図２１のｃに示すように各フレームの位相の間に差が生じて受信側装置８６では各経路に対応して設けられた各位相吸収用メモリ８７０に書き込んだ上で，図２１のｄのようにデータ間位相差を吸収する。その後，組立部８８で３つの位相吸収用メモリ８７０のデータを組立てて，図２１のｅに示すように元のフォーマットのフレームに復元してギガビットラン装置８９に送信する。
【０００６】
【発明が解決しようとする課題】
上記したように，高速のデータ信号を処理する２つの装置の間で高速にデータを送受信したい時に，高速のデータをそのまま１つの伝送路で伝送するにはデータ容量が無いため，低いデータ容量の伝送路を複数個用いて並列に伝送する場合，中継装置（ノード）数が増加すると，伝送路間の位相差が大きくなり，位相吸収のためのメモリの増設が必要となる。その結果，装置の受信側における規模（メモリ）が大きくなり，コストの増加と受信側での遅延も増大するという問題があった。
【０００７】
本発明は高速のデータを複数の異なる経路の低速伝送路に分割して並列に伝送する場合に，受信側における位相吸収のためのシステムの総メモリ容量を少なくすることができる受信側装置，送信側装置及び伝送システムを提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明は受信側が検出した受信データの位相差を演算により求めて，その差を元に送信側装置及び中継ノードに対し送信データに遅延を付加する指示を出す仕組みを設け，これを受けた送信側装置及び中継ノードは送信データに対し送信遅延を挿入することで受信側での位相差を減らすようにしたものである。
【０００９】
図１は本発明の原理構成を示す図である。図中，１は送信側装置，１’は受信側装置とする。なお，送信側装置１と受信側装置１’は実際には何れも送信部と受信部を備えているが便宜的に称する。送信側装置１と受信側装置１’はそれぞれ３つの経路（ＣＨ：チャンネル）の双方向の伝送を行うための３組の送信部，受信部が対称的に同じ構成が設けられ，同じ経路の各部に対し同じ符号が付されている。２−１〜２−３は各経路（ＣＨ１〜ＣＨ３）の送信部，２ａは遅延付加用メモリ，２ｂは遅延付加情報挿入部，２ｃはメモリ制御部，３−１〜３−３は各経路（ＣＨ１〜３）の受信部，３ａは遅延付加情報抽出部，３ｂは位相識別情報抽出部，４は各経路の送信部から送信される低速のＳＤＨ（または米国の同期網であるＳＯＮＥＴ：Ｓｙｎｃｈｒｏｎｏｕｓ　Ｏｐｔｉｃａｌ　Ｎｅｔｗｏｒｋ）のようなデータフォーマット中に各フレーム毎にフレームの番号を表すフレーム識別情報を挿入する位相識別情報挿入部，５は受信した複数の経路から受信した位相識別情報から遅延量を均一化するための各経路毎に送信側に対して付加すべき遅延量を計算する遅延付加量演算部である。６は位相差を吸収するための位相吸収用メモリ，７−１〜７−３は各経路（伝送路）１〜３，８は上記送信側装置１及び受信側装置１’の機能を備えた中継ノードである。なお，図１では送信側装置１と受信側装置１’の間に経路１〜３（ＣＨ１〜ＣＨ３）の３つの経路が設けられている例を示すが，３個より多い経路が設けられている場合（ＣＨ１〜ＣＨｎ，ｎ＞３）にも同様の原理により構成することができる。
【００１０】
送信側装置１に図示省略された高速データの発生源から高速のデータフレームが入力すると，複数の経路（この例では３つの経路）に対応した送信部２−１〜２−３へデータを分離して，低速のフレームとして構成する。この時，各送信部２−１〜２−３に対して位相識別情報挿入部４では３つに分離した各フレームに対し，各フレーム毎に変化するフレーム識別情報が挿入される。送信時には各経路１〜３から送信される各フレームの位相識別情報は同じである。一つの経路１の送・受信動作について説明すると，送信部２−１の遅延付加用メモリ２ａ（最初は遅延量は０とする）及び遅延付加情報挿入部２ｂ（最初は付加情報は０とする）を通って経路１に送信され，同時に他の経路２，３の送信部２−２，２−３からも送信される。各経路により伝送路の長さ，中継ノードの個数等の条件が異なるため位相差が生じる。受信側装置１’の経路１の受信部３−１では遅延付加情報抽出部３ａを通って位相識別情報抽出部３ｂで位相識別情報が抽出されると共にデータは位相吸収用メモリ６に入力して，ここで位相差を吸収して３つの経路からのデータを組立てて図示省略された高速データの利用装置に出力される。
【００１１】
３つの経路の受信部３−１，３−２，３−３のそれぞれの位相識別情報抽出部３ｂで抽出された位相識別情報は遅延付加量演算部５へ入力されると，各経路間での位相差を演算し，その位相差がある一定値より小さくするために，早い位相を持つ経路の送信部に対して遅延させる必要な量（遅延付加量）を求める。ここで経路１に対し遅延付加量が発生したものとすると，受信側装置１’の遅延付加量演算部５から遅延付加情報挿入部２ｂへ入力されるとフレーム内に挿入され，そのフレームは経路１の逆方向（受信側装置１’から送信側装置１への方向）の送信を行う送信部２−１から経路１の逆方向を通って送信側装置１の受信部３−１で受信される。送信側装置１の受信部３−１の遅延付加情報抽出部３ａで相手側の受信側装置１’の経路１について求めた遅延付加情報が抽出されると，その情報（遅延付加量）をメモリ制御部２ｃに供給すると，メモリ制御部２ｃは入力されたフレームに対して遅延付加用メモリ２ａにおいて受け取った遅延付加量だけ遅延して出力するよう制御する。
【００１２】
こうして，送信側装置１の各経路に対応する送信部は受信側装置１の各経路間での受信部での位相差が一定値に収まるように受信側からの指示により遅延付加量が制御される。
【００１３】
なお，上記の説明では遅延を行う装置は送信側装置１としていたが，受信側装置から遅延を行う装置として送信側装置及び複数の中継ノードの中の一つまたは複数を指定するように構成（後述する実施例に示す）することができる。
【００１４】
図１の構成には，上記に説明した送信側での遅延付加を行う制御を逆方向の伝送において行う構成が含まれている。すなわち，受信側装置１’から送信側装置１へ送信する高速データを３つの経路に分離して並列伝送する場合に，送信側装置１の遅延付加量演算部５で各経路間の位相差が一定値以下になるよう遅延付加量を演算し，受信側装置１’の必要な経路に対し遅延付加量を送って，受信側装置１’からの送信フレームを遅延させるよう制御する構成も含まれている。
【００１５】
また，中継ノード８には受信側装置１’と送信側装置１の両方の構成を備えており，中継ノードと他の送信側装置１や受信側装置１’との間，または中継ノードと他の中継ノードの間との間で上記に説明した遅延付加の制御を行うための図１の構成を備えるようにすることができる。
【００１６】
【発明の実施の形態】
上記図１の原理構成に含まれた各部の構成例を，図２乃至図７に示す。
【００１７】
図２は位相識別情報挿入部と位相識別情報抽出部の構成例を示す。図中の各符号１，１’，２ａ，３ｂ，４〜６は上記図１の各符号と同様であり，説明を省略する。
【００１８】
送信側装置１の位相識別情報挿入部４では，高速データを分離して３つの経路に対応した各チャンネルデータＣＨ１ＤＡＴＡ〜ＣＨ３ＤＡＴＡとしてフォーマット化されたフレームが入力される。各チャンネルデータは，送信時には同一位相であり，この実施例ではＳＤＨにおけるパスオーバーヘッド（バーチャルコンテナーが送信側で組立てられ受信側で分解されるまでの通信を監視するための多数のバイトからなる情報）の中のリザーブバイト（未使用のバイト）の１つである『Ｚ３』バイト（８ビット）にフレーム識別情報（フレーム番号）を設定し，０〜２５５までのフレーム番号を表す。これらの位相識別情報が付加された３チャンネルの各フレームデータは順次遅延付加用メモリ２ａを通って，それぞれの経路１〜経路３を通って受信側装置１’に達して，それぞれの受信部（図１の受信側装置１’内の３−１）の各位相識別情報抽出部３ｂ（図２では１つとして示すが実際には３つ設けられている）において，フレーム周期毎にそのフレーム内のＺ３バイトに設定された位相識別情報（フレーム番号）を抽出する。図２の抽出タイミングでは，経路１のフレーム番号が１５１，経路２のフレーム番号が２５４，経路３のフレーム番号が０００である。これらの３つの経路（チャンネル）の位相識別情報は遅延付加量演算部５に供給されて演算が行われる。また，各チャンネルのデータはそれぞれ位相吸収用メモリ６に入力され，位相差が吸収される。
【００１９】
図３は遅延付加量演算部（図１，図２の５）の処理フローと具体例を示し，Ａ．は処理フロー，Ｂ．は具体例である。
【００２０】
図３のＡ．の処理フローについて説明すると，最初に位相識別情報抽出部からデータを受け取ると，フレーム識別情報値（フレーム番号）の最小値を見つけ，これをＭｉｎＮｏとする（図３のＳ１）。次にチャンネル番号ｘ（ＣＨｘで表す）とし，ｘ＝ｘ＋１（初期値ｘ＝０）とし（図３のＳ２），ＣＨｘ間位相差＝処理ＣＨの位相識別番号値−ＭｉｎＮｏを求める（同Ｓ３）。これは，処理対象となるＣＨｘの位相識別番号値と最も早く到達したチャンネルのフレーム番号（ＭｉｎＮｏ）との差を求めるもので，次に位相吸収許容値＜ＣＨｘ位相差であるか判別する（図３のＳ４）。これは，予め許容可能な位相差（コストの点で利用可能なメモリ容量に対応する）として，位相吸収許容値を設定し，ＭｉｎＮｏ（最小のフレーム番号）と処理対称チャンネル（ＣＨｘ）のフレーム番号との差がその位相吸収許容値を越えないように制御するために判定を行う。
【００２１】
ＣＨｘ位相差が位相吸収許容値以下の場合は，ＣＨｘ挿入遅延値（当該チャンネルｘの送信側で挿入するよう要求する遅延値）＝０とし（図３のＳ５），ＣＨｘ位相差が位相吸収許容値を越えている場合は，ＣＨｘ挿入遅延値＝ＣＨｘ位相差−位相吸収許容値を求め（同Ｓ６），ＣＨ１からＣＨｎまで終了したか判別し（同Ｓ７），終了しない場合ステップＳ２に戻って同様の処理を繰り返し，ＣＨｎまで終了した場合は次のフレームについて同様の処理を行う。
【００２２】
図３のＢ．に示す具体例では，ＣＨ１，ＣＨ２，及びＣＨｎの３つのチャンネルを対象とし，位相吸収許容値を「８０」に設定した例である。
【００２３】
図３のＢ．に示すように，ＣＨ１のフレーム番号が「１００」であるフレームのタイミングの時，ＣＨ２のフレーム番号が「１５０」，ＣＨｎのフレーム番号が「２００」である。この場合，フレーム識別情報値（フレーム番号）の最小値（ＭｉｎＮｏ）はＣＨ１の「１００」であり，図３のＡ．のステップＳ３の演算であるＣＨ１間位相差＝１００−１００（ＭｉｎＮｏ）＝０であり，ＣＨ１挿入遅延値＝０となる。ＣＨ２については，ＣＨ２間位相差＝１５０−１００（ＭｉｎＮｏ）＝５０で，位相吸収許容値（＝８０）より小さいため，ＣＨ２挿入遅延値＝０となる。また，ＣＨｎについては，ＣＨｎ間位相差＝２００−１００（ＭｉｎＮｏ）＝１００で，位相吸収許容値より大きいため，ＣＨｎ挿入遅延値＝ＣＨｎ位相差−位相吸収許容値（＝８０）を求め，ＣＨｎ挿入遅延値＝２０になる。
【００２４】
図４は遅延付加情報挿入部（図１の２ｂ）の構成例を示す。図中，１は送信側装置，１’は受信側装置，２ｂは受信部２内のチャンネルｎ（ＣＨｎ）の遅延付加情報挿入部，２０はチャンネルｎ（ＣＨｎ）について各フレーム毎に求められた遅延付加情報（遅延付加値）が格納された遅延付加情報格納部，２１はチャンネルｎ（ＣＨｎ）のＳＤＨのフォーマットで送信されるフレーム情報（データ及びオーバヘッドを含む），２２は送信側のどの送信装置または中継ノードに対して遅延を挿入するかを番号により指示する遅延挿入ノード番号の格納部，５は遅延付加量演算部である。
【００２５】
受信側装置１’の遅延付加量演算部５において上記図３に示す構成により各チャンネル（経路）の送信側での遅延付加値が求められると，各フレームに対応して遅延付加値を遅延付加情報格納部２０に格納する。図４の例ではＣＨｎの遅延付加情報（この例では「２０」とする）が遅延付加情報格納部２０に格納され，送信すべきデータがＳＤＨのフレーム構成内に各種のオーバヘッドと共にフレーム情報２１として入力されると，パスオーバヘッド（ＰＯＨ）のリザーブバイトの１つであるＺ５バイトの領域に遅延付加情報格納部２０の対応するフレームの遅延付加情報が設定される。一方，遅延を挿入すべき送信装置または中継ノードを表す遅延挿入ノード番号は遅延挿入ノード番号の格納部２２に設定し，ＳＤＨのフレームの中のパスオーバヘッドの１つであるＺ４バイトの領域に遅延挿入ノード番号の格納部２２から出力されるノード番号を設定する。
【００２６】
このような構成により，受信側装置１’から送信側装置１へ送信される各チャンネルのデータフレーム中のＺ４バイトで遅延挿入ノード番号を送信し，Ｚ５バイトにより遅延挿入ノードにおける遅延付加値を送信することができる。
【００２７】
図５は遅延付加情報抽出部（図１の３ａ）の構成例である。図中，１は送信側装置，１’は受信側装置，２ｃは送信部内のメモリ制御部，３ａは遅延付加情報抽出部，３０は受信側装置１’から送信されたデータフォーマットの受信フレーム，３１は自ノード番号設定部，３２は比較部，３３は抽出部である。
【００２８】
図５の動作を説明すると，受信側装置１’から送られたデータの受信フレームに含まれたパスオーバヘッド（ＰＯＨ）の中のＺ４バイトを抽出すると，遅延挿入ノード番号が得られる。この遅延挿入ノード番号を自ノード番号設定部３１に設定された当該送信側装置のノード番号と比較部３２で比較し，一致が検出されると，抽出部３３によりこのフレーム内のパスオーバヘッド（ＰＯＨ）の中のＺ５バイトの内容（遅延付加値）を抽出して，メモリ制御部２ｃに出力する。メモリ制御部２ｃはこの遅延付加値を用いて上記図１に示す遅延付加用メモリ２ａにおいてフレーム値分に対応する時間保持した後，読み出す制御を行う。
【００２９】
図６は本発明による基本動作の説明図であり，上記図２乃至図５に示す各部の機能を含む全体の動作を示す。但し，図６には送信側装置１から受信側装置１’へデータを送信する一方向の伝送の構成だけ示し，逆方向に伝送するための構成要素は図示省略されている。すなわち，図１に示す送信側装置１の送信部２−１〜２−３内の遅延付加情報挿入部２ｂ及び受信部３−１〜３−３の位相識別情報抽出部３ｂや，受信側装置１’の受信部３−１〜３−３の遅延付加情報抽出部３ａ及び送信部２−１〜２−３の遅延付加用メモリ２ａは図６に含まれていない。
【００３０】
図６の送信側装置１の位相識別情報挿入部４で各経路の送信データに同一値のフレーム識別情報を挿入し，受信側装置１’にデータを送信する。このデータを受信した受信側装置１’は，位相識別情報抽出部３ｂで受信データより各経路のフレーム識別情報を抽出する。ここで抽出された各経路のフレーム識別情報は，伝搬遅延の差により異なった値を持つ。この異なったフレーム識別情報より，受信側装置１’の遅延付加量演算部５で，経路の違いによる受信データの位相差を算出し，許容の位相差情報を元に予め設定した位相吸収許容値と比較して，遅延を加えるべきノード（送信装置か中継ノード）の選択と，送信側装置１または中継ノードにて遅延すべき量を決める（送信装置と中継ノードの両方で遅延させるには，ノード番号と遅延量をフレーム毎に変えて指定する）。これらの遅延すべきノード及び遅延すべき量の情報は，遅延付加情報挿入部２ｂから，送信側装置１へのデータのパスオーバヘッド（ＰＯＨ）のＺ４，Ｚ５バイトで遅延挿入ノード番号及び遅延付加量として挿入し，送信側装置１へ通知する。送信側装置１及び中継ノードでは，遅延付加情報抽出部３ａで，遅延挿入ノード番号及び遅延付加量の情報を抽出する。また，遅延付加情報抽出部３ａは，遅延挿入ノード番号が自ノードの番号と一致した場合，送信部２−１のメモリ制御部２ｃに遅延量を送出する。このように受信側装置１’が検出した受信データの位相差を元に，送信側装置１及び中継ノードへ，送信データに遅延を付加する指示を出すことにより，受信側装置１に生じる経路間データ位相差は，送信装置及び中継ノードで送信データに送信遅延を挿入して減らすことができ，受信装置の位相吸収用のメモリの量を軽減できる。
【００３１】
なお，ここで中継ノードの構成は送信側装置と受信側装置の機能を併せ持つものであるが，扱う主信号のチャンネル数は最低１のものである。
【００３２】
図７は中継ノード（図１の８）の構成例である。図中，８は中継ノード，８０は前段ノードからの受信部，８１は後段ノードへの送信部，８２は後段ノードからの受信部，８３は前段ノードへの送信部であり，６は位相吸収用メモリ，受信部８０，８２内の３ａは遅延付加情報抽出部，送信部８１，８３内の２ａは遅延付加用メモリ，２ｂは遅延付加情報挿入部，２ｃはメモリ制御部である。
【００３３】
この中継ノードの構成では，後段のノードからの遅延付加情報を受信部８２の遅延付加情報抽出部３ａで抽出すると，送信部８３のメモリ制御部２ｃまたは後段のノードへデータを送信する送信部８１のメモリ制御部２ｃを制御する。そして，前段のノードから送られてきた遅延付加情報を受信部８０の遅延付加情報抽出部３ａで検出すると，遅延量を制御するため，送信部８１のメモリ制御部２ｃまたは送信部８３のメモリ制御部２ｃに検出した遅延付加情報を供給する。
【００３４】
図８乃至図２０は本発明による遅延制御の実施例１乃至実施例６の構成及び処理フローを示す図である。
【００３５】
図８は遅延制御の実施例１の構成である。図中，１はノード番号が「０１」の送信側装置，２ａは遅延付加用メモリ，３ａは遅延付加情報抽出部，８−１，８−２はそれぞれノード番号が「０２」，「０３」の中継ノード，中継ノード内の２ａ，３ａは送信側装置１内と同じであり，１’は受信側装置，２ｂは遅延付加情報挿入部，３ｂは位相識別情報抽出部，５は遅延付加量演算部，６は位相吸収用メモリである。
【００３６】
この実施例１では，受信側装置１’から送信側装置１及び中継ノード８−１，８−２へ遅延量を指示し，その遅延量指示方法は，遅延すべき量を送信側装置１及び中継ノード８−１，８−２へ均等に割り付ける例である。
【００３７】
ここで，以降の各実施例を含む説明において，「受信側装置で算出した受信データの位相差」には，受信側装置で位相吸収できる位相差分（受信側装置の位相吸収用メモリ６で位相吸収する位相差分）を含まないものとする。
【００３８】
この実施例１ではこの位相差ΔＸを送信側装置１と中継ノード８−１，８−２の合計３つのノードにより分散して吸収させるため，合計ノード数３で割り，各ノードにおける遅延量（＝ΔＸ／３）を算出する。算出された値を各ノードで遅延すべき量として，受信側装置１’からノード番号と遅延量をセットにし，順次遅延付加情報挿入部２ｂから送信する。このフレームを検出した送信側装置１，中継ノード８−１，８−２ではフレーム内のＺ４バイトのノード番号と自ノード番号が一致した時，Ｚ５バイトに設定された遅延量を抽出して，抽出した遅延量でそれぞれの遅延付加用メモリ２ａの遅延を制御する。
【００３９】
図９は実施例１の処理フローを示す図である。図９のＳ１〜Ｓ３は上記図８に示す実施例１の受信側装置１において実行され，最初に受信側装置１’の位相識別情報抽出部３ｂからのフレーム識別情報を元に，遅延付加量演算部５でチャンネル（経路）間位相差ΔＸを算出し（図９のＳ１），更に遅延指示量Ｄの演算をする（同Ｓ２）。演算は，Ｄ＝ΔＸ÷Ｎ（Ｎは送信側装置と中継ノードの数で，図８の構成ではＮ＝３）である。次に遅延付加情報挿入部２ｂで，送信データにノード番号Ｅ，遅延指示量Ｄを挿入する（図９のＳ３）。この時送信されるデータ形式は図８の下部に示す。このデータフレームは，送信側装置１のノード番号０１をパスワードヘッド（ＰＯＨ）のＺ４バイトに設定し，算出された遅延量（ΔＸ／Ｎ）をＺ５バイトに設定したフレームを１つ送り，次のフレームで中継ノード８−１のノード番号０２をＺ４バイトに設定し，遅延量（ΔＸ／Ｎ）をＺ５に設定し，これに続く次のフレームで中継ノード８−２のノード番号０３をＺ４バイトに設定し，遅延量（ΔＸ／Ｎ）をＺ５バイトに設定して送出する。
【００４０】
この後の処理は，図８に示す中継ノード及び送信側装置において実行される。すなわち，遅延付加情報抽出部で自ノード番号＝抽出ノード番号（Ｅとする）であるかの判定し（図９のＳ４），ノー（不一致）の場合はＳ７に移行し，イエス（一致）すると，遅延付加情報抽出部で受信データより抽出した遅延指示量Ｄをメモリ制御部に送り（図９のＳ５），メモリ制御部にて遅延指示量Ｄの遅延を加えるための制御を遅延付加用メモリに対して行う（同Ｓ６）。これと同様の処理を遅延処理を行う対象となる複数（Ｎ個）の各ノードに対して行う（図９のＳ７）。具体的には，受信側装置は上記ステップＳ３の処理を各ノードに対して行い，送信側装置及び中継ノードではＳ４〜Ｓ６の処理を行う。
【００４１】
この実施例１によれば，送信側装置１及び各中継ノード８−１，８−２で遅延すべき量を判断することなく，受信側装置１’で各送信側のノードにおいて遅延すべき量を求めて，送信側装置及び各中継ノードに送出するだけであるため，位相吸収される時間を短時間で行うことができる。
【００４２】
図１０は遅延制御の実施例２の構成である。図中，１，１’，８−１，８−２の各符号は上記図８の実施例１の同一符号と同じである。送信側装置１，中継ノード８−１，８−２において，３０ａはこの実施例２により設けられたもので，それぞれ前段のノードから後段へ送られる遅延付加情報を抽出する遅延付加情報抽出部，２ａは遅延付加用メモリ，２ｂは遅延付加情報挿入部，３ａは上記実施例１の同じ符号に対応する後段から前段へ送られる遅延付加情報を抽出する遅延付加情報抽出部である。受信側装置１’内の２ｂ，３ｂ，６の各符号は上記図８の実施例１の受信側装置１’の同じ符号の各部と同様である。
【００４３】
この実施例２では，受信側装置１’からの送信側装置１及び中継ノード８−１，８−２への遅延量指示方法として，遅延すべき量を送信側装置１から遅延挿入し，その送信側装置１での遅延だけでは不足する場合，中継ノード８−１で遅延させ，更に遅延が不足する場合には次の中継ノード８−２で順次遅延を挿入するようにしたものである。
【００４４】
図１１，図１２は実施例２の処理フロー（その１），（その２）である。図１１のＳ１，Ｓ２は受信側装置１’で処理され，Ｓ３〜Ｓ９は送信側装置１で処理され，図１２のＳ１０〜Ｓ１７は中継ノードで処理される。
【００４５】
最初に受信側装置１の位相識別情報抽出部３ｂからのフレーム識別情報を元に，遅延付加量演算部（図１０では図示省略）でＣＨ間位相差ΔＸを算出する（図１１のＳ１）。次に遅延付加情報挿入部２ｂで送信データのノード番号Ｅ，遅延指示量Ｄを挿入する。この際の遅延指示量は位相差Ｄ＝ΔＸとする（図１１のＳ２）。図１０の例では，図の下部に送信するデータ形式として示すように，パスオーバヘッドのＺ４バイトとＺ５バイトに，ノード番号「０１」と遅延量「ΔＸ」を設定して送信する。
【００４６】
送信側装置１では遅延付加情報抽出部３ａで自ノード番号と受信データより抽出したノード番号Ｅが一致するか判別し（図１１のＳ３），一致しないとＳ１に戻るが，一致すると遅延付加情報抽出部３ａで抽出した遅延指示量Ｄ（＝ΔＸ）をメモリ制御部（図１０では図示省略された図１，図６の２ｃ）に送る（図１１のＳ４）。メモリ制御部では自ノードの遅延量付加可能量Ａ＜遅延指示量Ｄか判別し（図１１のＳ５），ノーの場合は自ノードだけで遅延指示量Ｄの遅延が可能であるから，メモリ制御部にて遅延付加用メモリに対し遅延指示量Ｄ分の遅延を挿入する制御を行って（同Ｓ６），終了するが，イエスの場合はメモリ制御部にて，遅延付加用メモリ２ａに対しＡ分の遅延を挿入する制御を行う（同Ｓ７）。この場合，送信側装置１で遅延挿入できなかった（Ｄ−Ａ）分の遅延量をメモリ制御部から遅延付加情報挿入部２ｂへ送ると（図１１のＳ８），遅延付加情報挿入部２ｂで送信データ（後段の中継ノードへの送信データ）に次ノード番号Ｅ’，遅延指示量（Ｄ−Ａ）を挿入する（同Ｓ９）。
【００４７】
次の中継ノード（図１０の中継ノード８−１，８−２）では，遅延付加情報抽出部３０ａにおいて自ノード番号＝抽出ノード番号Ｅ’であるか判別し（図１２のＳ１０），一致しないとＳ１７に移行するが，一致が検出すると遅延付加情報抽出部３０ａで受信データより抽出した遅延指示量（Ｄ−Ａ）をメモリ制御部（図１０では図示省略）に送る（図１２のＳ１１）。メモリ制御部は，自ノードの遅延量付加可能量Ｂ＜遅延指示量（Ｄ−Ａ）であるか判別し（図１２のＳ１２），ノーの場合（遅延付加可能量Ｂが（Ｄ−Ａ）以上の場合）はメモリ制御部で，遅延付加用メモリに対し，遅延指示量（Ｄ−Ａ）分の遅延を挿入する制御を行い（同Ｓ１３），イエスの場合（遅延付加可能量Ｂが（Ｄ−Ａ）より小さい場合）はメモリ制御部で遅延付加用メモリに対し自分の遅延を挿入する制御を行う（同Ｓ１４）。更に遅延挿入できなかった（Ｄ−Ａ−Ｂ）分の遅延量をメモリ制御部から，遅延付加情報挿入部（図１０の２ｂ）に送ると（図１２のＳ１５），遅延付加情報挿入部２ｂで送信データに，次ノード番号Ｅ”と遅延指示量（Ｄ−Ａ−Ｂ）を挿入する（同Ｓ１６）。この後，上記Ｓ１０〜Ｓ１６と同様の処理を他の中継ノードで繰り返す（図１２のＳ１７）。
【００４８】
この実施例２により，遅延を付加するための計算処理を各ノードが行うため，計算処理機能をシステム全体に分散できる（ノードにより使用する機能の差異が少なくなる）利点を持つ。また，中継ノードの小型化に伴い中継ノードに搭載されるメモリ量が小さくなった場合，中継ノードと比べてメモリ量が大きくなる送信側装置で遅延を付加したほうが位相を吸収する時間を短縮できるという利点を持つ。
【００４９】
図１３は遅延制御の実施例３の構成である。図中，１，１’，８−１，８−２の各符号は上記図８の実施例１，図１０の実施例２の同一符号と同じである。送信側装置１において，２ａは遅延付加用メモリ，３ａは遅延付加情報抽出部，中継ノード８−１，８−２において，３ａ’は後段からの遅延付加情報を抽出する機能と前段への遅延付加情報を挿入する機能を有する遅延付加情報抽出・挿入部である。受信側装置１’内の２ｂは遅延指示情報を挿入する遅延付加情報挿入部，３ｂは位相識別情報抽出部，６は位相吸収用メモリである。
【００５０】
この実施例３では，受信側装置１’から一番近い中継ノード８−２へ遅延を指示し，その中継ノード８−２の遅延量では足りない場合に，次に上位の中継ノード８−１に遅延を指示し，更に不足した場合は上位の送信側装置１に遅延を指示するようにしたものである。
【００５１】
図１４は実施例３の処理フローである。図１４のＳ１，Ｓ２は受信側装置１’で実行され，Ｓ３〜Ｓ１０は中継ノード８−１，８−２及び送信側装置１で実行される。
【００５２】
最初に受信側装置１’で位相識別情報抽出部３ｂからのフレーム識別情報を元に，遅延付加量演算部（図１３では図示省略）でＣＨ（経路）間位相差ΔＸを算出し（図１４のＳ１），遅延付加情報挿入部２ｂで，送信データにノード番号Ｅと遅延指示量Ｄを挿入する。この際の遅延指示量は位相差ΔＸとする（同Ｓ２）。この送信データは受信側装置１’の前段の装置である中継ノード８−２で受信され，その遅延付加情報抽出・挿入部３ａ’で自ノード番号＝抽出ノード番号Ｅであるか判別し（図１４のＳ３），一致を検出しないとＳ１０に移行し，一致を検出すると遅延付加情報抽出・挿入部３ａ’で受信データより抽出した遅延指示量Ｄをメモリ制御部（図１２では図示省略）に送る（同Ｓ４）。メモリ制御部は自ノードの遅延量付加可能量Ｃ＜遅延指示量Ｄか判別し（図１４のＳ５），ノー（自ノードの遅延量付加可能量Ｃが遅延指示量Ｄ以上である）と判別されると，メモリ制御部で遅延付加用メモリ２ａに対し，遅延指示量Ｄ分の遅延を挿入する制御を行い（同Ｓ６），イエス（自ノードの遅延量付加可能量Ｃが遅延指示量Ｄより小さい）と判定されると，メモリ制御部で遅延付加用メモリ２ａに対し，Ｃ分の遅延を挿入する制御を行う（同Ｓ７）。次いで，遅延挿入できなかった（Ｄ−Ｃ）分の遅延量をメモリ制御部から送信装置への送信側の遅延付加情報抽出・挿入部３ａ’へ送り（図１４のＳ８），遅延付加情報抽出・挿入部３ａ’で送信データに，次ノードＥ’，遅延指示量（Ｄ−Ｃ）を挿入する（同Ｓ９）。続いて，上記Ｓ４以下の処理を他の中継ノード８−１及び送信側装置１で実行する（図１４のＳ１０）。
【００５３】
図１３の構成において，上記図１４に示す処理フローを実行することで，受信側装置１’の遅延付加情報挿入部２ｂからは，図１３の下部の▲１▼に示すデータ型式のフレームが中継ノード８−２の方向に送信される。このフレーム内にはノード番号（Ｎｏ．）が「０３」，遅延量が「ΔＸ」に設定されている。また，中継ノード８−２（ノード番号０３）の遅延付加情報抽出・挿入部３ａ’からは，▲２▼に示すデータ型式のフレームが中継ノード８−１の方向に送信される。このフレーム内にはノード番号（Ｎｏ．）が「０２」，遅延量が「ΔＸ−Ｃ」に設定されている。更に，中継ノード８−１（ノード番号０２）の遅延付加情報抽出・挿入部３ａ’からは，▲３▼に示すデータ型式のフレームが送信側装置１に向けて送信される。このフレーム内にはノード番号（Ｎｏ．）が「０１」，遅延量が「ΔＸ−Ｃ−Ｂ）に設定されている。
【００５４】
この実施例３により，上記実施例２と同様に，遅延を付加するための計算処理を各ノードが行うため，計算処理機能をシステム全体に分散できる（ノードにより使用する機能の差異が少なくなる）という利点がある。また，実施例２に比べて，各ノード間で受渡しをする情報の数が少なくすることができ，更に受信側装置に近い装置から遅延を挿入するため，他の実施例に比べて短時間で位相吸収の処理を行うことができる。
【００５５】
図１５は遅延制御の実施例４の構成である。図中，１，１’，８−１，８−２及び２ａ，３ａ，２ｂ，３ｂ，５，６の各符号は上記図８の実施例１の構成中の同一符号と同じであり説明を省略する。
【００５６】
この実施例４は，受信側装置１’から送信側装置１及び各中継ノード８−１，８−２への遅延量指示方法として，受信側装置１’にて予め各ノードにどれだけの遅延量を与えるか各ノードにおける遅延付加許容量（メモリ容量等により）を基に判断し，各ノードに遅延量を割り付けるようにしたものである。なお，実施例１では，全遅延量をノード数により割ることで，各ノードが均等な遅延を行う。
【００５７】
図１６は実施例４の処理フローである。図１６のＳ１〜Ｓ３は受信側装置１’で処理され，Ｓ４〜Ｓ７は送信側装置１，中継ノード８−１及び８−２で処理される。
【００５８】
最初に受信側装置１’の位相識別情報抽出部３ｂからのフレーム識別情報を元に，遅延付加量演算部５でチャンネル（経路）間位相差ΔＸを算出し（図１６のＳ１），更に遅延付加量演算部５で，各ノードの情報（遅延付加許容量等）を元に，各ノードに対する遅延量を算出し，遅延指示量Ｄ（各ノードにより異なる値）とする（同Ｓ２）。または，このＳ２の処理として，装置を制御・設定するコンピュータによりこの演算を行い，遅延付加量演算部でその演算結果を受け取って，遅延指示量Ｄとする。図１５の遅延付加量演算部５の右側に示す挿入すべき遅延量一覧の例では，ノード番号０１（送信側装置１）がａフレーム（遅延量），ノード番号０２（中継ノード８−１）がｂフレーム，ノード番号０３（中継ノード８−２）がｃフレームとして求められている（ΔＸ＝ａ＋ｂ＋ｃ）。次に遅延付加情報挿入部２ｂにて，遅延付加量演算部５で導いた遅延指示量Ｄとその値を挿入するノード番号Ｅを送信データに，各ノード別に挿入する（図１６のＳ３）。図１５の下部の▲１▼に示す遅延指示情報挿入後のデータ形式の例では，ノード番号０１に遅延量ａフレーム，番号０２に遅延量ｂフレーム，番号０３に遅延量ｃフレームが設定されている。
【００５９】
この後の処理は，図１５に示す中継ノード及び送信側装置において実行されるが，図１６のステップＳ４乃至Ｓ７は上記図９に示す実施例１の処理フローにおけるＳ４〜Ｓ７と同様であり説明を省略する。
【００６０】
この実施例４によれば，受信側装置１’で各ノードに対して任意に遅延量を決めることができる構成になっている。このため，システムの制限事項（中継ノードに他社，または異なる装置が入り，中継ノードて遅延をできない等）に対し使用者が任意に遅延量の割付を決定することができ，柔軟性を持ったシステムを構成することができる。
【００６１】
図１７は遅延制御の実施例５の構成である。図中，１，１’，８−１，８−２及び２ａ，２ｂ，３ａ，３ｂ，５，６の各符号は上記図１５の実施例４の構成中の同一符号と同じであり説明を省略する。
【００６２】
この実施例５は，受信側装置１’から送信側装置１及び各中継ノード８−１，８−２への遅延量指示方法として，遅延量を送信側装置１または中継ノードのある１個所に送出して遅延挿入を行なわせ，そのノードで挿入しきれない遅延量については，再度受信側装置１’で位相差を測定することにより検出して，再度遅延量を指定して送信側装置１または中継ノードの１個所に遅延挿入を行なわせる。
【００６３】
図１８は実施例５の処理フローである。図１８のＳ１〜Ｓ４は受信側装置１’で処理され，Ｓ５〜Ｓ１０は送信側装置１，中継ノード８−１及び８−２で処理される。
【００６４】
最初に受信側装置１’の位相識別情報抽出部３ｂからのフレーム識別情報を元に，遅延付加量演算部５でチャンネル（経路）間位相差ΔＸを算出し（図１８のＳ１），遅延付加量演算部５で位相差ΔＸ＝０か判別する（同Ｓ２）。０の場合は終了するが，０でない場合は遅延付加量演算部５で遅延挿入していないノード番号Ｅを選出し（図１８のＳ３），更に遅延付加情報挿入部２ｂで中継ノード側への送信データに選出したノード番号Ｅと，遅延指示量Ｄを挿入する（同Ｓ４）。この際の遅延指示量は位相差をΔＸ（Ｄ＝ΔＸ）とする。
【００６５】
ここで，送信側装置または中継ノードでは（最初は隣接する中継ノード８−２では），遅延付加情報抽出部３ａで自ノード番号＝抽出ノード番号であるか判別し（図１８のＳ５），一致しないと処理対象を次ノードへ変更して（同Ｓ６），Ｓ６の処理に移行する。一致すると，遅延付加情報抽出部３ａで，受信データより抽出した遅延指示量Ｄをメモリ制御部（図１７では図示省略）に送ると（図１８のＳ７），メモリ制御部は自ノード（最初は中継ノード８−２）の遅延量付加可能量Ｃ＜遅延指示量Ｄであるか判別し（同Ｓ８），イエス（Ｃ＜Ｄ）の場合はメモリ制御部で遅延付加用メモリ３ａに対し，自ノードの遅延量付加可能量Ｃ分のみの遅延を挿入する制御を行う（同Ｓ９）。ノー（Ｃ≧Ｄ）の場合はメモリ制御部で遅延付加用メモリに対し，遅延指示量Ｄ分の遅延を挿入する制御を行い（図１８のＳ１０），受信側装置１’の処理であるＳ１に戻る。
【００６６】
この時，受信側装置１’の位相識別情報抽出部３ｂからのフレーム識別情報を元に，遅延付加量演算部５でチャンネル（経路）間位相差ΔＸを算出するが，中継ノード８−２で遅延量Ｃだけ遅延されているため，位相差は（ΔＸ−Ｃ）となるので，２度目の遅延指示情報は中継ノード８−１のノード番号を指定して，遅延指示量は（ΔＸ−Ｃ）として送信データに設定して送信する。
【００６７】
図１７の構成中に示す▲１▼〜▲５▼の符号は動作の手順を示し，▲１▼は一巡目の位相差を求め，▲２▼は一巡目の遅延指示情報挿入後のデータ形式を示し，▲３▼は中継ノード８−２における遅延付加情報の抽出を表し，▲４▼は二巡目の位相差を求め，▲５▼は二巡目の遅延指示情報挿入後のデータ形式を示す。
【００６８】
この実施例５の構成により，挿入すべき遅延量を算出する必要がないことから他の方法に比べて装置の回路構成を簡略化できる。また，指示された装置が挿入可能な遅延量を１回の指示で挿入するため，位相吸収する時間が短時間で済む。
【００６９】
図１９は遅延制御の実施例６の構成である。図中，１，１’，８−１，８−２及び２ａ，２ｂ，３ｂ，５，６の各符号は上記図１３，図１５及び図１７に示す実施例３〜実施例５の各構成中の同一符号と同じであり説明を省略する。３ａ’は遅延付加情報抽出・挿入部である。
【００７０】
この実施例６は，受信側装置１’から送信側装置１及び各中継ノード８−１，８−２への遅延量指示方法として，遅延挿入を必要とする場合に受信側装置１’から，フレーム挿入指示のフラグを送出し，そのフラグを検出したノードで遅延を挿入し，受信側装置で位相差がなくなるまでこの操作を繰り返す。
【００７１】
図２０は実施例６の処理フローである。図２０のＳ１〜Ｓ３は受信側装置１’で処理され，Ｓ４〜Ｓ１０は送信側装置１，中継ノード８−１及び８−２で処理される。
【００７２】
最初に受信側装置１’の位相識別情報抽出部３ｂからのフレーム識別情報を元に，遅延付加量演算部５でチャンネル（経路）間位相差ΔＸを算出し（図２０のＳ１），遅延付加量演算部５で位相差ΔＸ＝０か判別する（同Ｓ２）。０の場合は終了するが，０でない場合は遅延付加情報挿入部２ｂで送信データにフラグを挿入する（図２０のＳ３）。送信側装置または中継ノードでは，メモリ制御部において，自ノードの遅延量付加可能量に空きが有るか判別し（図２０のＳ４），空きが無いと送信装置への送信側で，遅延付加情報抽出部３ａで次のノードにフラグを挿入したまま送信データを送出する（同Ｓ５）。空きが有る場合は，遅延付加情報抽出部３ａでフラグを抜き出し（図２０のＳ６），フラグが有るか判別する（同Ｓ７）。フラグが無いと送信側装置または中継ノードにおける処理を終了し，受信側装置のＳ１の処理に移行するが，フラグが有ると，送信側装置への送信側の遅延付加情報抽出・挿入部３ａ’で次のノードへの送信データから，フラグを削除してデータを送信し（図２０のＳ８），メモリ制御部で遅延付加用メモリに対し，１フレーム分の遅延を挿入する制御を行う（同Ｓ９）。この後，処理対象を次ノードへ変更する（図２０のＳ１０）。
【００７３】
図１９の遅延付加情報挿入部２ｂから送信側装置及び中継ノードへ向けて送信されデータ形式は，▲１▼に示すようにフラグ有り（ΔＸ≠０）かフラグ無し（ΔＸ＝０）の何れかを表すフラグ情報が設定される（パスオーバヘッドのリザーブバイトの何れかを用いる）。自ノードのメモリ容量があいており，受信データにフラグがあった場合のみ１フレームの遅延指示を出し，自ノードのメモリが一杯の時はフラグを転送し，自ノードで遅延付加を行なった場合はフラグを消す。この動作を受信側で遅延差がなくなるまで繰り返し，受信側装置の位相差を無くす。
【００７４】
この実施例６により，挿入すべき遅延量を算出する必要がなく，また１フレーム毎の遅延挿入をしないため，他の方式と比べ装置の回路構成を簡略化できる。
【００７５】
（付記１）　送信側装置から中継ノードが介在する複数の経路により受信側装置へ並列に伝送されたデータを受信する受信側装置において，前記複数の経路からのそれぞれフレームデータから前記送信側装置において挿入されたそれぞれの位相識別情報を抽出する位相識別情報抽出部と，抽出した位相識別情報から前記の各経路のそれぞれにおいて付加すべき遅延付加量を算出する遅延付加量演算部と，前記算出した遅延付加量を各経路に対応したフレームデータ中に遅延付加を行う中継ノードに対応付けて挿入する遅延付加情報挿入部と，該挿入を行ったフレームデータを各経路を介して前記送信側装置方向に送信する送信部と，を備えることを特徴とする受信側装置。
【００７６】
（付記２）　付記１において，前記遅延付加情報は，前記受信側装置から前記送信側装置へ送信されるフレームデータ中のパスオーバヘッドの一部を用いて伝送することを特徴とする受信側装置。
【００７７】
（付記３）　付記１または２の何れかにおいて，前記遅延付加量演算部は，前記各経路のそれぞれで吸収すべき位相量を，それぞれの経路に介在する中継ノード数を含むノード数で割った値を遅延付加量として求め，前記遅延付加情報挿入部は，前記求められた遅延付加量を送信側装置から前段の中継ノードまで各ノードのそれぞれに対応させて前記フレームデータに挿入することを特徴とする受信側装置。
【００７８】
（付記４）　受信側装置から通知された遅延付加情報に基づいて該受信側装置への送信データの遅延処理を行う送信側装置において，前記受信側装置からの遅延付加情報を抽出すると，自ノードの遅延付加用メモリで遅延可能な量だけ遅延するよう制御するメモリ制御部を備え，指定した遅延付加情報から遅延付加用メモリの遅延量を減算した残りの遅延量とを該送信側装置と受信側装置間に介在する中継ノードのいずれかに送信する遅延付加情報挿入部とを備え，たことを特徴とする送信側装置。
（付記５）　付記１または２の何れかにおいて，前記遅延付加量演算部により算出された遅延付加量を，遅延を付加すべき経路に対応した前段への送信データ中に，遅延付加を行うノードとして隣接する前段の中継ノード番号を設定して前段側へ送信する遅延付加情報挿入部を備え，前記前段側のノードは，後段のノードから送信されたデータから，自ノード番号が設定された遅延付加量を遅延付加情報抽出部と，前記遅延付加情報抽出部により抽出された遅延付加量により自ノードの遅延付加用メモリで遅延可能な量だけ前段からのデータを遅延させるメモリ制御部と，前記抽出された遅延付加量から当該ノードにおける遅延量を減算した残りの遅延量と遅延付加を行う更に前段のノード番号を設定して前段へ送信する遅延付加情報挿入部とを備えることを特徴とする受信側装置。
【００７９】
（付記６）　付記１または２の何れかにおいて，前記遅延付加量演算部は，各経路間の最大位相差を，送信側装置から自装置の前段の中継ノードまでの各ノード毎にそれぞれの遅延付加許容量に基づいて個別の遅延付加量を割り当て，前記遅延付加情報挿入部は，前記求められた遅延付加量を送信側装置から前段の中継ノードまでの全ての各ノードの番号と前記遅延付加量をフレーム別に挿入し，前記送信側装置または中継ノードは自ノード番号が設定された遅延付加量を前記遅延付加情報抽出部で抽出すると，前記遅延付加量だけ遅延付加用メモリで次段への送信データを遅延させることを特徴とする受信側装置。
【００８０】
（付記７）　付記１または２の何れかにおいて，前記遅延付加量演算部により算出された位相差に対応する遅延付加量を，遅延を付加すべき経路に対応した前段への送信データ中に，遅延付加を行うノードとして隣接する前段の中継ノード番号を設定して前段側へ送信する遅延付加情報挿入部を備え，前記前段側のノードは，後段のノードから送信されたデータから，自ノード番号が設定された遅延付加量を遅延付加情報抽出部と，前記遅延付加情報抽出部により抽出された遅延付加量により自ノードの遅延付加用メモリで遅延可能な量だけ前段からのデータを遅延させるメモリ制御部とを備え，前記受信側装置は，前記隣接する前段の中継ノード番号への遅延付加量の送信後に前記遅延付加量演算部により算出された位相差が新たな遅延を付加すべき量であると，既に遅延付加を指示したノードより更に前段のノード番号と，新たな前記遅延付加量を設定した遅延付加情報を送信側装置への送信データ中に前記遅延付加情報挿入部から挿入することを特徴とする受信側装置。
【００８１】
（付記８）　高速のフォーマット化されたフレームデータを複数の低速のフォーマットデータに分離して複数の経路により送信する送信側装置と該複数の線路からの該フレームデータをそれぞれ受信する受信側装置を含む伝送システムにおいて，送信側装置は分離した各データを複数の経路に送信フレームデータ中に各フレームを識別する情報を挿入する位相識別情報挿入部を備え，受信側装置は複数の経路からのフレームデータから位相識別情報を抽出する位相識別情報抽出部と，各経路の位相識別情報から送信側の各経路で付加すべき遅延付加量を算出する遅延付加量演算部と，前記算出された位相差に対応する遅延付加量と，１フレームの遅延指示の有無を表すフラグとを前段への送信データ中に設定して送信する遅延付加情報挿入部とを備え，前記受信側装置の前段側に設けられた各中継ノード及び送信側装置は，前記後段から送られたデータ中の前記遅延付加量と前記フラグを抽出する遅延付加情報抽出部と，自ノードに設けられた後段への送信データを遅延させる遅延付加用メモリとその制御を行うメモリ制御部とを備え，前記遅延付加情報抽出部で抽出したフラグが有りを表すと，前記メモリ制御部により前段からのデータを１フレーム分遅延させて，前記後段から送られたデータ中の前記フラグを無しに設定し前段へ送信することを特徴とする伝送システム。
【００８２】
【発明の効果】
本発明によれば受信側の位相吸収用のメモリの容量を減らすことができる。また，メモリの量を減らすことができるため，実装面積を縮小することができる。更に，メモリの量を減らすことができるため，消費電力の削減と故障率の低下を実現することができる。
【図面の簡単な説明】
【図１】本発明の原理構成を示す図である。
【図２】位相識別情報挿入部と位相識別情報抽出部の構成例を示す図である。
【図３】遅延付加量演算部の処理フローと具体例を示す図である。
【図４】遅延付加情報挿入部の構成例を示す図である。
【図５】遅延付加情報抽出部の構成例を示す図である。
【図６】本発明による基本動作の説明図である。
【図７】中継ノードの構成例を示す図である。
【図８】遅延制御の実施例１の構成を示す図である。
【図９】実施例１の処理フローを示す図である。
【図１０】遅延制御の実施例２の構成を示す図である。
【図１１】実施例２の処理フロー（その１）を示す図である。
【図１２】実施例２の処理フロー（その２）を示す図である。
【図１３】遅延制御の実施例３の構成を示す図である。
【図１４】実施例３の処理フローを示す図である。
【図１５】遅延制御の実施例４の構成を示す図である。
【図１６】実施例４の処理フローを示す図である。
【図１７】遅延制御の実施例５の構成を示す図である。
【図１８】実施例５の処理フローを示す図である。
【図１９】遅延制御の実施例６の構成を示す図である。
【図２０】実施例６の処理フローを示す図である。
【図２１】従来例の説明図である。
【符号の説明】
１　　　送信側装置
１’　　受信側装置
２−１〜２−３　各経路（ＣＨ）１〜３の送信部
２ａ　　遅延付加用メモリ
２ｂ　　遅延付加情報挿入部
２ｃ　　メモリ制御部
３−１〜３−３　各経路（ＣＨ）１〜３の受信部
３ａ　　遅延付加情報抽出部
３ｂ　　位相識別情報抽出部
４　　　位相識別情報挿入部
５　　　遅延付加量演算部
６　　　位相吸収用メモリ
７−１〜７−３　各経路（ＣＨ）１〜３の伝送路
８　　　中継ノード[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a receiving device, a transmitting device, and a transmission system for dividing data and transmitting the data in parallel.
[0002]
When transmitting a large amount of data, if the data capacity that can be transmitted by one transmission path exceeds the data capacity of the input transmission format, it is divided into the data capacity of the transmission path and transmitted in parallel on multiple transmission paths. However, a phase difference occurs in the data received from each transmission line on the receiving side, and a large-capacity memory is required to absorb the phase difference, and its improvement is desired.
[0003]
[Prior art]
FIG. 21 is an explanatory diagram of a conventional example. In this conventional example, gigabit LAN devices (Giga Bit LAN: 10) provided in two regions are used. 9 This is a configuration for enabling data to be used mutually between local area network devices that process data at a rate of bits / second. In the figure, reference numerals 80 and 89 denote gigabit-run devices (represented by GBL devices), 81 denotes a transmission-side device, 82 denotes a separation unit for separating large-capacity (high-speed) data input from the gigabit run 80 into a plurality of channels, Reference numerals 1 to 83-3 denote transmission circuits (transmission PKGs: transmission packages) of channels 1 to 3 respectively, and reference numerals 84-1 to 84-3 denote low speeds (for example, 50 Mbps) of channels 1, 2, and 3, respectively. Optical fiber paths (transmission paths) 1-3 for transmitting signals. 85 is one or a plurality of relay devices (nodes) provided in the middle of each path (transmission line), 86 is a receiving side device, 87 is a receiving / phase absorbing unit, 870 is a phase absorbing memory, and 88 is an assembling unit. is there. Although FIG. 21 shows only a configuration for one-way transmission from the gigabit run devices 80 to 89, there is actually a configuration for performing reverse transmission although not shown.
[0004]
In the lower part of FIG. 21, a to e indicate data formats in the gigabit run device 80, the transmission side device 81, each of the routes 84-1 to 84-3, the reception side device 86, and the gigabit run device 89, respectively.
[0005]
From the gigabit run device 80, for example, as shown in FIG. A formatted frame (referred to as SDH STM-1 frame) having a basic speed of about 150 Mbps (strictly 155.52 Mbps) including D2 and D3 data (data divided into three) is generated. This is input to the transmitting device 81. Assuming that the transmission speed (capacity) of each transmission line (path) provided between the transmission-side device 81 and the reception-side device 86 is 50 Mbps (strictly 51.84 Mbps), the separation unit 82 outputs the signal from the gigabit run device 80. The data is divided into three parts and distributed to three transmission circuits 83-1 to 83-3 as shown in FIG. 21B, and a frame having a format of about 50 Mbps including D1, D2 and D3 (STM of SDH) (Corresponding to a frame of −0) and transmitted in the same phase from each transmission circuit. When the data from these three transmission circuits is transmitted through the paths 1 to 3, the distances and the number of repeaters passing along the paths are different, so that the signal delay time differs between the paths 1 to 3, As shown in FIG. 21C, a difference occurs between the phases of the respective frames, and the receiving-side device 86 writes the data into the respective phase absorption memories 870 provided corresponding to the respective paths, and then writes the data into the phase absorbing memory 870 of FIG. To absorb the phase difference between data. Thereafter, the assembling unit 88 assembles the data in the three phase absorption memories 870, restores the original format frame as shown in FIG. 21e, and transmits the frame to the gigabit run unit 89.
[0006]
[Problems to be solved by the invention]
As described above, when it is desired to transmit and receive data at high speed between two devices that process high-speed data signals, there is no data capacity to transmit high-speed data as it is over a single transmission line. When transmitting in parallel using a plurality of transmission lines, if the number of repeaters (nodes) increases, the phase difference between the transmission lines increases, and it is necessary to add a memory for phase absorption. As a result, there is a problem that the scale (memory) on the receiving side of the apparatus becomes large, the cost increases, and the delay on the receiving side also increases.
[0007]
The present invention relates to a receiving apparatus, a transmitting apparatus, and a transmitting apparatus capable of reducing the total memory capacity of a system for phase absorption on the receiving side when high-speed data is divided into a plurality of low-speed transmission paths and transmitted in parallel. It is an object to provide a side device and a transmission system.
[0008]
[Means for Solving the Problems]
The present invention provides a mechanism for calculating the phase difference of the received data detected by the receiving side, and instructing the transmitting device and the relay node to add a delay to the transmitted data based on the difference, and receiving the transmitted data. The side device and the relay node reduce the phase difference at the receiving side by inserting a transmission delay into the transmission data.
[0009]
FIG. 1 is a diagram showing the principle configuration of the present invention. In the figure, 1 is a transmitting device and 1 'is a receiving device. Note that the transmitting device 1 and the receiving device 1 ′ actually include a transmitting unit and a receiving unit, but are referred to for convenience. The transmitting side apparatus 1 and the receiving side apparatus 1 'are provided symmetrically with the same configuration of three sets of transmitting units and receiving units for performing bidirectional transmission of three paths (CH: channel), respectively. The same reference numerals are given to the respective parts. 2-1 to 2-3 are transmission units of each route (CH1 to CH3), 2a is a delay addition memory, 2b is a delay addition information insertion unit, 2c is a memory control unit, and 3-1 to 3-3 are each route. (CH1 to 3) receiving unit, 3a is a delay additional information extracting unit, 3b is a phase identification information extracting unit, 4 is a low-speed SDH (or SONET: Synchronous which is a US synchronous network) transmitted from a transmitting unit of each path. A phase identification information insertion unit that inserts frame identification information representing a frame number for each frame into a data format such as an optical network, and a delay amount equalizing amount based on the phase identification information received from a plurality of paths. And a delay addition amount calculation unit that calculates a delay amount to be added to the transmission side for each path to be performed. Reference numeral 6 denotes a phase absorption memory for absorbing a phase difference, 7-1 to 7-3 paths (transmission paths) 1 to 3, and 8 having the functions of the transmitting device 1 and the receiving device 1 '. It is a relay node. Although FIG. 1 shows an example in which three routes of channels 1 to 3 (CH1 to CH3) are provided between the transmitting device 1 and the receiving device 1 ′, more than three routes are provided. (CH1 to CHn, n> 3) can be configured according to the same principle.
[0010]
When a high-speed data frame is input from a high-speed data source (not shown) to the transmission-side apparatus 1, the data is separated into transmission units 2-1 to 2-3 corresponding to a plurality of paths (three paths in this example). And configure it as a low-speed frame. At this time, the phase identification information insertion unit 4 inserts frame identification information that changes for each frame into each of the three divided frames for each of the transmission units 2-1 to 2-3. At the time of transmission, the phase identification information of each frame transmitted from each of the paths 1 to 3 is the same. The transmission / reception operation of one path 1 will be described. The delay addition memory 2a (the delay amount is initially 0) and the delay additional information insertion unit 2b (the additional information is initially 0) of the transmission unit 2-1 ), And is also transmitted from the transmission units 2-2 and 2-3 of the other paths 2 and 3 at the same time. Phase differences occur because conditions such as the length of the transmission path and the number of relay nodes differ depending on each path. In the receiving section 3-1 of the path 1 of the receiving side apparatus 1 ', the phase identification information is extracted by the phase identification information extraction section 3b through the delay additional information extraction section 3a, and the data is input to the phase absorption memory 6. The data from the three paths are assembled by absorbing the phase difference and output to a high-speed data utilization device (not shown).
[0011]
When the phase identification information extracted by the phase identification information extracting unit 3b of each of the receiving units 3-1, 3-2, and 3-3 of the three paths is input to the delay addition amount calculating unit 5, the phase identifying information is transmitted between the paths. Is calculated, and in order to make the phase difference smaller than a certain value, an amount (delay additional amount) required to be delayed with respect to the transmission unit of the path having the earlier phase is obtained. Here, assuming that a delay addition amount is generated for the path 1, when the delay addition amount calculation unit 5 of the receiving side apparatus 1 'is input to the delay addition information insertion unit 2b, it is inserted into a frame, and the frame is added to the path. 1 (in the direction from the receiving device 1 ′ to the transmitting device 1), the signal is received by the receiving unit 3-1 of the transmitting device 1 through the reverse direction of the path 1. You. When the delay additional information extracting section 3a of the receiving section 3-1 of the transmitting apparatus 1 extracts the delay additional information obtained for the path 1 of the other receiving apparatus 1 ', the information (delay additional amount) is stored in a memory. When supplied to the control unit 2c, the memory control unit 2c performs control so that the input frame is output after being delayed by the delay addition amount received in the delay addition memory 2a.
[0012]
In this way, the transmitting units corresponding to the respective paths of the transmitting apparatus 1 have their delay addition amounts controlled by instructions from the receiving side such that the phase difference in the receiving unit between the respective paths of the receiving apparatus 1 falls within a constant value. You.
[0013]
In the above description, the device that performs the delay is the transmitting device 1, but the receiving device specifies one or more of the transmitting device and the plurality of relay nodes as the device that performs the delay ( (Shown in the examples described later).
[0014]
The configuration in FIG. 1 includes a configuration in which the above-described control for adding delay on the transmission side is performed in transmission in the reverse direction. That is, when high-speed data transmitted from the receiving device 1 ′ to the transmitting device 1 is divided into three paths and transmitted in parallel, the phase difference between the paths is calculated by the delay addition amount calculation unit 5 of the transmitting device 1. A configuration is also included in which a delay addition amount is calculated so as to be equal to or less than a certain value, and the delay addition amount is transmitted to a necessary path of the reception side device 1 ′ so that a transmission frame from the reception side device 1 ′ is delayed. ing.
[0015]
Further, the relay node 8 has both the configuration of the receiving device 1 ′ and the configuration of the transmitting device 1, and is provided between the relay node and another transmitting device 1 or the receiving device 1 ′, or between the relay node and other devices. 1 for controlling the delay addition described above between the relay nodes.
[0016]
BEST MODE FOR CARRYING OUT THE INVENTION
FIGS. 2 to 7 show examples of the configuration of each unit included in the principle configuration of FIG.
[0017]
FIG. 2 shows a configuration example of the phase identification information insertion unit and the phase identification information extraction unit. Reference numerals 1, 1 ', 2a, 3b, 4 to 6 in the figure are the same as those in FIG. 1, and a description thereof will be omitted.
[0018]
In the phase identification information insertion unit 4 of the transmission side device 1, a frame that is separated from high-speed data and formatted as channel data CH1DATA to CH3DATA corresponding to three paths is input. Each channel data has the same phase at the time of transmission, and in this embodiment, path overhead in SDH (information composed of a large number of bytes for monitoring communication until a virtual container is assembled on the transmission side and decomposed on the reception side) The frame identification information (frame number) is set in the “Z3” byte (8 bits), which is one of the reserved bytes (unused bytes) in, and represents the frame number from 0 to 255. The frame data of each of the three channels to which the phase identification information has been added sequentially passes through the delay adding memory 2a, passes through the respective paths 1 to 3, and reaches the receiving side device 1 '. Each phase identification information extracting unit 3b (3-1 shown in FIG. 2 but actually three) in 3-1) in the receiving side apparatus 1 'in FIG. , The phase identification information (frame number) set in the Z3 byte is extracted. At the extraction timing in FIG. 2, the frame number of path 1 is 151, the frame number of path 2 is 254, and the frame number of path 3 is 000. The phase identification information of these three paths (channels) is supplied to the delay addition amount calculation unit 5 where the calculation is performed. The data of each channel is input to the phase absorption memory 6 to absorb the phase difference.
[0019]
FIG. 3 shows a processing flow and a specific example of the delay addition amount calculation unit (5 in FIGS. 1 and 2). Is the processing flow, B. Is a specific example.
[0020]
FIG. When the data is first received from the phase identification information extraction unit, the minimum value of the frame identification information value (frame number) is found, and this is set to MinNo (S1 in FIG. 3). Next, a channel number x (represented by CHx) is set, x = x + 1 (initial value x = 0) (S2 in FIG. 3), and a phase difference between CHx = phase identification number value of processing CH−MinNo is obtained (S3). . This is to find the difference between the phase identification number value of the CHx to be processed and the frame number (MinNo) of the channel that has reached the earliest. Next, it is determined whether or not the phase absorption allowable value <CHx phase difference (FIG. 3 S4). This is done by setting a phase absorption tolerance value in advance as an acceptable phase difference (corresponding to the available memory capacity in terms of cost), MinNo (minimum frame number) and frame number of the processing symmetric channel (CHx) Is determined so as to control the difference from the phase absorption allowable value not to exceed the allowable value.
[0021]
If the CHx phase difference is equal to or smaller than the allowable phase absorption value, the CHx insertion delay value (delay value required to be inserted on the transmission side of the channel x) = 0 is set (S5 in FIG. 3), and the CHx phase difference is set to the phase absorption allowable value. If the value exceeds the value, the CHx insertion delay value = CHx phase difference-phase absorption allowable value is calculated (S6), and it is determined whether the process from CH1 to CHn has been completed (S7). If not, the process returns to step S2. The same processing is repeated, and when the processing is completed up to CHn, the same processing is performed for the next frame.
[0022]
B. of FIG. Is an example in which three channels CH1, CH2, and CHn are targeted, and the allowable phase absorption value is set to “80”.
[0023]
B. of FIG. As shown in the figure, at the timing of the frame in which the frame number of CH1 is “100”, the frame number of CH2 is “150” and the frame number of CHn is “200”. In this case, the minimum value (MinNo) of the frame identification information value (frame number) is “100” of CH1, and A.C. , The phase difference between CH1 = 100−100 (MinNo) = 0, and the CH1 insertion delay value = 0. For CH2, the phase difference between CH2 = 150-100 (MinNo) = 50, which is smaller than the allowable phase absorption value (= 80), so that the CH2 insertion delay value = 0. Further, for CHn, since the phase difference between CHn = 200−100 (MinNo) = 100, which is larger than the allowable value of phase absorption, CHn insertion delay value = CHn phase difference−permissible value of phase absorption (= 80) is obtained. The insertion delay value = 20.
[0024]
FIG. 4 shows a configuration example of the delay additional information insertion unit (2b in FIG. 1). In the figure, 1 is a transmitting device, 1 'is a receiving device, 2b is a delay additional information insertion unit for channel n (CHn) in the receiving unit 2, and 20 is obtained for each frame for channel n (CHn). A delay additional information storage unit in which delay additional information (delay additional value) is stored, 21 is frame information (including data and overhead) transmitted in the SDH format of channel n (CHn), and 22 is any transmission side on the transmission side. A storage unit for a delay insertion node number for instructing whether a delay is to be inserted into a device or a relay node by a number, and 5 is a delay addition amount calculation unit.
[0025]
When the delay addition value calculating section 5 of the receiving side apparatus 1 'obtains the delay addition value on the transmission side of each channel (path) by the configuration shown in FIG. 3, the delay addition value is delayed and added corresponding to each frame. The information is stored in the information storage unit 20. In the example of FIG. 4, the delay additional information of CHn (in this example, “20”) is stored in the delay additional information storage unit 20, and the data to be transmitted is included as frame information 21 together with various overheads in the SDH frame configuration. When input, the delay additional information of the corresponding frame in the delay additional information storage unit 20 is set in an area of Z5 bytes which is one of the reserved bytes of the path overhead (POH). On the other hand, the delay insertion node number indicating the transmitting device or the relay node into which the delay is to be inserted is set in the delay insertion node number storage unit 22, and the delay is stored in the Z4 byte area which is one of the path overheads in the SDH frame. The node number output from the insertion node number storage unit 22 is set.
[0026]
With such a configuration, the delay insertion node number is transmitted in the Z4 byte in the data frame of each channel transmitted from the reception side device 1 'to the transmission side device 1, and the delay addition value in the delay insertion node is transmitted in the Z5 byte. can do.
[0027]
FIG. 5 is a configuration example of the delay additional information extraction unit (3a in FIG. 1). In the figure, 1 is a transmitting device, 1 'is a receiving device, 2c is a memory control unit in the transmitting unit, 3a is a delay additional information extracting unit, 30 is a received frame of a data format transmitted from the receiving device 1', 31 is an own node number setting unit, 32 is a comparison unit, and 33 is an extraction unit.
[0028]
The operation of FIG. 5 will be described. When the Z4 byte in the path overhead (POH) included in the received frame of the data sent from the receiving device 1 'is extracted, the delay insertion node number is obtained. The delay insertion node number is compared with the node number of the transmission side device set in the own node number setting unit 31 by the comparison unit 32, and if a match is detected, the extraction unit 33 causes the path overhead (POH) in this frame to be detected. ) Is extracted and the contents (delay additional value) of the Z5 byte are extracted and output to the memory control unit 2c. The memory control unit 2c uses this delay added value to control reading in the delay added memory 2a shown in FIG. 1 after holding the time corresponding to the frame value.
[0029]
FIG. 6 is an explanatory diagram of the basic operation according to the present invention, and shows the entire operation including the functions of the respective units shown in FIGS. However, FIG. 6 shows only the configuration of one-way transmission for transmitting data from the transmission-side device 1 to the reception-side device 1 ', and the components for transmitting data in the reverse direction are not shown. That is, the delay additional information insertion section 2b in the transmission sections 2-1 to 2-3 of the transmission side apparatus 1 and the phase identification information extraction section 3b of the reception sections 3-1 to 3-3 shown in FIG. 6 does not include the delay additional information extracting unit 3a of the receiving units 3-1 to 3-3 and the delay adding memory 2a of the transmitting units 2-1 to 2-3.
[0030]
The frame identification information having the same value is inserted into the transmission data of each path by the phase identification information insertion unit 4 of the transmission side apparatus 1 in FIG. 6, and the data is transmitted to the reception side apparatus 1 '. Receiving the data, the receiving device 1 'extracts the frame identification information of each path from the received data by the phase identification information extracting unit 3b. The extracted frame identification information of each path has a different value due to a difference in propagation delay. Based on the different frame identification information, the delay addition amount calculation unit 5 of the receiving side apparatus 1 'calculates the phase difference of the received data due to the difference in the path, and sets the phase absorption tolerance set in advance based on the allowable phase difference information. Selection of a node (transmitting device or relay node) to which a delay is to be added, and the amount to be delayed in the transmitting device 1 or the relay node are determined (to delay in both the transmitting device and the relay node, Specify the node number and delay amount for each frame.) The information on the node to be delayed and the amount to be delayed is obtained from the delay additional information insertion unit 2b in the Z4 and Z5 bytes of the path overhead (POH) of the data to the transmitting apparatus 1 by the delay insertion node number and the delay addition amount. And notifies the transmitting device 1. In the transmission side apparatus 1 and the relay node, the delay additional information extracting unit 3a extracts information on the delay insertion node number and the delay additional amount. Further, when the delay insertion node number matches the own node number, the delay additional information extraction unit 3a sends the delay amount to the memory control unit 2c of the transmission unit 2-1. In this way, by instructing the transmitting device 1 and the relay node to add a delay to the transmitting data based on the phase difference of the receiving data detected by the receiving device 1 ′, the path generated in the receiving device 1 The data phase difference can be reduced by inserting a transmission delay into transmission data in the transmission device and the relay node, and the amount of phase absorption memory of the reception device can be reduced.
[0031]
Here, the configuration of the relay node has both functions of the transmitting device and the receiving device, but the number of main signal channels handled is at least one.
[0032]
FIG. 7 is a configuration example of the relay node (8 in FIG. 1). In the figure, 8 is a relay node, 80 is a receiving unit from the preceding node, 81 is a transmitting unit to the succeeding node, 82 is a receiving unit from the succeeding node, 83 is a transmitting unit to the preceding node, and 6 is phase absorption. Reference numeral 3a in the receiving memories 80 and 82 denotes a delay additional information extracting unit, 2a in the transmitting units 81 and 83 denotes a delay adding memory, 2b denotes a delay additional information inserting unit, and 2c denotes a memory control unit.
[0033]
In this relay node configuration, when the delay additional information from the subsequent node is extracted by the delay additional information extracting unit 3a of the receiving unit 82, the transmitting unit 81 that transmits data to the memory control unit 2c of the transmitting unit 83 or the subsequent node. Of the memory controller 2c. When the delay additional information sent from the preceding node is detected by the delay additional information extraction unit 3a of the reception unit 80, the memory control unit 2c of the transmission unit 81 or the memory control unit of the transmission unit 83 controls the delay amount. The detected delay additional information is supplied to the section 2c.
[0034]
FIGS. 8 to 20 are diagrams showing the configuration and processing flow of the first to sixth embodiments of the delay control according to the present invention.
[0035]
FIG. 8 shows the configuration of the first embodiment of the delay control. In the figure, 1 is a transmitting side device having a node number of "01", 2a is a memory for adding delay, 3a is a delay additional information extracting unit, and 8-1 and 8-2 are node numbers of "02" and "03" respectively. 2a and 3a in the relay node are the same as those in the transmitting device 1, 1 'is the receiving device, 2b is the delay additional information inserting unit, 3b is the phase identification information extracting unit, and 5 is the delay adding amount. The operation unit 6 is a phase absorption memory.
[0036]
In the first embodiment, the delay amount is instructed from the reception side device 1 ′ to the transmission side device 1 and the relay nodes 8-1 and 8-2. This is an example of equally allocating to the relay nodes 8-1 and 8-2.
[0037]
In the following description including the embodiments, the “phase difference of the received data calculated by the receiving device” includes the phase difference that can be absorbed by the receiving device (the phase difference in the phase absorption memory 6 of the receiving device). Phase difference to be absorbed).
[0038]
In the first embodiment, in order to disperse and absorb this phase difference ΔX by a total of three nodes of the transmitting device 1 and the relay nodes 8-1 and 8-2, the phase difference ΔX is divided by the total number of nodes 3 and the delay amount at each node ( = ΔX / 3). The calculated value is set as an amount to be delayed in each node, the node number and the amount of delay are set from the receiving side device 1 ', and are sequentially transmitted from the delay additional information insertion unit 2b. When the transmitting device 1 and the relay nodes 8-1 and 8-2 that detect this frame match the node number of the Z4 byte in the frame and the own node number, the delay amount set in the Z5 byte is extracted. The delay of each delay adding memory 2a is controlled by the extracted delay amount.
[0039]
FIG. 9 is a diagram illustrating a processing flow of the first embodiment. S1 to S3 in FIG. 9 are executed in the receiving side apparatus 1 of the first embodiment shown in FIG. 8, and the delay addition amount is first determined based on the frame identification information from the phase identification information extracting unit 3b of the receiving side apparatus 1 ′. The calculation unit 5 calculates the phase difference ΔX between channels (paths) (S1 in FIG. 9), and further calculates the delay instruction amount D (S2). The calculation is D = ΔX ÷ N (N is the number of transmission side devices and relay nodes, and N = 3 in the configuration of FIG. 8). Next, the delay additional information insertion unit 2b inserts the node number E and the delay instruction amount D into the transmission data (S3 in FIG. 9). The data format transmitted at this time is shown in the lower part of FIG. In this data frame, one frame in which the node number 01 of the transmitting side device 1 is set to the Z4 byte of the password head (POH) and the calculated delay amount (ΔX / N) is set to the Z5 byte is sent. In the frame, the node number 02 of the relay node 8-1 is set to Z4 bytes, the delay amount (ΔX / N) is set to Z5, and in the subsequent frame, the node number 03 of the relay node 8-2 is set to Z4 bytes. And the delay amount (ΔX / N) is set to Z5 bytes and transmitted.
[0040]
Subsequent processing is executed in the relay node and the transmission side device shown in FIG. That is, the delay additional information extraction unit determines whether the own node number is equal to the extracted node number (E) (S4 in FIG. 9). If no (mismatch), the process proceeds to S7, and if yes (match), The delay instruction amount D extracted from the received data by the delay additional information extraction unit is sent to the memory control unit (S5 in FIG. 9), and the control for adding the delay of the delay instruction amount D is performed by the memory control unit. (S6). The same processing is performed for each of a plurality (N) of nodes to be subjected to the delay processing (S7 in FIG. 9). Specifically, the receiving device performs the process of step S3 for each node, and the transmitting device and the relay node perform the processes of S4 to S6.
[0041]
According to the first embodiment, the amount to be delayed at each transmitting node by the receiving device 1 'can be determined without determining the amount to be delayed by the transmitting device 1 and each of the relay nodes 8-1 and 8-2. Is simply transmitted to the transmitting device and each relay node, so that the time for phase absorption can be shortened.
[0042]
FIG. 10 shows the configuration of Embodiment 2 of the delay control. In the drawing, reference numerals 1, 1 ', 8-1, and 8-2 are the same as those in the first embodiment shown in FIG. In the transmitting side device 1, the relay nodes 8-1 and 8-2, a reference numeral 30a is provided according to the second embodiment, and a delay additional information extraction unit for extracting delay additional information sent from a preceding node to a subsequent stage. 2a is a delay addition memory, 2b is a delay addition information insertion unit, and 3a is a delay addition information extraction unit that extracts delay addition information sent from the subsequent stage to the previous stage corresponding to the same code in the first embodiment. Reference numerals 2b, 3b, and 6 in the receiving side device 1 'are the same as those of the same reference numerals in the receiving side device 1' of the first embodiment in FIG.
[0043]
In the second embodiment, as a method of instructing a delay amount from the receiving device 1 ′ to the transmitting device 1 and the relay nodes 8-1 and 8-2, a delay amount to be delayed is inserted from the transmitting device 1. When the delay at the transmission side device 1 alone is insufficient, the delay is performed at the relay node 8-1. When the delay is further insufficient, the delay is sequentially inserted at the next relay node 8-2.
[0044]
FIG. 11 and FIG. 12 are processing flows (part 1) and (part 2) of the second embodiment. S1 and S2 in FIG. 11 are processed by the receiving device 1 ', S3 to S9 are processed by the transmitting device 1, and S10 to S17 in FIG. 12 are processed by the relay nodes.
[0045]
First, based on the frame identification information from the phase identification information extraction unit 3b of the receiving side device 1, a delay addition amount calculation unit (not shown in FIG. 10) calculates the inter-CH phase difference ΔX (S1 in FIG. 11). Next, the node number E and the delay instruction amount D of the transmission data are inserted by the delay additional information insertion unit 2b. The delay instruction amount at this time is set to a phase difference D = ΔX (S2 in FIG. 11). In the example of FIG. 10, as shown as the data format to be transmitted at the bottom of the figure, the node number “01” and the delay amount “ΔX” are set in the Z4 byte and Z5 byte of the path overhead and transmitted.
[0046]
In the transmitting side device 1, the delay additional information extracting unit 3a determines whether the own node number and the node number E extracted from the received data match (S3 in FIG. 11), and returns to S1 if they do not match. The delay instruction amount D (= ΔX) extracted by the extraction unit 3a is sent to the memory control unit (2c in FIGS. 1 and 6 not shown in FIG. 10) (S4 in FIG. 11). The memory control unit determines whether the delay amount addable amount A of the own node is smaller than the delay instruction amount D (S5 in FIG. 11). If no, the delay instruction amount D can be delayed only by the own node. The control unit inserts a delay corresponding to the delay instruction amount D into the delay addition memory (S6), and the process ends. If the answer is yes, the memory control unit performs A control on the delay addition memory 2a. Control is performed to insert a minute delay (S7). In this case, if the delay amount corresponding to (DA) for which the delay cannot be inserted by the transmission side device 1 is sent from the memory control unit to the delay additional information insertion unit 2b (S8 in FIG. 11), the delay additional information insertion unit 2b transmits the delay amount. The next node number E ′ and the delay instruction amount (DA) are inserted into the transmission data (transmission data to the subsequent relay node) (S9).
[0047]
In the next relay node (relay nodes 8-1 and 8-2 in FIG. 10), the delay additional information extraction unit 30a determines whether the own node number is equal to the extracted node number E '(S10 in FIG. 12) and does not match. When the match is detected, the delay instruction amount (DA) extracted from the received data by the delay additional information extraction unit 30a is sent to the memory control unit (not shown in FIG. 10) (S11 in FIG. 12). . The memory control unit determines whether the delay amount addable amount B of the own node is smaller than the delay instruction amount (DA) (S12 in FIG. 12), and if no (the delay addable amount B is (DA)). In the above case), the memory control unit controls the delay adding memory to insert a delay corresponding to the delay instruction amount (DA) (S13), and in the case of YES (the delay adding amount B becomes (D13)). If it is smaller than DA), the memory control unit controls to insert its own delay into the delay adding memory (S14). Further, when the delay amount corresponding to (DAB) for which the delay could not be inserted is sent from the memory control unit to the delay additional information insertion unit (2b in FIG. 10) (S15 in FIG. 12), the delay additional information insertion unit 2b Then, the next node number E "and the delay instruction amount (D-A-B) are inserted into the transmission data (S16). Thereafter, the same processing as S10 to S16 is repeated by another relay node (FIG. 12). S17).
[0048]
According to the second embodiment, since each node performs a calculation process for adding a delay, there is an advantage that the calculation processing function can be distributed to the entire system (the difference in functions used by the nodes is reduced). In addition, when the amount of memory installed in the relay node is reduced due to the downsizing of the relay node, the time required to absorb the phase can be reduced by adding a delay in the transmission-side device that has a larger memory amount than the relay node. It has the advantage.
[0049]
FIG. 13 shows the configuration of the third embodiment of the delay control. In the drawing, reference numerals 1, 1 ', 8-1, and 8-2 are the same as those in the first embodiment shown in FIG. 8 and the second embodiment shown in FIG. In the transmitting side apparatus 1, 2a is a delay adding memory, 3a is a delay additional information extracting unit, and 3a 'is a function of extracting delay additional information from a subsequent stage and delay to a preceding stage in relay nodes 8-1 and 8-2. A delay additional information extracting / inserting unit having a function of inserting additional information. Reference numeral 2b in the receiving side device 1 'denotes a delay additional information insertion unit for inserting delay instruction information, 3b denotes a phase identification information extraction unit, and 6 denotes a phase absorption memory.
[0050]
In the third embodiment, a delay is instructed from the receiving side apparatus 1 'to the nearest relay node 8-2, and if the delay amount of the relay node 8-2 is not enough, the next higher relay node 8-1 In this case, a delay is instructed, and if there is a shortage, a delay is instructed to the higher-level transmitting device 1.
[0051]
FIG. 14 is a processing flow of the third embodiment. S1 and S2 in FIG. 14 are executed by the receiving device 1 ', and S3 to S10 are executed by the relay nodes 8-1 and 8-2 and the transmitting device 1.
[0052]
First, the receiving side apparatus 1 'calculates the phase difference ΔX between CHs (paths) by the delay addition amount calculation unit (not shown in FIG. 13) based on the frame identification information from the phase identification information extraction unit 3b (FIG. 14). S1), the delay additional information insertion unit 2b inserts the node number E and the delay instruction amount D into the transmission data. The delay instruction amount at this time is the phase difference ΔX (S2). This transmission data is received by the relay node 8-2 which is a device at the preceding stage of the receiving side device 1 ', and its delay additional information extracting / inserting unit 3a' determines whether the own node number is equal to the extracted node number E (FIG. In S3), if no match is detected, the process proceeds to S10. If a match is detected, the delay instruction amount D extracted from the received data by the delay additional information extraction / insertion unit 3a 'is sent to the memory control unit (not shown in FIG. 12). Send (S4). The memory control unit determines whether the delay amount addable amount C of the own node is less than the delay instruction amount D (S5 in FIG. 14), and determines that the delay amount is not larger than the delay instruction amount D of the own node. Then, the memory control unit controls the delay adding memory 2a to insert a delay corresponding to the delay instruction amount D (S6), and returns YES (the delay amount addable amount C of the own node is equal to the delay instruction amount D). If it is determined to be smaller than the above, the memory control unit performs control to insert a delay of C into the delay adding memory 2a (S7). Next, the delay amount for which the delay could not be inserted (DC) is sent from the memory control unit to the transmission-side additional delay information extraction / insertion unit 3a 'to the transmitter (S8 in FIG. 14), and the additional delay information is extracted. The insertion unit 3a 'inserts the next node E' and the delay instruction amount (DC) into the transmission data (S9). Subsequently, the processing from S4 onward is executed by the other relay node 8-1 and the transmission side device 1 (S10 in FIG. 14).
[0053]
In the configuration of FIG. 13, by executing the processing flow shown in FIG. 14, a frame of the data type shown in (1) at the bottom of FIG. 13 is relayed from the delay additional information insertion unit 2b of the receiving side device 1 '. Sent in the direction of node 8-2. In this frame, the node number (No.) is set to “03” and the delay amount is set to “ΔX”. Further, the delay type additional information extraction / insertion unit 3a 'of the relay node 8-2 (node number 03) transmits a frame of the data type shown in (2) in the direction of the relay node 8-1. In this frame, the node number (No.) is set to “02” and the delay amount is set to “ΔX−C”. Further, from the delay additional information extracting / inserting unit 3a 'of the relay node 8-1 (node number 02), a frame of the data type shown in (3) is transmitted to the transmitting side device 1. In this frame, the node number (No.) is set to “01” and the delay amount is set to “ΔX-CB”.
[0054]
According to the third embodiment, the calculation processing for adding a delay is performed by each node as in the second embodiment, so that the calculation processing function can be distributed to the entire system (the difference in functions used by the nodes is reduced). There is an advantage. Further, compared to the second embodiment, the number of pieces of information to be transferred between the nodes can be reduced, and a delay is inserted from a device close to the receiving side device. Phase absorption processing can be performed.
[0055]
FIG. 15 shows the configuration of Embodiment 4 of the delay control. In the drawing, reference numerals 1, 1 ', 8-1, 8-2 and 2a, 3a, 2b, 3b, 5, 6 are the same as the same reference numerals in the configuration of the first embodiment of FIG. Omitted.
[0056]
In the fourth embodiment, as a method of instructing a delay amount from the receiving device 1 ′ to the transmitting device 1 and each of the relay nodes 8-1 and 8-2, the receiving device 1 ′ preliminarily determines how much delay to each node. Whether to give the amount or not is determined based on the permissible delay addition amount (by memory capacity or the like) at each node, and the delay amount is assigned to each node. In the first embodiment, each node performs an equal delay by dividing the total delay amount by the number of nodes.
[0057]
FIG. 16 is a processing flow of the fourth embodiment. S1 to S3 in FIG. 16 are processed by the receiving device 1 ', and S4 to S7 are processed by the transmitting device 1, the relay nodes 8-1 and 8-2.
[0058]
First, based on the frame identification information from the phase identification information extraction unit 3b of the receiving side apparatus 1 ', the delay addition amount calculation unit 5 calculates the phase difference ΔX between channels (paths) (S1 in FIG. 16), and further delays The addition amount calculation unit 5 calculates the delay amount for each node based on the information (allowable delay addition amount, etc.) of each node, and sets it as a delay instruction amount D (a value different for each node) (S2). Alternatively, in the process of S2, this calculation is performed by a computer that controls and sets the apparatus, and the calculation result is received by the delay addition amount calculation unit, and is set as the delay instruction amount D. In the example of the delay amount list to be inserted shown on the right side of the delay addition amount calculation unit 5 in FIG. 15, the node number 01 (transmission side device 1) has an a frame (delay amount) and the node number 02 (relay node 8-1). Is obtained as a b frame, and the node number 03 (relay node 8-2) is obtained as a c frame (ΔX = a + b + c). Next, the delay addition information insertion unit 2b inserts the delay instruction amount D derived by the delay addition amount calculation unit 5 and the node number E into which the value is inserted into the transmission data for each node (S3 in FIG. 16). In the example of the data format after the insertion of the delay instruction information shown in (1) at the bottom of FIG. 15, the delay amount a frame is set in the node number 01, the delay amount b frame is set in the number 02, and the delay amount c frame is set in the number 03. I have.
[0059]
Subsequent processing is executed in the relay node and the transmitting apparatus shown in FIG. 15, but steps S4 to S7 in FIG. 16 are the same as S4 to S7 in the processing flow of the first embodiment shown in FIG. Is omitted.
[0060]
According to the fourth embodiment, the receiving side apparatus 1 'is configured so that the delay amount can be arbitrarily determined for each node. This allows the user to freely determine the amount of delay for system restrictions (such as when a relay node or another device enters the relay node and delays cannot occur at the relay node), providing flexibility. The system can be configured.
[0061]
FIG. 17 shows the configuration of the fifth embodiment of the delay control. In the figure, reference numerals 1, 1 ', 8-1, 8-2 and 2a, 2b, 3a, 3b, 5, 6 are the same as the same reference numerals in the configuration of the fourth embodiment in FIG. Omitted.
[0062]
In the fifth embodiment, as a method of instructing the delay amount from the receiving side device 1 ′ to the transmitting side device 1 and each of the relay nodes 8-1 and 8-2, the delay amount is set at one location where the transmitting side device 1 or the relay node exists. The transmission delay is inserted, and the delay amount that cannot be completely inserted at the node is detected again by measuring the phase difference in the receiving side device 1 ', and the transmitting side device 1 is again designated by specifying the delay amount. Alternatively, delay insertion is performed at one of the relay nodes.
[0063]
FIG. 18 is a processing flow of the fifth embodiment. S1 to S4 in FIG. 18 are processed by the receiving device 1 ′, and S5 to S10 are processed by the transmitting device 1 and the relay nodes 8-1 and 8-2.
[0064]
First, based on the frame identification information from the phase identification information extraction unit 3b of the receiving side apparatus 1 ', the delay addition amount calculation unit 5 calculates the phase difference ΔX between channels (paths) (S1 in FIG. 18), and adds the delay. The quantity calculator 5 determines whether or not the phase difference ΔX = 0 (S2). If the value is 0, the process is terminated. If the value is not 0, the delay addition amount calculating unit 5 selects a node number E to which no delay is inserted (S3 in FIG. 18). The selected node number E and the delay instruction amount D are inserted into the transmission data (S4). At this time, the delay instruction amount has a phase difference ΔX (D = ΔX).
[0065]
Here, in the transmission side device or the relay node (in the beginning, in the adjacent relay node 8-2), the delay additional information extraction unit 3a determines whether the own node number is equal to the extraction node number (S5 in FIG. 18), If not, the processing target is changed to the next node (S6), and the process shifts to S6. If they match, the delay additional information extraction unit 3a sends the delay instruction amount D extracted from the received data to the memory control unit (not shown in FIG. 17) (S7 in FIG. 18). It is determined whether the delay amount addable amount C of the relay node 8-2) is smaller than the delay instruction amount D (S8), and if yes (C <D), the memory control unit sends the delay addition memory 3a Control is performed to insert a delay of only the delay amount addable amount C of the node (S9). If no (C ≧ D), the memory control unit performs control to insert a delay corresponding to the delay instruction amount D into the delay addition memory (S10 in FIG. 18), and performs the processing of S1 in the receiving side apparatus 1 ′. Return to
[0066]
At this time, based on the frame identification information from the phase identification information extraction unit 3b of the receiving side device 1 ', the delay addition amount calculation unit 5 calculates the phase difference ΔX between channels (paths). Since the delay is delayed by the delay amount C, the phase difference is (ΔX−C). Therefore, the second delay instruction information specifies the node number of the relay node 8-1, and the delay instruction amount is (ΔX−C). ) Is set as transmission data and transmitted.
[0067]
The symbols (1) to (5) shown in the configuration of FIG. 17 indicate the operation procedure, (1) finds the phase difference in the first cycle, and (2) shows the data format after inserting the delay instruction information in the first cycle. Where (3) indicates extraction of delay additional information in the relay node 8-2, (4) determines the phase difference in the second round, and (5) indicates the data format after inserting the delay instruction information in the second round. Is shown.
[0068]
With the configuration of the fifth embodiment, it is not necessary to calculate the amount of delay to be inserted, so that the circuit configuration of the device can be simplified as compared with other methods. Further, since the delay amount that can be inserted by the designated device is inserted by one instruction, the time for phase absorption is short.
[0069]
FIG. 19 shows the configuration of Embodiment 6 of the delay control. In the drawing, reference numerals 1, 1 ', 8-1, 8-2 and 2a, 2b, 3b, 5, 6 denote the respective components of the third to fifth embodiments shown in FIGS. 13, 15, and 17, respectively. The same reference numerals in FIG. 3a 'is a delay additional information extraction / insertion unit.
[0070]
In the sixth embodiment, as a method of instructing a delay amount from the receiving device 1 ′ to the transmitting device 1 and each of the relay nodes 8-1 and 8-2, when receiving a delay, the receiving device 1 ′ transmits A frame insertion instruction flag is transmitted, a delay is inserted at the node that detects the flag, and this operation is repeated until the phase difference disappears at the receiving device.
[0071]
FIG. 20 is a processing flow of the sixth embodiment. S1 to S3 in FIG. 20 are processed by the receiving device 1 ', and S4 to S10 are processed by the transmitting device 1, the relay nodes 8-1 and 8-2.
[0072]
First, based on the frame identification information from the phase identification information extraction unit 3b of the receiving side apparatus 1 ', the delay addition amount calculation unit 5 calculates the phase difference ΔX between channels (paths) (S1 in FIG. 20), and adds the delay. The quantity calculator 5 determines whether or not the phase difference ΔX = 0 (S2). If the value is 0, the process ends. If the value is not 0, the delay additional information insertion unit 2b inserts a flag into the transmission data (S3 in FIG. 20). In the transmitting device or the relay node, the memory control unit determines whether or not there is a vacancy in the delay amount addable amount of the own node (S4 in FIG. 20). If there is no vacancy, the transmitting side to the transmitting device transmits the delay adding information. The extraction unit 3a sends out the transmission data with the flag inserted in the next node (S5). If there is a vacancy, the flag is extracted by the delay additional information extraction unit 3a (S6 in FIG. 20), and it is determined whether there is a flag (S7). If there is no flag, the process in the transmitting device or the relay node is terminated, and the process shifts to the process in S1 of the receiving device. If there is a flag, the additional delay information extracting / inserting unit 3a 'of the transmitting device to the transmitting device. Then, the flag is deleted from the data to be transmitted to the next node and the data is transmitted (S8 in FIG. 20), and the memory control unit performs control to insert a delay of one frame into the delay adding memory (see FIG. 20). S9). Thereafter, the processing target is changed to the next node (S10 in FIG. 20).
[0073]
The data format transmitted from the delay additional information insertion unit 2b of FIG. 19 to the transmission side device and the relay node is either a flag (ΔX ≠ 0) or no flag (ΔX = 0) as shown in (1). Is set (one of the reserved bytes of the path overhead is used). When the memory capacity of the own node is large and a flag is included in the received data, a one-frame delay instruction is issued. When the memory of the own node is full, the flag is transferred, and the own node adds a delay. Turns off the flag. This operation is repeated until the delay difference on the receiving side disappears, and the phase difference on the receiving side device is eliminated.
[0074]
According to the sixth embodiment, there is no need to calculate the amount of delay to be inserted, and the delay is not inserted for each frame, so that the circuit configuration of the apparatus can be simplified as compared with other systems.
[0075]
(Supplementary Note 1) In a receiving device that receives data transmitted in parallel from a transmitting device to a receiving device through a plurality of paths through which a relay node is interposed, the transmitting device uses the frame data from the plurality of paths to transmit the data. A phase identification information extraction unit for extracting each of the inserted phase identification information, a delay addition amount calculation unit for calculating a delay addition amount to be added to each of the paths from the extracted phase identification information; A delay additional information insertion unit that inserts a delay addition amount into frame data corresponding to each path in association with a relay node that adds delay, and inserts the inserted frame data into the transmission side device through each path. And a transmitting unit for transmitting the data to the receiving side.
[0076]
(Supplementary Note 2) In the supplementary note 1, the delay side information is transmitted by using a part of a path overhead in frame data transmitted from the receiving side device to the transmitting side device.
[0077]
(Supplementary note 3) In any one of Supplementary notes 1 and 2, the delay addition amount calculation unit divides the amount of phase to be absorbed in each of the paths by the number of nodes including the number of relay nodes interposed in each of the paths. A value is obtained as a delay addition amount, and the delay addition information insertion unit inserts the obtained delay addition amount into the frame data in a manner corresponding to each of the nodes from the transmitting device to the preceding relay node. The receiving device.
[0078]
(Supplementary Note 4) In the transmitting device that performs delay processing of transmission data to the receiving device based on the delayed additional information notified from the receiving device, when the delay additional information from the receiving device is extracted, A memory control unit for controlling the delay to be delayed by an amount that can be delayed by the delay adding memory, and receiving the remaining delay obtained by subtracting the delay of the delay adding memory from the designated delay adding information and receiving the same with the transmitting side device. A transmission-side device, comprising: a delay-added-information insertion unit for transmitting to any of the relay nodes interposed between the side-devices.
(Supplementary Note 5) In any one of Supplementary Notes 1 and 2, the delay addition amount calculated by the delay addition amount calculation unit may be added to a node that performs delay addition in transmission data to a preceding stage corresponding to a path to which delay is to be added. And a delay additional information insertion unit for setting an adjacent previous-stage relay node number and transmitting the same to the previous stage, wherein the previous-stage node uses the delay transmitted with the own node number from the data transmitted from the subsequent node. A delay additional information extraction unit, a memory control unit that delays data from the preceding stage by an amount that can be delayed by the delay addition memory of the own node by the delay additional amount extracted by the delay additional information extraction unit, A delay additional information insertion unit configured to set a node number of a previous stage to perform a delay addition by subtracting a delay amount in the node from the extracted delay addition amount and to transmit the delay to the previous stage; A receiving device comprising:
[0079]
(Supplementary note 6) In any one of Supplementary note 1 and 2, the delay addition amount calculation unit calculates a maximum phase difference between the respective paths for each node from the transmitting apparatus to the relay node in the preceding stage of the own apparatus. An individual delay addition amount is assigned based on the addition allowance amount, and the delay addition information inserting unit assigns the calculated delay addition amount to the numbers of all the nodes from the transmitting apparatus to the preceding relay node and the delay addition amount. When the amount of delay is inserted for each frame and the transmitting side device or the relay node extracts the delay addition amount in which the own node number is set by the delay addition information extraction unit, the delay addition information is transferred to the next stage in the delay addition memory by the delay addition amount. A receiving-side device for delaying transmission data.
[0080]
(Supplementary note 7) In any one of Supplementary note 1 and 2, the delay addition amount corresponding to the phase difference calculated by the delay addition amount calculation unit is included in transmission data to a preceding stage corresponding to a path to which delay is to be added. A delay addition information insertion unit for setting an adjacent preceding relay node number as a node to which delay is added and transmitting the same to the preceding stage is provided, and the preceding node determines its own node number from data transmitted from the subsequent node. And a memory for delaying the data from the preceding stage by an amount that can be delayed by the delay addition memory of the own node by the delay addition information extraction unit and the delay addition amount extracted by the delay addition information extraction unit. A control unit, wherein the receiving side apparatus adds a new delay to the phase difference calculated by the delay addition amount calculation unit after transmitting the delay addition amount to the adjacent preceding relay node number. If it is the amount to be added, the node number further upstream than the node which has already instructed the delay addition, and the delay additional information in which the new delay addition amount is set are inserted into the transmission data to the transmission side device. A receiving side device inserted from a section.
[0081]
(Supplementary Note 8) A transmitting device that separates high-speed formatted frame data into a plurality of low-speed format data and transmits the data through a plurality of paths, and a receiving device that receives the frame data from the plurality of lines, respectively. In a transmission system including a transmitting apparatus, the transmitting apparatus is provided with a phase identification information insertion unit for inserting information for identifying each frame into transmission frame data on a plurality of paths, and the receiving apparatus is provided with a frame from a plurality of paths. A phase identification information extraction unit for extracting phase identification information from the data, a delay addition amount calculation unit for calculating a delay addition amount to be added in each path on the transmission side from the phase identification information of each path, And a delay addition information insertion unit that sets a delay addition amount corresponding to the above and a flag indicating the presence or absence of a one-frame delay instruction in transmission data to the preceding stage and transmits the data. Each of the relay nodes and the transmission-side device provided before the reception-side device include a delay-additional-information extraction unit that extracts the delay addition amount and the flag in the data sent from the subsequent stage. A delay adding memory provided in the node for delaying transmission data to a subsequent stage; and a memory control unit for controlling the delay adding data. When the flag extracted by the delay additional information extracting unit indicates presence, the memory controlling unit A transmission system wherein data from a preceding stage is delayed by one frame, the flag in the data sent from the subsequent stage is set to none, and the data is transmitted to the preceding stage.
[0082]
【The invention's effect】
According to the present invention, it is possible to reduce the capacity of the memory for phase absorption on the receiving side. Further, since the amount of memory can be reduced, the mounting area can be reduced. Further, since the amount of memory can be reduced, it is possible to reduce the power consumption and the failure rate.
[Brief description of the drawings]
FIG. 1 is a diagram showing the principle configuration of the present invention.
FIG. 2 is a diagram illustrating a configuration example of a phase identification information insertion unit and a phase identification information extraction unit.
FIG. 3 is a diagram illustrating a processing flow and a specific example of a delay addition amount calculation unit.
FIG. 4 is a diagram illustrating a configuration example of a delay additional information insertion unit.
FIG. 5 is a diagram illustrating a configuration example of a delay additional information extraction unit.
FIG. 6 is an explanatory diagram of a basic operation according to the present invention.
FIG. 7 is a diagram illustrating a configuration example of a relay node.
FIG. 8 is a diagram illustrating a configuration of a first embodiment of delay control.
FIG. 9 is a diagram illustrating a processing flow of the first embodiment.
FIG. 10 is a diagram illustrating a configuration of a second embodiment of the delay control.
FIG. 11 is a diagram depicting a processing flow (part 1) of the second embodiment;
FIG. 12 is a diagram illustrating a processing flow (part 2) of the second embodiment;
FIG. 13 is a diagram illustrating a configuration of a third embodiment of the delay control.
FIG. 14 is a diagram depicting a processing flow of the third embodiment;
FIG. 15 is a diagram illustrating a configuration of a fourth embodiment of the delay control.
FIG. 16 is a diagram illustrating a processing flow according to the fourth embodiment.
FIG. 17 is a diagram illustrating a configuration of a fifth embodiment of the delay control.
FIG. 18 is a diagram depicting a processing flow of the fifth embodiment;
FIG. 19 is a diagram illustrating a configuration of Embodiment 6 of delay control.
FIG. 20 is a diagram depicting a processing flow of the sixth embodiment;
FIG. 21 is an explanatory diagram of a conventional example.
[Explanation of symbols]
1 transmitting device
1 'Receiver device
2-1 to 2-3 Transmitter of each path (CH) 1 to 3
2a Memory for adding delay
2b Delay additional information insertion unit
2c Memory control unit
3-1 to 3-3 Receiving Unit of Each Route (CH) 1 to 3
3a Delay additional information extraction unit
3b Phase identification information extraction unit
4 Phase identification information insertion unit
5 Delay addition amount calculation unit
6 Memory for phase absorption
7-1 to 7-3 Transmission paths of each path (CH) 1 to 3
8 Relay node

Claims (5)

送信側装置から中継ノードが介在する複数の経路により受信側装置へ並列に伝送されたデータを受信する受信側装置において，
前記複数の経路からのそれぞれのフレームデータから前記送信側装置において挿入されたそれぞれの位相識別情報を抽出する位相識別情報抽出部と，
抽出した位相識別情報から前記の各経路のそれぞれにおいて付加すべき遅延付加量を算出する遅延付加量演算部と，
前記算出した遅延付加量を各経路に対応したフレームデータ中に遅延付加を行う中継ノードに対応付けて挿入する遅延付加情報挿入部と，
該挿入を行ったフレームデータを各経路を介して前記送信側装置方向に送信する送信部と，
を備えることを特徴とする受信側装置。In a receiving device that receives data transmitted in parallel from a transmitting device to a receiving device through a plurality of paths through a relay node,
A phase identification information extraction unit that extracts respective phase identification information inserted in the transmission side device from each frame data from the plurality of paths,
A delay addition amount calculation unit for calculating a delay addition amount to be added in each of the paths from the extracted phase identification information;
A delay additional information insertion unit that inserts the calculated delay addition amount into the frame data corresponding to each path in association with a relay node that adds a delay,
A transmitting unit that transmits the inserted frame data toward the transmitting-side device via each path;
A receiving device comprising: 請求項１において，
前記遅延付加情報は，前記受信側装置から前記送信側装置へ送信されるフレームデータ中のパスオーバヘッドの一部を用いて伝送することを特徴とする受信側装置。In claim 1,
The receiving side device, wherein the delay additional information is transmitted by using a part of a path overhead in frame data transmitted from the receiving side device to the transmitting side device. 請求項１または２の何れかにおいて，
前記遅延付加量演算部は，前記各経路のそれぞれで吸収すべき位相量を，それぞれの経路に介在する中継ノード数を含むノード数で割った値を遅延付加量として求め，
前記遅延付加情報挿入部は，前記求められた遅延付加量を送信側装置から前段の中継ノードまで各ノードのそれぞれに対応させて前記フレームデータに挿入することを特徴とする受信側装置。In any of claims 1 or 2,
The delay addition amount calculation unit obtains a value obtained by dividing a phase amount to be absorbed in each of the paths by the number of nodes including the number of relay nodes interposed in each path as a delay addition amount,
The receiving-side device, wherein the delay-added information inserting unit inserts the determined delay added amount into the frame data in a manner corresponding to each of the nodes from a transmitting device to a preceding relay node. 受信側装置から通知された遅延付加情報に基づいて該受信側装置への送信データの遅延処理を行う送信側装置において，
前記受信側装置からの遅延付加情報を抽出すると，自ノードの遅延付加用メモリで遅延可能な量だけ遅延するよう制御するメモリ制御部を備え，指定した遅延付加情報から遅延付加用メモリの遅延量を減算した残りの遅延量とを該送信側装置と受信側装置間に介在する中継ノードのいずれかに送信する遅延付加情報挿入部と，
を備えることを特徴とする送信側装置。In the transmitting device, which performs delay processing of transmission data to the receiving device based on the delay additional information notified from the receiving device,
A memory control unit for controlling the delay by an amount that can be delayed by the delay adding memory of the own node when extracting the delay additional information from the receiving side device; A delay additional information insertion unit that transmits the remaining delay amount obtained by subtracting the above to one of the relay nodes interposed between the transmitting apparatus and the receiving apparatus;
A transmission-side device comprising: 高速のフォーマット化されたフレームデータを複数の低速のフォーマットデータに分離して複数の経路により送信する送信側装置と該複数の線路からの該フレームデータをそれぞれ受信する受信側装置を含む伝送システムにおいて，
送信側装置は分離した各データを複数の経路の送信フレームデータ中に各フレームを識別する情報を挿入する位相識別情報挿入部を備え，
受信側装置は複数の経路からのフレームデータから位相識別情報を抽出する位相識別情報抽出部と，各経路の位相識別情報から送信側の各経路で付加すべき遅延付加量を算出する遅延付加量演算部と，前記算出された位相差に対応する遅延付加量と，１フレームの遅延指示の有無を表すフラグとを前段への送信データ中に設定して送信する遅延付加情報挿入部とを備え，
前記受信側装置の前段側に設けられた各中継ノード及び送信側装置は，前記後段から送られたデータ中の前記遅延付加量と前記フラグを抽出する遅延付加情報抽出部と，自ノードに設けられた後段への送信データを遅延させる遅延付加用メモリとその制御を行うメモリ制御部とを備え，前記遅延付加情報抽出部で抽出したフラグが有りを表すと，前記メモリ制御部により前段からのデータを１フレーム分遅延させて，前記後段から送られたデータ中の前記フラグを無しに設定し前段へ送信することを特徴とする伝送システム。In a transmission system including a transmitting device that separates high-speed formatted frame data into a plurality of low-speed format data and transmits the data through a plurality of paths, and a receiving device that receives the frame data from the plurality of lines, respectively. ,
The transmitting apparatus includes a phase identification information insertion unit for inserting information for identifying each frame into transmission frame data of a plurality of paths for each separated data,
The receiving side device extracts a phase identification information from frame data from a plurality of paths, and a delay addition amount which calculates a delay addition amount to be added in each transmission side path from the phase identification information of each path. An operation unit; and a delay addition information insertion unit that sets a delay addition amount corresponding to the calculated phase difference and a flag indicating whether a delay instruction of one frame is present in transmission data to a preceding stage and transmits the data. ,
Each of the relay nodes and the transmitting device provided at the preceding stage of the receiving device include a delay additional information extracting unit for extracting the delay additional amount and the flag in the data transmitted from the subsequent device, and a relay additional information extracting unit provided at the own node. A delay adding memory for delaying the transmission data to the subsequent stage, and a memory control unit for controlling the delay data. When the flag extracted by the delay additional information extracting unit indicates that there is a flag, the memory control unit transmits the flag from the preceding stage. A transmission system wherein data is delayed by one frame, the flag in the data sent from the subsequent stage is set to none, and the data is transmitted to the preceding stage.
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