JP2004063918A

JP2004063918A - Lateral mos transistor

Info

Publication number: JP2004063918A
Application number: JP2002222237A
Authority: JP
Inventors: Tomohiro Namikawa; 南川　智宏
Original assignee: Renesas Semiconductor Manufacturing Co Ltd; Kansai Nippon Electric Co Ltd
Current assignee: Renesas Semiconductor Manufacturing Co Ltd; Kansai Nippon Electric Co Ltd
Priority date: 2002-07-31
Filing date: 2002-07-31
Publication date: 2004-02-26

Abstract

<P>PROBLEM TO BE SOLVED: To provide a lateral MOS transistor wherein the on-resistance is reduced, without lowering source-drain breakdown voltage. <P>SOLUTION: There are formed as a surface layer on a silicon layer 33 of an SOI substrate 30 an N<SP>+</SP>-type well region 34 at a predetermined depth which does not reach a silicon oxide film 32 and a P<SP>+</SP>-type base region 35 reaching a silicon oxide film 32, both being separated by a predetermined distance. On the surface layer of the silicon layer 33, located between a base region 35 and the N<SP>+</SP>-type well region 34, there are formed an N-type impurity region 44 of a higher concentration impurity than in the silicon layer 33 to a degree which does not influence the source-drain breakdown volage. On the surface layer of the N+-type well region 34, there is formed an N<SP>++</SP>-type drain region 36, separated by a predetermined distance from an end of the N<SP>+</SP>-type well region 34; and on a surface layer of the base region 35 there is formed an N<SP>++</SP>-type source region 37, separated away by a predetermined distance as a channel distance from the end of the base region 35. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は、横型ＭＯＳトランジスタに関し、特にＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板を用いた横型ＭＯＳトランジスタに関する。
【０００２】
【従来の技術】
光結合型半導体リレーの出力端子間容量を低減するために、低容量のＭＯＳトランジスタが要求されている。この種のＭＯＳトランジスタとして、ＳＯＩ基板を用いた従来のＮチャネル型の横型ＭＯＳトランジスタ１００について、図４を参照して説明する。ＳＯＩ基板２０は、Ｎ型またはＰ型のシリコン基板１の上にシリコン酸化膜２が形成され、このシリコン酸化膜２の上にシリコン層３が形成されて構成されている。シリコン層３は、後述する各領域が形成されていない状態で、Ｎ⁻型不純物層を形成している。シリコン層３には、表面層にシリコン酸化膜２まで到達していない所定深さのＮ^＋型ウェル領域４とシリコン酸化膜２まで到達したＰ^＋型ベース領域５とが所定距離離間して形成されている。そして、Ｎ^＋型ウェル領域４の表面層にＮ^＋型ウェル領域４端から所定距離離間してＮ^＋＋型ドレイン領域６が形成され、ベース領域５の表面層にベース領域５端からチャネル長として所定距離離間してＮ^＋＋型ソース領域７が形成されている。シリコン層３とソース領域７との間のベース領域５上にゲート絶縁膜としての薄いシリコン酸化膜８を介してポリシリコンからなるゲート電極９が形成されている。シリコン層３とドレイン領域６との間のＮ^＋型ウェル領域４上にフィールド酸化膜としての厚いシリコン酸化膜１０が形成されている。ゲート電極９から層間絶縁膜１１により絶縁されて、ドレイン領域６に電気的接触するアルミニウム膜からなるドレイン電極１２が形成され、ベース領域５とソース領域７とに電気的接触するアルミニウム膜からなるソース電極１３が形成されている。
【０００３】
上記構成のＭＯＳトランジスタ１００の製造方法について説明する。
先ず、第１工程は、この工程の完了後を図５（ａ）に示すように、シリコン基板１の上にシリコン酸化膜２を形成し、シリコン酸化膜２の上にＮ⁻型シリコン層３を形成したＳＯＩ基板２０を準備する。そして、ＬＯＣＯＳ酸化法によりフィールド酸化膜としての厚いシリコン酸化膜１０を形成して後、熱酸化法によりイオン注入のための薄いシリコン酸化膜２１を形成し、フォトリソグラフィ法でのレジストパターン２２をマスクにして、イオン注入法によりシリコン層３の表面層内に選択的に燐（Ｐ）を注入する。そして、レジストパターン２２を除去して後、熱拡散してＮ^＋型ウェル領域４を形成する。
【０００４】
次に、第２工程は、この工程の完了後を図５（ｂ）に示すように、第１工程完了後、ウェットエッチ法によりシリコン酸化膜２１を除去して後、熱酸化法によりゲート絶縁膜としての薄いシリコン酸化膜８を形成する。そして、その上からＣＶＤ法によりポリシリコン膜を成長させ、レジストパターンをマスクに不要部分をドライエッチングにより除去して、ゲート電極９を形成する。そして、ゲート電極９とフォトリソグラフィ法でのレジストパターン２３とをマスクにして、イオン注入法によりシリコン層３の表面層内に選択的にホウ素（Ｂ）を注入する。そして、レジストパターン２３を除去して後、熱拡散してシリコン酸化膜２まで到達した深いＰ^＋型ベース領域５を形成する。
【０００５】
次に、第３工程は、この工程の完了後を図５（ｃ）に示すように、第２工程完了後、ゲート電極９とフォトリソグラフィ法でのレジストパターン２４とをマスクにして、イオン注入法によりＮ^＋型ウェル領域４およびベース領域５の表面層内に選択的にヒ素（Ａｓ）を注入する。そして、レジストパターン２４を除去して後、熱拡散してＮ^＋型ウェル領域４の表面層にＮ^＋＋型ドレイン領域６およびベース領域５の表面層にＮ^＋＋型ソース領域７を形成する。
【０００６】
次に、第４工程は、この工程の完了後を図４に示すように、第３工程完了後、ＳＯＩ基板２０の表面からＣＶＤ法により層間絶縁膜１１で被覆する。ベース領域５、ドレイン領域６およびソース領域７の表面が露出するように層間絶縁膜１１およびシリコン酸化膜８にコンタクト窓を形成して後、その上からスパッタ法によりアルミニウム膜で被覆し、このアルミニウム膜をフォトリソグラフィ法およびドライエッチ法により選択的に除去して、ドレイン領域６と電気的接触するドレイン電極１２と、ベース領域５およびソース領域７と電気的接触するソース電極１３とを形成する。
【０００７】
【発明が解決しようとする課題】
ところで、上述した従来の横型ＭＯＳトランジスタ１００は、ソース・ドレイン間耐圧を決定するＰＮ接合のＮ側がシリコン層３、Ｎ^＋型ウェル領域４およびドレイン領域６で形成されており、シリコン層３がＮ型耐圧領域としてＰＮ接合の耐圧を主分担し、主にシリコン層３の濃度とシリコン層３を挟むベース領域５とＮ^＋型ウェル領域４との間の距離とでその耐圧が決定される。また、この濃度と距離とで決まるベース領域５とＮ^＋型ウェル領域４との間のシリコン層３の抵抗は、ＭＯＳトランジスタ１００のオン抵抗に影響する。そのため、その耐圧とオン抵抗はトレードオフの関係となり、耐圧を上げようとするとオン抵抗も高くなるという問題がある。
本発明は上記のような問題点を解決するためになされたもので、ソース・ドレイン間耐圧を確保したうえで、オン抵抗を低減した横型ＭＯＳトランジスタを提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明の横型ＭＯＳトランジスタは、半導体支持基板上に埋込絶縁膜を形成し、この埋込絶縁膜上に半導体層を形成してなるＳＯＩ基板の半導体層に、ソース・ドレイン間耐圧を決定するＰＮ接合を埋込絶縁膜まで到達して形成した一導電チャネル型の横型ＭＯＳトランジスタにおいて、上記ＰＮ接合を、ＰＮ接合の耐圧を主分担する一導電チャネル型と同一の一導電型側の一導電型耐圧領域と、一導電チャネル型と反対の他導電型側の他導電型不純物領域とで形成し、耐圧領域にＰＮ接合から所定距離離間して一導電型ウェル領域を形成し、ＰＮ接合と一導電型ウェル領域との間の耐圧領域の表面層に、ソース・ドレイン間耐圧に影響しない程度に耐圧領域より高い不純物濃度の一導電型不純物領域を形成したことを特徴とする。
【０００９】
【発明の実施の形態】
以下に、本発明の一実施例のＳＯＩ基板を用いた一導電チャネル型であるＮチャネル型の横型ＭＯＳトランジスタ２００について、図１を参照して説明する。ＳＯＩ基板３０は、半導体支持基板であるＮ型またはＰ型のシリコン基板３１の上に埋込絶縁膜であるシリコン酸化膜３２が形成され、このシリコン酸化膜３２の上に半導体層であるシリコン層３３が、例えば、２．０μｍ程度の厚さに形成されて構成されている。シリコン層３３は、初期層として（後述する各領域が形成されていない状態で）、例えば、１×１０^１５ｃｍ^−２程度の低不純物濃度のＮ⁻型不純物層を形成している。シリコン層３３には、表面層にシリコン酸化膜３２まで到達していない、例えば、１．２μｍ程度の拡散深さで２×１０^１７ｃｍ^−２程度の不純物濃度のＮ^＋型ウェル領域３４と、シリコン酸化膜３２まで到達した、例えば、３×１０^１７ｃｍ^−２程度の不純物濃度のＰ^＋型ベース領域３５とが、例えば、１μｍ程度の距離離間して形成されている。また、ベース領域３５とＮ^＋型ウェル領域３４との間のシリコン層３３の表面層には、ソース・ドレイン間耐圧に影響しない程度にシリコン層３３より高い不純物濃度、例えば、１×１０^１６ｃｍ^−２程度の不純物濃度のＮ型不純物領域４４が、例えば０．４μｍ程度の拡散深さで形成されている。そして、Ｎ^＋型ウェル領域３４の表面層にＮ^＋型ウェル領域３４端から所定距離離間して高不純物濃度のＮ^＋＋型ドレイン領域３６が形成され、ベース領域３５の表面層にベース領域３５端からチャネル長として所定距離離間して高不純物濃度のＮ^＋＋型ソース領域３７が形成されている。シリコン層３３とソース領域３７との間のベース領域３５上にゲート絶縁膜としての薄いシリコン酸化膜３８を介してポリシリコンからなるゲート電極３９が形成されている。シリコン層３３とドレイン領域３６との間のＮ^＋型ウェル領域３４上にフィールド酸化膜としての厚いシリコン酸化膜４０が形成されている。ゲート電極３９から層間絶縁膜４１により絶縁されて、ドレイン領域３６に電気的接触するアルミニウム膜からなるドレイン電極４２が形成され、ベース領域３５とソース領域３７とに電気的接触するアルミニウム膜からなるソース電極３３が形成されている。
【００１０】
上記構成のＭＯＳトランジスタ２００の製造方法について説明する。
先ず、第１工程は、この工程の完了後を図２（ａ）に示すように、半導体支持基板３１の上にシリコン酸化膜３２が形成され、このシリコン酸化膜３２の上にＮ⁻型シリコン層３３が形成されたＳＯＩ基板３０を準備する。そして、熱酸化法によりイオン注入のための薄いシリコン酸化膜５１を形成し、イオン注入法によりシリコン層３３の表面層内に、燐（Ｐ）を注入する。そして、熱拡散してＮ型不純物領域４４を形成する。
【００１１】
次に、第２工程は、この工程の完了後を図２（ｂ）に示すように、第１工程完了後、ウェットエッチ法によりシリコン酸化膜５１を除去して後、ＬＯＣＯＳ酸化法によりフィールド酸化膜としての厚いシリコン酸化膜４０を形成して後、熱酸化法によりイオン注入のための薄いシリコン酸化膜５２を形成し、フォトリソグラフィ法でのレジストパターン５３をマスクにして、イオン注入法によりシリコン層３３の表面層内に選択的に燐（Ｐ）を注入する。そして、レジストパターン５３を除去して後、熱拡散してＮ^＋型ウェル領域３４を形成する。
【００１２】
次に、第３工程は、この工程の完了後を図３（ｃ）に示すように、第２工程完了後、ウェットエッチ法によりシリコン酸化膜５２を除去して後、熱酸化法によりゲート絶縁膜としての薄いシリコン酸化膜３８を形成する。そして、その上からＣＶＤ法によりポリシリコン膜を成長させ、レジストパターンをマスクに不要部分をドライエッチングにより除去して、ゲート電極３９を形成する。そして、ゲート電極３９とフォトリソグラフィ法でのレジストパターン５４とをマスクにして、イオン注入法によりシリコン層３３の表面層内に選択的にホウ素（Ｂ）を注入する。そして、レジストパターン５４を除去して後、熱拡散してシリコン酸化膜３２まで到達したＰ^＋型ベース領域３５を形成する。
【００１３】
次に、第４工程は、この工程の完了後を図３（ｄ）に示すように、第３工程完了後、ゲート電極３９とフォトリソグラフィ法でのレジストパターン５５とをマスクにして、イオン注入法によりＮ^＋型ウェル領域３４およびベース領域３５の表面層内に選択的にヒ素（Ａｓ）を注入する。そして、レジストパターン５５を除去して後、熱拡散してＮ^＋型ウェル領域３４の表面層にＮ^＋＋型ドレイン領域３６およびベース領域３５の表面層にＮ^＋＋型ソース領域３７を形成する。
【００１４】
次に、第５工程は、この工程の完了後を図１に示すように、第４工程完了後、ＳＯＩ基板３０の表面からＣＶＤ法により層間絶縁膜４１で被覆する。ベース領域３５、ドレイン領域３６、ソース領域３７およびゲート電極３９の表面が露出するように層間絶縁膜４１およびシリコン酸化膜３８にコンタクト窓を形成して後、その上からスパッタ法によりアルミニウム膜で被覆し、このアルミニウム膜をフォトリソグラフィ法およびドライエッチ法により選択的に除去して、ドレイン領域３６と電気的接触するドレイン電極４２と、ベース領域３５およびソース領域３７と電気的接触するソース電極４３とを形成する。
【００１５】
以上の構成によれば、ＳＯＩ基板３０のシリコン層３３に、ソース・ドレイン間耐圧を決定するＰＮ接合をシリコン酸化膜３２まで到達して形成したＮチャネル型の横型ＭＯＳトランジスタにおいて、ベース領域３５とＮ^＋型ウェル領域３４との間のシリコン層３３をＰＮ接合の耐圧を主分担するＮ型耐圧領域として、そのシリコン層３３の表面層に、ソース・ドレイン間耐圧に影響しない程度の深さで、かつソース・ドレイン間耐圧に影響しない程度にシリコン層３３より高い不純物濃度のＮ型不純物領域４４が形成されているので、ベース領域３５とＮ^＋型ウェル領域３４との間のＮ型不純物領域４４を含むシリコン層３３の抵抗は、ＭＯＳトランジスタ１００のシリコン層３だけの場合より低くなり、ＭＯＳトランジスタ２００のオン抵抗をＭＯＳトランジスタ１００より低くすることができる。このとき、Ｎ型不純物領域４４の深さと不純物濃度をソース・ドレイン間耐圧に影響しない程度の値にしているので、ソース・ドレイン間耐圧は低下しない。
【００１６】
尚、上記実施例では、一導電チャネル型のＭＯＳトランジスタとしてＮチャネル型のＭＯＳトランジスタで説明したが、Ｐチャネル型のＭＯＳトランジスタで実施することもできる。
【００１７】
【発明の効果】
本発明の横型ＭＯＳトランジスタによれば、他導電型ベース領域と一導電型ウェル領域との間の一導電型半導体層の表面層に、ソース・ドレイン間耐圧に影響しない程度に一導電型半導体層より高い不純物濃度の一導電型不純物領域が形成されているので、ソース・ドレイン間耐圧を下げずにＭＯＳトランジスタのオン抵抗を低くすることができる。
【図面の簡単な説明】
【図１】本発明の一実施例の横型ＭＯＳトランジスタの概略断面図。
【図２】図１のＭＯＳトランジスタの最初の製造工程を示す概略断面図。
【図３】図２に続く製造工程を示す概略断面図。
【図４】従来の横型ＭＯＳトランジスタの概略断面図。
【図５】図４のＭＯＳトランジスタの製造工程を示す概略断面図。
【符号の説明】
３０　ＳＯＩ基板
３１　シリコン基板（半導体支持基板）
３２　シリコン酸化膜（埋込絶縁膜）
３３　Ｎ⁻型シリコン層（半導体層）
３４　Ｎ^＋型ウェル領域
３５　Ｐ^＋型ベース領域
３６　Ｎ^＋＋型ドレイン領域
３７　Ｎ^＋＋型ソース領域
３８　シリコン酸化膜（ゲート絶縁膜）
３９　ゲート電極
４０　シリコン酸化膜（フィールド酸化膜）
４１　層間絶縁膜
４４　Ｎ型不純物領域[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a lateral MOS transistor, and more particularly to a lateral MOS transistor using an SOI (Silicon On Insulator) substrate.
[0002]
[Prior art]
In order to reduce the capacitance between the output terminals of the optically coupled semiconductor relay, a low-capacity MOS transistor is required. A conventional N-channel lateral MOS transistor 100 using an SOI substrate as this type of MOS transistor will be described with reference to FIG. The SOI substrate 20 is configured such that a silicon oxide film 2 is formed on an N-type or P-type silicon substrate 1 and a silicon layer 3 is formed on the silicon oxide film 2. The silicon layer 3 forms an N ⁻ -type impurity layer in a state where each region described later is not formed. In the silicon layer 3, an N ⁺ -type well region 4 having a predetermined depth not reaching the silicon oxide film 2 on the surface layer and a P ⁺ -type base region 5 reaching the silicon oxide film 2 are formed with a predetermined distance therebetween. Have been. Then, N ⁺ -type N ⁺⁺ type drain region 6 of N ⁺ -type well region 4 end spaced a predetermined distance on the surface layer of the well region 4 is formed, as the channel length from the base region 5 end in the surface layer of the base region 5 An N ⁺⁺ type source region 7 is formed at a predetermined distance. A gate electrode 9 made of polysilicon is formed on the base region 5 between the silicon layer 3 and the source region 7 via a thin silicon oxide film 8 as a gate insulating film. On the N ⁺ -type well region 4 between the silicon layer 3 and the drain region 6, a thick silicon oxide film 10 as a field oxide film is formed. A drain electrode 12 made of an aluminum film electrically connected to the drain region 6 is formed insulated from the gate electrode 9 by the interlayer insulating film 11, and a source electrode made of the aluminum film electrically connected to the base region 5 and the source region 7. An electrode 13 is formed.
[0003]
A method for manufacturing the MOS transistor 100 having the above configuration will be described.
First, in a first step, after completion of this step, as shown in FIG. 5A, a silicon oxide film 2 is formed on a silicon substrate 1, and an N ⁻ type silicon layer 3 is formed on the silicon oxide film 2. The SOI substrate 20 on which is formed is prepared. Then, after forming the thick silicon oxide film 10 as a field oxide film by the LOCOS oxidation method, a thin silicon oxide film 21 for ion implantation is formed by the thermal oxidation method, and the resist pattern 22 by the photolithography method is masked. Then, phosphorus (P) is selectively implanted into the surface layer of the silicon layer 3 by an ion implantation method. Then, after removing the resist pattern 22, thermal diffusion is performed to form the N ⁺ -type well region 4.
[0004]
Next, in the second step, after the completion of this step, as shown in FIG. 5B, after the completion of the first step, the silicon oxide film 21 is removed by the wet etching method, and then the gate insulating film is formed by the thermal oxidation method. A thin silicon oxide film 8 is formed as a film. Then, a polysilicon film is grown thereon by a CVD method, and unnecessary portions are removed by dry etching using the resist pattern as a mask to form a gate electrode 9. Then, using the gate electrode 9 and the resist pattern 23 formed by the photolithography method as a mask, boron (B) is selectively implanted into the surface layer of the silicon layer 3 by an ion implantation method. Then, after the resist pattern 23 is removed, a deep P ⁺ -type base region 5 that reaches the silicon oxide film 2 by thermal diffusion is formed.
[0005]
Next, as shown in FIG. 5C, after the completion of this step, ion implantation is performed using the gate electrode 9 and the resist pattern 24 by photolithography as a mask after the completion of the second step. Arsenic (As) is selectively implanted into the surface layers of the N ⁺ -type well region 4 and the base region 5 by a method. Then, after the resist pattern 24 is removed, thermal diffusion is performed to form an N ⁺⁺ type drain region 6 on the surface layer of the N ⁺ type well region 4 and an N ⁺⁺ type source region 7 on the surface layer of the base region 5.
[0006]
Next, in the fourth step, after the completion of this step, as shown in FIG. 4, after the completion of the third step, the surface of the SOI substrate 20 is covered with the interlayer insulating film 11 by the CVD method. After a contact window is formed in the interlayer insulating film 11 and the silicon oxide film 8 so that the surfaces of the base region 5, drain region 6 and source region 7 are exposed, the contact window is covered with an aluminum film by a sputtering method. The film is selectively removed by photolithography and dry etching to form a drain electrode 12 in electrical contact with the drain region 6 and a source electrode 13 in electrical contact with the base region 5 and the source region 7.
[0007]
[Problems to be solved by the invention]
In the conventional lateral MOS transistor 100 described above, the N side of the PN junction that determines the source-drain breakdown voltage is formed by the silicon layer 3, the N ⁺ -type well region 4, and the drain region 6, and the silicon layer 3 is The breakdown voltage of the PN junction is mainly shared as the mold breakdown voltage region, and the breakdown voltage is determined mainly by the concentration of the silicon layer 3 and the distance between the base region 5 and the N ⁺ -type well region 4 sandwiching the silicon layer 3. The resistance of the silicon layer 3 between the base region 5 and the N ⁺ -type well region 4 determined by the concentration and the distance affects the on-resistance of the MOS transistor 100. Therefore, there is a trade-off between the breakdown voltage and the on-resistance, and there is a problem that the on-resistance increases when the breakdown voltage is increased.
SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and has as its object to provide a lateral MOS transistor having a reduced on-resistance while ensuring a source-drain breakdown voltage.
[0008]
[Means for Solving the Problems]
In the lateral MOS transistor of the present invention, a buried insulating film is formed on a semiconductor supporting substrate, and a source-drain breakdown voltage is determined for a semiconductor layer of an SOI substrate formed by forming a semiconductor layer on the buried insulating film. In the lateral MOS transistor of one conductivity channel type formed by reaching the PN junction to the buried insulating film, the PN junction is formed by one conductivity side of the same one conductivity type as that of the one conductivity channel type which mainly shares the breakdown voltage of the PN junction. Forming a one-conductivity-type well region at a predetermined distance from the PN junction in the withstand-voltage region. An impurity region of one conductivity type having a higher impurity concentration than the withstand voltage region is formed on a surface layer of the withstand voltage region between the one conductivity type well region and the surface layer of the withstand voltage region so as not to affect the withstand voltage between the source and the drain.
[0009]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, an N-channel lateral MOS transistor 200 which is a one-conductivity channel type using an SOI substrate according to an embodiment of the present invention will be described with reference to FIG. In the SOI substrate 30, a silicon oxide film 32 as a buried insulating film is formed on an N-type or P-type silicon substrate 31 as a semiconductor support substrate, and a silicon layer as a semiconductor layer is formed on the silicon oxide film 32. 33 is formed to a thickness of, for example, about 2.0 μm. The silicon layer 33 forms an N ⁻ -type impurity layer having a low impurity concentration of, for example, about 1 × 10 ¹⁵ cm ⁻² as an initial layer (in a state where the respective regions described later are not formed). In the silicon layer 33, an N ⁺ -type well region 34 that does not reach the surface layer up to the silicon oxide film 32, for example, has a diffusion depth of about 1.2 μm and an impurity concentration of about 2 × 10 ¹⁷ cm ⁻² , The P ⁺ type base region 35 having an impurity concentration of, for example, about 3 × 10 ¹⁷ cm ⁻² , which reaches the silicon oxide film 32, is formed at a distance of, for example, about 1 μm. The surface layer of the silicon layer 33 between the base region 35 and the N ⁺ -type well region 34 has an impurity concentration higher than that of the silicon layer 33 so as not to affect the source-drain breakdown voltage, for example, 1 × 10 ¹⁶ cm. An N-type impurity region 44 having an impurity concentration of about ⁻² is formed with a diffusion depth of about 0.4 μm, for example. Then, N ⁺ -type surface layer of the well region 34 by a predetermined distance from the N ⁺ -type well region 34 end N ⁺⁺ type drain region 36 of high impurity concentration is formed, the base region 35 ends in the surface layer of the base region 35 An N ⁺⁺ type source region 37 having a high impurity concentration is formed at a predetermined distance as a channel length from. A gate electrode 39 made of polysilicon is formed on a base region 35 between the silicon layer 33 and the source region 37 via a thin silicon oxide film 38 as a gate insulating film. A thick silicon oxide film 40 as a field oxide film is formed on N ⁺ type well region 34 between silicon layer 33 and drain region 36. A drain electrode 42 made of an aluminum film electrically in contact with the drain region 36 is formed insulated from the gate electrode 39 by the interlayer insulating film 41, and a source made of the aluminum film electrically connected to the base region 35 and the source region 37. An electrode 33 is formed.
[0010]
A method for manufacturing the MOS transistor 200 having the above configuration will be described.
First, in a first step, after completion of this step, as shown in FIG. 2A, a silicon oxide film 32 is formed on a semiconductor support substrate 31, and an N ^- type silicon The SOI substrate 30 on which the layer 33 is formed is prepared. Then, a thin silicon oxide film 51 for ion implantation is formed by thermal oxidation, and phosphorus (P) is implanted into the surface layer of the silicon layer 33 by ion implantation. Then, the N-type impurity region 44 is formed by thermal diffusion.
[0011]
Next, as shown in FIG. 2B, after the completion of the first step, the silicon oxide film 51 is removed by a wet etching method after completion of the first step, and then a field oxidation is performed by a LOCOS oxidation method. After forming a thick silicon oxide film 40 as a film, a thin silicon oxide film 52 for ion implantation is formed by a thermal oxidation method, and a silicon pattern is formed by an ion implantation method using a resist pattern 53 by a photolithography method as a mask. Phosphorus (P) is selectively implanted into the surface layer of the layer 33. Then, after removing the resist pattern 53, thermal diffusion is performed to form the N ⁺ -type well region.
[0012]
Next, in the third step, after the completion of this step, as shown in FIG. 3C, after the completion of the second step, the silicon oxide film 52 is removed by the wet etching method, and then the gate insulating film is formed by the thermal oxidation method. A thin silicon oxide film 38 is formed as a film. Then, a polysilicon film is grown thereon by the CVD method, and unnecessary portions are removed by dry etching using the resist pattern as a mask to form a gate electrode 39. Then, using the gate electrode 39 and the resist pattern 54 formed by the photolithography method as a mask, boron (B) is selectively implanted into the surface layer of the silicon layer 33 by an ion implantation method. Then, after removing the resist pattern 54, the P ⁺ -type base region 35 reaching the silicon oxide film 32 by thermal diffusion is formed.
[0013]
Next, in the fourth step, after the completion of this step, as shown in FIG. 3D, after the completion of the third step, ion implantation is performed using the gate electrode 39 and the resist pattern 55 by photolithography as a mask. Arsenic (As) is selectively implanted into the surface layers of the N ⁺ -type well region 34 and the base region 35 by a method. Then, after removing the resist pattern 55, thermal diffusion is performed to form an N ⁺⁺ type drain region 36 on the surface layer of the N ⁺ type well region 34 and an N ⁺⁺ type source region 37 on the surface layer of the base region 35.
[0014]
Next, in the fifth step, as shown in FIG. 1 after the completion of this step, after the completion of the fourth step, the surface of the SOI substrate 30 is covered with an interlayer insulating film 41 by a CVD method. After forming contact windows in the interlayer insulating film 41 and the silicon oxide film 38 so that the surfaces of the base region 35, the drain region 36, the source region 37, and the gate electrode 39 are exposed, the contact windows are covered with an aluminum film by sputtering. Then, the aluminum film is selectively removed by photolithography and dry etching to form a drain electrode 42 in electrical contact with the drain region 36, and a source electrode 43 in electrical contact with the base region 35 and the source region 37. To form
[0015]
According to the above configuration, in the N-channel lateral MOS transistor in which the PN junction that determines the breakdown voltage between the source and the drain reaches the silicon oxide film 32 in the silicon layer 33 of the SOI substrate 30, the base region 35 The silicon layer 33 between the N ⁺ -type well region 34 and the N ⁺ -type well region 34 is an N-type withstand voltage region which mainly shares the withstand voltage of the PN junction. Since the N-type impurity region 44 having an impurity concentration higher than that of the silicon layer 33 is formed so as not to affect the source-drain breakdown voltage, the N-type impurity region between the base region 35 and the N ⁺ -type well region 34 is formed. The resistance of the silicon layer 33 including the MOS transistor 44 becomes lower than that of the case where only the silicon layer 3 of the MOS transistor 100 is used. The resistance can be made lower than the MOS transistor 100. At this time, since the depth and impurity concentration of the N-type impurity region 44 are set to values that do not affect the source-drain breakdown voltage, the source-drain breakdown voltage does not decrease.
[0016]
In the above embodiment, an N-channel MOS transistor has been described as the one-conduction-channel MOS transistor. However, the present invention can be implemented with a P-channel MOS transistor.
[0017]
【The invention's effect】
According to the lateral MOS transistor of the present invention, the one-conductivity-type semiconductor layer is provided on the surface layer of the one-conductivity-type semiconductor layer between the other-conductivity-type base region and the one-conductivity-type well region so as not to affect the source-drain breakdown voltage. Since the one conductivity type impurity region having a higher impurity concentration is formed, the ON resistance of the MOS transistor can be reduced without lowering the withstand voltage between the source and the drain.
[Brief description of the drawings]
FIG. 1 is a schematic sectional view of a lateral MOS transistor according to one embodiment of the present invention.
FIG. 2 is a schematic sectional view showing a first manufacturing step of the MOS transistor of FIG. 1;
FIG. 3 is a schematic sectional view showing a manufacturing step following FIG. 2;
FIG. 4 is a schematic sectional view of a conventional lateral MOS transistor.
FIG. 5 is a schematic sectional view showing a manufacturing process of the MOS transistor of FIG. 4;
[Explanation of symbols]
30 SOI substrate 31 Silicon substrate (semiconductor support substrate)
32 Silicon oxide film (buried insulating film)
33 N ^- type silicon layer (semiconductor layer)
34 N ⁺ type well region 35 P ⁺ type base region 36 N ⁺⁺ type drain region 37 N ⁺⁺ type source region 38 silicon oxide film (gate insulating film)
39 gate electrode 40 silicon oxide film (field oxide film)
41 Interlayer insulating film 44 N-type impurity region

Claims

A buried insulating film is formed on a semiconductor supporting substrate, and a PN junction for determining a source-drain withstand voltage is formed to the buried insulating film in a semiconductor layer of an SOI substrate having a semiconductor layer formed on the buried insulating film. In a one-conductivity channel type lateral MOS transistor formed by reaching
The PN junction has one breakdown voltage region of the same conductivity type as the one conductivity channel type that mainly shares the breakdown voltage of the PN junction, and another conductivity type of the other conductivity type opposite to the one conductivity channel type. Formed with the impurity region,
Forming a one-conductivity-type well region in the breakdown voltage region at a predetermined distance from the PN junction;
Forming a one conductivity type impurity region having a higher impurity concentration than the breakdown voltage region on the surface layer of the breakdown voltage region between the PN junction and the one conductivity type well region so as not to affect the source-drain breakdown voltage; Characteristic lateral MOS transistor.