【０００１】
【発明の属する技術分野】
本発明は半導体装置およびそのの製造方法に関し、特にメタル配線とビアホールの構造およびその製造方法に関する。
【０００２】
【従来の技術】
半導体集積回路装置を製造する為の拡散プロセスの微細化が進むにつれ、レイアウト設計したパターンと実際の半導体集積回路装置パターンとの間で形状が異なるという問題が発生してきている。これは、光近接効果（Ｏｐｔｉｃａｌ Ｐｒｏｘｉｍｉｔｙ ｅｆｆｅｃｔ）によるものと言われている。光近接効果とは、光露光装置でマスク投影像を作る際に生じる現象で、近接したパターンの影響によりパターンの形状劣化や寸法誤差が発生する事を言う。実際には、レジストの影響やマスク作成時の近接効果なども含まれる。
【０００３】
この現象をメタル配線を形成する工程を例にあげて説明する。メタル配線終端部において、そのメタル配線の上或いは下に位置する別のメタル配線と電気的接続を行う為のコンタクト或いはビアホールが存在する場合を考える。このような条件下で製造すると、メタル配線の終端部が、上記の光近接効果により後退することがある。この時、配線の上下にコンタクトやビアホールが存在すると、メタル配線が後退した分、コンタクトやビアホールとの接続が不十分となり、この部分で電気抵抗の増加や断線を引き起こす事となる。
【０００４】
この為、如何にレイアウト設計時の形状に準じたメタル配線パターンを形成するかが重要な問題となっていた。従来の技術では、上述の光近接効果の問題を解決する為に、レイアウト設計が完了したレイアウトデータに対して、ＥＷＳツールを使用し、光近接効果補正（Ｏｐｔｉｃａｌ Ｐｒｏｘｉｍｉｔｙ ｅｆｆｅｃｔ Ｃｏｒｒｅｃｔｉｏｎ：以下ＯＰＣと略す）を行い、様々な形状のＯＰＣパターンをレイアウトデータに附加するという手法がとられている。
【０００５】
従来の半導体の断面構造は図１３に示すように下層メタル配線２または上層メタル配線４とビアホール３との電気的接続はビアホール３の底面または上面に対して行われていた。これに対し本発明による半導体の製造方法では下層メタル配線または上層メタル配線とビアホールとの電気的接続がビアホールの側面部分で行われることを特徴としている。
【０００６】
この従来の技術では、実際の半導体集積回路装置として、拡散後のパターン形状が、レイアウト設計時の形状に近いものが形成でき、一応の効果を奏している。
【０００７】
【発明が解決しようとする課題】
上述した従来の半導体装置の製造方法においては、ＯＰＣパターンをレイアウトデータに附加する為、レイアウトデータの増加という問題を含んでいる。例えば、上記補正のデータを用いてマスク作成用データを作成すると、２Ｇｂｙｔｅを超える事も珍しくない。今後、拡散プロセスの微細化が進むと、更なるＯＰＣパターンの増加が予想され、レイアウトデータの増加も避けられない。また、前出したように、ＯＰＣパターンを生成する為には、ＥＷＳを用いるがそのアルゴリズムや実行プログラムを作成する際にも非常に多くの技術的工数や専門知識を必要とする為、効率的な開発を阻害する要因ともなっている。したがって、本発明の主な目的の一つは、半導体集積回路装置のコンタクト及びビアホールが存在するメタル配線終端部において、光近接効果を補正するＯＰＣパターンを使用しない半導体集積回路の製造方法を提供することにある。本発明の主な他の目的は、前記ＯＰＣパターンを使用しない方法を提供することにより、従来ＯＰＣパターンを生成する為のアルゴリズムやプログラムの作成のための技術工数削減とそれらを使用して作成されるマスク作成用データのサイズの増大を防ぐ事にある。
【０００８】
【課題を解決するための手段】
本発明の半導体装置は、電気的接続をビアホールの下層メタル配線と上層メタル配線の両方あるいは一方とビアホールとの電気的接続をビアホールの側面部で行うことを特徴とする。また、下層層間絶縁膜に溝を形成して配線溝とし、この下層配線溝に配線材料を埋め込んだ下層メタル配線と、その上層に形成した上層層間絶縁膜と、この上層層間絶縁膜に露光現像により形成した開口部と、前記上層層間絶縁膜にエッチングによって形成した上層配線溝と、この配線溝に配線材料を埋め込み形成した上層メタル配線と、露光現像により形成した開口部と、前記上層メタル配線および前記下層メタル配線部並びに前記上層層間絶縁膜をエッチングして形成したビアホール溝と、このビアホール溝にビア材料を埋め込んだビアと、を有することを特徴とする。
【０００９】
本発明の半導体装置の製造方法は、下層層間絶縁膜にフォトレジストを塗布し、露光現像により開口部を形成する、次にフォトレジストをマスクとして前記下層層間絶縁膜に下層配線溝を形成して、この下層配線溝に配線材料を埋め込み下層メタル配線を形成した後、上層層間絶縁膜を形成し、次にフォトレジストを塗布し、露光現像により開口部を形成する、次にフォトレジストをマスクとして前記上層層間絶縁膜をエッチングして上層配線溝を形成する、次にフォトレジストを剥離し、配線材料を前記上層配線溝に埋め込み、上層メタル配線を形成し、その後第２のフォトレジストを塗布し露光現像により開口部を形成して、フォトレジストをマスクとして前記上層メタル配線および前記下層メタル配線部並びに前記上層層間絶縁膜をエッチングしてビアホール溝を形成して、フォトレジストを剥離しビア材料を前記ビアホール溝に埋め込むとを特徴とする。
【００１０】
【発明の実施の形態】
次に、本発明について図面を参照して説明する。本発明による半導体装置の基本的概念は図１に示すように下層メタル配線２または上層メタル配線４とビアホール３との電気的接続がビアホール３の側面部分で行われることを特徴としている。
【００１１】
図２は本発明の第１の実施形態の構成を示す平面および上面図である。図２に示されるように、本実施形態は、本発明の一実施形態としての上層メタル配線４とビアホール３の半導体集積回路装置の平面図が示されている。下層メタル配線は省略がＯＰＣパターンを付け加えていないことにより上層メタル配線４にコーナーの丸まりや終端部の後退が発生する。図３は、図２のＡ−Ａ’線に沿った断面図である。
【００１２】
図３の構造をもつ半導体装置を製造するために、まず図４（ａ）に示すようにＳｉＯ２などの層間絶縁膜１上に第１のフォトレジスト６を塗布し、露光現像により開口部５を形成する。次に図４（ｂ）に示すように第１のフォトレジスト６をマスクとして層間絶縁膜１をエッチングし、配線溝７を形成する。その後図４（ｃ）に示すように第１のフォトレジスト６を剥離し、Ｃｕなどの配線材料を配線溝７に埋め込み、上層メタル配線４を形成する。
【００１３】
そして、図４（ｄ）に示すように第２のフォトレジスト８を塗布し露光現像により開口部５を形成する。次に、図４（ｅ）に示すようにフォトレジスト８をマスクとして層間絶縁膜１をエッチングするとビアホール溝９が得られ、フォトレジスト８を剥離して、ビア材料をビアホール溝９に埋め込むと図４（ｆ）すなわち図４の構造をもつ半導体が形成される。尚、以上の製造工程では下層メタル配線の製造工程を省略しているが下層メタル配線の製造工程も略上層配線の製造工程と同じであり、図１と同様の構造となる。
【００１４】
この第１の実施形態の効果を説明する。図５（ａ）に示す従来技術では、この図では、ハンマーヘッド型ＯＰＣパターン１０を使用することでＯＰＣパターン間に微小スリット１１が発生していた。この微小スリット１１は、マスク作成時や半導体集積回路の製造時に所望する形状パターンが形成されない要因となる。この為、従来技術ではこの微小スリット１１領域をＯＰＣパターン発生ツールを使用して自動的に無くす処理を行っていた。図５（ｂ）に示す本発明を導入した場合ではＯＰＣパターンを必要としない為、前記微小スリット１１が発生することは無く前述の処理を施す必要が無い。
【００１５】
また第１の実施形態の効果を第６図について説明する。図６（ａ）の従来技術ではＯＰＣパターン（図ではハンマーヘッド型ＯＰＣパターン１０を示す）に隣接メタル配線１２が存在した場合、ＯＰＣパターンの形状を補正する処理をＯＰＣパターン発生ツールで行う必要があった。図６（ｂ）に示す本発明の第３の実施形態ではＯＰＣパターンを必要としない為、ツールでの処理を施す必要が無い。
【００１６】
さらに第１の実施形態の効果を図７に示す。図７（ａ）は従来技術例を示し、ＯＰＣパターンの中で、ハット型ＯＰＣパターン１６と呼ばれるもので、前述したハンマーヘッド型ＯＰＣパターン１０と異なり、コンタクトやビアホール３が存在する部分全体を覆う様に生成されるものである。比較のため示す第１の実施形態である図７（ｂ）ではこのパターンも必要が無い。
【００１７】
加えて、この第１の実施形態の効果を図８の示す。図８（ａ）は従来技術例を示し、ＯＰＣパターンの中で、伸長型ＯＰＣパターン１７と呼ばれるもので、前述したハンマーヘッド型ＯＰＣパターン１０と異なり、配線端をコンタクトやビアホール３が存在する部分を含め更に延長し、光近接効果によるメタル配線パターン形状の変化の影響を抑えようとするものである。比較のために示す図８（ｂ）ではこのパターンも必要としない。
【００１８】
図９（ａ）に本発明による実施の形態と図９（ｂ）に従来技術の製造工程の概念をフローチャートに示す。
【００１９】
前実施形態では、本発明をメタル配線パターン終端部にビアホールを配置して製造する例を示したが、従来技術とＯＰＣパターンを使用しない本発明の他の実施形態について図を用いて以下に示す。
【００２０】
第２の実施形態を図１０に示す。図１０（ａ）の従来技術では、ＯＰＣパターン、図１０ではハンマーヘッド型ＯＰＣパターン１０の場合を示す、を配置する為に、前記したような微小スリット補正やＯＰＣパターン自身の形状補正等が必要とならないようコンタクト或いはビアホール間隔１３ａを広げて配置する必要があった。図１０（ｂ）に示す本実施形態ではＯＰＣパターンを必要としない為、前述の様にコンタクトやビアホールの間隔１３ｂを狭めることが可能であり、レイアウト面積の増大を防ぐことが出来る。
【００２１】
第３の実施形態を図１１に示す。図１１（ａ）は、本実施形態の平面図、図１１（ｂ）は、本実施形態のメタル配線形成直後の図１１（ａ）のＡ−Ａ’部の断面構造を示す。本実施形態は大面積メタル配線１４に複数個のコンタクトやビアホール３を配置した場合の例を示す。図１１（ｂ）の本実施形態の場合、大面積メタル配線１４のコンタクトやビアホールが存在する位置３には予めメタル配線を配置しない領域として作成する。その後の製造は第１の実施形態と同様にコンタクトもしくはビアホールの層間膜への開口部を形成する工程を経て全体のパターンを形成する。
【００２２】
第４の実施形態を図１２に示す。図１２（ａ）は従来例を示す。上層メタル配線４と下層メタル配線２が９０度の角度を有して配置され、各メタル配線をコンタクトもしくはビアホール３で接続する場合を示すものである。従来技術ではセリフ（Ｓｅｒｉｆ）型ＯＰＣパターン１５が生成されていたが、図１２（ｂ）に示す本実施形態では必要が無い。
【００２３】
【発明の効果】
以上説明したように、本発明による製造方法では、光近接効果によって半導体集積回路上のメタル配線終端部に後退が発生しても、ビアホールとメタル配線の電気的接触面積が減少しないのでＯＰＣパターンを用いる必要が無い。また、ＯＰＣパターンが不要であることからマスク作成用データのデータサイズが増大しないという効果が得られる。メタル配線とビアホールとの電気的接続をビアホールの側面部分で行うという基本構成に基づき、ＯＰＣパターンを用いない半導体の製造方法が実現できる。また、ＯＰＣパターンを必要としないことからマスクデータの増大が抑えられるという利点も得られる。なお、本発明は上記各実施形態に限定されず、本発明の技術思想の範囲内において、各実施形態は適宜変更され得ることは明らかである。
【図面の簡単な説明】
【図１】本発明による半導体装置の構造を示す断面図
【図２】本発明の第１の実施の構造を説明する為の上面図
【図３】本発明の第１の実施の構造を説明する為の断面図
【図４】本発明の第１の実施の製造方法を説明する為の断面図
【図５】本発明の第１の実施の効果を説明する為の断面図
【図６】本発明の第１の実施の効果を説明する為の断面図
【図７】本発明の第１の実施の効果を説明する為の断面図
【図８】本発明の第１の実施の効果を説明する為の断面図
【図９】本発明の第１の実施の製造方法を説明するためのフローチャート
【図１０】本発明の第２の実施の構造を説明する為の断面図
【図１１】本発明の第３の実施の構造を説明する為の断面図
【図１２】本発明の第４の実施の構造を説明する為の断面図
【図１３】従来の半導体装置の構造を示す
【符号の説明】
１ 層間絶縁膜
２ 下層メタル配線
３ ビアホール
４ 上層メタル配線
５ 開口部
６ 第１のフォトレジスト
７ 配線溝
８ 第２のフォトレジスト
９ ビアホール溝
１０ ハンマーヘッド型ＯＰＣパターン
１１ 微小スリット
１２ 隣接メタル配線
１３ ビアホール間隔
１４ 大面積メタル配線
１５ セリフ型ＯＰＣパターン
１６ ハット型ＯＰＣパターン
１７ 伸長型ＯＰＣパターン[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a structure of a metal wiring and a via hole and a method of manufacturing the same.
[0002]
[Prior art]
As the miniaturization of a diffusion process for manufacturing a semiconductor integrated circuit device has progressed, a problem has arisen that the shape of a layout-designed pattern differs from that of an actual semiconductor integrated circuit device pattern. It is said that this is due to an optical proximity effect (Optical Proximity effect). The optical proximity effect is a phenomenon that occurs when a mask projection image is formed by an optical exposure apparatus, and means that pattern shape deterioration and dimensional error occur due to the influence of a proximity pattern. Actually, it includes the influence of the resist and the proximity effect at the time of forming the mask.
[0003]
This phenomenon will be described with reference to a process of forming a metal wiring as an example. It is assumed that there is a contact or a via hole for making an electrical connection with another metal wiring located above or below the metal wiring at the metal wiring termination. When manufactured under such conditions, the terminal portion of the metal wiring may recede due to the optical proximity effect described above. At this time, if there are contacts and via holes above and below the wiring, the retreat of the metal wiring will result in insufficient connection with the contacts and via holes, causing an increase in electrical resistance and disconnection at these portions.
[0004]
For this reason, how to form a metal wiring pattern according to the shape at the time of layout design has been an important problem. In the related art, in order to solve the above-described problem of the optical proximity effect, optical proximity correction (Optical Proximity effect Correction: hereinafter abbreviated as OPC) is performed on layout data for which layout design is completed, using an EWS tool. And adding OPC patterns of various shapes to the layout data.
[0005]
As shown in FIG. 13, in the conventional semiconductor cross-sectional structure, the electrical connection between the lower metal wiring 2 or the upper metal wiring 4 and the via hole 3 is made to the bottom surface or the upper surface of the via hole 3. On the other hand, the method of manufacturing a semiconductor according to the present invention is characterized in that the electrical connection between the lower metal wiring or the upper metal wiring and the via hole is made on the side surface of the via hole.
[0006]
According to this conventional technique, as an actual semiconductor integrated circuit device, a pattern shape after diffusion can be formed that is close to the shape at the time of layout design, and a certain effect is achieved.
[0007]
[Problems to be solved by the invention]
The above-described conventional method of manufacturing a semiconductor device involves a problem of increasing layout data because an OPC pattern is added to layout data. For example, when mask creation data is created using the above-described correction data, it is not uncommon for the mask creation data to exceed 2 Gbytes. As the miniaturization of the diffusion process progresses in the future, the number of OPC patterns is expected to increase further, and the increase in layout data is inevitable. Also, as described above, EWS is used to generate an OPC pattern. However, when an algorithm and an execution program are created, a great deal of technical man-hours and expertise are required. It is also a factor that hinders development. Therefore, one of the main objects of the present invention is to provide a method of manufacturing a semiconductor integrated circuit which does not use an OPC pattern for correcting an optical proximity effect at a metal wiring terminal portion where a contact and a via hole of a semiconductor integrated circuit device exist. It is in. Another main object of the present invention is to provide a method that does not use the OPC pattern, thereby reducing the number of technical steps for creating an algorithm or a program for generating the conventional OPC pattern and creating the program using the OPC pattern. The purpose of the present invention is to prevent the size of mask creation data from increasing.
[0008]
[Means for Solving the Problems]
The semiconductor device according to the present invention is characterized in that the electrical connection between the lower metal wiring and the upper metal wiring, or one of the upper metal wiring and the via hole, and the via hole are electrically connected to the side surface of the via hole. Further, a groove is formed in the lower interlayer insulating film to form a wiring groove, a lower metal wiring in which a wiring material is embedded in the lower wiring groove, an upper interlayer insulating film formed thereon, and exposure and development of the upper interlayer insulating film. An upper wiring groove formed by etching the upper interlayer insulating film; an upper metal wiring formed by embedding a wiring material in the wiring groove; an opening formed by exposure and development; And a via hole groove formed by etching the lower metal wiring portion and the upper interlayer insulating film, and a via having a via material embedded in the via hole groove.
[0009]
In the method for manufacturing a semiconductor device of the present invention, a photoresist is applied to a lower interlayer insulating film, an opening is formed by exposure and development, and then a lower wiring groove is formed in the lower interlayer insulating film using the photoresist as a mask. After burying a wiring material in this lower wiring groove to form a lower metal wiring, forming an upper interlayer insulating film, applying a photoresist, forming an opening by exposure and development, and then using the photoresist as a mask The upper interlayer insulating film is etched to form an upper wiring groove, the photoresist is peeled off, a wiring material is buried in the upper wiring groove, an upper metal wiring is formed, and then a second photoresist is applied. An opening is formed by exposure and development, and the upper metal wiring, the lower metal wiring, and the upper interlayer insulating film are etched using a photoresist as a mask. Forming a via hole trench by quenching, characterized by the embedding stripped via material a photoresist via hole groove.
[0010]
BEST MODE FOR CARRYING OUT THE INVENTION
Next, the present invention will be described with reference to the drawings. The basic concept of the semiconductor device according to the present invention is that the electrical connection between the lower metal wiring 2 or the upper metal wiring 4 and the via hole 3 is made on the side surface of the via hole 3 as shown in FIG.
[0011]
FIG. 2 is a plan view and a top view showing the configuration of the first embodiment of the present invention. As shown in FIG. 2, this embodiment is a plan view of a semiconductor integrated circuit device including an upper metal wiring 4 and a via hole 3 as one embodiment of the present invention. The lower metal wiring is omitted, but since the OPC pattern is not added, the upper metal wiring 4 has rounded corners and receding ends. FIG. 3 is a sectional view taken along line AA ′ of FIG.
[0012]
In order to manufacture a semiconductor device having the structure shown in FIG. 3, first, as shown in FIG. 4A, a first photoresist 6 is applied on an interlayer insulating film 1 such as SiO2, and an opening 5 is formed by exposure and development. Form. Next, as shown in FIG. 4B, the interlayer insulating film 1 is etched using the first photoresist 6 as a mask to form a wiring groove 7. Thereafter, as shown in FIG. 4C, the first photoresist 6 is peeled off, and a wiring material such as Cu is buried in the wiring groove 7 to form the upper metal wiring 4.
[0013]
Then, as shown in FIG. 4D, a second photoresist 8 is applied, and an opening 5 is formed by exposure and development. Next, as shown in FIG. 4E, when the interlayer insulating film 1 is etched using the photoresist 8 as a mask, a via-hole groove 9 is obtained. The photoresist 8 is peeled off, and a via material is embedded in the via-hole groove 9. 4 (f), that is, a semiconductor having the structure of FIG. 4 is formed. In the above manufacturing process, the manufacturing process of the lower metal wiring is omitted, but the manufacturing process of the lower metal wiring is substantially the same as the manufacturing process of the upper wiring, and has the same structure as that of FIG.
[0014]
The effect of the first embodiment will be described. In the prior art shown in FIG. 5A, in this figure, a minute slit 11 is generated between the OPC patterns by using the hammer head type OPC pattern 10. The minute slit 11 is a factor that a desired shape pattern is not formed at the time of manufacturing a mask or manufacturing a semiconductor integrated circuit. For this reason, in the prior art, the processing of automatically eliminating the minute slit 11 region using an OPC pattern generation tool has been performed. Since the OPC pattern is not required when the present invention shown in FIG. 5B is introduced, the minute slits 11 do not occur and the above-described processing does not need to be performed.
[0015]
The effect of the first embodiment will be described with reference to FIG. In the prior art of FIG. 6A, when the adjacent metal wiring 12 exists in the OPC pattern (the hammer head type OPC pattern 10 is shown in the figure), it is necessary to perform the process of correcting the shape of the OPC pattern by using the OPC pattern generation tool. there were. In the third embodiment of the present invention shown in FIG. 6B, since no OPC pattern is required, there is no need to perform processing with a tool.
[0016]
FIG. 7 shows the effect of the first embodiment. FIG. 7A shows an example of the prior art, which is referred to as a hat-type OPC pattern 16 in the OPC pattern and, unlike the above-mentioned hammerhead-type OPC pattern 10, covers the entire portion where the contacts and via holes 3 are present. Is generated in a similar manner. This pattern is not necessary in FIG. 7B, which is the first embodiment shown for comparison.
[0017]
In addition, FIG. 8 shows the effect of the first embodiment. FIG. 8A shows a prior art example, which is referred to as an extended OPC pattern 17 in the OPC pattern. Unlike the above-mentioned hammerhead type OPC pattern 10, the wiring end has a portion where a contact or a via hole 3 exists. To further reduce the influence of the change in the metal wiring pattern shape due to the optical proximity effect. This pattern is not required in FIG. 8B shown for comparison.
[0018]
FIG. 9A is a flowchart showing an embodiment according to the present invention, and FIG. 9B is a flowchart showing the concept of a conventional manufacturing process.
[0019]
In the previous embodiment, an example in which the present invention is manufactured by arranging a via hole at the end portion of the metal wiring pattern has been described. However, another embodiment of the present invention which does not use the OPC pattern and the prior art is described below with reference to the drawings. .
[0020]
FIG. 10 shows a second embodiment. In the prior art of FIG. 10 (a), in order to arrange the OPC pattern, and FIG. 10 shows the case of the hammerhead type OPC pattern 10, it is necessary to correct the minute slit or the shape of the OPC pattern itself as described above. In such a case, it is necessary to arrange the contact or via-hole interval 13a so as not to be large. In the present embodiment shown in FIG. 10B, since the OPC pattern is not required, the interval 13b between the contact and the via hole can be reduced as described above, and the layout area can be prevented from increasing.
[0021]
FIG. 11 shows a third embodiment. FIG. 11A is a plan view of the present embodiment, and FIG. 11B is a cross-sectional structure taken along the line AA ′ of FIG. 11A immediately after the formation of the metal wiring of the present embodiment. This embodiment shows an example in which a plurality of contacts and via holes 3 are arranged in a large-area metal wiring 14. In the case of the present embodiment shown in FIG. 11B, a region where a metal wiring is not arranged is created in advance at a position 3 where a contact or a via hole of the large-area metal wiring 14 exists. Thereafter, as in the first embodiment, the entire pattern is formed through a step of forming an opening to the interlayer film of the contact or the via hole as in the first embodiment.
[0022]
FIG. 12 shows a fourth embodiment. FIG. 12A shows a conventional example. This shows a case where the upper metal wiring 4 and the lower metal wiring 2 are arranged at an angle of 90 degrees and each metal wiring is connected by a contact or via hole 3. In the related art, the serif-type OPC pattern 15 is generated. However, this is not necessary in the present embodiment illustrated in FIG.
[0023]
【The invention's effect】
As described above, in the manufacturing method according to the present invention, even if the metal wiring terminal portion on the semiconductor integrated circuit recedes due to the optical proximity effect, the electrical contact area between the via hole and the metal wiring does not decrease. No need to use. Further, since the OPC pattern is not required, an effect that the data size of the mask creation data does not increase can be obtained. Based on the basic configuration in which the electrical connection between the metal wiring and the via hole is made on the side surface of the via hole, a semiconductor manufacturing method without using an OPC pattern can be realized. Further, since an OPC pattern is not required, an advantage that an increase in mask data can be suppressed can be obtained. It should be noted that the present invention is not limited to the above embodiments, and it is obvious that each embodiment can be appropriately modified within the scope of the technical idea of the present invention.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view showing the structure of a semiconductor device according to the present invention. FIG. 2 is a top view for explaining the structure of a first embodiment of the present invention. FIG. FIG. 4 is a cross-sectional view for explaining the manufacturing method of the first embodiment of the present invention; FIG. 5 is a cross-sectional view for explaining the effect of the first embodiment of the present invention; FIG. 7 is a cross-sectional view for explaining the effect of the first embodiment of the present invention. FIG. 7 is a cross-sectional view for explaining the effect of the first embodiment of the present invention. FIG. 9 is a cross-sectional view for explaining a manufacturing method according to a first embodiment of the present invention; FIG. 10 is a cross-sectional view for explaining a structure of a second embodiment of the present invention; FIG. 12 is a cross-sectional view illustrating a structure according to a third embodiment of the present invention. FIG. 12 is a cross-sectional view illustrating a structure according to a fourth embodiment of the present invention. Shows the structure of the location Description of the sign]
REFERENCE SIGNS LIST 1 interlayer insulating film 2 lower metal wiring 3 via hole 4 upper metal wiring 5 opening 6 first photoresist 7 wiring groove 8 second photoresist 9 via hole groove 10 hammerhead type OPC pattern 11 minute slit 12 adjacent metal wiring 13 via hole Spacing 14 Large area metal wiring 15 Serif type OPC pattern 16 Hat type OPC pattern 17 Elongated type OPC pattern