JP2004063754A

JP2004063754A - 半導体集積回路装置

Info

Publication number: JP2004063754A
Application number: JP2002219694A
Authority: JP
Inventors: Yoko Hayashida; 林田　洋子
Original assignee: Elpida Memory Inc
Current assignee: Micron Memory Japan Ltd
Priority date: 2002-07-29
Filing date: 2002-07-29
Publication date: 2004-02-26

Abstract

【課題】デバイス帯電モデルによる静電気放電破壊に対する耐力が向上した半導体集積回路装置を提供することを目的とする。
【解決手段】第１のＭＯＳ１１１は、ゲートが外部１０１に接続され、ゲート−ソース間に近接して第２の静電保護素子１２２及び第３の静電保護素子１２３を備える。ゲートが端子１０１に接続されない第２のＭＯＳ１０２は、第１のＭＯＳ１１１と基準電位配線１０６との間に直列に配置され、ゲート−ソース間に近接して第４の静電保護素子１２４を備える。
【選択図】　　図１

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置に関し、更に詳しくは、回路を構成する回路素子を静電破壊現象から保護する半導体集積回路装置に関する。
【０００２】
【従来の技術】
近年、半導体集積回路装置では、プロセスの微細化が進み、回路素子のサイズの縮小化によって回路の集積度が増している。このような半導体集積回路装置では、静電気放電（ＥＳＤ）現象によって回路素子が破壊されやすいため、ＥＳＤ保護対策を施し、静電気放電に対して十分な耐力を有する装置として設計する必要がある。
【０００３】
一般に、ＥＳＤ破壊現象は、人体モデル（ＨＢＭ）、マシンモデル（ＭＭ）、及び、デバイス帯電モデル（ＣＤＭ）の３つのモデルに分類され、半導体集積回路装置は、これらのモデルを用いてＥＳＤ破壊に対する耐力が評価される。ここで、人体モデルは、帯電した人間がデバイスに接触して発生する放電をモデル化したものであり、マシンモデルは、一般に人体より容量が大きく放電抵抗が小さい金属製機器とデバイスとが接触して発生する放電をモデル化したものである。デバイス帯電モデルは、デバイス（半導体集積回路装置）のパッケージやチップなどに帯電した電荷の放電をモデル化したものである。
【０００４】
図６は、「Ｅｌｅｃｔｒｉｃａｌ　Ｏｖｅｒｓｔｒｅｓｓ／Ｅｌｅｃｔｒｏｓｔａｔｉｃ　Ｄｉｓｃｈａｒｇｅ　Ｓｙｍｐｏｓｉｕｍ　Ｐｒｏｃｅｅｄｉｎｇ　Ｓｅｐｔｅｍｂｅｒ　２７−２９」Ｐ．Ｐ．２２０−２２７　　１９８８に記載された、ＥＳＤ保護対策が施された従来の半導体集積回路装置の回路構成の一部を等価回路図として示している。半導体集積回路装置は、端子２０１、２０２と、静電保護素子２２１、２２２と、ＭＯＳトランジスタ（以下、単にＭＯＳと呼ぶ）２１１とを備える。以下、同図に示す半導体集積回路装置について、ＥＳＤ破壊現象の破壊メカニズムと、それに対する従来の一般的な対策について説明する。
【０００５】
ＭＯＳ２１１のゲートは、ゲートの入力抵抗や配線抵抗である抵抗成分２０５を介して、外部信号を入力する第１の端子２０１に接続され、ＭＯＳ２１１のソースは、基準電位配線２０６に接続される。基準電位配線２０６は、基準電位配線抵抗成分２０８を有し、その電位は第２の端子２０２から入力される電位に設定される。第１の静電保護素子（クランプ素子）２２１は、第１の端子２０１と、基準電位配線２０６との間に配置される。第２の静電保護素子２２２は、ＭＯＳ２１１のゲート−ソース間に配置される。第１及び第２の静電保護素子２２１、２２２は、所定の印加電圧で導通状態となり、両端の電位差を所望の電位差以内に制限する。
【０００６】
人体モデル及びマシンモデルに対するＥＳＤ耐力試験では、第１及び第２の端子２０１、２０２のうち、一方の端子からＥＳＤ電圧を印加し、そのＥＳＤ電圧を他方の端子から放電させる。この試験において、ＭＯＳ２１１のゲート−ソース間にＥＳＤ電圧が印加されると、ＭＯＳ２１１ではゲート酸化膜の絶縁破壊が発生する。
【０００７】
図６の半導体集積回路装置では、人体モデル及びマシンモデルによるＥＳＤ破壊対策として、第１の静電保護素子２２１が設けられている。この第１の静電保護素子２２１は、第１の端子２０１−第２の端子２０２間に生じた電位差により導通状態となって、端子間の電位差を所望の電位差以内に制限するため、ＭＯＳ２１１のゲート酸化膜の絶縁破壊が回避される。このように、ＥＳＤ電圧が印加される２つの端子間をバイパスするように静電保護素子を配置することで、人体モデル及びマシンモデル試験におけるＥＳＤ耐力を高めることができる。
【０００８】
また、デバイス帯電モデルに対するＥＳＤ耐力試験では、半導体集積回路装置のチップ全体に帯電した電荷を、基準電位配線２０６及び第１の静電保護素子２２１を介して第１の端子２０１からデバイスの外部（大地）に放電させる試験が行なわれる。デバイス帯電モデル試験（以下、ＣＤＭ試験）では、ＭＯＳ２１１のゲート酸化膜の絶縁耐力についての試験が行なわれる。
【０００９】
ＣＤＭ試験では、ＭＯＳ２１１のゲートに蓄積された電荷が、チップ全体に帯電した電荷と共に、第１の端子２０１から大地に放電される。ＭＯＳ２１１のゲートに蓄積された電荷は、基準電位配線２０６を介して放電されるチップ全体に蓄積した電荷と比較して非常に少ないため、ＭＯＳ２１１のゲートの電位は、そのソースの電位に比べて、短時間で接地電位レベルに低下する。このため、ＭＯＳ２１１のソースの電位が十分に下がらないうちに、ゲートの電位が接地電位レベルに下り、ゲート−ソース間には大きな電位差が生じる。一般に、基準電位配線抵抗成分２０８の値が大きいほど、チップ全体に帯電した電荷の放電に要する時間が長くなり、ＭＯＳ２１１のソース電位の低下に時間が掛かり、ゲート−ソース間に生じる電位差が大きくなる。
【００１０】
図６の半導体集積回路装置では、デバイス帯電モデルによるＥＳＤ破壊対策として、ＭＯＳ２１１のゲート−ソース間に近接して第２の静電保護素子２２２が設けられている。この第２の静電保護素子２２２は、ＭＯＳ２１１のゲート−ソース間に生じた電位差により導通状態となって、ゲート−ソース間の電位差を所望の電位差以内に制限するため、ＭＯＳ２１１のゲート酸化膜の絶縁破壊が回避される。このように、保護対象の回路素子のゲート−ソース間に近接して静電保護素子を配置することで、ＣＤＭ試験におけるＥＳＤ耐力を高めることができる。なお、第２の静電保護素子２２２は、ＭＯＳ２１１のゲートと基準電位配線２０６との間に配置してもよく、又は、ＭＯＳ２１１のゲート−ソース間、及び、ＭＯＳ２１１のゲートと基準電位配線２０６との間の双方に配置してもよい。
【００１１】
【発明が解決しようとする課題】
上記したように、半導体集積回路装置は、ゲートが第１の端子２０１に接続されるＭＯＳ２１１に近接して静電保護素子２２２を備えることで、ＣＤＭ試験におけるＥＳＤ耐力を高めることができる。しかし、半導体集積回路装置の回路が、基準電位配線２０６とＭＯＳ２１１のソースとの間に直列に接続される別のＭＯＳを備える場合には、上記したＥＳＤ保護対策のみでは、以下のように、ＣＤＭ試験において、十分なＥＳＤ耐力が得られないことが判明した。
【００１２】
図７は、別のＭＯＳを備える半導体集積回路装置の回路構成の一部を等価回路図として示している。半導体集積回路装置は、端子２０１、２０２と、静電保護素子２２１、２２２、２２３と、ＭＯＳ２１１、２１２、２１３とを備える。同図に示す半導体集積回路装置は、第３の静電保護素子２２３を備える点、及び、第１の端子２０１から見てＭＯＳ２１１より内部回路側にＭＯＳ２１２、２１３、２１４を備える点で、図６に示す半導体集積回路装置と相違する。
【００１３】
第３の静電保護素子２２３は、第１のＭＯＳ２１１のゲートと基準電位配線２０６との間に配置され、基準電位配線２０６と第１のＭＯＳ２１１のゲートとの間に生じる電位差を制限する。第３の静電保護素子２２３は、第２の静電保護素子２１２と同様に、デバイス帯電モデルによるＥＳＤ破壊から第１のＭＯＳ２１１を保護する。第２のＭＯＳ２１２は、基準電位配線２０６と第１のＭＯＳ２１１のソースとの間に直列に配置される。第２のＭＯＳ２１２のゲートは、第３及び第４のＭＯＳ２１３、２１４が出力する信号を入力し、第３のＭＯＳ２１３を介して基準電位配線２０６に接続する。なお、第２及び第３の静電保護素子２２２、２２３は、必ずしも双方が配置される必要はなく、何れか一方が配置されてもよい。
【００１４】
ＣＤＭ試験では、第２のＭＯＳ２１２のゲートに蓄積された電荷は、第３のＭＯＳ２１３、基準電位配線２０６、及び、第１の静電保護素子２２１を介して、第１の端子２０１から外部に放電される。このとき、第２のＭＯＳ２１２のゲートの配線容量が十分に大きい場合には、第２のＭＯＳ２１２のゲートに蓄積された電荷量が多くなり、その放電には時間がかる。一方、第２のＭＯＳ２１２が第１の静電保護素子２２１の近くに配置され、基準電位配線抵抗成分２０８が小さい場合には、第２のＭＯＳ２１２のソース側の放電がゲート側に比べて速やかに行なわれる。
【００１５】
つまり、第２のＭＯＳ２１２では、そのゲートに接続される配線容量によっては、ゲートの電位が接地電位レベルに下がる前に、ソースの電位が接地電位レベルにまで下がり、ゲートとソース間に大きな電位差が生じて、第２のＭＯＳ２１２のＥＳＤ破壊が起こるという問題が発生する。このため、このような回路構成を有する半導体集積回路装置では、十分なＣＤＭ耐力が得られない。
【００１６】
図８は、従来の半導体集積回路装置の別の回路構成の一部を等価回路図として示している。図８は、基準電位配線が、第１の基準電位配線２０６と第２の基準電位配線２０７とで構成される点で、先の従来の半導体集積回路装置と相違する。一般に、半導体集積回路装置では、一の回路ブロックで発生した基準電位配線の電位変動が、他の回路ブロックの動作に与える影響を与えないようにするために、基準電位配線が複数に分離される。図８に示す半導体集積回路装置では、第１の基準電位配線２０６は第２の端子２０２に接続し、第２の基準電位配線２０７は第３の端子２０３に接続する。例えば、第２及び第３の端子２０２、２０３は、同じＧＮＤ電位端子として機能するが、異なるボンディング端子として構成される。
【００１７】
第１の端子２０１に対するＣＤＭ試験では、第２のＭＯＳ２１２のソースやドレインの電位は、図７に示す半導体集積回路装置と同様に短時間で接地電位レベルに低下するが、第２のＭＯＳ２１２のゲートの電位が接地電位レベルにまで低下するのに要する時間は、第２の基準電位配線２０７から、第１の基準電位配線２０６までの間を接続する配線がないため、図７に示す半導体集積回路よりも長くなる。この場合、第２のＭＯＳ２１２のゲートに蓄積された電荷は、デバイス（基板）などを介して第１の端子２０１に到達し、第１の端子２０１から放電される。第２のＭＯＳ２１２のソース及びドレインの電位低下に比べて、ゲートの電位の変動が遅いため、図８に示す半導体集積回路装置は、図７に示す半導体集積回路装置よりも、デバイス帯電モデルによるＥＳＤ破壊現象によって回路素子が破壊されやすいという問題があった。
【００１８】
図９は、図８の第１の端子２０１が入出力端子として構成される半導体集積回路装置の回路構成を等価回路図として示している。図９に示すように第１の端子２０１が入出力端子として構成されている場合においても、第１の端子が入力端子として構成される図８と同様に、デバイス帯電モデルによるＥＳＤ破壊現象によって、回路素子が破壊されやすいという問題があった。
【００１９】
本発明は、上記問題点を解消し、ゲートが直接に端子に接続されない内部回路を構成する回路素子についても、デバイス帯電モデルによるＥＳＤ破壊から回路素子を保護する半導体集積回路装置を提供することを目的とする。
【００２０】
【課題を解決するための手段】
上記目的を達成するために、本発明の半導体集積回路装置は、ゲートが外部端子に接続され、ゲートとソースとの間及びゲートと第１の電源配線との間の少なくとも一方に接続された第１の保護素子を有する第１のＭＯＳＦＥＴと、ゲートが内部信号配線に接続され、ソースが前記第１の電源配線に接続される第２のＭＯＳＦＥＴとを備え、前記第１のＭＯＳＦＥＴのソースが、前記第２のＭＯＳＦＥＴを介して又は直接に前記第１の電源配線に接続される半導体集積回路装置において、前記第２のＭＯＳＦＥＴは、該第２のＭＯＳＦＥＴのゲートとソースとの間、及び、該第２のＭＯＳＦＥＴのゲートと前記第１の電源配線との間の少なくとも一方に接続された第２の保護素子を備えることを特徴とする。
【００２１】
本発明の半導体集積回路装置は、デバイス帯電モデルによる静電気放電（ＥＳＤ）破壊から回路素子を保護する保護素子として、ゲートが外部端子に接続する第１のＭＯＳＦＥＴを保護する第１の保護素子に加えて、ゲートが内部信号配線に接続され、ソースが第１のＭＯＳＦＥＴと同じ第１の電源配線に接続する第２のＭＯＳＦＥＴのゲート−ソース間に近接して第２の保護素子を配置する。この場合、第２のＭＯＳＦＥＴのゲートに接続された容量成分が大きく、第２のＭＯＳＦＥＴのゲート電位の低下が、ソース電位の低下に比べて低速である場合であっても、第２のＭＯＳＦＥＴのゲート酸化膜が、ゲート−ソース間に生じた電位差によって破壊されるのを防止することができる。このため、半導体集積回路装置のデバイス帯電モデルに対するＥＳＤ耐力が向上する。
【００２２】
本発明の半導体集積回路装置では、前記第１及び第２の保護素子は、該第１及び第２の保護素子の端子間に印加される電圧を所定範囲に制限する機能を有することが好ましい。この場合、保護素子は、両端の電位を制限するクランプ素子として構成される。
【００２３】
また、本発明の半導体集積回路装置では、前記外部端子と前記第１の電源配線との間に第３の保護素子を更に有することが好ましい。この場合、人体モデル及びマシンモデルに対する半導体集積回路装置のＥＳＤ耐力が向上する。
【００２４】
本発明の半導体集積回路装置では、前記第２のＭＯＳＦＥＴのゲートは、第３のＭＯＳＦＥＴのソース・ドレインパスを介して前記第１の電源配線に接続されてもよく、第３のＭＯＳＦＥＴのソース・ドレインパスを介して前記第１の電源配線と同電位を有する第２の電源配線に接続されてもよい。第２のＭＯＳＦＥＴのゲートは、第３のＭＯＳＦＥＴのソース・ドレインパスを介して第１のＭＯＳＦＥＴと同じ第１の電源配線、又は、第１の電源配線と同じ電位で、第１の電源配線とは分離された第２の電源配線に接続される。第２のＭＯＳＦＥＴのゲートが第２の電源配線に接続される場合には、ゲート電位の低下に要する時間が長くなり、ゲート−ソース間に生じる電位差が大きくなるが、第２の保護素子が第２のＭＯＳＦＥＴを保護するため、半導体集積回路装置のデバイス帯電モデルに対するＥＳＤ耐力が向上する。
【００２５】
本発明の半導体集積回路装置では、前記第２のＭＯＳＦＥＴのゲート容量は、前記第３のＭＯＳＦＥＴのドレイン容量と該第３のＭＯＳＦＥＴのドレインに接続される配線容量の和よりも小さいことが好ましい。この場合、ゲート電位の低下に要する時間が更に長くなり、ゲート−ソース間に生じる電位差が大きくなるが、第２の保護素子が第２のＭＯＳＦＥＴを保護するため、半導体集積回路装置のデバイス帯電モデルに対するＥＳＤ耐力が向上する。
【００２６】
本発明の半導体集積回路装置は、前記外部端子が入力端子として構成されてもよく、前記外部端子が入出力端子として構成されてもよい。外部端子は、信号を入力する専用の入力端子として構成されていてもよく、又は、その前段に出力回路を備え、信号を入出力する入出力端子として構成されていてもよい。
【００２７】
本発明の半導体集積回路装置は、前記第１の電源配線と異なる電位の電源配線と前記外部端子との間に別の保護素子を更に有することが好ましい。この場合、外部入力端子と、第１の電源配線とは異なる電位の電源配線との間に存在する他のＭＯＳＦＥＴを人体モデル及びマシンモデルによるＥＳＤ破壊から保護することができる。
【００２８】
本発明の半導体集積回路装置では、前記第１の電源配線が、グランド電位又はグランド電位よりも高い高電位に維持される電源配線として構成される。
【００２９】
本発明の半導体集積回路装置では、前記保護素子のそれぞれが、サイリスタ、ＭＯＳＦＥＴ、ＮＰＮトランジスタ、ＰＮＰトランジスタ、ダイオード、又は、これらの２つ以上の組合せから構成されることが好ましい。これらの素子又はこれらの素子の組み合わせを好適に使用することで、ＭＯＳＦＥＴを保護する保護素子を構成することができる。
【００３０】
【発明の実施の形態】
以下、図面を参照し、本発明の実施形態例に基づいて、本発明を更に詳細に説明する。図１は、本発明の第１実施形態例の半導体集積回路装置の回路構成の一部を等価回路図として示している。本実施形態例は、図８に示す第２のＭＯＳトランジスタ（以下、単にＭＯＳと呼ぶ）２１２のゲート−ソース間に近接して第４の静電保護素子を備える点で、図８の従来の半導体集積回路装置と相違する。
【００３１】
本実施形態例の半導体集積回路装置は、２つの端子１０１、１０２と、４つのＭＯＳ１１１、１１２、１１３、１１４と、４つの静電保護素子１２１、１２２、１２３、１２４とを備える。第１の端子１０１は、配線抵抗成分１０５を介して回路を構成する第１のＭＯＳ１１１のゲートに接続し、外部からの信号を入力する。第２の端子１０２は、外部から入力される基準電位を基準電位配線１０６に供給する。例えば基準電位配線１０６は、半導体集積回路装置の内部回路に共通して使用されるＧＮＤ配線として構成される。
【００３２】
各静電保護素子１２１、１２２、１２３、１２４は、クランプ素子として構成され、その両端にかかる電圧を所定値以内に制限する。第１の静電保護素子１２１は、第１の端子１０１と基準電位配線１０６との間に配置され、人体モデル及びマシンモデルによるＥＳＤ破壊から回路素子を保護する。第２の静電保護素子１２２は、第１のＭＯＳ１１１のゲート−ソース間に配置され、第３の静電保護素子１２３は、基準電位配線１０６と第１のＭＯＳ１１１のゲートとの間に配置される。第２及び第３の静電保護素子１２２、１２３は、共に、デバイス帯電モデル（ＣＤＭ）よるＥＳＤ破壊から、第１のＭＯＳ１１１を保護する。なお、第２及び第３の静電保護素子１２２、１２３の双方を配置するのに代えて、何れか一方を配置することもできる。
【００３３】
第２及び第３のＭＯＳ１１２、１１３、１１４は、第１の端子１０１側から見て、第１のＭＯＳ１１２よりも内部側の内部回路を構成する。第２のＭＯＳ１１２は、第１のＭＯＳ１１１と基準電位配線１０６との間に直列に接続され、第３のＭＯＳ１１３のソースは、基準電位配線１０６に接続される。第２のＭＯＳ１１２のゲートは、第３及び第４のＭＯＳ１１３、１１４が出力する信号を入力し、第３のＭＯＳ１１３を介して基準電位配線２０６に接続する。第４の静電保護素子１２４は、第２のＭＯＳ１１２のゲート−ソース間に近接して配置され、デバイス帯電モデルによるＥＳＤ破壊現象から第２のＭＯＳ１１２を保護する。
【００３４】
本実施形態例では、第１のＭＯＳ１１１に加えて、端子１０１に直接にゲートが接続されない第２のＭＯＳ１１２にも、デバイス帯電モデルによるＥＳＤ破壊現象を防止するための静電保護素子１２４を配設するため、第２のＭＯＳ１１２のゲート−ソース間の電位差が所定電位差以内に制限される。このため、デバイス帯電モデルによるＥＳＤ破壊現象によって、第２のＭＯＳ１１２のゲート酸化膜が破壊されるのを防止することができ、ＥＳＤ破壊現象に対する耐力（ＥＳＤ耐力）が向上した半導体集積回路装置を得ることができる。
【００３５】
図８に示す従来の半導体集積回路装置では、第２のＭＯＳ２１２のソースの電位が、ゲートの電位に比較して短時間で接地電位レベルに低下するため、第２のＭＯＳ２１２ではゲート−ソース間に大きな電位差が生じた。特に、第２のＭＯＳ２１２のゲートに接続される配線が長い場合や、第３のＭＯＳ２１３の寸法が大きく、そのドレイン面積が大きい場合には、第２のＭＯＳ２１２には等価的に大きな容量が接続されることになり、ゲート電位の低下に要する時間が増加する。このような場合に、本実施形態例のように第２のＭＯＳ１１２のゲート−ソースに近接して静電保護素子１２４を配置すると、半導体集積回路装置のＥＳＤ耐力が向上する。
【００３６】
図２は、本発明の第２実施形態例の半導体集積回路装置の回路構成の一部を等価回路図として示している。本実施形態例は、図１の基準電位配線１０６が２つに分離されている点で、第１実施形態例と相違する。基準電位配線は、第２の端子１０２に接続する基準電位配線１０６と、第３の端子１０３に接続する基準電位配線１０７に分離され、第３のＭＯＳ１１３のソースは、第２の基準電位配線１０７に接続される。
【００３７】
本実施形態例では、第１の端子１０１に対するＣＤＭ試験において、第２のＭＯＳ１１２のゲートの電位が接地電位レベルに低下するのに要する時間が、基準電位線が分離されない第１実施形態例と比較して更に長くなる。このとき、第４の静電保護素子１２４は、第２のＭＯＳ１１２のゲート−ソース間の電位差を所定電位以内に制限するため、ＥＳＤ耐力が向上した半導体集積回路装置を得ることができる。
【００３８】
図３は、本発明の第３実施形態例の半導体集積回路装置の回路構成の一部を等価回路図として示している。本実施形態例は、出力回路を構成する第５及び第６のＭＯＳ１１５、１１６を備える点、及び、端子１０１が入出力端子として構成される点で、図２に示す第２実施形態例と相違する。端子１０１は、外部から入力される信号を第１のＭＯＳ１１１のゲートに入力すると共に、第５のＭＯＳ（ｐ−ＭＯＳ）１１５及び第６のＭＯＳ１１６（ｎ−ＭＯＳ）で構成される出力回路から出力される信号を、半導体集積回路装置の外部に出力する。
【００３９】
第５及び第６のＭＯＳ１１５、１１６は、第１の電位配線１０６と、電源電位配線１０９との間にそれぞれ直列に配置される。このとき、第２の端子１０２は、信号を出力する際の基準電位を定める端子として使用され、第１の基準電位配線１０６は、第１の端子１０１側の回路ブロック内の基準電位を定める配線として使用される。第３の端子１０３及び第２の基準電位配線１０７は、第１の端子１０１よりも内部側の回路ブロックの基準電位を定める。第１及び第２の基準電位配線１０６、１０７を分離することで、一方の回路ブロック何における基準電位の変動により、他方の回路ブロックが誤動作するのを防止することができる。
【００４０】
本実施形態例では、第２実施形態例と同様に、第４の静電保護素子１２４が、第２のＭＯＳ１１２をデバイス帯電モデルによるＥＳＤ破壊から保護する。このため、第１の端子１０１が入出力端子として構成されている場合についても、上記実施形態例と同様に、ＥＳＤ耐力が向上した半導体集積回路装置を得ることができる。
【００４１】
図４は、本発明の第４実施形態例の半導体集積回路装置の回路構成の一部を等価回路図として示している。本実施形態例は、図１の第２のＭＯＳ１１２が、第１のＭＯＳ１１１に並列に接続される点で、第１実施形態例と相違する。なお、同図では、第２のＭＯＳ１１２のゲート−ソース間に第４の静電保護素子１２４を配置するのに代えて、ゲート−基準電位配線１０６間に第５の静電保護素子１２５を配置している。
【００４２】
本実施形態例では、第１及び第２のＭＯＳ１１１、１１２が直列に配置される第１実施形態例と同様に、ゲート−ソース間に近接して配置される第５の静電保護素子１２５が第２のＭＯＳ１１２のゲート−ソース間に生じる電位差を所定電位差以内に制限し、第２のＭＯＳ１１２をデバイス帯電モデルによるＥＳＤ破壊保護する。このため、上記実施形態例と同様に、ＥＳＤ耐力が向上した半導体集積回路装置を得ることができる。
【００４３】
なお、上記実施形態例では、回路を構成する第１〜第３のＭＯＳの導電形については言及しなかったが、これらのＭＯＳは、ｎ型又はｐ型の何れの導電形であってもよい。一般に、ｎ−ＭＯＳでは、静電保護素子は保護対象のＭＯＳのゲートと接地（ＧＮＤ）電位配線側との間に配置され、ｐ−ＭＯＳでは、保護対象のＭＯＳゲートと電源（Ｖｃｃ）電位配線側との間に配置される。
【００４４】
また、両端にかかる電位差を所定値以内に制限する静電保護素子には、ＭＯＳＦＥＴや、ＮＰＮ素子、ＰＮＰ素子、サイリスタ、ダイオードなどの素子が使用でき、或いは、これらの素子を組み合わせて構成することもできる。第１又は第２のＭＯＳ１１１、１１２を保護する静電保護素子は、デバイス帯電モデルにおいてゲート−ソース間に生じる電位差が、保護対象のＭＯＳのゲート酸化膜の耐電圧よりも小さくなるように設計される。また、静電保護素子は、ＥＳＤ破壊によって、自身が破壊されないような大きさ（サイズ）を有するものとして設計される。
【００４５】
上記実施形態例では、基準電位配線１０６が分離される例、第１の端子１０１が入出力端子として構成される例、及び、第１及び第２のＭＯＳ１１１、１１２が並列に接続される例について説明したが、内部回路の構成はこれらに限定されず、これら以外、又は、これらを組み合わせた回路構成を採用した半導体集積回路装置についても、上記実施形態例と同様に、ＥＳＤ耐力が向上した半導体集積回路装置を得ることができる。例えば、第１及び第２のＭＯＳ１１１、１１２が並列に接続されており、第１の端子１０１が入出力端子として構成されている場合についても、第２のＭＯＳ１１２のゲート−ソース間に近接して静電保護素子を配置することで、第２のＭＯＳ１１２をデバイス帯電モデルによるＥＳＤ破壊から保護することができる。
【００４６】
また、図３に示す回路構成には、人体モデル及びマシンモデルによるＥＳＤ破壊現象から第１の端子１０１を保護する静電保護素子を追加することができる。この場合、半導体集積回路装置は、例えば図５に示すように、第１の端子１０１と基準電位配線１０６との間に第１の静電保護素子１２１を備え、第１の力端子１０１と電源電位配線１０９との間に第５の静電保護素子１１７を備える。
【００４７】
以上、本発明をその好適な実施形態例に基づいて説明したが、本発明の半導体集積回路装置は、上記実施形態例にのみ限定されるものでなく、上記実施形態例の構成から種々の修正及び変更を施した半導体集積回路装置も、本発明の範囲に含まれる。
【００４８】
【発明の効果】
以上説明したように、本発明の半導体集積回路装置は、回路を構成するＭＯＳトランジスタのうち、ゲートが直接に端子に接続されないＭＯＳトランジスタにも、ゲートとソースとの間に近接して静電保護素子を配置する。このため、ゲートが直接に端子に接続されないＭＯＳトランジスタにおいても、そのゲート酸化膜がデバイス帯電モデルによるＥＳＤ破壊から保護され、半導体集積回路装置のＥＳＤ耐力が向上する。
【図面の簡単な説明】
【図１】本発明の第１実施形態例の半導体集積回路装置の回路構成の一部を示す等価回路図。
【図２】本発明の第２実施形態例の半導体集積回路装置の回路構成の一部を示す等価回路図。
【図３】本発明の第３実施形態例の半導体集積回路装置の回路構成の一部を示す等価回路図。
【図４】本発明の第４実施形態例の半導体集積回路装置の回路構成の一部を示す等価回路図。
【図５】本発明の第５実施形態例の半導体集積回路装置の回路構成の一部を示す等価回路図。
【図６】従来の半導体集積回路装置の回路構成の一部を示す等価回路図。
【図７】従来の半導体集積回路装置の他の回路構成の一部を示す等価回路図。
【図８】従来の半導体集積回路装置の他の回路構成の一部を示す等価回路図。
【図９】従来の半導体集積回路装置の他の回路構成の一部を示す等価回路図。
【符号の説明】
１０１〜１０３：端子
１０６、１０７：基準電位配線
１０９：電源電位配線
１１０〜１１６：ＭＯＳトランジスタ
１２１〜１２６：静電保護素子
２０１〜２０３：端子
２０６、２０７：基準電位配線
２０９：電源電位配線
２１０〜２１６：ＭＯＳトランジスタ
２２１〜２２６：静電保護素子

Claims

ゲートが外部端子に接続され、ゲートとソースとの間及びゲートと第１の電源配線との間の少なくとも一方に接続された第１の保護素子を有する第１のＭＯＳＦＥＴと、ゲートが内部信号配線に接続され、ソースが前記第１の電源配線に接続される第２のＭＯＳＦＥＴとを備え、前記第１のＭＯＳＦＥＴのソースが、前記第２のＭＯＳＦＥＴを介して又は直接に前記第１の電源配線に接続される半導体集積回路装置において、
前記第２のＭＯＳＦＥＴは、該第２のＭＯＳＦＥＴのゲートとソースとの間、及び、該第２のＭＯＳＦＥＴのゲートと前記第１の電源配線との間の少なくとも一方に接続された第２の保護素子を備えることを特徴とする半導体集積回路装置。
前記第１及び第２の保護素子は、該第１及び第２の保護素子の端子間に印加される電圧を所定範囲に制限する機能を有する、請求項１に記載の半導体集積回路装置。
前記外部端子と前記第１の電源配線との間に第３の保護素子を更に有する、請求項１又は２に記載の半導体集積回路装置。
前記第２のＭＯＳＦＥＴのゲートは、第３のＭＯＳＦＥＴのソース・ドレインパスを介して前記第１の電源配線に接続される、請求項１〜３の何れかに記載の半導体集積回路装置。
前記第２のＭＯＳＦＥＴのゲートは、第３のＭＯＳＦＥＴのソース・ドレインパスを介して前記第１の電源配線と同電位を有する第２の電源配線に接続される、請求項１〜３の何れかに記載の半導体集積回路装置。
前記第２のＭＯＳＦＥＴのゲート容量は、前記第３のＭＯＳＦＥＴのドレイン容量と該第３のＭＯＳＦＥＴのドレインに接続される配線容量の和よりも小さい、請求項４又は５に記載の半導体集積回路装置。
前記外部端子が入力端子として構成される、請求項１〜６の何れかに記載の半導体集積回路装置。
前記外部端子が入出力端子として構成される、請求項１〜６の何れかに記載の半導体集積回路装置。
前記第１の電源配線と異なる電位の電源配線と前記外部端子との間に別の保護素子を更に有する、請求項１〜８の何れかに記載の半導体集積回路装置。
前記第１の電源配線が、グランド電位又はグランド電位よりも高い高電位に維持される、請求項１〜９の何れかに記載の半導体集積回路装置。
前記保護素子のそれぞれが、サイリスタ、ＭＯＳＦＥＴ、ＮＰＮトランジスタ、ＰＮＰトランジスタ、ダイオード、又は、これらの２つ以上の組合せから構成される、請求項１〜１０の何れかに記載の半導体集積回路装置。