JP2004063483A

JP2004063483A - Semiconductor device

Info

Publication number: JP2004063483A
Application number: JP2002215351A
Authority: JP
Inventors: Tatsuyuki Nishida; 西田　竜之
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2002-07-24
Filing date: 2002-07-24
Publication date: 2004-02-26

Abstract

<P>PROBLEM TO BE SOLVED: To inexpensively provide a semiconductor device that can stably supply electric power to a semiconductor chip by increasing the number of pins of a semiconductor package without increasing the outside dimension of the package. <P>SOLUTION: This semiconductor device is provided with the package having a top face 2a; a bottom face 2c on the opposite side of the top face 2a, and side faces 2b connecting the peripheral edge sections of the top and bottom faces 2a and 2c to each other; a semiconductor chip 6 provided on the top face 2a; and electrodes 19 which are provided on at least either one of the top face 2a and side faces 2b, electrically connected to the chip 6, and directly connected to external electrodes. This device is also provided with solder balls 7 provided on the bottom face 2c and electrically connected to the chip 6. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
この発明は、一般的には半導体装置に関し、より特定的には、内部に半導体チップを実装し、外部の基板または半導体チップに接続される半導体パッケージに関する。
【０００２】
【従来の技術】
近年、半導体集積回路の大規模化および高機能化が進んでおり、これに伴い半導体パッケージから引き出されるピン数も数百を超えて千以上という数が必要となってきている。このように半導体パッケージから引き出されるピンには、パッケージ内の半導体チップの信号を外部基板または他の半導体チップと相互に接続するための信号入出力ピン、半導体チップに電力供給を行なうための電源ピン、および半導体チップの接地を行なうためのグランドピンがある。半導体集積回路の大規模化および高機能化により、パッケージ内の半導体チップの搭載ゲート数も増大する。このため、半導体チップとの間で信号を入出力するために用いられる信号入出力ピンもより多くの数が必要となっている。
【０００３】
また、半導体チップの動作時において必要となる電流は刻々と変化する。半導体チップ内で急激な電流変化が起こると電源ピンおよびグランドピンに寄生するインダクタンス成分により逆起電力が発生し、半導体チップ内での電圧変動の原因となる。このような電源電圧の変動により半導体チップ内にノイズが発生し基準電位が変動するため、半導体集積回路の動作が不安定になるという問題が発生する。
【０００４】
同一半導体チップで同一条件下における動作を考えた場合、半導体チップに流れ込む電流量は一定であるため電源ピンおよびグランドピンの数が多いほど１ピン当たりに流れる電流量は小さくなる。このため、各ピンに発生する逆起電力も小さくなり、半導体チップ内に生じる電圧変動を抑制することができる。以上のような理由から、電源ピンおよびグランドピンの数を多く確保する必要がある。
【０００５】
このような半導体パッケージの多ピン化の要求に対応するものとして、ＱＦＰ（Ｑｕａｄ　Ｆｌａｔ　Ｐａｃｋａｇｅ）、およびＢＧＡ（Ｂａｌｌ　Ｇｒｉｄ　Ａｒｒａｙ）パッケージが良く知られている。図１５は、ＱＦＰの外観を示す斜視図である。
【０００６】
図１５を参照して、ＱＦＰ１０１では、プラスチックなどからなるパッケージ１０２の四側面１０２ａから複数のリード端子１０３が引き出されている。パッケージ１０２内では、図示しない半導体チップが実装されており、この半導体チップとリード端子１０３を構成するリードフレームとがボンディングワイヤにより接続されている。このような構成をとるＱＦＰ１０１では、複数のリード端子１０３が形成されるピッチを狭くすることでパッケージ１０２から引き出されるリード端子１０３の本数を増やすことができる。
【０００７】
図１６は、ＢＧＡパッケージの外観を示す斜視図である。図１７は、図１６中の矢印ＸＶＩＩが示す方向から見たＢＧＡパッケージの底面図である。
【０００８】
図１６および図１７を参照して、ＢＧＡパッケージ１１１では、パッケージ１１２の底面１１２ａに導電性のボール１１３が格子状に設けられている。ボール１１３は、パッケージ１１２内の図示しない半導体チップに電気的に接続されている。ボール１１３は、はんだまたは金などにより形成されており、ボール１１３が直接プリント基板などにはんだ付けされる。上述のＱＦＰ１０１では外部端子の出し方が１次元的であるのに対して、ＢＧＡパッケージ１１１は外部端子を２次元的に取り出しているため、より多くのピン数を備えた半導体パッケージを実現することができる。
【０００９】
【発明が解決しようとする課題】
一方、半導体集積回路を小型化および低コスト化する要求も高まっている。半導体集積回路の低コスト化という点においては、ＱＦＰ１０１は比較的安価に製造できるという利点を有する。しかし、半導体パッケージのさらなる多ピン化の要求に応えるためリード端子１０３のピッチを狭くする場合、リード端子１０３のろう付け限界などから制約を受ける。このため、ＱＦＰでさらにピン数を増やすと半導体パッケージの外形寸法が大型になってしまい、半導体集積回路の小型化を実現することができない。
【００１０】
また、ＢＧＡパッケージ１１１では、導電性のボール１１３のサイズ、またはボール１１３が形成されるピッチを小さくすることによって高密度にボール１１３を配置し、さらなる多ピン化を実現することができる。しかしこの場合、パッケージ１１２内部で図示しない半導体チップとボール１１３とを接続する配線構造が複雑になり、半導体集積回路の製造コストが増大するという問題が発生する。
【００１１】
そこでこの発明の目的は、上記の課題を解決することであり、外形寸法を大きくすることなく半導体パッケージの多ピン化を実現し、かつ半導体チップへの電力供給が安定して行なえる半導体装置を安価に提供することである。
【００１２】
【課題を解決するための手段】
この発明に従った半導体装置は、第１の面と、第１の面とは反対側に位置する第２の面と、第１および第２の面の周縁部を連結する側面とを有するベース部と、第１の面に設けられた半導体チップと、第１の面および側面の少なくとも一方に設けられて、半導体チップと電気的に接続され、かつ外部電極と直接接続される導電性の電極と、第２の面に設けられて、半導体チップと電気的に接続される導電性のバンプとを備える。
【００１３】
このように構成された半導体装置によれば、第１の面および側面の少なくとも一方に設けられた導電性の電極と、第２の面に設けられた導電性のバンプとが、半導体装置が備える半導体チップを、外部の基板または他の半導体チップなどと電気的に接続するために用いられる。このようにベース部が有する第１の面および側面の少なくとも一方に導電性の電極を設けることにより、底面に導電性のバンプを平面的に配置したＢＧＡ（Ｂａｌｌ　Ｇｒｉｄ　Ａｒｒａｙ）パッケージと比較して、ピン数を増やすことができる。これにより、半導体装置の外形寸法を大きくすることなく、より多くのピン数を有する半導体装置を実現することができる。また、ピン数を増やすことによって、半導体チップに電力供給を行なうための電源ピン、および半導体チップの接地を行なうためのグランドピンにより多くのピン数を振り分けることができるので、半導体チップの電力供給および接地を安定して行なうことができる。さらに、第２の面に設けられる導電性のバンプのサイズ、またはバンプが形成されるピッチを小さくしなくても半導体装置のピン数を増やすことができるので、ベース部内の配線構造が複雑にならず半導体装置を安価に製造することができる。
【００１４】
また好ましくは、半導体装置は、導電性の電極と電気的に接続される半導体素子をさらに備える。このように構成された半導体装置によれば、たとえばベース部の第１の面に設けられた導電性の電極に、半導体素子としての半導体チップを電気的に接続し、この半導体チップを第１の面側から見てベース部の第１の面に設けられている半導体チップと重なり合うように配置する。これにより、第１の面側から見た半導体装置の投影面積を大きくすることなく、半導体チップを高密度に実装することができる。
【００１５】
また好ましくは、半導体装置は、導電性の電極と電気的に接続される受動素子をさらに備える。このように構成された半導体装置によれば、ベース部の第１の面および側面の少なくとも一方に設けられた導電性の電極に、受動素子である抵抗素子、コンデンサ素子またはインダクタンス素子などを接続する。これら抵抗素子、コンデンサ素子およびインダクタンス素子の抵抗値、容量値およびインダクタンス値を所定の値にすることで、所望の回路構成を得ることができる。
【００１６】
また好ましくは、バンプは、電源電位の第１の外部電極に電気的に接続される第１のバンプと、接地電位の第２の外部電極に電気的に接続される第２のバンプとを含む。電極は、半導体チップとの間で信号の入出力を行なう第３の外部電極に電気的に接続される。このように構成された半導体装置によれば、バンプ側では半導体チップへの電力の供給および半導体チップの接地を行ない、電極側では半導体チップの信号の入出力を行なっている。このようにバンプおよび電極のそれぞれに接続される外部電極の種類を別々にしておくことで、ベース部内で半導体チップからバンプおよび電極に達する配線の経路が取り易くなる。
【００１７】
また好ましくは、電極は、電源電位の第１の外部電極に電気的に接続される第１の電極と、接地電位の第２の外部電極に電気的に接続される第２の電極とを含む。バンプは、半導体チップとの間で信号の入出力を行なう第３の外部電極に電気的に接続される。このように構成された半導体装置によれば、電極側では半導体チップへの電力の供給および半導体チップの接地を行ない、バンプ側では半導体チップの信号の入出力を行なっている。このようにバンプおよび電極のそれぞれに接続される外部電極の種類を別々にしておくことで、ベース部内で半導体チップからバンプおよび電極に達する配線の経路が取り易くなる。
【００１８】
また好ましくは、第１および第２の電極の少なくとも一方は、所定の方向に延在するように形成される。このように構成された半導体装置によれば、電源電位の第１の外部電極に電気的に接続される第１の電極、および接地電位の第２の外部電極に電気的に接続される第２の電極の少なくとも一方を所定方向に延在させることによって第１および第２の電極を流れる電流量を大きくすることができる。これにより、半導体チップの電力供給および接地を安定して行なうことができる。
【００１９】
また、第１および第２の電極の少なくとも一方を所定方向に延在させて形成すれば、半導体装置の表面実装工程を容易に行なうことができる。半導体装置をプリント基板などに実装する表面実装工程では、半導体装置に形成されたピンの位置に対応するようにプリント基板上にはんだパターンを形成し、このはんだパターンに合わせて半導体装置を位置決めする。その後、リフロー工程によりプリント基板上のはんだを溶解して半導体装置をプリント基板に取付ける。このため、半導体装置に形成されているピン形状が小さかったりピン間のピッチが狭い場合には、リフロー工程でピンが曲がったり隣接するはんだ同士が接触し短絡したりするおそれがある。したがって、第１および第２の電極の少なくとも一方を所定方向に延在させることによって、半導体装置の表面実装工程における上述の問題を回避し、半導体装置を容易にプリント基板などに実装することができる。
【００２０】
また好ましくは、第１の面に設けられて、半導体チップを覆い、かつ電極を露出させる絶縁性の被覆部材をさらに備える。このように構成された半導体装置によれば、半導体チップを覆う絶縁性の被覆部材により半導体チップが外部と物理的または化学的接触を起こすことを防止できる。
【００２１】
【発明の実施の形態】
この発明の実施の形態について、図面を参照して説明する。
【００２２】
（実施の形態１）
図１は、この発明の実施の形態１における半導体装置を示す斜視図である。図２は、図１に示す半導体装置の内部を表わす斜視図である。
【００２３】
図１および図２を参照して、半導体装置１は、直方体形状を有するパッケージ２と、パッケージ２の上面２ａの中央部に設けられた半導体チップ６と、パッケージ２の上面２ａの周縁部に沿って複数形成されたパッド３と、パッケージ２の底面２ｃに複数設けられたはんだボール７とを備える。
【００２４】
パッド３は、外部から半導体チップ６に電力供給を行なう電源接続用パッド３ａと、半導体チップ６の接地を行なうグランド接地用パッド３ｂとが交互に配置されて設けられている。パッド３にはそれぞれ、パッケージ２の側面２ｂの外側に延び、その後はんだボール７が位置する高さまで下方に延びて形成されたリード端子５がはんだ付けにより接続されている。リード端子５は、鉄−ニッケル（Ｆｅ−Ｎｉ）合金、または銅（Ｃｕ）合金により形成されている。このように形成された一対の電源接続用パッド３ａおよびリード端子５によって電源接続用電極１９ａを、同様に一対のグランド接地用パッド３ｂおよびリード端子５によってグランド接地用電極１９ｂを構成している。
【００２５】
なお図２では、パッケージ２の上面２ａの周縁部に沿って複数のパッド３を形成したが、パッド３をパッケージ２の側面２ｂに設けて、このパッド３にリード端子５を接続してもよい。また、パッド３をパッケージ２の上面２ａおよび側面２ｂの両方に設けて、それぞれの位置に設けられたパッド３から引き出されるリード端子５が互いに接触しないように、リード端子５をパッド３に接続してもよい。
【００２６】
半導体装置１の表面実装工程において、電源接続用パッド３ａから引き出されたリード端子５は、半導体装置１を実装するプリント基板などに設けられた電源電位の外部電極に、グランド接地用パッド３ｂから引き出されたリード端子５は、プリント基板などに設けられた接地電位の外部電極に接続される。同様の工程において、はんだボール７は、プリント基板などに設けられ、半導体チップ６との間で信号の入出力を行なう外部電極に接続される。
【００２７】
半導体チップ６およびパッド３を覆うように、パッケージ２の上面２ａ上にパッケージ１６が設けられている。パッケージ２および１６の境界面からリード端子５が引き出される形でパッケージ１６が設けられており、はんだボール７が位置する下方に向って延びるリード端子５の部分がパッケージ１６から露出している。パッケージ２および１６は、エポキシ樹脂またはシリコーン樹脂などの樹脂から形成され、適宜、硬化剤または充填剤などの添加剤がブレンドされる。このように半導体チップ６を覆うパッケージ１６を設けることによって、半導体チップ６が外部と物理的または化学的接触を起こすことを防止できる。
【００２８】
図３は、図１中の矢印ＩＩＩに示す方向から見た半導体装置の底面図である。はんだボール７は、パッケージ２の底面２ｃの大部分を覆って格子状に配置されている。はんだボール７をはんだ以外の金などによって形成してもよい。
【００２９】
図４は、図２中のＩＶ−ＩＶ線上に沿った断面図である。図４を参照して、半導体チップ６はフリップチップ方式のチップであり、半導体チップ６の端子面とパッケージ２の上面２ａとが向い合うように、半導体チップ６がはんだボール８を介して設けられている。はんだボール８をはんだ以外の金などによって形成してもよい。はんだボール８は、半導体チップ６に電力供給を行なう電源接続用はんだボール８ａと、半導体チップ６の接地を行なうグランド接地用はんだボール８ｂと、半導体チップ６に信号の入出力を行なう信号入出力用はんだボール８ｃとから構成されている。
【００３０】
パッケージ２内部は多層構造になっており、上面２ａに近い側から、グランド接地用プレーン１１および電源接続用プレーン１２が形成されている。電源接続用パッド３ａおよび電源接続用はんだボール８ａから延びる配線１４が電源接続用プレーン１２に接続するように形成されている。グランド接地用パッド３ｂおよびグランド接地用はんだボール８ｂから延びる配線１３がグランド接地用プレーン１１に接続するように形成されている。信号入出力用はんだボール８ｃから延びる配線１５が、電源接続用プレーン１２およびグランド接地用プレーン１１に接触することなくパッケージ２の底面２ｃに設けられたはんだボール７に接続している。
【００３１】
なお、複数形成されている電源接続用はんだボール８ａ同士が互いに電気的に独立している必要はないため、複数の電源接続用はんだボール８ａから延びる配線１４が全て電源接続用プレーン１２に集約されて電源接続用パッド３ａへと接続されている。これと同じことがグランド接地用はんだボール８ｂにも当てはまり、複数のグランド接地用はんだボール８ｂから延びる配線１３が全てグランド接地用プレーン１１に集約されてグランド接地用パッド３ｂへと接続されている。これに対して、複数の信号入出力用はんだボール８ｃを介して半導体チップ６に入出力される信号は互いに独立している必要があるため、個々の配線１５は他の配線から電気的に独立して形成されている。
【００３２】
この発明の実施の形態１に従った半導体装置１は、第１の面としての上面２ａと、上面２ａとは反対側に位置する第２の面としての底面２ｃと、上面２ａおよび底面２ｃの周縁部を連結する側面２ｂとを有するベース部としてのパッケージ２と、上面２ａに設けられた半導体チップ６と、上面２ａおよび側面２ｂの少なくとも一方に設けられて、半導体チップ６と電気的に接続され、かつ外部電極と直接接続される導電性の電極１９と、底面２ｃに設けられて、半導体チップ６と電気的に接続される導電性のバンプとしてのはんだボール７とを備える。
【００３３】
電極１９は、電源電位の第１の外部電極に電気的に接続される第１の電極としての電源接続用電極１９ａと、接地電位の第２の外部電極に電気的に接続される第２の電極としてのグランド接地用電極１９ｂとを含む。はんだボール７は、半導体チップ６との間で信号の入出力を行なう第３の外部電極に電気的に接続される。
【００３４】
半導体装置１は、パッケージ２の上面２ａに設けられて、半導体チップ６を覆い、かつ電極１９を露出させる絶縁性の被覆部材としてのパッケージ１６をさらに備える。
【００３５】
なお、本実施の形態では、電極１９側とはんだボール７側で接続される外部電極の種類を振り分けたが、種類を振り分けずに電極１９およびはんだボール７を任意の外部電極に接続してもよい。一般的に、半導体パッケージのピン配置は接続される他の半導体チップとの位置関係などから設計上の制約を受ける。したがって、このように接続される外部電極の種類を振り分けないことによって、ピン配置をフレキシブルに決定することができる。
【００３６】
このように構成された半導体装置１によれば、パッケージ２の底面２ｃに平面的にはんだボール７が設けられているのに加えて、パッケージ２の上面２ａにパッド３が形成されており、そのパッド３からリード端子５が引き出されている。このため、パッケージの底面に平面的にはんだボールを設けたＢＧＡ（Ｂａｌｌ　Ｇｒｉｄ　Ａｒｒａｙ）パッケージと比較して、半導体装置１の外形寸法を大きくすることなく、より多くのピン（電極）を設けることができる。これにより、半導体パッケージの多ピン化の要求に応える半導体装置を実現することができる。
【００３７】
また、半導体装置１では、はんだボール７のサイズを小さくしたり、隣接するはんだボール７のピッチを小さくするという方法によって多ピン化を図っていない。さらにパッケージ２の上面２ａに設けられた電極１９側では半導体チップ６への電力供給および半導体チップ６の接地を行ない、パッケージ２の底面２ｃに設けられたはんだボール７側では半導体チップ６への信号の入出力を行なっている。このため、同種類の配線をパッケージ２の同じ面に導かれるように形成すれば良い。これらの理由から、パッケージ２内の配線構造が複雑にならず半導体装置１を安価に製造することができる。
【００３８】
また、パッケージ２から引き出されるピン数を増やすことで半導体チップ６への電力供給および半導体チップ６の接地を行なうピン数も増えるので、半導体チップ６の電力供給および接地を安定して行なうことができる。これにより、１ピン当たりの流れる電流量は小さくなり、半導体チップ６内に生じる電圧変動を抑制することができる。
【００３９】
（実施の形態２）
図５は、この発明の実施の形態２における半導体装置を示す斜視図である。実施の形態２における半導体装置は、実施の形態１における半導体装置１と比較して、パッケージ２の上面２ａに設けられた半導体チップの形態が異なる。
【００４０】
図５を参照して、パッケージ２の上面２ａには、ワイヤボンディング方式の半導体チップ１７が設けられている。半導体チップ１７の端子面１７ａと、パッケージ２の上面２ａに形成されている図示しない電極パッドとが金（Ａｕ）線などからなるボンディングワイヤ１８によって接続されている。ボンディングワイヤ１８が接続された図示しない電極パッドから、はんだボール７およびパッド３に達する配線がパッケージ２内に形成されている。
【００４１】
このように構成された半導体装置によれば、実施の形態１に記載の効果と同様の効果を奏することができる。
【００４２】
（実施の形態３）
図６は、この発明の実施の形態３における半導体装置を示す斜視図である。実施の形態３における半導体装置は、実施の形態１における半導体装置１と比較して、パッケージ２の上面２ａに設けられたパッドおよびリード端子の形状が異なる。
【００４３】
図６を参照して、半導体装置２１は、パッケージ２と、パッケージ２の上面２ａに設けられた半導体チップ６およびパッド２３と、パッケージ２の底面２ｃに設けられたはんだボール７とを備える。パッド２３は、外部から半導体チップ６に電力供給を行なう電源接続用パッド２３ａと、半導体チップ６の接地を行なうグランド接地用パッド２３ｂとがあり、それぞれがパッケージ２の上面２ａを規定する一辺の一方端から他方端に向けて延在している。電源接続用パッド２３ａおよびグランド接地用パッド２３ｂのそれぞれが設けられている上面２ａを規定する一辺は、上面２ａにおいて対向する位置関係にある。パッケージ２の側面２ｂの外側に延び、その後はんだボール７が位置する高さまで下方に延びて形成されている電源接続用端子２５が、電源接続用パッド２３ａの一方端から他方端までの大部分と接触するように設けられている。同様の形態で、グランド接地用パッド２３ｂにはグランド接地用端子２６が設けられている。電源接続用パッド２３ａおよび電源接続用端子２５により電源接続用電極３０ａを、グランド接地用パッド２３ｂおよびグランド接地用端子２６によりグランド接地用電極３０ｂを構成している。
【００４４】
図７は、図６中のＶＩＩ−ＶＩＩ線上に沿った断面図である。図７は、半導体装置２１をプリント基板３１上に実装した様子を示している。図７を参照して、電源接続用端子２５のパッド接続部２５ａが電源接続用パッド２３ａに、電源接続用端子２５の基板接続部２５ｂがプリント基板３１に、それぞれ接触面積を大きくして接続されている。同様の形態で、グランド接地用端子２６のパッド接続部２６ａがグランド接地用パッド２３ｂに、グランド接地用端子２６の基板接続部２６ｂがプリント基板３１に接続されている。このように接触面積を大きくした接続の形態が、図６中に示す電源接続用端子２５およびグランド接地用端子２６の一方端から他方端まで続いている。
【００４５】
図８から図１０は、図６に示す半導体装置の変形例を示す斜視図である。図８を参照して、パッケージ２の上面２ａの周縁部に沿って電源接続用パッド２３ａがリング状に形成されている。その電源接続用パッド２３ａのすぐ内側をグランド接地用パッド２３ｂがリング状に形成されている。
【００４６】
図９を参照して、パッケージ２の上面２ａを規定し、かつ隣接する２辺に沿って電源接続用パッド２３ａがＬ字状に形成されている。その電源接続用パッド２３ａが形成された上面２ａの２辺に対向して位置する２辺に沿って、グランド接地用パッド２３ｂがＬ字状に形成されている。
【００４７】
図１０を参照して、パッケージ２の上面２ａを規定し、かつ連続する３辺に沿って電源接続用パッド２３ａがＵ字状に形成されている。電源接続用パッド２３ａと向い合い、かつ電源接続用パッド２３ａの内側に位置するように、グランド接地用パッド２３ｂがＵ字状に形成されている。
【００４８】
図８から図１０には図示していないが、電源接続用パッド２３ａおよびグランド接地用パッド２３ｂには、パッケージ２の底面２ｃに設けられたはんだボール７が位置する高さまで、下方に延びて形成された電源接続用端子２５およびグランド接地用端子２６が互いに接触しないように接続される。
【００４９】
この発明の実施の形態３に従った半導体装置２１は、第１および第２の電極としての電源接続用電極３０ａおよびグランド接地用電極３０ｂの少なくとも一方は、所定の方向に延在するように形成される。
【００５０】
このように構成された半導体装置２１によれば、電源接続用パッド２３ａと電源接続用端子２５との接続部分、グランド接地用パッド２３ｂとグランド接地用端子２６との接続部分、ならびに電源接続用端子２５およびグランド接地用端子２６とプリント基板３１との接続部分において、接触面積がより広くなるように電源接続用電極３０ａおよびグランド接地用電極３０ｂが設けられている。このため、電源接続用電極３０ａおよびグランド接地用電極３０ｂに流れる電流量は大きくなる。これにより、半導体チップ６の電力供給および接地を安定して行なうことができるため、半導体チップ６内での電圧変動を抑制することができる。また、電源接続用端子２５およびグランド接地用端子２６はピン形状の端子と比較して幅広い形状を有するため、半導体装置２１の表面実装工程において、端子が曲がったり端子を接続するはんだ同士が接触して短絡したりするおそれがない。このため、半導体装置２１を容易にプリント基板３１に実装することができる。
【００５１】
（実施の形態４）
図１１は、この発明の実施の形態４における半導体装置を示す斜視図である。図１１を参照して、半導体装置４１は、外観において実施の形態１における半導体装置１とほぼ同様の構成を備える。但し、パッケージ２の上面２ａには、半導体チップ６に信号の入出力を行なう信号入出力用パッド４２が複数設けられている。それぞれの信号入出力用パッド４２には、パッケージ２の底面２ｃに設けられたはんだボール７が位置する高さまで、下方に延びて形成されているリード端子５が接続されている。一対の信号入出力用パッド４２とリード端子５とで、信号入出力用電極４３を構成している。
【００５２】
信号入出力用パッド４２から引き出されたリード端子５は、半導体装置４１の表面実装工程において、半導体装置４１を実装するプリント基板などに設けられ、半導体チップ６との間で信号の入出力を行なう外部電極に接続される。また、はんだボール７は、プリント基板などに設けられた電源電位の外部電極および接地電位の外部電極に接続される。
【００５３】
図１２は、図１１中のＸＩＩ−ＸＩＩ線上に沿った断面図である。図１２を参照して、パッケージ２の底面２ｃに設けられたはんだボール７は、半導体チップ６に電力供給を行なう電源接続用はんだボール７ａと、半導体チップ６の接地を行なうグランド接地用はんだボール７ｂとから構成されている。
【００５４】
パッケージ２の上面２ａおよび底面２ｃにそれぞれ設けられた電源接続用はんだボール８ａおよび７ａから延びる配線１４が電源接続用プレーン１２に接続するように形成されている。同様に、パッケージ２の所定位置にそれぞれ設けられたグランド接地用はんだボール８ｂおよび７ｂから延びる配線１３がグランド接地用プレーン１１に接続するように形成されている。信号入出力用はんだボール８ｃから延びる配線１５が、電源接続用プレーン１２およびグランド接地用プレーン１１に接触することなく信号入出力用パッド４２に接続している。
【００５５】
この発明の実施の形態４に従った半導体装置４１は、バンプとしてのはんだボール７は、電源電位の第１の外部電極に電気的に接続される第１のバンプとしてのはんだボール７ａと、接地電位の第２の外部電極に電気的に接続される第２のバンプとしてのはんだボール７ｂとを含む。電極としての信号入出力用電極４３は、半導体チップ６との間で信号の入出力を行なう第３の外部電極に電気的に接続される。
【００５６】
このように構成された半導体装置４１によれば、パッケージ２の上面２ａに設けられた電極４３側では半導体チップ６への信号の入出力を行ない、パッケージ２の底面２ｃに設けられたはんだボール７側では半導体チップ６への電力供給および半導体チップ６の接地を行なっている。このため、同種類の配線をパッケージ２の同じ面に導かれるように形成すれば良い。これにより、パッケージ２内の配線構造が複雑にならず半導体装置４１を安価に製造することができる。
【００５７】
（実施の形態５）
図１３は、この発明の実施の形態５における半導体装置を示す斜視図である。図１３を参照して、半導体装置５１は、パッケージ２と、パッケージ２の上面２ａに設けられた半導体チップ６およびパッド５２と、パッケージ２の底面２ｃに複数設けられたはんだボール７と、パッケージ２の上面２ａで、かつ上面２ａ側から見て半導体チップ６と重なるように位置決めされた半導体パッケージ５３とを備える。パッケージ２の内部では、半導体チップ６からパッド５２およびはんだボール７に達する配線が形成されている。
【００５８】
半導体パッケージ５３の内部には、外部電極としての半導体チップ５５が実装されており、半導体チップ５５のまわりをエポキシ樹脂またはシリコーン樹脂などの樹脂が覆っている。半導体パッケージ５３の側面からは半導体チップ５５と電気的に接続されたリード端子５４が引き出されている。リード端子５４とパッド５２とがはんだ付けにより接続されて、半導体パッケージ５３が位置決めされている。
【００５９】
半導体チップ６は、リード端子５４およびパッド５２を介して半導体チップ５５と信号の入出力を行なう。はんだボール７はプリント基板などに接続され、半導体チップ６の電力供給、接地、および信号の入出力に用いられる。
【００６０】
この発明の実施の形態５に従った半導体装置５１は、導電性の電極としてのパッド５２と電気的に接続される半導体素子としての半導体チップ５５をさらに備える。
【００６１】
このように構成された半導体装置５１によれば、半導体パッケージ５３と半導体チップ６とが重なり合うように半導体パッケージ５３を位置決めしているので、パッケージ２の上面２ａ側から見た半導体装置５１の投影面積を大きくしないで、半導体チップを高密度に実装することができる。
【００６２】
（実施の形態６）
図１４は、この発明の実施の形態６における半導体装置を示す斜視図である。図１４を参照して、半導体装置６１は、パッケージ２と、パッケージ２の上面２ａに設けられた半導体チップ６、ならびにパッド６４および６５と、パッケージ２の底面２ｃに複数設けられたはんだボール７と、パッケージ２の上面２ａで、かつ上面２ａ側から見てパッケージ２と重なるように設けられた半導体パッケージ６２および６３とを備える。パッケージ２の内部では、半導体チップ６から、パッド６４および６５、ならびにはんだボール７に達する配線が形成されている。
【００６３】
半導体パッケージ６２の内部には、抵抗素子６６が実装されており、抵抗素子６６のまわりをエポキシ樹脂またはシリコーン樹脂などの樹脂が覆っている。半導体パッケージ６３の内部には、コンデンサ素子６７が実装されており、コンデンサ素子６７のまわりをエポキシ樹脂またはシリコーン樹脂などの樹脂が覆っている。半導体パッケージ６２の側面からは抵抗素子６６と電気的に接続されたリード端子６８が、半導体パッケージ６３の側面からはコンデンサ素子６７と電気的に接続されたリード端子６９が引き出されている。
【００６４】
抵抗素子６６およびコンデンサ素子６７は、リード端子６８および６９がそれぞれパッド６４および６５にはんだ付けされて、半導体チップ６と電気的に接続している。はんだボール７はプリント基板などに接続され、半導体チップ６の電力供給、接地、および信号の入出力に用いられる。
【００６５】
この発明の実施の形態６に従った半導体装置６１は、導電性の電極としてのパッド６４および６５と電気的に接続される受動素子としての抵抗素子６６およびコンデンサ素子６７をさらに備える。
【００６６】
このように構成された半導体装置６１によれば、パッケージ２の上面２ａ側から見た半導体装置６１の投影面積を大きくすることなく、抵抗素子６６およびコンデンサ素子６７の抵抗値および容量値を所定の値にして所望の回路構成を得ることができる。
【００６７】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００６８】
【発明の効果】
以上説明したように、この発明に従えば、外形寸法を大きくすることなく半導体パッケージの多ピン化を実現し、かつ半導体チップへの電力供給が安定して行なえる半導体装置を安価に提供することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１における半導体装置を示す斜視図である。
【図２】図１に示す半導体装置の内部を表わす斜視図である。
【図３】図１中の矢印ＩＩＩに示す方向から見た半導体装置の底面図である。
【図４】図２中のＩＶ−ＩＶ線上に沿った断面図である。
【図５】この発明の実施の形態２における半導体装置を示す斜視図である。
【図６】この発明の実施の形態３における半導体装置を示す斜視図である。
【図７】図６中のＶＩＩ−ＶＩＩ線上に沿った断面図である。
【図８】図６に示す半導体装置の第１の変形例を示す斜視図である。
【図９】図６に示す半導体装置の第２の変形例を示す斜視図である。
【図１０】図６に示す半導体装置の第３の変形例を示す斜視図である。
【図１１】この発明の実施の形態４における半導体装置を示す斜視図である。
【図１２】図１１中のＸＩＩ−ＸＩＩ線上に沿った断面図である。
【図１３】この発明の実施の形態５における半導体装置を示す斜視図である。
【図１４】この発明の実施の形態６における半導体装置を示す斜視図である。
【図１５】ＱＦＰの外観を示す斜視図である。
【図１６】ＢＧＡパッケージの外観を示す斜視図である。
【図１７】図１６中の矢印ＸＶＩＩが示す方向から見たＢＧＡパッケージの底面図である。
【符号の説明】
１，２１，４１，５１　半導体装置、２，１６　パッケージ、２ａ　上面、２ｂ　側面、２ｃ　底面、６，５５　半導体チップ、７，７ａ，７ｂ　はんだボール、１９，１９ａ，１９ｂ，３０ａ，３０ｂ，４３　電極、５２，６４，６５　パッド、６６　抵抗素子、６７　コンデンサ素子。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention generally relates to a semiconductor device, and more particularly to a semiconductor package having a semiconductor chip mounted therein and connected to an external substrate or a semiconductor chip.
[0002]
[Prior art]
2. Description of the Related Art In recent years, the scale and function of semiconductor integrated circuits have been increasing, and accordingly, the number of pins drawn from a semiconductor package has to be more than several hundreds and more than one thousand. The pins pulled out of the semiconductor package in this manner include signal input / output pins for interconnecting a signal of the semiconductor chip in the package with an external substrate or another semiconductor chip, and power supply pins for supplying power to the semiconductor chip. , And a ground pin for grounding the semiconductor chip. As the size and function of semiconductor integrated circuits increase, the number of gates mounted on a semiconductor chip in a package also increases. For this reason, a larger number of signal input / output pins used for inputting / outputting signals to / from the semiconductor chip are required.
[0003]
Further, the current required during the operation of the semiconductor chip changes every moment. When a sudden current change occurs in the semiconductor chip, a back electromotive force is generated due to an inductance component parasitic on the power supply pin and the ground pin, which causes a voltage fluctuation in the semiconductor chip. Such a change in the power supply voltage causes noise in the semiconductor chip to change the reference potential, which causes a problem that the operation of the semiconductor integrated circuit becomes unstable.
[0004]
When the operation under the same conditions is considered for the same semiconductor chip, the amount of current flowing into the semiconductor chip is constant, and therefore the amount of current flowing per pin decreases as the number of power supply pins and ground pins increases. For this reason, the back electromotive force generated at each pin is also reduced, and voltage fluctuation occurring in the semiconductor chip can be suppressed. For the above reasons, it is necessary to secure a large number of power supply pins and ground pins.
[0005]
In order to respond to such a demand for increasing the number of pins in a semiconductor package, a QFP (Quad Flat Package) and a BGA (Ball Grid Array) package are well known. FIG. 15 is a perspective view showing the appearance of the QFP.
[0006]
Referring to FIG. 15, in QFP 101, a plurality of lead terminals 103 are led out from four side surfaces 102a of package 102 made of plastic or the like. A semiconductor chip (not shown) is mounted in the package 102, and the semiconductor chip and a lead frame forming the lead terminal 103 are connected by bonding wires. In the QFP 101 having such a configuration, the number of lead terminals 103 pulled out from the package 102 can be increased by reducing the pitch at which the plurality of lead terminals 103 are formed.
[0007]
FIG. 16 is a perspective view showing the appearance of the BGA package. FIG. 17 is a bottom view of the BGA package viewed from the direction indicated by arrow XVII in FIG.
[0008]
Referring to FIGS. 16 and 17, in BGA package 111, conductive balls 113 are provided in a lattice pattern on bottom surface 112 a of package 112. The ball 113 is electrically connected to a semiconductor chip (not shown) in the package 112. The ball 113 is formed of solder, gold, or the like, and the ball 113 is directly soldered to a printed circuit board or the like. In the above-described QFP 101, the external terminals are one-dimensionally extracted, whereas the BGA package 111 two-dimensionally extracts the external terminals, so that a semiconductor package having a larger number of pins can be realized. Can be.
[0009]
[Problems to be solved by the invention]
On the other hand, there is an increasing demand for miniaturization and cost reduction of semiconductor integrated circuits. In terms of reducing the cost of the semiconductor integrated circuit, the QFP 101 has an advantage that it can be manufactured relatively inexpensively. However, when the pitch of the lead terminals 103 is narrowed in order to meet the demand for a further increase in the number of pins of the semiconductor package, there are restrictions due to the brazing limit of the lead terminals 103 and the like. For this reason, if the number of pins is further increased in the QFP, the external dimensions of the semiconductor package become large, and it is not possible to realize the miniaturization of the semiconductor integrated circuit.
[0010]
Further, in the BGA package 111, the balls 113 are arranged at a high density by reducing the size of the conductive balls 113 or the pitch at which the balls 113 are formed, so that the number of pins can be further increased. However, in this case, the wiring structure for connecting the semiconductor chip (not shown) and the ball 113 inside the package 112 becomes complicated, and a problem that the manufacturing cost of the semiconductor integrated circuit increases.
[0011]
SUMMARY OF THE INVENTION An object of the present invention is to solve the above-mentioned problems, and to provide a semiconductor device which can increase the number of pins in a semiconductor package without increasing the external dimensions and can stably supply power to a semiconductor chip. It is to provide at low cost.
[0012]
[Means for Solving the Problems]
A semiconductor device according to the present invention has a base having a first surface, a second surface located on a side opposite to the first surface, and a side surface connecting peripheral portions of the first and second surfaces. Part, a semiconductor chip provided on the first surface, and a conductive electrode provided on at least one of the first surface and the side surface and electrically connected to the semiconductor chip and directly connected to the external electrode And a conductive bump provided on the second surface and electrically connected to the semiconductor chip.
[0013]
According to the semiconductor device configured as described above, the semiconductor device includes the conductive electrode provided on at least one of the first surface and the side surface and the conductive bump provided on the second surface. It is used to electrically connect a semiconductor chip to an external substrate or another semiconductor chip. By providing a conductive electrode on at least one of the first surface and the side surface of the base portion in this manner, compared with a BGA (Ball Grid Array) package in which conductive bumps are arranged on the bottom surface in a planar manner, The number of pins can be increased. Thus, a semiconductor device having a larger number of pins can be realized without increasing the external dimensions of the semiconductor device. Also, by increasing the number of pins, a larger number of pins can be allocated to a power supply pin for supplying power to the semiconductor chip and a ground pin for grounding the semiconductor chip. Grounding can be performed stably. Further, since the number of pins of the semiconductor device can be increased without reducing the size of the conductive bump provided on the second surface or the pitch at which the bumps are formed, if the wiring structure in the base portion becomes complicated, In addition, a semiconductor device can be manufactured at low cost.
[0014]
Preferably, the semiconductor device further includes a semiconductor element electrically connected to the conductive electrode. According to the semiconductor device configured as described above, for example, a semiconductor chip as a semiconductor element is electrically connected to a conductive electrode provided on the first surface of the base portion, and the semiconductor chip is connected to the first electrode. It is arranged so as to overlap with the semiconductor chip provided on the first surface of the base portion when viewed from the surface side. Thus, the semiconductor chips can be mounted at a high density without increasing the projected area of the semiconductor device viewed from the first surface side.
[0015]
Preferably, the semiconductor device further includes a passive element electrically connected to the conductive electrode. According to the semiconductor device having such a configuration, a passive element such as a resistance element, a capacitor element, or an inductance element is connected to the conductive electrode provided on at least one of the first surface and the side surface of the base portion. . By setting the resistance value, the capacitance value, and the inductance value of the resistance element, the capacitor element, and the inductance element to predetermined values, a desired circuit configuration can be obtained.
[0016]
Also preferably, the bump includes a first bump electrically connected to a first external electrode at a power supply potential, and a second bump electrically connected to a second external electrode at a ground potential. . The electrode is electrically connected to a third external electrode for inputting and outputting a signal to and from the semiconductor chip. According to the semiconductor device configured as described above, the power supply to the semiconductor chip and the grounding of the semiconductor chip are performed on the bump side, and the signal input / output of the semiconductor chip is performed on the electrode side. By keeping the types of the external electrodes connected to the bumps and the electrodes different from each other, it becomes easy to take a route of the wiring from the semiconductor chip to the bumps and the electrodes in the base portion.
[0017]
Also preferably, the electrode includes a first electrode electrically connected to a first external electrode at a power supply potential, and a second electrode electrically connected to a second external electrode at a ground potential. . The bump is electrically connected to a third external electrode for inputting and outputting a signal to and from the semiconductor chip. According to the semiconductor device configured as described above, power is supplied to the semiconductor chip and the semiconductor chip is grounded on the electrode side, and signals of the semiconductor chip are input and output on the bump side. By keeping the types of the external electrodes connected to the bumps and the electrodes different from each other, it becomes easy to take a route of the wiring from the semiconductor chip to the bumps and the electrodes in the base portion.
[0018]
Preferably, at least one of the first and second electrodes is formed to extend in a predetermined direction. According to the semiconductor device configured as described above, the first electrode electrically connected to the first external electrode at the power supply potential and the second electrode electrically connected to the second external electrode at the ground potential. By extending at least one of the electrodes in a predetermined direction, the amount of current flowing through the first and second electrodes can be increased. Thus, power supply and grounding of the semiconductor chip can be performed stably.
[0019]
Further, if at least one of the first and second electrodes is formed to extend in a predetermined direction, the surface mounting step of the semiconductor device can be easily performed. In a surface mounting process for mounting a semiconductor device on a printed circuit board or the like, a solder pattern is formed on a printed circuit board so as to correspond to the position of a pin formed on the semiconductor device, and the semiconductor device is positioned in accordance with the solder pattern. Thereafter, the solder on the printed board is melted by a reflow process, and the semiconductor device is mounted on the printed board. For this reason, when the shape of the pins formed on the semiconductor device is small or the pitch between the pins is narrow, there is a possibility that the pins may be bent in the reflow process or adjacent solders may come into contact with each other to cause a short circuit. Therefore, by extending at least one of the first and second electrodes in a predetermined direction, the above-described problem in the surface mounting process of the semiconductor device can be avoided, and the semiconductor device can be easily mounted on a printed circuit board or the like. .
[0020]
Preferably, the semiconductor device further includes an insulating covering member provided on the first surface to cover the semiconductor chip and expose the electrodes. According to the semiconductor device configured as described above, the insulating chip covering the semiconductor chip can prevent the semiconductor chip from making physical or chemical contact with the outside.
[0021]
BEST MODE FOR CARRYING OUT THE INVENTION
An embodiment of the present invention will be described with reference to the drawings.
[0022]
(Embodiment 1)
FIG. 1 is a perspective view showing a semiconductor device according to Embodiment 1 of the present invention. FIG. 2 is a perspective view showing the inside of the semiconductor device shown in FIG.
[0023]
Referring to FIGS. 1 and 2, semiconductor device 1 includes a package 2 having a rectangular parallelepiped shape, a semiconductor chip 6 provided at the center of upper surface 2 a of package 2, and a peripheral portion of upper surface 2 a of package 2. And a plurality of pads 3 formed on the bottom surface 2 c of the package 2.
[0024]
The pads 3 are provided such that power supply connection pads 3a for supplying power to the semiconductor chip 6 from the outside and ground grounding pads 3b for grounding the semiconductor chip 6 are alternately arranged. Each of the pads 3 is connected by soldering to a lead terminal 5 which extends outside the side surface 2b of the package 2 and then extends downward to a height at which the solder ball 7 is located. The lead terminal 5 is formed of an iron-nickel (Fe-Ni) alloy or a copper (Cu) alloy. The pair of power supply connection pads 3a and the lead terminals 5 formed in this manner constitute a power supply connection electrode 19a, and the pair of grounding pads 3b and the lead terminals 5 similarly constitute a grounding electrode 19b.
[0025]
In FIG. 2, a plurality of pads 3 are formed along the periphery of the upper surface 2a of the package 2. However, the pads 3 may be provided on the side surface 2b of the package 2 and the lead terminals 5 may be connected to the pads 3. . Further, the pads 3 are provided on both the upper surface 2a and the side surface 2b of the package 2, and the lead terminals 5 are connected to the pads 3 so that the lead terminals 5 drawn from the pads 3 provided at the respective positions do not contact each other. You may.
[0026]
In the surface mounting process of the semiconductor device 1, the lead terminals 5 drawn out from the power supply connection pads 3a are drawn out from the grounding pads 3b to external electrodes of a power supply potential provided on a printed circuit board on which the semiconductor device 1 is mounted. The lead terminal 5 is connected to an external electrode of a ground potential provided on a printed circuit board or the like. In a similar process, the solder balls 7 are provided on a printed circuit board or the like, and are connected to external electrodes for inputting and outputting signals to and from the semiconductor chip 6.
[0027]
A package 16 is provided on the upper surface 2 a of the package 2 so as to cover the semiconductor chip 6 and the pads 3. The package 16 is provided so that the lead terminals 5 are drawn out from the boundary surface between the packages 2 and 16, and the portion of the lead terminals 5 extending downward where the solder balls 7 are located is exposed from the package 16. The packages 2 and 16 are formed of a resin such as an epoxy resin or a silicone resin, and are appropriately blended with additives such as a curing agent or a filler. By providing the package 16 that covers the semiconductor chip 6 in this way, it is possible to prevent the semiconductor chip 6 from making physical or chemical contact with the outside.
[0028]
FIG. 3 is a bottom view of the semiconductor device viewed from a direction indicated by an arrow III in FIG. The solder balls 7 are arranged in a lattice shape so as to cover most of the bottom surface 2 c of the package 2. The solder balls 7 may be formed of gold or the like other than solder.
[0029]
FIG. 4 is a cross-sectional view along the line IV-IV in FIG. Referring to FIG. 4, semiconductor chip 6 is a flip-chip type chip, and semiconductor chip 6 is provided via solder balls 8 so that the terminal surface of semiconductor chip 6 and upper surface 2a of package 2 face each other. ing. The solder balls 8 may be formed of gold or the like other than solder. The solder balls 8 include a power connection solder ball 8a for supplying power to the semiconductor chip 6, a grounding solder ball 8b for grounding the semiconductor chip 6, and a signal input / output for inputting / outputting signals to / from the semiconductor chip 6. And a solder ball 8c.
[0030]
The inside of the package 2 has a multilayer structure, and a ground ground plane 11 and a power supply connection plane 12 are formed from the side close to the upper surface 2a. A wiring 14 extending from the power supply connection pad 3a and the power supply connection solder ball 8a is formed so as to be connected to the power supply connection plane 12. The wiring 13 extending from the grounding pad 3b and the grounding solder ball 8b is formed so as to be connected to the grounding plane 11. A wiring 15 extending from the signal input / output solder ball 8c is connected to the solder ball 7 provided on the bottom surface 2c of the package 2 without contacting the power supply connection plane 12 and the ground ground plane 11.
[0031]
Since the plurality of power supply connection solder balls 8a do not need to be electrically independent of each other, all of the wirings 14 extending from the plurality of power supply connection solder balls 8a are concentrated on the power supply connection plane 12. To the power supply connection pad 3a. The same applies to the grounding solder balls 8b, and all the wirings 13 extending from the plurality of grounding solder balls 8b are gathered in the grounding plane 11 and connected to the grounding pads 3b. On the other hand, the signals input to and output from the semiconductor chip 6 via the plurality of signal input / output solder balls 8c need to be independent of each other, so that the individual wirings 15 are electrically independent from other wirings. It is formed.
[0032]
Semiconductor device 1 according to the first embodiment of the present invention includes an upper surface 2a as a first surface, a bottom surface 2c as a second surface located on a side opposite to upper surface 2a, and an upper surface 2a and a bottom surface 2c. A package 2 as a base having a side surface 2b connecting the peripheral portions; a semiconductor chip 6 provided on the upper surface 2a; and a semiconductor chip 6 provided on at least one of the upper surface 2a and the side surface 2b and electrically connected to the semiconductor chip 6. And a conductive ball 19 provided on the bottom surface 2c and electrically connected to the semiconductor chip 6 as a conductive bump.
[0033]
The electrode 19 includes a power supply connection electrode 19a as a first electrode electrically connected to a first external electrode at a power supply potential, and a second electrode electrically connected to a second external electrode at a ground potential. And a ground electrode 19b as an electrode. The solder ball 7 is electrically connected to a third external electrode for inputting and outputting a signal to and from the semiconductor chip 6.
[0034]
The semiconductor device 1 further includes a package 16 that is provided on the upper surface 2 a of the package 2, covers the semiconductor chip 6, and exposes the electrode 19 as an insulating covering member.
[0035]
In the present embodiment, the types of the external electrodes connected on the electrode 19 side and the solder ball 7 side are sorted, but even if the electrode 19 and the solder ball 7 are connected to any external electrode without sorting the types. Good. Generally, the pin arrangement of a semiconductor package is subject to design restrictions due to the positional relationship with other connected semiconductor chips. Therefore, the pin arrangement can be flexibly determined by not allocating the types of the external electrodes connected in this way.
[0036]
According to the semiconductor device 1 configured as described above, the solder balls 7 are provided on the bottom surface 2c of the package 2 in a plane, and the pads 3 are formed on the upper surface 2a of the package 2. Lead terminals 5 are drawn out from the pads 3. Therefore, it is possible to provide more pins (electrodes) without increasing the outer dimensions of the semiconductor device 1 as compared with a BGA (Ball Grid Array) package in which solder balls are planarly provided on the bottom surface of the package. it can. This makes it possible to realize a semiconductor device that meets the demand for a multi-pin semiconductor package.
[0037]
In the semiconductor device 1, the number of pins is not increased by a method of reducing the size of the solder ball 7 or reducing the pitch of the adjacent solder ball 7. Further, power supply to the semiconductor chip 6 and grounding of the semiconductor chip 6 are performed on the electrode 19 side provided on the upper surface 2a of the package 2, and signals to the semiconductor chip 6 are provided on the solder ball 7 side provided on the bottom surface 2c of the package 2. Input and output. Therefore, the same type of wiring may be formed so as to be guided to the same surface of the package 2. For these reasons, the wiring structure in the package 2 is not complicated, and the semiconductor device 1 can be manufactured at low cost.
[0038]
Further, by increasing the number of pins drawn from the package 2, the number of pins for supplying power to the semiconductor chip 6 and grounding the semiconductor chip 6 also increases, so that power supply and grounding of the semiconductor chip 6 can be performed stably. . As a result, the amount of current flowing per pin is reduced, and voltage fluctuation occurring in the semiconductor chip 6 can be suppressed.
[0039]
(Embodiment 2)
FIG. 5 is a perspective view showing a semiconductor device according to the second embodiment of the present invention. The semiconductor device according to the second embodiment differs from the semiconductor device 1 according to the first embodiment in the form of the semiconductor chip provided on the upper surface 2a of the package 2.
[0040]
Referring to FIG. 5, a semiconductor chip 17 of a wire bonding method is provided on the upper surface 2a of the package 2. The terminal surface 17a of the semiconductor chip 17 and an electrode pad (not shown) formed on the upper surface 2a of the package 2 are connected by a bonding wire 18 made of gold (Au) wire or the like. A wiring is formed in the package 2 from the electrode pad (not shown) connected to the bonding wire 18 to the solder ball 7 and the pad 3.
[0041]
According to the semiconductor device configured as described above, the same effect as the effect described in the first embodiment can be obtained.
[0042]
(Embodiment 3)
FIG. 6 is a perspective view showing a semiconductor device according to Embodiment 3 of the present invention. The semiconductor device according to the third embodiment differs from the semiconductor device 1 according to the first embodiment in the shape of pads and lead terminals provided on the upper surface 2a of the package 2.
[0043]
Referring to FIG. 6, semiconductor device 21 includes package 2, semiconductor chip 6 and pads 23 provided on upper surface 2a of package 2, and solder balls 7 provided on bottom surface 2c of package 2. The pads 23 include a power supply connection pad 23a for supplying power to the semiconductor chip 6 from the outside and a grounding pad 23b for grounding the semiconductor chip 6, each of which is one of sides defining the upper surface 2a of the package 2. It extends from one end to the other end. One side defining the upper surface 2a on which the power supply connection pad 23a and the grounding pad 23b are provided is in a positional relationship facing each other on the upper surface 2a. A power supply connection terminal 25 extending outside the side surface 2b of the package 2 and then extending downward to a height at which the solder ball 7 is located is connected to a majority of the power supply connection pad 23a from one end to the other end. It is provided to be in contact. In a similar form, a grounding terminal 26 is provided on the grounding pad 23b. The power connection pad 23a and the power connection terminal 25 form a power connection electrode 30a, and the ground ground pad 23b and the ground ground terminal 26 form a ground ground electrode 30b.
[0044]
FIG. 7 is a cross-sectional view along the line VII-VII in FIG. FIG. 7 shows a state where the semiconductor device 21 is mounted on a printed board 31. Referring to FIG. 7, the pad connection portion 25a of the power supply connection terminal 25 is connected to the power supply connection pad 23a, and the board connection portion 25b of the power supply connection terminal 25 is connected to the printed circuit board 31 with a large contact area. ing. In the same manner, the pad connecting portion 26a of the grounding terminal 26 is connected to the grounding pad 23b, and the board connecting portion 26b of the grounding terminal 26 is connected to the printed circuit board 31. The connection mode with the increased contact area continues from one end to the other end of the power supply connection terminal 25 and the grounding terminal 26 shown in FIG.
[0045]
8 to 10 are perspective views showing modified examples of the semiconductor device shown in FIG. Referring to FIG. 8, power supply connection pads 23 a are formed in a ring shape along the peripheral portion of upper surface 2 a of package 2. Immediately inside the power supply connection pad 23a, a grounding pad 23b is formed in a ring shape.
[0046]
Referring to FIG. 9, an upper surface 2a of package 2 is defined, and power supply connection pads 23a are formed in an L shape along two adjacent sides. A grounding pad 23b is formed in an L shape along two sides located opposite to two sides of the upper surface 2a on which the power supply connection pad 23a is formed.
[0047]
Referring to FIG. 10, power supply connection pads 23a are formed in a U-shape along three continuous sides defining upper surface 2a of package 2. A grounding pad 23b is formed in a U-shape so as to face the power supply connection pad 23a and be located inside the power supply connection pad 23a.
[0048]
Although not shown in FIGS. 8 to 10, the power supply connection pad 23 a and the grounding pad 23 b are formed to extend downward to a height at which the solder ball 7 provided on the bottom surface 2 c of the package 2 is located. The connected power supply terminal 25 and ground ground terminal 26 are connected so as not to contact each other.
[0049]
In semiconductor device 21 according to the third embodiment of the present invention, at least one of power supply connection electrode 30a and grounding electrode 30b as first and second electrodes is formed to extend in a predetermined direction. Is done.
[0050]
According to the semiconductor device 21 configured as described above, a connection portion between the power connection pad 23a and the power connection terminal 25, a connection portion between the ground connection pad 23b and the ground connection terminal 26, and a power connection terminal At a connection portion between the printed circuit board 25 and the grounding terminal 26 and the printed circuit board 31, a power supply connection electrode 30a and a grounding electrode 30b are provided so as to increase the contact area. Therefore, the amount of current flowing through the power supply connection electrode 30a and the grounding electrode 30b increases. Thus, power supply and grounding of the semiconductor chip 6 can be performed stably, and voltage fluctuation in the semiconductor chip 6 can be suppressed. Further, since the power supply connection terminal 25 and the grounding terminal 26 have a wider shape than the pin-shaped terminal, in the surface mounting process of the semiconductor device 21, the terminal is bent or the solder connecting the terminal comes into contact. There is no danger of short circuit. Therefore, the semiconductor device 21 can be easily mounted on the printed circuit board 31.
[0051]
(Embodiment 4)
FIG. 11 is a perspective view showing a semiconductor device according to Embodiment 4 of the present invention. Referring to FIG. 11, a semiconductor device 41 has substantially the same configuration in appearance as semiconductor device 1 in the first embodiment. However, a plurality of signal input / output pads 42 for inputting / outputting signals to / from the semiconductor chip 6 are provided on the upper surface 2a of the package 2. Each of the signal input / output pads 42 is connected to a lead terminal 5 extending downward to a height at which the solder ball 7 provided on the bottom surface 2c of the package 2 is located. A pair of signal input / output pads 42 and the lead terminals 5 constitute a signal input / output electrode 43.
[0052]
The lead terminal 5 drawn out from the signal input / output pad 42 is provided on a printed board or the like on which the semiconductor device 41 is mounted in a surface mounting step of the semiconductor device 41, and performs input / output of signals with the semiconductor chip 6. Connected to external electrodes. The solder ball 7 is connected to an external electrode of a power supply potential and an external electrode of a ground potential provided on a printed circuit board or the like.
[0053]
FIG. 12 is a cross-sectional view along the line XII-XII in FIG. Referring to FIG. 12, solder balls 7 provided on bottom surface 2 c of package 2 include power supply connection solder balls 7 a for supplying power to semiconductor chip 6 and grounding solder balls 7 b for grounding semiconductor chip 6. It is composed of
[0054]
Wirings 14 extending from power connection solder balls 8 a and 7 a provided on the upper surface 2 a and the bottom surface 2 c of the package 2 are formed so as to be connected to the power connection plane 12. Similarly, a wiring 13 extending from the grounding solder balls 8b and 7b provided at predetermined positions of the package 2 is formed so as to be connected to the grounding plane 11. The wiring 15 extending from the signal input / output solder ball 8 c is connected to the signal input / output pad 42 without contacting the power supply connection plane 12 and the ground ground plane 11.
[0055]
In semiconductor device 41 according to the fourth embodiment of the present invention, solder ball 7 as a bump is connected to solder ball 7a as a first bump electrically connected to a first external electrode of a power supply potential, and to ground. And a solder ball 7b as a second bump electrically connected to a second external electrode of a potential. The signal input / output electrode 43 as an electrode is electrically connected to a third external electrode for inputting / outputting a signal to / from the semiconductor chip 6.
[0056]
According to the semiconductor device 41 configured as described above, signals are input to and output from the semiconductor chip 6 on the electrode 43 side provided on the upper surface 2 a of the package 2, and the solder balls 7 provided on the bottom surface 2 c of the package 2 are provided. The side supplies power to the semiconductor chip 6 and grounds the semiconductor chip 6. Therefore, the same type of wiring may be formed so as to be guided to the same surface of the package 2. Accordingly, the wiring structure in the package 2 is not complicated, and the semiconductor device 41 can be manufactured at low cost.
[0057]
(Embodiment 5)
FIG. 13 is a perspective view showing a semiconductor device according to the fifth embodiment of the present invention. Referring to FIG. 13, a semiconductor device 51 includes a package 2, a semiconductor chip 6 and a pad 52 provided on an upper surface 2 a of the package 2, a plurality of solder balls 7 provided on a bottom surface 2 c of the package 2, and a package 2. And a semiconductor package 53 positioned so as to overlap the semiconductor chip 6 when viewed from the upper surface 2a side. Inside the package 2, wirings from the semiconductor chip 6 to the pads 52 and the solder balls 7 are formed.
[0058]
A semiconductor chip 55 as an external electrode is mounted inside the semiconductor package 53, and a resin such as an epoxy resin or a silicone resin is covered around the semiconductor chip 55. A lead terminal 54 electrically connected to the semiconductor chip 55 is drawn out from a side surface of the semiconductor package 53. The lead terminal 54 and the pad 52 are connected by soldering, and the semiconductor package 53 is positioned.
[0059]
The semiconductor chip 6 inputs and outputs signals to and from the semiconductor chip 55 via the lead terminals 54 and the pads 52. The solder balls 7 are connected to a printed circuit board or the like, and are used for power supply, grounding, and signal input / output of the semiconductor chip 6.
[0060]
Semiconductor device 51 according to the fifth embodiment of the present invention further includes a semiconductor chip 55 as a semiconductor element electrically connected to pad 52 as a conductive electrode.
[0061]
According to the semiconductor device 51 thus configured, since the semiconductor package 53 is positioned so that the semiconductor package 53 and the semiconductor chip 6 overlap, the projected area of the semiconductor device 51 as viewed from the upper surface 2a side of the package 2 The semiconductor chip can be mounted at a high density without increasing the size.
[0062]
(Embodiment 6)
FIG. 14 is a perspective view showing a semiconductor device according to the sixth embodiment of the present invention. Referring to FIG. 14, a semiconductor device 61 includes a package 2, a semiconductor chip 6 provided on an upper surface 2 a of the package 2, pads 64 and 65, and a plurality of solder balls 7 provided on a bottom surface 2 c of the package 2. Semiconductor packages 62 and 63 provided on the upper surface 2a of the package 2 so as to overlap the package 2 when viewed from the upper surface 2a side. Inside the package 2, wirings from the semiconductor chip 6 to the pads 64 and 65 and the solder balls 7 are formed.
[0063]
A resistance element 66 is mounted inside the semiconductor package 62, and the periphery of the resistance element 66 is covered with a resin such as an epoxy resin or a silicone resin. A capacitor element 67 is mounted inside the semiconductor package 63, and a resin such as an epoxy resin or a silicone resin is covered around the capacitor element 67. A lead terminal 68 electrically connected to the resistance element 66 is drawn out from the side surface of the semiconductor package 62, and a lead terminal 69 electrically connected to the capacitor element 67 is drawn out from the side surface of the semiconductor package 63.
[0064]
The lead terminals 68 and 69 of the resistance element 66 and the capacitor element 67 are soldered to the pads 64 and 65, respectively, and are electrically connected to the semiconductor chip 6. The solder balls 7 are connected to a printed circuit board or the like, and are used for power supply, grounding, and signal input / output of the semiconductor chip 6.
[0065]
Semiconductor device 61 according to the sixth embodiment of the present invention further includes a resistance element 66 and a capacitor element 67 as passive elements electrically connected to pads 64 and 65 as conductive electrodes.
[0066]
According to the semiconductor device 61 configured as described above, the resistance value and the capacitance value of the resistance element 66 and the capacitor element 67 can be set to predetermined values without increasing the projected area of the semiconductor device 61 viewed from the upper surface 2a side of the package 2. A desired circuit configuration can be obtained by setting the value.
[0067]
The embodiments disclosed this time are to be considered in all respects as illustrative and not restrictive. The scope of the present invention is defined by the terms of the claims, rather than the description above, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims.
[0068]
【The invention's effect】
As described above, according to the present invention, it is possible to provide an inexpensive semiconductor device capable of increasing the number of pins of a semiconductor package without increasing the external dimensions and stably supplying power to a semiconductor chip. Can be.
[Brief description of the drawings]
FIG. 1 is a perspective view showing a semiconductor device according to a first embodiment of the present invention.
FIG. 2 is a perspective view showing the inside of the semiconductor device shown in FIG.
FIG. 3 is a bottom view of the semiconductor device as viewed from a direction indicated by an arrow III in FIG. 1;
FIG. 4 is a sectional view taken along line IV-IV in FIG. 2;
FIG. 5 is a perspective view showing a semiconductor device according to a second embodiment of the present invention.
FIG. 6 is a perspective view showing a semiconductor device according to a third embodiment of the present invention.
7 is a cross-sectional view along the line VII-VII in FIG.
FIG. 8 is a perspective view showing a first modification of the semiconductor device shown in FIG. 6;
FIG. 9 is a perspective view showing a second modification of the semiconductor device shown in FIG. 6;
FIG. 10 is a perspective view showing a third modification of the semiconductor device shown in FIG. 6;
FIG. 11 is a perspective view showing a semiconductor device according to a fourth embodiment of the present invention.
12 is a cross-sectional view along the line XII-XII in FIG.
FIG. 13 is a perspective view showing a semiconductor device according to a fifth embodiment of the present invention.
FIG. 14 is a perspective view showing a semiconductor device according to a sixth embodiment of the present invention.
FIG. 15 is a perspective view showing the appearance of a QFP.
FIG. 16 is a perspective view showing the appearance of a BGA package.
FIG. 17 is a bottom view of the BGA package viewed from the direction indicated by arrow XVII in FIG. 16;
[Explanation of symbols]
1, 21, 41, 51 semiconductor device, 2, 16 package, 2a top surface, 2b side surface, 2c bottom surface, 6, 55 semiconductor chip, 7, 7a, 7b solder ball, 19, 19a, 19b, 30a, 30b, 43 electrode , 52, 64, 65 pads, 66 resistor elements, 67 capacitor elements.

Claims

A base portion having a first surface, a second surface located on a side opposite to the first surface, and a side surface connecting peripheral portions of the first and second surfaces;
A semiconductor chip provided on the first surface;
A conductive electrode provided on at least one of the first surface and the side surface, electrically connected to the semiconductor chip, and directly connected to an external electrode;
And a conductive bump provided on the second surface and electrically connected to the semiconductor chip.

The semiconductor device according to claim 1, further comprising a semiconductor element electrically connected to the conductive electrode.

The semiconductor device according to claim 1, further comprising a passive element electrically connected to the conductive electrode.

The bump includes a first bump electrically connected to a first external electrode at a power supply potential, and a second bump electrically connected to a second external electrode at a ground potential. 2. The semiconductor device according to claim 1, wherein the semiconductor device is electrically connected to a third external electrode that inputs and outputs a signal to and from the semiconductor chip.

The electrode includes a first electrode electrically connected to a first external electrode of a power supply potential, and a second electrode electrically connected to a second external electrode of a ground potential. 2. The semiconductor device according to claim 1, wherein the semiconductor device is electrically connected to a third external electrode that inputs and outputs a signal to and from the semiconductor chip.

The semiconductor device according to claim 5, wherein at least one of the first and second electrodes is formed to extend in a predetermined direction.

The semiconductor device according to claim 4, further comprising: an insulating covering member provided on the first surface to cover the semiconductor chip and expose the electrode.