JP2004056032A

JP2004056032A - Method for manufacturing semiconductor device

Info

Publication number: JP2004056032A
Application number: JP2002214800A
Authority: JP
Inventors: Yoshihiko Shimanuki; 嶋貫　好彦
Original assignee: Renesas Technology Corp; Hitachi Yonezawa Electronics Co Ltd
Current assignee: Renesas Technology Corp; Renesas Semiconductor Package and Test Solutions Co Ltd
Priority date: 2002-07-24
Filing date: 2002-07-24
Publication date: 2004-02-19
Anticipated expiration: 2022-07-24
Also published as: JP3938525B2

Abstract

【課題】半導体装置の低コスト化を図る。
【解決手段】本発明の半導体装置の製造は、主面に溝によって区画された複数の接続部を有する基板であって、前記溝の内部が絶縁体によって埋め込まれた基板を用意する工程と、
前記基板の主面に接着材を塗布して半導体チップを接着固定する工程と、
前記半導体チップの電極と前記接続部とをボンディングワイヤで電気的に接続する工程と、
前記基板の主面上に、前記半導体チップ及びボンディングワイヤを封止する樹脂封止体を形成する工程と、
前記基板の主面と反対側の裏面側を切削して、前記複数の接続部を夫々電気的に分離する工程とを含む。
【選択図】　　　　図４An object is to reduce the cost of a semiconductor device.
A method of manufacturing a semiconductor device according to the present invention includes the steps of: preparing a substrate having a plurality of connecting portions defined by grooves on a main surface, wherein the inside of the grooves is filled with an insulator;
A step of applying an adhesive to the main surface of the substrate and bonding and fixing the semiconductor chip,
Electrically connecting the electrode of the semiconductor chip and the connection portion with a bonding wire,
Forming a resin sealing body for sealing the semiconductor chip and the bonding wires on the main surface of the substrate;
Cutting the back surface opposite to the main surface of the substrate to electrically separate the plurality of connection portions from each other.
[Selection diagram] Fig. 4

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置のパッケージング技術に関するものである。
【０００２】
【従来の技術】
樹脂封止型半導体装置は、その製造においてリードフレームが使用される。リードフレームは、金属板を精密プレスによる打ち抜きやエッチングによって所望パターンに形成することによって製造される。リードフレームは半導体チップ（半導体素子）を固定するための支持部（タブ，ダイパッド等）や、前記支持部の周囲に先端（内端）を臨ませる複数のリードを有する。前記タブはリードフレームの枠部から延在するタブ吊りリードによって支持されている。
【０００３】
このようなリードフレームを使用して樹脂封止型半導体装置を製造する場合、前記リードフレームのタブ上に半導体チップを固定するとともに、前記半導体チップの電極と前記リードの先端を導電性のワイヤで接続し、その後ワイヤや半導体チップを含むリード内端側を絶縁性の樹脂（レジン）で封止して空隙を埋めて封止体（樹脂封止体）を形成し、ついで不要なリードフレーム部分を切断除去するとともにパッケージから突出するリードやタブ吊りリードを切断する。
【０００４】
一方、リードフレームを用いて製造する樹脂封止型半導体装置の一つとして、リードフレームの一面（主面）側に片面モールドを行って樹脂封止体を形成し、樹脂封止体の一面に外部電極端子であるリードを露出させるパッケージ構造のノンリード型半導体装置が知られている。このノンリード型半導体装置としては、例えば樹脂封止体一面の両側縁にリードを露出させるＳＯＮ（Ｓｍａｌｌ　Ｏｕｔｌｉｎｅ　Ｎｏｎ−Ｌｅａｄｅｄ　Ｐａｃｋａｇｅ）や、四角形状のパッケージの一面の４辺側にリードを露出させるＱＦＮ（Ｑｕａｄ　Ｆｌａｔ　Ｎｏｎ−Ｌｅａｄｅｄ　Ｐａｃｋａｇｅ）が知られている。
【０００５】
【発明が解決しようとする課題】
ノンリード型半導体装置においても小型化及び多ピン化が要求されている。そこで、本発明者は、小型化及び多ピン化に好適なノンリード型半導体装置を開発した。このノンリード型半導体装置は、まだ公知技術ではないが、特願２００２−４４３５号に記載されているように、まず、主面に複数の製品形成領域を有する基板であって、前記各製品形成領域には溝によって区画された複数の接続部が設けられ、かつ前記溝の内部には絶縁体が埋め込まれた基板を用意し、その後、前記基板の各製品形成領域の中のチップ搭載領域に接着材を塗布して、前記各製品形成領域のチップ搭載領域に半導体チップを接着固定し、その後、前記各製品形成領域毎に、前記半導体チップの電極と前記接続部とをボンディングワイヤで電気的に接続し、その後、前記基板の主面上に、前記各製品形成領域の前記半導体チップ及びボンディングワイヤを一括して封止する樹脂封止体を形成し、その後、前記基板の主面と反対側の裏面側を切削して、前記複数の接続部を夫々電気的に分離し、その後、前記基板及び樹脂封止体を前記各製品形成領域毎に個片化することによって製造される。このようにして製造されたノンリード型半導体装置は、接続部の主面（樹脂封止体の内側の面）が内部接続用端子となり、接続部の主面と反対側の裏面（樹脂封止体の外側の面）が外部接続用端子となる。外部接続用端子は、ノンリード型半導体装置の実装工程において、配線基板の電極（フットプリント、ランド）に半田付けされる。
【０００６】
しかしながら、本発明者は、前述のノンリード型半導体装置の製造技術について検討した結果、新たな問題点を見出した。
【０００７】
前述の製造技術では、基板の裏面側を切削して複数の接続部を夫々電気的に分離、即ち複数の接続部を個片化している。この時の接続部の脱落を防止するため、チップ搭載領域においては、半導体チップの接着固定に使用する接着材で溝の内部を埋め込み、チップ搭載領域の周囲においては、樹脂封止体の樹脂で溝の内部を埋め込んで、接続部の固定強度を高めている。
【０００８】
しかしながら、接着材による溝の埋め込みは、多量の接着材が必要であり、製造コストの増加に繋がる。
【０００９】
また、チップ搭載領域への接着材の供給は一般的に多数のシリンジによる多点塗布法で行われるため、溝の内部にボイドが発生し易い。溝の内部にボイドが発生した場合、接続部の固定強度が低下するため、基板の裏面側を切削する時に接続部が脱落し易くなり、製造歩留まりが低下する。
【００１０】
また、樹脂封止体をトランスファモールディング法で形成する場合、接続部上を流れる樹脂の流速と溝の内部を流れる樹脂の流速が異なるため、チップ搭載領域の周囲における溝の内部においてもボイドが発生し易い。
【００１１】
本発明の目的は、半導体装置の低コスト化を図ることが可能な技術を提供することにある。
【００１２】
本発明の他の目的は、半導体装置の製造歩留まりの向上を図ることが可能な技術を提供することにある。
【００１３】
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
【００１４】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
【００１５】
手段（１）：本発明の半導体装置の製造は、主面に溝によって区画された複数の接続部を有する基板であって、前記溝の内部が絶縁体によって埋め込まれた基板を用意する工程と、
前記基板の主面に接着材を塗布して半導体チップを接着固定する工程と、
前記半導体チップの電極と前記接続部とをボンディングワイヤで電気的に接続する工程と、
前記基板の主面上に、前記半導体チップ及びボンディングワイヤを封止する樹脂封止体を形成する工程と、
前記基板の主面と反対側の裏面側を切削して、前記複数の接続部を夫々電気的に分離する工程とを含む。
【００１６】
手段（２）：本発明の半導体装置の製造は、主面に複数の製品形成領域を有する基板であって、前記各製品形成領域には溝によって区画された複数の接続部が設けられ、かつ前記溝の内部には絶縁体が埋め込まれた基板を用意する工程と、前記基板の各製品形成領域に接着材を塗布して、前記各製品形成領域に半導体チップを接着固定する工程と、
前記各製品形成領域毎に、前記半導体チップの電極と前記接続部とをボンディングワイヤで電気的に接続する工程と、
前記基板の主面上に、前記各製品形成領域の前記半導体チップ及びボンディングワイヤを一括して封止する樹脂封止体を形成する工程と、
前記基板の主面と反対側の裏面側を切削して、前記複数の接続部を夫々電気的に分離する工程と、
前記基板及び樹脂封止体を前記各製品形成領域毎に個片化する工程とを含む。
【００１７】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。なお、発明の実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００１８】
本実施形態では、ＱＦＮ型半導体装置について説明する。
図１は、本実施形態の半導体装置の内部構造を示す平面図、
図２は、本実施形態の半導体装置の内部構造を示す断面図、
図３は、本実施形態の半導体装置の外観構造を示す底面図、
図４は、図２の一部を拡大した断面図である。
【００１９】
図１乃至図３に示すように、本実施形態のＱＦＮ型半導体装置１は、基板２の互いに反対側に位置する主面及び裏面のうちの主面側に半導体チップ６を搭載したパッケージ構造になっている。半導体チップ６は、基板２の主面の中央部におけるチップ搭載領域に接着材７を介在して接着固定されている。チップ搭載領域には複数の接続部３が配置されている。
【００２０】
基板２は、その厚さ方向と交差する平面形状が方形状になっており、本実施形態においては例えば正方形になっている。基板２は、導電体からなる複数の接続部３を所定の間隔を置いて行列状に配置した構成になっており、複数の接続部３は、絶縁体４を介して互いに連結され、かつ電気的に分離されている。
【００２１】
半導体チップ６は、その厚さ方向と交差する平面形状が方形状になっており、本実施形態においては例えば正方形になっている。半導体チップ６の互いに反対側に位置する主面及び裏面のうちの主面には、半導体チップ６の各辺に沿って複数の電極６ａが形成されている。また、半導体チップ６の主面側には、集積回路として例えば制御回路が形成されている。
【００２２】
半導体チップ６の複数の電極６ａは、チップ搭載領域の周囲に配置された複数の接続部３と複数のボンディングワイヤ８を介して夫々電気的に接続されており、半導体チップ６及び複数のボンディングワイヤ８等は、基板２の主面上に形成された樹脂封止体９によって封止されている。
【００２３】
樹脂封止体９は、その厚さ方向と交差する平面形状が方形状になっており、本実施形態においては例えば正方形になっている。樹脂封止体９の平面サイズは、基板２の平面サイズとほぼ同一になっている。
【００２４】
複数の接続部３は、その厚さ方向と交差する平面形状が方形状になっており、本実施形態においては例えば正方形になっている。複数の接続部３は互いに反対側に位置する主面及び裏面を有し、樹脂封止体９の内側に位置する主面が内部接続用端子となり、樹脂封止体９の外側に位置する裏面が外部接続用端子となる。
【００２５】
接続部３の主面には、図２及び図４に示すように、メッキ層（導電層）５ａが設けられている。このメッキ層５ａは、ボンディングワイヤ８との接合性を良好にする目的として設けられている。例えば、ボンディングワイヤ８としてＡｕワイヤを使用する場合、メッキ層５ａとしては、例えばＡｇメッキ層、Ａｕメッキ層、又はＰｄメッキ層を使用する。
【００２６】
また、接続部３の裏面にもメッキ層５ｂが設けられている。このメッキ層５ｂは、半導体装置１をモジュール基板等の配線基板に実装する時に使用する接合材との接合性（濡れ性）を良好にする目的として設けられている。例えば接合剤としてＰｂ−Ｓｎ組成の半田を使用する場合、メッキ層５ｂとしては、例えばＰｂ−Ｓｎ組成の半田メッキ層を使用する。
【００２７】
本実施形態では、半導体チップ６の周囲（チップ搭載領域の周囲）に位置する接続部３は、樹脂封止体９の各辺に沿って２列となっている。また、この２列の接続部３においては、図１に示すように、ボンディングワイヤ８が接続されない接続部３も存在している。また、この２列の接続部３のうち、最外周囲に位置する接続部３において、図４に示すように、樹脂封止体９の側面９ａ側の側面３ａも絶縁体４によって覆われている。
【００２８】
本実施形態の半導体装置１の製造においては、一括モールド方式が採用されている。従って、半導体装置１は、後で詳細に説明するが、主面に複数の製品形成領域（デバイス領域）を有する多面取りパネルを使用し、この多面取りパネルの各製品形成領域に配置された半導体チップを一括して１つの樹脂封止体（一括用樹脂封止体）で封止した後、この樹脂封止体と共に多面取りパネルの複数の製品形成領域を個々に分割することによって製造される。
【００２９】
図５は、本実施形態の半導体装置１の製造で使用される多数取りパネルの平面図、図６は図５の一部を拡大した平面図、図７（ａ）は本実施形態の多面取りパネルの断面図、図７（ｂ）は図７（ａ）の一部を拡大した断面図である。
【００３０】
図５、図６及び図７（（ａ），（ｂ））に示すように、多面取りパネル１０はその厚さ方向と交差する平面形状が方形状になっており、本実施形態では例えば長方形になっている。多面取りパネル１０の主面（チップ搭載面）にはモールド領域（図示せず）が設けられ、このモールド領域の中には複数の製品形成領域（デバイス領域）１１が設けられ、この各々の製品形成領域１１の中にはチップ搭載領域１２が設けられている。各々のチップ搭載領域１２には半導体チップ６が搭載され、モールド領域には各々のチップ搭載領域１２に搭載された複数の半導体チップ６を一括して封止する樹脂封止体が形成される。
【００３１】
各製品形成領域１１には、溝１４によって区画された複数の接続部３が行列状に配置され、溝１４の内部には絶縁体４が埋め込まれている。この段階における接続部３は、溝１４によって区画されているため、電気的に分離されていない。接続部３は、後で説明するが、多面取りパネル１０の主面と反対側の裏面を例えば切削することによって個片化され、隣り合う接続部３と電気的に分離される。絶縁体４としては、例えば樹脂が用いられている。
【００３２】
各製品形成領域１１は、これらの境界を規定する区画領域によって区画されている。本実施形態において、各製品形成領域１１は溝１４によって区画されている。なお、図１乃至図４に示す基板２は、多面取りパネル１０の裏面を切削して接続部３を個片化した後、製品成形領域１１を個片化することによって形成される。
【００３３】
次に、多面取りパネル１０の製造方法について、図８を用いて説明する。図８は本実施形態の多面取りパネルの製造工程を示す図（（ａ），（ｂ），（ｃ），（ｄ）は断面図）である。
【００３４】
まず、図８（ａ）に示すように、導電板１５を用意する。導電板１５としては、例えば半導体装置の製造において通常使用される銅合金板、銅板、鉄−ニッケル合金板等の金属板をもちいる。
【００３５】
次に、図８（ｂ）に示すように、複数の接続部３を形成するためのエッチングマスク１６を導電板１５の主面上に形成し、その後、エッチング処理を施して、図８（ｂ）に示すように、溝１４を形成すると共に、この溝１４で区画された複数の接続部３を形成する。
【００３６】
次に、エッチングマスク１６を除去し、その後、図８（ｃ）に示すように、溝１４の内部に絶縁体４を選択的に埋め込み、その後、メッキ処理を施して、図８（ｄ）に示すように、接続部３の主面上にメッキ層５ａを形成する。このメッキ工程において、溝１４の内部は絶縁体４で埋め込まれているため、接続部３の主面にメッキ層５ａを選択的に形成することができる。これにより、本実施形態で使用する多面取りパネル１０が形成される。
【００３７】
次に、半導体装置１の製造について、図９乃至図１２を用いて説明する。図９乃至図１１は、本実施形態の半導体装置の製造工程を示す図（（ａ），（ｂ）は断面図）、図１２は、本実施形態の半導体装置の製造工程を示す断面図である。
【００３８】
まず、図６及び図７に示す多面取りパネル１０を用意し、その後、図９（ａ）に示すように、多面取りパネル１０の各チップ搭載領域１２に接着材７を供給する。接着材７は、シリンジを用いた多点塗布法で供給される。
【００３９】
この工程において、チップ搭載領域１２における溝１４の内部は絶縁体４によって埋め込まれているため、接着材７で溝１４の内部を埋め込む必要がない。従って、接着材７で溝１４の内部を埋め込む場合と比較して接着材７の使用を少なくすることができる。また、接着材７で溝１４の内部を埋め込む時に生じるボイドの発生を基本的に排除することができる。
【００４０】
次に、図９（ｂ）に示すように、各チップ搭載領域１２に接着材７を介在して半導体チップ６を接着固定する。
【００４１】
次に、各製品形成領域において、図１０（ａ）に示すように、半導体チップ６の複数の電極６ａと、半導体チップ６の周囲（チップ搭載領域の周囲）に配置された複数の接続部３とを複数のボンディングワイヤ８で夫々電気的に接続する。
【００４２】
次に、図１０（ｂ）に示すように、多面取りパネル１０の主面上に、各製品形成領域１１の半導体チップ６及び複数のボンディングワイヤ８を一括封止する樹脂封止体９を形成する。樹脂封止体９は、トランスファモールド法に基づく一括モールド技術で行う。樹脂封止体９を形成するための樹脂としては、低応力化を図る目的として、例えば、フェノール系硬化剤、シリコーンゴム及び多数のフィラー（例えばシリカ）等が添加されたエポキシ系の熱硬化性絶縁樹脂を使用する。
【００４３】
この工程において、半導体チップ６の周囲（チップ搭載領域１２の周囲）における溝１４の内部は絶縁体４によって埋め込まれているため、樹脂封止体９を形成するための樹脂で溝１４の内部を埋め込む必要がない。従って、樹脂封止体９を形成するための樹脂で溝１４の内部を埋め込む時に生じるボイドの発生を基本的に排除することができる。
【００４４】
次に、多面取りパネル１０の裏面側を切削して、図１１（ａ）に示すように、複数の接続部３を個片化し、電気的に分離する。この工程において、隣り合う接続部３の間における溝１４の内部には絶縁体４が埋め込まれているため、個片化された接続部３の固定強度は確保されている。また、溝１４の内部に生じるボイドの発生を実質的に排除しているため、ボイドに起因する接続部３の脱落は発生しない。
【００４５】
次に、メッキ処理を施して、図１１（ｂ）に示すように、接続部３の主面と反対側の裏面上にメッキ層５ｂを形成する。このメッキ工程において、隣り合う接続部３の間には絶縁体４が設けられており、接続部３の側面は絶縁体４によって覆われ、更に接続部３の主面は樹脂封止体９によって覆われているため、接続部３の裏面上にメッキ層５ｂを選択的に形成することができる。
【００４６】
次に、図１２に示すように、樹脂封止体９の主面全域に支持部材としてのダイシングテープ２０を貼り付ける。その後、多面取りパネル１０の裏面を上向きにして、図１２に示すように、ダイシングブレード２１で多面取りパネル１０及び樹脂封止体９を各製品形成領域１１毎に個片化する。本実施形態では、絶縁体４を製品形成領域１１の区画領域として使用している。従って、絶縁体４の幅（製品形成領域１１間の幅）よりも狭い幅のダイシングブレード２１を使用して、区画領域の絶縁体４と接する接続部３の側面に絶縁体４を残存させる。これにより、図１乃至図４に示す半導体装置１がほぼ完成する。
【００４７】
なお、本実施形態では、一括モールド方式による封止方法を説明したが、これに限定されるものではなく、液状の樹脂をポッティングするポッティング方式であっても良い。
【００４８】
また、接続部３を個片化する手段として裏面を切削する方法を説明したが、裏面をエッチングすることで接続部３を個片化することも可能である。
【００４９】
更に、本実施形態では、多面取りパネル１０の主面に溝を形成し、その溝へ絶縁体４を埋め込んだが、主面の反対側であって、主面と対向する位置に溝を設けても良い。なお、この場合、他主面の溝へ絶縁体を埋め込む必要はなく、また、接続部３を個片化する方法としては、エッチングが好ましい。
【００５０】
更に、本実施形態では、製品形成領域１１へは１つの半導体チップを封止する例について説明したが、平面的、又は三次元的に複数の半導体チップを製品形成領域へ封止しても良い。
以上説明したように、本実施形態によれば、以下の効果が得られる。
【００５１】
（１）主面に溝１４によって区画された複数の接続部３を有する多面取りパネル１０であって、溝１４の内部が絶縁体４によって埋め込まれた多面取りパネル１０を用いて、半導体装置１を製造することにより、ダイボンディング工程において使用する接着材７の使用量を少なくすることができるため、小型化及び多ピン化に適したＱＦＮ型半導体装置１を低コストで製造することができる。
【００５２】
また、半導体チップ６を接着固定するための接着材７で溝１４の内部を埋め込む場合に溝１４の内部に発生するボイド、並びに、樹脂封止体９を形成するための樹脂で溝１４の内部を埋め込む場合に溝１４の内部に発生するボイドを実質的に排除できるため、ボイドに起因する接続部３の固定強度低下を抑制できる。この結果、多面取りパネル１０の裏面側を切削する時の接続部３の脱落を抑制できるため、小型化及び多ピン化に適したＱＦＮ型半導体装置１の製造歩留まりの向上を図ることができる。
【００５３】
（２）製品形成領域１１を区画する区画領域における絶縁体４の幅よりも狭い幅のダイシングブレード２１を使用して、区画領域の絶縁体４と接する接続部３の側面に絶縁体４が残存するように、多面取りパネル１０及び樹脂封止体９を各製品形成領域１１毎に個片化することにより、図４に示すように、樹脂封止体９の最外周に位置する接続部３も４つの側面が絶縁体４によって覆われたパッケージ構造となるため、樹脂封止体９の最外周に位置する接続部３の固定強度を高めることができる。この結果、小型化及び多ピン化に適したＱＦＮ型半導体装置１の実装時における信頼性の向上を図ることができる。
【００５４】
なお、本実施形態ではＱＦＮ型半導体装置に本発明を適用した例について説明したが、本発明はＳＯＮ型半導体装置にも適用できる。
【００５５】
また、本実施形態では一括モールド技術で樹脂封止体を形成する例について説明したが、本発明は製品形成領域１１毎に樹脂封止体を形成する技術においても適用できる。
【００５６】
また、本実施形態では、多面取りパネルを用いて半導体装置を製造する例について説明したが、本発明は１つの製品形成領域を有する基板を用いて半導体装置を製造する場合においても適用できる。
【００５７】
以上、本発明者によってなされた発明を、前記実施の形態に基づき具体的に説明したが、本発明は、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【００５８】
例えば、製品形成領域１１を区画する区画領域における絶縁体４の幅よりも広い幅のダイシングブレードを用いて、多面取りパネル１０及び樹脂封止体９を各製品形成領域１１毎に個片化しても良い。この場合は、図１３（他の実施形態である半導体装置の内部構造を示す平面図）、図１４（他の実施形態である半導体装置の内部構造を示す断面図）及び図１５（他の実施形態である半導体装置の外観構造を示す底面図）に示すように、樹脂封止体９の最外周に位置する接続部側面は絶縁体４によって覆われず、露出することになる。
【００５９】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
本発明によれば、半導体装置の低コスト化を図ることができる。
本発明によれば、半導体装置の製造歩留まりの向上を図ることができる。
【図面の簡単な説明】
【図１】本発明の一実施形態の半導体装置の内部構造を示す平面図である。
【図２】本発明の一実施形態の半導体装置の内部構造を示す断面図である。
【図３】本発明の一実施形態の半導体装置の外観構造を示す底面図である。
【図４】図２の一部を拡大した断面図である。
【図５】本発明の一実施形態の半導体装置の製造で使用される多数取りパネルの平面図である。
【図６】図５の一部を拡大した平面図である。
【図７】（ａ）及び（ｂ）は図５に示す他面取りパネルの断面図であり、（ｂ）は（ａ）の一部を拡大した断面図である。
【図８】図５に示す多面取りパネルの製造工程を示す図（（ａ），（ｂ），（ｃ），（ｄ）は断面図）である。
【図９】本発明の一実施形態の半導体装置の製造工程を示す図（（ａ），（ｂ）は断面図）である。
【図１０】本発明の一実施形態の半導体装置の製造工程を示す図（（ａ），（ｂ）は断面図）である。
【図１１】本発明の一実施形態の半導体装置の製造工程を示す図（（ａ），（ｂ）は断面図）である。
【図１２】本発明の一実施形態の半導体装置の製造工程を示す断面図である。
【図１３】本発明の他の実施形態の半導体装置の内部構造を示す平面図である。
【図１４】本発明の他の実施形態の半導体装置の内部構造を示す断面図である。
【図１５】本発明の他の実施形態の半導体装置の外観構造を示す底面図である。
【符号の説明】
１…半導体装置、２…基板、３…接続部、４…絶縁体、５ａ，５ｂ…メッキ層、６…半導体チップ、６ａ…電極、７…接着材、８…ボンディングワイヤ、９…樹脂封止体、１０…多面取りパネル（多面取り基板）、１１…製品形成領域（デバイス領域）、１２…チップ搭載領域、１４…溝、１５…導電板、１６…エッチングマスク、２０…ダイシングテープ、２１…ダイシングブレード。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor device packaging technique.
[0002]
[Prior art]
The resin-encapsulated semiconductor device uses a lead frame in its manufacture. The lead frame is manufactured by forming a metal plate into a desired pattern by punching or etching with a precision press. The lead frame has a support portion (tab, die pad, etc.) for fixing a semiconductor chip (semiconductor element), and a plurality of leads whose front ends (inner ends) face the support portion. The tab is supported by a tab suspension lead extending from the frame of the lead frame.
[0003]
When manufacturing a resin-encapsulated semiconductor device using such a lead frame, a semiconductor chip is fixed on a tab of the lead frame, and the electrodes of the semiconductor chip and the tips of the leads are connected with conductive wires. After that, the inner ends of the leads including the wires and the semiconductor chips are sealed with an insulating resin (resin) to fill the voids to form a sealing body (resin sealing body). And cut the leads and tab suspension leads protruding from the package.
[0004]
On the other hand, as one of the resin-encapsulated semiconductor devices manufactured using a lead frame, a single-sided molding is performed on one surface (main surface) of the lead frame to form a resin-encapsulated body. 2. Description of the Related Art A non-leaded semiconductor device having a package structure that exposes leads serving as external electrode terminals is known. As this non-leaded semiconductor device, for example, a SON (Small Outline Non-Leaded Package) that exposes leads on both side edges of one surface of a resin sealing body, or a QFN (QFN) that exposes leads on four sides of one surface of a rectangular package is used. Quad Flat Non-Leaded Package) is known.
[0005]
[Problems to be solved by the invention]
Non-leaded semiconductor devices are also required to be smaller and have more pins. Therefore, the present inventor has developed a non-leaded semiconductor device suitable for miniaturization and increase in the number of pins. Although this non-lead type semiconductor device is not yet a known technology, as described in Japanese Patent Application No. 2002-4435, first, a substrate having a plurality of product formation regions on a main surface is used. A plurality of connecting portions defined by grooves are provided, and a substrate in which an insulator is buried is prepared inside the groove, and then the substrate is bonded to a chip mounting region in each product forming region of the substrate. A material is applied, and a semiconductor chip is bonded and fixed to a chip mounting area of each of the product formation areas. Thereafter, for each of the product formation areas, an electrode of the semiconductor chip and the connection portion are electrically connected by a bonding wire. Connecting, and thereafter, on the main surface of the substrate, a resin sealing body for collectively sealing the semiconductor chip and the bonding wires in each of the product formation regions is formed, and then, opposite to the main surface of the substrate. By cutting the rear surface side of the plurality of connecting portions to respectively electrically isolated, then, it is produced by singulating the substrate and the resin sealing body on the respective product forming each area. In the non-leaded semiconductor device manufactured in this manner, the main surface of the connection portion (the inner surface of the resin sealing body) serves as an internal connection terminal, and the back surface opposite to the main surface of the connection portion (the resin sealing body). Outside surface) are the external connection terminals. The external connection terminals are soldered to electrodes (footprints, lands) of the wiring board in a mounting process of the non-lead type semiconductor device.
[0006]
However, the present inventor has found a new problem as a result of studying the manufacturing technology of the non-leaded semiconductor device described above.
[0007]
In the manufacturing technique described above, the plurality of connection portions are electrically separated from each other by cutting the back surface side of the substrate, that is, the plurality of connection portions are singulated. In order to prevent the connection portion from falling off at this time, in the chip mounting area, the inside of the groove is filled with an adhesive used for bonding and fixing the semiconductor chip, and around the chip mounting area, the resin of the resin sealing body is used. The inside of the groove is buried to increase the fixing strength of the connection part.
[0008]
However, embedding the groove with an adhesive requires a large amount of adhesive, which leads to an increase in manufacturing cost.
[0009]
In addition, since the supply of the adhesive to the chip mounting area is generally performed by a multi-point coating method using a large number of syringes, voids are easily generated inside the groove. If a void is generated inside the groove, the fixing strength of the connection portion is reduced, so that the connection portion is likely to fall off when cutting the back surface of the substrate, and the production yield is reduced.
[0010]
In addition, when the resin sealing body is formed by the transfer molding method, voids also occur inside the groove around the chip mounting area because the flow velocity of the resin flowing on the connection portion and the flow velocity of the resin flowing inside the groove are different. Easy to do.
[0011]
An object of the present invention is to provide a technique capable of reducing the cost of a semiconductor device.
[0012]
Another object of the present invention is to provide a technique capable of improving the production yield of a semiconductor device.
[0013]
The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.
[0014]
[Means for Solving the Problems]
The following is a brief description of an outline of typical inventions disclosed in the present application.
[0015]
Means (1): In the manufacture of the semiconductor device of the present invention, there is provided a step of preparing a substrate having a plurality of connecting portions partitioned by a groove on a main surface, wherein the inside of the groove is filled with an insulator. ,
A step of applying an adhesive to the main surface of the substrate and bonding and fixing the semiconductor chip,
Electrically connecting the electrode of the semiconductor chip and the connection portion with a bonding wire,
Forming a resin sealing body for sealing the semiconductor chip and the bonding wires on the main surface of the substrate;
Cutting the back surface opposite to the main surface of the substrate to electrically separate the plurality of connection portions from each other.
[0016]
Means (2): In the manufacture of the semiconductor device of the present invention, a substrate having a plurality of product formation regions on a main surface is provided with a plurality of connection portions partitioned by grooves in each of the product formation regions; A step of preparing a substrate in which an insulator is embedded inside the groove, a step of applying an adhesive to each product formation region of the substrate, and bonding and fixing a semiconductor chip to each product formation region;
For each of the product forming regions, a step of electrically connecting the electrode of the semiconductor chip and the connection portion with a bonding wire,
Forming a resin sealing body on the main surface of the substrate, which collectively seals the semiconductor chip and the bonding wires in each of the product forming regions;
Cutting the back surface opposite to the main surface of the substrate, and electrically separating the plurality of connection portions, respectively;
A step of singulating the substrate and the resin sealing body for each of the product forming regions.
[0017]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In all the drawings for describing the embodiments of the present invention, components having the same functions are denoted by the same reference numerals, and their repeated description will be omitted.
[0018]
In the present embodiment, a QFN semiconductor device will be described.
FIG. 1 is a plan view showing the internal structure of the semiconductor device of the present embodiment,
FIG. 2 is a cross-sectional view showing the internal structure of the semiconductor device of the present embodiment,
FIG. 3 is a bottom view showing the external structure of the semiconductor device of the present embodiment;
FIG. 4 is an enlarged sectional view of a part of FIG.
[0019]
As shown in FIGS. 1 to 3, the QFN type semiconductor device 1 of the present embodiment has a package structure in which a semiconductor chip 6 is mounted on a main surface side of a main surface and a back surface located on opposite sides of a substrate 2. Has become. The semiconductor chip 6 is bonded and fixed to a chip mounting area at the center of the main surface of the substrate 2 with an adhesive 7 interposed therebetween. A plurality of connecting parts 3 are arranged in the chip mounting area.
[0020]
The substrate 2 has a square planar shape that intersects the thickness direction, and in the present embodiment, has a square shape, for example. The substrate 2 has a configuration in which a plurality of connecting portions 3 made of a conductor are arranged in a matrix at predetermined intervals, and the plurality of connecting portions 3 are connected to each other via an insulator 4 and are electrically connected. Are separated.
[0021]
The semiconductor chip 6 has a square planar shape that intersects the thickness direction, and in the present embodiment, has a square shape, for example. A plurality of electrodes 6a are formed along the respective sides of the semiconductor chip 6 on the main surface of the semiconductor chip 6 opposite to the main surface and the back surface located on the opposite side. On the main surface side of the semiconductor chip 6, for example, a control circuit is formed as an integrated circuit.
[0022]
The plurality of electrodes 6a of the semiconductor chip 6 are electrically connected to the plurality of connection portions 3 arranged around the chip mounting area via the plurality of bonding wires 8, respectively. 8 and the like are sealed by a resin sealing body 9 formed on the main surface of the substrate 2.
[0023]
The resin sealing body 9 has a square planar shape that intersects the thickness direction, and in the present embodiment, has a square shape, for example. The planar size of the resin sealing body 9 is substantially the same as the planar size of the substrate 2.
[0024]
The plurality of connection portions 3 have a square planar shape that intersects the thickness direction, and in the present embodiment, have a square shape, for example. The plurality of connection portions 3 have a main surface and a back surface located on opposite sides, and a main surface located inside the resin sealing body 9 serves as an internal connection terminal, and a back surface located outside the resin sealing body 9. Are external connection terminals.
[0025]
As shown in FIGS. 2 and 4, a plating layer (conductive layer) 5a is provided on the main surface of the connection portion 3. The plating layer 5 a is provided for the purpose of improving the bonding property with the bonding wire 8. For example, when an Au wire is used as the bonding wire 8, for example, an Ag plating layer, an Au plating layer, or a Pd plating layer is used as the plating layer 5a.
[0026]
Also, a plating layer 5b is provided on the back surface of the connection portion 3. The plating layer 5b is provided for the purpose of improving the bonding property (wetting property) with a bonding material used when mounting the semiconductor device 1 on a wiring substrate such as a module substrate. For example, when a solder having a Pb-Sn composition is used as a bonding agent, for example, a solder plating layer having a Pb-Sn composition is used as the plating layer 5b.
[0027]
In the present embodiment, the connection portions 3 located around the semiconductor chip 6 (around the chip mounting region) are arranged in two rows along each side of the resin sealing body 9. Further, as shown in FIG. 1, in the two rows of connection parts 3, there are connection parts 3 to which the bonding wires 8 are not connected. As shown in FIG. 4, the side surface 3 a on the side surface 9 a of the resin sealing body 9 is also covered with the insulator 4 at the connection portion 3 located at the outermost periphery of the two rows of connection portions 3. I have.
[0028]
In the manufacture of the semiconductor device 1 of the present embodiment, a collective molding method is employed. Therefore, as will be described later in detail, the semiconductor device 1 uses a multi-panel panel having a plurality of product forming regions (device regions) on a main surface thereof, and a semiconductor device arranged in each product forming region of the multi-panel panel. The chip is manufactured by encapsulating the chips in a single resin encapsulant (resin encapsulant for encapsulation) and then dividing the plurality of product forming areas of the multi-panel panel together with this resin encapsulant. .
[0029]
FIG. 5 is a plan view of a multi-panel used in manufacturing the semiconductor device 1 of the present embodiment, FIG. 6 is a partially enlarged plan view of FIG. 5, and FIG. 7A is a multi-panel of the present embodiment. FIG. 7B is a sectional view of the panel, and FIG. 7B is an enlarged sectional view of a part of FIG.
[0030]
As shown in FIG. 5, FIG. 6 and FIG. 7 ((a), (b)), the multi-panel panel 10 has a square planar shape intersecting the thickness direction, and in the present embodiment, for example, a rectangular shape It has become. A mold region (not shown) is provided on the main surface (chip mounting surface) of the multi-panel panel 10, and a plurality of product formation regions (device regions) 11 are provided in the mold region. A chip mounting area 12 is provided in the formation area 11. The semiconductor chip 6 is mounted on each of the chip mounting areas 12, and a resin sealing body that collectively seals the plurality of semiconductor chips 6 mounted on each of the chip mounting areas 12 is formed on the mold area.
[0031]
In each product forming region 11, a plurality of connecting portions 3 defined by grooves 14 are arranged in a matrix, and an insulator 4 is embedded in the grooves 14. The connecting portion 3 at this stage is not electrically separated because it is partitioned by the groove 14. As will be described later, the connection portion 3 is separated into individual pieces by, for example, cutting the back surface opposite to the main surface of the multiple panel 10 and is electrically separated from the adjacent connection portion 3. As the insulator 4, for example, a resin is used.
[0032]
Each product forming area 11 is defined by a defined area defining these boundaries. In the present embodiment, each product forming area 11 is defined by a groove 14. Note that the substrate 2 shown in FIGS. 1 to 4 is formed by cutting the back surface of the multi-panel panel 10 to singulate the connection portions 3 and then singulating the product molding region 11.
[0033]
Next, a method of manufacturing the multiple panel 10 will be described with reference to FIG. FIG. 8 is a view (a), (b), (c), and (d) are cross-sectional views showing the manufacturing process of the multiple panel according to the present embodiment.
[0034]
First, as shown in FIG. 8A, a conductive plate 15 is prepared. As the conductive plate 15, for example, a metal plate such as a copper alloy plate, a copper plate, an iron-nickel alloy plate, etc., which is usually used in the manufacture of a semiconductor device is used.
[0035]
Next, as shown in FIG. 8B, an etching mask 16 for forming the plurality of connection portions 3 is formed on the main surface of the conductive plate 15, and thereafter, an etching process is performed. As shown in ()), a groove 14 is formed, and a plurality of connecting portions 3 partitioned by the groove 14 are formed.
[0036]
Next, the etching mask 16 is removed, and thereafter, as shown in FIG. 8C, the insulator 4 is selectively buried in the inside of the groove 14, and thereafter, a plating process is performed. As shown, a plating layer 5a is formed on the main surface of the connection portion 3. In this plating step, since the inside of the groove 14 is filled with the insulator 4, the plating layer 5 a can be selectively formed on the main surface of the connection portion 3. Thereby, the multiple panel 10 used in the present embodiment is formed.
[0037]
Next, the manufacture of the semiconductor device 1 will be described with reference to FIGS. 9 to 11 are views showing the manufacturing process of the semiconductor device of the present embodiment ((a) and (b) are cross-sectional views), and FIG. 12 is a cross-sectional view showing the manufacturing process of the semiconductor device of the present embodiment. is there.
[0038]
First, the multi-panel panel 10 shown in FIGS. 6 and 7 is prepared, and then the adhesive 7 is supplied to each chip mounting area 12 of the multi-panel panel 10 as shown in FIG. The adhesive 7 is supplied by a multi-point coating method using a syringe.
[0039]
In this step, since the inside of the groove 14 in the chip mounting region 12 is filled with the insulator 4, it is not necessary to fill the inside of the groove 14 with the adhesive 7. Therefore, the use of the adhesive 7 can be reduced as compared with the case where the inside of the groove 14 is buried with the adhesive 7. Further, it is possible to basically eliminate the generation of voids generated when the inside of the groove 14 is buried with the adhesive 7.
[0040]
Next, as shown in FIG. 9B, the semiconductor chip 6 is bonded and fixed to each chip mounting area 12 with the adhesive 7 interposed therebetween.
[0041]
Next, in each product formation region, as shown in FIG. 10A, a plurality of electrodes 6a of the semiconductor chip 6 and a plurality of connection portions 3 arranged around the semiconductor chip 6 (around the chip mounting region). Are electrically connected by a plurality of bonding wires 8, respectively.
[0042]
Next, as shown in FIG. 10B, a resin sealing body 9 for collectively sealing the semiconductor chip 6 and the plurality of bonding wires 8 in each product forming area 11 is formed on the main surface of the multiple panel 10. I do. The resin sealing body 9 is formed by a batch molding technique based on a transfer molding method. As a resin for forming the resin sealing body 9, for example, an epoxy-based thermosetting resin to which a phenol-based curing agent, silicone rubber, and a large number of fillers (eg, silica) are added for the purpose of reducing stress. Use insulating resin.
[0043]
In this step, since the inside of the groove 14 around the semiconductor chip 6 (around the chip mounting region 12) is filled with the insulator 4, the inside of the groove 14 is formed with a resin for forming the resin sealing body 9. No need to embed. Accordingly, it is possible to basically eliminate the generation of voids generated when the inside of the groove 14 is buried with the resin for forming the resin sealing body 9.
[0044]
Next, the back surface side of the multiple panel 10 is cut, and as shown in FIG. 11A, the plurality of connecting portions 3 are separated into pieces and electrically separated. In this step, since the insulator 4 is embedded in the groove 14 between the adjacent connection portions 3, the fixing strength of the individualized connection portions 3 is ensured. In addition, since the generation of voids generated inside the groove 14 is substantially eliminated, the connection portions 3 do not fall off due to the voids.
[0045]
Next, a plating process is performed to form a plating layer 5b on the back surface opposite to the main surface of the connection portion 3 as shown in FIG. In this plating step, an insulator 4 is provided between the adjacent connecting portions 3, a side surface of the connecting portion 3 is covered by the insulator 4, and a main surface of the connecting portion 3 is further covered by a resin sealing body 9. Since it is covered, the plating layer 5b can be selectively formed on the back surface of the connection portion 3.
[0046]
Next, as shown in FIG. 12, a dicing tape 20 as a support member is attached to the entire main surface of the resin sealing body 9. Thereafter, with the back surface of the multi-panel panel 10 facing upward, the multi-panel panel 10 and the resin sealing body 9 are singulated for each product forming area 11 by a dicing blade 21 as shown in FIG. In the present embodiment, the insulator 4 is used as a division area of the product formation area 11. Therefore, the insulator 4 is left on the side surface of the connecting portion 3 in contact with the insulator 4 in the partition area by using the dicing blade 21 having a width smaller than the width of the insulator 4 (the width between the product forming regions 11). Thereby, the semiconductor device 1 shown in FIGS. 1 to 4 is almost completed.
[0047]
In the present embodiment, the sealing method using the batch molding method has been described. However, the present invention is not limited to this, and a potting method in which a liquid resin is potted may be used.
[0048]
Moreover, although the method of cutting the back surface has been described as a means for separating the connection portion 3, the connection portion 3 may be separated by etching the back surface.
[0049]
Furthermore, in the present embodiment, a groove is formed in the main surface of the multiple panel 10 and the insulator 4 is buried in the groove. However, a groove is provided at a position opposite to the main surface and opposite to the main surface. Is also good. In this case, it is not necessary to embed an insulator in the groove on the other main surface, and etching is preferable as a method of dividing the connection portion 3 into individual pieces.
[0050]
Further, in the present embodiment, an example in which one semiconductor chip is sealed in the product formation region 11 has been described, but a plurality of semiconductor chips may be sealed in the product formation region two-dimensionally or three-dimensionally. .
As described above, according to the present embodiment, the following effects can be obtained.
[0051]
(1) A semiconductor device 1 using a multi-panel panel 10 having a plurality of connecting portions 3 defined by grooves 14 on a main surface, wherein the inside of the groove 14 is embedded with an insulator 4. Is manufactured, the amount of the adhesive 7 used in the die bonding step can be reduced, so that the QFN type semiconductor device 1 suitable for miniaturization and increase in the number of pins can be manufactured at low cost.
[0052]
Further, voids generated inside the groove 14 when the inside of the groove 14 is buried with the adhesive 7 for bonding and fixing the semiconductor chip 6, and the inside of the groove 14 with resin for forming the resin sealing body 9. Since the voids generated inside the groove 14 when embedding are formed can be substantially eliminated, a decrease in the fixing strength of the connection portion 3 due to the voids can be suppressed. As a result, the falling off of the connection portion 3 when cutting the back surface side of the multi-panel panel 10 can be suppressed, so that the production yield of the QFN type semiconductor device 1 suitable for miniaturization and multi-pin can be improved.
[0053]
(2) Using a dicing blade 21 having a width smaller than the width of the insulator 4 in the partition region that partitions the product forming region 11, the insulator 4 remains on the side surface of the connecting portion 3 in contact with the insulator 4 in the partition region. By dividing the multi-panel panel 10 and the resin sealing body 9 into individual product forming regions 11 as shown in FIG. 4, the connection portion 3 located at the outermost periphery of the resin sealing body 9 as shown in FIG. Since the four side surfaces also have a package structure in which the four side surfaces are covered with the insulator 4, the fixing strength of the connection portion 3 located at the outermost periphery of the resin sealing body 9 can be increased. As a result, it is possible to improve the reliability at the time of mounting the QFN type semiconductor device 1 suitable for downsizing and increasing the number of pins.
[0054]
In the present embodiment, an example in which the present invention is applied to a QFN type semiconductor device has been described, but the present invention is also applicable to a SON type semiconductor device.
[0055]
Further, in the present embodiment, an example in which the resin sealing body is formed by the collective molding technique has been described. However, the present invention can also be applied to a technique in which the resin sealing body is formed for each product forming region 11.
[0056]
Further, in the present embodiment, an example in which a semiconductor device is manufactured using a multi-panel panel has been described. However, the present invention can also be applied to a case where a semiconductor device is manufactured using a substrate having one product formation region.
[0057]
As described above, the invention made by the inventor has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment, and can be variously modified without departing from the gist of the invention. Needless to say,
[0058]
For example, by using a dicing blade having a width larger than the width of the insulator 4 in the partition region that partitions the product formation region 11, the multi-panel panel 10 and the resin sealing body 9 are separated into individual product formation regions 11. Is also good. In this case, FIG. 13 (a plan view showing an internal structure of a semiconductor device according to another embodiment), FIG. 14 (a cross-sectional view showing an internal structure of a semiconductor device according to another embodiment), and FIG. As shown in a bottom view showing the external structure of the semiconductor device according to the present embodiment, the connection portion side surface located at the outermost periphery of the resin sealing body 9 is not covered with the insulator 4 and is exposed.
[0059]
【The invention's effect】
The effects obtained by the typical inventions among the inventions disclosed in the present application will be briefly described as follows.
According to the present invention, the cost of a semiconductor device can be reduced.
According to the present invention, it is possible to improve the production yield of a semiconductor device.
[Brief description of the drawings]
FIG. 1 is a plan view showing an internal structure of a semiconductor device according to an embodiment of the present invention.
FIG. 2 is a sectional view showing the internal structure of the semiconductor device according to one embodiment of the present invention.
FIG. 3 is a bottom view showing the external structure of the semiconductor device according to one embodiment of the present invention;
FIG. 4 is an enlarged sectional view of a part of FIG. 2;
FIG. 5 is a plan view of a multi-cavity panel used in manufacturing a semiconductor device according to one embodiment of the present invention.
FIG. 6 is an enlarged plan view of a part of FIG. 5;
7A and 7B are cross-sectional views of the other-chamfered panel shown in FIG. 5, and FIG. 7B is an enlarged cross-sectional view of a part of FIG.
8 (a), (b), (c), and (d) are cross-sectional views showing the manufacturing steps of the multi-panel panel shown in FIG.
FIGS. 9A and 9B are cross-sectional views illustrating a manufacturing process of the semiconductor device according to the embodiment of the present invention; FIGS.
FIGS. 10A and 10B are cross-sectional views illustrating a manufacturing process of a semiconductor device according to an embodiment of the present invention. FIGS.
FIGS. 11A and 11B are cross-sectional views illustrating a manufacturing process of a semiconductor device according to an embodiment of the present invention. FIGS.
FIG. 12 is a sectional view illustrating a manufacturing process of the semiconductor device according to the embodiment of the present invention;
FIG. 13 is a plan view showing an internal structure of a semiconductor device according to another embodiment of the present invention.
FIG. 14 is a cross-sectional view illustrating an internal structure of a semiconductor device according to another embodiment of the present invention.
FIG. 15 is a bottom view showing an external structure of a semiconductor device according to another embodiment of the present invention.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... Semiconductor device, 2 ... Substrate, 3 ... Connection part, 4 ... Insulator, 5a, 5b ... Plating layer, 6 ... Semiconductor chip, 6a ... Electrode, 7 ... Adhesive material, 8 ... Bonding wire, 9 ... Resin sealing Body, 10: multiple panel (multi-layer substrate), 11: product formation area (device area), 12: chip mounting area, 14: groove, 15: conductive plate, 16: etching mask, 20: dicing tape, 21 ... Dicing blade.

Claims

A step of preparing a substrate having a plurality of connection portions partitioned by a groove on a main surface, wherein the inside of the groove is embedded with an insulator,
A step of applying an adhesive to the main surface of the substrate and bonding and fixing the semiconductor chip,
Electrically connecting the electrode of the semiconductor chip and the connection portion with a bonding wire,
Forming a resin sealing body for sealing the semiconductor chip and the bonding wires on the main surface of the substrate;
Cutting the back surface opposite to the main surface of the substrate to electrically separate the plurality of connection portions from each other.

The method for manufacturing a semiconductor device according to claim 1,
The step of preparing the substrate, the step of forming a plurality of connecting portions partitioned by grooves on the main surface of the conductive plate,
Embedding an insulator in the trench.

The method for manufacturing a semiconductor device according to claim 1,
The step of preparing the substrate, the step of forming a plurality of connecting portions partitioned by grooves on the main surface of the conductive plate,
Embedding an insulator in the groove, and then selectively forming a plating layer on each surface of the plurality of connection portions.

A substrate having a plurality of product formation regions on a main surface, wherein each of the product formation regions is provided with a plurality of connection portions partitioned by grooves, and a substrate in which an insulator is embedded inside the grooves. The process of preparing,
Applying an adhesive to each product forming area of the substrate, and bonding and fixing a semiconductor chip to each of the product forming areas;
For each of the product forming regions, a step of electrically connecting the electrode of the semiconductor chip and the connection portion with a bonding wire,
Forming a resin sealing body on the main surface of the substrate, which collectively seals the semiconductor chip and the bonding wires in each of the product forming regions;
Cutting the back surface opposite to the main surface of the substrate, and electrically separating the plurality of connection portions, respectively;
Singulating the substrate and the resin-sealed body for each of the product formation regions.

The method of manufacturing a semiconductor device according to claim 4,
The method of manufacturing a semiconductor device, wherein the step of separating the substrate and the resin sealing body is performed by dicing the insulator of the substrate and the resin sealing body.

The method for manufacturing a semiconductor device according to claim 5,
The method of manufacturing a semiconductor device, wherein the dicing is performed with a dicing blade having a width smaller than a width of the insulator.