【０００１】
【発明の属する技術分野】
本発明は液晶表示装置に係り、特に多相化された画像信号によって表示が行われる投射型ディスプレイやビューファインダ、ヘッドマウントディスプレイ等に好適な高画質液晶表示装置に関する。
【０００２】
【従来の技術】
本発明者は先に図５に示す構成の面順次方式の液晶表示装置を提案した。同図において、液晶表示装置１００は、マトリクス状に配置された複数の表示画素ＰＸと、これら表示画素ＰＸを駆動する列信号線駆動回路１０１及び行走査線駆動回路１０２を備えている。
【０００３】
この液晶表示装置１００では、図示しない単結晶のシリコン基板上に複数の列信号線Ｄ１１、・・・、Ｄｎｉ（以下、列信号線を特定しないときは適宜にＤと総称する）が並行して配置されており、またこれと直交する方向に複数の行走査線Ｇ１、・・・、Ｇｊ（以下、行走査線を特定しないときは適宜にＧと総称する）が交互に配置されている。ここで、１本の行走査線Ｇは、１行分の（ｎ×ｉ）個の表示画素ＰＸに対応している。また、各列信号線Ｄと行走査線Ｇとの交差部にはそれぞれ１個の表示画素ＰＸが形成されている。行走査線Ｇ１、・・・、Ｇｊには画像信号を書き込むための選択信号が供給される。
【０００４】
各表示画素ＰＸは、それぞれ同一構成であるので、図５中、左上の表示画素ＰＸ（ｎ＝ｉ＝ｊ＝１）を代表して構成を説明すると、１個のスイッチング用電界効果トランジスタＴｒ１１１と、１つの信号電圧保持コンデンサ（補助容量）Ｃｓ１１１と、画素電極１０６と、共通電極１０７と、液晶部材１０８で構成されている。
【０００５】
トランジスタＴｒ１１１の一方の主端子であるドレインは列信号線Ｄ１１に接続され、制御端子であるゲートは行走査線Ｇ１に接続されている。また、トランジスタＴｒ１１１の他方の主端子であるソースは、補助容量Ｃｓ１１１と画素電極１０６に接続されている。表示画素ＰＸの画素電極１０６と共通電極１０７の間には、液晶部材１０８が保持されている。また、全画素の共通電極１０７には、信号ＣＯＭが供給される。また、全画素の補助容量Ｃｓ１１１〜Ｃｓｎｉｊの画素電極１０６への接続端子と反対側の端子に、信号ＣＣが共通に供給される。
【０００６】
列信号線駆動回路１０１は、図示しない水平シフトレジスタやサンプリングスイッチにより構成されており、図示しない前段回路から供給された水平スタート信号ＨＳＴ及び水平クロック信号ＨＣＫに基づいて、外部から供給された多相化された入力画像信号（Ｖｉｄｅｏｎ）を、所定のタイミングで順次サンプリングして、列信号線Ｄ１１〜Ｄｎ１、・・・、Ｄ１ｉ〜Ｄｎｉに順次出力する。
【０００７】
ここで、「多相化」とは、そのままでは信号の周波数レートが高過ぎて回路で処理できない場合（例えば、ハイビジョンならば、７４．２５ＭＨｚ）、例えば２相化して（２本の信号として）７４．２５／２ＭＨｚの信号として処理することで周波数レートを下げることを意味する。
【０００８】
ここでは、入力画像信号はｎ相化されているため、列信号線駆動回路１０１は、Ｖｉｄｅｏ＃１からＶｉｄｅｏ＃ｎまでのｎ相の入力画像信号（Ｖｉｄｅｏｎ）を時間的に同時に、かつ、別々に１水平期間Ｈの１／ｉの期間毎にサンプリングして、最初のＨ／ｉの期間のｎ個のサンプリング出力信号は列信号線Ｄ１１〜Ｄｎ１へ並列出力し、次のＨ／ｉ期間のｎ個のサンプリング出力信号は列信号線Ｄ２１〜Ｄｎ２へ並列出力し、以下、同様にして１水平期間内の最後のＨ／ｉ期間のｎ個のサンプリング出力信号は列信号線Ｄ１ｉ〜Ｄｎｉへ並列出力する。このようにして、列信号線駆動回路１０１は、水平方向のｎ×ｉ画素分のサンプリングを行う。
【０００９】
行走査線駆動回路１０２は、図示しないシフトレジスタとセレクタを含む回路で構成されており、外部から入力される垂直スタート信号ＶＳＴ、垂直クロック信号ＶＣＫに基づいて、１フレームの間に走査信号（選択信号）を行走査線Ｇ１からＧｊまで順次供給することを、各フレーム単位で繰り返す。この走査信号が行走査線Ｇ１に供給された時は、その走査信号が第１行目の（ｎ×ｉ）個の表示画素ＰＸ内のトランジスタＴｒ１１〜Ｔｒｎ１１、・・・、Ｔｒ１Ｉ１〜Ｔｒｎｉ１の各ゲートに印加されて、これらのトランジスタをオン状態（選択状態）とし、これらのトランジスタのドレイン・ソース間を導通させる。
【００１０】
これにより、列信号線駆動回路１０１から列信号線Ｄ１１〜Ｄｎ１へサンプリングされた画像信号が並列出力されている水平方向サンプル時間では、それらのトランジスタＴｒ１１１〜Ｔｒｎ１１の各ドレイン・ソース間を通して補助容量Ｃｓ１１１〜Ｃｓｎ１１に時間的に同時に、かつ、別々に蓄積される。
【００１１】
また、列信号線駆動回路１０１から列信号線Ｄ１２〜Ｄｎ２へサンプリングされた画像信号が並列出力される次の水平方向サンプル時間では、図５では図示を省略したトランジスタＴｒ１２１〜Ｔｒｎ２１の各ドレイン・ソース間を通して補助容量Ｃｓ１２１〜Ｃｓｎ２１に時間的に同時に、かつ、別々に蓄積される。以下、上記と同様の動作が１水平期間内で繰り返され、最後に、列信号線Ｄ１ｉ〜Ｄｎｉへサンプリングされた画像信号が補助容量Ｃｓ１ｉ１〜Ｃｓｎｉ１に時間的に同時に、かつ、別々に蓄積される。更に、行走査線駆動回路１０２から行走査線Ｇ２からＧｊまで各水平期間毎に順次供給し、上記の補助容量への蓄積動作が順次に行われる。
【００１２】
上記の列信号線駆動回路１０１及び行走査線駆動回路１０２の動作により、先頭行（１）から最終行（ｊ）までのすべての表示画素ＰＸの補助容量Ｃｓ１１１〜Ｃｓｎｉｊに１フレーム分の画像信号が蓄積される。その後、補助容量Ｃｓ１１１〜Ｃｓｎｉｊに蓄積されていた画像信号が、各補助容量Ｃｓ１１１〜Ｃｓｎｉｊと同じ表示画素内の画素電極１０６に転送される。
【００１３】
一方、信号ＣＯＭが全表示画素内の共通電極１０７にそれぞれ同時に供給される。この信号ＣＯＭは、画素電極１０６に転送される画像信号の極性とは、同極性の信号パルスとして供給される。これにより、液晶部材１０８には画像信号と信号ＣＯＭの電位に相当する電圧が印加される。一般的な液晶表示装置では、信号ＣＯＭの信号電圧幅は液晶のしきい値電圧に、また画像信号は液晶の光変調動作を生じる信号電圧レベル（信号分電圧）に設定される。
【００１４】
図６及び図７は、このような液晶表示装置１００の動作タイミングを示すタイミングチャートである。図６は主に行走査線駆動回路１０２の動作タイミングを示し、図７は主に列信号線駆動回路１０１の動作タイミングを示している。
【００１５】
図６において、（ａ）は列信号駆動回路１０１に入力される多相化された画像信号（Ｖｉｄｅｏｎ）の入力波形を示している。この画像信号Ｖｉｄｅｏｎは、期間Ａ（Ｖｉｄｅｏ極性非反転期間）では極性の反転しない信号、期間Ｂ（Ｖｉｄｅｏ極性反転期間）では極性が反転した信号である。行走査線駆動回路１０２には、図６（ｂ）、（ｃ）に示すＶＳＴ、ＶＣＫの各信号が供給される。
【００１６】
行走査線駆動回路１０２の図示しないシフトレジスタは、入力された垂直スタート信号ＶＳＴを、垂直クロック信号ＶＣＫの立ち上がりエッジで１段分シフトし、これを走査信号として出力するｊ段のシフトレジスタである。これにより、行走査線駆動回路１０２の各シフト段から図示しないセレクタにより行走査線Ｇ１、Ｇ２、・・・、Ｇｊに図６（ｄ）に示す走査信号が出力される。
【００１７】
このセレクタは、シフトレジスタ出力を、期間Ａでは行走査線Ｇに出力し、期間Ｂでは出力しない。従って、期間Ａでは行走査線Ｇに接続する表示画素内のトランジスタが選択されることになる。すなわち、行走査線Ｇ１、Ｇ２、・・・、Ｇｊへ１行（１ライン）ずつ順次に期間Ａで走査信号が出力され、各ラインのトランジスタＴｒ１１１〜Ｔｒｎｉ１、Ｔｒ１１２〜Ｔｒｎｉ２、・・・、Ｔｒ１１ｊ〜Ｔｒｎｉｊが順次に期間Ａでオンとされ、期間Ｂではオフとされる。また、図６（ｅ）、（ｆ）に示す信号ＣＯＭと信号ＣＣは、各々所定の電位の信号で、全画素の共通電極１０７と補助容量Ｃｓ１１１〜Ｃｓｎｉｊの一方の端子に供給される。
【００１８】
一方、列信号線駆動回路１０１についても、図７（ａ）に模式的に示す多相化された画像信号Ｖｉｄｅｏｎ、同図（ｃ）に示す水平スタート信号ＨＳＴ、同図（ｄ）に示す水平クロック信号ＨＣＫが供給される。多相化された画像信号Ｖｉｄｅｏｎは１フレーム毎に極性を反転させた信号として供給されている。上記の信号ＨＳＴ、ＨＣＫについても、先に説明したＶＳＴ、ＶＣＫと同様に、列信号線駆動回路１０１の図示しないシフトレジスタの動作を制御する信号であるため、説明を省略する。
【００１９】
これにより、列信号線駆動回路１０１から列信号線Ｄ１１〜Ｄｎ１、Ｄ１２〜Ｄｎ２、・・・、Ｄ１ｉ〜Ｄｎｉには、図７（ｅ）に示す信号が出力される。なお、図７（ｂ）は、前記垂直スタート信号ＶＳＴ、同図（ｆ）、（ｇ）は所定電位の信号ＣＯＭとＣＣを示す。
【００２０】
このようにして、この従来の液晶表示装置では、期間Ａで補助容量Ｃｓ１１１〜Ｃｓｎｉｊに蓄積された１フレーム分の画像信号が、画素電極１０６、共通電極１０７及び液晶部材１０８からなる液晶表示素子により、期間Ｂにおいて画像として表示される。
【００２１】
【発明が解決しようとする課題】
しかしながら、図５に示した従来の液晶表示装置の構成では、補助容量ＣＳ１１１〜Ｃｓｎｉｊがそれぞれ有する二端子のうちの一方の端子は、スイッチングトランジスタＴｒ１１１〜Ｔｒｎｉｊのソースと画素電極１０６に各表示画素毎に接続されているが、他方の端子は全ての表示画素で共通に接続されて共通の信号ＣＣが供給される。このため、これらの補助容量ＣＳ１１１〜Ｃｓｎｉｊを介して信号のクロストークが発生するという問題がある。
【００２２】
また、近年、高画質化に伴って液晶表示装置の表示素子のサイズは拡大する一方であるが、サイズ拡大によって表示素子内の信号配線長が長くなるため、広帯域の画像信号を表示素子内で良好に伝送することが困難となり、表示画像品質を著しく損なうという問題もある。
【００２３】
本発明は以上の点に鑑みなされたもので、補助容量の共通接続によるクロストークが発生しない液晶表示装置を提供することを目的とする。
【００２４】
また、本発明の他の目的は、広帯域の画像信号を表示素子内で伝送し得る高画質の液晶表示装置を提供することにある。
【００２５】
【課題を解決するための手段】
本発明は上記の目的を達成するため、マトリクス状に配置された複数の列信号線及び複数の行走査線の各交差部に設けられたスイッチングトランジスタ、該スイッチングトランジスタを介して画像信号を蓄積する補助容量及び画素電極を含む複数の表示画素と、複数の列信号線に画像信号を順次サンプリングする列信号線駆動回路と、行走査線に行選択信号を供給して複数の表示画素内のスイッチングトランジスタを行単位でスイッチング制御する行走査線駆動回路と、複数の表示画素の各画素電極に共通して対向配置された共通電極と、複数の画素電極と共通電極との間に各画素電極に対応して保持された液晶部材とを備え、列信号線駆動回路は、入力されるｎ相（ｎは２以上の自然数）に多相化された画像信号を、ｎ本を一組とし全部でｍ組（ｍは２以上の自然数）ある列信号線のうち、各組ｎ本の列信号線に並列に出力してサンプリングすることを組単位で順次に行うと共に、共通電極には所定の電圧を印加する液晶表示装置であって、
各々二端子を有する複数の補助容量は、一方の端子が同じ表示画素内の画素電極とスイッチングトランジスタの接続点に接続され、各組のｎ本の列信号線のうち、各組の同じ順番の列信号線に接続された表示画素内の補助容量の他方の端子が、ｎ本の外部信号線のうちの同じ順番の外部信号線にのみ共通接続されてなる構成としたものである。
【００２６】
この発明では、ｎ相に多相化された画像信号をサンプリングした信号が並列に出力される、１組ｎ本の列信号線に接続された表示画素内の補助容量の他方の端子が、互いに異なるｎ本の外部信号線に別々に接続されており、入力されたサンプリング画像信号は、補助容量に接続された信号線からの所定電圧との差電位として蓄積される。すなわち、１組ｎ本の列信号線に接続された表示画素内の同時に蓄積動作するｎ個の補助容量は、異なるｎ本の別々の外部信号線から所定電圧が別々に供給される。
【００２７】
【発明の実施の形態】
次に、本発明の実施の形態について図面と共に説明する。図１は本発明になる液晶表示装置の第１の実施の形態の構成図を示す。本実施の形態の液晶表示装置２００は、二次元マトリクス状に配置された複数の表示画素ＰＸと、これら表示画素ＰＸを駆動する列信号線駆動回路２０１及び行走査線駆動回路２０２を備え、隣り合うｎ列の表示画素ＰＸ内の信号電圧保持コンデンサ（補助容量）の一端が、互いに独立したｎ本の配線ＣＣ１〜ＣＣｎに列単位で接続されている。
【００２８】
この液晶表示装置２００では、図示しない単結晶のシリコン基板上に複数の列信号線Ｄ１１、・・・、Ｄｎｉが並行して配置されており、またこれと直交する方向に複数の行走査線Ｇ１、・・・、Ｇｊが配置されている。ここで、１本の行走査線Ｇは、１行分の（ｎ×ｉ）個の表示画素ＰＸに対応している。また、各列信号線Ｄと行走査線Ｇとの交差部にはそれぞれ１個の表示画素ＰＸが形成されている。行走査線Ｇ１、・・・、Ｇｊには画像信号を書き込むための選択信号が供給される。
【００２９】
各表示画素ＰＸは、それぞれ同一構成であるので、図１中、右下の表示画素ＰＸについて代表して構成を説明すると、１個のスイッチング用電界効果トランジスタＴｒｎｉｊと、１つの信号電圧保持コンデンサ（補助容量）Ｃｓｎｉｊと、画素電極２０６と、共通電極２０７と、液晶部材２０８で構成されている。ここで、スイッチング用電界効果トランジスタＴｒｎｉｊ、補助容量Ｃｓｎｉｊ及び画素電極２０６を含む表示画素ＰＸが第１の基板に二次元マトリクス状に配列され、この第１の基板に対向配置した第２の基板に共通電極２０７が配置され、上記の第１及び第２の基板間に液晶部材２０８が封入されている。
【００３０】
また、従来と同様に、トランジスタＴｒｎｉｊの一方の主端子であるドレインは列信号線Ｄｎｉに接続され、制御端子であるゲートは行走査線Ｇｊに接続されている。また、トランジスタＴｒｎｉｊの他方の主端子であるソースは補助容量Ｃｓｎｉｊの一端と画素電極２０６に接続されている。全表示画素の共通電極２０７は共通接続され、所定の電圧信号ＣＯＭが共通に印加される。
【００３１】
列信号線駆動回路２０１は、図示しない水平シフトレジスタやサンプリングスイッチにより構成されており、図示しない前段回路から供給された水平スタート信号ＨＳＴ及び水平クロック信号ＨＣＫに基づいて、外部から供給された前述した多相化された入力画像信号（Ｖｉｄｅｏｎ）を、前記列信号線駆動回路１０１と同様にして所定のタイミングで順次サンプリングして、列信号線Ｄ１１〜Ｄｎ１、・・・、Ｄ１ｉ〜Ｄｎｉに順次出力する。
【００３２】
行走査線駆動回路２０２は、図示しないシフトレジスタとセレクタを含む回路で構成されており、外部から入力される垂直スタート信号ＶＳＴ、垂直クロック信号ＶＣＫに基づいて、１フレームの間に走査信号（選択信号）を行走査線Ｇ１からＧｊまで順次供給することを、各フレーム単位で繰り返す。この走査信号が行走査線Ｇ１に供給された時は、その走査信号が第１行目の（ｎ×ｉ）個の表示画素ＰＸ内のトランジスタＴｒ１１〜Ｔｒｎ１１、・・・、Ｔｒ１Ｉ１〜Ｔｒｎｉ１の各ゲートに印加されて、これらのトランジスタをオン状態（選択状態）とし、これらのトランジスタのドレイン・ソース間を導通させる。
【００３３】
これにより、列信号線駆動回路２０１から列信号線Ｄ１１〜Ｄｎ１へサンプリングされた画像信号が並列出力されている水平方向サンプル時間では、それらのトランジスタＴｒ１１１〜Ｔｒｎ１１の各ドレイン・ソース間を通して補助容量Ｃｓ１１１〜Ｃｓｎ１１に時間的に同時に、かつ、別々に蓄積される。
【００３４】
また、列信号線駆動回路２０１から列信号線Ｄ１２〜Ｄｎ２へサンプリングされた画像信号が並列出力される次の水平方向サンプル時間では、図１では図示を省略したトランジスタＴｒ１２１〜Ｔｒｎ２１の各ドレイン・ソース間を通して補助容量Ｃｓ１２１〜Ｃｓｎ２１に時間的に同時に、かつ、別々に蓄積される。以下、上記と同様の動作が１水平期間内で繰り返され、最後に、列信号線Ｄ１ｉ〜Ｄｎｉへサンプリングされた画像信号が補助容量Ｃｓ１ｉ１〜Ｃｓｎｉ１に時間的に同時に、かつ、別々に蓄積される。更に、行走査線駆動回路２０２から行走査線Ｇ２からＧｊまで各水平期間毎に順次供給し、上記の補助容量への蓄積動作が順次に行われる。
【００３５】
本実施の形態は、補助容量Ｃｓｎｉｊが有する二端子のうちの一方の端子は、スイッチング用のトランジスタＴｒｎｉｊのソースと画素電極２０６との接続点に接続されている点は従来と同じであるが、補助容量Ｃｓｎｉｊの他方の端子は外部信号線ＣＣｎに接続されている点が従来と異なる。この外部信号線ＣＣｎは、多相化した入力画像信号（Ｖｉｄｅｏｎ）の各相の表示画素では共通配線であるが、多（ｎ）相化間では別配線である信号線である。
【００３６】
すなわち、列信号線駆動回路２０１によりサンプリングされる入力画像信号は、ｎ相に多相化されており、この相数に対応してｎ本の外部信号線ＣＣ１〜ＣＣｎが用意され、そのうちｋ番目（ただし、ｋ＝１，２，．．．，ｎ−１，ｎ）の外部信号線ＣＣｋが、各々ｎ本で全部でｉ組の列信号線Ｄ１１〜Ｄｎ１、・・・、Ｄ１ｉ〜Ｄｎｉのうち、各組のｋ本目の列信号線Ｄｋ１、Ｄｋ２、・・・、Ｄｋｉに接続されているｋ相目のサンプリング画像信号が供給される同じ列のｊ個の表示画素の各補助容量Ｃｓｋ１１〜Ｃｓｋ１ｊ、Ｃｓｋ２１〜Ｃｓｋ２ｊ、・・・、Ｃｓｋｉ１〜Ｃｓｋｉｊの一方の端子に共通に接続される。
【００３７】
次に、本実施の形態の動作について、図２及び図３のタイミングチャートを併せ参照して説明する。図２は主として行走査線駆動回路２０２の動作を説明し、図３は主として列信号線駆動回路２０１の動作を説明するタイミングチャートである。列信号駆動回路２０１には図２（ａ）及び図３（ａ）に示す多相化された画像信号Ｖｉｄｅｏｎが、図３（ｃ）及び（ｄ）に示す水平スタート信号ＨＳＴ及び水平クロック信号ＨＣＫと共に入力される。
【００３８】
ここで、画像信号Ｖｉｄｅｏｎは、図２（ａ）及び図３（ａ）に示すように、１フレームのうち、期間Ａでは極性の反転しない信号、期間Ｂでは極性が反転した信号であり、期間Ｂは垂直走査期間である。前述した列信号駆動回路１０１と同様に、列信号駆動回路２０１は入力されたｎ相の画像信号Ｖｉｄｅｏｎを、ｎ本ずつｉ組の列信号線Ｄ１１〜Ｄｎ１、Ｄ１２〜Ｄｎ２、・・・、Ｄ１ｉ〜Ｄｎｉに、図３（ｅ）に示すようなタイミングで、ｎ個のサンプリングした画像信号を、Ｈ／ｉ期間毎に並列出力する。
【００３９】
一方、行走査線駆動回路２０２には、図２（ｂ）及び図３（ｂ）に示す垂直スタート信号ＶＳＴ及び図２（ｃ）に示す垂直クロック信号ＶＣＫが入力され、垂直クロック信号ＶＣＫの立ち上がりに同期した走査信号が、図２（ｄ）に示す如く、ｊ本の行走査線Ｇ１、Ｇ２、・・・、Ｇｊに１水平期間毎に順次に出力され、二次元マトリクス状に配列され、かつ、ｊ行ある表示画素ＰＸ群を、各行（ライン）ずつ、順次に選択する。
【００４０】
このとき、全表示画素ＰＸの共通電極２０７には、図２（ｅ）及び図３（ｆ）に示す所定電圧の信号ＣＯＭが同時に印加されている。また、ｎ本の信号線ＣＣ１〜ＣＣｎには図２（ｆ）及び図３（ｇ）に示すように、互いに独立に所定の電圧が入力され、この入力電圧が、隣接するｎ列を一組として全部でｉ組ある表示画素ＰＸのうち、各組の対応する順番の列の表示画素内の補助容量Ｃｓの他方の端子に印加される。例えば、信号線ＣＣ１を介して、所定の電圧が各組の第１列のｊ個の表示画素内の補助容量Ｃｓ１１１〜Ｃｓ１１ｊ、Ｃｓ１２１〜Ｃｓ１２ｊ、・・・、Ｃｓ１ｉ１〜Ｃｓ１ｉｊの他方の端子に印加される。同様に、信号線ＣＣｎを介して入力される所定の電圧は、各組の第ｎ列のｊ個の表示画素内の補助容量Ｃｓｎ１１〜Ｃｓｎ１ｊ、Ｃｓｎ２１〜Ｃｓｎ２ｊ、・・・、Ｃｓｎｉ１〜Ｃｓｎｉｊの他方の端子に印加される。
【００４１】
これにより、ある時点で隣接するｎ列の例えば１組目の列信号線Ｄ１１〜Ｄｎ１に列信号線駆動回路２０１から並列に出力されてサンプリングされた画像信号は、行走査線駆動回路２０２から行走査線Ｇ１に走査信号が出力されている期間は、列信号線Ｄ１１〜Ｄｎ１に接続されており、かつ、第１行のｎ×ｉ個のトランジスタＴｒ１１１〜Ｔｒｎ１１、Ｔｒ１２１〜Ｔｒｎ１１、・・・、Ｔｒ１ｉ１〜Ｔｒｎｉ１がオン状態とされるので、列信号線Ｄ１１〜Ｄｎ１と行走査線Ｇ１との交点の表示画素のトランジスタのドレイン・ソースを通してｎ個の補助容量Ｃｓ１１１、Ｃｓ２１１、・・・、Ｃｓｎ１１に、互いに異なる信号線ＣＣ１〜ＣＣｎからの所定電圧との差電位として蓄積される。
【００４２】
同様に、行走査線駆動回路２０２から行走査線Ｇ１に走査信号が出力されている期間において、２組目からｉ組目までの各列信号線に列信号線駆動回路２０１から各組毎に並列に順次に出力されてサンプリングされた画像信号は、その列で、かつ、第１行のｎ個の補助容量に、互いに異なる信号線ＣＣ１〜ＣＣｎからの所定電圧との差電位として蓄積される。
【００４３】
第１行の全ての表示画素内の補助容量へのサンプリング画像信号の蓄積が終了すると、同様にして、列信号線駆動回路２０１から各組ｎ列毎に順次に出力されてサンプリングされた画像信号は、行走査線駆動回路２０２から行走査線Ｇ２、Ｇ３、・・・、Ｇｊの順で順次に走査信号が出力される毎に、その行走査線に接続されたｎ個の補助容量に、互いに異なる信号線ＣＣ１〜ＣＣｎからの所定電圧との差電位として順次に各組毎に蓄積される。
【００４４】
上述した列信号線駆動回路２０１及び行走査線駆動回路２０２の動作により、先頭行（１）から最終行（ｊ）までのすべての表示画素ＰＸの補助容量Ｃｓ１１１〜Ｃｓｎｉｊに１フレーム分の画像信号が蓄積される。その後、補助容量Ｃｓ１１１〜Ｃｓｎｉｊに蓄積されていた画像信号が、画素電極２０６に転送され、液晶部材２０８により表示されることになる。
【００４５】
このように、本実施の形態では、サンプリングされた画像信号が同時に蓄積される同じ行のｎ個の補助容量の他方の端子には、互いに異なる外部信号線ＣＣ１〜ＣＣｎからの所定電圧が印加されており、従来のように補助容量の他方の端子が共通の信号線に接続されていないため、従来発生していたクロストークを抑制することができ、これにより高画質な表示ができる。
【００４６】
次に、本発明の第２の実施の形態について説明する。図４は本発明になる液晶表示装置の第２の実施の形態の構成図を示す。図４に示す第２の実施の形態の液晶表示装置３００は、スイッチング用電界効果トランジスタＴｒ１１〜Ｔｒｉｊ、補助容量Ｃｓ１１〜Ｃｓｉｊおよび画素電極１０６を含むｉ行ｊ列の表示画素ＰＸが第１の基板上に配列され、第１の基板に対向配置された第２の基板にｉ行ｊ列の共通電極１０７が配列され、それら第１及び第２の基板間に液晶部材１０８が封入されている。
【００４７】
また、アンプ３０１で増幅された画像信号Ｖｉｄｅｏｎが入力される列信号線駆動回路１５１により、水平スタート信号ＨＳＴ、水平クロック信号ＨＣＫ等に基づいて、画像信号Ｖｉｄｅｏｎが垂直走査期間毎に極性反転されると共に、サンプリングされて１水平周期内で列信号線Ｄ１〜Ｄｉに順次に出力されると共に、行走査線駆動回路１５２からｊ本の行走査線Ｇ１〜Ｇｊのうち１水平周期毎に順次に１本ずつ行走査線へ出力される走査信号により選択された、ｋ行目（１≦ｋ≦ｊ）のｉ個の表示画素ＰＸ内のトランジスタＴｒ１ｋ、Ｔｒ２ｋ、・・・、Ｔｒｉｋがオンとされ、そのトランジスタＴｒ１ｋ、Ｔｒ２ｋ、・・・、Ｔｒｉｋを通して補助容量Ｃｓ１ｋ、Ｃｓ２ｋ、・・・、Ｃｓｉｋに、サンプリングされた画像信号が蓄積された後、補助容量Ｃｓ１ｋ、Ｃｓ２ｋ、・・・、Ｃｓｉｋの画素電極１０６に表示信号電圧として印加される。
【００４８】
また、第２の基板上のすべての補助容量Ｃｓ１１〜Ｃｓｉｊの共通電極１０７には、画素電極１０６に供給される表示信号電圧とは反対極性のパルスＣＯＭが、入力信号ＲＰを所定電圧に増幅する共通電極駆動パルス発生回路１５３から印加される。
【００４９】
このような構成の液晶表示装置において、本実施の形態では、第２の基板上の全表示画素の補助容量Ｃｓ１１〜Ｃｓｉｊの２つの端子のうち、一方の端子がスイッチング用のトランジスタＴｒ１１〜Ｔｒｉｊのソースと画素電極２０６との接続点に接続されている点は従来と同じであるが、補助容量Ｃｓ１１〜Ｃｓｉｊの他方の端子はｎ相の画像信号Ｖｉｄｅｏ＃１〜Ｖｉｄｅｏ＃ｎを別々に極性反転するインバータ３０２１〜３０２ｎの出力信号線ＣＳＩＧ１〜ＣＳＩＧｎに別々に接続されている点に特徴がある。この出力信号線ＣＳＩＧ１〜ＣＳＩＧｎは、多相化した入力画像信号（Ｖｉｄｅｏｎ）の各相の表示画素では共通配線であるが、多（ｎ）相化間では別配線である信号線である。
【００５０】
これにより、トランジスタＴｒ１１〜Ｔｒｉｊを通して補助容量Ｃｓ１１〜Ｃｓｉｊに印加されるサンプリング画像信号は、出力信号線ＣＳＩＧ１〜ＣＳＩＧｎからの極性反転された画像信号との差電圧として補助容量Ｃｓ１１〜Ｃｓｉｊに蓄積されるため、補助容量Ｃｓ１１〜Ｃｓｉｊに蓄積された差動画像信号が表示画素内を伝送されることとなり、従来に比べて広帯域の画像信号でも良好に伝送することができ、この結果、従来に比べて高画質の表示画像を得ることができる。
【００５１】
【発明の効果】
以上説明したように、本発明によれば、１組ｎ本の列信号線に接続された表示画素内の、多相化された入力画像信号のサンプリング信号を同時に蓄積するｎ個の補助容量は、異なるｎ本の別々の外部信号線から所定電圧が別々に供給されて、それらの所定電圧との差電位として入力サンプリング画像信号を蓄積するようにしたため、補助容量を介した信号のクロストークの発生を抑制することができる。
【００５２】
また、本発明によれば、１組ｎ本の列信号線に接続された表示画素内の同時に蓄積動作するｎ個の補助容量に印加されるサンプリング画像信号は、ｎ本の外部信号線からの極性反転された画像信号との差電圧として蓄積することにより、差動画像信号が表示素子内を伝送されるようにしたため、従来と比較して広帯域の画像信号を良好に伝送できるため、高画質表示画像を得ることが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の構成図である。
【図２】図１の行走査線駆動回路の動作等を説明するタイミングチャートである。
【図３】図１の列信号線駆動回路の動作等を説明するタイミングチャートである。
【図４】本発明の第２の実施の形態の構成図である。
【図５】従来の液晶表示装置の一例の構成図である。
【図６】図５の行走査線駆動回路の動作等を説明するタイミングチャートである。
【図７】図５の列信号線駆動回路の動作等を説明するタイミングチャートである。
【符号の説明】
１００、２００、３００ 液晶表示装置
１０１、１５１、２０１ 列信号線駆動回路
１０２、１５２、２０２ 行走査線駆動回路
１０６、２０６ 画素電極
１０７、２０７ 共通電極
１０８、２０８ 液晶部材
３０１ アンプ
３０２１〜３０２ｎ インバータ
Ｔｒ１１１〜Ｔｒｎｉｊ、Ｔｒ１１〜Ｔｒｉｊ スイッチング用電界効果トランジスタ
Ｃｓ１１１〜Ｃｓｎｉｊ、Ｃｓ１１〜Ｃｓｉｊ 信号電圧保持コンデンサ（補助容量）
ＰＸ 表示画素
ＣＣ１〜ＣＣｎ、ＣＳＩＧ１〜ＣＳＩＧｎ 補助容量の一端に接続される外部信号線[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a liquid crystal display device, and more particularly to a high-quality liquid crystal display device suitable for a projection display, a viewfinder, a head-mounted display, and the like, in which display is performed by multi-phase image signals.
[0002]
[Prior art]
The inventor has previously proposed a liquid crystal display device of a frame sequential type having a configuration shown in FIG. In FIG. 1, the liquid crystal display device 100 includes a plurality of display pixels PX arranged in a matrix, and a column signal line driving circuit 101 and a row scanning line driving circuit 102 for driving the display pixels PX.
[0003]
In the liquid crystal display device 100, a plurality of column signal lines D11,..., Dni (hereinafter, collectively referred to as D when no column signal line is specified) are arranged in parallel on a single-crystal silicon substrate (not shown). A plurality of row scanning lines G1,..., Gj (hereinafter collectively referred to as G when a row scanning line is not specified) are alternately arranged in a direction orthogonal to this. Here, one row scanning line G corresponds to one row of (n × i) display pixels PX. One display pixel PX is formed at each intersection of each column signal line D and each row scanning line G. A selection signal for writing an image signal is supplied to the row scanning lines G1,..., Gj.
[0004]
Since each display pixel PX has the same configuration, the configuration will be described with reference to the upper left display pixel PX (n = i = j = 1) in FIG. It comprises one signal voltage holding capacitor (auxiliary capacitance) Cs 111, pixel electrode 106, common electrode 107, and liquid crystal member 108.
[0005]
The drain as one main terminal of the transistor Tr111 is connected to the column signal line D11, and the gate as a control terminal is connected to the row scanning line G1. Further, the source, which is the other main terminal of the transistor Tr111, is connected to the storage capacitor Cs111 and the pixel electrode 106. A liquid crystal member 108 is held between the pixel electrode 106 and the common electrode 107 of the display pixel PX. The signal COM is supplied to the common electrode 107 of all pixels. Further, the signal CC is commonly supplied to terminals of the storage capacitors Cs111 to Csnij of all the pixels opposite to the connection terminals to the pixel electrodes 106.
[0006]
The column signal line driving circuit 101 includes a horizontal shift register and a sampling switch (not shown), and a multi-phase signal supplied from outside based on a horizontal start signal HST and a horizontal clock signal HCK supplied from a preceding circuit (not shown). .., D1i to Dni are sequentially sampled at predetermined timing and sequentially output to the column signal lines D11 to Dn1,.
[0007]
Here, “multi-phase” means that if the signal cannot be processed by a circuit because the frequency rate of the signal is too high (for example, 74.25 MHz in the case of high-definition), for example, two-phase (as two signals) It means that the frequency rate is reduced by processing as a signal of 74.25 / 2 MHz.
[0008]
Here, since the input image signal is n-phased, the column signal line drive circuit 101 simultaneously and temporally separates the n-phase input image signals (Videoon) from Video # 1 to Video # n. Sampling is performed every 1 / i period of one horizontal period H, and the n sampled output signals of the first H / i period are output in parallel to the column signal lines D11 to Dn1, and are output in the next H / i period. The n sampling output signals are output in parallel to the column signal lines D21 to Dn2, and thereafter, similarly, the n sampling output signals in the last H / i period in one horizontal period are connected in parallel to the column signal lines D1i to Dni. Output. In this way, the column signal line driving circuit 101 performs sampling for n × i pixels in the horizontal direction.
[0009]
The row scanning line drive circuit 102 is configured by a circuit including a shift register and a selector (not shown), and scan signals (selection signals) during one frame based on a vertical start signal VST and a vertical clock signal VCK input from outside. ) Is sequentially repeated for each frame from the row scanning lines G1 to Gj. When this scanning signal is supplied to the row scanning line G1, the scanning signal is applied to each of the transistors Tr11 to Trn11,..., Tr1I1 to Trni1 in the (n × i) display pixels PX in the first row. When applied to the gate, these transistors are turned on (selected state), and the drain and source of these transistors are conducted.
[0010]
Thus, during the horizontal sampling time when the image signals sampled from the column signal line driving circuit 101 to the column signal lines D11 to Dn1 are output in parallel, the auxiliary capacitance Cs111 passes between the drains and sources of the transistors Tr111 to Trn11. ＣCsn11 and are accumulated simultaneously and separately in time.
[0011]
In the next horizontal sampling time when the image signals sampled from the column signal line driving circuit 101 to the column signal lines D12 to Dn2 are output in parallel, each drain / source of the transistors Tr121 to Trn21 not shown in FIG. It is temporally simultaneously and separately stored in the auxiliary capacitors Cs121 to Csn21 through the interval. Hereinafter, the same operation as described above is repeated within one horizontal period, and finally, the image signals sampled to the column signal lines D1i to Dni are temporally simultaneously and separately accumulated in the auxiliary capacitors Cs1i1 to Csni1. . Further, the row scanning line driving circuit 102 sequentially supplies the row scanning lines G2 to Gj for each horizontal period, and the above-described storage operation to the auxiliary capacitance is sequentially performed.
[0012]
By the operation of the column signal line driving circuit 101 and the row scanning line driving circuit 102, image signals for one frame are supplied to the auxiliary capacitors Cs111 to Csnij of all the display pixels PX from the first row (1) to the last row (j). Is accumulated. Thereafter, the image signal stored in the auxiliary capacitors Cs111 to Csnij is transferred to the pixel electrode 106 in the same display pixel as each of the auxiliary capacitors Cs111 to Csnij.
[0013]
On the other hand, the signal COM is simultaneously supplied to the common electrodes 107 in all the display pixels. This signal COM is supplied as a signal pulse having the same polarity as the polarity of the image signal transferred to the pixel electrode 106. As a result, a voltage corresponding to the potential of the image signal and the signal COM is applied to the liquid crystal member 108. In a general liquid crystal display device, the signal voltage width of the signal COM is set to the threshold voltage of the liquid crystal, and the image signal is set to the signal voltage level (signal divided voltage) that causes the light modulation operation of the liquid crystal.
[0014]
6 and 7 are timing charts showing operation timings of such a liquid crystal display device 100. FIG. 6 mainly shows the operation timing of the row scanning line driving circuit 102, and FIG. 7 mainly shows the operation timing of the column signal line driving circuit 101.
[0015]
6A shows an input waveform of a multi-phase image signal (Videoon) input to the column signal drive circuit 101. FIG. This image signal Videoon is a signal whose polarity is not inverted in the period A (Video polarity non-inversion period) and a signal whose polarity is inverted in the period B (Video polarity inversion period). The VST and VCK signals shown in FIGS. 6B and 6C are supplied to the row scanning line driving circuit 102.
[0016]
The shift register (not shown) of the row scanning line drive circuit 102 is a j-stage shift register that shifts the input vertical start signal VST by one stage at the rising edge of the vertical clock signal VCK, and outputs this as a scanning signal. . Thus, a scanning signal shown in FIG. 6D is output from each shift stage of the row scanning line driving circuit 102 to the row scanning lines G1, G2,...
[0017]
This selector outputs the output of the shift register to the row scanning line G in the period A and does not output it in the period B. Therefore, in the period A, a transistor in a display pixel connected to the row scanning line G is selected. That is, a scanning signal is sequentially output to the row scanning lines G1, G2,..., Gj one row (one line) at a time in the period A, and the transistors Tr111 to Trni1, Tr112 to Trni2,. To Trnij are sequentially turned on in the period A, and turned off in the period B. The signals COM and CC shown in FIGS. 6E and 6F are signals having predetermined potentials, respectively, and are supplied to the common electrode 107 of all pixels and one terminal of the auxiliary capacitors Cs111 to Csnij.
[0018]
On the other hand, also regarding the column signal line driving circuit 101, the multi-phased image signal Videoon schematically shown in FIG. 7A, the horizontal start signal HST shown in FIG. 7C, and the horizontal signal shown in FIG. A clock signal HCK is supplied. The multi-phased image signal Videoon is supplied as a signal whose polarity is inverted for each frame. The signals HST and HCK are signals that control the operation of a shift register (not shown) of the column signal line driving circuit 101, as in the case of VST and VCK described above.
[0019]
As a result, the signal shown in FIG. 7E is output from the column signal line driving circuit 101 to the column signal lines D11 to Dn1, D12 to Dn2,..., D1i to Dni. FIG. 7B shows the vertical start signal VST, and FIGS. 7F and 7G show the signals COM and CC of a predetermined potential.
[0020]
In this manner, in the conventional liquid crystal display device, the image signal for one frame accumulated in the auxiliary capacitors Cs111 to Csnij in the period A is transmitted by the liquid crystal display element including the pixel electrode 106, the common electrode 107, and the liquid crystal member 108. Are displayed as images in the period B.
[0021]
[Problems to be solved by the invention]
However, in the configuration of the conventional liquid crystal display device shown in FIG. 5, one of the two terminals of the auxiliary capacitors CS111 to Csnij is connected to the source of the switching transistors Tr111 to Trnij and the pixel electrode 106 for each display pixel. , But the other terminal is commonly connected to all the display pixels and supplied with a common signal CC. For this reason, there is a problem that signal crosstalk occurs through these auxiliary capacitors CS111 to Csnij.
[0022]
In recent years, the size of the display element of the liquid crystal display device has been increasing along with the improvement in image quality, but the signal wiring length in the display element has been increased due to the enlargement of the size. There is also a problem that it is difficult to transmit well, and display image quality is significantly impaired.
[0023]
The present invention has been made in view of the above points, and has as its object to provide a liquid crystal display device in which crosstalk due to common connection of auxiliary capacitors does not occur.
[0024]
It is another object of the present invention to provide a high-quality liquid crystal display device capable of transmitting a wideband image signal within a display element.
[0025]
[Means for Solving the Problems]
In order to achieve the above object, the present invention provides a switching transistor provided at each intersection of a plurality of column signal lines and a plurality of row scanning lines arranged in a matrix, and stores an image signal via the switching transistor. A plurality of display pixels including an auxiliary capacitor and a pixel electrode; a column signal line drive circuit for sequentially sampling an image signal to a plurality of column signal lines; and a switching within the plurality of display pixels by supplying a row selection signal to a row scan line A row scanning line driver circuit that controls the switching of transistors in row units, a common electrode that is arranged opposite to each pixel electrode of a plurality of display pixels, and a pixel electrode between the plurality of pixel electrodes and the common electrode. And a liquid crystal member held correspondingly, and the column signal line driving circuit is configured such that the input image signals multi-phased into n phases (n is a natural number of 2 or more) are combined into n sets of image signals. Out of the set (m is a natural number of 2 or more) of column signal lines, output and sampling are performed in parallel for each set n column signal lines, and a predetermined voltage is applied to the common electrode. A liquid crystal display device for applying,
The plurality of auxiliary capacitors each having two terminals have one terminal connected to the connection point between the pixel electrode and the switching transistor in the same display pixel, and among the n column signal lines of each set, the same order of the same order of each set. The other terminal of the storage capacitor in the display pixel connected to the column signal line is configured to be commonly connected only to the external signal lines in the same order among the n external signal lines.
[0026]
According to the present invention, the other terminals of the auxiliary capacitors in the display pixels connected to one set of n column signal lines to which the signals obtained by sampling the image signals that have been polyphased into n phases are output in parallel The sampling image signals are separately connected to n different external signal lines, and are stored as a potential difference from a predetermined voltage from the signal lines connected to the auxiliary capacitance. That is, predetermined voltages are separately supplied from n different external signal lines to the n auxiliary capacitors in the display pixels connected to one set of n column signal lines, which simultaneously perform the accumulation operation.
[0027]
BEST MODE FOR CARRYING OUT THE INVENTION
Next, embodiments of the present invention will be described with reference to the drawings. FIG. 1 is a configuration diagram of a first embodiment of a liquid crystal display device according to the present invention. The liquid crystal display device 200 according to the present embodiment includes a plurality of display pixels PX arranged in a two-dimensional matrix, a column signal line driving circuit 201 and a row scanning line driving circuit 202 for driving the display pixels PX. One end of a signal voltage holding capacitor (auxiliary capacitance) in the corresponding n columns of display pixels PX is connected to n independent wirings CC1 to CCn in column units.
[0028]
In the liquid crystal display device 200, a plurality of column signal lines D11,..., Dni are arranged in parallel on a single-crystal silicon substrate (not shown), and a plurality of row scanning lines G1 are arranged in a direction orthogonal to the column signal lines. ,..., Gj are arranged. Here, one row scanning line G corresponds to one row of (n × i) display pixels PX. One display pixel PX is formed at each intersection of each column signal line D and each row scanning line G. A selection signal for writing an image signal is supplied to the row scanning lines G1,..., Gj.
[0029]
Since each display pixel PX has the same configuration, the configuration of the lower right display pixel PX in FIG. 1 will be representatively described. One switching field effect transistor Trnij and one signal voltage holding capacitor ( Auxiliary capacitance) Csnij, pixel electrode 206, common electrode 207, and liquid crystal member 208. Here, the display pixels PX including the switching field-effect transistor Trnij, the auxiliary capacitance Csnij, and the pixel electrode 206 are arranged in a two-dimensional matrix on the first substrate, and are arranged on the second substrate opposed to the first substrate. A common electrode 207 is arranged, and a liquid crystal member 208 is sealed between the first and second substrates.
[0030]
As in the conventional case, the drain as one main terminal of the transistor Trnij is connected to the column signal line Dni, and the gate as the control terminal is connected to the row scanning line Gj. In addition, a source, which is the other main terminal of the transistor Trnij, is connected to one end of the storage capacitor Csnij and the pixel electrode 206. The common electrodes 207 of all display pixels are connected in common, and a predetermined voltage signal COM is commonly applied.
[0031]
The column signal line drive circuit 201 includes a horizontal shift register and a sampling switch (not shown), and is supplied from outside based on a horizontal start signal HST and a horizontal clock signal HCK supplied from a preceding circuit (not shown). The multi-phased input image signal (Videoon) is sequentially sampled at a predetermined timing in the same manner as in the column signal line drive circuit 101, and is sequentially output to the column signal lines D11 to Dn1,..., D1i to Dni. I do.
[0032]
The row scanning line driving circuit 202 is configured by a circuit including a shift register and a selector (not shown), and scan signals (selection signals) during one frame based on a vertical start signal VST and a vertical clock signal VCK input from outside. ) Is sequentially repeated for each frame from the row scanning lines G1 to Gj. When this scanning signal is supplied to the row scanning line G1, the scanning signal is applied to each of the transistors Tr11 to Trn11,..., Tr1I1 to Trni1 in the (n × i) display pixels PX in the first row. When applied to the gate, these transistors are turned on (selected state), and the drain and source of these transistors are conducted.
[0033]
Thus, during the horizontal sampling time during which the image signals sampled from the column signal line drive circuit 201 to the column signal lines D11 to Dn1 are output in parallel, the auxiliary capacitance Cs111 passes between the drains and sources of the transistors Tr111 to Trn11. ＣCsn11 and are accumulated simultaneously and separately in time.
[0034]
In the next horizontal sampling time when the image signals sampled from the column signal line driving circuit 201 to the column signal lines D12 to Dn2 are output in parallel, each drain / source of the transistors Tr121 to Trn21 not shown in FIG. It is temporally simultaneously and separately stored in the auxiliary capacitors Cs121 to Csn21 through the interval. Hereinafter, the same operation as described above is repeated within one horizontal period, and finally, the image signals sampled to the column signal lines D1i to Dni are temporally simultaneously and separately accumulated in the auxiliary capacitors Cs1i1 to Csni1. . Further, the row scanning line driving circuit 202 sequentially supplies the row scanning lines G2 to Gj for each horizontal period, and the above-described storage operation to the storage capacitor is sequentially performed.
[0035]
This embodiment is the same as the related art in that one of the two terminals of the storage capacitor Csnij is connected to the connection point between the source of the switching transistor Trnij and the pixel electrode 206. The difference from the related art is that the other terminal of the auxiliary capacitance Csnij is connected to the external signal line CCn. The external signal line CCn is a common line in the display pixels of each phase of the multi-phase input image signal (Videoon), but is a separate signal line between the multi-phase (n) phases.
[0036]
That is, the input image signal sampled by the column signal line drive circuit 201 is polyphased into n phases, and n external signal lines CC1 to CCn are prepared corresponding to the number of phases, and the kth (Where k = 1, 2,..., N−1, n) has n external signal lines CCk, each having a total of i column signal lines D11 to Dn1,..., D1i to Dni. The auxiliary capacitors Csk11 to Csk11 of the j display pixels in the same column to which the k-th sampling image signal connected to the k-th column signal line Dk1, Dk2,. Csk1j, Csk21 to Csk2j,..., Cski1 to Cskiij are commonly connected to one terminal.
[0037]
Next, the operation of the present embodiment will be described with reference to the timing charts of FIGS. 2 is a timing chart mainly explaining the operation of the row scanning line driving circuit 202, and FIG. 3 is a timing chart mainly explaining the operation of the column signal line driving circuit 201. The column signal driving circuit 201 receives the multi-phased image signal Videoon shown in FIGS. 2A and 3A and the horizontal start signal HST and horizontal clock signal HCK shown in FIGS. 3C and 3D. Entered with.
[0038]
Here, as shown in FIG. 2A and FIG. 3A, the image signal Videoon is a signal whose polarity is not inverted in the period A and a signal whose polarity is inverted in the period B in one frame. B is a vertical scanning period. Similarly to the above-described column signal drive circuit 101, the column signal drive circuit 201 converts the input n-phase image signals Videoon into i sets of column signal lines D11 to Dn1, D12 to Dn2,. 3D, n sampled image signals are output in parallel every H / i period at timings as shown in FIG.
[0039]
On the other hand, a vertical start signal VST shown in FIGS. 2B and 3B and a vertical clock signal VCK shown in FIG. 2C are input to the row scanning line driving circuit 202, and the rising edge of the vertical clock signal VCK is input. , Gj are sequentially output to j row scanning lines G1, G2,..., Gj every one horizontal period, and are arranged in a two-dimensional matrix, as shown in FIG. In addition, the display pixels PX group having j rows are sequentially selected for each row (line).
[0040]
At this time, the signal COM of a predetermined voltage shown in FIGS. 2E and 3F is simultaneously applied to the common electrode 207 of all the display pixels PX. As shown in FIGS. 2 (f) and 3 (g), predetermined voltages are input to the n signal lines CC1 to CCn independently of each other. Is applied to the other terminal of the auxiliary capacitance Cs in the display pixels of the columns in the corresponding order of each set among the display pixels PX having i sets in all. For example, a predetermined voltage is applied to the other terminals of the auxiliary capacitors Cs111 to Cs11j, Cs121 to Cs12j,..., Cs1i1 to Cs1ij in the j display pixels in the first column of each set via the signal line CC1. Is done. Similarly, the predetermined voltage input via the signal line CCn is the other of the auxiliary capacitors Csn11 to Csn1j, Csn21 to Csn2j,. Is applied to the terminals.
[0041]
As a result, the image signals output in parallel from the column signal line driving circuit 201 and sampled to the adjacent n-th column, for example, the first set of column signal lines D11 to Dn1 at a certain point in time, are output from the row scanning line driving circuit 202 to the row. During the period when the scanning signal is being output to the scanning line G1, it is connected to the column signal lines D11 to Dn1, and the n × i transistors Tr111 to Trn11, Tr121 to Trn11,. Since Tr1i1 to Trni1 are turned on, n auxiliary capacitances Cs111, Cs211,..., Csn11 pass through the drain / source of the transistor of the display pixel at the intersection of the column signal lines D11 to Dn1 and the row scanning line G1. Is stored as a potential difference from a predetermined voltage from different signal lines CC1 to CCn.
[0042]
Similarly, during a period in which a scanning signal is output from the row scanning line driving circuit 202 to the row scanning line G1, each column signal line from the second set to the i-th set is supplied from the column signal line driving circuit 201 to each set. The image signals sequentially output and sampled in parallel are stored in the column and in the n auxiliary capacitors in the first row as a potential difference from predetermined voltages from different signal lines CC1 to CCn. .
[0043]
When the accumulation of the sampled image signals in the storage capacitors in all the display pixels in the first row is completed, similarly, the image signal which is sequentially output from the column signal line driving circuit 201 for every n columns and sampled is set. .., Gj are sequentially output from the row scanning line driving circuit 202 in the order of the row scanning lines G2, G3,..., Gj, to the n storage capacitors connected to the row scanning line. The potentials are sequentially accumulated for each group as a potential difference from a predetermined voltage from the different signal lines CC1 to CCn.
[0044]
By the operation of the column signal line driving circuit 201 and the row scanning line driving circuit 202 described above, image signals for one frame are stored in the auxiliary capacitors Cs111 to Csnij of all the display pixels PX from the first row (1) to the last row (j). Is accumulated. Thereafter, the image signal stored in the auxiliary capacitors Cs111 to Csnij is transferred to the pixel electrode 206, and is displayed by the liquid crystal member 208.
[0045]
As described above, in the present embodiment, predetermined voltages from the external signal lines CC1 to CCn different from each other are applied to the other terminals of the n auxiliary capacitors in the same row where the sampled image signals are simultaneously stored. Since the other terminal of the auxiliary capacitor is not connected to the common signal line as in the related art, crosstalk that has conventionally occurred can be suppressed, and a high-quality image can be displayed.
[0046]
Next, a second embodiment of the present invention will be described. FIG. 4 shows a configuration diagram of a second embodiment of the liquid crystal display device according to the present invention. In the liquid crystal display device 300 according to the second embodiment shown in FIG. A common electrode 107 in row i and column j is arranged on a second substrate arranged above and opposed to the first substrate, and a liquid crystal member 108 is sealed between the first and second substrates.
[0047]
Further, the polarity of the image signal Videoon is inverted every vertical scanning period by the column signal line drive circuit 151 to which the image signal Videoon amplified by the amplifier 301 is input, based on the horizontal start signal HST, the horizontal clock signal HCK, and the like. At the same time, the signal is sampled and sequentially output to the column signal lines D1 to Di within one horizontal cycle, and one of the j row scanning lines G1 to Gj is sequentially output from the row scanning line driving circuit 152 every one horizontal cycle. The transistors Tr1k, Tr2k,..., Trik in the i display pixels PX in the k-th row (1 ≦ k ≦ j) selected by the scanning signal output to the row scanning lines one by one are turned on. The sampled image signals are accumulated in the auxiliary capacitors Cs1k, Cs2k,..., Csik through the transistors Tr1k, Tr2k,. After storage capacitance Cs1k, Cs2k, ···, is applied as a display signal voltage to the pixel electrode 106 of Csik.
[0048]
In addition, a pulse COM having a polarity opposite to the display signal voltage supplied to the pixel electrode 106 amplifies the input signal RP to a predetermined voltage on the common electrode 107 of all the auxiliary capacitors Cs11 to Csij on the second substrate. It is applied from the common electrode drive pulse generation circuit 153.
[0049]
In the liquid crystal display device having such a configuration, in the present embodiment, one of the two terminals of the auxiliary capacitors Cs11 to Csij of all the display pixels on the second substrate is connected to one of the switching transistors Tr11 to Trij. The point connected to the connection point between the source and the pixel electrode 206 is the same as in the related art, but the other terminals of the auxiliary capacitors Cs11 to Csij separately invert the polarity of the n-phase image signals Video # 1 to Video # n. In that they are separately connected to output signal lines CSIG1 to CSIGn of the corresponding inverters 3021 to 302n. The output signal lines CSIG1 to CSIGn are common lines in the display pixels of each phase of the multi-phase input image signal (Videoon), but are signal lines that are separate wirings between the multi-phase (n) phases.
[0050]
As a result, the sampling image signals applied to the auxiliary capacitors Cs11 to Csij through the transistors Tr11 to Trij are accumulated in the auxiliary capacitors Cs11 to Csij as a difference voltage from the polarity-inverted image signals from the output signal lines CSIG1 to CSIGn. As a result, the differential image signals stored in the auxiliary capacitors Cs11 to Csij are transmitted in the display pixels, so that even a wideband image signal can be transmitted better than before, and as a result, as compared with the conventional case. A high-quality display image can be obtained.
[0051]
【The invention's effect】
As described above, according to the present invention, in the display pixels connected to one set of n column signal lines, the n auxiliary capacitors that simultaneously store the sampling signals of the multi-phased input image signal are: Since predetermined voltages are separately supplied from n different external signal lines and the input sampling image signal is accumulated as a potential difference between the predetermined voltages, crosstalk of signals through the auxiliary capacitance is reduced. Generation can be suppressed.
[0052]
Further, according to the present invention, the sampling image signal applied to the n storage capacitors simultaneously operating in the display pixels connected to one set of n column signal lines receives the sampling image signal from the n external signal lines. The differential image signal is transmitted through the display element by storing it as a difference voltage from the polarity-reversed image signal. A display image can be obtained.
[Brief description of the drawings]
FIG. 1 is a configuration diagram of a first embodiment of the present invention.
FIG. 2 is a timing chart for explaining the operation and the like of the row scanning line drive circuit of FIG. 1;
FIG. 3 is a timing chart illustrating an operation and the like of the column signal line driving circuit in FIG. 1;
FIG. 4 is a configuration diagram of a second embodiment of the present invention.
FIG. 5 is a configuration diagram of an example of a conventional liquid crystal display device.
FIG. 6 is a timing chart for explaining the operation and the like of the row scanning line driving circuit of FIG. 5;
FIG. 7 is a timing chart for explaining the operation and the like of the column signal line driving circuit of FIG. 5;
[Explanation of symbols]
100, 200, 300 liquid crystal display device
101, 151, 201 column signal line drive circuit
102, 152, 202 row scanning line drive circuit
106, 206 pixel electrode
107, 207 common electrode
108, 208 Liquid crystal member
301 amplifier
3021-302n inverter
Tr111 to Trnij, Tr11 to Trij Switching field effect transistor
Cs111 to Csnij, Cs11 to Csij Signal voltage holding capacitor (auxiliary capacitance)
PX display pixel
CC1 to CCn, CSIG1 to CSIGn External signal lines connected to one end of the auxiliary capacitance