【０００１】
【発明の属する技術分野】
本発明は、複数の映像フォーマットの映像を入力し、複数の映像フォーマットを切り替えて出力可能な主映像出力と、従来方式の映像フォーマットを出力可能な副映像出力を有する映像フォーマット変換装置に関する。
【０００２】
【従来の技術】
近年、テレビジョン放送のデジタル化が進められており、日本において放送されている、ＢＳデジタル放送、ＣＳデジタル放送は、図６に示すような、１０８０ｉ、７２０ｐ、４８０ｐ、４８０ｉの４種類の映像フォーマットで放送されている。ここで図６はＢＳ／ＣＳデジタル放送で放送される映像フォーマットの仕様を示す表である。この放送を受信するデジタル放送受信装置の形態がセットトップボックス（ＳＴＢ）の場合、高精細表示対応の表示装置と接続する端子として、Ｄ端子と呼ばれるＹＰｂＰｒコンポーネント入出力が規格化されており（ＥＩＡＪ ＣＰ−４１２０）、入出力可能な映像フォーマットに応じて図７のようにＤ１ないしＤ５端子まで区別され、放送フォーマットとして使用されていない１０８０ｐにまで対応するＤ５端子を除く、Ｄ１ないしＤ４端子が一般的に使用されている。ここで図７はＤ端子の仕様を示す表である。
【０００３】
また、アナログ高精細放送を受信可能なテレビジョンには、１０８０ｉのＹＰｂＰｒ信号のみを入力、表示することができるものがある。ＳＴＢでは、これら接続する表示装置の入力仕様に合わせて、映像フォーマットを変換して出力する必要がある。さらに、ＳＴＢとしては、ＮＴＳＣ等の従来方式に対応したテレビジョンや録画装置と接続するために、放送される映像フォーマットに関わらず、すべて４８０ｉで出力する端子も通常持ち合わせている。
【０００４】
図８は、従来の映像フォーマット変換装置を含むデジタル放送受信装置（ＳＴＢ）の構成を示すブロック図である。図８に示すデジタル放送受信装置３００は、チューナー部２、ＡＶ（オーディオ・ビデオ）デコーダ３、映像フォーマット変換装置１００、主映像出力部９、副映像出力部１０、音声出力部１１を含む。映像フォーマット変換装置１００は映像拡大縮小手段４０００、ＯＳＤ（Ｏｎ Ｓｃｒｅｅｎ Ｄｉｓｐｌａｙ）手段５０００、映像合成部６、主映像フォーマット変換部７、副映像フォーマット変換部８を有する。
【０００５】
以上のように構成された従来の映像フォーマット変換装置の動作について、以下に説明する。チューナー部２は、デジタル放送の電波を受信するアンテナ１で受信されたＩＦ信号を受け、復調処理等を行い、トランスポートストリームＴＳをＡＶデコーダ３へ出力する。ＡＶデコーダ３は、トランスポートストリームＴＳをデコードして、デジタル音声信号ＡＤ及びデジタル映像信号ＶＤを出力する。デジタル音声信号ＡＤは、音声出力部１１においてアナログ音声信号に変換され出力される。
【０００６】
映像拡大縮小手段４０００は、ＡＶデコーダ３の出力ＶＤを受け、データ放送規格等により定義された所定の大きさの映像に拡大あるいは縮小する。ＯＳＤ手段５０００は、データ放送等により定義された、所定の文字図形等を生成する。映像合成部６は、映像拡大縮小手段４０００から出力された映像と、ＯＳＤ手段５０００から出力されたＯＳＤ画像とを、ＯＳＤ画像に含まれるα値（合成値）に従ってα合成を行い、合成した映像を出力する。主映像フォーマット変換部７は、映像合成部６から出力された映像を、主映像出力に接続される表示装置の仕様に応じて、所定の解像度のデジタル映像信号に変換する。主映像出力部９は、主映像フォーマット変換部７で変換された映像を受け、アナログ主映像信号として出力する。副映像フォーマット変換部８は、映像合成部６から出力された映像を、ＮＴＳＣ等の従来の放送方式に適合するデジタル映像信号に変換する。副映像出力部１０は、副映像フォーマット変換部８で変換された映像を受け、ＮＴＳＣ等の従来の放送方式に対応する表示装置に表示可能なアナログ映像信号に変換して出力する。
【０００７】
次に、主映像フォーマット変換部７について詳細に説明する。図９は、主映像フォーマット変換部７の構成を示すブロック図である。主映像フォーマット変換部７は、水平拡大縮小回路１２と垂直拡大縮小回路１３から構成され、それぞれ積和演算によるデジタルフィルタ処理が行われる。水平ｎタップ、垂直ｍタップの場合、水平拡大縮小回路１２では、ｎ個の乗算器、１個のｎ入力加算器、垂直拡大縮小回路１３では、ｍ個の乗算器、１個のｍ入力加算器、ｍ−１個のラインメモリが必要となる。副映像フォーマット変換部８についても、主映像フォーマット変換部７と同様の回路構成となる。
【０００８】
【発明が解決しようとする課題】
しかしながら上記の従来の構成では、接続する表示装置に合わせて４８０ｉ、４８０ｐ、１０８０ｉ、７２０ｐを切り替えて出力可能な主映像出力と、ＮＴＳＣ等の従来の放送方式に基づき４８０ｉ固定で出力する副映像出力とを有するＳＴＢにおいて、主映像フォーマット変換部７及び副映像フォーマット変換部８では、両出力の映像を得るために個々に水平拡大縮小回路１２及び垂直拡大縮小回路１２を有する必要があり、回路コストが増大するという問題点を有していた。
【０００９】
本発明は上記従来の問題点を解決するもので、フィルタ処理用演算器、メモリ等の大きな回路を削減し、安価な映像フォーマット変換装置及びこれを用いたデジタル放送受信装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
この目的を達成するために本発明の映像フォーマット変換装置及びデジタル放送受信装置は、下記構成を有している。
【００１１】
（１）第１の発明
第１の発明に係る映像フォーマット変換装置は、入力されたデジタル映像信号を拡大縮小する映像拡大縮小手段と、文字図形情報を生成するＯＳＤ手段と、前記映像拡大縮小手段の出力を一時記憶する合成部ラインメモリと、前記合成部ラインメモリの出力と前記ＯＳＤ手段の出力とを合成する映像合成手段と、前記映像合成手段の出力について水平拡大縮小処理を行う第１の水平拡大縮小回路と、前記映像合成手段の出力と前記第１の水平拡大縮小回路の出力との何れかを選択する主映像選択回路と、前記主映像選択回路の出力について主映像出力用の垂直処理を行う主映像垂直拡大縮小回路と、前記主映像垂直拡大縮小回路において使用される信号を一時記憶しておく主映像ラインメモリと、前記映像合成手段の出力と前記第１の水平拡大縮小回路の出力との何れかを選択する副映像選択回路と、前記副映像選択回路の出力について副映像出力用の垂直処理を行う副映像垂直縮小回路と、前記副映像垂直縮小回路において使用される信号を一時記憶しておく副映像ラインメモリとを備えるものである。
【００１２】
（２）第２の発明
第２の発明に係る映像フォーマット変換装置は、入力されたデジタル映像信号を拡大縮小する映像拡大縮小手段と、文字図形情報を生成するＯＳＤ手段と、前記映像拡大縮小手段の出力を一時記憶する合成部ラインメモリと、前記合成部ラインメモリの出力と前記ＯＳＤ手段の出力とを合成する映像合成手段と、前記合成部ラインメモリの出力と前記映像合成手段の出力との何れかを選択する第１の合成部選択回路及び第２の合成部選択回路と、前記第１の合成部選択回路の出力及び前記第２の合成部選択回路の出力について時分割で主映像出力用の信号と副映像用の信号を切り替える主副映像信号選択回路を有し水平拡大縮小処理を行う第２の水平拡大縮小回路と、前記第１の合成部選択回路の出力と前記第２の水平拡大縮小回路の出力との何れかを選択する主映像選択回路と、前記主映像選択回路の出力について主映像出力用の垂直処理を行う主映像垂直拡大縮小回路と、前記主映像垂直拡大縮小回路において使用される信号を一時記憶しておく主映像ラインメモリと、前記第２の合成部選択回路の出力と前記第２の水平拡大縮小回路の出力との何れかを選択する副映像選択回路と、前記副映像選択回路の出力について副映像出力用の垂直処理を行う副映像垂直縮小回路と、前記副映像垂直縮小回路において使用される信号を一時記憶しておく副映像ラインメモリとを備えるものである。
【００１３】
（３）第３の発明
第３の発明に係る映像フォーマット変換装置は、入力されたデジタル映像信号を拡大縮小する映像拡大縮小手段と、文字図形情報を生成するＯＳＤ手段と、前記映像拡大縮小手段の出力を一時記憶し後述する主映像垂直拡大縮小回路において使用される信号を一時記憶する統合ラインメモリと、前記統合ラインメモリを管理するメモリ制御回路と、前記統合ラインメモリの出力と前記ＯＳＤ手段の出力とを合成する映像合成手段と、前記統合ラインメモリの出力と前記映像合成手段の出力との何れかを選択する第１の合成部選択回路及び第２の合成部選択回路と、前記第１の合成部選択回路の出力と後述する主映像垂直拡大縮小回路の出力との何れかを選択する入力選択回路と、前記入力選択回路の出力及び前記第２の合成部選択回路の出力について時分割で主映像出力用の信号と副映像用の信号を切り替える主副映像信号選択回路を有し水平拡大縮小処理を行う第２の水平拡大縮小回路と、前記第１の合成部選択回路の出力と前記第２の水平拡大縮小回路の出力との何れかを選択する主映像選択回路と、前記主映像選択回路の出力について主映像出力用の垂直処理を行う主映像垂直拡大縮小回路と、前記第２の合成部選択回路の出力と前記第２の水平拡大縮小回路の出力との何れかを選択する副映像選択回路と、前記副映像選択回路の出力について副映像出力用の垂直処理を行う副映像垂直縮小回路と、前記副映像垂直縮小回路において使用される信号を一時記憶しておく副映像ラインメモリとを備えるものである。
【００１４】
（４）第４の発明
第４の発明に係るデジタル放送受信装置は、デジタル放送の電波を受信するアンテナの出力を復調処理するチューナー部と、前記チューナー部の出力をデジタル音声信号及びデジタル映像信号にデコードするＡＶデコーダと、前記ＡＶデコーダの出力を入力する第１の発明、第２の発明又は第３の発明に係る映像フォーマット変換装置を備えるものである。
【００１５】
【発明の実施の形態】
以下、本発明に係る映像フォーマット変換装置として、デジタル放送受信装置に用いられる映像フォーマット変換装置について説明する。なお、本発明が適用される映像フォーマット変換装置は、この例に特に限定されず、入力の映像信号に対して、映像フォーマットを変換して出力するものであれば、他の映像フォーマット変換装置に同様に適用することができ、他の受信装置、映像再生装置等にも同様に用いることができる。
【００１６】
（実施の形態１）
図１は、本発明の実施の形態１における映像フォーマット変換装置を含むデジタル放送受信装置の構成を示すブロック図である。図１に示すデジタル放送受信装置３０００は、チューナー部２、映像フォーマット変換装置１０００、主映像出力部９、副映像出力部１０、音声出力部１１とこれらの動作を制御する制御部（図示せず）を含む。映像フォーマット変換装置１０００は、ＡＶデコーダ３、映像拡大縮小手段４０００、ＯＳＤ手段５０００、映像合成部６０００、映像フォーマット変換部７０００を有する。チューナー部２は、デジタル放送の電波を受信するアンテナ１で受信されたＩＦ信号を受け、復調処理等を行い、トランスポートストリームＴＳをＡＶデコーダ３へ出力する。ＡＶデコーダ３は、トランスポートストリームＴＳをデコードして、デジタル音声信号ＡＤ及びデジタル映像信号ＶＤを出力する。デジタル音声信号ＡＤは、音声出力部１１においてアナログ音声信号に変換され出力される。映像拡大縮小手段４０００は、ＡＶデコーダ３の出力ＶＤを受け、データ放送規格等により定義された所定の大きさの映像に拡大あるいは縮小する。ＯＳＤ手段５０００は、データ放送等により定義された所定の文字図形等を生成する。映像合成部６０００は、映像拡大縮小手段４０００から出力された映像と、ＯＳＤ手段５０００から出力されたＯＳＤ画像とを、ＯＳＤ画像に含まれるα値（合成値）に従ってα合成を行い、合成した映像を出力する。映像フォーマット変換部７０００は、映像合成部６０００から出力された映像を、主映像出力に接続される表示装置の仕様に応じて、所定の解像度のデジタル映像信号に変換するとともに、映像合成部６０００から出力された映像を、ＮＴＳＣ等の従来の放送方式に適合するデジタル映像信号に変換する。主映像出力部９は、映像フォーマット変換部７０００で変換された映像を受け、アナログ主映像信号として出力する。副映像出力部１０は、映像フォーマット変換部７０００で変換された映像を受け、ＮＴＳＣ等の従来の放送方式に対応する表示装置に表示可能なアナログ映像信号に変換して出力する。
【００１７】
次に、図１に示す映像フォーマット変換装置１０００について詳細に説明する。図２は本発明の実施の形態１における映像フォーマット変換装置１０００の構成を示すブロック図である。映像拡大縮小手段４０００においては、映像フレームメモリ４０に格納されている、ＡＶデコーダ３によりデコードされ格納されたデジタル映像データを読み出し、拡大縮小回路４１により、データ放送規格等により定義された所定の大きさの映像に拡大あるいは縮小する。
【００１８】
ＯＳＤ手段５０００においては、以下の処理が行われる。ＯＳＤフレームメモリ５０に格納されている文字図形データを読み出し画素単位での処理を行うために、いったんラインメモリ５１に格納する。色変換回路５２は、ラインメモリ５１に格納されているデータを１画素ずつ読み出し、ＣＬＵＴ（カラールックアップテーブル）等により、映像データと同じＹＣｂＣｒ値と合成の比率を表すα値に変換する。拡大回路５３は、ＯＳＤデータの画素数を映像データの画素数に合わせるため、２度振り等の処理を行う。ＯＳＤの解像度は、ＢＳ／ＣＳデジタル放送のデータ放送運用規定により定められており、１０８０ｉ、７２０ｐの場合は９６０画素×５４０ライン、４８０ｉ、４８０ｐの場合は７２０画素×４８０ラインである。
【００１９】
映像合成部６０００においては、以下の処理が行われる。拡大縮小回路４１から出力された映像データは、画素単位での処理を行うために、いったん合成部ラインメモリ６０に格納される。映像合成手段６１は、合成部ラインメモリ６０から読み出した映像データと、拡大回路５３から出力される文字図形データを、文字図形データに含まれるα値に基づいてα合成を行い、映像フォーマット変換部７０００に出力する。
【００２０】
映像フォーマット変換部７０００は、映像合成部６０００の出力Ｖを受け水平方向の拡大または縮小を行う第１の水平拡大縮小回路７０、映像合成手段６１の出力Ｖか、第１の水平拡大縮小回路７０の出力かを選択する主映像選択回路７１、主映像選択回路７１の出力を受け垂直方向の拡大または縮小を行う主映像垂直拡大縮小回路７２、主映像垂直拡大縮小回路７２において使用されるデータを一時的に格納しておく主映像ラインメモリ７３、主映像選択回路７１の出力か、主映像垂直拡大縮小回路７２の出力かを選択するセレクタ７４、映像合成部６０００の出力Ｖか、第１の水平拡大縮小回路７０の出力かを選択する副映像選択回路７５、副映像選択回路７５の出力を受け垂直方向の縮小を行う副映像垂直縮小回路７６、副映像垂直縮小回路７６において使用されるデータを一時的に格納しておく副映像ラインメモリ７７から構成される。
【００２１】
以下その動作について説明する。制御部（図示せず）により前記各回路を制御することにより、主映像出力として、Ｄ１出力、Ｄ２出力、Ｄ３出力、Ｄ４出力、Ｄ５出力、１０８０ｉ固定出力、副映像出力として４８０ｉ固定出力を以下のようにして実現できる。
【００２２】
主映像出力からＤ４端子あるいはＤ５端子として出力する場合は、以下のような動作となるよう各回路を制御する。主映像出力と接続する表示装置は、４８０ｉ、４８０ｐ、１０８０ｉ、７２０ｐすべての映像フォーマットを表示することができるので、主映像選択回路７１の入力ａ、セレクタ７４の入力ａを選択して、映像合成部６０００の出力Ｖをそのまま主映像出力として出力する。副映像出力用の処理には、副映像選択回路７５の入力ｂを選択し、第１の水平拡大縮小回路７０を使用する。映像ソースが４８０ｉの場合は、入力画素数７２０、フィールドあたりの走査線数２４０に対して第１の水平拡大縮小回路７０は等倍、副映像垂直縮小回路７６は等倍で動作させる。映像ソースが４８０ｐの場合は、入力画素数７２０、走査線数４８０に対して第１の水平拡大縮小回路７０は等倍、副映像垂直縮小回路７６は１／２倍で動作させる。映像ソースが１０８０ｉの場合は、入力画素数１９２０、フィールドあたりの走査線数５４０に対して第１の水平拡大縮小回路７０は３／８倍、副映像垂直縮小回路７６は４／９倍で動作させる。映像ソースが７２０ｐの場合は、入力画素数１２８０、走査線数７２０に対して第１の水平拡大縮小回路７０は９／１６倍、副映像垂直縮小回路７６は１／３倍で動作させる。こうすることにより、それぞれ４８０ｉの出力を得る。
【００２３】
なお、映像ソースが４８０ｐ、４８０ｉの場合には、副映像選択回路７５の入力ａを選択して第１の水平拡大縮小回路７０を使用しない方法により実現しても良い。
【００２４】
主映像出力からＤ３端子として出力する場合は、以下のような動作となるよう各回路を制御する。主映像出力と接続する表示装置は、４８０ｉ、４８０ｐ、１０８０ｉの映像を表示することができるので、映像ソースが４８０ｉ、４８０ｐ、１０８０ｉの場合には、主映像選択回路７１の入力ａ、セレクタ７４の入力ａを選択して、映像合成部６０００の出力Ｖをそのまま主映像出力に出力する。映像ソースが７２０ｐのときには、拡大縮小回路４１において、データ放送等で指定される拡大縮小処理に加えて、１０８０ｉへの変換を合わせて行う。すなわち、たとえばデータ放送として映像を３／４に縮小して表示するよう指定されている場合は、水平画素数１９２０×（３／４）＝１４４０画素、走査線数５４０×（３／４）＝４０５本に変換することになるので、入力画素数１２８０に対して９／８倍、入力走査線数７２０に対して９／１６倍の拡大縮小を行う。副映像出力用の処理には、副映像選択回路７５の入力ｂを選択して第１の水平拡大縮小回路７０を使用する。映像ソースが４８０ｉの場合は、入力画素数７２０、フィールドあたりの走査線数２４０に対して第１の水平拡大縮小回路７０は等倍、副映像垂直縮小回路７６は等倍で動作させる。映像ソースが４８０ｐの場合は、入力画素数７２０、走査線数４８０に対して第１の水平拡大縮小回路７０は等倍、副映像垂直縮小回路７６は１／２倍で動作させる。映像ソースが１０８０ｉあるいは７２０ｐの場合は、入力画素数１９２０、フィールドあたりの走査線数５４０に対して第１の水平拡大縮小回路７０は３／８倍、副映像垂直縮小回路７６は４／９倍で動作させる。こうすることにより、それぞれ４８０ｉの出力を得る。
【００２５】
なお、映像ソースが４８０ｐ、４８０ｉの場合には、副映像選択回路７５の入力ａを選択して第１の水平拡大縮小回路７０を使用しない方法により実現しても良い。
【００２６】
主映像出力からＤ２端子として出力する場合は、以下のような動作となるよう各回路を制御する。主映像出力用の処理には、主映像選択回路７１の入力ｂ、セレクタ７４の入力ｂを選択して第１の水平拡大縮小回路７０、主映像垂直拡大縮小回路７２、主映像ラインメモリ７３を使用する。第１の水平拡大縮小回路７０は、副映像側と共通で使用する。映像ソースが４８０ｉの場合は、入力画素数７２０、フィールドあたりの走査線数２４０に対して第１の水平拡大縮小回路７０は等倍、主映像垂直拡大縮小回路７２は等倍で動作させて４８０ｉの出力を得る。映像ソースが４８０ｐの場合は、入力画素数７２０、走査線数４８０に対して第１の水平拡大縮小回路７０は等倍、主映像垂直拡大縮小回路７２は等倍で動作させ、映像ソースが１０８０ｉの場合は、入力画素数１９２０、フィールドあたりの走査線数５４０に対して第１の水平拡大縮小回路７０は３／８倍、主映像垂直拡大縮小回路７２は８／９倍で動作させ、映像ソースが７２０ｐの場合は、入力画素数１２８０、走査線数７２０に対して第１の水平拡大縮小回路７０は９／１６倍、主映像垂直拡大縮小回路７２は２／３倍で動作させ、それぞれ４８０ｐの出力を得る。
【００２７】
なお、映像ソースが４８０ｐ、４８０ｉの場合には、主映像選択回路７１の入力ａを選択して第１の水平拡大縮小回路７０を使用しない方法により実現しても良い。セレクタ７４についても、同様に入力ａを選択して主映像垂直拡大縮小回路７２を使わない方法により実現しても良い。
【００２８】
副映像出力用の処理には、副映像選択回路７５の入力ｂを選択して第１の水平拡大縮小回路７０を使用する。映像ソースが４８０ｉの場合は、入力画素数７２０、フィールドあたりの走査線数２４０に対して第１の水平拡大縮小回路７０は等倍、副映像垂直縮小回路７６は等倍で動作させ、映像ソースが４８０ｐの場合は、入力画素数７２０、走査線数４８０に対して第１の水平拡大縮小回路７０は等倍、副映像垂直縮小回路７６は１／２倍で動作させ、映像ソースが１０８０ｉの場合は、入力画素数１９２０、フィールドあたりの走査線数５４０に対して第１の水平拡大縮小回路７０は３／８倍、副映像垂直縮小回路７６は８／９倍で動作させ、映像ソースが７２０ｐの場合は、入力画素数１２８０、走査線数７２０に対して第１の水平拡大縮小回路７０は９／１６倍、副映像垂直縮小回路７６は２／３倍で動作させることにより、それぞれ４８０ｉによる出力を得る。
【００２９】
なお、映像ソースが４８０ｐ、４８０ｉの場合には、副映像選択回路７５の入力ａを選択して第１の水平拡大縮小回路７０を使わない方法により実現しても良い。
【００３０】
主映像出力からＤ１端子として出力する場合は、以下のような動作となるよう各回路を制御する。主映像出力用の処理には、主映像選択回路７１の入力ｂ、セレクタ７４の入力ｂを選択して第１の水平拡大縮小回路７０、主映像垂直拡大縮小回路７２、主映像ラインメモリ７３を使用する。水平拡大縮小回路７０は、副映像出力用の処理と共通で使用する。映像ソースが４８０ｉの場合は、入力画素数７２０、フィールドあたりの走査線数２４０に対して第１の水平拡大縮小回路７０は等倍、主映像垂直拡大縮小回路７２は等倍で動作させ、映像ソースが４８０ｐの場合は、入力画素数７２０、走査線数４８０に対して第１の水平拡大縮小回路７０は等倍、主映像垂直拡大縮小回路７２は１／２倍で動作させ、映像ソースが１０８０ｉの場合は、入力画素数１９２０、フィールドあたりの走査線数５４０に対して第１の水平拡大縮小回路７０は３／８倍、主映像垂直拡大縮小回路７２は８／９倍で動作させ、映像ソースが７２０ｐの場合は、入力画素数１２８０、走査線数７２０に対して第１の水平拡大縮小回路７０は９／１６倍、主映像垂直拡大縮小回路７２は２／３倍で動作させ、それぞれ４８０ｐの出力を得る。
【００３１】
なお、映像ソースが４８０ｐ、４８０ｉの場合には、主映像選択回路７１については、ａ側を選択して第１の水平拡大縮小回路７０を使わない方法も考えられる。映像ソースが４８０ｉの場合にはセレクタ７４についても同様にａ側を選択して主映像垂直拡大縮小回路７２を使わない方法も考えられる。
【００３２】
副映像出力用の処理には、副映像選択回路７５の入力ｂを選択して第１の水平拡大縮小回路７０を前述の通り主映像出力用の処理と共通で使用する。映像ソースが４８０ｉの場合は、入力画素数７２０、フィールドあたりの走査線数２４０に対して第１の水平拡大縮小回路７０は等倍、副映像垂直縮小回路７６は等倍で動作させ、映像ソースが４８０ｐの場合は、入力画素数７２０、走査線数４８０に対して第１の水平拡大縮小回路７０は等倍、副映像垂直縮小回路７６は１／２倍で動作させ、映像ソースが１０８０ｉの場合は、入力画素数１９２０、フィールドあたりの走査線数５４０に対して第１の水平拡大縮小回路７０は３／８倍、副映像垂直縮小回路７６は８／９倍で動作させ、映像ソースが７２０ｐの場合は、入力画素数１２８０、走査線数７２０に対して第１の水平拡大縮小回路７０は９／１６倍、副映像垂直縮小回路７６は２／３倍で動作させることにより、それぞれ４８０ｉによる出力を得る。
【００３３】
なお、映像ソースが４８０ｐ、４８０ｉの場合には、副映像選択回路７５の入力ａを選択して第１の水平拡大縮小回路７０を使用しない方法により実現しても良い。
【００３４】
主映像出力から１０８０ｉ固定で出力する場合は、以下のような動作となるよう各回路を制御する。映像ソースが１０８０ｉの場合には、主映像選択回路７１の入力ａ、セレクタ７４の入力ａを選択して、映像合成部６０００の出力Ｖをそのまま主映像出力に出力し、１０８０ｉの出力を得る。副映像出力用の処理には、副映像選択回路７５の入力ｂを選択し、入力画素数１９２０、フィールドあたりの走査線数５４０に対して第１の水平拡大縮小回路７０は３／８倍、副映像垂直縮小回路７６は４／９倍で動作させることにより、４８０ｉの出力を得る。
【００３５】
映像ソースが７２０ｐの場合には、拡大縮小回路４１において、データ放送等で指定される拡大縮小処理に加えて、１０８０ｉへの変換を合わせて行い、映像拡大縮小手段４０００の出力において１０８０ｉに変換する。映像フォーマット変換部７０００における動作は映像ソースが１０８０ｉのときと同じ動作とし、主映像出力として１０８０ｉの出力、副映像出力として４８０ｉの出力を得る。
【００３６】
映像ソースが４８０ｐの場合、主映像出力用の処理には主映像選択回路７１の入力ｂ、セレクタ７４のｂ側の入力を選択して第１の水平拡大縮小回路７０、主映像垂直拡大縮小回路７２、主映像ラインメモリ７３を使用し、入力画素数７２０、フィールドあたりの走査線数４８０に対して第１の水平拡大縮小回路７０は８／３倍、主映像垂直拡大縮小回路７２は９／８倍で動作させ、主映像出力として１０８０ｉの出力を得る。副映像出力用の処理には、副映像選択回路７５の入力ａを選択して、映像合成部６０００の出力Ｖを直接副映像垂直縮小回路７６に入力し、副映像垂直縮小回路７６は１／２倍で動作させることにより、４８０ｉの出力を得る。
【００３７】
映像ソースが４８０ｉの場合、主映像用の処理には、主映像選択回路７１の入力ｂ、セレクタ７４の入力ｂを選択して第１の水平拡大縮小回路７０、主映像垂直拡大縮小回路７２、主映像ラインメモリ７３を使用し、入力画素数７２０、フィールドあたりの走査線数２４０に対して第１の水平拡大縮小回路７０は８／３倍、主映像垂直拡大縮小回路７２は９／４倍で動作させ、主映像出力として１０８０ｉの出力を得る。副映像出力用の処理には、副映像選択回路７５の入力ａを選択して、映像合成部６０００の出力Ｖを直接副映像垂直縮小回路７６に入力し、副映像垂直縮小回路７６は等倍で動作させることにより、４８０ｉの出力を得る。
【００３８】
なお、映像拡大縮小手段４において４８０ｐへの変換を先に行い、ＯＳＤとの合成を行ってから、映像フォーマット変換部７では映像ソースが４８０ｐの場合と同様の処理を行うことにより実現しても良い。
【００３９】
以上のように、１つの第１の水平拡大縮小回路７０を用いて、主映像出力用、副映像出力用の映像フォーマット変換を行うことができるので、第１の水平拡大縮小回路７０に係るフィルタ演算器等の回路構成を簡略化して回路コストを低減することができる。
【００４０】
（実施の形態２）
図３は本発明の実施の形態２における映像フォーマット変換装置の構成を示すブロック図であり、映像拡大縮小手段４０００、ＯＳＤ手段５、映像合成部６００１、映像フォーマット変換部７００１の構成を示すブロック図である。
【００４１】
実施の形態２と、実施の形態１とで異なる点は、映像合成部６０００において、映像合成手段６１の入力とその出力とのいずれかを選択し出力Ｖ１として出力する第１の合成部選択回路６２ａと、同じく映像合成手段６１の入力とその出力とのいずれかを選択し出力Ｖ２として出力する第２の合成部選択回路６３ａが付加され、映像フォーマット変換部７０００において第１の水平拡大縮小回路７０が、Ｖ１、Ｖ２の２系統の映像データを入力して水平拡大縮小処理を行うことができる第２の水平拡大縮小回路７０ａに置き換えられた点であり、その他の点は図２における、映像拡大縮小手段４０００、ＯＳＤ手段５０００、映像合成部６０００、映像フォーマット変換部７０００の構成と同様であるので、同一部分には同一符号を付し、以下詳細な説明を省略する。
【００４２】
図４は、第２の水平拡大縮小回路７０ａ内部の詳細な構成を示すブロック図である。第２の水平拡大縮小回路７０ａは、Ｖ１から入力されたデータ列を保持するラッチ７０１、Ｖ２から入力されたデータ列を保持するラッチ７０２、ラッチ７０１に保持されているデータとラッチ７０２に保持されているデータのどちらかを選択する主副映像信号選択回路７０３、フィルタ処理を行う積和演算器７０４、Ｖ１から入力されたデータ列のフィルタ処理結果を保持するラッチ７０５、Ｖ２から入力されたデータ列のフィルタ処理結果を保持するラッチ７０６を含む。第２の水平拡大縮小回路７０ａは、主副映像信号選択回路７０３の制御方法により、３通りの動作が可能である。すなわち、主副映像信号選択回路７０３の入力ａに固定することにより入力Ｖ１に対する水平拡大縮小処理を行うことができ、主副映像信号選択回路７０３の入力ｂに固定することにより入力Ｖ２に対する水平拡大縮小処理を行うことができ、主副映像信号選択回路７０３の入力を交互に切り替えて時分割で使用することにより、単位時間に処理可能な画素数は、前２者と比較して１／２になるが、入力Ｖ１とＶ２の両方に対する水平拡大縮小処理を行うことができる。
【００４３】
主映像出力にはＯＳＤを合成した画面を出力し、副映像出力にはＯＳＤを合成しない画面を出力する場合には、第１の合成部選択回路６２ａの入力ａ、第２の合成部選択回路６３ａの入力ｂを選択することにより、映像合成部６００１の出力Ｖ１はＯＳＤを合成した信号、Ｖ２にはＯＳＤを合成しない信号となる。
【００４４】
また、主映像出力にはＯＳＤを合成しない画面を出力し、副映像出力にはＯＳＤを合成した画面を出力する場合には、第１の合成部選択回路６２ａの入力ｂ、第２の合成部選択回路６３ａの入力ａを選択することにより、映像合成部６００１の出力Ｖ１はＯＳＤを合成しない信号、Ｖ２にはＯＳＤを合成した信号となる。
【００４５】
主映像出力がＤ４あるいはＤ３出力の場合、または主映像出力がＤ２あるいはＤ１で映像ソースが４８０ｉ，４８０ｐの場合、または主映像出力が１０８０ｉ固定で映像ソースが１０８０ｉ、７２０ｐの場合には、主映像選択回路７１の入力ａ、副映像選択回路７５の入力ｂ、主副映像信号選択回路７０３の入力ｂを選択し、第２の水平拡大縮小回路７０ａは、副映像出力用の処理に使用する。
【００４６】
主映像出力がＤ２あるいはＤ１で映像ソースが１０８０ｉ、７２０ｐの場合には、拡大縮小回路４１において、データ放送等で指定される拡大縮小処理に加えて、全画面の場合の水平画素数が９６０画素となるように縮小する。すなわち、たとえば映像が１０８０ｉで、データ放送として映像を３／４に縮小して表示するよう指定されている場合は、（９６０／１９２０）×（３／４）＝３／８倍の縮小を行う。
【００４７】
ＯＳＤについては、通常の１０８０ｉの場合、拡大回路５３において水平９６０画素のデータに対して２度振りを行って水平１９２０画素とするが、この拡大処理を行わず、９６０画素のままで映像と合成する。
【００４８】
さらに、主映像選択回路７１の入力ｂ、副映像選択回路７５の入力ｂを選択し、主副映像信号選択回路７０３については、前述の通り、入力ａ、ｂ側を交互に切り替えることにより、第２の水平拡大縮小回路７０ａを、主映像出力用、副映像出力用の両方の処理に使用する。
【００４９】
主映像出力が１０８０ｉ固定で映像ソースが４８０ｉ、４８０ｐの場合には、主映像選択回路７１の入力ｂ、副映像選択回路７５の入力ａ、主副映像信号選択回路７０３の入力ａを選択し、第２の水平拡大縮小回路７０ａは、主映像出力用の処理に使用する。
【００５０】
以上のように、主映像出力用と副映像出力用の映像が異なる場合にも、１つの第２の水平拡大縮小回路７０ａを用いて、主映像出力用、副映像出力用の映像フォーマット変換を行うことができるので、第２の水平拡大縮小回路７０ａに係るフィルタ演算器等の回路構成を簡略化して回路コストを低減することができる。
【００５１】
（実施の形態３）
図５は、本発明の実施の形態３における映像フォーマット変換装置の構成を示すブロック図であり、映像拡大縮小手段４０００、ＯＳＤ手段５０００、映像合成部６００２、映像フォーマット変換部７００２の構成を示すブロック図である。
【００５２】
実施の形態３と、実施の形態２とで異なる点は、映像フォーマット変換部７００１において、映像合成部６００１の出力Ｖ１と、主映像垂直拡大縮小回路７２の出力を選択し、第２の水平拡大縮小回路７０ａに入力する入力選択回路７８ｂが付加され、セレクタ７４が第２の水平拡大縮小回路７０ａの出力ＶＯ１を選択できるように入力を追加したセレクタ７４ｂに置き換えられ、合成部ラインメモリ６０と主映像ラインメモリ７３とが、共通の統合ラインメモリ２０１ｂとこれを管理するメモリ制御部２００ｂに置きかえられた点であり、その他の点については図３における、映像拡大縮小手段４０００、ＯＳＤ手段５０００、映像合成部６００１、映像フォーマット変換部７００１の構成と同様であるので、同一部分には同一符号を付し、以下詳細な説明を省略する。
【００５３】
実施の形態３の場合でも、実施の形態２と同様、以下のようにして映像フォーマット変換が可能である。主映像出力がＤ３ないしＤ５出力の場合、または主映像出力がＤ２あるいはＤ１で映像ソースが４８０ｉ、４８０ｐの場合、または主映像出力が１０８０ｉ固定で映像ソースが１０８０ｉ、７２０ｐの場合には、実施の形態２と同じく、主映像選択回路７１の入力ａ、入力選択回路７８ｂの入力ａ、副映像選択回路７５の入力ｂ、主副映像信号選択回路７０３の入力ｂを選択し、第２の水平拡大縮小回路７０ａは、副映像出力用の処理に使用する。このとき、統合ラインメモリ２０１ｂは、映像合成部の一時記憶としてのみ使用する。
【００５４】
主映像出力がＤ２あるいはＤ１で映像ソースが１０８０ｉ、７２０ｐの場合でも、実施の形態２と同じく、拡大縮小回路４１において、データ放送等で指定される拡大縮小処理に加えて、全画面の場合の水平画素数が９６０画素となるように縮小し、主映像選択回路７１の入力ｂ、入力選択回路７８ｂの入力ａ、副映像選択回路７５の入力ｂを選択し、主副映像信号選択回路７０３については入力ａ、ｂ側を交互に切り替えることにより、第２の水平拡大縮小回路７０ａを、主映像出力用、副映像出力用の両方の処理に使用する。このとき、統合ラインメモリ２０１ｂは、映像合成部６００２の一時記憶、主映像出力の垂直縮小処理用の両方の用途において使用する。
【００５５】
主映像出力が１０８０ｉ固定で映像ソースが４８０ｉ、４８０ｐの場合には、主映像選択回路７１の入力ａ、入力選択回路７８ｂの入力ｂ、セレクタ７４ｂの入力ｃ、副映像選択回路７５の入力ａ、主副映像信号選択回路７０３の入力ａを選択し、第２の水平拡大縮小回路７０ａによる水平拡大処理の前に、主映像垂直拡大縮小回路７２によって垂直拡大処理を行う。
【００５６】
以上の処理において、必要なメモリ容量は以下のようになる。映像合成部６００２において、一時的な記憶を統合ラインメモリ２０１ｂのダブルバッファにより構成し、主映像の垂直処理を４タップフィルタで行うために３ライン分のラインメモリを使用するとする。この条件の下、実施の形態２の場合に必要なメモリの容量は、映像合成部６００１の一時記憶として、１９２０画素×２＝３８４０画素、垂直処理用のラインメモリとして、１９２０画素×３＝５７６０画素、合計９６００画素分必要である。
【００５７】
一方、実施の形態３の場合に必要なメモリの容量は、主映像出力がＤ４あるいはＤ３出力の場合、または主映像出力がＤ２あるいはＤ１で映像ソースが４８０ｉ、４８０ｐの場合、または主映像出力が１０８０ｉ固定で映像ソースが１０８０ｉ、７２０ｐの場合には、映像合成部６００２の一時記憶として、１９２０画素×２＝３８４０画素分必要で、主映像出力がＤ２あるいはＤ１で映像ソースが１０８０ｉ、７２０ｐの場合には、映像合成部６００２の一時記憶として９６０画素×２＝１９２０画素、垂直処理用のラインメモリとして７２０画素×３＝２１６０画素、合計４０８０画素分必要である。主映像出力が１０８０ｉ固定で映像ソースが４８０ｉ、４８０ｐの場合には、映像合成部の一時記憶として７２０画素×２＝１４４０画素、垂直処理用のラインメモリとして７２０画素×３＝２１６０画素、合計３６００画素分必要である。したがって、最大で合計４０８０画素分のメモリが必要とされるにすぎず、実施の形態２に比してメモリの容量が少なくて済む。
【００５８】
このように、主映像の出力形式と映像ソースのフォーマットに応じて、記憶容量の配分を変えることができるので、メモリの容量の合計を少なくして回路コストを低減することができる。
【００５９】
【発明の効果】
以上のように、本発明によれば、映像フォーマット変換に係るフィルタ処理用演算器、メモリ等の回路を削減し、安価な映像フォーマット変換装置及びこれを用いたデジタル放送受信装置を提供することができるという優れた効果が得られる。
【図面の簡単な説明】
【図１】本発明の実施の形態１における映像フォーマット変換装置を含むデジタル放送受信装置の構成を示すブロック図
【図２】本発明の実施の形態１における映像フォーマット変換装置の構成を示すブロック図
【図３】本発明の実施の形態２における映像フォーマット変換装置の構成を示すブロック図
【図４】本発明の実施の形態２における第２の水平拡大縮小回路の構成を示すブロック図
【図５】本発明の実施の形態３における映像フォーマット変換装置の構成を示すブロック図
【図６】ＢＳ／ＣＳデジタル放送で放送される映像フォーマットの仕様を示す図
【図７】Ｄ端子の仕様を示す図
【図８】従来の映像フォーマット変換装置を含むデジタル放送受信装置の構成を示すブロック図
【図９】従来の映像フォーマット変換装置における主映像フォーマット変換部の構成を示すブロック図
【符号の説明】
６２ａ 第１の合成部選択回路
６３ａ 第２の合成部選択回路
７０ 第１の水平拡大縮小回路
７０ａ 第２の水平拡大縮小回路
７１ 主映像選択回路
７２ 主映像垂直拡大縮小回路
７３ 主映像ラインメモリ
７４、７４ｂ セレクタ
７５ 副映像選択回路
７６ 副映像垂直縮小回路
７７ 副映像ラインメモリ
７８ｂ 入力選択回路
７０１、７０２、７０５、７０６ ラッチ
７０３ 主副映像信号選択回路
７０４ 積和演算器
４０００ 映像拡大縮小手段
５０００ ＯＳＤ手段
６０００、６００１、６００２ 映像合成部
７０００、７００１、７００２ 映像フォーマット変換部[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a video format conversion device having a main video output capable of inputting a video of a plurality of video formats and switching and outputting a plurality of video formats, and a sub-video output capable of outputting a conventional video format.
[0002]
[Prior art]
In recent years, television broadcasting has been digitized, and BS digital broadcasting and CS digital broadcasting, which are being broadcast in Japan, have four video formats of 1080i, 720p, 480p, and 480i as shown in FIG. It is broadcast on Here, FIG. 6 is a table showing specifications of a video format broadcast by BS / CS digital broadcasting. When the form of the digital broadcast receiving apparatus for receiving this broadcast is a set-top box (STB), a YPbPr component input / output called a D terminal is standardized as a terminal for connecting to a display device supporting high definition display (EIAJ). CP-4120), D1 to D5 terminals are distinguished according to input / output video formats as shown in FIG. 7, and D1 to D4 terminals are generally used except D5 terminals corresponding to 1080p which are not used as a broadcast format. Is used regularly. FIG. 7 is a table showing the specifications of the D terminal.
[0003]
Some televisions capable of receiving analog high-definition broadcasting can input and display only a 1080i YPbPr signal. In STB, it is necessary to convert and output a video format in accordance with the input specifications of these connected display devices. Further, the STB usually has a terminal that outputs all 480i regardless of the video format to be broadcast in order to connect to a television or a recording device compatible with the conventional system such as NTSC.
[0004]
FIG. 8 is a block diagram showing a configuration of a digital broadcast receiver (STB) including a conventional video format converter. 8 includes a tuner unit 2, an AV (audio / video) decoder 3, a video format converter 100, a main video output unit 9, a sub video output unit 10, and an audio output unit 11. The video format conversion device 100 includes a video scaling unit 4000, an OSD (On Screen Display) unit 5000, a video synthesis unit 6, a main video format conversion unit 7, and a sub video format conversion unit 8.
[0005]
The operation of the conventional video format converter configured as described above will be described below. The tuner unit 2 receives an IF signal received by the antenna 1 for receiving radio waves of digital broadcasting, performs demodulation processing and the like, and outputs a transport stream TS to the AV decoder 3. The AV decoder 3 decodes the transport stream TS and outputs a digital audio signal AD and a digital video signal VD. The digital audio signal AD is converted into an analog audio signal in the audio output unit 11 and output.
[0006]
The video scaling means 4000 receives the output VD of the AV decoder 3 and scales up or down to a video of a predetermined size defined by a data broadcasting standard or the like. The OSD unit 5000 generates a predetermined character figure or the like defined by data broadcasting or the like. The video synthesizing unit 6 performs α synthesis on the video output from the video scaling unit 4000 and the OSD image output from the OSD unit 5000 according to the α value (synthesis value) included in the OSD image, and synthesizes the video. Is output. The main video format conversion unit 7 converts the video output from the video synthesis unit 6 into a digital video signal of a predetermined resolution according to the specification of the display device connected to the main video output. The main video output unit 9 receives the video converted by the main video format conversion unit 7 and outputs it as an analog main video signal. The sub-video format converter 8 converts the video output from the video synthesizer 6 into a digital video signal conforming to a conventional broadcasting system such as NTSC. The sub-video output unit 10 receives the video converted by the sub-video format conversion unit 8, converts the video into an analog video signal that can be displayed on a display device compatible with a conventional broadcasting system such as NTSC, and outputs the analog video signal.
[0007]
Next, the main video format converter 7 will be described in detail. FIG. 9 is a block diagram showing the configuration of the main video format conversion unit 7. The main video format conversion unit 7 includes a horizontal enlargement / reduction circuit 12 and a vertical enlargement / reduction circuit 13, and performs digital filter processing based on a product-sum operation. In the case of horizontal n taps and vertical m taps, the horizontal scaling circuit 12 has n multipliers and one n input adder, and the vertical scaling circuit 13 has m multipliers and one m input addition. And m-1 line memories are required. The sub-video format converter 8 has the same circuit configuration as the main video format converter 7.
[0008]
[Problems to be solved by the invention]
However, in the above-described conventional configuration, a main video output that can be output by switching between 480i, 480p, 1080i, and 720p according to a display device to be connected, and a sub-video output that is fixedly output at 480i based on a conventional broadcasting system such as NTSC. In the STB having the following, the main video format conversion unit 7 and the sub video format conversion unit 8 need to have the horizontal enlargement / reduction circuit 12 and the vertical enlargement / reduction circuit 12, respectively, in order to obtain the video of both outputs. Increased.
[0009]
SUMMARY OF THE INVENTION An object of the present invention is to solve the above-mentioned conventional problems, and to provide an inexpensive video format converter and a digital broadcast receiver using the same by reducing large circuits such as a filtering processing unit and a memory. And
[0010]
[Means for Solving the Problems]
In order to achieve this object, a video format conversion device and a digital broadcast receiving device according to the present invention have the following configurations.
[0011]
(1) First invention
According to a first aspect of the present invention, there is provided a video format conversion device, comprising: a video enlargement / reduction means for enlarging / reducing an input digital video signal; an OSD means for generating character / graphic information; A unit line memory, a video synthesizing unit that synthesizes an output of the synthesizing unit line memory and an output of the OSD unit, a first horizontal scaling circuit that performs a horizontal scaling process on an output of the video synthesis unit, A main video selecting circuit for selecting one of an output of the video synthesizing means and an output of the first horizontal enlarging / reducing circuit; and a main video vertical enlarging unit for performing vertical processing for main video output on the output of the main video selecting circuit. A reducing circuit; a main video line memory for temporarily storing signals used in the main video vertical scaling circuit; an output of the video synthesizing means and the first horizontal scaling; A sub-picture selection circuit for selecting any of the outputs of the reduction circuit, a sub-picture vertical reduction circuit for performing a vertical process for sub-picture output on the output of the sub-picture selection circuit, and a sub-picture vertical reduction circuit. And a sub-video line memory for temporarily storing signals.
[0012]
(2) Second invention
According to a second aspect of the present invention, there is provided a video format conversion apparatus, which comprises: a video scaling means for scaling an input digital video signal; an OSD means for generating character / graphic information; and a composition for temporarily storing an output of the video scaling means. Unit memory, an image synthesizing unit that synthesizes the output of the synthesizing unit line memory and the output of the OSD unit, and a first unit that selects one of the output of the synthesizing unit line memory and the output of the image synthesizing unit. A main image output signal and a sub image output signal in a time sharing manner with respect to the output of the first synthesis unit selection circuit and the output of the second synthesis unit selection circuit. A second horizontal enlargement / reduction circuit having a main / sub video signal selection circuit for switching horizontal and vertical signals, an output of the first synthesis unit selection circuit, and an output of the second horizontal enlargement / reduction circuit. A main video selecting circuit for selecting any one of them; a main video vertical scaling circuit for performing vertical processing for main video output on an output of the main video selecting circuit; and a signal used in the main video vertical scaling circuit. A main video line memory for storing, a sub video selection circuit for selecting one of an output of the second synthesizing section selection circuit and an output of the second horizontal scaling circuit, The apparatus includes a sub-picture vertical reduction circuit that performs vertical processing for outputting a sub-picture, and a sub-picture line memory that temporarily stores signals used in the sub-picture vertical reduction circuit.
[0013]
(3) Third invention
A video format conversion device according to a third aspect of the present invention includes a video scaling unit that scales an input digital video signal, an OSD unit that generates character / graphic information, and temporarily stores an output of the video scaling unit to be described later. An integrated line memory for temporarily storing signals used in a main image vertical scaling circuit, a memory control circuit for managing the integrated line memory, and an image for synthesizing an output of the integrated line memory and an output of the OSD means. A synthesizing unit, a first synthesizing unit selecting circuit and a second synthesizing unit selecting circuit for selecting any of the output of the integrated line memory and the output of the video synthesizing unit, An input selection circuit for selecting one of an output and an output of a main video vertical scaling circuit described later; an output of the input selection circuit and an output of the second synthesis unit selection circuit A second horizontal enlargement / reduction circuit having a main / sub video signal selection circuit for switching between a main video output signal and a sub-video signal in a time-division manner and performing a horizontal enlargement / reduction process; A main image selection circuit for selecting any one of the output of the second horizontal enlargement / reduction circuit and an output of the second horizontal enlargement / reduction circuit; and a main image vertical enlargement / reduction circuit for performing vertical processing for main image output on the output of the main image selection circuit. A sub-picture selecting circuit for selecting one of the output of the second synthesizing section selecting circuit and the output of the second horizontal enlarging / reducing circuit; And a sub-picture line memory for temporarily storing signals used in the sub-picture vertical reduction circuit.
[0014]
(4) Fourth invention
A digital broadcast receiving apparatus according to a fourth aspect of the present invention includes a tuner section that demodulates the output of an antenna that receives radio waves of digital broadcast, an AV decoder that decodes the output of the tuner section into a digital audio signal and a digital video signal, A video format converter according to the first invention, the second invention or the third invention for inputting the output of the AV decoder.
[0015]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, a video format conversion device used in a digital broadcast receiving device will be described as a video format conversion device according to the present invention. Note that the video format conversion device to which the present invention is applied is not particularly limited to this example, and any other video format conversion device may be used as long as it converts a video format for an input video signal and outputs the video signal. The same can be applied, and the present invention can be similarly applied to other receiving apparatuses, video reproducing apparatuses, and the like.
[0016]
(Embodiment 1)
FIG. 1 is a block diagram illustrating a configuration of a digital broadcast receiving apparatus including a video format conversion apparatus according to Embodiment 1 of the present invention. The digital broadcast receiving apparatus 3000 shown in FIG. 1 includes a tuner section 2, a video format conversion apparatus 1000, a main video output section 9, a sub video output section 10, an audio output section 11, and a control section (not shown) for controlling these operations. )including. The video format conversion apparatus 1000 includes an AV decoder 3, a video scaling unit 4000, an OSD unit 5000, a video synthesis unit 6000, and a video format conversion unit 7000. The tuner unit 2 receives an IF signal received by the antenna 1 for receiving radio waves of digital broadcasting, performs demodulation processing and the like, and outputs a transport stream TS to the AV decoder 3. The AV decoder 3 decodes the transport stream TS and outputs a digital audio signal AD and a digital video signal VD. The digital audio signal AD is converted into an analog audio signal in the audio output unit 11 and output. The video scaling means 4000 receives the output VD of the AV decoder 3 and scales up or down to a video of a predetermined size defined by a data broadcasting standard or the like. The OSD means 5000 generates a predetermined character figure or the like defined by data broadcasting or the like. The video synthesizing unit 6000 performs α synthesis on the video output from the video scaling unit 4000 and the OSD image output from the OSD unit 5000 according to the α value (synthesis value) included in the OSD image, and synthesizes the video. Is output. The video format conversion unit 7000 converts the video output from the video synthesis unit 6000 into a digital video signal of a predetermined resolution according to the specification of the display device connected to the main video output, and converts the video output from the video synthesis unit 6000. The output video is converted into a digital video signal conforming to a conventional broadcasting system such as NTSC. The main video output unit 9 receives the video converted by the video format conversion unit 7000 and outputs it as an analog main video signal. The sub-video output unit 10 receives the video converted by the video format conversion unit 7000, converts the video into an analog video signal that can be displayed on a display device compatible with a conventional broadcasting system such as NTSC, and outputs the analog video signal.
[0017]
Next, the video format converter 1000 shown in FIG. 1 will be described in detail. FIG. 2 is a block diagram showing a configuration of the video format conversion apparatus 1000 according to Embodiment 1 of the present invention. The video scaling means 4000 reads the digital video data stored in the video frame memory 40 and decoded and stored by the AV decoder 3, and a predetermined size defined by a data broadcasting standard or the like by a scaling circuit 41. Enlarge or reduce the image.
[0018]
The following processing is performed in the OSD means 5000. The character / graphic data stored in the OSD frame memory 50 is temporarily stored in the line memory 51 in order to read out and perform processing in pixel units. The color conversion circuit 52 reads out the data stored in the line memory 51 one pixel at a time, and converts the data into the same YCbCr value as that of the video data and an α value indicating the combination ratio by using a CLUT (color lookup table) or the like. The enlargement circuit 53 performs a process such as twice swing to match the number of pixels of the OSD data with the number of pixels of the video data. The resolution of the OSD is determined by the data broadcasting operation regulations of BS / CS digital broadcasting. In the case of 1080i and 720p, it is 960 pixels × 540 lines, and in the case of 480i and 480p, it is 720 pixels × 480 lines.
[0019]
The following processing is performed in the video synthesizing unit 6000. The video data output from the enlargement / reduction circuit 41 is temporarily stored in the synthesizing unit line memory 60 in order to perform processing in pixel units. The video synthesizing unit 61 performs α synthesis on the video data read from the synthesizing unit line memory 60 and the character / graphic data output from the enlargement circuit 53 based on the α value included in the character / graphic data. Output to 7000.
[0020]
The video format conversion unit 7000 receives the output V of the video synthesis unit 6000 and expands or reduces in the horizontal direction a first horizontal expansion / reduction circuit 70, the output V of the video synthesis unit 61, or the first horizontal expansion / reduction circuit 70 , A main video vertical scaling circuit 72 that receives the output of the main video selection circuit 71 and expands or reduces in the vertical direction, and data used in the main video vertical scaling circuit 72. A main image line memory 73 temporarily stored, a selector 74 for selecting an output of the main image selection circuit 71 or an output of the main image vertical scaling circuit 72, an output V of the image synthesis unit 6000, or a first A sub-picture selection circuit 75 for selecting whether to output from the horizontal enlargement / reduction circuit 70, a sub-picture vertical reduction circuit 76 for receiving the output of the sub-picture selection circuit 75 and performing vertical reduction, Composed of sub-picture line memory 77 for temporarily storing the data used in the circuit 76.
[0021]
The operation will be described below. By controlling each of the circuits by a control unit (not shown), a D1 output, a D2 output, a D3 output, a D4 output, a D5 output, a 1080i fixed output as a main video output, and a 480i fixed output as a sub-video output are as follows. It can be realized as follows.
[0022]
When outputting from the main video output as the D4 terminal or the D5 terminal, each circuit is controlled so as to perform the following operation. Since the display device connected to the main video output can display all video formats of 480i, 480p, 1080i, and 720p, the input a of the main video selection circuit 71 and the input a of the selector 74 are selected, and the video is synthesized. The output V of the unit 6000 is output as a main video output as it is. In the processing for sub-picture output, the input b of the sub-picture selection circuit 75 is selected, and the first horizontal scaling circuit 70 is used. When the video source is 480i, the first horizontal enlargement / reduction circuit 70 is operated at the same magnification and the sub-picture vertical reduction circuit 76 is operated at the same magnification with respect to 720 input pixels and 240 scanning lines per field. When the video source is 480p, the first horizontal enlargement / reduction circuit 70 is operated at the same magnification and the sub-picture vertical reduction circuit 76 is operated at 1/2 times the number of input pixels 720 and the number of scanning lines 480. When the video source is 1080i, the first horizontal enlargement / reduction circuit 70 operates at 3/8 times and the sub-image vertical reduction circuit 76 operates at 4/9 times with respect to 1920 input pixels and 540 scanning lines per field. Let it. When the video source is 720p, the first horizontal enlargement / reduction circuit 70 is operated at 9/16 times and the sub-image vertical reduction circuit 76 is operated at 1/3 times with respect to 1280 input pixels and 720 scanning lines. In this way, an output of 480i is obtained.
[0023]
When the video source is 480p or 480i, the input a of the sub-video selection circuit 75 may be selected and the first horizontal enlargement / reduction circuit 70 may not be used.
[0024]
When outputting from the main video output as the D3 terminal, each circuit is controlled so as to operate as follows. The display device connected to the main video output can display 480i, 480p, 1080i video. Therefore, when the video source is 480i, 480p, 1080i, the input a of the main video selection circuit 71 and the selector 74 The input a is selected, and the output V of the video synthesizing unit 6000 is directly output to the main video output. When the video source is 720p, the scaling circuit 41 performs conversion to 1080i in addition to scaling processing specified in data broadcasting or the like. That is, for example, when it is specified to display a video as reduced to 3/4 as a data broadcast, the number of horizontal pixels is 1920 × (3/4) = 1440 pixels, and the number of scanning lines is 540 × (3/4) = Since the number of input pixels is converted to 405, enlargement / reduction is performed 9/8 times for the number 1280 of input pixels and 9/16 times for the number 720 of input scanning lines. In the processing for sub-picture output, the input b of the sub-picture selection circuit 75 is selected, and the first horizontal scaling circuit 70 is used. When the video source is 480i, the first horizontal enlargement / reduction circuit 70 is operated at the same magnification and the sub-picture vertical reduction circuit 76 is operated at the same magnification with respect to 720 input pixels and 240 scanning lines per field. When the video source is 480p, the first horizontal enlargement / reduction circuit 70 is operated at the same magnification and the sub-picture vertical reduction circuit 76 is operated at 1/2 times the number of input pixels 720 and the number of scanning lines 480. When the video source is 1080i or 720p, the first horizontal enlargement / reduction circuit 70 is 3/8 times and the sub-picture vertical reduction circuit 76 is 4/9 times for 1920 input pixels and 540 scanning lines per field. To work with. In this way, an output of 480i is obtained.
[0025]
When the video source is 480p or 480i, the input a of the sub-video selection circuit 75 may be selected and the first horizontal enlargement / reduction circuit 70 may not be used.
[0026]
When outputting from the main video output as the D2 terminal, each circuit is controlled so as to operate as follows. In the main video output processing, the input b of the main video selection circuit 71 and the input b of the selector 74 are selected, and the first horizontal enlargement / reduction circuit 70, the main video vertical enlargement / reduction circuit 72, and the main video line memory 73 are selected. use. The first horizontal scaling circuit 70 is used in common with the sub-picture side. When the video source is 480i, the first horizontal scaling circuit 70 operates at the same magnification and the main video vertical scaling circuit 72 operates at the same magnification with respect to the number of input pixels 720 and the number of scanning lines 240 per field. Get the output of When the video source is 480p, the first horizontal scaling circuit 70 is operated at the same magnification and the main video vertical scaling circuit 72 is operated at the same magnification for the number of input pixels 720 and the number of scanning lines 480, and the video source is 1080i. In the case of, the first horizontal enlargement / reduction circuit 70 operates at 3/8 times and the main image vertical enlargement / reduction circuit 72 operates at 8/9 times with respect to 1920 input pixels and 540 scanning lines per field. When the source is 720p, the first horizontal scaling circuit 70 operates at 9/16 times and the main video vertical scaling circuit 72 operates at 2/3 times the number of input pixels 1280 and the number of scanning lines 720, respectively. Obtain an output of 480p.
[0027]
If the video source is 480p or 480i, the input may be realized by selecting the input a of the main video selection circuit 71 and not using the first horizontal enlargement / reduction circuit 70. Similarly, the selector 74 may be realized by selecting the input “a” and not using the main video vertical scaling circuit 72.
[0028]
In the processing for sub-picture output, the input b of the sub-picture selection circuit 75 is selected, and the first horizontal scaling circuit 70 is used. When the video source is 480i, the first horizontal enlargement / reduction circuit 70 operates at the same magnification and the sub-picture vertical reduction circuit 76 operates at the same magnification with respect to the number of input pixels 720 and the number of scanning lines 240 per field. Is 480p, the first horizontal enlargement / reduction circuit 70 is operated at the same magnification, the sub-picture vertical reduction circuit 76 is operated at 1/2 times the number of input pixels 720 and the number of scanning lines 480, and the video source is 1080i. In this case, the first horizontal enlargement / reduction circuit 70 operates at 3/8 times and the sub-image vertical reduction circuit 76 operates at 8/9 times the number of input pixels 1920 and the number of scanning lines per field 540, and the image source is In the case of 720p, the first horizontal enlargement / reduction circuit 70 operates at 9/16 times and the sub-picture vertical reduction circuit 76 operates at 2/3 times the number of input pixels 1280 and the number of scanning lines 720, so To obtain an output by.
[0029]
When the video source is 480p or 480i, the input may be realized by selecting the input a of the sub-video selection circuit 75 and not using the first horizontal enlargement / reduction circuit 70.
[0030]
When outputting from the main video output as the D1 terminal, each circuit is controlled so as to operate as follows. In the main video output processing, the input b of the main video selection circuit 71 and the input b of the selector 74 are selected, and the first horizontal enlargement / reduction circuit 70, the main video vertical enlargement / reduction circuit 72, and the main video line memory 73 are selected. use. The horizontal enlargement / reduction circuit 70 is used in common with the processing for sub-picture output. When the video source is 480i, the first horizontal scaling circuit 70 operates at the same magnification and the main video vertical scaling circuit 72 operates at the same magnification for 720 input pixels and 240 scanning lines per field. When the source is 480p, the first horizontal enlargement / reduction circuit 70 operates at the same magnification and the main video vertical enlargement / reduction circuit 72 operates at 1/2 times the number of input pixels 720 and the number of scanning lines 480. In the case of 1080i, the first horizontal scaling circuit 70 operates at 3/8 times and the main video vertical scaling circuit 72 operates at 8/9 times with respect to 1920 input pixels and 540 scanning lines per field. When the video source is 720p, the first horizontal scaling circuit 70 is operated at 9/16 times and the main video vertical scaling circuit 72 is operated at 2/3 times with respect to 1280 input pixels and 720 scanning lines. 4 each To obtain an output of 0p.
[0031]
When the video source is 480p or 480i, a method of selecting the side a and not using the first horizontal enlargement / reduction circuit 70 for the main video selection circuit 71 is also conceivable. When the video source is 480i, a method of selecting the selector 74 similarly and not using the main video vertical scaling circuit 72 may be considered.
[0032]
In the sub-video output processing, the input b of the sub-video selection circuit 75 is selected, and the first horizontal enlargement / reduction circuit 70 is used in common with the main video output processing as described above. When the video source is 480i, the first horizontal enlargement / reduction circuit 70 operates at the same magnification and the sub-picture vertical reduction circuit 76 operates at the same magnification with respect to the number of input pixels 720 and the number of scanning lines 240 per field. Is 480p, the first horizontal enlargement / reduction circuit 70 is operated at the same magnification, the sub-picture vertical reduction circuit 76 is operated at 1/2 times the number of input pixels 720 and the number of scanning lines 480, and the video source is 1080i. In this case, the first horizontal enlargement / reduction circuit 70 operates at 3/8 times and the sub-image vertical reduction circuit 76 operates at 8/9 times the number of input pixels 1920 and the number of scanning lines per field 540, and the image source is In the case of 720p, the first horizontal enlargement / reduction circuit 70 operates at 9/16 times and the sub-picture vertical reduction circuit 76 operates at 2/3 times the number of input pixels 1280 and the number of scanning lines 720, so To obtain an output by.
[0033]
When the video source is 480p or 480i, the input a of the sub-video selection circuit 75 may be selected and the first horizontal enlargement / reduction circuit 70 may not be used.
[0034]
When the output is fixed at 1080i from the main video output, each circuit is controlled so that the following operation is performed. When the video source is 1080i, the input a of the main video selection circuit 71 and the input a of the selector 74 are selected, and the output V of the video synthesizing unit 6000 is directly output to the main video output to obtain the output of 1080i. In the sub-picture output processing, the input b of the sub-picture selection circuit 75 is selected, and the first horizontal enlargement / reduction circuit 70 has 3/8 times the number of input pixels 1920 and the number of scanning lines 540 per field. The sub-picture vertical reduction circuit 76 operates at 4/9 times to obtain an output of 480i.
[0035]
When the video source is 720p, the enlargement / reduction circuit 41 performs the conversion to 1080i in addition to the enlargement / reduction processing specified in the data broadcasting and the like, and converts the output to 1080i at the output of the video enlargement / reduction unit 4000. . The operation in the video format conversion unit 7000 is the same as that when the video source is 1080i, and an output of 1080i is obtained as a main video output and an output of 480i is obtained as a sub-video output.
[0036]
When the video source is 480p, the first horizontal enlargement / reduction circuit 70 and the main video vertical enlargement / reduction circuit are selected by selecting the input b of the main video selection circuit 71 and the input b on the selector 74 for the main video output processing. 72, using a main video line memory 73, the first horizontal scaling circuit 70 is 8/3 times the number of input pixels 720 and the number of scanning lines per field 480, and the main video vertical scaling circuit 72 is 9/9. Operate at 8x to obtain 1080i output as main video output. In the processing for sub-picture output, the input a of the sub-picture selection circuit 75 is selected, and the output V of the video synthesizing unit 6000 is directly input to the sub-picture vertical reduction circuit 76, and the sub-picture vertical reduction circuit 76 By operating at twice, an output of 480i is obtained.
[0037]
When the video source is 480i, in the main video processing, the input b of the main video selection circuit 71 and the input b of the selector 74 are selected, and the first horizontal scaling circuit 70, the main video vertical scaling circuit 72, Using the main video line memory 73, the first horizontal scaling circuit 70 is 8/3 times and the main video vertical scaling circuit 72 is 9/4 times as many as 720 input pixels and 240 scanning lines per field. To obtain an output of 1080i as the main video output. In the sub-picture output processing, the input a of the sub-picture selection circuit 75 is selected, and the output V of the video synthesizing unit 6000 is directly input to the sub-picture vertical reduction circuit 76, and the sub-picture vertical reduction circuit 76 , An output of 480i is obtained.
[0038]
It should be noted that the conversion to 480p is first performed by the video scaling unit 4 and then combined with the OSD, and then the video format conversion unit 7 performs the same processing as when the video source is 480p. good.
[0039]
As described above, since the video format conversion for the main video output and the sub video output can be performed using one first horizontal scaling circuit 70, the filter according to the first horizontal scaling circuit 70 can be used. The circuit configuration of the arithmetic unit and the like can be simplified, and the circuit cost can be reduced.
[0040]
(Embodiment 2)
FIG. 3 is a block diagram illustrating a configuration of a video format conversion apparatus according to Embodiment 2 of the present invention, and is a block diagram illustrating configurations of a video scaling unit 4000, an OSD unit 5, a video synthesis unit 6001, and a video format conversion unit 7001. It is.
[0041]
The difference between the second embodiment and the first embodiment is that the video synthesizing unit 6000 selects one of the input and the output of the video synthesizing unit 61 and outputs the selected output as the output V1. 62a, and a second synthesizing section selecting circuit 63a for selecting either the input of the image synthesizing means 61 or the output thereof and outputting it as an output V2, is added to the image format converting section 7000. Reference numeral 70 denotes a point replaced by a second horizontal enlargement / reduction circuit 70a capable of inputting video data of two systems V1 and V2 and performing horizontal enlargement / reduction processing. Since the configurations are the same as those of the scaling unit 4000, the OSD unit 5000, the video synthesizing unit 6000, and the video format conversion unit 7000, the same parts are denoted by the same reference numerals. A detailed description thereof will be omitted.
[0042]
FIG. 4 is a block diagram showing a detailed configuration inside the second horizontal enlargement / reduction circuit 70a. The second horizontal enlargement / reduction circuit 70a includes a latch 701 for holding a data string input from V1, a latch 702 for holding a data string input from V2, data held in the latch 701, and data held in the latch 702. Main / sub video signal selection circuit 703 for selecting one of the data, product-sum operation unit 704 for performing a filtering process, latch 705 for holding a filtering process result of a data string input from V1, and data input from V2 A latch 706 is provided for holding a column filtering result. The second horizontal enlargement / reduction circuit 70a can perform three kinds of operations according to the control method of the main / sub video signal selection circuit 703. That is, the horizontal enlargement / reduction processing for the input V1 can be performed by fixing the input to the input a of the main / sub video signal selection circuit 703, and the horizontal expansion / reduction processing for the input V2 can be performed by fixing the input to the input b of the main / sub video signal selection circuit 703. A reduction process can be performed, and the number of pixels that can be processed in a unit time is １ ／ compared to the former two, by alternately switching the input of the main / sub video signal selection circuit 703 and using the input in a time division manner. However, horizontal enlargement / reduction processing can be performed on both the inputs V1 and V2.
[0043]
When outputting a screen obtained by synthesizing the OSD to the main video output and outputting a screen not synthesizing the OSD to the sub video output, the input a of the first synthesizing section selecting circuit 62a and the second synthesizing section selecting circuit By selecting the input b of 63a, the output V1 of the video synthesizing unit 6001 becomes a signal obtained by synthesizing the OSD, and the output V2 becomes a signal not synthesized with the OSD.
[0044]
When outputting a screen without OSD synthesis to the main video output and outputting a screen with OSD synthesis to the sub-video output, the input b of the first synthesis unit selection circuit 62a and the second synthesis unit By selecting the input a of the selection circuit 63a, the output V1 of the video synthesizing unit 6001 becomes a signal not synthesizing the OSD, and V2 becomes a signal synthesizing the OSD.
[0045]
When the main video output is D4 or D3 output, or when the main video output is D2 or D1 and the video source is 480i or 480p, or when the main video output is fixed to 1080i and the video source is 1080i or 720p, the main video is output. The input a of the selection circuit 71, the input b of the sub-picture selection circuit 75, and the input b of the main / sub-picture signal selection circuit 703 are selected, and the second horizontal enlargement / reduction circuit 70a is used for processing for sub-picture output.
[0046]
When the main video output is D2 or D1 and the video source is 1080i or 720p, the enlargement / reduction circuit 41 increases the number of horizontal pixels for the entire screen to 960 in addition to the enlargement / reduction processing specified in data broadcasting or the like. Reduce so that That is, for example, if the video is 1080i and it is specified to reduce and display the video as 3/4 as a data broadcast, the reduction is (960/1920) × (3/4) = 3/8 times. .
[0047]
Regarding the OSD, in the case of the normal 1080i, the data of 960 pixels in the horizontal direction is twice performed by the enlargement circuit 53 to 1920 pixels in the horizontal direction. I do.
[0048]
Further, the input b of the main video selection circuit 71 and the input b of the sub video selection circuit 75 are selected, and the input and output sides of the main and sub video signal selection circuit 703 are alternately switched as described above. The second horizontal enlargement / reduction circuit 70a is used for both processing for main video output and sub video output.
[0049]
When the main video output is fixed to 1080i and the video source is 480i or 480p, the input b of the main video selection circuit 71, the input a of the sub video selection circuit 75, and the input a of the main / sub video signal selection circuit 703 are selected. The second horizontal enlargement / reduction circuit 70a is used for processing for main video output.
[0050]
As described above, even when the video for the main video output and the video for the sub video output are different, the video format conversion for the main video output and the sub video output is performed using one second horizontal enlargement / reduction circuit 70a. Since it can be performed, the circuit configuration of the filter operation unit and the like related to the second horizontal enlargement / reduction circuit 70a can be simplified and the circuit cost can be reduced.
[0051]
(Embodiment 3)
FIG. 5 is a block diagram illustrating a configuration of a video format conversion apparatus according to Embodiment 3 of the present invention, and is a block diagram illustrating configurations of a video scaling unit 4000, an OSD unit 5000, a video synthesis unit 6002, and a video format conversion unit 7002. FIG.
[0052]
The difference between the third embodiment and the second embodiment is that the video format converter 7001 selects the output V1 of the video synthesizing unit 6001 and the output of the main video vertical scaling circuit 72 to perform the second horizontal scaling. An input selection circuit 78b for inputting to the reduction circuit 70a is added, and the selector 74 is replaced with a selector 74b to which an input is added so that the output VO1 of the second horizontal enlargement / reduction circuit 70a can be selected. The image line memory 73 is replaced by a common integrated line memory 201b and a memory control unit 200b that manages the same, and the other points are the image enlargement / reduction unit 4000, OSD unit 5000, image Since the configurations are the same as those of the synthesizing unit 6001 and the video format converting unit 7001, the same parts are denoted by the same reference numerals. Following a detailed description thereof will be omitted.
[0053]
Also in the case of the third embodiment, as in the second embodiment, the video format conversion can be performed as follows. When the main video output is D3 to D5 output, or when the main video output is D2 or D1 and the video source is 480i or 480p, or when the main video output is fixed to 1080i and the video source is 1080i or 720p, As in the second embodiment, the input a of the main video selection circuit 71, the input a of the input selection circuit 78b, the input b of the sub video selection circuit 75, and the input b of the main / sub video signal selection circuit 703 are selected, and the second horizontal enlargement is performed. The reduction circuit 70a is used for processing for sub-picture output. At this time, the integrated line memory 201b is used only as a temporary storage for the video compositing unit.
[0054]
Even when the main video output is D2 or D1 and the video source is 1080i or 720p, the enlargement / reduction circuit 41 performs the full-screen operation in addition to the enlargement / reduction processing specified by the data broadcast or the like, as in the second embodiment. The number of horizontal pixels is reduced to 960 pixels, and the input b of the main video selection circuit 71, the input a of the input selection circuit 78b, and the input b of the sub video selection circuit 75 are selected. Uses the second horizontal enlargement / reduction circuit 70a for both main video output and sub-video output processing by alternately switching the inputs a and b. At this time, the integrated line memory 201b is used for both the temporary storage of the video synthesizing unit 6002 and the vertical reduction processing of the main video output.
[0055]
When the main video output is fixed at 1080i and the video sources are 480i and 480p, the input a of the main video selection circuit 71, the input b of the input selection circuit 78b, the input c of the selector 74b, the input a of the sub video selection circuit 75, The input “a” of the main / sub-video signal selection circuit 703 is selected, and the main image vertical enlargement / reduction circuit 72 performs vertical enlargement processing before the horizontal enlargement processing by the second horizontal enlargement / reduction circuit 70 a.
[0056]
In the above processing, the required memory capacity is as follows. It is assumed that the video synthesizing unit 6002 temporarily stores the data by a double buffer of the integrated line memory 201b, and uses a line memory for three lines to perform the vertical processing of the main video with a 4-tap filter. Under this condition, the memory capacity required in the second embodiment is 1920 pixels × 2 = 3840 pixels as temporary storage of the video synthesizing unit 6001, and 1920 pixels × 3 = 5760 as a line memory for vertical processing. A total of 9600 pixels are required.
[0057]
On the other hand, in the case of the third embodiment, the required memory capacity is when the main video output is D4 or D3 output, or when the main video output is D2 or D1 and the video source is 480i or 480p, or when the main video output is When the video source is 1080i and 720p and the video source is 1080i and 720p, 1920 pixels × 2 = 3840 pixels are required as temporary storage of the video synthesizing unit 6002, and the main video output is D2 or D1 and the video source is 1080i and 720p. Requires 960 pixels × 2 = 1920 pixels as temporary storage in the video synthesizing unit 6002 and 720 pixels × 3 = 2160 pixels as a line memory for vertical processing, for a total of 4080 pixels. When the main video output is fixed at 1080i and the video source is 480i or 480p, 720 pixels × 2 = 1440 pixels as temporary storage of the video synthesis unit, and 720 pixels × 3 = 2160 pixels as a line memory for vertical processing, for a total of 3600 It is necessary for pixels. Therefore, a memory for a total of 4080 pixels is required at the maximum, and the memory capacity can be reduced as compared with the second embodiment.
[0058]
As described above, the allocation of the storage capacity can be changed according to the output format of the main video and the format of the video source, so that the total memory capacity can be reduced and the circuit cost can be reduced.
[0059]
【The invention's effect】
As described above, according to the present invention, it is possible to provide an inexpensive video format converter and a digital broadcast receiving device using the same by reducing circuits such as a computing unit for filtering and a memory related to video format conversion. The excellent effect that can be obtained is obtained.
[Brief description of the drawings]
FIG. 1 is a block diagram illustrating a configuration of a digital broadcast receiving device including a video format conversion device according to a first embodiment of the present invention.
FIG. 2 is a block diagram illustrating a configuration of a video format conversion device according to the first embodiment of the present invention.
FIG. 3 is a block diagram illustrating a configuration of a video format conversion device according to a second embodiment of the present invention.
FIG. 4 is a block diagram showing a configuration of a second horizontal enlargement / reduction circuit according to the second embodiment of the present invention;
FIG. 5 is a block diagram showing a configuration of a video format conversion device according to a third embodiment of the present invention.
FIG. 6 is a diagram showing specifications of a video format broadcast by BS / CS digital broadcasting.
FIG. 7 is a diagram showing specifications of a D terminal.
FIG. 8 is a block diagram showing a configuration of a digital broadcast receiving apparatus including a conventional video format converting apparatus.
FIG. 9 is a block diagram showing a configuration of a main video format converter in a conventional video format converter.
[Explanation of symbols]
62a First synthesis unit selection circuit
63a Second synthesis unit selection circuit
70 First horizontal scaling circuit
70a Second horizontal scaling circuit
71 Main video selection circuit
72 Main video vertical scaling circuit
73 Main video line memory
74, 74b selector
75 Sub-picture selection circuit
76 Sub-picture vertical reduction circuit
77 Sub video line memory
78b input selection circuit
701, 702, 705, 706 Latch
703 Main / sub video signal selection circuit
704 Product-sum operation unit
4000 Image scaling means
5000 OSD means
6000, 6001, 6002 Video synthesis unit
7000, 7001, 7002 Video format converter