JP2003229764A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 高い周波数範囲と低い周波数範囲との広い範
囲においてそれぞれ良好な特性を得ることの可能なＰＬ
Ｌ回路を提供する。 【解決手段】 制御電圧Ｖｃに応じた周波数で発振動作
する電圧制御発振器３１を有し、発振信号を分周した比
較信号φcompと基準クロックφinとの位相比較を行っ
て、該位相比較の結果を制御電圧Ｖｃにフィードバック
させることで基準クロックφinと発振信号φoutとを同
期させるＰＬＬ回路において、電圧制御発振器３１に、
制御電圧Ｖｃを制御電流Ｉｃに変換する電圧電流変換回
路３１１と、制御電圧にほとんど依存しない補助電流Ｉ
ｓを制御電流Ｉｃに付加する補助電流付加回路３１４
と、制御電流Ｉｃの大きさに応じた周波数で発振動作す
る周波数可変発振器１６２と、制御電圧Ｖｃの値に基づ
き補助電流付加回路３１４の動作状態のオン・オフを切
り換える制御手段３２とを設けた。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ＰＬＬ（Phase
Locked Loop）回路に適用して有用な技術に関し、例え
ば複数の動作モードを有するマイクロコンピュータやＤ
ＳＰ（Digital Signal Processor）のクロック発生回路
に利用して特に有用な技術に関する。

【０００２】

【従来の技術】本発明者は、特願２００１−１９５９５
においてＰＬＬ回路の改良発明について提案している。
同出願の図１８に示されるように、従来の一般的なＰＬ
Ｌ回路の中には、制御電圧を電流に変換するＶ−Ｉ変換
回路（電圧電流変換回路）８０とインバータリング発振
器など電流制御により周波数を変化させる周波数可変発
振器２０とを組み合わせたものを電圧制御発振器（ＶＯ
Ｃ）として用いるものがある。同出願において詳述され
ているように、上記のような電圧制御発振器において
は、制御電圧が低くなると変換された制御電流がほぼゼ
ロになってしまい発振器の動作が停止してしまったり発
振動作が不安定になるという性質がある。そのため、電
源投入時など制御電圧が低いときにＰＬＬ回路から発生
されるクロック信号が不安定になるという問題がある。

【０００３】また、Ｖ−Ｉ変換回路の素子定数を適宜設
定することで、上記出願図面の図２３に示すように、電
圧−電流特性を調整することが出来るが、その調整の自
由度は電圧−電流特性の傾きを変える程度であった。そ
のため、高い周波数領域でＰＬＬ回路を使用するには、
電圧−電流特性の傾きを急激にして特性曲線の直線とな
る部分が電流値の大きい範囲に来るように設定しなけれ
ばならなかった。そして、このような設定では、電圧変
化量に対する電流変化量が増大してしまうので、電圧制
御発振器の制御感度が必要以上に高くなり、ノイズ特性
が劣化してしまうという問題があった。

【０００４】そこで、本発明者は、上記出願において、
Ｖ−Ｉ変換回路で変換される制御電流に制御電圧にほと
んど依存しない補助電流を付加するという改良発明を提
案した。これにより、制御電圧が低いときでも安定的な
クロック出力が可能であるとともに、高い周波数領域に
おいても電圧制御発振器の制御感度があまり高くなら
ず、ノイズ特性に悪影響を及ぼさないですむという利点
が得られる。

【０００５】

【発明が解決しようとする課題】ところで、ワンチップ
・マイクロコンピュータやＤＳＰが搭載される電子機器
においては、近年、通常時の動作周波数はますます高く
なる傾向にあるが、省電力モードなど異なる動作モード
において動作周波数を下げて使用する場合がある。それ
ゆえ、動作周波数が高い電子機器であっても低い周波数
のクロック信号の用途も依然としてある。しかしなが
ら、上記特願２００１−１９５９５の改良発明では、高
い周波数範囲で最適化してＰＬＬ回路を構成した場合、
低い周波数範囲においては良好な特性を得ることが難し
いという課題があった。

【０００６】この発明の目的は、高い周波数範囲と低い
周波数範囲の両範囲においてそれぞれ良好な特性を得る
ことの可能なＰＬＬ回路を提供することにある。この発
明の前記ならびにそのほかの目的と新規な特徴について
は、本明細書の記述および添附図面から明らかになるで
あろう。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、ＰＬＬ回路の電圧制御発振器に
備わる制御電圧を制御電流に変換する電圧電流変換回路
に、制御電圧にほとんど依存しない補助電流を制御電流
に付加する補助電流付加回路を設け、且つ、制御電圧の
値に応じてこの補助電流付加回路の動作または動作停止
の切り換えを行うように構成したものである。さらに、
補助電流付加回路を動作させた後には、制御電圧が下が
っても動作を停止させず、ＰＬＬ回路の出力周波数が階
段状に変化するモード遷移を表す制御信号の変化があっ
た場合に補助電流付加回路を動作停止させるように制御
する。このような手段によれば、補助電流付加回路が動
作することで高い周波数に適した特性が得られ、且つ、
補助電流付加回路の動作が解除されることで低い周波数
に適した特性が得られる。

【０００８】

【発明の実施の形態】以下、本発明の好適な実施例を図
面に基づいて説明する。図１は、本発明の第１実施例に
係るＰＬＬ回路を示す構成図である。この実施例のＰＬ
Ｌ回路は、ワンチップ・マイクロコンピュータ、ＣＰＵ
（Central Processing Unit）、並びにＤＳＰなどの半
導体集積回路において、外部から供給される基準クロッ
クφinに同期させて内部クロックφoutを発生するのに
用いられるものである。

【０００９】このＰＬＬ回路は、制御電圧Ｖｃに応じて
周波数を変化させて発振動作を行う電圧制御発振器３１
と、該発振器３１の出力を分周して比較信号φcompを生
成する分周器１８と、該比較信号φcompと基準クロック
φinとの位相を比較する位相比較器１２と、これらの位
相誤差を示す信号から不要な高周波分をカットして制御
電圧Ｖｃを生成する低域フィルタ１４と、電圧制御発振
器３１の制御電流Ｉｃに補助電流としてのオフセット電
流Ｉｓを付加する制御を行う制御手段としてのコントロ
ール信号生成回路３２とを備えている。

【００１０】上記の電圧制御発振器３１は、さらに、制
御電圧Ｖｃを制御電流Ｉｃに変換するＶ−Ｉ変換回路３
１１と、該制御電流Ｉｃの値に応じた周波数で発振動作
する周波数可変発振器１６２とから構成される。周波数
可変発振器１６２は、例えば、複数のＣＭＯＳインバー
タを環状に連接したインバータ型リング発振器などが適
用できる。そして、各ＣＭＯＳインバータの電流源とな
るＭＯＳＦＥＴを上記Ｖ−Ｉ変換回路３１１において制
御電流Ｉｃが流されるＭＯＳＦＥＴとカレントミラー接
続し、各ＣＭＯＳインバータの動作電流を可変とするこ
とでその発振周波数が制御される。

【００１１】Ｖ−Ｉ変換回路３１１は、抵抗Ｒ１，Ｒ２
とゲート・ドレインが結合されたＮチャネル形ＭＯＳＦ
ＥＴ（以下、ＮＭＯＳと呼ぶ）Ｑ３１とを直列接続し基
準電圧Ｖｒ１と動作電流Ｉｂとを生成する基準生成回路
３１２と、制御電圧Ｖｃと基準電圧Ｖｒ１との差をとっ
て制御電流Ｉｃに変換する差動型回路３１３と、この制
御電流Ｉｃにオフセット電流Ｉｓを付加するオフセット
電流付加回路（補助電流付加手段）３１４と、制御電流
Ｉｃを周波数可変発振器１６２のグランドＧＮＤ側の電
流源に伝えるための電流回路３１５とから構成される。

【００１２】上記の差動型回路３１３は、動作電流を供
給する定電流ＭＯＳ Ｑ３７と、制御電圧Ｖｃと基準電
圧Ｖｒ１とを各々のゲートに受け且つソース端子が共通
に定電流ＭＯＳ Ｑ３７に接続された一対のＮチャネル
形入力ＭＯＳ Ｑ３５，Ｑ３６と、これら入力ＭＯＳ
Ｑ３５，Ｑ３６のドレイン端子と電源電圧（第１電源電
圧）Ｖｃｃとの間にそれぞれ接続された一対のＰチャネ
ル形の負荷ＭＯＳ Ｑ３２，Ｑ３３とから構成される。
そして、制御電圧ＶｃによりＮＭＯＳ Ｑ３５のオン抵
抗が変化されて、負荷ＭＯＳ Ｑ３２から入力ＭＯＳ
Ｑ３５に流れる電流が変化するように構成されている。
また、この電流の変化に合わせてもう一方の入力ＭＯＳ
Ｑ３６と負荷ＭＯＳ３３に流れる電流が変化して、動
作電流Ｉｂが一定に保たれるようになっている。さら
に、負荷ＭＯＳ Ｑ３２のゲート・ドレインが結合され
てそのドレイン電流が飽和電流とされることで、この負
荷ＭＯＳ Ｑ３２のドレイン電流がカレントミラー接続
されたＰＭＯＳ（カレントミラー回路）に転写されるよ
うになっている。

【００１３】オフセット電流付加回路３１４は、上記差
動型回路３１３の負荷ＭＯＳ Ｑ３２のドレインとグラ
ンド（第２電源電圧）ＧＮＤとの間に接続されたＮチャ
ネル形のオフセット電流ＭＯＳ Ｑ３８と、負荷ＭＯＳ
Ｑ３２とオフセット電流ＭＯＳ Ｑ３８との間に接続
されたスイッチＭＯＳ Ｑ３９とから構成される。そし
て、スイッチＭＯＳ Ｑ３９がオンされることで、負荷
ＭＯＳ Ｑ３２を通るパスにオフセット電流Ｉｓが流れ
る。オフセット電流ＭＯＳ Ｑ３８は基準生成回路３１
２のＮＭＯＳ Ｑ３１とカレントミラー接続されている
ので、そのミラー比でほぼ一定の電流が流れるようにな
っている。ＮＭＯＳ Ｑ３１のゲート電圧が第３基準電
圧である。

【００１４】図２は上記Ｖ−Ｉ変換回路３１１の変換特
性を示すグラフ、図３は上記電圧制御発振回路３１のＶ
−Ｆ特性を示すグラフである。上記Ｖ−Ｉ変換回路３１
１および電圧制御発振器３１は、図２と図３に示される
ような特性を有する。すなわち、上記Ｖ−Ｉ変換回路３
１１は、制御電圧が一定の大きさになった領域で電圧−
電流がほぼ比例に変化し、それより低い領域や高い領域
において電流が飽和するという特性となる。さらに、オ
フセット電流付加回路３１４のオン・オフにより、特性
曲線の形状や大きさは同じでオフセット電流Ｉｓの分だ
け電流の軸方向にシフトした２つの特性曲線Ｃ，Ｄが得
られる。オフセット電流付加回路３１４がオフとされる
特性曲線Ｃにおいて制御電圧Ｖｃがゼロに近い領域では
制御電流Ｉｃはゼロだったのが、オフセット電流付加回
路３１４がオンとされる特性曲線Ｄにおいては制御電圧
Ｖｃがゼロに近い領域でも制御電流Ｉｃはオフセット電
流Ｉｓ分の電流値となる。

【００１５】電圧制御発振回路３１のＶ−Ｆ特性は、制
御電流Ｉｃと発振周波数とがほぼ比例するので、図２の
Ｖ−Ｉ特性と同様のものとなる。制御電圧Ｖｃと発振周
波数とがほぼ比例する範囲が、オフセット電流付加回路
３１４がオフのときには低い周波数範囲に、オフセット
電流付加回路３１４がオンのときには高い周波数範囲に
設定される。また、オフセット電流付加回路３１４がオ
ンのときとオフのときとで制御感度（発振周波数の制御
電圧Ｖｃに対する変化率：図３中の点線Ａ，Ｂの傾き）
に変化はない。また、オフセット電流付加回路３１４の
動作が切り換えられる電圧点（比較電位Ｖｒｅｆ）にお
ける発振周波数は、オフセット電流付加回路３１４がオ
フのときには低い周波数ｆ１、オフセット電流付加回路
３１４がオンのときには高い周波数ｆ２となる。

【００１６】図４には、上記コントロール信号生成回路
３２の動作の一例を説明するタイムチャートを示す。コ
ントロール信号生成回路３２は、図１に示すように、比
較電位Ｖｒｅｆと制御電圧Ｖｃとを比較するコンパレー
タ３２１と、コンパレータ３２１の結果信号と制御信号
としてのリセット信号／ＲＥＳとに基づきコントロール
信号ＣＯＭ１を生成する制御回路３２２とから構成され
る。コントロール信号ＣＯＭ１はオフセット電流付加回
路３１４のスイッチＭＯＳ Ｑ３９のゲートに入力され
る。ここで、リセット信号／ＲＥＳは、例えば、図１の
ＰＬＬ回路が搭載された半導体集積回路において、通常
モードから省電力モードなどへ遷移する場合に有効レベ
ルにアサートされる信号（図１の場合は、ロウレベルで
有効レベル）である。そして、省電力モードの期間中ず
っとアサートにされ、再び通常モードに戻るときに無効
レベルにネゲートにされる。省電力モードでは、通常モ
ードより入力信号φinの周波数が階段状に低くされ、そ
れによりＰＬＬ回路の出力クロックφｏｕｔの周波数も
階段状に低くされる。

【００１７】図４に示すように、コントロール信号生成
回路３２では、制御電圧Ｖｃが比較電位Ｖｒｅｆを超え
てコンパレータ３２１の出力がハイレベルになると、コ
ントロール信号ＣＯＭ１がアサートになってオフセット
電流供給回路３１４をオンにする。一方、制御回路３２
２においてコントロール信号ＣＯＭ１を有効レベルから
から無効レベルにする制御は、制御電圧Ｖｃとリセット
信号／ＲＥＳの両方に基づいて行われる。すなわち、制
御電圧Ｖｃが比較電位Ｖｒｅｆ以下になっている状態で
リセット信号／ＲＥＳがロウレベルとなるエッジがきた
ときに、コントロール信号ＣＯＭ１が無効レベルに変化
される。

【００１８】この実施例に係るＰＬＬ回路は上記のよう
に構成され、そのオフセット電流付加回路３１４やコン
トロール信号生成回路３２等により、次のように動作し
て基準クロックφinのロックを行うようになっている。

【００１９】図５〜図７は、さまざまな周波数の基準ク
ロックに対するＰＬＬ回路の引込動作の例を示す図であ
る。同図中、上段（ａ）のグラフは制御電圧Ｖｃの経時
変化、下段（ｂ）のグラフは出力クロックφoutの径時
変化を示すものである。まず、図５は基準クロックφin
が低い周波数の場合の例である。この場合においては、
電圧制御発振器３１の発振周波数はオフセット電流付加
回路３１４をオンさせる周波数ｆ１まで高くならないの
で、電圧制御発振器３１は図４の特性曲線Ｅの特性で動
作することとなる。すなわち、ＰＬＬ回路の引込動作で
制御電圧Ｖｃおよび発振周波数が除々に上昇しやがて安
定し、制御電圧Ｖｃが比較電位Ｖｒｅｆ以下でロックす
る。

【００２０】図６は、基準クロックφinが中程度の周波
数でロック後の出力クロックφoutが周波数ｆ１とｆ２
の間になる場合である。この場合においては、制御電圧
Ｖｃが除々に上昇し比較電位Ｖｒｅｆに達したときに、
オフセット電流付加回路３１４がオン動作して、電圧制
御発振器３１の特性が図４の特性曲線Ｅから特性曲線Ｆ
に変化する。その結果、発振周波数がｆ１からｆ２に上
昇してロック周波数より高くなる。したがって、その
後、制御電圧Ｖｃは下がって比較電位Ｖｒｅｆ以下とな
るが、リセット信号／ＲＥＳがアサートでないのでオフ
セット電流付加回路３１４はオフされず電圧制御発振器
３１の特性は図４の特性曲線Ｆのままとされる。そし
て、このまま制御電圧Ｖｃが安定してロックとなる。

【００２１】図７は、基準クロックφinがさらに高い周
波数の場合である。この場合においては、制御電圧Ｖｃ
が除々に上昇し比較電位Ｖｒｅｆに達したときに、オフ
セット電流付加回路３１４がオン動作して、発振周波数
がｆ１からｆ２に上昇する。そして、その後も制御電圧
Ｖｃは除々に上昇して、やがて安定してロックとなる。

【００２２】以上のように、この実施例に係るＰＬＬ回
路によれば、電圧制御発振器３１の２つの特性が基準ク
ロックφinが低い場合と高い場合とで切り換えられて作
用されるので、例えば通常モードと省電力モードなどの
動作モードの切り換えに伴って、出力クロックφoutの
周波数も高いものと低いものとが求められる場合に、そ
の両方に適した特性を備えることが可能である。すなわ
ち、広い周波数帯域で良好な動作を得ることが出来る。
また、高い周波数に合わせた特性も、制御電流Ｉｃにオ
フセット電流Ｉｓを付加することで設定されているの
で、電圧制御発振器３１の制御感度が必要以上に高くな
ってしまうことがなくノイズ性能も良好なものとなる。

【００２３】図８には、本発明の第２実施例に係るＰＬ
Ｌ回路の構成図を示す。この第２実施例に係るＰＬＬ回
路は、そのＶ−Ｉ変換回路７３１に２系統のオフセット
電流付加回路３１４，７１４を設け、これら２系統のオ
フセット電流付加回路３１４，７１４の動作制御が、制
御電圧Ｖｃが異なる比較電位Ｖｒｅｆ１，Ｖｒｅｆ２を
超えたときに行われるように構成されたものである。し
たがって、この実施例のコントロール信号生成回路７０
には、制御電圧Ｖｃを２系統の比較電位Ｖｒｅｆ１，Ｖ
ｒｅｆ２とそれぞれ比較する２個のコンパレータ３２
１，３２１とを備えている。さらに、制御回路７０１は
２個のコンパレータ３２１，３２１の両出力とリセット
信号／ＲＥＳを受けて、これらの信号に基づき各オフセ
ット電流付加回路３１４，７１４のオン・オフを切り換
えるコントロール信号ＣＯＭ１，ＣＯＭ２を生成するよ
うに構成されている。

【００２４】詳細には、コントロール信号ＣＯＭ１，Ｃ
ＯＭ２がそれぞれロウレベルからハイレベルへ遷移する
制御は、コンパレータ３２１，３２１の比較信号のみに
基づいて行われる一方、逆に遷移する制御はコンパレー
タ３２１，３２１の比較信号とリセット信号／ＲＥＳに
基づいて行われる。すなわち、コントロール信号ＣＯＭ
１，ＣＯＭ２が初期値（ローレベル）の状態で、制御電
圧Ｖｃが比較電位Ｖｒｅｆ１（＜Ｖｒｅｆ２）を超えた
ときにコントロール信号ＣＯＭ１がハイレベルに、さら
に比較電位Ｖｒｅｆ２を超えたときにコントロール信号
ＣＯＭ２がハイレベルにされる。

【００２５】逆に、コントロール信号ＣＯＭ１，ＣＯＭ
２がハイレベルの状態では、制御電圧Ｖｃが比較電位Ｖ
ｒｅｆ１，Ｖｒｅｆ２の中間（Ｖｒｅｆ１＜Ｖｃ＜Ｖｒ
ｅｆ２）のときにリセット信号／ＲＥＳの立下りがあっ
たときに、コントロール信号ＣＯＭ１はハイレベルのま
までコントロール信号ＣＯＭ２がローレベルにされる。
また、制御電圧Ｖｃが比較電位Ｖｒｅｆ１より低いとき
にリセット信号／ＲＥＳの立下りがあったときに、コン
トロール信号ＣＯＭ１，ＣＯＭ２がローレベルにされ
る。

【００２６】図９は、第２実施例に係る電圧制御発振器
７３のＶ−Ｆ特性を示すグラフである。この第２実施例
の電圧制御発振器７３は、そのＶ−Ｉ変換回路７３１に
２系統のオフセット電流付加回路３１４，７１４が設け
られているため、そのＶ−Ｆ特性は、図９に示すように
３つの特性曲線Ｏ，Ｎ，Ｍを有したものとなる。これら
の特性曲線Ｏ，Ｎ，Ｍは、制御電圧が一定の範囲で電圧
−発振周波数がほぼ比例となり、制御電圧がそれより小
さい範囲や大きい領域において発振周波数が飽和すると
いうものであり、且つ、オフセット電流Ｉｓ，Ｉｓ２の
分だけ発振周波数の軸方向へ互いにシフトした曲線とな
る。３つの特性曲線Ｏ，Ｎ，Ｍの制御感度（図７の点線
Ｉ，Ｊ，Ｋの傾き）に変化はない。

【００２７】図１０は、この第２実施例に係るＰＬＬ回
路の引込動作例を説明する図である。この第２実施例の
ＰＬＬ回路では、例えば、出力クロックφoutが周波数
ｆ２’からｆ３の間でロックされる場合には、まず、制
御電圧Ｖｃおよび発振周波数が除々に上昇し、制御電圧
Ｖｃが比較電位Ｖｒｅｆ１になったところで制御電流Ｉ
ｃにオフセット電流Ｉｓが付加されて、発振周波数がｆ
１からｆ２に急激に上昇する。その後、さらに制御電圧
Ｖｃと発振周波数とは除々に上昇して、制御電圧Ｖｃが
比較電位Ｖｒｅｆ２になったところで制御電流Ｉｃにオ
フセット電流Ｉｓ２が付加される。そして、発振周波数
がｆ２’からｆ３に急激に上昇する。その後は、発振周
波数の方が高くなるので制御電圧Ｖｃは除々に下がって
くるが、リセット信号／ＲＥＳに変化がない限りオフセ
ット電流付加回路３１４，３１７はオフされないので、
発振周波数も除々に下がって基準クロックφinに応じた
周波数でロックされる。

【００２８】この第２実施例に係るＰＬＬ回路によれ
ば、電圧制御発振器７３のＶ−Ｆ特性曲線として３つの
周波数領域でそれぞれ最適にされた３つの特性曲線Ｏ，
Ｎ，Ｍが得られ、これらの各特性が制御電圧Ｖｃに応じ
て適宜切り換えられるので、複数の動作モードでそれぞ
れ周波数領域の異なる出力クロックφoutを生成するよ
うな場合に、各動作モードに適した特性で出力クロック
φoutの生成が可能である。

【００２９】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、周
波数可変発振器はインバータ型リング発振器１６２のほ
か奇数段の差動増幅回路をリング状に接続し各段の動作
電流を可変にした構成など、種々の構成を適用すること
が出来る。また、Ｖ−Ｉ変換回路として差動型の回路を
例示したが、制御電圧Ｖｃをゲートに受けてオン抵抗を
変化するＭＯＳＦＥＴとカレントミラー用にゲート・ド
レインを結合したＭＯＳＦＥＴとを直列に接続した構成
など適宜変更が可能である。

【００３０】また、オフセット電流（補助電流）は基準
電位に基づき発生される電流であれば、制御電圧にほと
んど依存せず、電流値もほとんど変わらないので、どの
ような構成で生成するようにしても良い。また、リセッ
ト信号を動作モードを表す信号として説明したが、動作
モードに関係なくＰＬＬ回路の発振周波数を変える目的
でリセット信号を生成し用いても良い。

【００３１】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である複数の
動作モードを備えたワンチップ・マイクロコンピュータ
やＤＳＰに適用した例について説明したがこの発明はそ
れに限定されるものでなく、高い周波数領域や広い周波
数範囲でＰＬＬ回路のロック動作が必要な半導体集積回
路に広く利用することができる。

【００３２】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、本発明に従うと、制御電流
に補助電流を付加することで発振周波数を高くしている
ので、ＰＬＬ回路のロックレンジを高い周波数領域に設
定しても、電圧制御発振回路の制御感度が高くなりすぎ
ず、良好なノイズ特性が得られるという効果がある。ま
た、制御電圧の値に応じて補助電流の付加制御の切り換
えを行うので、ＰＬＬ回路のロックレンジを低周波から
高周波まで広い周波数範囲に設定できるという効果があ
る。

【図面の簡単な説明】

【図１】本発明の第１実施例に係るＰＬＬ回路を示す回
路図である。

【図２】第１実施例に係るＶ−Ｉ変換回路の変換特性を
示すグラフである。

【図３】第１実施例に係る電圧制御発振器の特性グラフ
である。

【図４】第１実施例に係るＰＬＬ回路の動作例を説明す
るタイムチャートである。

【図５】同、ＰＬＬ回路の引込動作の第１例を説明する
図である。

【図６】同、ＰＬＬ回路の引込動作の第２例を説明する
図である。

【図７】同、ＰＬＬ回路の引込動作の第３例を説明する
図である。

【図８】本発明の第２実施例に係るＰＬＬ回路を示す回
路図である。

【図９】第２実施例に係る電圧制御発振器のＶ−Ｆ特性
を示すグラフである。

【図１０】第２実施例に係るＰＬＬ回路の引込動作例を
説明する図である。

【符号の説明】

１２ 位相比較器 １４ 低域フィルタ ３１ 電圧制御発振器 ３２ コントロール信号生成回路 １６２ 周波数可変発振器 ３１１ Ｖ−Ｉ変換回路 ３１３ 差動型回路 ３１４ オフセット電流付加回路 ３２１ コンパレータ ３２２ 制御回路 ７０１ 制御回路 ７１４ オフセット電流付加回路 ７３１ Ｖ−Ｉ変換回路 Ｖｒｅｆ，Ｖｒｅｆ１，Ｖｒｅｆ２ 比較電位 ／ＲＥＳ リセット信号 Ｑ３２，Ｑ３３ 負荷ＭＯＳ Ｑ３５，Ｑ３６ 入力ＭＯＳ Ｑ３７ 定電流ＭＯＳ Ｑ３８ オフセット電流ＭＯＳ Ｑ３９ スイッチＭＯＳ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 名知 志貴子 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 Ｆターム(参考） 5J043 AA22 LL02 5J106 AA04 CC01 CC03 CC21 CC41 CC52 DD06 DD08 DD34 EE19 GG01 HH01 HH10 JJ01 KK14 LL01

Claims (5)

【特許請求の範囲】
1. 【請求項１】 制御電圧に応じた周波数で発振動作する
   電圧制御発振器を有し、該電圧制御発振器の発振信号も
   しくは発振信号を分周した信号と基準クロックとの位相
   比較を行って、該位相比較の結果を上記制御電圧にフィ
   ードバックさせることで上記基準クロックと上記発振信
   号とを同期させるＰＬＬ回路を備えた半導体集積回路に
   おいて、 上記電圧制御発振器は、上記制御電圧を制御電流に変換
   する電圧電流変換回路と、所定の電流値を有する補助電
   流を上記制御電流に付加する補助電流付加手段と、上記
   制御電流の大きさに応じた周波数で発振動作する周波数
   可変発振器と、上記制御電圧の値に基づき上記補助電流
   付加手段の動作状態のオン・オフを切り換える制御手段
   とを備えていることを特徴とする半導体集積回路。
2. 【請求項２】 上記補助電流付加手段を複数個有し、上
   記制御手段は、これら複数の補助電流付加手段の動作状
   態を上記制御電圧に応じて切り換えるように構成されて
   いることを特徴とする請求項１記載の半導体集積回路。
3. 【請求項３】 上記制御手段は、上記補助電流付加手段
   を動作停止から動作状態に切り換える制御を上記制御電
   圧の値に基づいて行い、上記補助電流付加手段を動作状
   態から動作停止に切り換える制御を上記制御電圧の値と
   所定の制御信号とに基づいて行うように構成されている
   ことを特徴とする請求項１又は２に記載の半導体集積回
   路。
4. 【請求項４】 上記制御信号は、上記ＰＬＬ回路の発振
   周波数が階段状に変化されるモード遷移を表す信号であ
   ることを特徴とする請求項３記載の半導体集積回路。
5. 【請求項５】 上記電圧電流変換回路は、ゲートに基準
   電圧が印加されて動作電流を流す電流ＭＯＳＦＥＴと、
   該電流ＭＯＳＦＥＴにソースが接続されゲートに上記制
   御電圧が印加される第１入力ＭＯＳＦＥＴと、該第１入
   力ＭＯＳＦＥＴと共通に上記電流ＭＯＳＦＥＴにソース
   が接続されゲートに第２基準電位が印加される第２入力
   ＭＯＳＦＥＴと、上記第１入力ＭＯＳＦＥＴのドレイン
   と第１電源電圧との間に接続されゲートとドレインとが
   結合された第１負荷ＭＯＳＦＥＴと、上記第２入力ＭＯ
   ＳＦＥＴのドレインと上記第１電源電圧との間に接続さ
   れゲートが上記第１負荷ＭＯＳＦＥＴのゲートに結合さ
   れた第２負荷ＭＯＳＦＥＴとを有し、上記第１負荷ＭＯ
   ＳＦＥＴのドレイン電流がカレントミラー回路を介して
   制御電流として上記周波数可変発振器に転写されるよう
   に構成され、 上記補助電流付加回路は、上記第１負荷ＭＯＳＦＥＴの
   ドレインと第２電源電圧との間に接続され且つゲートに
   第３基準電圧が印加された付加電流発生ＭＯＳＦＥＴ
   と、上記第１負荷ＭＯＳＦＥＴと付加電流発生ＭＯＳＦ
   ＥＴとの間に接続されたスイッチＭＯＳＦＥＴとから構
   成されることを特徴とする請求項１〜４の何れかに記載
   の半導体集積回路。