JP2003229570A - 炭化珪素半導体を用いた電界効果トランジスタ - Google Patents
炭化珪素半導体を用いた電界効果トランジスタInfo
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Abstract
(57)【要約】
【課題】 大きな電界が印加された場合においても、ゲ
ート絶縁膜の破壊を防止し得る炭化珪素半導体を用いた
電界効果トランジスタを提供する。 【解決手段】 炭化珪素半導体基体の第１主面上に形成
されたＰ型ベース領域３と、このベース領域３内の複数
箇所に形成されたＮ+型ソース領域４と、炭化珪素半導
体基体の一部に形成されたＮ型ドレイン領域と、Ｎ+型
ソース領域４、及びＰ型ベース領域３が形成された、炭
化珪素半導体基体上の一部分を覆うゲート絶縁膜６、及
び該ゲート絶縁膜６を介して形成されたゲート電極７
と、を有し、ゲート絶縁膜６の、炭化珪素半導体を覆わ
ない部分を介して、ドレイン領域との間でショットキー
ダイオードを形成する金属１０を取り付け、更に、金属
１０、及びＮ+型ソース領域４と接するソース電極８を
設けたことを特徴とする。
ート絶縁膜の破壊を防止し得る炭化珪素半導体を用いた
電界効果トランジスタを提供する。 【解決手段】 炭化珪素半導体基体の第１主面上に形成
されたＰ型ベース領域３と、このベース領域３内の複数
箇所に形成されたＮ+型ソース領域４と、炭化珪素半導
体基体の一部に形成されたＮ型ドレイン領域と、Ｎ+型
ソース領域４、及びＰ型ベース領域３が形成された、炭
化珪素半導体基体上の一部分を覆うゲート絶縁膜６、及
び該ゲート絶縁膜６を介して形成されたゲート電極７
と、を有し、ゲート絶縁膜６の、炭化珪素半導体を覆わ
ない部分を介して、ドレイン領域との間でショットキー
ダイオードを形成する金属１０を取り付け、更に、金属
１０、及びＮ+型ソース領域４と接するソース電極８を
設けたことを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、炭化珪素半導体を
用いた電界効果トランジスタに係り、特に、高耐圧で、
且つ、オン抵抗を低減する技術に関する。
用いた電界効果トランジスタに係り、特に、高耐圧で、
且つ、オン抵抗を低減する技術に関する。
【０００２】
【従来の技術】炭化珪素（以下、ＳｉＣと記す）は、バ
ンドギャップが大きく、化学的に安定な材料であるた
め、シリコン（以下、Ｓｉと記す）と比較すると高温な
環境下でも動作可能である。そのため、ＳｉＣを用いた
各種の半導体デバイスが期待され、昨今において盛んに
研究が行われている。
ンドギャップが大きく、化学的に安定な材料であるた
め、シリコン（以下、Ｓｉと記す）と比較すると高温な
環境下でも動作可能である。そのため、ＳｉＣを用いた
各種の半導体デバイスが期待され、昨今において盛んに
研究が行われている。
【０００３】特に、パワーエレクトロニクス分野では、
電力変換器等の大電力化、高周波化の要求に伴い、高耐
圧、低損失で高速に動作する半導体スイッチング素子へ
の期待が益々高まってきている。
電力変換器等の大電力化、高周波化の要求に伴い、高耐
圧、低損失で高速に動作する半導体スイッチング素子へ
の期待が益々高まってきている。
【０００４】他方、Ｓｉを材料とする既存素子の一層の
高性能化が進められているが、性能がＳｉの持つ物理的
理論限界の制限を受け、素子性能の大幅な向上は望めな
い状況になってきている。これに対し、ＳｉＣを用いて
Ｓｉの限界をはるかに超えた高性能なパワー半導体素子
を実現する研究が行われている。
高性能化が進められているが、性能がＳｉの持つ物理的
理論限界の制限を受け、素子性能の大幅な向上は望めな
い状況になってきている。これに対し、ＳｉＣを用いて
Ｓｉの限界をはるかに超えた高性能なパワー半導体素子
を実現する研究が行われている。
【０００５】ＳｉＣを用いてＭＯＳＦＥＴ（ＭＯＳ型電
界効果トランジスタ）を形成すると、アバランシェ降伏
（なだれ降伏）電界をＳｉよりも１０倍程度高くするこ
とができるので、素子のドリフト層の抵抗を約２桁小さ
くできることが知られている。これにより、素子のオン
抵抗を下げることが可能となり、電力損失を小さくする
ことができる。
界効果トランジスタ）を形成すると、アバランシェ降伏
（なだれ降伏）電界をＳｉよりも１０倍程度高くするこ
とができるので、素子のドリフト層の抵抗を約２桁小さ
くできることが知られている。これにより、素子のオン
抵抗を下げることが可能となり、電力損失を小さくする
ことができる。
【０００６】従来のＳｉデバイスでは、動作時の発生損
失による発熱を無視することができなかった。また、前
述の電力変換器等においても、これを抑制する冷却機構
を備える必要があり、冷却フィンや冷却機構のために装
置が大型化するという欠点があった。
失による発熱を無視することができなかった。また、前
述の電力変換器等においても、これを抑制する冷却機構
を備える必要があり、冷却フィンや冷却機構のために装
置が大型化するという欠点があった。
【０００７】ＳｉＣでは、これらの冷却機構の大幅な小
型化、簡素化が可能となる。また、自動車用途において
は、電力変換機の小型化、軽量化は燃費向上にも結びつ
き、環境保全の面からも効果が期待されている。
型化、簡素化が可能となる。また、自動車用途において
は、電力変換機の小型化、軽量化は燃費向上にも結びつ
き、環境保全の面からも効果が期待されている。
【０００８】これらの点から、縦形ＭＯＳＦＥＴは、電
力用半導体デバイスへのＳｉＣ適用を考える上で重要な
デバイスとして注目されている。
力用半導体デバイスへのＳｉＣ適用を考える上で重要な
デバイスとして注目されている。
【０００９】ＭＯＳＦＥＴは、電力駆動型デバイスであ
るため、素子の並列駆動が可能であり、また駆動回路も
簡素である。また、ユニポーラデバイスであるために、
高速スイッチングが可能である。
るため、素子の並列駆動が可能であり、また駆動回路も
簡素である。また、ユニポーラデバイスであるために、
高速スイッチングが可能である。
【００１０】従来技術におけるＳｉＣパワーＭＯＳＦＥ
Ｔとして、例えば特開２０００−２００９０７号公報
（以下、従来例という）に記載されたものが知られてい
る。図２５は、該従来例に示されているデバイスの断面
構成図を模式的に示す説明図である。
Ｔとして、例えば特開２０００−２００９０７号公報
（以下、従来例という）に記載されたものが知られてい
る。図２５は、該従来例に示されているデバイスの断面
構成図を模式的に示す説明図である。
【００１１】該従来例は、その特徴としては、Ｎ-ドリ
フト領域１０１の表面で、Ｐ型ベース領域１０３が形成
されていない部分には低濃度（高抵抗）の表面層１０５
が形成されている点にある。この表面層１０５上にはゲ
ート絶縁膜１０６を介してゲート電極１０７が形成され
ている。そして、この従来例に記載されたデバイスで
は、この表面層１０５の存在により、ゲート絶縁膜１０
６の信頼性を向上することができるという効果が達成さ
れる。なお、図２５において、符号１０２はＮ+型Ｓｉ
Ｃ基板、１０４はＮ+型ソース領域、１０８はソース電
極、１０９はドレイン電極である。
フト領域１０１の表面で、Ｐ型ベース領域１０３が形成
されていない部分には低濃度（高抵抗）の表面層１０５
が形成されている点にある。この表面層１０５上にはゲ
ート絶縁膜１０６を介してゲート電極１０７が形成され
ている。そして、この従来例に記載されたデバイスで
は、この表面層１０５の存在により、ゲート絶縁膜１０
６の信頼性を向上することができるという効果が達成さ
れる。なお、図２５において、符号１０２はＮ+型Ｓｉ
Ｃ基板、１０４はＮ+型ソース領域、１０８はソース電
極、１０９はドレイン電極である。
【００１２】
【発明が解決しようとする課題】ここで、ゲート絶縁膜
と半導体との界面において、ゲート絶縁膜にかかる電界
をＥｉ、半導体にかかる電界をＥｓとすると、以下の
（１）式が成立する。
と半導体との界面において、ゲート絶縁膜にかかる電界
をＥｉ、半導体にかかる電界をＥｓとすると、以下の
（１）式が成立する。
【００１３】
εｉ・Ｅｉ＝εｓ・Ｅｓ ・・・（１）
なお、εｉは絶縁膜の誘電率、εｓは半導体の誘電率で
ある。
ある。
【００１４】（１）式を変形すると、次の（２）式が得
られる。
られる。
【００１５】
Ｅｉ／Ｅｓ＝εｓ／εｉ ・・・（２）
ここで、（２）式をＳｉと、ＳｉＣとの場合で比較して
みると、εｓ＝１１．７（Ｓｉ）、εｓ＝１０．０（例
として、４Ｈ−ＳｉＣ）であり、絶縁膜をシリコン酸化
膜（以下、ＳｉＯ2）とすると、その誘電率はεｉ＝
３．８なので、Ｅｉ／Ｅｓ＝３．１（Ｓｉ）、Ｅｉ／Ｅ
ｓ＝２．６（ＳｉＣ）となる。即ち、図２５に記載した
の従来構造ではゲート絶縁膜に半導体部分よりはるかに
大きい電界が加えられることになる。
みると、εｓ＝１１．７（Ｓｉ）、εｓ＝１０．０（例
として、４Ｈ−ＳｉＣ）であり、絶縁膜をシリコン酸化
膜（以下、ＳｉＯ2）とすると、その誘電率はεｉ＝
３．８なので、Ｅｉ／Ｅｓ＝３．１（Ｓｉ）、Ｅｉ／Ｅ
ｓ＝２．６（ＳｉＣ）となる。即ち、図２５に記載した
の従来構造ではゲート絶縁膜に半導体部分よりはるかに
大きい電界が加えられることになる。
【００１６】更に、半導体の最大電界Ｅｓmaxは、Ｅｓm
ax＝３×１０5Ｖ／ｃｍ（Ｓｉ）、Ｅｓmax＝３×１０6
Ｖ／ｃｍ（例えば、４Ｈ−ＳｉＣ）であるから、絶縁膜
の最大電界Ｅｉmaxは、Ｅｉmax＝約９×１０5Ｖ／ｃｍ
（Ｓｉ）、Ｅｉmax＝約７×１０6Ｖ／ｃｍ（例えば、４
Ｈ−ＳｉＣ）となり得る。
ax＝３×１０5Ｖ／ｃｍ（Ｓｉ）、Ｅｓmax＝３×１０6
Ｖ／ｃｍ（例えば、４Ｈ−ＳｉＣ）であるから、絶縁膜
の最大電界Ｅｉmaxは、Ｅｉmax＝約９×１０5Ｖ／ｃｍ
（Ｓｉ）、Ｅｉmax＝約７×１０6Ｖ／ｃｍ（例えば、４
Ｈ−ＳｉＣ）となり得る。
【００１７】そして、ＳｉＯ2の絶縁破壊耐圧は、１０6
Ｖ／ｃｍ台であることを考慮すると、ＳｉＣの場合、半
導体内部でアバランシェ降伏が起きる前にゲート絶縁膜
に絶縁破壊耐圧に近い大きな電界が印加されることにな
る。或いは、アバランシェ降伏が起きる以前にゲート酸
化膜がブレークダウンを起こし、所望の耐圧が得られな
いという問題点があった。
Ｖ／ｃｍ台であることを考慮すると、ＳｉＣの場合、半
導体内部でアバランシェ降伏が起きる前にゲート絶縁膜
に絶縁破壊耐圧に近い大きな電界が印加されることにな
る。或いは、アバランシェ降伏が起きる以前にゲート酸
化膜がブレークダウンを起こし、所望の耐圧が得られな
いという問題点があった。
【００１８】更に、通常パワーデバイスでは、アバラン
シェ電流が流れた際に、一定電流まで耐えることが要求
されるが、従来のＳｉＣ−ＭＯＳＦＥＴではアバランシ
ェ耐量がゲート絶縁膜の絶縁破壊によって規定されてし
まい、アバランシェ耐量が非常に小さな値となっている
という問題があった。
シェ電流が流れた際に、一定電流まで耐えることが要求
されるが、従来のＳｉＣ−ＭＯＳＦＥＴではアバランシ
ェ耐量がゲート絶縁膜の絶縁破壊によって規定されてし
まい、アバランシェ耐量が非常に小さな値となっている
という問題があった。
【００１９】本発明はこのような従来の課題を解決する
ためになされたものであり、その目的とするところは、
大きな電界が印加された場合においても、ゲート絶縁膜
の破壊を防止し得る炭化珪素半導体を用いた電界効果ト
ランジスタを提供することにある。
ためになされたものであり、その目的とするところは、
大きな電界が印加された場合においても、ゲート絶縁膜
の破壊を防止し得る炭化珪素半導体を用いた電界効果ト
ランジスタを提供することにある。
【００２０】
【課題を解決するための手段】上記目的を達成するた
め、本願請求項１に記載の発明は、炭化珪素半導体を用
いた電界効果トランジスタであって、第１導電型の炭化
珪素半導体基体の第１主面上に形成された第２導電型の
ベース領域と、該ベース領域内の複数箇所に形成された
第１導電型のソース領域と、前記炭化珪素半導体基体の
一部に形成された第１導電型のドレイン領域と、前記ソ
ース領域、及びベース領域が形成された前記炭化珪素半
導体基体上の一部分を覆うゲート絶縁膜、及び該ゲート
絶縁膜を介して形成されたゲート電極と、を有し、前記
ゲート絶縁膜の、前記炭化珪素半導体を覆わない部分を
介して、前記ドレイン領域との間でショットキーダイオ
ードを形成する材料を取り付けたことを特徴とする。
め、本願請求項１に記載の発明は、炭化珪素半導体を用
いた電界効果トランジスタであって、第１導電型の炭化
珪素半導体基体の第１主面上に形成された第２導電型の
ベース領域と、該ベース領域内の複数箇所に形成された
第１導電型のソース領域と、前記炭化珪素半導体基体の
一部に形成された第１導電型のドレイン領域と、前記ソ
ース領域、及びベース領域が形成された前記炭化珪素半
導体基体上の一部分を覆うゲート絶縁膜、及び該ゲート
絶縁膜を介して形成されたゲート電極と、を有し、前記
ゲート絶縁膜の、前記炭化珪素半導体を覆わない部分を
介して、前記ドレイン領域との間でショットキーダイオ
ードを形成する材料を取り付けたことを特徴とする。
【００２１】請求項２に記載の発明は、炭化珪素半導体
を用いた電界効果トランジスタであって、第１導電型の
炭化珪素半導体基体の第１主面上に形成された第２導電
型のベース領域と、該ベース領域内の複数箇所に形成さ
れた第１導電型のソース領域と、前記炭化珪素半導体基
体の一部に形成された第１導電型のドレイン領域と、前
記ソース領域、及びベース領域が形成された前記炭化珪
素半導体基体上の一部分を覆うゲート絶縁膜、及び該ゲ
ート絶縁膜を介して形成されたゲート電極と、を有し、
前記ゲート絶縁膜の、前記炭化珪素半導体を覆わない部
分を介して、前記ドレイン領域との間でショットキーダ
イオードを形成する金属部材を取り付け、更に、前記金
属部材、及び前記ソース領域と接するソース電極を設け
たことを特徴とする。
を用いた電界効果トランジスタであって、第１導電型の
炭化珪素半導体基体の第１主面上に形成された第２導電
型のベース領域と、該ベース領域内の複数箇所に形成さ
れた第１導電型のソース領域と、前記炭化珪素半導体基
体の一部に形成された第１導電型のドレイン領域と、前
記ソース領域、及びベース領域が形成された前記炭化珪
素半導体基体上の一部分を覆うゲート絶縁膜、及び該ゲ
ート絶縁膜を介して形成されたゲート電極と、を有し、
前記ゲート絶縁膜の、前記炭化珪素半導体を覆わない部
分を介して、前記ドレイン領域との間でショットキーダ
イオードを形成する金属部材を取り付け、更に、前記金
属部材、及び前記ソース領域と接するソース電極を設け
たことを特徴とする。
【００２２】請求項３に記載の発明は、前記ゲート絶縁
膜、及び前記ゲート電極は、前記炭化珪素半導体基板上
に対して平面的に形成され、前記ベース領域は、前記炭
化珪素半導体基体の第１主面上に複数箇所形成され、前
記各ベース領域どうしの間に、前記ゲート絶縁膜の前記
炭化珪素半導体を覆わない部分が形成され、この部分に
前記金属部材が設けられることを特徴とする。
膜、及び前記ゲート電極は、前記炭化珪素半導体基板上
に対して平面的に形成され、前記ベース領域は、前記炭
化珪素半導体基体の第１主面上に複数箇所形成され、前
記各ベース領域どうしの間に、前記ゲート絶縁膜の前記
炭化珪素半導体を覆わない部分が形成され、この部分に
前記金属部材が設けられることを特徴とする。
【００２３】請求項４に記載の発明は、前記ベース領域
は、平面的に多角形、角部のとれた多角形、或いは円形
をなすセル構造を有し、且つ、該セル構造をなすベース
領域は平面的に等間隔で、且つ規則的に配置され、前記
金属部材は、規則的に配置された前記ベース領域から等
距離となる位置に配置されることを特徴とする。
は、平面的に多角形、角部のとれた多角形、或いは円形
をなすセル構造を有し、且つ、該セル構造をなすベース
領域は平面的に等間隔で、且つ規則的に配置され、前記
金属部材は、規則的に配置された前記ベース領域から等
距離となる位置に配置されることを特徴とする。
【００２４】請求項５に記載の発明は、前記金属部材と
前記ソース電極は、同一の材質で形成されることを特徴
とする。
前記ソース電極は、同一の材質で形成されることを特徴
とする。
【００２５】請求項６に記載の発明は、前記炭化珪素半
導体基体の第１主面にトレンチが形成され、前記ゲート
絶縁膜、及び前記ゲート電極は、前記トレンチの側壁に
沿って形成され、前記炭化珪素半導体基体の、前記ベー
ス領域が形成されていない領域の一部に、前記金属部材
が設けられ、該金属部材は前記ソース領域と電気的に接
続されることを特徴とする。
導体基体の第１主面にトレンチが形成され、前記ゲート
絶縁膜、及び前記ゲート電極は、前記トレンチの側壁に
沿って形成され、前記炭化珪素半導体基体の、前記ベー
ス領域が形成されていない領域の一部に、前記金属部材
が設けられ、該金属部材は前記ソース領域と電気的に接
続されることを特徴とする。
【００２６】請求項７に記載の発明は、前記炭化珪素半
導体基体の、前記ベース領域が形成されてない領域の一
部に、第２のトレンチが形成され、前記金属部材は、該
第２のトレンチ内に形成されることを特徴とする。
導体基体の、前記ベース領域が形成されてない領域の一
部に、第２のトレンチが形成され、前記金属部材は、該
第２のトレンチ内に形成されることを特徴とする。
【００２７】請求項８に記載の発明は、前記ベース領域
は、前記炭化珪素半導体基体を平面的に見た際に、前記
トレンチに区切られた島状に形成され、該島状のベース
領域内部に等間隔で規則的にベース領域が存在しない領
域が配置されると共に、前記炭化珪素半導体基体とでシ
ョットキーダイオードを形成する金属部材は、前記ベー
ス領域が存在しない領域に配置されることを特徴とす
る。
は、前記炭化珪素半導体基体を平面的に見た際に、前記
トレンチに区切られた島状に形成され、該島状のベース
領域内部に等間隔で規則的にベース領域が存在しない領
域が配置されると共に、前記炭化珪素半導体基体とでシ
ョットキーダイオードを形成する金属部材は、前記ベー
ス領域が存在しない領域に配置されることを特徴とす
る。
【００２８】請求項９に記載の発明は、炭化珪素半導体
を用いた電界効果トランジスタであって、第１導電型の
炭化珪素半導体基体の第１主面上に形成された第２導電
型のベース領域と、該ベース領域内の複数箇所に形成さ
れた第１導電型のソース領域と、前記炭化珪素半導体基
体の一部に形成された第１導電型のドレイン領域と、前
記ソース領域、及びベース領域が形成された前記炭化珪
素半導体基体上の一部分を覆うゲート絶縁膜、及び該ゲ
ート絶縁膜を介して形成されたゲート電極と、を有し、
前記ゲート絶縁膜の、前記炭化珪素半導体を覆わない部
分に、前記炭化珪素半導体基体との間でダイオード特性
を有する接合を形成する材料を配設し、当該材料は、前
記炭化珪素半導体基体とはバンドギャップが異なること
を特徴とする。
を用いた電界効果トランジスタであって、第１導電型の
炭化珪素半導体基体の第１主面上に形成された第２導電
型のベース領域と、該ベース領域内の複数箇所に形成さ
れた第１導電型のソース領域と、前記炭化珪素半導体基
体の一部に形成された第１導電型のドレイン領域と、前
記ソース領域、及びベース領域が形成された前記炭化珪
素半導体基体上の一部分を覆うゲート絶縁膜、及び該ゲ
ート絶縁膜を介して形成されたゲート電極と、を有し、
前記ゲート絶縁膜の、前記炭化珪素半導体を覆わない部
分に、前記炭化珪素半導体基体との間でダイオード特性
を有する接合を形成する材料を配設し、当該材料は、前
記炭化珪素半導体基体とはバンドギャップが異なること
を特徴とする。
【００２９】請求項１０に記載の発明は、前記材料は、
シリコン、アモルファスシリコン、多結晶シリコンのう
ちのいずれかであることを特徴とする。
シリコン、アモルファスシリコン、多結晶シリコンのう
ちのいずれかであることを特徴とする。
【００３０】請求項１１に記載の発明は、前記材料が、
前記ゲート電極を形成することを特徴とする。
前記ゲート電極を形成することを特徴とする。
【００３１】請求項１２に記載の発明は、前記材料が、
前記ソース電極に接続されることを特徴とする。
前記ソース電極に接続されることを特徴とする。
【００３２】請求項１３に記載の発明は、前記ゲート電
極が、ダイオード特性を有する接合を形成する領域に
は、第二導電型の不純物が導入され、前記ゲート電極
が、チャネルを形成する領域では、当該ゲート電極に第
一導電型の不純物が導入されていることを特徴とする。
極が、ダイオード特性を有する接合を形成する領域に
は、第二導電型の不純物が導入され、前記ゲート電極
が、チャネルを形成する領域では、当該ゲート電極に第
一導電型の不純物が導入されていることを特徴とする。
【００３３】請求項１４に記載の発明は、前記ゲート絶
縁膜及び前記ゲート電極は、前記基板上に平面的に形成
された形成された形状をなし、前記ゲート絶縁膜が除去
された部分は、前記ベース領域と隣り合うベース領域の
間であることを特徴とする。
縁膜及び前記ゲート電極は、前記基板上に平面的に形成
された形成された形状をなし、前記ゲート絶縁膜が除去
された部分は、前記ベース領域と隣り合うベース領域の
間であることを特徴とする。
【００３４】請求項１５に記載の発明は、前記ベース領
域は、平面的に四角形、角部の取れた四角形、或いは円
形であるセル構造を有し、該ベース領域は平面的には等
間隔で規則的に配置され、前記基板とショットキー接合
を形成する材料は、規則的に配置された隣接する複数の
前記セルから等距離にある位置に点状に配置されること
を特徴とする。
域は、平面的に四角形、角部の取れた四角形、或いは円
形であるセル構造を有し、該ベース領域は平面的には等
間隔で規則的に配置され、前記基板とショットキー接合
を形成する材料は、規則的に配置された隣接する複数の
前記セルから等距離にある位置に点状に配置されること
を特徴とする。
【００３５】
【発明の効果】請求項１に記載の発明においては、第１
導電型半導体基体と接するようにショットキーダイオー
ド、或いはこれと同等の特性を有するダイオードが形成
されるため、高い耐圧特性を得ることができる。
導電型半導体基体と接するようにショットキーダイオー
ド、或いはこれと同等の特性を有するダイオードが形成
されるため、高い耐圧特性を得ることができる。
【００３６】請求項２に記載の発明においては、第１導
電型半導体基体と接するようにショットキーダイオード
が形成されるため、ＳｉＣの半導体内部でアバランシェ
降伏が起きる前にゲート絶縁膜に絶縁破壊耐圧に近い大
きな電界が印加されることを防ぎ、またはアバランシェ
降伏が起きる以前にゲート酸化膜がブレークダウンを起
こすことを防止できるので所望の耐圧が得られるという
効果がある。
電型半導体基体と接するようにショットキーダイオード
が形成されるため、ＳｉＣの半導体内部でアバランシェ
降伏が起きる前にゲート絶縁膜に絶縁破壊耐圧に近い大
きな電界が印加されることを防ぎ、またはアバランシェ
降伏が起きる以前にゲート酸化膜がブレークダウンを起
こすことを防止できるので所望の耐圧が得られるという
効果がある。
【００３７】さらにアバランシェ耐量がゲート絶縁膜の
絶縁破壊によって規定されることが無くなり、一定電流
まで耐えることができアバランシェ耐量を充分に大きな
値にすることができるパワーＭＯＳＦＥＴを提供するこ
とが可能になる。
絶縁破壊によって規定されることが無くなり、一定電流
まで耐えることができアバランシェ耐量を充分に大きな
値にすることができるパワーＭＯＳＦＥＴを提供するこ
とが可能になる。
【００３８】請求項３に記載の発明においては、プレー
ナ型のパワーＭＯＳＦＥＴにおいて、隣り合うベース領
域の間の位置でショットキー電極が形成されるため、前
述の効果に加えて、複数のセルが並列接続されるパワー
ＭＯＳＦＥＴにおいて、均等に効率的にショットキー電
極が配置できるため、ショットキー電極によるアバラン
シェ降伏電流が集中しないという特有の効果を持つ。
ナ型のパワーＭＯＳＦＥＴにおいて、隣り合うベース領
域の間の位置でショットキー電極が形成されるため、前
述の効果に加えて、複数のセルが並列接続されるパワー
ＭＯＳＦＥＴにおいて、均等に効率的にショットキー電
極が配置できるため、ショットキー電極によるアバラン
シェ降伏電流が集中しないという特有の効果を持つ。
【００３９】請求項４に記載の発明においては、複数の
ベース領域がセル構造として等間隔に規則的に配置され
るなかで、ショットキーダイオードが隣接する各セルか
ら等距離に点状に配置されるため、上述の効果に加えて
単位面積あたりのチャネル密度を維持しながら、ショッ
トキーダイオードを配置できるので、チップ面積の増大
を極力抑え、ＭＯＳＦＥＴの素子有効面積を一定に保ち
ながら、ショットキーダイオードを内蔵できるという特
別な効果がある。
ベース領域がセル構造として等間隔に規則的に配置され
るなかで、ショットキーダイオードが隣接する各セルか
ら等距離に点状に配置されるため、上述の効果に加えて
単位面積あたりのチャネル密度を維持しながら、ショッ
トキーダイオードを配置できるので、チップ面積の増大
を極力抑え、ＭＯＳＦＥＴの素子有効面積を一定に保ち
ながら、ショットキーダイオードを内蔵できるという特
別な効果がある。
【００４０】請求項５に記載の発明においては、ショッ
トキーダイオードを形成するために用いる金属部材と、
ソース電極とが同一の材質にて構成されるので、工程の
簡略化ができる。
トキーダイオードを形成するために用いる金属部材と、
ソース電極とが同一の材質にて構成されるので、工程の
簡略化ができる。
【００４１】請求項６に記載の発明においては、ＵＭＯ
ＳＦＥＴに本発明を適用することにより、上述の効果に
加え、低オン抵抗を確保しながら、サージに対しゲート
絶縁膜を保護することが可能になるという特有の効果が
得られる。
ＳＦＥＴに本発明を適用することにより、上述の効果に
加え、低オン抵抗を確保しながら、サージに対しゲート
絶縁膜を保護することが可能になるという特有の効果が
得られる。
【００４２】請求項７に記載の発明においては、トレン
チ内部にショットキー電極を形成することにより、素子
のより深い部分でアバランシェ電流が流れるため、効果
的にゲート酸化膜を保護できるという特有の効果を持
つ。
チ内部にショットキー電極を形成することにより、素子
のより深い部分でアバランシェ電流が流れるため、効果
的にゲート酸化膜を保護できるという特有の効果を持
つ。
【００４３】請求項８に記載の発明においては、平面的
に等間隔に点状にショットキー電極が配置できるので、
上述の効果に加えトレンチに沿ってできるチャネルの面
積効率を高い状態に保ちながら、ショットキー電極を均
等に配置することができる。つまり、換言すると単位面
積あたりのチャネル抵抗の増大を抑えながら、トレンチ
側壁のゲート絶縁膜を効果的に保護することが可能にな
るという特有の効果を持つ。
に等間隔に点状にショットキー電極が配置できるので、
上述の効果に加えトレンチに沿ってできるチャネルの面
積効率を高い状態に保ちながら、ショットキー電極を均
等に配置することができる。つまり、換言すると単位面
積あたりのチャネル抵抗の増大を抑えながら、トレンチ
側壁のゲート絶縁膜を効果的に保護することが可能にな
るという特有の効果を持つ。
【００４４】請求項９、１０に記載の発明によれば、ゲ
ート絶縁膜への高電界を緩和し高信頼で高耐圧、低オン
抵抗な電界効果トランジスタを提供することができる。
ート絶縁膜への高電界を緩和し高信頼で高耐圧、低オン
抵抗な電界効果トランジスタを提供することができる。
【００４５】請求項１１に記載の発明によれば、ゲート
電極を形成することで、同時にショットキー接合のごと
きダイオードが形成され、簡易な工程で形成可能である
という効果を奏する。
電極を形成することで、同時にショットキー接合のごと
きダイオードが形成され、簡易な工程で形成可能である
という効果を奏する。
【００４６】請求項１２に記載の発明によれば、ドレイ
ン−ソース間にショットキー接合のごときダイオードを
形成可能になる。
ン−ソース間にショットキー接合のごときダイオードを
形成可能になる。
【００４７】請求項１３に記載の発明によれば、ゲート
電極に所望の電圧を印加できるようになり、素子のオン
抵抗を十分に低減できるようになる。
電極に所望の電圧を印加できるようになり、素子のオン
抵抗を十分に低減できるようになる。
【００４８】請求項１４の記載の発明によれば、最もゲ
ート絶縁膜への電界が高くなる領域に効果的に電界緩和
を行うことができるようになる。
ート絶縁膜への電界が高くなる領域に効果的に電界緩和
を行うことができるようになる。
【００４９】請求項１５に記載の発明によれば、セルレ
イアウトの大幅な拡大を抑えながら面積効率の高い電界
効果トランジスタを提供することができる。
イアウトの大幅な拡大を抑えながら面積効率の高い電界
効果トランジスタを提供することができる。
【００５０】
【発明の実施の形態】以下、本発明の実施形態を図面に
基づいて説明する。なお、以下の説明では、第１導電型
をＮ型、第２導電型をＰ型として説明するが、これらは
反対であっても良い。
基づいて説明する。なお、以下の説明では、第１導電型
をＮ型、第２導電型をＰ型として説明するが、これらは
反対であっても良い。
【００５１】図１は、本発明の第１の実施例に係る電界
効果トランジスタの構成を示す断面図である。まず、構
成について説明する。同図に示すように、該電界効果ト
ランジスタは、Ｎ+型ＳｉＣ基板（炭化珪素半導体基
体）２を具備しており、該Ｎ+型ＳｉＣ基板２上には、
Ｎ-型ＳｉＣエピ層１（ドレイン領域）が形成されてい
る。
効果トランジスタの構成を示す断面図である。まず、構
成について説明する。同図に示すように、該電界効果ト
ランジスタは、Ｎ+型ＳｉＣ基板（炭化珪素半導体基
体）２を具備しており、該Ｎ+型ＳｉＣ基板２上には、
Ｎ-型ＳｉＣエピ層１（ドレイン領域）が形成されてい
る。
【００５２】ここで、Ｎ-型ＳｉＣエピ層１は、デバイ
スとしてはドリフト層として機能するため、以下、これ
をＮ-ドリフト層１と呼ぶことにする。
スとしてはドリフト層として機能するため、以下、これ
をＮ-ドリフト層１と呼ぶことにする。
【００５３】Ｎ-ドリフト層１の表面には、Ｐ型ベース
領域３が形成されている。Ｐ型ベース領域３の内部で、
表面となる部分には、Ｎ+型ソース領域４が形成されて
いる。
領域３が形成されている。Ｐ型ベース領域３の内部で、
表面となる部分には、Ｎ+型ソース領域４が形成されて
いる。
【００５４】また、Ｎ-ドリフト領域１の表面、及びＰ
型ベース領域３の表面にはゲート絶縁膜６を介してゲー
ト電極７が形成されている。更に、Ｎ+ソース領域４の
表面の一部はソース電極８に接続されている。
型ベース領域３の表面にはゲート絶縁膜６を介してゲー
ト電極７が形成されている。更に、Ｎ+ソース領域４の
表面の一部はソース電極８に接続されている。
【００５５】本実施形態の構成上の特徴としては、Ｎ-
ドリフト領域１の表面の一部（図中、中央部分）はゲー
ト絶縁膜６とゲート電極７が除去され、この部位には、
Ｎ-ドリフト領域１との間でショットキーダイオードを
形成する金属（金属部材）１０が配置されている。金属
１０としては、具体的にはＮ型のＳｉＣとの間でショッ
トキーコンタクトが形成可能な材料であれば良く、例え
ば、Ｔｉ，Ｎｉ，Ａｌ，Ｗ（タングステン）等が考えら
れる。
ドリフト領域１の表面の一部（図中、中央部分）はゲー
ト絶縁膜６とゲート電極７が除去され、この部位には、
Ｎ-ドリフト領域１との間でショットキーダイオードを
形成する金属（金属部材）１０が配置されている。金属
１０としては、具体的にはＮ型のＳｉＣとの間でショッ
トキーコンタクトが形成可能な材料であれば良く、例え
ば、Ｔｉ，Ｎｉ，Ａｌ，Ｗ（タングステン）等が考えら
れる。
【００５６】そして、この金属１０は、ソース電極８と
電気的に接続されている。また、Ｎ +型ＳｉＣ基板の裏
面側には、ドレイン電極９が形成されている。
電気的に接続されている。また、Ｎ +型ＳｉＣ基板の裏
面側には、ドレイン電極９が形成されている。
【００５７】Ｎ-ドリフト領域１、及びＰ型ベース領域
３の表面の一部にはＮ型のチャネル領域５が形成されて
いる。また、ゲート電極７とソース電極８との間、及
び、ゲート電極７と金属１０との間には層間絶縁膜１１
が配置され、電気的に絶縁されている。
３の表面の一部にはＮ型のチャネル領域５が形成されて
いる。また、ゲート電極７とソース電極８との間、及
び、ゲート電極７と金属１０との間には層間絶縁膜１１
が配置され、電気的に絶縁されている。
【００５８】次に、上述のように構成された本実施形態
に係る電界効果トランジスタの動作について説明する。
に係る電界効果トランジスタの動作について説明する。
【００５９】図１に示した素子の基本構造は、縦形のパ
ワーＭＯＳＦＥＴであり、裏面のドレイン電極９と、表
面のソース電極８間に電圧が印加された状態で、ゲート
電極７にしきい値電圧以上となる電圧が印加されると、
Ｐ型ベース領域３の表面となるＮ型チャネル領域５に、
蓄積型のチャネルが形成される。これにより、ドレイン
電極９、Ｎ+基板２、Ｎ-ドリフト領域１、Ｎ型チャネル
領域５に形成された蓄積型チャネル、ソース領域４、ソ
ース電極８の経路に電流が流れる。
ワーＭＯＳＦＥＴであり、裏面のドレイン電極９と、表
面のソース電極８間に電圧が印加された状態で、ゲート
電極７にしきい値電圧以上となる電圧が印加されると、
Ｐ型ベース領域３の表面となるＮ型チャネル領域５に、
蓄積型のチャネルが形成される。これにより、ドレイン
電極９、Ｎ+基板２、Ｎ-ドリフト領域１、Ｎ型チャネル
領域５に形成された蓄積型チャネル、ソース領域４、ソ
ース電極８の経路に電流が流れる。
【００６０】このとき、金属１０と、Ｎ-型ドリフト領
域１の表面であるＮ型チャネル領域５との界面には、シ
ョットキーダイオードが形成されているため、電流は金
属１０には流れない。
域１の表面であるＮ型チャネル領域５との界面には、シ
ョットキーダイオードが形成されているため、電流は金
属１０には流れない。
【００６１】また、ドレイン電極９と、ソース電極８間
は低抵抗で接続され、ドレイン電極９の電位が下がる
（素子オン）。
は低抵抗で接続され、ドレイン電極９の電位が下がる
（素子オン）。
【００６２】次に、ドレイン電極９と、ソース電極８間
に電圧が印加された状態でゲート電極７の電位をしきい
値電圧以下とすると、Ｎ型チャネル領域５の蓄積型チャ
ネルが消失し、Ｎ型チャネル領域５自身がＰ型ベース領
域３とのＰＮ接合部のビルトインポテンシャルにより空
乏化して素子のオフを保つ。
に電圧が印加された状態でゲート電極７の電位をしきい
値電圧以下とすると、Ｎ型チャネル領域５の蓄積型チャ
ネルが消失し、Ｎ型チャネル領域５自身がＰ型ベース領
域３とのＰＮ接合部のビルトインポテンシャルにより空
乏化して素子のオフを保つ。
【００６３】このとき、金属１０と、Ｎ-型ドリフト領
域１の表面であるＮ型チャネル領域５の界面では、ショ
ットキーダイオードが形成されているので、ショットキ
ー接合の界面においても、空乏層が拡がり、より確実に
素子がオフする。
域１の表面であるＮ型チャネル領域５の界面では、ショ
ットキーダイオードが形成されているので、ショットキ
ー接合の界面においても、空乏層が拡がり、より確実に
素子がオフする。
【００６４】ここで、ゲート絶縁膜６にかかる電界につ
いて、デバイスシミュレーションした結果を、図２に示
す。
いて、デバイスシミュレーションした結果を、図２に示
す。
【００６５】図２は、素子表面を基準とした深さを横軸
に示し、ドレイン、ソース間に１０００Ｖ印加したとき
の電界強度を縦軸に示している。
に示し、ドレイン、ソース間に１０００Ｖ印加したとき
の電界強度を縦軸に示している。
【００６６】図２中、「ＳＢＤ有り」と示したデータ
（黒丸）が本発明を適用したときのものであり、図１中
の破線「Ａ」に沿った位置での電界強度に相当する。
（黒丸）が本発明を適用したときのものであり、図１中
の破線「Ａ」に沿った位置での電界強度に相当する。
【００６７】同図では、ＳｉＯ2とＳｉＣの界面を合わ
せて図示しており、ＳｉＣ半導体中の電界強度に比べ、
ＳｉＯ2にかかる電界が３倍程度大きくなっていること
が理解される。
せて図示しており、ＳｉＣ半導体中の電界強度に比べ、
ＳｉＯ2にかかる電界が３倍程度大きくなっていること
が理解される。
【００６８】本実施形態の効果を確かめる目的で、図１
と同様な構造で、ショットキーダイオードを形成しなか
った場合について、図２中、“ＳＢＤ無し”として示し
た（白丸）。同様に、ＳｉＣ半導体中の電界強度に比
べ、ＳｉＯ2にかかる電界が３倍程度大きくなっている
が、電界強度の絶対値自体が大きく、ＳｉＯ2にかかる
電界は１０7Ｖ／ｃｍ台になっている。
と同様な構造で、ショットキーダイオードを形成しなか
った場合について、図２中、“ＳＢＤ無し”として示し
た（白丸）。同様に、ＳｉＣ半導体中の電界強度に比
べ、ＳｉＯ2にかかる電界が３倍程度大きくなっている
が、電界強度の絶対値自体が大きく、ＳｉＯ2にかかる
電界は１０7Ｖ／ｃｍ台になっている。
【００６９】本実施形態のように、ショットキーダイオ
ード（金属１０とＮ型チャネル領域５で形成されるショ
ットキーダイオード）を配置することで、ゲート酸化膜
６にかかる電界を１０7Ｖ／ｃｍ台から、２×１０6Ｖ／
ｃｍ台とすることができることが理解される。
ード（金属１０とＮ型チャネル領域５で形成されるショ
ットキーダイオード）を配置することで、ゲート酸化膜
６にかかる電界を１０7Ｖ／ｃｍ台から、２×１０6Ｖ／
ｃｍ台とすることができることが理解される。
【００７０】上記したように、本実施形態の構成を採用
することにより、ＳｉＣの半導体内部でアバランシェ降
伏が起きる前に、ゲート絶縁膜に絶縁破壊耐圧に近い大
きな電界が印加されることを防止することができ、或い
は、アバランシェ降伏が起きる以前にゲート酸化膜がブ
レークダウンを起こすことを防止することができるの
で、所望の耐圧が得られるという効果を達成することが
できる。
することにより、ＳｉＣの半導体内部でアバランシェ降
伏が起きる前に、ゲート絶縁膜に絶縁破壊耐圧に近い大
きな電界が印加されることを防止することができ、或い
は、アバランシェ降伏が起きる以前にゲート酸化膜がブ
レークダウンを起こすことを防止することができるの
で、所望の耐圧が得られるという効果を達成することが
できる。
【００７１】更に、アバランシェ耐量がゲート絶縁膜の
絶縁破壊によって規定されることが無くなり、一定の電
流値まで耐えることができ、アバランシェ耐量を充分に
大きな値とすることが可能になる。
絶縁破壊によって規定されることが無くなり、一定の電
流値まで耐えることができ、アバランシェ耐量を充分に
大きな値とすることが可能になる。
【００７２】図７は、本実施形態に係るＭＯＳＦＥＴ
を、三相モータの駆動に応用した例を示す回路図であ
る。図示のように、３相交流電流により駆動されるモー
タ２１には、Ｕ，Ｖ，Ｗの各端子が接続される（以下、
Ｕ，Ｖ，Ｗ相という）。それぞれ、Ｕ相には上側のスイ
ッチ２２、下側のスイッチ２８、Ｖ相には上側のスイッ
チ２４、下側のスイッチ３０、Ｗ相には上側のスイッチ
２６、下側のスイッチ３２が接続され駆動される。
を、三相モータの駆動に応用した例を示す回路図であ
る。図示のように、３相交流電流により駆動されるモー
タ２１には、Ｕ，Ｖ，Ｗの各端子が接続される（以下、
Ｕ，Ｖ，Ｗ相という）。それぞれ、Ｕ相には上側のスイ
ッチ２２、下側のスイッチ２８、Ｖ相には上側のスイッ
チ２４、下側のスイッチ３０、Ｗ相には上側のスイッチ
２６、下側のスイッチ３２が接続され駆動される。
【００７３】ここで、各スイッチには並列にショットキ
ーダイオード２３，２５，２７，２９，３１，３３が内
蔵されている。直列に接続された上下のスイッチはＰ，
Ｎ端子で電源に接続される。図７では、駆動回路は省略
している。実際には、各スイッチのゲート端子に駆動回
路が接続される。
ーダイオード２３，２５，２７，２９，３１，３３が内
蔵されている。直列に接続された上下のスイッチはＰ，
Ｎ端子で電源に接続される。図７では、駆動回路は省略
している。実際には、各スイッチのゲート端子に駆動回
路が接続される。
【００７４】本応用例においては、内蔵ショットキーダ
イオードをフリーホイールダイオードとして利用するこ
とができる。ＳｉＣで形成したショットキーダイオード
はＰＮ接合によるダイオードと比較して、定常損失が少
なく、スイッチング時の逆回復電荷も無視できる程度に
小さいので、装置の総発熱を小さくできるという効果を
得ることができる。更に、冷却機構も簡略化できるた
め、装置の小型化、低コスト化が可能となり、システム
全体にとって多大な効果をもたらす。
イオードをフリーホイールダイオードとして利用するこ
とができる。ＳｉＣで形成したショットキーダイオード
はＰＮ接合によるダイオードと比較して、定常損失が少
なく、スイッチング時の逆回復電荷も無視できる程度に
小さいので、装置の総発熱を小さくできるという効果を
得ることができる。更に、冷却機構も簡略化できるた
め、装置の小型化、低コスト化が可能となり、システム
全体にとって多大な効果をもたらす。
【００７５】次に、本発明の第２の実施形態について説
明する。図３は、第２の実施形態に係るＳｉＣ縦形パワ
ーＭＯＳＦＥＴの、平面レイアウト図を模式的に示す説
明図である。同図に示すＭＯＳＦＥＴは、図１に示した
ものと同一の断面構造を有しており、平面レイアウトを
設定した点で、図１に示したものと相違している。な
お、図１に示したＭＯＳＦＥＴのＰ型ベース領域３と、
金属１０との位置関係を見易くするために、表面側のソ
ース電極８や、層間絶縁膜１１を、透視して描いてい
る。
明する。図３は、第２の実施形態に係るＳｉＣ縦形パワ
ーＭＯＳＦＥＴの、平面レイアウト図を模式的に示す説
明図である。同図に示すＭＯＳＦＥＴは、図１に示した
ものと同一の断面構造を有しており、平面レイアウトを
設定した点で、図１に示したものと相違している。な
お、図１に示したＭＯＳＦＥＴのＰ型ベース領域３と、
金属１０との位置関係を見易くするために、表面側のソ
ース電極８や、層間絶縁膜１１を、透視して描いてい
る。
【００７６】図１の断面構造で説明したＰ型ベース領域
３は、図３においては、平面的に円状のセル１２として
示している。このセル１２は、平面的に規則的に配置さ
れ、ここでは縦、横方向に向けて、整然と配置されてい
る。
３は、図３においては、平面的に円状のセル１２として
示している。このセル１２は、平面的に規則的に配置さ
れ、ここでは縦、横方向に向けて、整然と配置されてい
る。
【００７７】セル１２が配置されている領域以外の領域
は、図１に示したゲート絶縁膜６を介してゲート電極７
が配置される領域である。
は、図１に示したゲート絶縁膜６を介してゲート電極７
が配置される領域である。
【００７８】本実施形態の特徴的な構成としては、隣接
する４つのセル１２の中心位置にゲート絶縁膜６とゲー
ト電極を除去して金属１０が点状に形成されている。そ
して、このような構成とすることで、素子面内に均等に
ショットキーダイオードを配置することができることが
理解される。
する４つのセル１２の中心位置にゲート絶縁膜６とゲー
ト電極を除去して金属１０が点状に形成されている。そ
して、このような構成とすることで、素子面内に均等に
ショットキーダイオードを配置することができることが
理解される。
【００７９】更に、金属１０を点状に配置することで、
チップ面積の増大を極力抑え、ＭＯＳＦＥＴの素子有効
面積を一定に保ちながら、ショットキーダイオードを内
蔵することができるという効果を発揮する。
チップ面積の増大を極力抑え、ＭＯＳＦＥＴの素子有効
面積を一定に保ちながら、ショットキーダイオードを内
蔵することができるという効果を発揮する。
【００８０】また、セル１２の形状としては、円形状の
セルに限らず、図４に示すように、四角形状のセル１５
や、四隅の角を落とした四角形状セルとすることも可能
である。
セルに限らず、図４に示すように、四角形状のセル１５
や、四隅の角を落とした四角形状セルとすることも可能
である。
【００８１】この場合においても、金属１６の配置は隣
接する四角セル１５の頂点が対向する部分の中心であ
り、上述と同様な効果があることは言うまでもない。
接する四角セル１５の頂点が対向する部分の中心であ
り、上述と同様な効果があることは言うまでもない。
【００８２】また、セルの規則的な配列方法について
は、図５に示すように、六角形状のセル１８の最密六角
配置とすることも可能である。
は、図５に示すように、六角形状のセル１８の最密六角
配置とすることも可能である。
【００８３】この場合には、金属１９の配置は、近接す
る３つの六角形セル１８の頂点が対向する領域の中心で
あり、上述と同様な効果が得られることは言うまでもな
い。
る３つの六角形セル１８の頂点が対向する領域の中心で
あり、上述と同様な効果が得られることは言うまでもな
い。
【００８４】次に、本発明の第３の実施形態について説
明する。図６は、第３の実施形態に係る電界効果トラン
ジスタの断面構成図であり、基本的な構造は、図１に示
した素子の断面構造と同様である。
明する。図６は、第３の実施形態に係る電界効果トラン
ジスタの断面構成図であり、基本的な構造は、図１に示
した素子の断面構造と同様である。
【００８５】異なる構成のみを説明すると、Ｎチャネル
領域５上で、Ｐ型ベース領域３が形成されていない部分
の一部では、ゲート絶縁膜６とゲート電極７が除去さ
れ、ソース電極８が直接、Ｎチャネル領域５との間でシ
ョットキーダイオードを形成している。動作について
は、前述した第１の実施形態と同様である。
領域５上で、Ｐ型ベース領域３が形成されていない部分
の一部では、ゲート絶縁膜６とゲート電極７が除去さ
れ、ソース電極８が直接、Ｎチャネル領域５との間でシ
ョットキーダイオードを形成している。動作について
は、前述した第１の実施形態と同様である。
【００８６】このように、本実施形態においては、ソー
ス電極８でソース電位を取りながら、ショットキーダイ
オードを形成することができるので、ショットキーコン
タクトを形成するための異種金属を形成する工程を省略
することができるという効果を奏する。
ス電極８でソース電位を取りながら、ショットキーダイ
オードを形成することができるので、ショットキーコン
タクトを形成するための異種金属を形成する工程を省略
することができるという効果を奏する。
【００８７】次に、本発明の第４の実施形態について説
明する。図８は、第４の実施形態に係り、Ｕゲート構造
を具備したＭＯＳＦＥＴの断面を示す鳥瞰図である。
明する。図８は、第４の実施形態に係り、Ｕゲート構造
を具備したＭＯＳＦＥＴの断面を示す鳥瞰図である。
【００８８】同図に示すように、該ＭＯＳＦＥＴは、Ｎ
+型ＳｉＣ基板（炭化珪素半導体基体）２を具備してお
り、該Ｎ+型ＳｉＣ基板２上には、Ｎ-型ＳｉＣエピ層が
形成されている。
+型ＳｉＣ基板（炭化珪素半導体基体）２を具備してお
り、該Ｎ+型ＳｉＣ基板２上には、Ｎ-型ＳｉＣエピ層が
形成されている。
【００８９】ここで、Ｎ-型ＳｉＣエピ層はデバイスと
してはドリフト層として機能するため、ここではＮ-ド
リフト層１と呼ぶことにする。
してはドリフト層として機能するため、ここではＮ-ド
リフト層１と呼ぶことにする。
【００９０】Ｎ-ドリフト層１の表面には、Ｐ型ベース
領域３４が形成されている。また、Ｐ型ベース領域３４
の内部の表面には、Ｎ+型ソース領域３８が形成されて
いる。
領域３４が形成されている。また、Ｐ型ベース領域３４
の内部の表面には、Ｎ+型ソース領域３８が形成されて
いる。
【００９１】更に、Ｐ型ベース領域３４の電位を取るた
めのＰ+型ベースコンタクト領域３７が形成されてい
る。
めのＰ+型ベースコンタクト領域３７が形成されてい
る。
【００９２】また、Ｐ型ベース領域３４の一部となる表
面からトレンチが形成され、該トレンチの内部には、ゲ
ート絶縁膜３５を介してゲート電極３６が形成されてい
る。該ゲート絶縁膜３５の底部は、Ｐ型ベース領域３４
を貫通し、Ｎ-型ドリフト領域１と接している。
面からトレンチが形成され、該トレンチの内部には、ゲ
ート絶縁膜３５を介してゲート電極３６が形成されてい
る。該ゲート絶縁膜３５の底部は、Ｐ型ベース領域３４
を貫通し、Ｎ-型ドリフト領域１と接している。
【００９３】Ｎ+ソース領域３８は、ソース電極に接続
されているが図では、奥行き方向を透視して記載するた
めにソース電極は省略している。
されているが図では、奥行き方向を透視して記載するた
めにソース電極は省略している。
【００９４】上記Ｐ型ベース領域３４内のＮ+型ソース
領域３８、Ｐ+型ベースコンタクト領域３７、ゲート絶
縁膜３５、ゲート電極３６は奥行き方向にストライプ状
に形成される。
領域３８、Ｐ+型ベースコンタクト領域３７、ゲート絶
縁膜３５、ゲート電極３６は奥行き方向にストライプ状
に形成される。
【００９５】本実施形態の構成上の特徴としては、Ｐ型
ベース領域３４内のＮ+型ソース領域３８、Ｐ+型ベース
コンタクト領域３７、ゲート酸化膜３５、ゲート電極３
６は奥行き方向で部分的に途切れ、その先でＰ型ベース
領域３４が無い領域が存在する。そして、その領域で、
Ｎ-ドリフト領域１とショットキーダイオードを形成す
る金属４２が配置されていることにある。
ベース領域３４内のＮ+型ソース領域３８、Ｐ+型ベース
コンタクト領域３７、ゲート酸化膜３５、ゲート電極３
６は奥行き方向で部分的に途切れ、その先でＰ型ベース
領域３４が無い領域が存在する。そして、その領域で、
Ｎ-ドリフト領域１とショットキーダイオードを形成す
る金属４２が配置されていることにある。
【００９６】ゲート絶縁膜３５の横方向端部は、直接Ｎ
-型ドリフト領域１に触れないよう、Ｐ型ベース領域３
４に覆われている。この金属４２はソース電極と図示の
構造の上面に存在する配線層（ソース電極そのもので構
わない）により電気的に接続されている。
-型ドリフト領域１に触れないよう、Ｐ型ベース領域３
４に覆われている。この金属４２はソース電極と図示の
構造の上面に存在する配線層（ソース電極そのもので構
わない）により電気的に接続されている。
【００９７】Ｎ+型ＳｉＣ基板２の裏面側には、ドレイ
ン電極９が形成されている。金属４２は具体的にはＮ型
のＳｉＣとの間でショットキーコンタクトが形成可能な
材料であれば良く、例えばＴｉ，Ｎｉ，Ａｌ，Ｗ等が考
えられる。
ン電極９が形成されている。金属４２は具体的にはＮ型
のＳｉＣとの間でショットキーコンタクトが形成可能な
材料であれば良く、例えばＴｉ，Ｎｉ，Ａｌ，Ｗ等が考
えられる。
【００９８】図９，図１０，図１１は、図８におけるＡ
−Ａ’、Ｂ−Ｂ’、Ｃ−Ｃ’における断面構造を示す説
明図である。各図に示すように、Ｎ+型ソース領域３
８、Ｐ+型ベースコンタクト領域３７が途切れた部分に
おいて、金属４２が直接Ｎ-ドリフト領域１とで、ショ
ットキーダイオードを形成している。また、Ｎ-ドリフ
ト領域１の表面は若干濃度の濃い領域４４が形成されて
いる。
−Ａ’、Ｂ−Ｂ’、Ｃ−Ｃ’における断面構造を示す説
明図である。各図に示すように、Ｎ+型ソース領域３
８、Ｐ+型ベースコンタクト領域３７が途切れた部分に
おいて、金属４２が直接Ｎ-ドリフト領域１とで、ショ
ットキーダイオードを形成している。また、Ｎ-ドリフ
ト領域１の表面は若干濃度の濃い領域４４が形成されて
いる。
【００９９】次に、本実施形態の動作について説明す
る。図８に示した素子の基本構造は、Ｕゲート構造を持
つ縦形のパワーＭＯＳＦＥＴであり、裏面のドレイン電
極９に、表面のソース電極に対して正の電圧が印加され
た状態で、ゲート電極３６にしきい値電圧以上の電圧が
印加されると、Ｐ型ベース領域３４内でＵゲートの側
壁、つまりゲート酸化膜３５との界面にチャネルが形成
される。これにより、ドレイン電極９、Ｎ+基板２、Ｎ-
ドリフト領域１、チャネル、ソース領域３８、ソース電
極（上述した理由により、図示を省略している）の経路
で電流が流れる。
る。図８に示した素子の基本構造は、Ｕゲート構造を持
つ縦形のパワーＭＯＳＦＥＴであり、裏面のドレイン電
極９に、表面のソース電極に対して正の電圧が印加され
た状態で、ゲート電極３６にしきい値電圧以上の電圧が
印加されると、Ｐ型ベース領域３４内でＵゲートの側
壁、つまりゲート酸化膜３５との界面にチャネルが形成
される。これにより、ドレイン電極９、Ｎ+基板２、Ｎ-
ドリフト領域１、チャネル、ソース領域３８、ソース電
極（上述した理由により、図示を省略している）の経路
で電流が流れる。
【０１００】このとき、金属４２とＮ-型ドリフト領域
１との界面には、ショットキーダイオードが形成されて
いるため、電流は金属４２を流れない（ソースに対する
ドレイン電圧が負電圧である場合には金属４２にも逆方
向電流が流れる）。また、ドレイン電極９とソース電極
間は低抵抗で接続され、ドレイン電極９の電位が下がる
（素子オン）。
１との界面には、ショットキーダイオードが形成されて
いるため、電流は金属４２を流れない（ソースに対する
ドレイン電圧が負電圧である場合には金属４２にも逆方
向電流が流れる）。また、ドレイン電極９とソース電極
間は低抵抗で接続され、ドレイン電極９の電位が下がる
（素子オン）。
【０１０１】次に、ドレイン電極９とソース電極間に電
圧が印加された状態でゲート電極３６の電位をしきい値
電圧以下にすると、チャネルが消失し、素子のオフを保
つ。
圧が印加された状態でゲート電極３６の電位をしきい値
電圧以下にすると、チャネルが消失し、素子のオフを保
つ。
【０１０２】このとき、金属４２とＮ-型ドリフト領域
１の界面では、ショットキーダイオードが形成されてい
るため、ショットキー接合の界面においても空乏層が拡
がる。
１の界面では、ショットキーダイオードが形成されてい
るため、ショットキー接合の界面においても空乏層が拡
がる。
【０１０３】本実施形態に係る動作上の特徴として、Ｕ
ゲート構造を具備したパワーＭＯＳＦＥＴの素子耐圧
（ＢＶdss）よりも、素子の一部に形成したショットキ
ーダイオードの耐圧が若干低くなるようにしておくこと
である。
ゲート構造を具備したパワーＭＯＳＦＥＴの素子耐圧
（ＢＶdss）よりも、素子の一部に形成したショットキ
ーダイオードの耐圧が若干低くなるようにしておくこと
である。
【０１０４】具体的には、金属４２と接するＮ-ドリフ
ト層１の表面４４を若干高濃度にしておくことで実現で
きる。
ト層１の表面４４を若干高濃度にしておくことで実現で
きる。
【０１０５】ドレイン電極９に高電圧のサージ等が印加
されると、従来のＵゲート構造を具備したパワーＭＯＳ
ＦＥＴの場合、ゲート絶縁膜３５の底部がＮ-ドリフト
領域１に直接触れているため、アバランシェブレークダ
ウンを起こした際のアバランシェ電流がゲート絶縁膜３
５の近傍を流れ、該ゲート絶縁膜３５中にキャリアが注
入され（所謂ホットキャリア効果が発生し）、絶縁膜の
長期的な信頼性が低下するという問題（しきい値電圧、
ｇｍの劣化等）があった。
されると、従来のＵゲート構造を具備したパワーＭＯＳ
ＦＥＴの場合、ゲート絶縁膜３５の底部がＮ-ドリフト
領域１に直接触れているため、アバランシェブレークダ
ウンを起こした際のアバランシェ電流がゲート絶縁膜３
５の近傍を流れ、該ゲート絶縁膜３５中にキャリアが注
入され（所謂ホットキャリア効果が発生し）、絶縁膜の
長期的な信頼性が低下するという問題（しきい値電圧、
ｇｍの劣化等）があった。
【０１０６】本実施形態においては、ドレイン電極９に
高電圧のサージ等が印加されると、先にショットキーダ
イオードがブレークダウンする。
高電圧のサージ等が印加されると、先にショットキーダ
イオードがブレークダウンする。
【０１０７】すると、ショットキーダイオードのブレー
クダウンに伴う電流は、Ｕゲートの絶縁膜３５、及びそ
の角部から離れた場所を流れることになる。
クダウンに伴う電流は、Ｕゲートの絶縁膜３５、及びそ
の角部から離れた場所を流れることになる。
【０１０８】従って、本実施形態では、上述の実施形態
で述べてきた効果に加え、Ｕゲート構造においてサージ
に対するゲート絶縁膜３５を保護することが可能にな
り、長期信頼性の面からも有利であるという効果を得る
ことができる。
で述べてきた効果に加え、Ｕゲート構造においてサージ
に対するゲート絶縁膜３５を保護することが可能にな
り、長期信頼性の面からも有利であるという効果を得る
ことができる。
【０１０９】図１２，図１３は、本実施形態に係る、金
属４２の配置を変更した例を示す説明図であり、図８に
示したＢ−Ｂ’断面、及びＣ−Ｃ’断面に対応する。
属４２の配置を変更した例を示す説明図であり、図８に
示したＢ−Ｂ’断面、及びＣ−Ｃ’断面に対応する。
【０１１０】同図において、図１０，図１１と異なる点
は、金属４３がトレンチの内部に形成されている点であ
る。
は、金属４３がトレンチの内部に形成されている点であ
る。
【０１１１】このような構成とすることで、ドレインに
高電圧のサージ等が印加された場合に素子のより深い部
分でショットキーダイオードのブレークダウンが起こ
り、より効果的にサージ電流を金属４３側からソース電
極へ逃がすことが可能となる。
高電圧のサージ等が印加された場合に素子のより深い部
分でショットキーダイオードのブレークダウンが起こ
り、より効果的にサージ電流を金属４３側からソース電
極へ逃がすことが可能となる。
【０１１２】この金属４３が埋め込まれたトレンチは、
Ｕ型のゲートを形成するときに同時に形成したものでも
良い。その場合には、トレンチのエッチングは１回で済
む。
Ｕ型のゲートを形成するときに同時に形成したものでも
良い。その場合には、トレンチのエッチングは１回で済
む。
【０１１３】また、本実施形態の説明では、反転型のチ
ャネルが形成される例を示したが、Ｐ型ベース領域３４
とＵゲート絶縁膜３５の界面にＮ型チャネル層を設け、
蓄積型のチャネルを形成するようなパワーＭＯＳＦＥＴ
であっても良い。
ャネルが形成される例を示したが、Ｐ型ベース領域３４
とＵゲート絶縁膜３５の界面にＮ型チャネル層を設け、
蓄積型のチャネルを形成するようなパワーＭＯＳＦＥＴ
であっても良い。
【０１１４】また、本実施形態においては、Ｐ型ベース
領域３４内部でＵゲート構造に沿ってチャネルを形成す
る構造のパワーＭＯＳＦＥＴを例に説明を行ったが、図
１４に示すようにＰ型ベース領域が無く、表面にはＮ+
型ソース領域４６が形成され、隣り合うＰ+型Ｕゲート
電極４５どうしのビルトインポテンシャルにより空乏層
を拡げ、ドレイン−ソース間のオフを保ち、オン時はゲ
ート電極４５にしきい値電圧以上の電圧を与え、上記空
乏層を消滅させて電流を流すタイプのパワーＭＯＳＦＥ
Ｔであっても同様な効果があることは言うまでもない。
領域３４内部でＵゲート構造に沿ってチャネルを形成す
る構造のパワーＭＯＳＦＥＴを例に説明を行ったが、図
１４に示すようにＰ型ベース領域が無く、表面にはＮ+
型ソース領域４６が形成され、隣り合うＰ+型Ｕゲート
電極４５どうしのビルトインポテンシャルにより空乏層
を拡げ、ドレイン−ソース間のオフを保ち、オン時はゲ
ート電極４５にしきい値電圧以上の電圧を与え、上記空
乏層を消滅させて電流を流すタイプのパワーＭＯＳＦＥ
Ｔであっても同様な効果があることは言うまでもない。
【０１１５】上述してきた各実施形態においては、いず
れの例でもドレイン電流が裏面形成される縦型のパワー
ＭＯＳＦＥＴを例に説明したが、図１５に示すように、
基板をＰ+型基板４７とし、裏面電極４８をソース電位
とし、ドレイン領域４９を表面側に形成する横型のパワ
ーＭＯＳＦＥＴに適用しても同様な効果が得られること
は言うまでもない。
れの例でもドレイン電流が裏面形成される縦型のパワー
ＭＯＳＦＥＴを例に説明したが、図１５に示すように、
基板をＰ+型基板４７とし、裏面電極４８をソース電位
とし、ドレイン領域４９を表面側に形成する横型のパワ
ーＭＯＳＦＥＴに適用しても同様な効果が得られること
は言うまでもない。
【０１１６】次に、本発明の第５の実施形態について説
明する。図１６は、第４の実施形態に係る縦形のＵＭＯ
ＳＦＥＴにおける平面配置図の他の例を示したものであ
る。
明する。図１６は、第４の実施形態に係る縦形のＵＭＯ
ＳＦＥＴにおける平面配置図の他の例を示したものであ
る。
【０１１７】実際にはソース電極が平面的に全体を覆う
が、平面的レイアウト配置を見やすくするために、ソー
ス電極や層間の絶縁膜等は透視して描いている。
が、平面的レイアウト配置を見やすくするために、ソー
ス電極や層間の絶縁膜等は透視して描いている。
【０１１８】平面的に全体にＰ型ベース領域が形成され
ているものとする。Ｐ型ベース領域の内部で、等間隔に
規則的にＰ領域が存在しない領域５２が形成されてい
る。
ているものとする。Ｐ型ベース領域の内部で、等間隔に
規則的にＰ領域が存在しない領域５２が形成されてい
る。
【０１１９】このＰ領域が存在しない領域５２の内部に
は、点状のショットキー電極５３が形成されている。こ
のショットキー電極５３はソース電極と電気的に接続さ
れている（図示省略）。
は、点状のショットキー電極５３が形成されている。こ
のショットキー電極５３はソース電極と電気的に接続さ
れている（図示省略）。
【０１２０】また、ショットキー電極５３は、Ｎ-型ド
リフト層と直接ショットキー接続されている。Ｐ型ベー
ス領域が存在する領域（領域５２以外の領域）には、格
子状にトレンチ５０が形成され、このトレンチ５０の内
部にはゲート絶縁膜を挟んでゲート電極が形成されてい
る。
リフト層と直接ショットキー接続されている。Ｐ型ベー
ス領域が存在する領域（領域５２以外の領域）には、格
子状にトレンチ５０が形成され、このトレンチ５０の内
部にはゲート絶縁膜を挟んでゲート電極が形成されてい
る。
【０１２１】図１６では、これらのトレンチを直線で格
子状に描いている。また、交差するトレンチ５０で四方
を囲まれた内部には中心にＰ+型ベースコンタクト領
域、その外周にＮ+ソース領域が形成されたソースセル
５１が配置される。
子状に描いている。また、交差するトレンチ５０で四方
を囲まれた内部には中心にＰ+型ベースコンタクト領
域、その外周にＮ+ソース領域が形成されたソースセル
５１が配置される。
【０１２２】本実施形態の構成の特徴は、上述のよう
に、ショットキー電極５３が等間隔に点状に配置される
ことにある。
に、ショットキー電極５３が等間隔に点状に配置される
ことにある。
【０１２３】次に、本実施形態に係る電界効果トランジ
スタの動作について説明する。基本的な動作はこれまで
に述べてきた実施形態と同様である。
スタの動作について説明する。基本的な動作はこれまで
に述べてきた実施形態と同様である。
【０１２４】本実施形態においては、平面的に、等間隔
にショットキー電極５３が点状に配置されるため、全体
の面積のなかに占めるＰベース領域が無い領域５２の面
積の割合が少なくて済む。そのため、トレンチ５０に沿
ってできるチャネルの面積効率を高い状態に保ちなが
ら、ショットキー電極５３を均等に配置することができ
る。
にショットキー電極５３が点状に配置されるため、全体
の面積のなかに占めるＰベース領域が無い領域５２の面
積の割合が少なくて済む。そのため、トレンチ５０に沿
ってできるチャネルの面積効率を高い状態に保ちなが
ら、ショットキー電極５３を均等に配置することができ
る。
【０１２５】つまり、換言すると、単位面積あたりのチ
ャネル抵抗の増大を抑えながら、トレンチ側壁のゲート
絶縁膜を効果的に保護することが可能になるという特有
の効果を持つ。なお、Ｐ型ベース領域が無い領域５２、
ショットキー電極５３の配置については今回、並行に等
間隔で並ぶものを描いたが、配置としては六方最密配置
等でも良い。
ャネル抵抗の増大を抑えながら、トレンチ側壁のゲート
絶縁膜を効果的に保護することが可能になるという特有
の効果を持つ。なお、Ｐ型ベース領域が無い領域５２、
ショットキー電極５３の配置については今回、並行に等
間隔で並ぶものを描いたが、配置としては六方最密配置
等でも良い。
【０１２６】次に、本発明の第６の実施形態について説
明する。図１７は、第６の実施形態に係る電界効果トラ
ンジスタの断面構成図であり、単位セル２つ分を代表的
に示している。従って、同図に示す如くの単位セルが、
多数並列接続されるものとする。
明する。図１７は、第６の実施形態に係る電界効果トラ
ンジスタの断面構成図であり、単位セル２つ分を代表的
に示している。従って、同図に示す如くの単位セルが、
多数並列接続されるものとする。
【０１２７】まず、構造について説明する。図１７に示
すように、該電界効果トランジスタは、Ｎ型高濃度の炭
化珪素半導体基板６１を有しており、該炭化珪素半導体
基板６１の上には、Ｎ型低濃度の炭化珪素エピタキシャ
ル領域６２が形成されている。
すように、該電界効果トランジスタは、Ｎ型高濃度の炭
化珪素半導体基板６１を有しており、該炭化珪素半導体
基板６１の上には、Ｎ型低濃度の炭化珪素エピタキシャ
ル領域６２が形成されている。
【０１２８】図では、炭化珪素半導体基板６１の厚さを
見易く記載しているが、実際には数１００μｍの厚みが
ある。また、エピタキシャル領域６２の厚さは、数μｍ
〜数十μｍであり、不純物濃度は１０１５〜１０１７ｃ
ｍ-3程度である。
見易く記載しているが、実際には数１００μｍの厚みが
ある。また、エピタキシャル領域６２の厚さは、数μｍ
〜数十μｍであり、不純物濃度は１０１５〜１０１７ｃ
ｍ-3程度である。
【０１２９】このエピタキシャル領域６２の表面側に
は、Ｐ型のウエル領域６３ａ〜６３ｃが形成されてい
る。該Ｐ型ウエル領域６３ａ〜６３ｃの内部の表面に
は、Ｎ型高濃度のソース領域６４ａ〜６４ｃが形成され
ている。
は、Ｐ型のウエル領域６３ａ〜６３ｃが形成されてい
る。該Ｐ型ウエル領域６３ａ〜６３ｃの内部の表面に
は、Ｎ型高濃度のソース領域６４ａ〜６４ｃが形成され
ている。
【０１３０】エピタキシャル領域６２の表面で、ソース
領域６４ａ〜６４ｃが形成されている領域以外の部分に
は、Ｎ型チャネル領域６５ａ，６５ｂが形成されてい
る。このチャネル領域６５ａ，６５ｂの上部に接するよ
うに、ゲート絶縁膜６６ａ〜６６ｄが形成されている。
領域６４ａ〜６４ｃが形成されている領域以外の部分に
は、Ｎ型チャネル領域６５ａ，６５ｂが形成されてい
る。このチャネル領域６５ａ，６５ｂの上部に接するよ
うに、ゲート絶縁膜６６ａ〜６６ｄが形成されている。
【０１３１】また、ゲート絶縁膜６６ａ〜６６ｄ上に
は、ゲート電極６７ａ，６７ｂが形成されている。ここ
で、ゲート電極６７ａ，６７ｂの材質としては、例え
ば、Ｎ型低濃度に不純物が導入されたポリシリコン（炭
化珪素とはバンドギャップが異なる材料）が用いられ
る。また、例えば、Ｐ型ウエル領域６３ａ、及びこれと
隣り合うＰ型ウエル領域６３ｂとの間では、ゲート絶縁
膜６６ａの一部が除去され、ゲート電極６７ａが直接Ｎ
型チャネル領域６５ａと接触している。
は、ゲート電極６７ａ，６７ｂが形成されている。ここ
で、ゲート電極６７ａ，６７ｂの材質としては、例え
ば、Ｎ型低濃度に不純物が導入されたポリシリコン（炭
化珪素とはバンドギャップが異なる材料）が用いられ
る。また、例えば、Ｐ型ウエル領域６３ａ、及びこれと
隣り合うＰ型ウエル領域６３ｂとの間では、ゲート絶縁
膜６６ａの一部が除去され、ゲート電極６７ａが直接Ｎ
型チャネル領域６５ａと接触している。
【０１３２】ここで、ゲート電極を形成するポリシリコ
ンとＮ型チャネル領域６５ａを形成する炭化珪素が直接
ダイオード特性を有する接合を形成している。このダイ
オードはあたかもショットキーダイオードのごとく特性
を有することが、発明者らによる実験結果から判明して
いる。
ンとＮ型チャネル領域６５ａを形成する炭化珪素が直接
ダイオード特性を有する接合を形成している。このダイ
オードはあたかもショットキーダイオードのごとく特性
を有することが、発明者らによる実験結果から判明して
いる。
【０１３３】本実施形態においては、ポリシリコンの表
面側から所望の濃度の不純物が導入される。また、ソー
ス領域６４ａ〜６４ｃとオーミック接続されるように、
ソース電極６９が形成されている。ゲート電極６７ａ，
６７ｂと、ソース電極６９との間は、層間絶縁膜６８
ａ，６８ｂにより電気的に絶縁されている。
面側から所望の濃度の不純物が導入される。また、ソー
ス領域６４ａ〜６４ｃとオーミック接続されるように、
ソース電極６９が形成されている。ゲート電極６７ａ，
６７ｂと、ソース電極６９との間は、層間絶縁膜６８
ａ，６８ｂにより電気的に絶縁されている。
【０１３４】炭化珪素半導体基板６１の裏面側におい
て、ドレイン電極７０として金属膜がオーミック接続さ
れている。以上の構成はいわゆる縦型のパワーＭＯＳＦ
ＥＴを基本としたもので、チャネルにＮ型領域を用いた
蓄積型のＭＯＳＦＥＴとなっている。
て、ドレイン電極７０として金属膜がオーミック接続さ
れている。以上の構成はいわゆる縦型のパワーＭＯＳＦ
ＥＴを基本としたもので、チャネルにＮ型領域を用いた
蓄積型のＭＯＳＦＥＴとなっている。
【０１３５】次に、上記のように構成された本実施形態
に係る電界効果トランジスタの動作について説明する。
まず、素子をオフの状態にするには、ゲート電極６７
ａ，６７ｂの電位をソース電極６９の電位に対してある
閾値以下の電位に設定する。
に係る電界効果トランジスタの動作について説明する。
まず、素子をオフの状態にするには、ゲート電極６７
ａ，６７ｂの電位をソース電極６９の電位に対してある
閾値以下の電位に設定する。
【０１３６】Ｎ型チャネル領域６５ａ，６５ｂは、Ｐ型
ウエル領域６３ａ〜６３ｃとの間に存在する内蔵電位に
よる空乏層によって、ピンチオフする。すると、ソース
電極６９とドレイン電極７０間の電流通路が閉じるた
め、素子はオフする。
ウエル領域６３ａ〜６３ｃとの間に存在する内蔵電位に
よる空乏層によって、ピンチオフする。すると、ソース
電極６９とドレイン電極７０間の電流通路が閉じるた
め、素子はオフする。
【０１３７】ドレイン電極７０に高電圧が印加された状
態では、更にＮ型エピタキシャル領域６２とＰ型ウエル
領域６３ａ〜６３ｃで形成されるＰＮ接合から空乏層が
伸張し、高耐圧が保持される。
態では、更にＮ型エピタキシャル領域６２とＰ型ウエル
領域６３ａ〜６３ｃで形成されるＰＮ接合から空乏層が
伸張し、高耐圧が保持される。
【０１３８】ここで、本実施形態の特徴的な動作として
は、素子のオフ時に最も電界強度が強くなる領域、例え
ばＰ型ウエル６３ａとＰ型ウエル６３ｂの間の領域にお
いて、ゲート電極６７ａを構成するポリシリコンとＮ型
チャネル領域６５ａを形成する炭化珪素が直接接合して
接合を形成しているため、このショットキーの如くの接
合からも空乏層が広がる。
は、素子のオフ時に最も電界強度が強くなる領域、例え
ばＰ型ウエル６３ａとＰ型ウエル６３ｂの間の領域にお
いて、ゲート電極６７ａを構成するポリシリコンとＮ型
チャネル領域６５ａを形成する炭化珪素が直接接合して
接合を形成しているため、このショットキーの如くの接
合からも空乏層が広がる。
【０１３９】すると、この部分の電界が緩和される。そ
のためゲート絶縁膜６６ａはドレイン電極７０に高電圧
を印加しても、高電界が加えられなくなる。ゲート絶縁
膜６６ａでのブレークダウンで素子耐圧が制限されるよ
うなこともなくなり、所望のドレイン−ソース間耐圧を
保つことができるという効果が得られる。ゲート絶縁膜
６６ａ〜６６ｄをショットキーの如くの接合により適切
に保護することができると言える。
のためゲート絶縁膜６６ａはドレイン電極７０に高電圧
を印加しても、高電界が加えられなくなる。ゲート絶縁
膜６６ａでのブレークダウンで素子耐圧が制限されるよ
うなこともなくなり、所望のドレイン−ソース間耐圧を
保つことができるという効果が得られる。ゲート絶縁膜
６６ａ〜６６ｄをショットキーの如くの接合により適切
に保護することができると言える。
【０１４０】また、ゲート電極６７ａ，６７ｂにポリシ
リコンを用いることで、炭化珪素との間の障壁を不純物
の制御により可変とすることができるため、素子のオフ
性を向上させることが可能であり、ノーマリオフで高耐
圧の炭化珪素電界効果型トランジスタが実現可能にな
る。更に、オフ性が向上する分、実質的なチャネルの長
さを短くしてもオフを確保することが可能であり、チャ
ネルを短くできるのでオン抵抗を低減できるという効果
がある。
リコンを用いることで、炭化珪素との間の障壁を不純物
の制御により可変とすることができるため、素子のオフ
性を向上させることが可能であり、ノーマリオフで高耐
圧の炭化珪素電界効果型トランジスタが実現可能にな
る。更に、オフ性が向上する分、実質的なチャネルの長
さを短くしてもオフを確保することが可能であり、チャ
ネルを短くできるのでオン抵抗を低減できるという効果
がある。
【０１４１】他方、素子のオン状態では、ドレイン電極
７０にソース電極６９を基準にして高電圧が印加された
状態で、ゲート電極６７ａ，６７ｂの電位をソース電位
に対してある閾値以上の正の電圧を印加する。すると、
ゲート電極６７ａ，６７ｂ直下のチャネル領域６５ａ，
６５ｂでは空乏層が後退し、電流通路としての蓄積層が
形成される。
７０にソース電極６９を基準にして高電圧が印加された
状態で、ゲート電極６７ａ，６７ｂの電位をソース電位
に対してある閾値以上の正の電圧を印加する。すると、
ゲート電極６７ａ，６７ｂ直下のチャネル領域６５ａ，
６５ｂでは空乏層が後退し、電流通路としての蓄積層が
形成される。
【０１４２】電流は、ドレイン電極７０、炭化珪素半導
体基板６１、炭化珪素エピタキシャル領域６２を流れ、
上記のチャネル領域６５ａ，６５ｂを経由してソース領
域６４からソース電極６９へ流れる。
体基板６１、炭化珪素エピタキシャル領域６２を流れ、
上記のチャネル領域６５ａ，６５ｂを経由してソース領
域６４からソース電極６９へ流れる。
【０１４３】以上説明したように、第６の実施形態で
は、ゲート絶縁膜６６ａ，６６ｂを効果的に保護し、高
信頼で高耐圧な低オン抵抗を有する炭化珪素半導体を用
いたパワーＭＯＳＦＥＴを実現することができる。
は、ゲート絶縁膜６６ａ，６６ｂを効果的に保護し、高
信頼で高耐圧な低オン抵抗を有する炭化珪素半導体を用
いたパワーＭＯＳＦＥＴを実現することができる。
【０１４４】次に、本発明の第７の実施形態について説
明する。
明する。
【０１４５】図１８は、第７の実施形態に係る電界効果
トランジスタの断面構成図であり、基本的には第６の実
施形態と同様な構成を有している。以下、相違する構成
のみ説明すると、ゲート電極７１ａ〜７１ｄ、６７ａ，
６７ｂには部分的に異なる種類の不純物が導入され、Ｎ
型チャネル領域６５ａ，６５ｂを形成する炭化珪素と直
接接続される部分には、Ｐ型不純物が導入され、炭化珪
素と接しない部分には、Ｎ型の不純物が導入されてい
る。
トランジスタの断面構成図であり、基本的には第６の実
施形態と同様な構成を有している。以下、相違する構成
のみ説明すると、ゲート電極７１ａ〜７１ｄ、６７ａ，
６７ｂには部分的に異なる種類の不純物が導入され、Ｎ
型チャネル領域６５ａ，６５ｂを形成する炭化珪素と直
接接続される部分には、Ｐ型不純物が導入され、炭化珪
素と接しない部分には、Ｎ型の不純物が導入されてい
る。
【０１４６】このような構成とすることで、結果的に図
１９の回路図に示す如くの各ダイオードが形成される。
つまり、炭化珪素とポリシリコンからなるショットキー
接合のごとき特性を持つダイオード７８が形成され、ゲ
ート電極自体においてＰ型領域６７ａ，６７ｂと、Ｎ型
領域７１ａ〜７１ｄによるＰＮ接合ダイオード７７が形
成される。
１９の回路図に示す如くの各ダイオードが形成される。
つまり、炭化珪素とポリシリコンからなるショットキー
接合のごとき特性を持つダイオード７８が形成され、ゲ
ート電極自体においてＰ型領域６７ａ，６７ｂと、Ｎ型
領域７１ａ〜７１ｄによるＰＮ接合ダイオード７７が形
成される。
【０１４７】ＭＯＳＦＥＴ７３のゲート端子７４を外部
から見たときにＰＮ接合ダイオード７７のカソード、ア
ノード、炭化珪素とポリシリコンからなるダイオードの
アノード、カソードの順に直列接続され、炭化珪素とポ
リシリコンからなるダイオードのカソードはドレイン端
子７５に接続した等価回路となる。また、符号７６はソ
ース端子である。
から見たときにＰＮ接合ダイオード７７のカソード、ア
ノード、炭化珪素とポリシリコンからなるダイオードの
アノード、カソードの順に直列接続され、炭化珪素とポ
リシリコンからなるダイオードのカソードはドレイン端
子７５に接続した等価回路となる。また、符号７６はソ
ース端子である。
【０１４８】次に、本実施形態の動作を説明すると、前
述した第６の実施形態で説明した動作に加え、ＭＯＳＦ
ＥＴのゲート端子７４には、ＰＮ接合ダイオード７７の
逆方向耐圧までの電圧が印加できるようになる。そのた
め、十分にゲート電圧を高くすることが可能になり、素
子の低オン抵抗化が可能になるという特有の効果があ
る。
述した第６の実施形態で説明した動作に加え、ＭＯＳＦ
ＥＴのゲート端子７４には、ＰＮ接合ダイオード７７の
逆方向耐圧までの電圧が印加できるようになる。そのた
め、十分にゲート電圧を高くすることが可能になり、素
子の低オン抵抗化が可能になるという特有の効果があ
る。
【０１４９】以下、本実施形態に係る電界効果トランジ
スタの製造方法について、図２０，図２１を参照しなが
ら説明する。第２１図（ａ）に示す工程では、Ｎ型高濃
度炭化珪素半導体基板６１上に、Ｎ型低濃度エピタキシ
ャル領域６２が形成される。
スタの製造方法について、図２０，図２１を参照しなが
ら説明する。第２１図（ａ）に示す工程では、Ｎ型高濃
度炭化珪素半導体基板６１上に、Ｎ型低濃度エピタキシ
ャル領域６２が形成される。
【０１５０】次いで、同図（ｂ）に示す工程では、エピ
タキシャル領域６２の表面側からＰ型ウエル領域６３ａ
〜６３ｃ、及びＮ型チャネル領域６５ａ，６５ｂが形成
され、更に、Ｎ型高濃度のソース領域６４ａ〜６４ｃが
形成される。
タキシャル領域６２の表面側からＰ型ウエル領域６３ａ
〜６３ｃ、及びＮ型チャネル領域６５ａ，６５ｂが形成
され、更に、Ｎ型高濃度のソース領域６４ａ〜６４ｃが
形成される。
【０１５１】具体的には、それぞれの領域に不純物がイ
オン注入等を用いて導入され、１６００℃程度のアニー
ル処理により不純物の活性化が行われる。
オン注入等を用いて導入され、１６００℃程度のアニー
ル処理により不純物の活性化が行われる。
【０１５２】また、同図（ｃ）に示す工程では、エピタ
キシャル領域６２の表面の全面にゲート絶縁膜６６（６
６ａ〜６６ｃ）が形成された後、所望の部分（Ｐ型ウエ
ル領域６３ａ〜６３ｃと隣接するＰ型ウエル領域６３ａ
〜６３ｃの間の中心部分）のゲート絶縁膜が選択的に除
去される。その後、ゲート電極６７ａ，６７ｂとしての
ポリシリコンが全面に堆積される。
キシャル領域６２の表面の全面にゲート絶縁膜６６（６
６ａ〜６６ｃ）が形成された後、所望の部分（Ｐ型ウエ
ル領域６３ａ〜６３ｃと隣接するＰ型ウエル領域６３ａ
〜６３ｃの間の中心部分）のゲート絶縁膜が選択的に除
去される。その後、ゲート電極６７ａ，６７ｂとしての
ポリシリコンが全面に堆積される。
【０１５３】更に、ポリシリコンに所望のＰ型不純物が
導入され、必要により１０００℃程度の短時間のアニー
ル処理が行われる。この時点でポリシリコンと炭化珪素
が直接接続されたダイオード７８（図１９参照）が形成
される。また、ポリシリコンの所望の領域が選択的に除
去される。
導入され、必要により１０００℃程度の短時間のアニー
ル処理が行われる。この時点でポリシリコンと炭化珪素
が直接接続されたダイオード７８（図１９参照）が形成
される。また、ポリシリコンの所望の領域が選択的に除
去される。
【０１５４】そして、図２１（ｄ）に示す工程では、新
たにポリシリコン（ゲート電極６７ａ，６７ｂ）の所望
の箇所に、Ｎ型の不純物が導入される。本実施形態で
は、ポリシリコンの選択的エッチングの後にＮ型不純物
を導入する工程を示したが、先にＮ型不純物を所望の領
域に導入しておき、後にポリシリコンを選択的にエッチ
ングしても良い。
たにポリシリコン（ゲート電極６７ａ，６７ｂ）の所望
の箇所に、Ｎ型の不純物が導入される。本実施形態で
は、ポリシリコンの選択的エッチングの後にＮ型不純物
を導入する工程を示したが、先にＮ型不純物を所望の領
域に導入しておき、後にポリシリコンを選択的にエッチ
ングしても良い。
【０１５５】ポリシリコンへの不純物導入の工程として
は、イオン注入等により直接不純物を導入しても良い
し、高濃度に不純物が導入されたデポ膜からの固相拡散
によっても良い。更には、気相からの拡散でも良い。
は、イオン注入等により直接不純物を導入しても良い
し、高濃度に不純物が導入されたデポ膜からの固相拡散
によっても良い。更には、気相からの拡散でも良い。
【０１５６】また、上記では、最初にポリシリコンの全
面に不純物を導入し、その後、選択的に２回目の不純物
導入を行う例を説明したが、２回の不純物導入をそれぞ
れ選択的に行っても良い。このようにして、ポリシリコ
ン中にＮ型領域７１ａ〜７１ｄが形成され、Ｐ型領域６
７ａ，６７ｂとの間でＰＮ接合ダイオード７７（図４）
が形成される。
面に不純物を導入し、その後、選択的に２回目の不純物
導入を行う例を説明したが、２回の不純物導入をそれぞ
れ選択的に行っても良い。このようにして、ポリシリコ
ン中にＮ型領域７１ａ〜７１ｄが形成され、Ｐ型領域６
７ａ，６７ｂとの間でＰＮ接合ダイオード７７（図４）
が形成される。
【０１５７】同図（ｅ）に示す工程では、層間絶縁膜６
８（６８ａ，６８ｂ）が表面側で全面に形成された後、
ソース領域６４ａ〜６４ｃ上の絶縁膜が選択的に除去さ
れる。
８（６８ａ，６８ｂ）が表面側で全面に形成された後、
ソース領域６４ａ〜６４ｃ上の絶縁膜が選択的に除去さ
れる。
【０１５８】同図（ｆ）に示す工程では、表面側で全面
にソース電極６９としての金属が形成される。また、裏
面側にはドレイン電極７０としての金属が全面に形成さ
れる。この後、ソース領域６４ａ〜６４ｃとソース電極
６９、或いはＮ型高濃度炭化珪素基板６１とドレイン電
極７０がオーミック接続されるよう短時間の熱処理が行
われる場合も有る。
にソース電極６９としての金属が形成される。また、裏
面側にはドレイン電極７０としての金属が全面に形成さ
れる。この後、ソース領域６４ａ〜６４ｃとソース電極
６９、或いはＮ型高濃度炭化珪素基板６１とドレイン電
極７０がオーミック接続されるよう短時間の熱処理が行
われる場合も有る。
【０１５９】このようにして、本実施形態に係る炭化珪
素半導体を用いた電界効果トランジスタを製造すること
ができる。ここで、ポリシリコンに纏わる各種の処理工
程は、既存のシリコンプロセスを適用することができ、
高信頼で安定的に安価に製造することが可能である。
素半導体を用いた電界効果トランジスタを製造すること
ができる。ここで、ポリシリコンに纏わる各種の処理工
程は、既存のシリコンプロセスを適用することができ、
高信頼で安定的に安価に製造することが可能である。
【０１６０】また、通常の炭化珪素における半導体装置
の製造方法を逸脱することなく、標準的な処理工程で作
成可能であるとも言える。更に、ポリシリコンと炭化珪
素による接合は、ゲート電極を形成する時点で同時に形
成することができるため、簡易な工程で製造可能である
という効果もある。
の製造方法を逸脱することなく、標準的な処理工程で作
成可能であるとも言える。更に、ポリシリコンと炭化珪
素による接合は、ゲート電極を形成する時点で同時に形
成することができるため、簡易な工程で製造可能である
という効果もある。
【０１６１】また、上記した製造方法は、第７の実施形
態について説明したものであるが、前述した第６の実施
形態についても、ポリシリコンに２度目の不純物を導入
する工程を省けば同様に適用することができることは言
うまでも無い。
態について説明したものであるが、前述した第６の実施
形態についても、ポリシリコンに２度目の不純物を導入
する工程を省けば同様に適用することができることは言
うまでも無い。
【０１６２】以上説明したように、本実施形態に係る電
界効果トランジスタ、及びその製造方法を用いれば、第
６の実施形態で説明した効果に加え、簡易な製造方法で
電界効果トランジスタを製造することができ、該電界効
果トランジスタをオンさせる際に、十分にゲート電圧を
高くすることが可能になり、素子の低オン抵抗化が可能
になるという特有の効果を発揮することができる。
界効果トランジスタ、及びその製造方法を用いれば、第
６の実施形態で説明した効果に加え、簡易な製造方法で
電界効果トランジスタを製造することができ、該電界効
果トランジスタをオンさせる際に、十分にゲート電圧を
高くすることが可能になり、素子の低オン抵抗化が可能
になるという特有の効果を発揮することができる。
【０１６３】次に、本発明の第８の実施形態について説
明する。図２２は、本発明の第８の実施形態に係る炭化
珪素半導体を用いた電界効果トランジスタの断面構成図
である。
明する。図２２は、本発明の第８の実施形態に係る炭化
珪素半導体を用いた電界効果トランジスタの断面構成図
である。
【０１６４】基本的な構成は、前述した第７の実施形態
と同様であり、相違点のみを示すと、Ｎ型のチャネル領
域が存在せず、Ｐ型ウエル領域６３ａ〜６３ｃの表面
で、ゲート絶縁膜６６ａ〜６６ｄとの界面で所謂反転型
のチャネルが形成される反転型のパワーＭＯＳＦＥＴに
なっている点である。
と同様であり、相違点のみを示すと、Ｎ型のチャネル領
域が存在せず、Ｐ型ウエル領域６３ａ〜６３ｃの表面
で、ゲート絶縁膜６６ａ〜６６ｄとの界面で所謂反転型
のチャネルが形成される反転型のパワーＭＯＳＦＥＴに
なっている点である。
【０１６５】このような構成においても、前述した第
６，第７の実施形態にて示した如くの効果を達成するこ
とができる。
６，第７の実施形態にて示した如くの効果を達成するこ
とができる。
【０１６６】図２３、図２４は、素子がオフ状態となっ
ているときに、空乏層が広がる様子を示す説明図であ
る。図２３は、第８の実施形態が採用された場合につい
て示しており、図２４は本発明が適用されない従来の素
子の場合を示している。
ているときに、空乏層が広がる様子を示す説明図であ
る。図２３は、第８の実施形態が採用された場合につい
て示しており、図２４は本発明が適用されない従来の素
子の場合を示している。
【０１６７】図２４に示す従来技術においては、Ｐ型ウ
エル領域６３ａと、隣り合うＰ型ウエル領域６３ｂとの
中間部において、空乏層の幅が狭くなる領域があり、ゲ
ート酸化膜にかなりの高電界が印加される。
エル領域６３ａと、隣り合うＰ型ウエル領域６３ｂとの
中間部において、空乏層の幅が狭くなる領域があり、ゲ
ート酸化膜にかなりの高電界が印加される。
【０１６８】これに対し、図２３に示す本実施形態に係
る素子の構成では、その中間部（Ｐウエル領域６３ａ
と、隣り合うＰウエル領域６３ｂとの中間部）に、ゲー
ト電極６７ｂを形成するポリシリコンと炭化珪素とでな
るショットキー接合のごときダイオードからの空乏層が
付加されるため、ゲート絶縁膜６６ａ〜６６ｄへ加えら
れるの電界が緩和される。従って、低オン抵抗化、高耐
圧化を図ることができる。
る素子の構成では、その中間部（Ｐウエル領域６３ａ
と、隣り合うＰウエル領域６３ｂとの中間部）に、ゲー
ト電極６７ｂを形成するポリシリコンと炭化珪素とでな
るショットキー接合のごときダイオードからの空乏層が
付加されるため、ゲート絶縁膜６６ａ〜６６ｄへ加えら
れるの電界が緩和される。従って、低オン抵抗化、高耐
圧化を図ることができる。
【０１６９】また、図２３，図２３についての説明は、
前述した第６、第７の実施形態についても当てはまるも
のである。
前述した第６、第７の実施形態についても当てはまるも
のである。
【０１７０】また、図３〜図５に示したように、Ｐ型ベ
ース領域は、平面的に四角形、角部の取れた四角形、或
いは円形であるセル構造を有し、該ベース領域は平面的
には等間隔で規則的に配置され、前記基板とショットキ
ー接合を形成する材料は、規則的に配置された隣接する
複数のセルから等距離にある位置に点状に配置される構
成とすることができる。
ース領域は、平面的に四角形、角部の取れた四角形、或
いは円形であるセル構造を有し、該ベース領域は平面的
には等間隔で規則的に配置され、前記基板とショットキ
ー接合を形成する材料は、規則的に配置された隣接する
複数のセルから等距離にある位置に点状に配置される構
成とすることができる。
【図１】本発明の第１の実施形態に係る電界効果トラン
ジスタの構成を示す断面図である。
ジスタの構成を示す断面図である。
【図２】本発明の第１の実施形態に係る電界効果トラン
ジスタ、及び、従来における電界項効果トランジスタ
の、電界強度を示す特性図である。
ジスタ、及び、従来における電界項効果トランジスタ
の、電界強度を示す特性図である。
【図３】本発明の第２の実施形態に係る電界効果トラン
ジスタの、平面レイアウト図である。
ジスタの、平面レイアウト図である。
【図４】本発明の第２の実施形態に係る電界効果トラン
ジスタの、平面レイアウトの変形例を示す図である。
ジスタの、平面レイアウトの変形例を示す図である。
【図５】本発明の第２の実施形態に係る電界効果トラン
ジスタの、平面レイアウトの変形例を示す図である。
ジスタの、平面レイアウトの変形例を示す図である。
【図６】本発明の第３の実施形態に係る電界効果トラン
ジスタの構成を示す断面図である。
ジスタの構成を示す断面図である。
【図７】本発明に係る電界効果トランジスタを、モータ
のスイッチとして用いた際の回路結線図である。
のスイッチとして用いた際の回路結線図である。
【図８】本発明の第４の実施形態に係る電界効果トラン
ジスタの構成を示す断面鳥瞰図である。
ジスタの構成を示す断面鳥瞰図である。
【図９】図８におけるＡ−Ａ’断面図である。
【図１０】図８におけるＢ−Ｂ’断面図である。
【図１１】図８におけるＣ−Ｃ’断面図である。
【図１２】図８におけるＢ−Ｂ’断面の変形例を示す図
である。
である。
【図１３】図８におけるＣ−Ｃ’断面の変形例を示す図
である。
である。
【図１４】本発明の第４の実施形態に係る電界効果トラ
ンジスタの、他の素子構成を示す断面鳥瞰図である。
ンジスタの、他の素子構成を示す断面鳥瞰図である。
【図１５】第４の実施形態を、横型のパワーＭＯＳＦＥ
Ｔに適用した場合の構成を示す断面鳥瞰図である。
Ｔに適用した場合の構成を示す断面鳥瞰図である。
【図１６】本発明の第５の実施形態に係る電界効果トラ
ンジスタの、平面レイアウト図である。
ンジスタの、平面レイアウト図である。
【図１７】本発明の第６の実施例に係る炭化珪素半導体
を用いた電界効果トランジスタの断面構成図である。
を用いた電界効果トランジスタの断面構成図である。
【図１８】本発明の第７の実施例に係る炭化珪素半導体
を用いた電界効果トランジスタの断面構成図である。
を用いた電界効果トランジスタの断面構成図である。
【図１９】本発明の第２の実施形態に係る電界効果トラ
ンジスタの等価回路図である。
ンジスタの等価回路図である。
【図２０】本発明の第２の実施形態に係る電界効果トラ
ンジスタの製造工程を示す説明図の、第１の分図であ
る。
ンジスタの製造工程を示す説明図の、第１の分図であ
る。
【図２１】本発明の第２の実施形態に係る電界効果トラ
ンジスタの製造工程を示す説明図の、第２の分図であ
る。
ンジスタの製造工程を示す説明図の、第２の分図であ
る。
【図２２】本発明の第８の実施例に係る炭化珪素半導体
を用いた電界効果トランジスタの断面構成図である。
を用いた電界効果トランジスタの断面構成図である。
【図２３】本発明の第８の実施形態に係る電界効果トラ
ンジスタの、オフ時における空乏層の広がりを示す断面
構成図である。
ンジスタの、オフ時における空乏層の広がりを示す断面
構成図である。
【図２４】従来例における電界効果トランジスタの、オ
フ時におけるの空乏層の広がりを示す断面構成図であ
る。
フ時におけるの空乏層の広がりを示す断面構成図であ
る。
【図２５】従来における電界効果トランジスタの構成を
示す断面図である。
示す断面図である。
１ Ｎ-ドリフト領域
２ Ｎ+型ＳｉＣ基板
３ Ｐ型ベース領域
４ Ｎ+型ソース領域
５ Ｎ型チャネル領域
６ ゲート絶縁膜
７ ゲート電極
８ ソース電極
９ ドレイン電極
１０ 金属
１１ 層間絶縁膜
１２ 丸セル（円状）セル
１３ 金属
１４ ゲート電極
１５ 四角セル
１６ 金属
１７ ゲート電極
１８ 六角形セル
１９ 金属
２０ ゲート電極
２１ モータ
２２ Ｕ層上スイッチ
２３ 内蔵ショットキーダイオード
２４ Ｖ層上スイッチ
２５ 内蔵ショットキーダイオード
２６ Ｗ層上スイッチ
２７ 内蔵ショットキーダイオード
２８ Ｕ層下スイッチ
２９ 内蔵ショットキーダイオード
３０ Ｖ層下スイッチ
３１ 内蔵ショットキーダイオード
３２ Ｗ層下スイッチ
３３ 内蔵ショットキーダイオード
４２ 金属
４３ トレンチに埋め込まれた電極
４４ 若干高濃度な領域
４５ Ｐ+型ゲート電極
４６ Ｎ+型ソース電極
４７ Ｐ+型ＳｉＣ基板
４８ 裏面電極
４９ 表面に形成されたドレイン領域
５０ ゲート絶縁膜及び、ゲート電極からなるトレンチ
５１ Ｎ+ソース領域とＰ+ベースコンタクト領域からな
るソースセル ５２ Ｐベース領域が無い領域 ５３ ショットキー電極 ６１ Ｎ+型炭化珪素半導体基板 ６２ Ｎ-型炭化珪素エピタキシャル領域 ６３ａ〜６３ｃ Ｐ型ウエル領域 ６４ａ〜６４ｃ ソース領域 ６５ａ，６５ｂ Ｎ型チャネル領域 ６６ａ〜６６ｄ ゲート絶縁膜 ６７ａ，６７ｂ ゲート電極 ６８ａ，６８ｂ 層間絶縁膜 ６９ ソース電極 ７０ ドレイン電極 ７１ａ〜７１ｄ ポリシリコンがＮ型にドープされた領
域 ７３ パワーＭＯＳＦＥＴ ７４ ゲート端子 ７５ ドレイン端子 ７６ ソース端子 ７７ ポリシリコン中のＰＮ接合ダイオード ７８ ポリシリコンと炭化珪素によるダイオード １０１ Ｎ-型ドリフト領域 １０２ Ｎ+型ＳｉＣ基板 １０３ Ｐ型ベース領域 １０４ Ｎ+型ソース領域 １０５ Ｎ型チャネル領域 １０６ ゲート絶縁膜 １０７ ゲート電極 １０８ ソース電極 １０９ ドレイン電極
るソースセル ５２ Ｐベース領域が無い領域 ５３ ショットキー電極 ６１ Ｎ+型炭化珪素半導体基板 ６２ Ｎ-型炭化珪素エピタキシャル領域 ６３ａ〜６３ｃ Ｐ型ウエル領域 ６４ａ〜６４ｃ ソース領域 ６５ａ，６５ｂ Ｎ型チャネル領域 ６６ａ〜６６ｄ ゲート絶縁膜 ６７ａ，６７ｂ ゲート電極 ６８ａ，６８ｂ 層間絶縁膜 ６９ ソース電極 ７０ ドレイン電極 ７１ａ〜７１ｄ ポリシリコンがＮ型にドープされた領
域 ７３ パワーＭＯＳＦＥＴ ７４ ゲート端子 ７５ ドレイン端子 ７６ ソース端子 ７７ ポリシリコン中のＰＮ接合ダイオード ７８ ポリシリコンと炭化珪素によるダイオード １０１ Ｎ-型ドリフト領域 １０２ Ｎ+型ＳｉＣ基板 １０３ Ｐ型ベース領域 １０４ Ｎ+型ソース領域 １０５ Ｎ型チャネル領域 １０６ ゲート絶縁膜 １０７ ゲート電極 １０８ ソース電極 １０９ ドレイン電極
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 29/872
(72)発明者 金子 佐一郎
神奈川県横浜市神奈川区宝町２番地 日産
自動車株式会社内
(72)発明者 星 正勝
神奈川県横浜市神奈川区宝町２番地 日産
自動車株式会社内
Ｆターム(参考） 4M104 AA03 BB01 BB02 BB05 BB14
BB18 CC03 GG03 GG09
Claims (15)
- 【請求項１】 炭化珪素半導体を用いた電界効果トラン
ジスタであって、 第１導電型の炭化珪素半導体基体の第１主面上に形成さ
れた第２導電型のベース領域と、 該ベース領域内の複数箇所に形成された第１導電型のソ
ース領域と、 前記炭化珪素半導体基体の一部に形成された第１導電型
のドレイン領域と、 前記ソース領域、及びベース領域が形成された前記炭化
珪素半導体基体上の一部分を覆うゲート絶縁膜、及び該
ゲート絶縁膜を介して形成されたゲート電極と、を有
し、 前記ゲート絶縁膜の、前記炭化珪素半導体を覆わない部
分を介して、前記ドレイン領域との間でショットキーダ
イオードを形成する材料を取り付けたことを特徴とする
炭化珪素半導体を用いた電界効果トランジスタ。 - 【請求項２】 炭化珪素半導体を用いた電界効果トラン
ジスタであって、 第１導電型の炭化珪素半導体基体の第１主面上に形成さ
れた第２導電型のベース領域と、 該ベース領域内の複数箇所に形成された第１導電型のソ
ース領域と、 前記炭化珪素半導体基体の一部に形成された第１導電型
のドレイン領域と、 前記ソース領域、及びベース領域が形成された前記炭化
珪素半導体基体上の一部分を覆うゲート絶縁膜、及び該
ゲート絶縁膜を介して形成されたゲート電極と、を有
し、 前記ゲート絶縁膜の、前記炭化珪素半導体を覆わない部
分を介して、前記ドレイン領域との間でショットキーダ
イオードを形成する金属部材を取り付け、 更に、前記金属部材、及び前記ソース領域と接するソー
ス電極を設けたことを特徴とする炭化珪素半導体を用い
た電界効果トランジスタ。 - 【請求項３】 前記ゲート絶縁膜、及び前記ゲート電極
は、前記炭化珪素半導体基板上に対して平面的に形成さ
れ、前記ベース領域は、前記炭化珪素半導体基体の第１
主面上に複数箇所形成され、前記各ベース領域どうしの
間に、前記ゲート絶縁膜の前記炭化珪素半導体を覆わな
い部分が形成され、この部分に前記金属部材が設けられ
ることを特徴とする請求項２に記載の炭化珪素半導体を
用いた電界効果トランジスタ。 - 【請求項４】 前記ベース領域は、平面的に多角形、角
部のとれた多角形、或いは円形をなすセル構造を有し、
且つ、該セル構造をなすベース領域は平面的に等間隔
で、且つ規則的に配置され、 前記金属部材は、規則的に配置された前記ベース領域か
ら等距離となる位置に配置されることを特徴とする請求
項３に記載の炭化珪素半導体を用いた電界効果トランジ
スタ。 - 【請求項５】 前記金属部材と前記ソース電極は、同一
の材質で形成されることを特徴とする請求項２〜請求項
４のいずれか１項に記載の炭化珪素半導体を用いた電界
効果トランジスタ。 - 【請求項６】 前記炭化珪素半導体基体の第１主面にト
レンチが形成され、前記ゲート絶縁膜、及び前記ゲート
電極は、前記トレンチの側壁に沿って形成され、 前記炭化珪素半導体基体の、前記ベース領域が形成され
ていない領域の一部に、前記金属部材が設けられ、該金
属部材は前記ソース領域と電気的に接続されることを特
徴とする請求項２に記載の炭化珪素半導体を用いた電界
効果トランジスタ。 - 【請求項７】 前記炭化珪素半導体基体の、前記ベース
領域が形成されてない領域の一部に、第２のトレンチが
形成され、前記金属部材は、該第２のトレンチ内に形成
されることを特徴とする請求項６に記載の炭化珪素半導
体を用いた電界効果トランジスタ。 - 【請求項８】 前記ベース領域は、前記炭化珪素半導体
基体を平面的に見た際に、前記トレンチに区切られた島
状に形成され、該島状のベース領域内部に等間隔で規則
的にベース領域が存在しない領域が配置されると共に、
前記炭化珪素半導体基体とでショットキーダイオードを
形成する金属部材は、前記ベース領域が存在しない領域
に配置されることを特徴とする請求項６に記載の炭化珪
素半導体を用いた電界効果トランジスタ。 - 【請求項９】 炭化珪素半導体を用いた電界効果トラン
ジスタであって、 第１導電型の炭化珪素半導体基体の第１主面上に形成さ
れた第２導電型のベース領域と、 該ベース領域内の複数箇所に形成された第１導電型のソ
ース領域と、 前記炭化珪素半導体基体の一部に形成された第１導電型
のドレイン領域と、 前記ソース領域、及びベース領域が形成された前記炭化
珪素半導体基体上の一部分を覆うゲート絶縁膜、及び該
ゲート絶縁膜を介して形成されたゲート電極と、を有
し、 前記ゲート絶縁膜の、前記炭化珪素半導体を覆わない部
分に、前記炭化珪素半導体基体との間でダイオード特性
を有する接合を形成する材料を配設し、 当該材料は、前記炭化珪素半導体基体とはバンドギャッ
プが異なることを特徴とする炭化珪素半導体を用いた電
界効果トランジスタ。 - 【請求項１０】 シリコン、アモルファスシリコン、多
結晶シリコンのうちのいずれかであることを特徴とする
請求項９に記載の炭化珪素半導体を用いた電界効果トラ
ンジスタ。 - 【請求項１１】 前記材料が、前記ゲート電極を形成す
ることを特徴とする請求項９または請求項１０のいずれ
かに記載の炭化珪素半導体を用いた電界効果トランジス
タ。 - 【請求項１２】 前記材料が、前記ソース電極に接続さ
れることを特徴とする請求項９または請求項１０のいず
れかに記載の炭化珪素半導体を用いた電界効果トランジ
スタ。 - 【請求項１３】 前記ゲート電極が、ダイオード特性を
有する接合を形成する領域には、第二導電型の不純物が
導入され、前記ゲート電極が、チャネルを形成する領域
では、当該ゲート電極に第一導電型の不純物が導入され
ていることを特徴とする請求項１１に記載の炭化珪素半
導体を用いた電界効果トランジスタ。 - 【請求項１４】 前記ゲート絶縁膜及び前記ゲート電極
は、前記基板上に平面的に形成された形成された形状を
なし、 前記ゲート絶縁膜が除去された部分は、前記ベース領域
と隣り合うベース領域の間であることを特徴とする請求
項９〜請求項１３のいずれか１項に記載の炭化珪素半導
体を用いた電界効果トランジスタ。 - 【請求項１５】 前記ベース領域は、平面的に四角形、
角部の取れた四角形、或いは円形であるセル構造を有
し、該ベース領域は平面的には等間隔で規則的に配置さ
れ、前記基板とショットキー接合を形成する材料は、規
則的に配置された隣接する複数の前記セルから等距離に
ある位置に点状に配置されることを特徴とする請求項９
〜請求項１４のいずれか１項に記載の炭化珪素半導体を
用いた電界効果トランジスタ。
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