JP2003208126A

JP2003208126A - 表示装置および表示方法

Info

Publication number: JP2003208126A
Application number: JP2002081833A
Authority: JP
Inventors: Koji Numao; 孝次沼尾
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2001-11-08
Filing date: 2002-03-22
Publication date: 2003-07-25
Anticipated expiration: 2022-03-22
Also published as: JP3875128B2

Abstract

(57)【要約】【課題】時間分割階調を行う表示装置において、走査
を１ライン毎に行う容易な制御方法により、各ビットの
表示期間の通算と各ビットの重みの比率とを厳密に一致
させる。【解決手段】ＴＦＴＱ１によって取込まれた信号レベ
ルを保持するコンデンサＣ１と、コンデンサＣ１に関連
して、ＴＦＴＱ１によって取込まれた信号レベルを保持
する画素メモリＲ１，Ｒ２と、その画素メモリＲ１，Ｒ
２に個別的に対応するＴＦＴＱ１０と、ＴＦＴＱ１０を
選択駆動するビット選択線Ｓａ，Ｓｂとを備えており、
走査信号線Ｇが選択状態で、ＴＦＴＱ１を介してコンデ
ンサＣ１に表示信号レベルが設定されるとともに、ＴＦ
ＴＱ１０が選択駆動されて画素メモリＲ１，Ｒ２にその
表示信号レベルが設定され、走査信号線Ｇが非選択状態
でＴＦＴＱ１０が選択駆動されて画素メモリＲ１，Ｒ２
からの表示信号レベルに切換えられる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、有機ＥＬ（Electr
o Luminescence）素子やＦＥＤ（Field EmissionDevic
e）素子等の電気光学素子をマトリックス状に配置して
構成される表示装置および表示方法に関する。

【０００２】

【従来の技術】近年、前記有機ＥＬ素子やＦＥＤ素子等
の自発光デバイスを用いた薄型表示装置の開発が活発に
行われている。これら自発光デバイスでは、素子の発光
輝度が素子を流れる電流密度に比例することが知られて
いる。そして、有機ＥＬ素子をアクティブ素子で駆動す
る場合、階調表示を実現する手法は、アナログ階調制御
とデジタル階調制御とに大別することができる。

【０００３】アナログ階調制御は、有機ＥＬ素子を流れ
る電流値を制御する方法である。しかし、このアクティ
ブ素子は閾値や移動度などの素子特性がバラツキ易いの
で、このバラツキを克服してアナログ階調を得る手段が
各種考案されている。

【０００４】一方、デジタル階調制御は、画素分割階調
と時間分割階調とに区分することができ、画素分割階調
は１つの画素を複数の有機ＥＬ素子で構成し、各有機Ｅ
Ｌ素子を選択的にｏｎ／ｏｆｆ駆動することで階調表示
を行う方法であり、時間分割階調は有機ＥＬ素子を流れ
る電流の時間を制御する方法である。前記画素分割階調
は、前記のように１つの画素を複数の有機ＥＬ素子で構
成するので、高精細な用途には適さない。このため、Ｐ
ＤＰ（Plasma Display Panel）等では、デジタル階調制
御として時間分割階調が用いられている。

【０００５】そこで、時間分割階調の駆動方法として、
特開昭６３−２２６１７８号公報の駆動方法を使用する
例を図１５に示す。同図は、その先行技術での駆動方法
を示す図である。この図１５の例では、マトリクス型デ
ィスプレイの走査信号線はＧ１〜Ｇ１５の１５本で１つ
の単位と想定されており、各走査信号線Ｇ１〜Ｇ１５の
選択状態を、図１５（３）〜（１７）でそれぞれ示して
いる。そして、各画素で１６階調（４ｂｉｔ）の階調表
示を実現しており、各ｂｉｔの重み１：２：４：８に比
例した時間だけ、各画素は対応した２値表示を行う。図
１５（１）は単位時間を示し、１フレーム期間Ｔｆは１
５の単位時間から構成されている。図１５（２）は、前
記ｂｉｔの重みを示す。

【０００６】各画素は表示状態を保持するメモリ素子を
備えており、図１５（３）〜（１７）において、斜線は
走査信号線によって選択されていることを表し、次の斜
線まで、その状態を保持する。こうして、各ｂｉｔの表
示期間の比率が、前記１：２：４：８となる。

【０００７】しかしながら、共通のデータ信号線を用い
て、異なる走査信号線にそれぞれ対応した複数の各画素
へ異なるデータを同時に書込むことは不可能なので、こ
の特開昭６３−２２６１７８号では、図１６（２）に部
分時間として示すように、図１５（１）の各単位時間
を、さらにｂｉｔの数４で分割し、その各単位時間の第
１の部分時間では１ｂｉｔ目の書込みを行い、第２の部
分時間では２ｂｉｔ目の書込みを行い、第３の部分時間
では３ｂｉｔ目の書込みを行い、第４の部分時間では４
ｂｉｔ目の書込みを行うことで、図１５で示すような時
間分割の階調制御を可能にしている。なお、図１６
（１）の単位時間は図１５（１）に、図１６（３）のビ
ットの重みは図１５（２）に、図１６（４）〜（１８）
の選択状態は図１５（３）〜（１７）に、それぞれ対応
している。また、図１６（１９）は、部分時間の通算の
表示である。

【０００８】

【発明が解決しようとする課題】しかし、上記特開昭６
３−２２６１７８号公報に記載されている時間分割階調
の駆動方法では、図１６に示すように、実際の部分表示
期間の通算は１：２：４：８の比率ではなく、５：９：
１３：２９となっている。すなわち、実際の部分表示期
間は、各ｂｉｔの重み１：２：４：８に比例した時間に
はなっていない。このように、上記公報に記載の駆動方
法は表示期間の比率を厳密に調整して、各ｂｉｔの重み
に対応した比率とすることが困難であるという問題点が
ある。

【０００９】また、図１６の（１９）の通算時間０１〜
０５に示すように、走査信号線Ｇ１を選択した後、走査
信号線Ｇ１５、Ｇ１３、Ｇ９、Ｇ２を順に選択すること
となる。すなわち、走査信号線を連続的に選択するので
はなく、離散的な選択を行うので、上記した問題点に加
えて、外部から入力される同期信号に応答して、各走査
信号線に選択信号を出力するコントロール回路（走査コ
ントローラ）の制御が複雑になるという問題点もある。

【００１０】本発明の目的は、各ビットの表示期間とビ
ットの重みとを厳密に一致させることができるととも
に、コントロール回路の制御を容易に行うことができる
表示装置および表示方法を提供することである。

【００１１】

【課題を解決するための手段】本発明の表示装置は、相
互に交差する複数の第１および第２の信号線Ｇ，Ｄで区
画された各領域に電気光学素子Ｐを備え、その電気光学
素子Ｐが、それぞれ対応する第１のアクティブ素子Ｑ１
によって、前記第１の信号線Ｇで選択されている間に、
第２の信号線Ｄに出力される信号レベルに対応した表示
を行うように駆動される表示装置において、前記電気光
学素子Ｐに対応して配置される１または複数の第２のア
クティブ素子Ｑ１０と、前記第２のアクティブ素子Ｑ１
０によって取込まれた信号レベルを保持する画素メモリ
Ｒ１，Ｒ２と、前記第１のアクティブ素子Ｑ１によって
取込まれた信号レベルを保持する電位保持手段Ｃ１と、
前記第２のアクティブ素子Ｑ１０を選択駆動するビット
選択線Ｓａ，Ｓｂとを備えており、前記第１の信号線Ｇ
が選択状態で、第１のアクティブ素子Ｑ１を介して前記
電位保持手段Ｃ１に表示信号レベルが設定されるととも
に、前記第２のアクティブ素子Ｑ１０が選択駆動される
ことで前記画素メモリＲ１，Ｒ２にもその表示信号レベ
ルが設定され、前記第１の信号線Ｇの非選択状態で、前
記第２のアクティブ素子Ｑ１０が選択駆動されて、前記
電気光学素子Ｐの表示信号レベルが前記画素メモリＲ
１，Ｒ２に対応した表示信号レベルに切換えられること
を特徴とする。

【００１２】なお、前記画素メモリＲ１，Ｒ２の表示信
号レベルは、前記第１のアクティブ素子Ｑ１および第２
のアクティブ素子Ｑ２とを介して設定される場合と、新
たな第６のアクティブ素子を介して設定される場合とが
ある。

【００１３】前者の構成によれば、第１の信号線Ｇの走
査によって表示が行われるとともに、ビット選択線Ｓ
ａ，Ｓｂを選択することで、そのビット選択線Ｓａ，Ｓ
ｂに対応する画素メモリＲ１，Ｒ２に表示信号レベルを
書込んでおくことができる。そして、第１の信号線Ｇの
非選択状態でビット選択線Ｓａ，Ｓｂを選択すること
で、前記画素メモリＲ１，Ｒ２から表示信号レベルを読
出すことができる。

【００１４】また、後者の構成によれば、第６のアクテ
ィブ素子が選択されている間に画素メモリＲ１，Ｒ２に
表示信号レベルを書込んでおくことができる。そして、
第１の信号線Ｇの非選択状態でビット選択線Ｓａ，Ｓｂ
を選択することで、前記画素メモリＲ１，Ｒ２から表示
信号レベルを読出すことができる。

【００１５】したがって、第１の信号線Ｇを順に走査し
てゆく１走査期間内で、下位のビットのデータを表示し
て残った時間を上位のビットのデータ表示に用いること
ができる。このため、各ビットの表示期間と各ビットの
重みとを厳密に一致させることができる。例えば、４ｂ
ｉｔのデータ表示を行う場合に、各ビットの表示期間を
各ビットの重みに対応する１：２：４：８に厳密に一致
させることが可能となる。また、各ビットの選択期間を
隣り合う走査信号線Ｇで連続させることができるので、
外部から入力される同期信号に応答して、各走査信号線
Ｇに選択信号を出力するコントロール回路（走査コント
ローラ）の制御が容易となる。

【００１６】また、本発明の表示装置は、前記電位保持
手段Ｃ１に関連して、前記第１の信号線Ｇとは択一的に
選択出力が導出される第３の信号線Ｓからの選択出力に
応答し、前記第２の信号線Ｄとは独立した信号レベルを
前記電位保持手段Ｃ１に与える第３のアクティブ素子Ｑ
３をさらに備え、前記第１のアクティブ素子Ｑ１によっ
て表示信号レベルが設定され、前記第３のアクティブ素
子Ｑ３によって消去信号レベルが設定されることを特徴
とする。

【００１７】上記の構成によれば、第１の信号線Ｇの走
査により表示が開始された後、その走査が総ての第１の
信号線Ｇについて終了する以前に、第３の信号線Ｓの走
査によって、前記表示を消去してゆくことができる。す
なわち、単位表示時間を、走査期間よりも短くすること
ができる。

【００１８】したがって、デジタル階調制御を行うにあ
たって、下位のビットのデータにも、そのビットの重み
に対応した短時間の表示を正確に行わせることができ、
ビット数の多い細かな階調制御を行うことができる。

【００１９】さらにまた、本発明の表示装置では、前記
電位保持手段は、第４のアクティブ素子Ｑ４とコンデン
サＣ１とから構成されることを特徴とする。

【００２０】上記の構成によれば、第１の信号線Ｇの非
選択状態で、第２のアクティブ素子Ｑ１０が選択駆動さ
れたとき、前記第４のアクティブ素子Ｑ４を非選択駆動
することで、画素メモリＲ１，Ｒ２に保持される表示信
号レベルが前記コンデンサＣ１の影響によって不必要に
書変わってしまうことを防止することができる。

【００２１】したがって、コンデンサＣ１の容量を大き
くすることができるので、時間経過に伴う該コンデンサ
Ｃ１の電位変化を少なくでき、好適である。

【００２２】また、本発明の表示装置は、前記画素メモ
リＲ１，Ｒ２の入出力端子間に第５のアクティブ素子Ｑ
５が配置され、前記第５のアクティブ素子Ｑ５が非選択
駆動されている間に、前記画素メモリＲ１，Ｒ２の表示
信号レベルが設定されることを特徴とする。

【００２３】上記の構成によれば、画素メモリＲ１，Ｒ
２として主に２つのインバータ回路ＩＮＶ１，ＩＮＶ２
の入出力端子間が相互に接続されたスタティックメモリ
の構成を想定すると、第１のインバータ回路ＩＮＶ１の
入力端子と第２のインバータ回路ＩＮＶ２の出力端子と
が直接接続される場合、第１のインバータ回路ＩＮＶ１
の入力に第２のインバータ回路ＩＮＶ２の出力が影響す
るので、第２のインバータ回路ＩＮＶ２の出力があって
も、第１のインバータ回路ＩＮＶ１の入力端子に前記第
２の信号線Ｄの信号が正しく入力されるように第２のイ
ンバータ回路ＩＮＶ２の出力インピーダンスを調整しな
ければならないのに対して、第１のインバータ回路ＩＮ
Ｖ１の入力端子と第２のインバータ回路ＩＮＶ２の出力
端子との間に第５のアクティブ素子Ｑ５を配置すること
で、前記第１のインバータ回路ＩＮＶ１の入力端子に前
記第２の信号線Ｄの信号を入力するにあたって、該第５
のアクティブ素子Ｑ５を非選択状態とすることで、前記
第２のインバータ回路ＩＮＶ２の出力が第１のインバー
タ回路ＩＮＶ１の入力端子に印加されることを防止し、
画素メモリＲ１，Ｒ２の表示信号レベルを設定すること
ができる。

【００２４】また、前記第１の信号線Ｇが非選択状態
で、前記第５のアクティブ素子Ｑ５を選択状態とするこ
とで、前記画素メモリＲ１，Ｒ２の出力を入力端子へ印
加してスタティックメモリ回路を構成し、前記画素メモ
リＲ１，Ｒ２の表示信号レベルが保持される。

【００２５】さらにまた、本発明の表示装置では、前記
画素メモリＲ１，Ｒ２には、前記電気光学素子Ｐへ負荷
電流を供給する第１の電源線Ｅとは個別に設けた第２の
電源線Ｅａから電源供給を行うことを特徴とする。

【００２６】上記の構成によれば、第１のアクティブ素
子Ｑ１が選択されている間に、第１の電源線Ｅの電位を
前記負荷電流が流れない電位、たとえばＧＮＤ電位とす
ることで、表示を行うことなく、電位保持手段Ｃ１や画
素メモリＲ１，Ｒ２への信号レベルの書込みのみを行う
ことができる。また、電位保持手段Ｃ１や画素メモリＲ
１，Ｒ２に記憶されたデータに基づく電気光学素子Ｐの
表示期間を、第１のアクティブ素子Ｑ１の走査期間とは
独立に制御可能となり、表示期間で時間分割階調表示を
実現することもできる。

【００２７】本発明の表示方法は、相互に交差する複数
の第１および第２の信号線Ｇ，Ｄで区画された各領域に
電気光学素子Ｐを備え、その電気光学素子Ｐが、それぞ
れ対応する第１のアクティブ素子Ｑ１によって、前記第
１の信号線Ｇで選択されている間に、第２の信号線Ｄに
出力される信号レベルに対応した表示を行うように駆動
される表示方法において、前記第１の信号線Ｇが選択状
態である間に、第１のアクティブ素子Ｑ１を介して前記
電位保持手段Ｃ１に表示信号レベルが設定されるととも
に、前記第２のアクティブ素子Ｑ１０が選択駆動され
て、前記画素メモリＲ１，Ｒ２にその表示信号レベルが
設定される表示信号レベル設定ステップと、前記第１の
信号線Ｇが非選択状態である間に、前記第２のアクティ
ブ素子Ｑ１０が選択駆動されて、前記電気光学素子Ｐの
表示信号レベルが前記画素メモリＲ１，Ｒ２に対応した
表示信号レベルに切換えられる表示信号切換ステップと
を含むことを特徴とする。

【００２８】上記の構成によれば、上記説明した本発明
の表示装置と同様に、各ビットの表示期間とビットの重
みとを厳密に一致させることができる。また、各ビット
の選択期間を隣り合う走査信号線で連続させることがで
きるので、コントロール回路の制御が容易となる。

【００２９】

【発明の実施の形態】本発明の実施の第１の形態につい
て、図１および図２に基づいて説明すれば、以下のとお
りである。

【００３０】図１は、本発明の実施の第１の形態の表示
装置における素子回路Ａｂの電気回路図である。この素
子回路Ａｂは、有機ＥＬディスプレイの素子回路であ
り、図１では、マトリクス状に配列される各素子回路の
内、任意の１つを示している。この素子回路Ａｂは、画
素の等価回路であり、相互に交差する複数の第１および
第２の信号線Ｇ，Ｄ（この図１では、１つの素子回路に
対応したそれぞれ１本しか図示せず）で区画された各領
域に形成されており、走査信号線Ｇで選択されている間
に、対応するデータ信号線Ｄからデータ信号を取込むｎ
型のＴＦＴＱ１と、前記ＴＦＴＱ１で取込まれたデータ
信号を保持するコンデンサＣ１と、有機ＥＬ素子Ｐと、
前記コンデンサＣ１の充電電圧に対応して、電源線Ｅか
ら有機ＥＬ素子Ｐに流れる電流を制御するｐ型のＴＦＴ
Ｑ２と、複数（図１の例では２つ）の画素メモリＲ１，
Ｒ２とを備えて構成される。

【００３１】前記電気光学素子Ｐは、それぞれ対応する
第１のアクティブ素子Ｑ１によって、前記第１の信号線
Ｇで選択されている間に、第２の信号線Ｄに出力される
信号レベルに対応した表示を行うように駆動される。ま
た、前記画素メモリＲ１，Ｒ２の記憶内容が、対応した
ビット選択線Ｓａ，Ｓｂの選択によって電位保持手段で
あるコンデンサＣ１にセットされることで、該コンデン
サＣ１の保持する信号レベルに対応した表示を行う。な
お、前記ビット選択線Ｓａ，Ｓｂ等は図示しないコント
ローラにより制御される。前記ビット選択線Ｓａ，Ｓｂ
は、有機ＥＬパネル上で、前記素子回路Ａｂを貫くよう
に、前記走査信号線Ｇと平行に配設されている。

【００３２】前記画素メモリＲ１，Ｒ２は、相互に等し
く構成され、前記データ信号の書込み／読出しを制御す
る第２のアクティブ素子であるｎ型のＴＦＴＱ１０と、
ｐ型のＴＦＴＱ１１およびｎ型のＴＦＴＱ１２から成る
１段目のＣＭＯＳインバータＩＮＶ１と、ｐ型のＴＦＴ
Ｑ１３およびｎ型のＴＦＴＱ１４から成る２段目のＣＭ
ＯＳインバータＩＮＶ２とを備えて構成される。ＣＭＯ
ＳインバータＩＮＶ１，ＩＮＶ２の電源電圧は、前記電
源線Ｅと接地電位との間の電圧となり、１段目のＣＭＯ
ＳインバータＩＮＶ１の出力が２段目のＣＭＯＳインバ
ータＩＮＶ２の入力に与えられ、該２段目のＣＭＯＳイ
ンバータＩＮＶ２の出力が１段目のＣＭＯＳインバータ
ＩＮＶ１の入力に帰還されて、自己保持、すなわちメモ
リ動作が行われる。画素メモリＲ１，Ｒ２のゲートに
は、それぞれ前記ビット選択線Ｓａ，Ｓｂが接続されて
いる。

【００３３】前記２段目のＣＭＯＳインバータＩＮＶ２
の出力インピーダンスは、前記データ信号線Ｄと、ＴＦ
ＴＱ１と、ＴＦＴＱ１０との出力インピーダンスを合計
した値よりも大きく選ばれる。このように設定すること
で、１段目のＣＭＯＳインバータＩＮＶ１の入力に２段
目のＣＭＯＳインバータＩＮＶ２の出力が印加されてい
ても、前記１段目のＣＭＯＳインバータＩＮＶ１の入力
に、前記データ信号線Ｄの電位を正しく入力することが
できる。

【００３４】したがって、前記走査信号線Ｇが選択され
ると、第１のアクティブ素子であるＴＦＴＱ１が導通し
て、データ信号線ＤからコンデンサＣ１にデータ信号が
書込まれる。この状態で、ビット選択線Ｓａ，Ｓｂが選
択されてＴＦＴＱ１０が導通すると、画素メモリＲ１，
Ｒ２へも、前記データ信号線Ｄからのデータ信号が書込
まれる。

【００３５】そして、走査信号線Ｇが非選択、すなわち
ＴＦＴＱ１が遮断している状態で、ビット選択線Ｓａ，
Ｓｂが選択されてＴＦＴＱ１０が導通すると、画素メモ
リＲ１，Ｒ２から前記データ信号が読出され、コンデン
サＣ１にセットされる。また、ビット選択線Ｓａ，Ｓｂ
が非選択、すなわちＴＦＴＱ１０が遮断している状態
で、走査信号線Ｇが選択され、すなわちＴＦＴＱ１が導
通すると、前記画素メモリＲ１，Ｒ２にデータ信号が書
込まれることなく、コンデンサＣ１にだけセットされ
る。

【００３６】なお、画素メモリＲ１，Ｒ２から読出した
データ信号をコンデンサＣ１にセットするためには、コ
ンデンサＣ１に貯えられていた電荷によって、逆に画素
メモリＲ１，Ｒ２の記憶内容が書換えられてしまわない
ように、コンデンサＣ１の容量は、制御すべき最長の時
間に亘ってＴＦＴＱ２を制御することができる範囲で、
可能な限り小さな値に設定することが望ましい。

【００３７】また、前記画素メモリＲ１，Ｒ２に表示信
号レベルを設定するにあたって、前記ＴＦＴＱ１，Ｑ２
を用いるのではなく、各画素メモリＲ１，Ｒ２の２段目
のＣＭＯＳインバータＩＮＶ２の入力（＝１段目のＣＭ
ＯＳインバータＩＮＶ１の出力）と前記データ信号線Ｄ
との間に、新たな第６のアクティブ素子を用いるように
してもよい。これによって、前記ＴＦＴＱ１，Ｑ２が共
に非選択状態でも、前記画素メモリＲ１，Ｒ２に表示信
号レベルを設定することができる。

【００３８】図２は、上述のように構成される有機ＥＬ
ディスプレイを用いた本発明の表示方法である時間分割
階調での駆動方法（表示方法）の一例を示す図である。
この図２においては、有機ＥＬパネルの走査信号線はＧ
１〜Ｇ１５の１５本で１つの単位と想定されており、各
走査信号線Ｇ１〜Ｇ１５の選択状態を、図２（７）〜
（２１）で示している。図２（１）は単位時間表示であ
り、図２（２２）は通算の時間表示（単位時間数）であ
る。図２（３）はｂｉｔ４のデータの通算表示時間を示
し、図２（５）はｂｉｔ３のデータの通算表示時間を示
す。図２（６）は、ビットの重みを示す。

【００３９】注目すべきは、図２（２）に示す前記ビッ
ト選択線Ｓａ１（前記走査信号線Ｇ１〜Ｇ１５に対応し
てＳａ１〜Ｓａ１５を記載すべきところ、図面の簡略化
のためにＳａ１のみとしている。以下のビット選択線Ｓ
ｂについても同様。）の選択走査および図２（４）に示
す前記ビット選択線Ｓｂ１の選択走査である。各ビット
選択線Ｓａ，Ｓｂは、特に記載しない限り、非選択状態
であり、前記図２（２），（４）では、ハイレベルＨが
選択状態を表す。画素メモリＲ１，Ｒ２には、ｂｉｔ４
のデータおよびｂｉｔ３のデータがそれぞれ記憶される
ものとする。各走査期間Ｔｓ１〜Ｔｓ４は、１５単位時
間で構成される。

【００４０】表示期間Ｔａの最初の走査期間Ｔｓ１にお
いて、走査信号線Ｇ１〜Ｇ１５が順に選択されてｂｉｔ
４のデータを表示させながら、ビット選択線Ｓａが選択
されて該ｂｉｔ４のデータが画素メモリＲ１に書込まれ
てゆく。走査信号線Ｇ１〜Ｇ１５の選択を終了するま
で、したがって１５単位時間に亘って、該ｂｉｔ４のデ
ータが表示される。

【００４１】走査期間Ｔｓ１が終了すると、連続して次
の走査期間Ｔｓ２に入り、表示をｂｉｔ４に対応したデ
ータからｂｉｔ３のデータヘ切換えながら、ビット選択
線Ｓｂが選択されて該ｂｉｔ３のデータが画素メモリＲ
２に書込まれてゆく。そして、この走査期間Ｔｓ２で該
ｂｉｔ３のデータを９単位時間に亘って表示した後、走
査信号線Ｇ１〜Ｇ１５が選択されていない状態で、その
選択を追いかけるように、ビット選択線Ｓａが選択され
てｂｉｔ４のデータが画素メモリＲ１から読出され、残
りの６単位時間に亘って表示される。これによって、ｂ
ｉｔ４のデータの通算表示時間は２１単位時間となる。

【００４２】こうして走査期間Ｔｓ２を終了すると、走
査期間Ｔｓ３では、表示をｂｉｔ４に対応したデータか
らｂｉｔ２のデータヘ切換え、８単位時間に亘って表示
した後、走査信号線Ｇ１〜Ｇ１５が選択されていない状
態で、その選択を追いかけるように、ビット選択線Ｓｂ
が選択されてｂｉｔ３のデータが画素メモリＲ２から読
出され、残りの７単位時間に亘って表示される。これに
よって、ｂｉｔ３のデータの通算表示時間は１６単位時
間となる。

【００４３】走査期間Ｔｓ４では、表示をｂｉｔ３に対
応したデータからｂｉｔ１のデータヘ切換え、４単位時
間に亘って表示した後、ビット選択線Ｓａが選択されて
ｂｉｔ４のデータが画素メモリＲ１から再び読出され、
残りの１１単位時間に亘って表示される。これによっ
て、ｂｉｔ４のデータの通算表示時間は３２単位時間と
なり、各ｂｉｔの表示期間の比率が、厳密に前記１：
２：４：８となる。

【００４４】このように画素メモリＲ１，Ｒ２を用い、
走査信号線Ｇで選択されていないときに、ビット選択線
Ｓａ，Ｓｂを選択することで、任意のタイミングで上位
のビットのデータを読出し、表示を行うことができる。
これによって、下位のビットのデータでの表示が終了す
ると、そのビットの走査期間Ｔｓ内での残りの時間を上
位のビットのデータの表示に用いることができる。この
ため、複数の各ビットに対して等間隔の走査期間を設定
しても、表示期間Ｔａの中で走査してない期間や発光に
使われていない時間を短縮することができる新規な時間
分割階調表示（表示方法）を実現することができる。な
お、図２に示した時間分割階調表示においては、発光期
間Ｔｄ＝表示期間Ｔａ＝フレーム期間Ｔｆとなってい
る。

【００４５】このように本発明の表示方法では、前述の
特開昭６３−２２６１７８号の時間分割階調表示方法と
比べて、各ビットの表示期間が厳密に各ビットの重みに
なるという効果と、走査を１ライン毎に順番に行うの
で、制御が楽になるという効果を得ることができる。

【００４６】なお、本駆動方法では、発光に使用される時間＝時間分割階調表示に必要な走査時間 …（１）となるように走査信号線Ｇの数を１５本と設定してい
る。この式１を満足する条件を、４ｂｉｔ階調表示につ
いて調ベた結果を表１に示す。

【００４７】

【表１】

【００４８】表１において、（ａ）はｂｉｔ数、（ｂ）
は走査信号線数、（ｃ）は走査信号線数×ｂｉｔ数＝時
間分割階調表示に必要な走査時間、（ｄ）は１階調当り
の表示期間、（ｅ）は発光に使用される階調表示期間で
ある。（ｆ）は判定であり、「▲」とあるのは走査信号
線数×ｂｉｔ数＞時間分割階調表示となって本構成では
階調表示ができない場合であり、「△」とあるのは走査
を不連続にすれば４ｂｉｔ階調表示が可能な場合であ
り、「○」とあるのが上記式１を満たし、階調表示可能
な場合である。

【００４９】また、（ｆ）で「△」とあり、階調表示は
可能であるが、走査を不連続としない限り表示階調数が
制限される場合に、走査を連続にして表示可能な階調数
を（ｇ）に示している。さらにまた、（ｈ）は必要な画
素メモリの素子数であり、「○」の数だけ電位保持手段
が必要であることを表す。なお、この表１に示したの
は、必要メモリ数が２以下の場合だけである。

【００５０】一方、表２には、同様に２ｂｉｔの階調表
示の場合での実現可能性の判定結果を示し、（ａ）〜
（ｈ）の内容は、それぞれ表１に対応している。

【００５１】

【表２】

【００５２】この表２から、走査信号線数が３の倍数本
のとき、前記式１を満たすことが理解される。なお、こ
の表１に示したのは、必要メモリ数が１の場合だけであ
る。

【００５３】また、表３には、同様に３ｂｉｔの階調表
示の場合での実現可能性の判定結果を示し、（ａ）〜
（ｈ）の内容は、それぞれ前記の表１および表２に対応
している。

【００５４】

【表３】

【００５５】この表３から、走査信号線数が７の倍数本
のとき、前記式１を満たすことが理解される。なお、表
３に示したのは、必要メモリ数が１の場合だけである。

【００５６】本発明の実施の第２の形態について、図３
〜図５に基づいて説明すれば、以下のとおりである。

【００５７】図３は、本発明の実施の第２の形態の有機
ＥＬディスプレイにおける素子回路Ａｃの電気回路図で
ある。この素子回路Ａｃは、前述の図１で示す素子回路
Ａｂに類似し、対応する部分には同一の参照符号を付し
て示し、その説明を省略する。注目すべきは、この素子
回路Ａｃでは、１つの画素メモリＲ１を備えるととも
に、コンデンサＣ１（および画素メモリＲ１）を初期化
電位に接続することで、記憶されたデータを消去する第
３のアクティブ素子であるＴＦＴＱ３が設けられている
ことである。また、そのＴＦＴＱ３を駆動するために、
前記走査信号線Ｇと平行に、走査信号線Ｓが設けられて
いる。

【００５８】このような素子回路Ａｃを用いた駆動方法
（表示方法）は、図４に示すようになる。図４（１）は
走査期間Ｔｓを８等分した部分時間を示し、図４（３）
はｂｉｔ４のデータの通算表示時間を示し、図４（５）
はビットの重みを示し、図４（２２）は通算の表示時間
を示す。図４（２）にはビット選択線Ｓａ１の選択走査
を示し、図４（４）は走査信号線Ｓ１の選択走査を示
す。一方、この例では走査信号線はＧ１〜Ｇ１６の１６
本で１つの単位と想定されており、図４（６）〜（２
１）はそれぞれの選択状態を示す。

【００５９】表示期間Ｔａの最初の走査期間Ｔｓ１にｂ
ｉｔ４のデータを表示させながら、ＴＦＴＱ１０を介し
てそのデータを画素メモリＲ１に記憶させておく。走査
信号線Ｇ１〜Ｇ１６まで選択を終了すると、連続して次
の走査期間Ｔｓ２に入り、表示をｂｉｔ４に対応したデ
ータからｂｉｔ３に対応したデータに切換える。このと
き、走査期間Ｔｓをｂｉｔ３に対応したデータの表示期
間より大き目に設定し、前述のようにｂｉｔ３に対応し
たデータの表示期間が終了すると、その走査を追いかけ
るように、表示させるべきデータを、ｂｉｔ４に対応し
たデータに切換える走査を行ってもよい。しかしなが
ら、この図４の例では、走査期間Ｔｓ＝ｂｉｔ３に対応
したデータ表示期間となっているので、そのような走査
は挿入されていない。

【００６０】ｂｉｔ３に対応したデータを表示させる走
査を走査信号線Ｇ１〜Ｇ１６まで終了すると、連続して
次の走査期間Ｔｓ３に入り、表示をｂｉｔ２に対応した
データに切換える。この走査を追いかけるように、４部
分時間後からビット選択線Ｓａの選択走査を開始し、Ｔ
ＦＴＱ１０を介して前記画素メモリＲ１からデータを読
出して、再びｂｉｔ４に対応したデータの表示を行う。
ｂｉｔ２に対応したデータをコンデンサＣ１に保持させ
る走査を走査信号線Ｇ１〜Ｇ１６まで終了したら、連続
して次の走査期間Ｔｓ４に入り、表示をｂｉｔ１に対応
したデータに切換える。この走査を追いかけるように、
２部分時間後に、画素メモリＲ１からデータを読出し
て、再びｂｉｔ４に対応したデータの表示を行う。この
最後のｂｉｔ４のデータに対応した表示までに、８＋４
＝１２部分時間だけ表示しているので、この走査を追い
かけるように、４部分時間後に走査信号線Ｓを選択走査
し、コンデンサＣ１のデータを消去して、ブランク表示
を行う。

【００６１】このように、図３の回路構成では、最後の
走査期間Ｔｓ４において、ｂｉｔ４に対応したデータの
表示（＝総てのデータの表示）を終了した後、余分な時
間が残されていると、その時点で、走査信号線Ｇ１〜Ｇ
１６やビット選択線Ｓａとは独立した走査を行うことが
できる。これによって、前述の実施の形態では、ｎｂｉ
ｔ分の発光に使用される時間＝ｎｂｉｔ分の走査に必要
な時間でないと、余分な走査時間が必要であったり、表
示階調数が減ってしまう等の不具合があるのに対して、
本実施の形態では、走査信号線Ｓの選択走査によって消
去走査を行うことで、そのような不具合を解消すること
ができる。

【００６２】なお、図４では走査信号線数を１６本とし
たけれども、これは、走査信号線数≧ｂｉｔ３の表示期間 …（２）発光に使用される時間 ≧走査信号線数×（ｂｉｔ数４−１）＋ｂｉｔ１の表示期間 …（３）時間分割階調表示に必要な走査時間≧発光に使用される時間 …（４）の各条件を満たす走査信号線数から選ばれている。これ
らの式２〜４を満たす条件を、４ｂｉｔ階調表示につい
て調べた結果を表４に示す。

【００６３】

【表４】

【００６４】表４において、（ａ）はｂｉｔ数、（ｂ）
は走査信号線数、（ｃ）は走査信号線数×ｂｉｔ数＝時
間分割階調表示に必要な走査時間、（ｄ）は１階調当り
の表示期間、（ｅ）はｂｉｔ３の表示期間、（ｆ）は走
査信号線数×（ｂｉｔ数４−１）＋ｂｉｔ１の表示期
間、（ｇ）は発光に使用される階調表示期間である。
（ｈ）は判定であり、「▲」とあるのは４ｂｉｔ階調で
表示可能であるけれども発光期間が不連続となる場合で
あり、「△」とあるのは４ｂｉｔ階調で表示可能で、か
つ発光期間が連続となる場合であり、「○」とあるのが
上記式２〜４を満足する場合である。

【００６５】表４から、走査信号線数が４，８，９，１
２，１３，１４，１６本（以下続くが省略）の場合に、
上記式２〜４を満足することが理解される。前記図４で
は、走査信号線はＧ１〜Ｇ１６の１６本で、４ｂｉｔ階
調表示であり、実線で示すように表示走査が連続的に行
われており、この表４の結果に合致している。

【００６６】一方、表５には、同様に２ｂｉｔの階調表
示の場合での実現可能性の判定結果を示し、（ａ）〜
（ｈ）の内容は、それぞれ表４に対応している。

【００６７】

【表５】

【００６８】この表５から、走査信号線数が２，３，
４，５，６（以下続くが省略）の場合に、前記式２〜４
を満足することが理解される。

【００６９】また、表６には、同様に３ｂｉｔの階調表
示の場合での実現可能性の判定結果を示し、（ａ）〜
（ｈ）の内容は、それぞれ前記の表４および表５に対応
している。

【００７０】

【表６】

【００７１】この表６から、走査信号線数が３，５，
６，７，８，９，１０（以下続くが省略）の場合に、前
記式２〜４を満足することが理解される。

【００７２】なお、図５に、前記表４における発光が不
連続となる場合の駆動方法の一例を示す。この図５の例
は、前記表４（ｈ）において「▲」である４ｂｉｔ階調
で表示可能であるけれども発光期間が不連続となる判定
例である走査信号線がＧ１〜Ｇ１０の１０本の場合を示
す。図５（１）〜（５），（１６）は、図４（１）〜
（５），（２２）にそれぞれ対応しており、前記走査信
号線Ｇ１〜Ｇ１０の選択状態はそれぞれ図５（６）〜
（１５）である。図５（１）では、走査期間Ｔｓは、１
０等分されている。

【００７３】表示期間Ｔａの最初の走査期間Ｔｓ１にｂ
ｉｔ４のデータを表示させながら、ＴＦＴＱ１０を介し
てそのデータが画素メモリＲ１に記憶されるが、直ちに
その走査を追いかけるように、１部分時間後から走査信
号線Ｓを選択走査し、コンデンサＣ１のデータを消去し
て、ブランク表示が行われる。この走査によって、走査
信号線Ｇ１〜Ｇ１０まで選択を終了すると、連続して次
の走査期間Ｔｓ２に入り、表示をｂｉｔ４に対応したデ
ータからｂｉｔ１に対応したデータに切換える。この走
査を追いかけるように、２部分時間後からビット選択線
Ｓａを選択走査し、ＴＦＴＱ１０を介して前記画素メモ
リＲ１からデータを読出して、ｂｉｔ４に対応したデー
タの表示を行う。

【００７４】ｂｉｔ１に対応したデータを表示させる走
査を走査信号線Ｇ１〜Ｇ１０まで終了すると、連続して
次の走査期間Ｔｓ３に入り、表示をｂｉｔ３に対応した
データに切換える。この走査を追いかけるように、８部
分時間後からビット選択線Ｓａの選択走査を開始し、Ｔ
ＦＴＱ１０を介して前記画素メモリＲ１からデータを読
出して、再びｂｉｔ４に対応したデータの表示を行う。
ｂｉｔ３に対応したデータをコンデンサＣ１に保持させ
る走査を走査信号線Ｇ１〜Ｇ１０まで終了したら、連続
して次の走査期間Ｔｓ４に入り、表示をｂｉｔ２に対応
したデータに切換える。この走査を追いかけるように、
４部分時間後に、画素メモリＲ１からデータを読出し
て、再びｂｉｔ４に対応したデータの表示を行う。この
最後のｂｉｔ４のデータに対応した表示までに、１＋８
＋２＝１１部分時間だけ表示しているので、この走査を
追いかけるように、５部分時間後に走査信号線Ｓを選択
走査し、コンデンサＣ１のデータを消去するブランク表
示を行う。

【００７５】このように、１フレーム期間Ｔｆに離散す
る発光期間Ｔｄが存在することを許容するのであれば、
前記図４の走査と同様に、ｎｂｉｔ分の発光に使用され
る時間≠ｎｂｉｔ分の走査に必要な時間での走査を実現
することができる。

【００７６】本発明の実施の第３の形態について、図６
および図７に基づいて説明すれば、以下のとおりであ
る。

【００７７】図６は、本発明の実施の第３の形態の有機
ＥＬディスプレイにおける素子回路Ａｄの電気回路図で
ある。この素子回路Ａｄは、前述の図３で示す素子回路
Ａｃに類似し、対応する部分には同一の参照符号を付し
て示し、その説明を省略する。注目すべきは、この素子
回路Ａｄでは、前記電源線Ｅとは独立したロジック用の
第２の電源線Ｅａを備えるとともに、コンデンサＣ１お
よび画素メモリＲ１は、その電源線Ｅａに接続されるこ
とである。

【００７８】この新たなロジック用の電源線Ｅａを備え
ることで、前記図５で示す走査を、図７のように変化す
ることができる。図７（１）〜（３），（５）〜（１
７）は、図５（１）〜（３），（４）〜（１６）にそれ
ぞれ対応している。図７（４）は、前記電源線Ｅの電圧
を示し、この例では、ＶＤＤ電位とＧＮＤ電位との間で
変化可能となっている。

【００７９】先ず、１フレーム期間Ｔｆの最初の走査期
間Ｔｓ１では、電源線ＥをＧＮＤ電位として、ｂｉｔ４
のデータが画素メモリＲ１に記憶されてゆく。この走査
を追いかけるように、１単位時間後に、ブランク表示と
され、コンデンサＣ１には非発光状態に対応した電位が
保持されてゆく。この走査期間Ｔｓ１では、電源線Ｅの
電位が前述のようにＧＮＤ電位であるので、有機ＥＬ素
子Ｐは発光しない。

【００８０】このようなｂｉｔ４のデータの画素メモリ
Ｒ１への書込みが走査信号線Ｇ１〜Ｇ１０に対して順に
行われると、電源線ＥがＶＤＤ電位とされた後、次の走
査期間Ｔｓ２に入り、ｂｉｔ１に対応したデータが表示
される。そして、この走査を追いかけるように、２単位
時間後に、画素メモリＲ１のデータが読出されて、ｂｉ
ｔ４のデータに対応した表示が始めて行われる。

【００８１】走査期間Ｔｓ３に入り、ｂｉｔ３に対応し
たデータが表示され、この走査を追いかけるように、８
単位時間後に、画素メモリＲ１のデータが読出されて、
ｂｉｔ４のデータに対応した表示が再び行われる。走査
期間Ｔｓ４でも、ｂｉｔ２に対応したデータが表示され
た後、４単位時間後に、画素メモリＲ１のデータが読出
されて、ｂｉｔ４のデータに対応した表示が再び行われ
る。こうして、ｂｉｔ４に対応したデータは、８＋２＋
６＝１６単位時間表示される。

【００８２】このように、有機ＥＬ素子Ｐの電源線Ｅを
制御しながら画素メモリＲ１ヘデータを書込んでゆくこ
とで、表４の判定（ｈ）で「▲」となっている走査信号
線数の総て（の同一１フレームの表示）を連続的に表示
可能にすることができ、前記走査信号線数の制限をなく
すことができる。

【００８３】本発明の実施の第４の形態について、図８
および図９に基づいて説明すれば、以下のとおりであ
る。

【００８４】図８は、本発明の実施の第４の形態の有機
ＥＬディスプレイにおける素子回路Ａｅの電気回路図で
ある。この素子回路Ａｅは、前述の図６で示す素子回路
Ａｄに類似し、対応する部分には同一の参照符号を付し
て示し、その説明を省略する。注目すべきは、この素子
回路Ａｅでは、前記選択信号線Ｓおよびそれに対応した
ＴＦＴＱ３が設けられていないことである。すなわち、
前述の素子回路Ａｄのように、有機ＥＬ素子Ｐの電源線
Ｅと画素メモリＲ１の電源線Ｅａとを個別に制御してい
る場合、この素子回路Ａｅのように初期化用のＴＦＴＱ
３を持たない構成であっても、同等の表示を行うことが
できる。また、コンデンサＣ１は、ＴＦＴＱ３を改めて
形成しなくても、ＴＦＴＱ２のゲート浮遊容量等を用い
て電位を保持することもできる。

【００８５】図９は、前記素子回路Ａｅの駆動方法（表
示方法）の一例を示す図である。図９（１）〜（４），
（５），（１４）は、図７（１）〜（４），（６），
（１７）にそれぞれ対応している。この例では、走査信
号線はＧ１〜Ｇ８の８本であり、その選択状態はそれぞ
れ図９（６）〜（１３）で示される。図９（１）では、
走査期間Ｔｓは、８等分されている。

【００８６】先ず、１フレーム期間Ｔｆの最初の走査期
間Ｔｓ１では、電源線ＥをＧＮＤ電位として、ｂｉｔ４
のデータが画素メモリＲ１に記憶されてゆく。この走査
を追いかけるように、前述の素子回路Ａｄでは１単位時
間後にブランク表示のデータがコンデンサＣ１にセット
されていたのに対して、この素子回路Ａｅではブランク
走査が行われないけれども、電源線Ｅの電位が前述のよ
うにＧＮＤ電位であるので、有機ＥＬ素子Ｐは発光しな
い。

【００８７】このようなｂｉｔ４のデータの画素メモリ
Ｒ１への書込みが走査信号線Ｇ１〜Ｇ８に対して順に行
われると、電源線ＥがＶＤＤ電位とされた後、次の走査
期間Ｔｓ２に入り、ｂｉｔ１に対応したデータが表示さ
れる。そして、この走査を追いかけるように、２単位時
間後に、画素メモリＲ１のデータが読出されて、ｂｉｔ
４のデータに対応した表示が始めて行われる。

【００８８】走査期間Ｔｓ３に入り、ｂｉｔ３に対応し
たデータが該走査期間Ｔｓ３の８単位時間の全長に亘っ
て表示され、ｂｉｔ３のデータの表示が終了すると、次
の走査期間Ｔｓ４に入り、ｂｉｔ２に対応したデータが
表示された後、４単位時間後に、画素メモリＲ１のデー
タが読出されて、ｂｉｔ４のデータに対応した表示が再
び行われる。このｂｉｔ４のデータの読出しが総ての走
査信号線Ｇ１〜Ｇ８に対して終了すると、該ｂｉｔ４に
対応したデータは、６＋８＝１４単位時間表示されたこ
とになるので、さらに２単位時間後に、消去期間Ｔｓａ
となり、電源線Ｅの電位がＧＮＤ電位とされる。

【００８９】ここで、上記のような走査が可能となる条
件は、発光に使用される時間 ≧（走査信号線数×（ｂｉｔ数４−１）＋ｂｉｔ１の表示期間）…（５）である。そこで、表１の判定（ｆ）において「▲」を記
し、表示できないとした条件でも、上記式５は満足する
ので、この図９のように走査は不連続となるけれども、
設定された４ｂｉｔ階調での表示は可能となる。このよ
うに、本駆動方法を採用することによって、前述の走査
信号線数の制限の課題を緩和することができる。

【００９０】本発明の実施の第５の形態について、図１
０および図１１に基づいて説明すれば、以下のとおりで
ある。

【００９１】図１０は、本発明の実施の第５の形態の有
機ＥＬディスプレイにおける素子回路Ａｆの電気回路図
である。この素子回路Ａｆは、前述の図６で示す素子回
路Ａｄに類似し、対応する部分には同一の参照符号を付
して示し、その説明を省略する。注目すべきは、この素
子回路Ａｆでは、２つの画素メモリＲ２１，Ｒ２２を備
えており、それらはコンデンサＣ２１，Ｃ２２と、それ
に直列に挿入されるｎ型のＴＦＴＱ２１，Ｑ２２とによ
って構成されていることである。一方、前記コンデンサ
Ｃ１はｎ型のＴＦＴＱ２０を介して電源線Ｅに接続さ
れ、前記ＴＦＴＱ２０は選択線Ｓｃによって制御され
る。

【００９２】したがって、前述の画素メモリＲ１，Ｒ２
が、ＣＭＯＳインバータＩＮＶ１，ＩＮＶ２から成るス
タティックメモリ構成でデジタルデータをストアしてい
たのに対して、この画素メモリＲ２１，Ｒ２２は、コン
デンサＣ２１，Ｃ２２から成るダイナミックメモリ構成
でアナログデータをストアするので、前述のデジタル階
調制御と、電圧値によるアナログ階調制御とを併用する
ことができる。画素メモリＲ２１，Ｒ２２に要求される
記憶時間が、数Ｈｚ以上の１フレーム期間Ｔｆ以内であ
る場合には、このように画素メモリＲ２１，Ｒ２２がダ
イナミックメモリ構成であっても、コンデンサＣ１に直
列にアクティブ素子Ｑ２０を配置すれば、支障があまり
ない。また、コンデンサＣ２１，Ｃ２２を改めて形成し
なくとも、ＴＦＴＱ２０等のアクティブ素子や有機ＥＬ
素子Ｐに付随する浮遊容量を用いて電位を保持すること
もできる。

【００９３】ビット選択線Ｓａ，ＳｂによってＴＦＴＱ
２１，Ｑ２２の何れも非導通状態とされているときに、
前記選択線ＳｃによってＴＦＴＱ２０が導通され、コン
デンサＣ１へのデータの書込み・消去／読出しが行われ
る。このように構成することによって、有機ＥＬ素子Ｐ
の輝度補正を、前記のように、デジタル階調制御とアナ
ログ階調制御とを併用して行うことができる。

【００９４】また、図１１の素子回路Ａｇは、上述の素
子回路Ａｆに類似したものであり、有機ＥＬ素子Ｐの非
発光状態を、コンデンサＣ１へのデータの書込み・消去
／読出し状態の制御とを個別に実現するブランク表示を
行うものである。

【００９５】本発明の実施の第６の形態について、図１
２および図１３に基づいて説明すれば、以下のとおりで
ある。

【００９６】図１２は、本発明の実施の第６の形態の有
機ＥＬディスプレイにおける素子回路Ａｈの電気回路図
である。この素子回路Ａｈは、前述の図１で示す素子回
路Ａｂに類似し、対応する部分には同一の参照符号を付
して示し、その説明を省略する。この素子回路Ａｈで
は、前記素子回路Ａｂにおける画素メモリＲ２が設けら
れておらず、画素メモリＲ１のみを備えている。この素
子回路Ａｈは、１つの画素メモリＲ１であっても、前記
の素子回路Ａｅのように走査を不連続とすることで、以
下に詳述するように、前記素子回路Ａｂと同様に、４ｂ
ｉｔ階調表示が可能となっている。

【００９７】図１３は、前記素子回路Ａｈの駆動方法
（表示方法）の一例を示す図である。この図１３では、
走査信号線はＧ１〜Ｇ１４の１４本で１つの単位と想定
されており、各走査信号線Ｇ１〜Ｇ１４の選択状態を、
図１３（５）〜（１８）で示している。図１３（１）は
単位時間表示であり、図１３（１９）は通算の時間表示
（単位時間数）である。図１３（３）はｂｉｔ４のデー
タの通算表示時間を示し、図１３（４）は、ビットの重
みを示す。図１３（２）は、ビット選択線Ｓａ１の選択
走査を示す。

【００９８】表示期間Ｔａの最初の走査期間Ｔｓ１にお
いて、走査信号線Ｇ１〜Ｇ１４が順に選択されてｂｉｔ
４のデータを表示させながら、ビット選択線Ｓａが選択
されて該ｂｉｔ４のデータが画素メモリＲ１に書込まれ
てゆく。走査信号線Ｇ１〜Ｇ１４の選択を終了するま
で、したがって１４単位時間に亘って、該ｂｉｔ４のデ
ータが表示される。

【００９９】走査期間Ｔｓ１が終了すると、連続して次
の走査期間Ｔｓ２に入り、表示をｂｉｔ４に対応したデ
ータからｂｉｔ３のデータヘ切換えながら、該ｂｉｔ３
のデータを前記１６単位時間に亘って表示する。ここ
で、走査期間Ｔｓ２は１４単位時間であるので、走査信
号線Ｇ１４が選択走査された後、２単位時間は休止期間
となる。

【０１００】前記休止期間を終了すると、走査期間Ｔｓ
３では、表示をｂｉｔ３に対応したデータからｂｉｔ２
のデータヘ切換え、８単位時間に亘って表示した後、走
査信号線Ｇ１〜Ｇ１４が選択されていない状態で、その
選択を追いかけるように、ビット選択線Ｓａが選択され
てｂｉｔ４のデータが画素メモリＲ１から読出され、残
りの６単位時間に亘って表示される。これによって、ｂ
ｉｔ４のデータの通算表示時間は２０単位時間となる。

【０１０１】走査期間Ｔｓ４では、表示をｂｉｔ４に対
応したデータからｂｉｔ１のデータヘ切換え、４単位時
間に亘って表示した後、ビット選択線Ｓａが選択されて
ｂｉｔ４のデータが画素メモリＲ１から再び読出され、
残りの１０単位時間に亘って表示される。そして、走査
期間Ｔｓ４の後の２単位時間の休止期間も、前記ｂｉｔ
４のデータは表示され続ける。これによって、該ｂｉｔ
４のデータの通算表示時間は３２単位時間となり、各ｂ
ｉｔの表示期間の比率が、厳密に前記１：２：４：８と
なる。

【０１０２】このような走査休止期間を挿入した不連続
な走査を行うことで、１つの画素メモリＲ１であって
も、４ｂｉｔ階調表示を可能とすることができる。すな
わち、任意のｂｉｔ数と走査信号線に対応することがで
きる。実際に走査に使用する時間は、前記図３の素子回
路Ａｃのように消去用のＴＦＴＱ３を備える構成に比べ
て長くなる。その比率を表７に示す。

【０１０３】

【表７】

【０１０４】表７において、（ａ）はｂｉｔ数（図１３
では４）、（ｂ）は走査信号線数（図１３では１４）、
（ｃ）は本来走査に必要な時間（図１３では４×１４＝
５６単位時間）、（ｄ）は１階調当りの表示期間、
（ｅ）は第２位のｂｉｔの表示期間（図１３では１６単
位時間）、（ｆ）は本駆動方法に実際に使用する時間
（図１３では６０単位時間）、（ｈ）は実際に使用する
時間／本来走査に必要な時間の比である。

【０１０５】この表７には、前記図１３の条件も含め、
ｂｉｔ数が４，５，６の場合をそれぞれ幾つか例示して
いる。この表７から、表示期間に占める走査時間の比率
が２割程度低下するけれども、前記の不連続な走査を行
うことで、前記消去用のＴＦＴＱ３およびその走査信号
線Ｓを追加することによるＴＦＴおよび配線数の増加を
回避することができる。

【０１０６】ところで、前述の図３で示す素子回路Ａｃ
では、図４で示すように非発光期間が存在するのに対し
て、図１２で示す素子回路Ａｈでは、この図１３で示す
ように非発光期間が存在しないので、その分好ましいと
言える。すなわち、非発光期間が存在しなければ、その
分、１フレーム期間Ｔｆの平均輝度として必要な輝度を
得るための単位時間当りの輝度を下げることができる。
有機ＥＬ素子は、同じ発光輝度でも、瞬時発光輝度が低
い程寿命が長くなる傾向があるので、図１３の駆動方法
（表示方法）の方が、図４の駆動方法（表示方法）よ
り、その点で有利と言える。

【０１０７】本発明の実施の第７の形態について、図１
４に基づいて説明すれば、以下のとおりである。

【０１０８】図１４は、本発明の実施の第７の形態の有
機ＥＬディスプレイにおける素子回路Ａｉの電気回路図
である。この素子回路Ａｉは、前述の図１で示す素子回
路Ａｂに類似し、対応する部分には同一の参照符号を付
して示し、その説明を省略する。注目すべきは、この素
子回路Ａｉでは、前記電位保持手段が、第４のアクティ
ブ素子であるＴＦＴＱ４と、それに直列に接続されるコ
ンデンサＣ１とから構成されることである。

【０１０９】前述のように、前記素子回路Ａｂでは、画
素メモリＲ１，Ｒ２から読出したデータ信号をコンデン
サＣ１にセットするにあたって、コンデンサＣ１に貯え
られていた電荷によって画素メモリＲ１，Ｒ２の記憶内
容が書換えられてしまわないように、コンデンサＣ１の
容量が可能な限り小さな値に設定されている。

【０１１０】これに対して、コンデンサＣ１にＴＦＴＱ
４を直列に接続することで、走査信号線Ｇの非選択状態
で、ＴＦＴＱ１０が選択駆動されたとき、該ＴＦＴＱ４
を非選択駆動することで、画素メモリＲ１，Ｒ２に保持
される表示信号レベルが前記コンデンサＣ１の影響によ
って不必要に書変わってしまうことを防止することがで
きる。

【０１１１】そして、再びコンデンサＣ１に表示信号レ
ベルを書込む場合に、前記ＴＦＴＱ４は選択駆動され
る。ただし、ＴＦＴＱ１が選択駆動されて画素メモリＲ
１，Ｒ２に表示信号レベルが書込まれる際に、前記ＴＦ
ＴＱ４も選択駆動され、コンデンサＣ１に表示信号レベ
ルが書込まれてもよい。

【０１１２】これによって、コンデンサＣ１の容量を大
きくすることができるので、時間経過に伴う該コンデン
サＣ１の電位変化を少なくでき、好適である。

【０１１３】また、注目すべきは、この素子回路Ａｉで
は、画素メモリＲ１，Ｒ２の入出力端子間に第５のアク
ティブ素子であるＴＦＴＱ５が配置されており、前記画
素メモリＲ１，Ｒ２の表示信号レベルが設定される前記
走査信号線Ｇの選択時には、該ＴＦＴＱ５が非選択状態
となることである。

【０１１４】したがって、走査信号線Ｇの非選択時に
は、該ＴＦＴＱ５が選択状態となり、２段目のＣＭＯＳ
インバータＩＮＶ２の出力が１段目のＣＭＯＳインバー
タＩＮＶ１の入力に帰還される前記スタティックメモリ
の構成とする一方、該ＴＦＴＱ５の非選択時には、２段
目のＣＭＯＳインバータＩＮＶ２の出力が１段目のＣＭ
ＯＳインバータＩＮＶ１の入力に影響しないようにする
ことができる。

【０１１５】これによって、前記２段目のＣＭＯＳイン
バータＩＮＶ２の出力インピーダンスを細かく調整する
必要がない。

【０１１６】なお、前記有機ＥＬ素子Ｐの構造として
は、たとえばガラス基板の上にＩＴＯ等の透明な陽極を
形成し、その上に有機多層膜、さらにＡｌ等の陰極を形
成した構成で実現することができる。また、前記有機多
層膜にも幾つかの構造があるけれども、たとえば、正孔
入層（または陽極バッファ層）としてＣｕＰｃを、正孔
輸送層としてＴＰＤを、発光層としてＤＰＶＢｉ、Ｚｎ
（ｏｘｚ）２、ＤＣＭをドーパントとしたＡｌｑ等を、
電子輸送層としてはＡｌｑ等を積層した構成が好まし
い。

【０１１７】一方、上述のような有機ＥＬ素子Ｐを駆動
するためのＴＦＴは、電荷移動度の大きな多結晶シリコ
ンプロセスで製作されたＴＦＴを用いる必要があり、た
とえば特開平１０−３０１５３６号公報などで実現する
ことができる。上記の工程では、プロセスの最高温度
を、ゲート絶縁膜形成時の６００℃程度に抑えることが
でき、高耐熱性ガラスを使用することができる。

【０１１８】

【発明の効果】本発明の表示装置は、以上のように、マ
トリクス状に配列された電気光学素子が第１のアクティ
ブ素子によって駆動される表示装置において、前記電気
光学素子に対応して配置された１または複数の第２のア
クティブ素子と、前記第２のアクティブ素子によって取
込まれた信号レベルを保持する画素メモリと、前記第１
のアクティブ素子によって取込まれた信号レベルを保持
する電位保持手段とを備えており、第１のアクティブ素
子の非選択状態で前記第２のアクティブ素子を選択駆動
して、前記電気光学素子の表示信号レベルを前記画素メ
モリに対応した表示信号レベルに切換える。

【０１１９】それゆえ、１走査期間内で、下位のビット
のデータを表示して残った時間を画素メモリに蓄えた上
位のビットのデータの表示に用いることができ、各ビッ
トの表示期間を厳密に各ビットの重みに合わせることが
できる時間分割階調表示を実現することができる。

【０１２０】また、本発明の表示装置は、以上のよう
に、前記電位保持手段に関連して第３のアクティブ素子
をさらに備え、前記第１のアクティブ素子によって表示
信号レベルを設定し、前記第３のアクティブ素子によっ
て消去信号レベルを設定する。

【０１２１】それゆえ、第１のアクティブ素子の選択走
査によって表示が開始された後、その選択走査が総ての
第１のアクティブ素子について終了する以前に、第３の
アクティブ素子の選択走査によって前記表示を消去する
ことができ、単位表示時間を、走査期間よりも短くする
ことができる。これによって、デジタル階調制御を行う
にあたって、下位のビットのデータにも、そのビットの
重みに対応した短時間の表示を正確に行わせることがで
き、ビット数の多い細かな階調制御を行うことができ
る。

【０１２２】さらにまた、本発明の表示装置は、以上の
ように、前記電位保持手段を、第４のアクティブ素子と
コンデンサとから構成する。

【０１２３】それゆえ、第１のアクティブ素子の非選択
状態で、第２のアクティブ素子が選択駆動されたとき、
前記第４のアクティブ素子を非選択駆動することで、画
素メモリに保持される表示信号レベルが前記コンデンサ
の影響によって不必要に書変わってしまうことを防止す
ることができる。これによって、コンデンサの容量を大
きくすることができるので、時間経過に伴う該コンデン
サの電位変化を少なくでき、好適である。

【０１２４】また、本発明の表示装置は、以上のよう
に、画素メモリの入出力端子間に第５のアクティブ素子
を配置し、該第５のアクティブ素子が非選択駆動されて
いる間に、前記画素メモリの表示信号レベルを設定す
る。

【０１２５】それゆえ、前記画素メモリとして２段構成
のインバータ回路を想定した場合、第１のインバータ回
路の入力端子に前記表示信号レベルを入力するにあたっ
て、該第５のアクティブ素子を非選択状態とすること
で、前記第２のインバータ回路の出力が第１のインバー
タ回路の入力端子に印加される表示信号レベルに影響を
与えることを防止することができる。

【０１２６】さらにまた、本発明の表示装置は、以上の
ように、前記画素メモリには、前記電気光学素子へ負荷
電流を供給する第１の電源線とは個別に設けた第２の電
源線から電源供給を行う。

【０１２７】それゆえ、第１のアクティブ素子が選択さ
れている間に、第１の電源線の電位を前記負荷電流が流
れない電位、たとえばＧＮＤ電位とすることで、表示を
行うことなく、電位保持手段や画素メモリへの信号レベ
ルの書込みのみを行うことができる。また、電位保持手
段や画素メモリに記憶されたデータに基づく電気光学素
子の表示期間を、第１のアクティブ素子の走査期間とは
独立に制御可能となり、表示期間で時間分割階調表示を
実現することもできる。

【０１２８】本発明の表示方法は、以上のように、第１
の信号線が選択状態である間に、第１のアクティブ素子
を介して前記電位保持手段に表示信号レベルが設定され
るとともに、前記第２のアクティブ素子が選択駆動され
て、前記画素メモリにその表示信号レベルが設定される
表示信号レベル設定ステップと、前記第１の信号線が非
選択状態である間に、前記第２のアクティブ素子が選択
駆動されて、前記電気光学素子の表示信号レベルが前記
画素メモリに対応した表示信号レベルに切換えられる表
示信号切換ステップとを含む。

【０１２９】それゆえ、上記説明した本発明の表示装置
と同様に、各ビットの表示期間とビットの重みとを厳密
に一致させることができる。また、各ビットの選択期間
を隣り合う走査信号線で連続させることができるので、
コントロール回路の制御が容易になるという効果を奏す
る。

【図面の簡単な説明】

【図１】本発明の実施の第１の形態の有機ＥＬディスプ
レイにおける素子回路の電気回路図である。

【図２】本発明の実施の第１の形態における駆動方法を
説明するための図である。

【図３】本発明の実施の第２の形態の有機ＥＬディスプ
レイにおける素子回路の電気回路図である。

【図４】本発明の実施の第２の形態における駆動方法を
説明するための図である。

【図５】本発明の実施の第２の形態における駆動方法の
他の例を説明するための図である。

【図６】本発明の実施の第３の形態の有機ＥＬディスプ
レイにおける素子回路の電気回路図である。

【図７】本発明の実施の第３の形態における駆動方法を
説明するための図である。

【図８】本発明の実施の第４の形態の有機ＥＬディスプ
レイにおける素子回路の電気回路図である。

【図９】本発明の実施の第４の形態における駆動方法を
説明するための図である。

【図１０】本発明の実施の第５の形態の有機ＥＬディス
プレイにおける素子回路の電気回路図である。

【図１１】図１０で示す素子回路の類似構成を示す電気
回路図である。

【図１２】本発明の実施の第６の形態の有機ＥＬディス
プレイにおける素子回路の電気回路図である。

【図１３】本発明の実施の第６の形態における駆動方法
を説明するための図である。

【図１４】本発明の実施の第７の形態の有機ＥＬディス
プレイにおける素子回路の電気回路図である。

【図１５】従来のディスプレイの駆動方法を示す図であ
る。

【図１６】図１５で示す駆動方法の一部を詳しく示す図
である。

【符号の説明】

Ａｂ；Ａｃ；Ａｄ；Ａｅ；Ａｆ；Ａｇ；Ａｈ；Ａｉ
素子回路Ｃ１コンデンサ（電位保持手段）Ｃ２１，Ｃ２２コンデンサＤデータ信号線（第２の信号線）Ｅ電源線（第１の電源線）Ｅａ電源線（第２の電源線）Ｇ走査信号線（第１の信号線）ＩＮＶ１，ＩＮＶ２ＣＭＯＳインバータＰ有機ＥＬ素子Ｑ１ＴＦＴ（第１のアクティブ素子）Ｑ２，Ｑ１１〜Ｑ１４，Ｑ２０〜Ｑ２２ＴＦＴＱ３ＴＦＴ（第３のアクティブ素子）Ｑ４ＴＦＴ（第４のアクティブ素子）Ｑ５ＴＦＴ（第５のアクティブ素子）Ｑ１０ＴＦＴ（第２のアクティブ素子）Ｓ走査信号線（第３の信号線）Ｓａ，Ｓｂビット選択線Ｓｃ選択線Ｒ１，Ｒ２画素メモリ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｇ０９Ｇ 3/20 ６４１Ｇ０９Ｇ 3/20 ６４１ＥＨ０５Ｂ 33/14 Ｈ０５Ｂ 33/14 Ａ

Claims

【特許請求の範囲】

【請求項１】相互に交差する複数の第１および第２の信
号線で区画された各領域に電気光学素子を備え、その電
気光学素子が、それぞれ対応する第１のアクティブ素子
によって、前記第１の信号線で選択されている間に、第
２の信号線に出力される信号レベルに対応した表示を行
うように駆動される表示装置において、前記電気光学素子に対応して配置される１または複数の
第２のアクティブ素子と、前記第２のアクティブ素子によって取込まれた信号レベ
ルを保持する画素メモリと、前記第１のアクティブ素子によって取込まれた信号レベ
ルを保持する電位保持手段と、前記第２のアクティブ素子を選択駆動するビット選択線
とを備えており、前記第１の信号線が選択状態で、第１のアクティブ素子
を介して前記電位保持手段に表示信号レベルが設定され
るとともに、前記第２のアクティブ素子が選択駆動され
ることで前記画素メモリにもその表示信号レベルが設定
され、前記第１の信号線の非選択状態で、前記第２のア
クティブ素子が選択駆動されて、前記電気光学素子の表
示信号レベルが前記画素メモリに対応した表示信号レベ
ルに切換えられることを特徴とする表示装置。
【請求項２】前記電位保持手段に関連して、前記第１の
信号線とは択一的に選択出力が導出される第３の信号線
からの選択出力に応答し、前記第２の信号線とは独立し
た信号レベルを前記電位保持手段に与える第３のアクテ
ィブ素子をさらに備え、前記第１のアクティブ素子によって表示信号レベルが設
定され、前記第３のアクティブ素子によって消去信号レ
ベルが設定されることを特徴とする請求項１記載の表示
装置。
【請求項３】前記電位保持手段は、第４のアクティブ素
子とコンデンサとから構成されることを特徴とする請求
項１または２記載の表示装置。
【請求項４】前記画素メモリの入出力端子間に第５のア
クティブ素子が配置され、前記第５のアクティブ素子が
非選択駆動されている間に、前記画素メモリの表示信号
レベルが設定されることを特徴とする請求項１〜３の何
れかに記載の表示装置。
【請求項５】前記画素メモリには、前記電気光学素子へ
負荷電流を供給する第１の電源線とは個別に設けた第２
の電源線から電源供給を行うことを特徴とする請求項１
〜４の何れかに記載の表示装置。
【請求項６】相互に交差する複数の第１および第２の信
号線で区画された各領域に電気光学素子を備え、その電
気光学素子が、それぞれ対応する第１のアクティブ素子
によって、前記第１の信号線で選択されている間に、第
２の信号線に出力される信号レベルに対応した表示を行
う表示方法において、前記第１の信号線が選択状態である間に、第１のアクテ
ィブ素子を介して前記電位保持手段に表示信号レベルが
設定されるとともに、前記第２のアクティブ素子が選択
駆動されて、前記画素メモリにその表示信号レベルが設
定される表示信号レベル設定ステップと、前記第１の信号線が非選択状態である間に、前記第２の
アクティブ素子が選択駆動されて、前記電気光学素子の
表示信号レベルが前記画素メモリに対応した表示信号レ
ベルに切換えられる表示信号切換ステップとを含むこと
を特徴とする表示方法。