JP2003204062A - Semiconductor device and method of manufacturing the same - Google Patents
Semiconductor device and method of manufacturing the sameInfo
- Publication number
- JP2003204062A JP2003204062A JP2002001785A JP2002001785A JP2003204062A JP 2003204062 A JP2003204062 A JP 2003204062A JP 2002001785 A JP2002001785 A JP 2002001785A JP 2002001785 A JP2002001785 A JP 2002001785A JP 2003204062 A JP2003204062 A JP 2003204062A
- Authority
- JP
- Japan
- Prior art keywords
- drain region
- oxide film
- field oxide
- offset
- offset drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/149—Source or drain regions of field-effect devices
- H10D62/151—Source or drain regions of field-effect devices of IGFETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/0221—Manufacture or treatment of FETs having insulated gates [IGFET] having asymmetry in the channel direction, e.g. lateral high-voltage MISFETs having drain offset region or extended-drain MOSFETs [EDMOS]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs
- H10D30/603—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs having asymmetry in the channel direction, e.g. lateral high-voltage MISFETs having drain offset region or extended drain IGFETs [EDMOS]
-
- H10P30/22—
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 高耐圧ＭＯＳ型電界効果トランジスタにおい
て、オフセットドレイン領域を形成する際のマスクずれ
の影響を小さくし、かつ耐圧とオン抵抗のトレードオフ
を最適にすること。
【解決手段】 ｎ−オフセットドレイン領域３２の、フ
ィールド酸化膜３３よりもソース側にはみ出る部分を、
平面形状が櫛歯状になるように形成することによって、
そのソース側にはみ出た部分の単位面積当たりの不純物
量を、フィールド酸化膜３３の下の部分の単位面積当た
りの不純物量よりも少なくし、ソース側にはみ出た部分
への電界の集中を緩和する。
[PROBLEMS] To reduce the influence of mask shift when forming an offset drain region in a high breakdown voltage MOS field effect transistor and to optimize a trade-off between breakdown voltage and on-resistance. SOLUTION: A portion of an n-offset drain region 32 which protrudes to a source side from a field oxide film 33 is formed.
By forming so that the planar shape is comb-shaped,
The amount of impurities per unit area of the portion protruding to the source side is made smaller than the amount of impurities per unit area of the portion below the field oxide film 33, and the concentration of the electric field to the portion protruding to the source side is reduced. .
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、高耐圧ＭＯＳ型電
界効果トランジスタを構成する半導体装置およびその製
造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device forming a high breakdown voltage MOS field effect transistor and a method for manufacturing the same.
【０００２】[0002]
【従来の技術】従来、高耐圧ＭＯＳトランジスタでは、
空乏層が広がるのを容易にするため、オフセットドレイ
ン領域が設けられている。また、ゲート電極のドレイン
側エッジに生じる電界集中を緩和するため、フィールド
プレート構造となっている。図１６は、従来の高耐圧Ｍ
ＯＳトランジスタの構成を示す縦断面図である。図１６
に示すように、ｎ−オフセットドレイン領域１２はＰ型
シリコン基板１１の表面層にｎ＋ドレイン領域１７を囲
むように形成されている。そして、ｎ−オフセットドレ
イン領域１２において、ｎ＋ドレイン領域１７とｎ＋ソ
ース領域１６との間には、ゲート酸化膜１４よりも厚い
フィールド酸化膜１３が形成されている。ゲート電極１
５は、フィールドプレートとしてフィールド酸化膜１３
の上まで伸びている。2. Description of the Related Art Conventionally, in a high voltage MOS transistor,
An offset drain region is provided to facilitate the expansion of the depletion layer. Further, in order to alleviate the electric field concentration generated at the drain side edge of the gate electrode, it has a field plate structure. FIG. 16 shows a conventional high withstand voltage M.
It is a longitudinal cross-sectional view showing a configuration of an OS transistor. FIG.
As shown in, the n-offset drain region 12 is formed in the surface layer of the P-type silicon substrate 11 so as to surround the n + drain region 17. In the n-offset drain region 12, a field oxide film 13 thicker than the gate oxide film 14 is formed between the n + drain region 17 and the n + source region 16. Gate electrode 1
5 is a field oxide film 13 as a field plate
Extends to above.
【０００３】図１６において、符号１８は層間絶縁膜で
あり、符号１９はソース電極であり、符号２０はドレイ
ン電極である。図１７はｎ−オフセットドレイン領域１
２の平面形状を示す図であるが、同図に示すように、ｎ
−オフセットドレイン領域１２のソース側端部の形状は
直線状である。なお、図１７において“Ａ”で示す位置
は図１６に“Ａ”で示す位置に対応する。In FIG. 16, reference numeral 18 is an interlayer insulating film, reference numeral 19 is a source electrode, and reference numeral 20 is a drain electrode. FIG. 17 shows n-offset drain region 1
2 is a diagram showing a planar shape of No. 2, but as shown in FIG.
The shape of the source side end of the offset drain region 12 is linear. The position indicated by "A" in FIG. 17 corresponds to the position indicated by "A" in FIG.
【０００４】ところで、高耐圧用ではない通常のＭＯＳ
トランジスタでは、ドレイン領域のソース側端部を櫛歯
状にすることにより、短チャネル効果を抑制する提案
が、たとえば特開平５−３４３６７３号公報に示される
図１１において、なされている。By the way, a normal MOS not for high breakdown voltage
In the transistor, a proposal for suppressing the short channel effect by forming the source-side end of the drain region in a comb shape has been made, for example, in FIG. 11 shown in Japanese Patent Laid-Open No. 5-343673.
【０００５】[0005]
【発明が解決しようとする課題】しかしながら、高耐圧
ＭＯＳトランジスタにおいて、図１６および図１７に示
す従来構造では、ｎ−オフセットドレイン領域１２の形
成後にフィールド酸化膜１３を形成する際に、不純物の
再分布が起こる。それによって、ｎ−オフセットドレイ
ン領域１２の、フィールド酸化膜１３の下の部分（以
下、フィールド酸化膜下オフセット部分とする）の単位
面積当たりの不純物量は、フィールド酸化膜１３を形成
する前に比べて低くなる。これは、ドナーとなるＶ族元
素よりなる不純物の多くが、偏析係数が１より小さく、
酸化膜中に取り込まれ易いからである。However, in the high breakdown voltage MOS transistor, in the conventional structure shown in FIGS. 16 and 17, when the field oxide film 13 is formed after the n-offset drain region 12 is formed, impurities are not regenerated. Distribution occurs. As a result, the amount of impurities per unit area of the portion of the n-offset drain region 12 below the field oxide film 13 (hereinafter referred to as the offset portion below the field oxide film) is smaller than that before forming the field oxide film 13. Becomes lower. This is because most of the impurities composed of the group V element serving as a donor have a segregation coefficient smaller than 1,
This is because they are easily taken into the oxide film.
【０００６】したがって、最終的にｎ−オフセットドレ
イン領域１２の、フィールド酸化膜１３からソース側に
はみ出た部分（以下、ソース側突出オフセット部分とす
る）の単位面積当たりの不純物量は、フィールド酸化膜
下オフセット部分の単位面積当たりの不純物量よりも高
くなるので、そこに電界集中が生じ易くなり、耐圧低下
を招くという問題点があった。Therefore, the amount of impurities per unit area of the portion of the n-offset drain region 12 protruding from the field oxide film 13 to the source side (hereinafter referred to as the source side protruding offset portion) is finally determined by the field oxide film. Since the amount of impurities per unit area of the lower offset portion becomes higher, electric field concentration is likely to occur there and there is a problem that the breakdown voltage is lowered.
【０００７】ソース側突出オフセット部分への電界集中
を避けるためには、ｎ−オフセットドレイン領域１２を
形成する際の不純物イオンの注入濃度を下げればよい。
しかし、そうすると、フィールド酸化膜下オフセット部
分の単位面積当たりの不純物量が低くなりすぎ、ｎ−オ
フセットドレイン領域１２の抵抗が上がってオン抵抗が
大きくなるという不都合を招く。このように耐圧とオン
抵抗はトレードオフの関係にある。ｎ−オフセットドレ
イン領域１２の単位面積当たりの不純物量をおおよそ１
×１０12ｃｍ-2に制御することによって耐圧特性を改善
するＲＥＳＵＲＦ構造が知られているが、ＲＥＳＵＲＦ
構造によっても耐圧とオン抵抗のトレードオフを最適に
することはできない。In order to avoid the electric field concentration on the source side protruding offset portion, the impurity ion implantation concentration at the time of forming the n-offset drain region 12 may be lowered.
However, in this case, the amount of impurities per unit area of the offset portion under the field oxide film becomes too low, and the resistance of the n-offset drain region 12 rises, resulting in a large on-resistance. Thus, the breakdown voltage and the on-resistance have a trade-off relationship. The impurity amount per unit area of the n-offset drain region 12 is approximately 1
A RESURF structure is known in which the withstand voltage characteristic is improved by controlling to × 10 12 cm -2 .
Depending on the structure, it is not possible to optimize the trade-off between breakdown voltage and on-resistance.
【０００８】また、電界が集中し易いソース側突出オフ
セット部分の体積を減らすために、ｎ−オフセットドレ
イン領域１２のソース側へのはみ出し量を微量にするこ
とが考えられる。しかし、そうすると、ｎ−オフセット
ドレイン領域１２を形成する際のマスクの位置ずれによ
って、ｎ−オフセットドレイン領域１２がソース領域か
ら離れてしまうと、トランジスタがオンしなくなってし
まう。Further, in order to reduce the volume of the source side protruding offset portion where the electric field is likely to be concentrated, it is conceivable that the amount of protrusion of the n-offset drain region 12 toward the source side is made minute. However, in that case, if the n-offset drain region 12 is separated from the source region due to the displacement of the mask when the n-offset drain region 12 is formed, the transistor will not turn on.
【０００９】本発明は、上記問題点に鑑みてなされたも
のであって、オフセットドレイン領域を形成する際のマ
スクずれの影響が小さく、かつ耐圧とオン抵抗のトレー
ドオフを最適にすることが可能な構造の高耐圧ＭＯＳ型
電界効果トランジスタを構成する半導体装置およびその
製造方法を提供することを目的とする。The present invention has been made in view of the above problems, and it is possible to optimize the trade-off between the breakdown voltage and the on-resistance while the influence of the mask shift when forming the offset drain region is small. It is an object of the present invention to provide a semiconductor device that constitutes a high breakdown voltage MOS field effect transistor having various structures and a method for manufacturing the same.
【００１０】[0010]
【課題を解決するための手段】上記目的を達成するた
め、本発明にかかる半導体装置は、オフセットドレイン
領域を有し、そのオフセットドレイン領域の表面に選択
的に形成されたフィールド酸化膜上までゲート電極が伸
びてフィールドプレートを構成している高耐圧ＭＯＳ型
電界効果トランジスタにおいて、ソース側突出オフセッ
ト部分の単位面積当たりの不純物量を、フィールド酸化
膜下オフセット部分の単位面積当たりの不純物量よりも
少なくしたものである。この発明によれば、ソース側突
出オフセット部分の単位面積当たりの不純物量が、フィ
ールド酸化膜下オフセット部分の単位面積当たりの不純
物量よりも少なくなる。In order to achieve the above object, a semiconductor device according to the present invention has an offset drain region, and a gate extends up to a field oxide film selectively formed on the surface of the offset drain region. In a high withstand voltage MOS field effect transistor in which an electrode extends to form a field plate, the amount of impurities per unit area of a source-side protruding offset portion is smaller than the amount of impurities per unit area of a field oxide sub-offset portion. It was done. According to the present invention, the amount of impurities per unit area of the source side protruding offset portion is smaller than the amount of impurities per unit area of the field oxide under-film offset portion.
【００１１】[0011]
【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照しつつ詳細に説明する。
実施の形態１．図１は、本発明の実施の形態１にかかる
高耐圧ＭＯＳトランジスタの構成を示す縦断面図であ
る。図１に示すように、Ｐ型シリコン基板３１の表面層
にｎ−オフセットドレイン領域３２およびｎ＋ソース領
域３６が、チャネルが生じる領域（以下、チャネル領域
とする）を挟んで形成されている。ｎ−オフセットドレ
イン領域３２の表面にはゲート酸化膜３４よりも厚いフ
ィールド酸化膜３３が形成されている。また、チャネル
領域上にはゲート酸化膜３４が形成されており、このゲ
ート酸化膜３４はｎ−オフセットドレイン領域３２の表
面に沿って伸び、フィールド酸化膜３３につながってい
る。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described in detail below with reference to the drawings. Embodiment 1. 1 is a vertical cross-sectional view showing the structure of a high breakdown voltage MOS transistor according to a first embodiment of the present invention. As shown in FIG. 1, an n-offset drain region 32 and an n + source region 36 are formed in a surface layer of a P-type silicon substrate 31 with a region where a channel is generated (hereinafter, referred to as a channel region) being sandwiched therebetween. A field oxide film 33 thicker than the gate oxide film 34 is formed on the surface of the n-offset drain region 32. A gate oxide film 34 is formed on the channel region, and the gate oxide film 34 extends along the surface of the n-offset drain region 32 and is connected to the field oxide film 33.
【００１２】ゲート電極３５は、ゲート酸化膜３４の上
からフィールド酸化膜３３の上まで伸びており、フィー
ルドプレートを構成している。ｎ−オフセットドレイン
領域３２の、フィールド酸化膜３３を挟んでソース側と
反対側の表面層にはｎ＋ドレイン領域３７が形成されて
いる。ソース電極３９およびドレイン電極４０は、それ
ぞれ層間絶縁膜３８の開口部を介してｎ＋ソース領域３
６およびｎ＋ドレイン領域３７に電気的に接続されてい
る。ソース電極３９は層間絶縁膜３８に沿ってゲート電
極３５の上まで伸びている。The gate electrode 35 extends from above the gate oxide film 34 to above the field oxide film 33 and constitutes a field plate. An n + drain region 37 is formed in the surface layer of the n− offset drain region 32 opposite to the source side with the field oxide film 33 interposed therebetween. The source electrode 39 and the drain electrode 40 are respectively formed in the n + source region 3 through the opening of the interlayer insulating film 38.
6 and n + drain region 37 are electrically connected. The source electrode 39 extends on the gate electrode 35 along the interlayer insulating film 38.
【００１３】図２はｎ−オフセットドレイン領域３２の
平面形状の一例を示す図である。たとえば図２に示すよ
うに、ｎ−オフセットドレイン領域３２の、フィールド
酸化膜３３からソース側にはみ出た部分、すなわちソー
ス側突出オフセット部分が櫛歯状の平面形状となってい
る。なお、図２において“Ａ”および“Ｂ”で示す位置
はそれぞれ図１に“Ａ”および“Ｂ”で示す位置に対応
する。FIG. 2 is a diagram showing an example of the planar shape of the n-offset drain region 32. For example, as shown in FIG. 2, the portion of the n-offset drain region 32 protruding from the field oxide film 33 to the source side, that is, the source-side protruding offset portion has a comb-shaped planar shape. The positions indicated by "A" and "B" in FIG. 2 correspond to the positions indicated by "A" and "B" in FIG. 1, respectively.
【００１４】“Ａ”の位置はｎ−オフセットドレイン領
域３２のソース側端部であり、櫛歯の先端である。
“Ｂ”の位置はｎ−オフセットドレイン領域３２の櫛歯
状部分（“Ａ”と“Ｂ”の間）におけるドレイン側の境
界であり、櫛歯の基端である。ｎ−オフセットドレイン
領域３２の櫛歯状部分の不純物が導入される領域、すな
わち櫛歯の幅ａとその間隔ｂは、フィールド酸化膜下オ
フセット部分の単位面積当たりの不純物量とソース側突
出オフセット部分の単位面積当たりの不純物量の差を考
慮して適宜選択される。The position of "A" is the source side end of the n-offset drain region 32, and is the tip of the comb tooth.
The position of "B" is the drain-side boundary in the comb tooth-shaped portion (between "A" and "B") of the n-offset drain region 32, and is the base end of the comb tooth. The region of the n-offset drain region 32 in which the impurities are introduced, that is, the width a of the comb teeth and the interval b between them, are the amount of impurities per unit area of the offset portion below the field oxide film and the source-side protruding offset portion. Is appropriately selected in consideration of the difference in the amount of impurities per unit area.
【００１５】つぎに、図１および図２に示す構成の高耐
圧ＭＯＳトランジスタの製造プロセスについて説明す
る。図３〜図６は、高耐圧ＭＯＳトランジスタの製造段
階における構造を示す縦断面図である。まず、Ｐ型シリ
コン基板３１上にレジストを塗布し、露光、現像により
パターニングしてイオン注入マスクとなるレジスト膜４
１を形成する。図７に櫛歯状をしたイオン注入マスク
（斜線を付したレジスト膜４１）のパターンを示す。そ
して、たとえばドーズ量１．５〜２．０×１０13ｃｍ-2
で加速電圧１２０ｋｅＶの条件でＡｓのイオン注入をお
こなう。Next, a manufacturing process of the high breakdown voltage MOS transistor having the structure shown in FIGS. 1 and 2 will be described. 3 to 6 are vertical cross-sectional views showing the structure of the high breakdown voltage MOS transistor in the manufacturing stage. First, a resist film 4 serving as an ion implantation mask is formed by applying a resist on the P-type silicon substrate 31 and patterning by exposure and development.
1 is formed. FIG. 7 shows a pattern of a comb-teeth-shaped ion implantation mask (hatched resist film 41). And, for example, the dose amount is 1.5 to 2.0 × 10 13 cm -2
As, ion implantation of As is performed under the condition of an acceleration voltage of 120 keV.
【００１６】レジスト膜４１を除去した後、たとえば１
１００℃で２００分間の熱処理をおこなう。これによっ
て、ｎ−オフセットドレイン領域３２が形成される（図
３）。図３においてｎ−オフセットドレイン領域３２の
実線で示す境界線は、図７のＡ−Ａ’線における切断面
でのｎ−オフセットドレイン領域３２の境界を示し、図
３においてｎ−オフセットドレイン領域３２の破線で示
す境界線は、図７のＢ−Ｂ’線における切断面でのｎ−
オフセットドレイン領域３２の境界を示す（図４〜図６
においても同じ）。After removing the resist film 41, for example, 1
Heat treatment is performed at 100 ° C. for 200 minutes. This forms the n-offset drain region 32 (FIG. 3). In FIG. 3, the boundary line indicated by the solid line of the n-offset drain region 32 indicates the boundary of the n-offset drain region 32 at the cross section taken along the line AA ′ in FIG. 7. The boundary line indicated by the broken line is n- at the cutting plane along the line BB 'in FIG.
The boundary of the offset drain region 32 is shown (FIGS. 4 to 6).
The same applies in).
【００１７】つづいて、基板表面にたとえば３５０オン
グストロームの厚さの酸化膜４２を形成する。その上
に、耐酸化性の絶縁膜、たとえば約１５００オングスト
ロームの厚さの窒化シリコン膜４３を積層する。この窒
化シリコン膜４３のパターニングをおこない、ｎ−オフ
セットドレイン領域３２上にフィールド領域を選択的に
開口させる。その際、マスクとして残った窒化シリコン
膜４３のソース側の端部が、ｎ−オフセットドレイン領
域３２の櫛歯の基端に合うようにする（図４）。Then, an oxide film 42 having a thickness of, for example, 350 Å is formed on the surface of the substrate. An oxidation resistant insulating film, for example, a silicon nitride film 43 having a thickness of about 1500 angstrom is laminated thereon. By patterning the silicon nitride film 43, a field region is selectively opened on the n-offset drain region 32. At that time, the source side end of the silicon nitride film 43 left as a mask is made to match the base end of the comb tooth of the n-offset drain region 32 (FIG. 4).
【００１８】つづいて、熱酸化をおこない、たとえば８
０００オングストロームの厚さのフィールド酸化膜３３
を生成する。その際、フィールド酸化膜３３のバーズビ
ークの下、特にバーズビークの最も厚い部分の下にｎ−
オフセットドレイン領域３２の破線で示す境界がくるよ
うにする。窒化シリコン膜４３および酸化膜４２を除去
した後、熱酸化によりたとえば２５０オングストローム
の厚さのゲート酸化膜３４を生成する。その上に導電性
の膜、たとえば厚さが５０００オングストロームのポリ
シリコン膜を積層し、不純物を導入した後、パターニン
グをおこなってゲート電極３５を形成する（図５）。Subsequently, thermal oxidation is performed, for example, 8
000 angstrom thick field oxide 33
To generate. At that time, n− under the bird's beak of the field oxide film 33, especially under the thickest part of the bird's beak.
The boundary of the offset drain region 32 shown by the broken line is made to come. After removing the silicon nitride film 43 and the oxide film 42, a gate oxide film 34 having a thickness of, for example, 250 Å is formed by thermal oxidation. A conductive film, for example, a polysilicon film having a thickness of 5000 angstrom is laminated thereon, impurities are introduced, and then patterning is performed to form the gate electrode 35 (FIG. 5).
【００１９】つづいて、フィールド酸化膜３３およびゲ
ート酸化膜３４をマスクとして、たとえばドーズ量５．
０×１０15ｃｍ-2で加速電圧１２０ｋｅＶの条件でＡｓ
のイオン注入をおこなう。その後、たとえば９７０℃で
２０分間の熱処理をおこなう。これによって、ｎ＋ソー
ス領域３６およびｎ＋ドレイン領域３７が形成される
（図６）。その後、ＰＳＧ（燐ガラス）をたとえば８０
００オングストロームの厚さで堆積させて層間絶縁膜３
８を形成し、パターニングをおこなって層間絶縁膜３８
にコンタクトホールを開口する。そして、表面にＡｌ等
を積層し、パターニングによってソース電極３９および
ドレイン電極４０を形成することによって、図１に示す
素子ができあがる。Then, using the field oxide film 33 and the gate oxide film 34 as a mask, for example, a dose of 5.
As under the condition of 0 × 10 15 cm -2 and accelerating voltage of 120 keV
Ion implantation is performed. Then, heat treatment is performed at 970 ° C. for 20 minutes, for example. As a result, the n + source region 36 and the n + drain region 37 are formed (FIG. 6). Then, PSG (phosphorus glass) is added to, for example, 80
Interlayer insulation film 3 deposited to a thickness of 00 Å
8 is formed and patterned to perform the inter-layer insulation film 38.
Open a contact hole. Then, by stacking Al or the like on the surface and forming the source electrode 39 and the drain electrode 40 by patterning, the element shown in FIG. 1 is completed.
【００２０】上述した実施の形態１によれば、ｎ−オフ
セットドレイン領域３２のソース側突出オフセット部分
が櫛歯状に形成されているため、ソース側突出オフセッ
ト部分の単位面積当たりの不純物量は、フィールド酸化
膜下オフセット部分の単位面積当たりの不純物量よりも
少なくなる。したがって、フィールド酸化膜３３を形成
する際に不純物の再分布が起こっても、フィールド酸化
膜下オフセット部分の単位面積当たりの不純物量が低く
なりすぎず、かつソース側突出オフセット部分の単位面
積当たりの不純物量が低くなるように櫛歯状部分の形状
および寸法を設定することにより、オン抵抗の増大を抑
えながらソース側突出オフセット部分への電界の集中を
抑制することができる。つまり、耐圧とオン抵抗のトレ
ードオフを最適にすることが可能な高耐圧ＭＯＳ型電界
効果トランジスタが得られる。According to the first embodiment described above, since the source-side protruding offset portion of the n-offset drain region 32 is formed in a comb shape, the amount of impurities per unit area of the source-side protruding offset portion is: It is smaller than the amount of impurities per unit area of the offset portion under the field oxide film. Therefore, even if redistribution of impurities occurs when forming the field oxide film 33, the amount of impurities per unit area of the offset portion below the field oxide film does not become too low, and the amount of impurities per unit area of the source-side protruding offset portion does not increase. By setting the shape and size of the comb-teeth-shaped portion so that the amount of impurities becomes low, it is possible to suppress the concentration of the electric field on the source-side protruding offset portion while suppressing the increase of the on-resistance. That is, it is possible to obtain a high breakdown voltage MOS field effect transistor capable of optimizing the trade-off between the breakdown voltage and the on-resistance.
【００２１】また、実施の形態１によれば、ｎ−オフセ
ットドレイン領域３２のソース側へのはみ出し量を微量
にする必要がないので、ｎ−オフセットドレイン領域３
２を形成するためのマスクの位置ずれの影響が小さい高
耐圧ＭＯＳ型電界効果トランジスタが得られる。Further, according to the first embodiment, it is not necessary to make the amount of protrusion of the n-offset drain region 32 to the source side small, so that the n-offset drain region 3
It is possible to obtain a high withstand voltage MOS type field effect transistor in which the influence of the displacement of the mask for forming 2 is small.
【００２２】なお、ｎ−オフセットドレイン領域３２の
ソース側突出オフセット部分の平面形状は図２に示す形
状に限らず、ｎ−オフセットドレイン領域３２の実質面
積がフィールド酸化膜下オフセット部分よりもソース側
突出オフセット部分で小さくなるようにｎ−オフセット
ドレイン領域３２のソース側端部の形状がソース側に突
出したり、ドレイン側に後退するような形状であればよ
い。たとえば、図８に示すように各櫛歯が三角形状をな
す鋸刃のような形状や、図９に示すように櫛歯の先端お
よび基端が丸くなっている形状などでもよい。本明細書
においては、図８に示す形状や図９に示す形状、および
その他、ｎ−オフセットドレイン領域３２のソース側端
部の形状がソース側に突出したり、ドレイン側に後退す
るような形状を含めて、櫛歯状としている。The planar shape of the source-side protruding offset portion of the n-offset drain region 32 is not limited to the shape shown in FIG. 2, but the substantial area of the n-offset drain region 32 is closer to the source side than the offset portion below the field oxide film. The shape of the source-side end of the n-offset drain region 32 may be such that it projects toward the source side or recedes toward the drain side so that it becomes smaller at the projecting offset portion. For example, as shown in FIG. 8, each comb tooth may have a saw-tooth shape having a triangular shape, or as shown in FIG. 9, the comb teeth may have rounded tips and base ends. In this specification, the shapes shown in FIG. 8 and FIG. 9 and other shapes such that the shape of the source-side end portion of the n-offset drain region 32 projects toward the source side or recedes toward the drain side are used. Including it, it is comb-shaped.
【００２３】実施の形態２．図１０は、本発明の実施の
形態２にかかる高耐圧ＭＯＳトランジスタの製造段階に
おいて用いられるイオン注入マスクのパターンの一例を
示す平面図である。図１１は、図１０に示すマスクパタ
ーンにより形成されるｎ−オフセットドレイン領域３２
の、図１０のＡ−Ａ’における断面形状を模式的に示す
図である。図１０に示すように、実施の形態２では、イ
オン注入マスクとなるレジスト膜１４１（斜線部分）
は、図１０に示すように、ｎ−オフセットドレイン領域
３２のソース側突出オフセット部分に対応する領域に、
チャネル方向と交差する方向に伸びる複数のスリット
（線状の開口部）１４２がチャネル方向に平行に並ぶよ
うにパターニングされる。特に限定しないが、図示例で
はスリットの数は３本である。Embodiment 2. FIG. 10 is a plan view showing an example of a pattern of an ion implantation mask used in the manufacturing stage of the high breakdown voltage MOS transistor according to the second embodiment of the present invention. FIG. 11 shows an n-offset drain region 32 formed by the mask pattern shown in FIG.
It is a figure which shows typically the cross-sectional shape in AA 'of FIG. As shown in FIG. 10, in the second embodiment, a resist film 141 serving as an ion implantation mask (hatched portion).
Is a region corresponding to the source-side protruding offset portion of the n-offset drain region 32, as shown in FIG.
A plurality of slits (linear openings) 142 extending in a direction intersecting the channel direction are patterned so as to be arranged parallel to the channel direction. Although not particularly limited, the number of slits is three in the illustrated example.
【００２４】このようなパターンを有するレジスト膜１
４１を用いてイオン注入をおこなうことによって、ｎ−
オフセットドレイン領域３２のソース側突出オフセット
部分には、チャネル方向と交差する方向に伸びる複数の
線状の不純物領域がチャネル方向に隙間をあけて平行に
並ぶように形成される。ここで、線状の不純物領域の幅
と、隣り合う線状の不純物領域の間隔は、実施の形態１
の櫛歯状の不純物領域における場合と同様に、フィール
ド酸化膜下オフセット部分の単位面積当たりの不純物量
とソース側突出オフセット部分の単位面積当たりの不純
物量の差を考慮して適宜選択される。また、隣り合う線
状の不純物領域の間隔は、つづいておこなわれる熱処理
による不純物拡散によって、図１１に示すようにすべて
の線状の不純物領域がチャネル方向につながり、かつフ
ィールド酸化膜下オフセット部分となる不純物領域にも
つながるように選択される。A resist film 1 having such a pattern
By performing ion implantation using 41, n-
In the source-side protruding offset portion of the offset drain region 32, a plurality of linear impurity regions extending in a direction intersecting the channel direction are formed in parallel with each other with a gap in the channel direction. Here, the width of the linear impurity region and the interval between the adjacent linear impurity regions are the same as those in the first embodiment.
As in the case of the comb-teeth-like impurity region, the difference is appropriately selected in consideration of the difference between the impurity amount per unit area of the offset portion under the field oxide film and the impurity amount per unit area of the source side protruding offset portion. Further, the distance between the adjacent linear impurity regions is set such that all the linear impurity regions are connected in the channel direction as shown in FIG. Are also connected to the impurity region.
【００２５】上述した実施の形態２によれば、ｎ−オフ
セットドレイン領域３２のソース側突出オフセット部分
に複数の線状の不純物領域が並び、これらが熱処理によ
ってつながるため、ソース側突出オフセット部分の単位
面積当たりの不純物量は、フィールド酸化膜下オフセッ
ト部分の単位面積当たりの不純物量よりも少なくなる。
したがって、線状の不純物領域の寸法等を適当に設定す
ることにより、オン抵抗の増大を抑えながらソース側突
出オフセット部分への電界の集中を抑制することができ
るので、耐圧とオン抵抗のトレードオフを最適にするこ
とが可能な高耐圧ＭＯＳ型電界効果トランジスタが得ら
れる。また、実施の形態１と同様に、ｎ−オフセットド
レイン領域３２を形成するためのマスクの位置ずれの影
響が小さい高耐圧ＭＯＳ型電界効果トランジスタが得ら
れる。According to the second embodiment described above, since a plurality of linear impurity regions are arranged in the source-side protruding offset portion of the n-offset drain region 32 and these are connected by heat treatment, the unit of the source-side protruding offset portion is formed. The amount of impurities per area is smaller than the amount of impurities per unit area of the offset portion below the field oxide film.
Therefore, by appropriately setting the dimensions of the linear impurity region, it is possible to suppress the concentration of the electric field at the source-side protruding offset portion while suppressing the increase of the on-resistance. It is possible to obtain a high withstand voltage MOS type field effect transistor capable of optimizing. Further, similarly to the first embodiment, it is possible to obtain the high breakdown voltage MOS type field effect transistor in which the influence of the displacement of the mask for forming the n-offset drain region 32 is small.
【００２６】なお、図１２に示すように、イオン注入マ
スクとなるレジスト膜２４１（斜線部分）において、複
数のスリット（線状の開口部）２４２の幅や隣り合うス
リット２４２の間隔を、ｎ−オフセットドレイン領域３
２のフィールド酸化膜下オフセット部分に対応する領域
側からソース側（図面左側）に向かって順次狭くなるよ
うにしてもよい。この場合の線状の不純物領域の幅と、
隣り合う線状の不純物領域の間隔は、図１０に示すパタ
ーンの場合と同様に選択される。As shown in FIG. 12, the width of a plurality of slits (linear openings) 242 and the distance between adjacent slits 242 are set to n− Offset drain region 3
The area may be gradually narrowed from the region side corresponding to the offset portion under the field oxide film of 2 toward the source side (left side in the drawing). The width of the linear impurity region in this case,
The interval between the adjacent linear impurity regions is selected similarly to the case of the pattern shown in FIG.
【００２７】また、図１４に示すように、イオン注入マ
スクとなるレジスト膜３４１（斜線部分）を、ｎ−オフ
セットドレイン領域３２のソース側突出オフセット部分
に対応する領域に複数のドット（島状の開口部）３４２
が並ぶパターンにしてもよい。この場合、ドット状の不
純物領域の大きさと、隣り合うドット状の不純物領域の
間隔は、フィールド酸化膜下オフセット部分の単位面積
当たりの不純物量とソース側突出オフセット部分の単位
面積当たりの不純物量の差を考慮して適宜選択される。
また、隣り合うドット状の不純物領域の間隔は、つづい
ておこなわれる熱処理による不純物拡散によって、図１
５に示すようにすべてのドット状の不純物領域がチャネ
ル方向につながり、かつフィールド酸化膜下オフセット
部分となる不純物領域にもつながるように選択される。
図示例ではドットの形状は円形であるが、楕円形、正方
形、長方形またはその他の多角形でもよい。Further, as shown in FIG. 14, a resist film 341 (hatched portion) serving as an ion implantation mask is formed in a plurality of dots (island-shaped) in a region corresponding to the source side protruding offset portion of the n-offset drain region 32. Opening) 342
It may be arranged in a line. In this case, the size of the dot-shaped impurity regions and the distance between the adjacent dot-shaped impurity regions are determined by the amount of impurities per unit area of the offset portion below the field oxide film and the amount of impurities per unit area of the source-side protruding offset portion. It is appropriately selected in consideration of the difference.
The distance between the adjacent dot-shaped impurity regions is set by the impurity diffusion by the subsequent heat treatment.
As shown in FIG. 5, all the dot-shaped impurity regions are connected in the channel direction, and are also selected so as to be connected to the impurity region to be the offset portion below the field oxide film.
In the illustrated example, the dot shape is circular, but it may be oval, square, rectangular, or other polygonal shape.
【００２８】図１２または図１４に示すパターンでも、
図１３または図１５に示すように、ｎ−オフセットドレ
イン領域３２のソース側突出オフセット部分の単位面積
当たりの不純物量が、フィールド酸化膜下オフセット部
分の単位面積当たりの不純物量よりも少なくなるので、
オン抵抗の増大を抑えながらソース側突出オフセット部
分への電界の集中を抑制することができる。したがっ
て、耐圧とオン抵抗のトレードオフを最適にすることが
可能な高耐圧ＭＯＳ型電界効果トランジスタが得られ
る。In the pattern shown in FIG. 12 or 14,
As shown in FIG. 13 or FIG. 15, since the amount of impurities per unit area of the source-side protruding offset portion of the n-offset drain region 32 is smaller than the amount of impurities per unit area of the field oxide under-offset portion,
It is possible to suppress the concentration of the electric field on the source side protruding offset portion while suppressing the increase of the on-resistance. Therefore, it is possible to obtain a high breakdown voltage MOS field effect transistor capable of optimizing the trade-off between the breakdown voltage and the on-resistance.
【００２９】以上において本発明は、上述したようにイ
オン注入時のマスクパターンを櫛歯状や線状やドット状
にすることによって、ｎ−オフセットドレイン領域３２
のソース側突出オフセット部分の単位面積当たりの不純
物量を、フィールド酸化膜下オフセット部分の単位面積
当たりの不純物量よりも少なくする場合に限らず、複数
回のイオン注入によりｎ−オフセットドレイン領域３２
を形成してもよい。たとえば、フィールド酸化膜下オフ
セット部分となる領域のみにｎ型の不純物を注入した後
に、それよりも少ないドーズ量でソース側突出オフセッ
ト部分となる領域のみにｎ型の不純物を注入してもよ
い。あるいは、ｎ−オフセットドレイン領域３２となる
領域全体にｎ型の不純物を注入した後に、ソース側突出
オフセット部分となる領域のみにｐ型の不純物を注入し
てもよい。また、第１導電型をｎ型として説明したが、
第１導電型がｐ型の場合も同様である。さらに、ｎ−オ
フセットドレイン領域３２を周知の拡散法によって形成
することもできる。As described above, according to the present invention, the n-offset drain region 32 is formed by forming the mask pattern at the time of ion implantation into a comb shape, a line shape, or a dot shape.
The amount of impurities per unit area of the source side protruding offset portion of is not limited to be smaller than the amount of impurities per unit area of the offset portion below the field oxide film.
May be formed. For example, n-type impurities may be implanted only into the region to be the offset portion under the field oxide film, and then the n-type impurity may be implanted to only the region to be the source-side protruding offset portion with a dose smaller than that. Alternatively, after implanting an n-type impurity in the entire region to be the n-offset drain region 32, a p-type impurity may be implanted only in the region to be the source side protruding offset portion. Further, although the first conductivity type is described as n-type,
The same applies when the first conductivity type is p-type. Further, the n-offset drain region 32 can be formed by a well-known diffusion method.
【００３０】[0030]
【発明の効果】本発明によれば、ソース側突出オフセッ
ト部分の単位面積当たりの不純物量が、フィールド酸化
膜下オフセット部分の単位面積当たりの不純物量よりも
少なくなるため、オフセットドレイン領域の形成後にフ
ィールド酸化膜を形成する際に不純物の再分布が起こっ
ても、フィールド酸化膜下オフセット部分の単位面積当
たりの不純物量とソース側突出オフセット部分の単位面
積当たりの不純物量をそれぞれ適当な量に設定すること
ができる。したがって、ソース側突出オフセット部分へ
の電界の集中が抑制されるので、耐圧とオン抵抗のトレ
ードオフを最適にすることが可能な高耐圧ＭＯＳ型電界
効果トランジスタを構成する半導体装置が得られる。According to the present invention, since the amount of impurities per unit area of the source-side protruding offset portion is smaller than the amount of impurities per unit area of the offset portion below the field oxide film, after the offset drain region is formed. Even if redistribution of impurities occurs when forming the field oxide film, set the amount of impurities per unit area of the offset portion under the field oxide film and the amount of impurities per unit area of the source side protruding offset portion to appropriate amounts. can do. Therefore, the concentration of the electric field on the source-side protruding offset portion is suppressed, so that a semiconductor device forming a high breakdown voltage MOS field effect transistor capable of optimizing the trade-off between the breakdown voltage and the on-resistance can be obtained.
【００３１】また、本発明によれば、オフセットドレイ
ン領域のソース側へのはみ出し量を微量にする必要がな
いので、オフセットドレイン領域を形成するためのマス
クの位置ずれの影響が小さい高耐圧ＭＯＳ型電界効果ト
ランジスタを構成する半導体装置が得られる。Further, according to the present invention, since it is not necessary to make the amount of protrusion of the offset drain region toward the source side small, a high withstand voltage MOS type in which the influence of the displacement of the mask for forming the offset drain region is small. A semiconductor device forming a field effect transistor can be obtained.
【図１】本発明の実施の形態１にかかる高耐圧ＭＯＳト
ランジスタの構成を示す縦断面図である。FIG. 1 is a vertical sectional view showing a configuration of a high breakdown voltage MOS transistor according to a first embodiment of the present invention.
【図２】図１に示す高耐圧ＭＯＳトランジスタのオフセ
ットドレイン領域の平面形状の一例を示す模式図であ
る。FIG. 2 is a schematic diagram showing an example of a planar shape of an offset drain region of the high breakdown voltage MOS transistor shown in FIG.
【図３】図１および図２に示す高耐圧ＭＯＳトランジス
タの製造段階における構造を示す縦断面図である。FIG. 3 is a vertical cross-sectional view showing the structure of the high breakdown voltage MOS transistor shown in FIGS. 1 and 2 in a manufacturing stage.
【図４】図１および図２に示す高耐圧ＭＯＳトランジス
タの製造段階における構造を示す縦断面図である。FIG. 4 is a vertical cross-sectional view showing the structure of the high breakdown voltage MOS transistor shown in FIGS. 1 and 2 in a manufacturing stage.
【図５】図１および図２に示す高耐圧ＭＯＳトランジス
タの製造段階における構造を示す縦断面図である。5 is a vertical cross-sectional view showing the structure of the high breakdown voltage MOS transistor shown in FIGS. 1 and 2 in a manufacturing stage.
【図６】図１および図２に示す高耐圧ＭＯＳトランジス
タの製造段階における構造を示す縦断面図である。FIG. 6 is a vertical cross-sectional view showing the structure of the high breakdown voltage MOS transistor shown in FIGS. 1 and 2 in a manufacturing stage.
【図７】図１および図２に示す高耐圧ＭＯＳトランジス
タの製造段階において用いられるイオン注入マスクのパ
ターンを示す平面図である。7 is a plan view showing a pattern of an ion implantation mask used in a manufacturing stage of the high breakdown voltage MOS transistor shown in FIGS. 1 and 2. FIG.
【図８】本発明の実施の形態１にかかる高耐圧ＭＯＳト
ランジスタのオフセットドレイン領域の平面形状の他の
例を示す模式図である。FIG. 8 is a schematic diagram showing another example of the planar shape of the offset drain region of the high breakdown voltage MOS transistor according to the first embodiment of the present invention.
【図９】本発明の実施の形態１にかかる高耐圧ＭＯＳト
ランジスタのオフセットドレイン領域の平面形状の他の
例を示す模式図である。FIG. 9 is a schematic diagram showing another example of the planar shape of the offset drain region of the high breakdown voltage MOS transistor according to the first embodiment of the present invention.
【図１０】本発明の実施の形態２にかかる高耐圧ＭＯＳ
トランジスタの製造段階において用いられるイオン注入
マスクのパターンの一例を示す平面図である。FIG. 10 is a high breakdown voltage MOS according to a second embodiment of the present invention.
It is a top view showing an example of a pattern of an ion implantation mask used at the manufacturing stage of a transistor.
【図１１】図１０に示すマスクパターンにより形成され
るオフセットドレイン領域の形状を模式的に示す縦断面
図である。11 is a vertical cross-sectional view schematically showing the shape of an offset drain region formed by the mask pattern shown in FIG.
【図１２】本発明の実施の形態２にかかる高耐圧ＭＯＳ
トランジスタの製造段階において用いられるイオン注入
マスクのパターンの他の例を示す平面図である。FIG. 12 is a high breakdown voltage MOS according to a second embodiment of the present invention.
It is a top view showing other examples of the pattern of the ion implantation mask used at the manufacturing stage of a transistor.
【図１３】図１２に示すマスクパターンにより形成され
るオフセットドレイン領域の形状を模式的に示す縦断面
図である。13 is a vertical cross-sectional view schematically showing the shape of an offset drain region formed by the mask pattern shown in FIG.
【図１４】本発明の実施の形態２にかかる高耐圧ＭＯＳ
トランジスタの製造段階において用いられるイオン注入
マスクのパターンの他の例を示す平面図である。FIG. 14 is a high breakdown voltage MOS according to the second embodiment of the present invention.
It is a top view showing other examples of the pattern of the ion implantation mask used at the manufacturing stage of a transistor.
【図１５】図１４に示すマスクパターンにより形成され
るオフセットドレイン領域の形状を模式的に示す縦断面
図である。15 is a vertical cross-sectional view schematically showing the shape of an offset drain region formed by the mask pattern shown in FIG.
【図１６】従来の高耐圧ＭＯＳトランジスタの構成を示
す縦断面図である。FIG. 16 is a vertical cross-sectional view showing the structure of a conventional high voltage MOS transistor.
【図１７】図１６に示す高耐圧ＭＯＳトランジスタのオ
フセットドレイン領域の平面形状を示す模式図である。17 is a schematic diagram showing a planar shape of an offset drain region of the high breakdown voltage MOS transistor shown in FIG.
３１ 半導体基板（シリコン基板） ３２ オフセットドレイン領域 ３３ フィールド酸化膜 ３４ ゲート酸化膜 ３５ ゲート電極 ３６ ソース領域 ３７ ドレイン領域 ３９ ソース電極 ４０ ドレイン電極 31 Semiconductor substrate (silicon substrate) 32 Offset drain region 33 Field oxide film 34 Gate oxide film 35 gate electrode 36 Source Area 37 Drain region 39 Source electrode 40 drain electrode
───────────────────────────────────────────────────── フロントページの続き (72)発明者 吉田 和彦 神奈川県川崎市川崎区田辺新田１番１号 富士電機株式会社内 Ｆターム(参考） 5F140 AA25 AA30 BA01 BD19 BE07 BF01 BF04 BH02 BH03 BH16 BH17 BH30 BJ01 BJ05 BK13 CC05 CD09 ─────────────────────────────────────────────────── ─── Continued front page (72) Inventor Kazuhiko Yoshida 1-1 Tanabe Nitta, Kawasaki-ku, Kawasaki-shi, Kanagawa Within Fuji Electric Co., Ltd. F-term (reference) 5F140 AA25 AA30 BA01 BD19 BE07 BF01 BF04 BH02 BH03 BH16 BH17 BH30 BJ01 BJ05 BK13 CC05 CD09
Claims (8)
ソース領域およびオフセットドレイン領域と、 前記オフセットドレイン領域の表面層に形成されたドレ
イン領域と、 前記オフセットドレイン領域の、前記ドレイン領域と前
記ソース領域との間の表面に選択的に形成されたフィー
ルド酸化膜と、 前記オフセットドレイン領域と前記ソース領域との間の
基板表面上に形成されたゲート酸化膜と、 前記ゲート酸化膜上から前記フィールド酸化膜上まで伸
びるゲート電極と、 前記ソース領域に電気的に接続されたソース電極と、 前記ドレイン領域に電気的に接続されたドレイン電極
と、 を具備し、 前記オフセットドレイン領域の、前記フィールド酸化膜
よりもソース側の部分の単位面積当たりの不純物量は、
前記フィールド酸化膜下の部分の単位面積当たりの不純
物量よりも少ないことを特徴とする半導体装置。1. A source region and an offset drain region formed separately on a surface layer of a semiconductor substrate, a drain region formed on a surface layer of the offset drain region, the drain region of the offset drain region, and the drain region of the offset drain region. A field oxide film selectively formed on the surface between the source region and the gate oxide film formed on the substrate surface between the offset drain region and the source region; A gate electrode extending to a field oxide film, a source electrode electrically connected to the source region, and a drain electrode electrically connected to the drain region, the offset drain region of the field The amount of impurities per unit area on the source side of the oxide film is
A semiconductor device characterized in that the amount of impurities is less than the amount of impurities per unit area under the field oxide film.
セットドレイン領域およびドレイン領域を有し、前記オ
フセットドレイン領域の表面にフィールド酸化膜が選択
的に形成され、ゲート電極がゲート酸化膜上から前記フ
ィールド酸化膜上まで伸びた構造を有する半導体装置を
製造するにあたって、 前記オフセットドレイン領域の、前記フィールド酸化膜
の下になる部分に第１導電型の不純物イオンを第１のド
ーズ量で注入する工程と、 前記オフセットドレイン領域の、前記フィールド酸化膜
よりもソース側となる部分に第１導電型の不純物イオン
を第１のドーズ量よりも少ない第２のドーズ量で注入す
る工程と、 熱処理をおこなって前記オフセットドレイン領域を形成
する工程と、 前記フィールド酸化膜、前記ゲート酸化膜および前記ゲ
ート電極を形成し、前記ソース領域および前記ドレイン
領域を形成し、ソース電極およびドレイン電極を形成す
る工程と、 を含むことを特徴とする半導体装置の製造方法。2. A semiconductor substrate having a source region, an offset drain region, and a drain region in a surface layer, a field oxide film is selectively formed on the surface of the offset drain region, and a gate electrode is formed on the gate oxide film. In manufacturing a semiconductor device having a structure extending to above a field oxide film, a step of implanting first conductivity type impurity ions at a first dose amount into a portion of the offset drain region below the field oxide film. And a step of implanting impurity ions of the first conductivity type into a portion of the offset drain region on the source side of the field oxide film with a second dose amount smaller than the first dose amount, and performing a heat treatment. Forming the offset drain region by using the field oxide film, the gate oxide film, and the field oxide film. Forming a over gate electrode, wherein the forming source and drain regions, a method of manufacturing a semiconductor device which comprises forming a source electrode and a drain electrode.
セットドレイン領域およびドレイン領域を有し、前記オ
フセットドレイン領域の表面にフィールド酸化膜が選択
的に形成され、ゲート電極がゲート酸化膜上から前記フ
ィールド酸化膜上まで伸びた構造を有する半導体装置を
製造するにあたって、 前記オフセットドレイン領域の、前記フィールド酸化膜
の下になる部分および前記フィールド酸化膜よりもソー
ス側となる部分に第１導電型の不純物イオンを注入する
工程と、 前記オフセットドレイン領域の、前記フィールド酸化膜
よりもソース側となる部分に第２導電型の不純物イオン
を注入する工程と、 熱処理をおこなって前記オフセットドレイン領域を形成
する工程と、 前記フィールド酸化膜、前記ゲート酸化膜および前記ゲ
ート電極を形成し、前記ソース領域および前記ドレイン
領域を形成し、ソース電極およびドレイン電極を形成す
る工程と、 を含むことを特徴とする半導体装置の製造方法。3. A semiconductor substrate having a source region, an offset drain region and a drain region in a surface layer, a field oxide film is selectively formed on a surface of the offset drain region, and a gate electrode is formed on the gate oxide film from above. When manufacturing a semiconductor device having a structure extending to above the field oxide film, a portion of the offset drain region below the field oxide film and a portion closer to the source side than the field oxide film are of the first conductivity type. Implanting impurity ions, implanting second conductivity type impurity ions into a portion of the offset drain region on the source side of the field oxide film, and performing heat treatment to form the offset drain region A step of forming the field oxide film, the gate oxide film, and the gate electrode. Forming a said forming a source region and said drain region, a method of manufacturing a semiconductor device which comprises forming a source electrode and a drain electrode.
セットドレイン領域およびドレイン領域を有し、前記オ
フセットドレイン領域の表面にフィールド酸化膜が選択
的に形成され、ゲート電極がゲート酸化膜上から前記フ
ィールド酸化膜上まで伸びた構造を有する半導体装置を
製造するにあたって、 前記オフセットドレイン領域の、前記フィールド酸化膜
よりもソース側となる部分におけるイオン注入領域の単
位面積当たりの割合が、前記オフセットドレイン領域
の、前記フィールド酸化膜の下になる部分におけるイオ
ン注入領域の単位面積当たりの割合よりも小さくなるよ
うに不純物イオンを注入する工程と、 熱処理をおこなって前記オフセットドレイン領域を形成
する工程と、 前記フィールド酸化膜、前記ゲート酸化膜および前記ゲ
ート電極を形成し、前記ソース領域および前記ドレイン
領域を形成し、ソース電極およびドレイン電極を形成す
る工程と、 を含むことを特徴とする半導体装置の製造方法。4. A semiconductor substrate having a source region, an offset drain region and a drain region in a surface layer, a field oxide film is selectively formed on a surface of the offset drain region, and a gate electrode is formed on the gate oxide film from above. In manufacturing a semiconductor device having a structure extending to above the field oxide film, the ratio of the ion implantation region per unit area in the portion of the offset drain region on the source side of the field oxide film is the offset drain region. A step of implanting impurity ions so as to be smaller than a rate per unit area of an ion implantation region in a portion below the field oxide film, a step of performing a heat treatment to form the offset drain region, Field oxide, the gate oxide and the gate Forming a source electrode and a drain region, and forming a source electrode and a drain electrode, and a method for manufacturing a semiconductor device.
ィールド酸化膜よりもソース側となる部分の平面形状を
櫛歯状にすることを特徴とする請求項４に記載の半導体
装置の製造方法。5. The method of manufacturing a semiconductor device according to claim 4, wherein a planar shape of a portion of the offset drain region on the source side of the field oxide film is comb-shaped.
分における、前記オフセットドレイン領域のドレイン側
の境界は、前記フィールド酸化膜のバーズビークの最も
厚い部分の下に位置することを特徴とする請求項５に記
載の半導体装置の製造方法。6. The drain-side boundary of the offset drain region in the comb-shaped portion of the offset drain region is located below the thickest portion of the bird's beak of the field oxide film. A method of manufacturing a semiconductor device according to item 1.
ィールド酸化膜よりもソース側となる部分に、チャネル
方向と交差する方向に伸びる複数の線状パターンがチャ
ネル方向に隙間をあけて並ぶように不純物イオンを注入
し、イオン注入後の前記熱処理によって不純物イオンを
拡散させて複数の線状パターンのイオン注入領域を連続
させることを特徴とする請求項４に記載の半導体装置の
製造方法。7. Impurity ions are formed in a portion of the offset drain region on the source side of the field oxide film so that a plurality of linear patterns extending in a direction intersecting with the channel direction are arranged with gaps in the channel direction. 5. The method for manufacturing a semiconductor device according to claim 4, wherein the ion implantation is performed and impurity ions are diffused by the heat treatment after the ion implantation to make the ion implantation regions of a plurality of linear patterns continuous.
ィールド酸化膜よりもソース側となる部分にドットパタ
ーン状に不純物イオンを注入し、イオン注入後の前記熱
処理によって不純物イオンを拡散させてドットパターン
状のイオン注入領域を連続させることを特徴とする請求
項４に記載の半導体装置の製造方法。8. An impurity ion is implanted in a dot pattern into a portion of the offset drain region on the source side of the field oxide film, and the impurity ion is diffused by the heat treatment after the ion implantation to form a dot pattern. The method for manufacturing a semiconductor device according to claim 4, wherein the ion implantation region is continuous.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002001785A JP2003204062A (en) | 2002-01-08 | 2002-01-08 | Semiconductor device and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002001785A JP2003204062A (en) | 2002-01-08 | 2002-01-08 | Semiconductor device and method of manufacturing the same |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003204062A true JP2003204062A (en) | 2003-07-18 |
Family
ID=27641827
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002001785A Pending JP2003204062A (en) | 2002-01-08 | 2002-01-08 | Semiconductor device and method of manufacturing the same |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003204062A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7358577B2 (en) | 2006-08-18 | 2008-04-15 | Oki Electric Industry Co., Ltd. | High voltage field effect transistor |
| US7521759B2 (en) | 2005-03-28 | 2009-04-21 | Oki Semiconductor Co., Ltd. | Semiconductor device, method for manufacturing the same, and gate electrode structure |
| JP2013532382A (en) * | 2010-06-17 | 2013-08-15 | 日本テキサス・インスツルメンツ株式会社 | High voltage transistor with thinned drain |
| JP2014192278A (en) * | 2013-03-27 | 2014-10-06 | New Japan Radio Co Ltd | Semiconductor device manufacturing method |
-
2002
- 2002-01-08 JP JP2002001785A patent/JP2003204062A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7521759B2 (en) | 2005-03-28 | 2009-04-21 | Oki Semiconductor Co., Ltd. | Semiconductor device, method for manufacturing the same, and gate electrode structure |
| US7358577B2 (en) | 2006-08-18 | 2008-04-15 | Oki Electric Industry Co., Ltd. | High voltage field effect transistor |
| JP2013532382A (en) * | 2010-06-17 | 2013-08-15 | 日本テキサス・インスツルメンツ株式会社 | High voltage transistor with thinned drain |
| JP2014192278A (en) * | 2013-03-27 | 2014-10-06 | New Japan Radio Co Ltd | Semiconductor device manufacturing method |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10453930B2 (en) | Semiconductor device and method for manufacturing the same | |
| JP2751612B2 (en) | Vertical power transistor and method of manufacturing the same | |
| US7161208B2 (en) | Trench mosfet with field relief feature | |
| CN103828058A (en) | Semiconductor device provided with vertical semiconductor element | |
| JP5025935B2 (en) | Method for manufacturing insulated gate field effect transistor | |
| CN111048420B (en) | Method for manufacturing lateral double-diffused transistor | |
| DE112016007257T5 (en) | Silicon carbide semiconductor device | |
| JP2004507882A (en) | Semiconductor trench device with improved gate oxide layer integrity | |
| US12310042B2 (en) | Silicon carbide MOSFET device and manufacturing method thereof | |
| JPH09252115A (en) | MOS technology power device | |
| CN106328649B (en) | MOSFET devices with asymmetric structural configurations with different electrical properties | |
| JP3114069B2 (en) | Power element having double field plate structure | |
| US11362208B2 (en) | Semiconductor device having an insulator between source and drain regions and a gate electrode having a portion that covers the insulator and a portion that does not cover the insulator | |
| JP5031996B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP2003204062A (en) | Semiconductor device and method of manufacturing the same | |
| KR20200105351A (en) | Super junction semiconductor device and method of manufacturing the same | |
| JP2004022765A (en) | LDMOS type semiconductor device manufacturing method | |
| KR100910815B1 (en) | Semiconductor device and manufacturing method thereof | |
| JPH10107283A (en) | MOS technology power device and method of manufacturing the same | |
| JP4780905B2 (en) | Manufacturing method of semiconductor device | |
| US7579649B2 (en) | Trench field effect transistor and method of making it | |
| JP2001512629A (en) | Power semiconductor device | |
| JPH01292862A (en) | Semiconductor device | |
| JP2001111052A (en) | Semiconductor device and method of manufacturing the same | |
| TWI289356B (en) | Semiconductor device and manufacturing method thereof |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040611 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050526 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071204 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080610 |