[go: up one dir, main page]

JP2003204048A - Soiウエーハの製造方法及びsoiウエーハ - Google Patents

Soiウエーハの製造方法及びsoiウエーハ

Info

Publication number
JP2003204048A
JP2003204048A JP2002001942A JP2002001942A JP2003204048A JP 2003204048 A JP2003204048 A JP 2003204048A JP 2002001942 A JP2002001942 A JP 2002001942A JP 2002001942 A JP2002001942 A JP 2002001942A JP 2003204048 A JP2003204048 A JP 2003204048A
Authority
JP
Japan
Prior art keywords
wafer
soi
base
cop
bond
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2002001942A
Other languages
English (en)
Inventor
Masatake Nakano
正剛 中野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shin Etsu Handotai Co Ltd
Original Assignee
Shin Etsu Handotai Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shin Etsu Handotai Co Ltd filed Critical Shin Etsu Handotai Co Ltd
Priority to JP2002001942A priority Critical patent/JP2003204048A/ja
Priority to TW092100182A priority patent/TWI266370B/zh
Priority to PCT/JP2003/000034 priority patent/WO2003061012A1/ja
Priority to US10/500,381 priority patent/US7186628B2/en
Priority to EP03700467A priority patent/EP1471578A4/en
Publication of JP2003204048A publication Critical patent/JP2003204048A/ja
Pending legal-status Critical Current

Links

Classifications

    • H10P90/1916
    • H10W10/181
    • H10P36/07
    • H10P36/20

Landscapes

  • Crystals, And After-Treatments Of Crystals (AREA)
  • Element Separation (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

(57)【要約】 【課題】 SOIウエーハの絶縁膜やSOI層を薄く形
成した場合でも、完成後のSOI層の検査でCOPがほ
とんど検出されないとともに、高品質のSOIウエーハ
を提供する。 【解決手段】 SOI層を形成するシリコン単結晶から
なるボンドウエーハと支持基板となるシリコン単結晶か
らなるベースウエーハを用いてSOIウエーハを製造す
る際、前記ベースウエーハとして、エピタキシャルウエ
ーハ、FZウエーハ、窒素ドープウエーハ、水素アニー
ルウエーハ、イントリンシックゲッタリングウエーハ、
窒素ドープアニールウエーハ、及び全面N領域のウエー
ハから成る群から選択された1種のシリコンウエーハを
用いる。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体デバイスの
作製に好適なSOI(Silicon On Insu
later)ウエーハに関する。
【0002】
【従来の技術】SOIウエーハは、例えば、少なくとも
片面が平坦化及び鏡面化された主面を持つ第1のシリコ
ンウエーハ(以下「ボンドウエーハ」と呼ぶ:SOI層
が形成されるウエーハ)と第2のシリコンウエーハ(以
下「ベースウエーハ」と呼ぶ:支持基板となるウエー
ハ)のうち少なくとも一方に酸化膜等の絶縁膜(Box
層:埋め込み酸化膜(絶縁膜)となる)を形成し、該絶
縁膜を介して2枚のウエーハの主面同士を貼り合わせて
接合し、さらに熱処理を加えて接合を強固にした後、ボ
ンドウエーハの貼り合わせた主面とは反対側の主面を研
削及び研磨することにより所定の厚さとなるまで薄膜化
して絶縁膜上にSOI層(素子形成層)を形成すること
で製造される。このような製造方法は、主に、0.5μ
m程度以上の厚さのSOI層を有するSOIウエーハを
製造する場合に用いられることが多い。
【0003】一方、絶縁膜とSOI層は薄膜化が進んで
おり、0.4μm程度以下のSOI層および絶縁膜を持
つSOIウエーハも製造されている。この場合、上記方
法で製造するのは困難であるので、例えば、特開平5−
211128号で開示されたイオン注入剥離法(「スマ
ートカット法」(登録商標)とも呼ばれている)による
SOIウエーハの製造方法を用いることができる。
【0004】イオン注入剥離法では、例えば、SOI層
を形成するシリコン単結晶からなるボンドウエーハと支
持基板となるシリコン単結晶からなるベースウエーハの
うち少なくとも一方に絶縁膜を形成し、ボンドウエーハ
の一主面からガスイオンを注入することによりボンドウ
エーハ中に微小気泡層を形成する。次いで、イオン注入
した側の主面を前記絶縁膜を介してベースウエーハの主
面と貼り合わせた後、熱処理により微小気泡層を境界と
して剥離し、さらにSOI層となる方の剥離面を微量研
磨することでSOIウエーハが製造される。
【0005】上述した2つの製造方法で使用されるボン
ドウエーハには、大口径の基板が安価に製造できるチョ
クラルスキー法(以下「CZ法」と呼ぶ)により成長さ
れたシリコン単結晶から得たウエーハ(以下「CZウエ
ーハ」と呼ぶ場合がある)を用いるのが一般的である。
しかし、CZウエーハの表面や内部にはCOP(Cry
stal Originated Particle)
と呼ばれる欠陥が存在し、これがデバイス工程で問題と
なる場合がある。
【0006】COPは結晶成長時に導入される結晶欠陥
の一つであり、典型的には、図2に示されるような正八
面体構造(シングル型)の空洞型欠陥であって、一般的
には60〜130nmの大きさで形成される。このCO
P10は、鏡面研磨後のシリコンウエーハの表面を直
接、あるいはアンモニアと過酸化水素の混合液で洗浄し
た後、パーティクルカウンターで測定すると、本来のパ
ーティクルとともに輝点として検出される。なお、図3
に示されるように2個連結した構造(ツイン型)のCO
P11あるいは3個連結した構造(トリプレット型)の
COPも存在し、これらのCOPは、シングル型のCO
Pが成長単結晶の冷却過程において成長して100〜3
00nmの大きさのオーダーで形成されることが判明し
ている。
【0007】COPが存在するCZウエーハをボンドウ
エーハに用いてSOIウエーハを製造すると、例えばデ
バイスの重要な電気特性である酸化膜の経時絶縁破壊特
性(Time Dependent Dielectr
ic Breakdown:TDDB)や酸化膜耐圧
(Time Zero Dielectric Bre
akdown:TZDB)に悪影響を及ぼす。
【0008】さらに、ボンドウエーハの貼り合わせる表
面に存在していたCOPは、SOI層を貫通する穴とな
ることがある。このような場合、例えば、デバイス工程
のエッチングや熱処理において、この穴から侵入したエ
ッチャントや雰囲気ガスによりベースウエーハとSOI
層を分離している絶縁膜がエッチングされたり、配線工
程で段差が生じて断線の原因となり、デバイス工程の歩
留まりを低下させるという問題があった。
【0009】このような問題を解決するため、特開平1
1−145436号には、ボンドウエーハとして、表面
付近のCOPを低減あるいは消滅させた、水素アニール
ウエーハ、イントリンシックゲッタリングウエーハ、ま
たはエピタキシャルウエーハを用いるという手法が開示
されている。このようなCOPを低減あるいは消滅させ
たボンドウエーハを用いてSOIウエーハを製造すれ
ば、SOI層にCOPは存在しないものとすることがで
きる。
【0010】この場合、上記のような高品質でコストの
高いボンドウエーハが必要となる分、ベースウエーハの
コストを低く抑える場合がある。SOIウエーハに使用
されるベースウエーハは、本来、絶縁膜を介したSOI
層を支持するために必要なものであり、その表面に素子
形成が行われるわけではない。そのため、表面にCOP
が存在するウエーハが使用されたり、さらには特開平1
1−40786号に開示されているように、抵抗値など
が製品規格から外れたダミーグレードのシリコンウエー
ハをベースウエーハとして使用する場合もある。ダミー
グレードのシリコンウエーハは、正規のウエーハの半額
程度で市販されているため、コストダウン効果が大き
い。
【0011】
【発明が解決しようとする課題】ところが、ボンドウエ
ーハとして前記したようなCOPを低減したシリコンウ
エーハを使用した場合でも、近年要望される薄いSOI
層と絶縁膜を形成したSOIウエーハとすると、SOI
ウエーハ完成後、そのSOI層を検査すると、かなりの
数のCOPが検出される場合があり、また期待したほど
高品質のものが得られないという現象が生じた。
【0012】そこで、本発明では、たとえSOIウエー
ハの絶縁膜やSOI層を薄く形成した場合でも、完成後
のSOI層の検査でCOPがほとんど検出されないとと
もに、高品質のSOIウエーハを提供することを目的と
する。
【0013】
【課題を解決するための手段】上記目的を達成するた
め、本発明者は、SOI層を検査する際に検出されたC
OPを含む断面をトンネル型電子顕微鏡(TEM)で観
察したところ、図4に見られるように、COPはSOI
層ではなく、支持基板であるベースウエーハの表面に存
在していることがわかった。すなわち、SOI層と絶縁
膜が薄膜化されたため、ベースウエーハに存在するCO
PをSOI層に存在するCOPとして検出していたこと
が判明した。
【0014】さらに図5は、TEMにて他のCOPを観
察したものである。ここでもCOPはSOI層ではな
く、ベースウエーハの表面に存在しており、しかもCO
Pの存在する領域では絶縁膜とベースウエーハが結合せ
ず、マイクロボイドとなっていることが判明した。この
マイクロボイドは、絶縁膜が100〜200nm(0.
1〜0.2μm)程度の厚さになったため、ベースウエ
ーハと絶縁膜の間に存在する間隙が絶縁膜の流動によっ
ても埋まらず、マイクロボイドとして残留したため発生
したと考えられる。
【0015】そこで本発明では、前記目的を達成するた
め、少なくとも、SOI層を形成するシリコン単結晶か
らなるボンドウエーハと支持基板となるシリコン単結晶
からなるベースウエーハのうち少なくとも一方に絶縁膜
を形成する工程と、該絶縁膜を介してボンドウエーハと
ベースウエーハの主面同士を貼り合わせる工程と、ベー
スウエーハと貼り合わされたボンドウエーハを薄膜化す
る工程とを有するSOIウエーハの製造方法において、
前記ベースウエーハとして、エピタキシャルウエーハ、
FZウエーハ、窒素ドープウエーハ、水素アニールウエ
ーハ、イントリンシックゲッタリングウエーハ、窒素ド
ープアニールウエーハ、及び全面N領域のウエーハから
成る群から選択された1種のシリコンウエーハを用いる
ことを特徴とするSOIウエーハの製造方法が提供され
る(請求項1)。
【0016】このように、ベースウエーハに絶縁膜を介
して貼り合わせたボンドウエーハを薄膜化してSOIウ
エーハを製造する際、ベースウエーハとして、エピタキ
シャルウエーハ、FZウエーハ、窒素ドープウエーハ、
水素アニールウエーハ、イントリンシックゲッタリング
ウエーハ、窒素ドープアニールウエーハ、あるいは全面
N領域のウエーハを用いることにより、ベースウエーハ
の表面付近にほとんどCOPが存在しないものとなる。
従って、たとえ絶縁膜とSOI層が薄くても、完成後の
検査においてベースウエーハに起因するCOPが多数検
出されるということは無く、SOI層のCOPを正確に
反映した測定を行うことができる。また、ベースウエー
ハと絶縁膜の界面におけるマイクロボイドの発生が抑制
された高品質のSOIウエーハを製造することができ
る。
【0017】また、本発明によれば、少なくとも、SO
I層を形成するシリコン単結晶からなるボンドウエーハ
と支持基板となるシリコン単結晶からなるベースウエー
ハのうち少なくとも一方に絶縁膜を形成する工程と、ボ
ンドウエーハの一主面からガスイオンを注入することに
よりボンドウエーハ中に微小気泡層を形成する工程と、
該イオン注入した側の主面を前記絶縁膜を介してベース
ウエーハの主面と貼り合わせる工程と、前記微小気泡層
を境界として剥離する工程とを有するSOIウエーハの
製造方法において、前記ベースウエーハとして、エピタ
キシャルウエーハ、FZウエーハ、窒素ドープウエー
ハ、水素アニールウエーハ、イントリンシックゲッタリ
ングウエーハ、窒素ドープアニールウエーハ、及び全面
N領域のウエーハから成る群から選択された1種のシリ
コンウエーハを用いることを特徴とするSOIウエーハ
の製造方法が提供される(請求項2)。
【0018】すなわち、イオン注入剥離法によりSOI
ウエーハを製造する際にも、ベースウエーハとして、上
記のようなCOPの低減されたシリコンウエーハを用い
ることにより、ベースウエーハの表面にCOPが存在し
ないか、著しく減少しているSOIウエーハを製造する
ことができる。特に、イオン注入剥離法によりSOI層
を非常に薄く形成した場合でも、製造後の検査において
ベースウエーハ起因のCOPが検出されないか、ほとん
ど検出されず、また、ベースウエーハと絶縁膜の界面に
おいてマイクロボイドの発生が抑制された高品質のSO
Iウエーハを製造することができる。
【0019】また、ボンドウエーハとしても、エピタキ
シャルウエーハ、FZウエーハ、窒素ドープウエーハ、
水素アニールウエーハ、イントリンシックゲッタリング
ウエーハ、窒素ドープアニールウエーハ、及び全面N領
域のウエーハから成る群から選択された1種のシリコン
ウエーハを用いることが好ましい(請求項3)。
【0020】ボンドウエーハとして、このようなシリコ
ンウエーハを用いてSOIウエーハを製造すれば、ベー
スウエーハの表面だけでなく、形成されたSOI層中に
もCOPがほとんど無いので、完成後のSOI層の検査
でCOPが検出されることが一層少なくなり、また、マ
イクロボイドの発生もより効果的に抑制された極めて高
品質のSOIウエーハを製造することができる。
【0021】本発明では、形成するSOI層の厚さを
0.3μm以下としてもよく(請求項4)、また、形成
する絶縁膜の厚さを0.4μm以下としても良い(請求
項5)。上記のように、SOI層や絶縁膜の厚さが薄い
とベースウエーハの表面上に存在するCOPもSOI層
のCOPとして検出してしまうが、本発明では、ベース
ウエーハとして表面や内部にCOPが存在しないか、も
しくは著しく減少しているシリコンウエーハを用いるの
で、例えば、イオン注入剥離法により0.3μm以下の
厚さのSOI層を形成したり、0.4μm以下の厚さの
絶縁膜を形成しても、完成後のSOI層の検査でベース
ウエーハの表面のCOPに影響されることが無い。従っ
て、本発明は、特にこのようなSOI層や絶縁膜が薄い
ときに有用である。
【0022】さらに本発明によれば、前記方法により製
造されたことを特徴とするSOIウエーハも提供される
(請求項6)。このように本発明の製造方法により製造
されたSOIウエーハは、ベースウエーハの表面にCO
Pが存在しないか、もしくは著しく減少しているので、
SOI層や絶縁膜が薄く形成されていても、検査時にお
いてベースウエーハの表面のCOPを検出してしまうこ
とが無く、また、ベースウエーハと絶縁膜の界面におけ
るマイクロボイドの発生も抑制されており、近年の薄膜
化要求を満足する高品質のSOIウエーハとなる。
【0023】そして、このようなSOIウエーハであれ
ば、デバイス工程で素子が形成されるSOI層の良否を
正確に検査することができ、従来、ベースウエーハ表面
のCOPをSOI層のCOPとして検出し、不良品とし
て扱ってしまうようなことが無くなり、結果的にデバイ
ス工程における歩留りの向上やコストの低減につなげる
ことができる。
【0024】
【発明の実施の形態】以下、本発明の実施の形態につい
て具体的に説明するが、本発明はこれらに限定されるも
のではない。本発明は、SOIウエーハを製造する際、
ベースウエーハとしてCOPが存在しないか、あるいは
低減されたウエーハを用いてSOIウエーハを製造する
ことにより、SOIウエーハの検査時に、SOI層に存
在するものとして検出されてしまうベースウエーハのC
OPを排除すると同時に、ベースウエーハと絶縁膜の界
面に存在するマイクロボイドの発生が抑止された高品質
のSOIウエーハを提供するものである。
【0025】本発明では、上記のベースウエーハ表面上
にCOPが無いか、あるいは低減されたベースウエーハ
を用いることのほかは、基本的には、通常の工程順に従
ってSOIウエーハを製造することができる。従って、
例えば、イオン注入剥離法によるSOIウエーハの製造
方法を適用することができる。
【0026】図1(a)ないし(h)は、イオン注入剥
離法によるSOIウエーハの製造方法の一例を工程順に
示した概略図である。この製造方法においては、まず、
図1(a)のように、少なくとも一主面が平坦化及び鏡
面化されたボンドウエーハ1とベースウエーハ2を準備
する。このとき、本発明では、ベースウエーハ2とし
て、エピタキシャルウエーハ、FZウエーハ、窒素ドー
プウエーハ、水素アニールウエーハ、イントリンシック
ゲッタリングウエーハ、窒素ドープアニールウエーハ、
及び全面N領域のウエーハから成る群から選択された1
種のシリコンウエーハを用いる。これらのシリコンウエ
ーハは、いずれも表面上にCOPが存在しないか、低減
されたウエーハとなっている。
【0027】ここで、本発明で使用される上記シリコン
ウエーハのいくつかを説明すると、FZウエーハとは、
FZ法(Floating Zone melting
method)により製造された単結晶棒から得られ
たウエーハのことであり、COPが存在しないウエーハ
である。
【0028】エピタキシャルウエーハは、シリコン単結
晶基板上にエピタキシャル層を形成させたウエーハであ
り、エピタキシャル層にはCOPは存在しないため、こ
れをベースウエーハとして用いれば、ベースウエーハの
COPがSOI層のCOPとして検出されると言ったよ
うなことは無くなる。
【0029】窒素ドープウエーハとは、CZ法による結
晶成長時に窒素をドープしたウエーハのことである。窒
素をドープすることによりCOPの成長が抑制され、そ
の大きさは約100nm以下となる。このようなウエー
ハをベースウエーハに使用することで、SOI層が薄く
ても、SOIウエーハ検査時にベースウエーハ表面のC
OPがSOI層のCOPとして検出されることがほとん
どなくなり、かつ、マイクロボイドの発生も抑制するこ
とができる。
【0030】また、窒素ドープアニールウエーハとは、
窒素ドープしたウエーハを、水素、不活性ガス、もしく
はそれらの混合ガス雰囲気等でアニールしたウエーハの
ことである。窒素ドープしたウエーハは前記したように
COPサイズが約100nm以下となっており、このウ
エーハをさらに水素、不活性ガス、もしくはそれらの混
合ガス雰囲気でアニールすることにより、ウエーハ表面
のCOPを消滅させることができる。このようなウエー
ハをベースウエーハに使用することで、SOIウエーハ
検査時にベースウエーハ表面のCOPがSOI層のCO
Pとして検出されるようなことはなくなり、従って、マ
イクロボイドも発生しなくなる。
【0031】水素アニールウエーハは、CZウエーハに
水素、不活性ガスもしくはこれらの混合雰囲気でアニー
ルしたウエーハのことである。窒素ドープウエーハほど
ではないが、水素アニールのみによってもCOPを低減
することができる。
【0032】イントリンシックゲッタリングウエーハと
は、シリコンウエーハの表層部は、いわゆるDZ層とな
り無欠陥層であり、バルク内部に分布した微小欠陥を拠
点としてゲッタリングを行うウエーハのことである。こ
の場合も表面のCOPが低減したウエーハであるため、
これをベースウエーハに使用することで、やはり検査時
におけるベースウエーハ表面のCOPの検出やマイクロ
ボイドの発生を防ぐことができる。
【0033】さらに、全面N領域のウエーハとは、CZ
法により結晶引上げ時のV/G(V:引上げ速度、G:
結晶固液界面軸方向温度勾配)を制御して結晶全体のC
OPなどのグローイン(Grown−in)欠陥が無い
N領域で育成した結晶から得られたウエーハのことであ
る。このようなウエーハをベースウエーハに使用するこ
とで、前記と同様、検査時におけるベースウエーハ表面
上のCOPの検出やマイクロボイドの発生を防ぐことが
できる。
【0034】なお、N領域について説明すると、シリコ
ン単結晶において、ベイキャンシー(Vacanc
y)、つまりシリコン原子の不足から発生する凹部、穴
のようなものが多いV領域と呼ばれる領域と、シリコン
原子が余分に存在することにより発生する転位や余分な
シリコン原子の塊が多いI領域と呼ばれる領域があり、
そしてV領域とI領域の間にある、原子の不足や余分が
無い(少ない)ニュートラルな領域がN領域となる。
【0035】そして全面N領域のウエーハを製造するに
は、例えば、特開2000−178099号に開示され
ている方法を適用すれば良い。すなわち、引き上げ炉内
で結晶の固液界面の周りに設けた断熱材等により炉内構
造を調節してV/G値を径方向の全面でN領域となるよ
うな値にしてシリコン単結晶を引き上げ、これから全面
N領域のウエーハを得ることができる。
【0036】本発明では、ベースウエーハとして上記の
ような表面上にCOPが存在しないか著しく低減された
シリコンウエーハを用いるが、ボンドウエーハに関して
も上記のようなシリコンウエーハから選択されるのが望
ましい。すなわち、ボンドウエーハとして、エピタキシ
ャルウエーハ、FZウエーハ、窒素ドープウエーハ、水
素アニールウエーハ、イントリンシックゲッタリングウ
エーハ、窒素ドープアニールウエーハ、又は全面N領域
のウエーハを用いれば、SOI層及びベースウエーハの
表面付近にCOPが存在しないか、あるいは存在しても
極めて少ないSOIウエーハが得られ、完成後のSOI
層の検査でCOPが検出されることがより一層少なくな
り、また、ベースウエーハとSOI層の界面においても
マイクロボイドの発生が、より効果的に抑制された非常
に高品質のSOIウエーハを製造することができる。
【0037】そして、上記のようなボンドウエーハ1と
ベースウエーハ2を用意した後、これらのウエーハのう
ち少なくとも一方に絶縁膜3を形成する。図1(b)で
は、ボンドウエーハ1の方に酸化膜を形成している。形
成させる絶縁膜3の厚さは特に限定されないが、本発明
では、厚さが0.4μm以下の非常に薄い絶縁膜を形成
しても良い。すなわち、製造されたSOIウエーハの絶
縁膜やSOI層の厚さが薄いと、ベースウエーハの表面
上に存在するCOPもSOI層のCOPとして検出して
しまうが、本発明では、ベースウエーハとして表面付近
にCOPが存在しないか、著しく減少しているシリコン
ウエーハを用いるので、形成する絶縁膜の厚さを0.4
μm以下(さらには0.1μm以下)としても、完成後
のSOI層の検査でベースウエーハのCOPがほとんど
検出されることのないSOIウエーハとすることができ
る。
【0038】絶縁膜形成後、図1(c)のように、ボン
ドウエーハの研磨された主面側から、例えば水素イオン
を約1016ないし1017atoms/cmのドー
ズ量で注入する。これによりボンドウエーハ内部に微小
気泡層4を形成する。微小気泡層4の深さは形成するS
OI層の厚さに反映されるので、目標とするSOI層の
厚さに応じた深さに微小気泡層4を形成すれば良い。な
お、本発明では、ベースウエーハとして表面上にCOP
が存在しないか著しく低減されたシリコンウエーハを用
いているので、SOI層を非常に薄く形成しても、完成
後のSOI層の検査でCOPがほとんど検出されること
のないSOIウエーハとすることができる。従って、本
発明で形成させるSOI層の厚さは、近年要求されてい
る0.3μm以下、あるいは0.1μm以下といった極
薄の厚さとなるように微小気泡層4を形成しても良い。
【0039】次に、図1(d)のように、ボンドウエー
ハのイオン注入した側の面とベースウエーハの研磨され
た主面同士を、絶縁膜(酸化膜)3を介して貼り合わ
せ、接合する。
【0040】貼り合わせを行った後、ボンドウエーハに
形成されている微小気泡層4を境界として剥離させる。
この場合、例えば、貼り合わされたウエーハに400℃
ないし500℃の熱処理を加えることで、図1(e)の
ようにボンドウエーハを微小気泡層4で劈開することが
できる。なお、劈開後のボンドウエーハ側5は再研磨さ
れ、新たなボンドウエーハもしくはベースウエーハとし
て再利用することができる。
【0041】一方、SOI層7と絶縁膜3によりSOI
構造となった貼り合わせ基板6(SOIウエーハ)は、
図1(f)のように、結合強化のための結合熱処理が加
えられる。そして、図1(g)、(h)のように、劈開
面(剥離面)8に対して微小量研磨を行うことにより、
SOIウエーハは完成する。
【0042】以上の説明では、イオン注入剥離法により
SOIウエーハを製造する方法について説明したが、本
発明は、ボンドウエーハとベースウエーハを貼り合わせ
た後、研削及び研磨によりボンドウエーハを所定の厚さ
となるまで薄膜化してSOIウエーハを製造する場合に
も適用できる。すなわち、この場合も、ベースウエーハ
として、エピタキシャルウエーハ、FZウエーハ、窒素
ドープウエーハ、水素アニールウエーハ、イントリンシ
ックゲッタリングウエーハ、窒素ドープアニールウエー
ハ、及び全面N領域のウエーハから成る群から選択され
た1種のシリコンウエーハを用いる。
【0043】そして、ボンドウエーハとベースウエーハ
のうち少なくとも一方に酸化膜等の絶縁膜を形成し、該
絶縁膜を介してボンドウエーハとベースウエーハの主面
同士を貼り合わせる。次に熱処理を加えて結合力を高め
た後、ベースウエーハと貼り合わされたボンドウエーハ
を、貼り合わせた主面とは反対側の主面を研削及び研磨
することにより所定の厚さとなるまで薄膜化して絶縁膜
上にSOI層を形成する。
【0044】なお、この方法によりSOIウエーハを製
造する場合も、ボンドウエーハとしては、ベースウエー
ハと同様、表面等にCOPが存在しないか、著しく減少
しているシリコンウエーハを使用することが好ましく、
絶縁膜とSOI層の厚さに関しても、前記イオン注入剥
離法の場合と同様である。
【0045】
【実施例】以下、実施例及び比較例を示して本発明をよ
り具体的に説明するが、本発明はこれらに限定されるも
のではない。
【0046】(実施例1)シリコン融液に磁場を印加し
たいわゆるMCZ法を用い、単結晶引上げ速度を1.8
mm/minとしてシリコン単結晶棒を成長し、この単
結晶棒をスライス、エッチング、研磨等してシリコンウ
エーハに加工し、結晶方位が<100>、導電型がP型
で、抵抗率が10Ω・cm、直径が200mmのウエー
ハを作製した。
【0047】このシリコンウエーハにRTA装置(Ra
pid Thermal Annealler:急速加
熱冷却装置:AST社製SHS−2800)を用いて、
100%水素雰囲気下において、1200℃、10秒の
熱処理を加えた。このウエーハをボンドウエーハ及びベ
ースウエーハの双方に使用するため、結合面を研磨代1
0nmの研磨を施し、ウエーハ表面の熱処理により生じ
たヘイズ等を除去した。
【0048】このようなボンドウエーハとベースウエー
ハを用いて、図1(a)〜(h)に示す工程によりSO
I層の厚さが100nmのSOIウエーハを製造した。
主な製造条件は以下の通りである。 酸化膜形成条件:ボンドウエーハの表面に100nm 水素イオン注入条件:注入エネルギー25keV、注入
線量8×1016atoms/cm 剥離熱処理条件:Nガス雰囲気下、500℃、30分 結合熱処理条件:Nガス雰囲気下、1150℃、2時
間 このようにして製造されたSOIウエーハ上のCOPを
パーティクルカウンターにて観察した。
【0049】その結果、ウエーハ上で観察されたCOP
数は9個/ウエーハであった。また、このCOP存在個
所の断面をTEMにて観察したところ、4個がベースウ
エーハに発生しており、その部分にマイクロボイドは存
在しなかった。
【0050】(実施例2)窒素を1×1014atom
s/cmドープする以外は実施例1と同様のシリコン
単結晶棒を成長し、この単結晶棒をスライス、エッチン
グ、研磨等してシリコンウエーハに加工し、結晶方位が
<100>、導電型がP型で、抵抗率が10Ω・cm、
直径が200mmのウエーハを作製した。
【0051】このようなウエーハをボンドウエーハとベ
ースウエーハとして用い、実施例1と同一の工程、製造
条件によりSOIウエーハを製造した。そして、実施例
1と同じくCOPをパーティクルカウンターにて観察し
た。その結果、ウエーハ上で観察されたCOP数は7個
/ウエーハであった。また、このウエーハ上のCOP存
在個所をTEMにて観察したところ、ベースウエーハ上
に発生したCOPは4個/ウエーハであった。しかし、
マイクロボイドは存在しなかった。
【0052】(実施例3)実施例2と同じ結晶棒をスラ
イス、エッチング、研磨等してシリコンウエーハに加工
し、結晶方位が<100>、導電型がP型で、抵抗率が
10Ω・cm、直径が200mmのウエーハを得た。
【0053】このようなシリコンウエーハにアルゴン雰
囲気中で1200℃、1時間の熱処理を加えた。このウ
エーハをボンドウエーハ、ベースウエーハ双方に使用す
るため、結合面を研磨代10nmの研磨を施し、ウエー
ハ表面の熱処理により生じたヘイズを除去した。
【0054】このボンドウエーハとベースウエーハを用
いて、実施例1と同一の工程、製造条件によりSOIウ
エーハを製造した。そして、実施例1と同じくCOPを
パーティクルカウンターにて観察した。
【0055】その結果、ウエーハ上で観察されたCOP
数は1個/ウエーハであった。また、このウエーハ上の
COP存在個所をTEMにて観察したところ、ベースウ
エーハ上のマイクロボイドは存在しなかった。
【0056】(実施例4)V/Gを0.18mm/K
・minに制御してシリコン単結晶棒を成長し、この単
結晶棒をスライス、エッチング、研磨等して全面N領域
のシリコンウエーハに加工し、結晶方位が<100>、
導電型がP型で、抵抗率が10Ω・cm、直径が200
mmのウエーハを作製した。このようなウエーハをボン
ドウエーハとベースウエーハとして使用し、実施例1と
同一の工程、製造条件によりSOIウエーハを製造し
た。そして、実施例1と同じくCOPをパーティクルカ
ウンターにて観察した。
【0057】その結果、ウエーハ上で観察されたCOP
の数は4個/ウエーハであった。また、このウエーハ上
のCOP存在個所をTEMにて観察したところ、ベース
ウエーハ上に発生したCOPは1個/ウエーハであっ
た。しかし、マイクロボイドは存在しなかった。
【0058】(比較例)実施例1と同じ条件でシリコン
単結晶を成長させ、シリコンウエーハを作製した。この
ウエーハをボンド及びベースウエーハとし、ベースウエ
ーハにはRTA装置による熱処理を行わないこと以外は
同一の工程でSOIウエーハを製造した。
【0059】このSOIウエーハを実施例1と同様にパ
ーティクルカウンターで観察した。その結果、ウエーハ
上のCOP数は47個であった。また、ウエーハのCO
P存在個所をTEMにて観察したところ、ベースウエー
ハに発生したCOPは40個/ウエーハであり、ツイン
タイプのCOP存在個所において、マイクロボイドが観
察された。
【0060】(検査歩留り試験)本発明の方法により5
0枚のSOIウエーハを製造して検査を行ったところ、
検査歩留りが10%以上向上した。また、超音波探傷計
では検出できないマイクロボイドを消滅させることがで
きることもわかった。
【0061】なお、本発明は、上記実施形態に限定され
るものではない。上記実施形態は単なる例示であり、本
発明の特許請求の範囲に記載された技術的思想と実質的
に同一な構成を有し、同様な作用効果を奏するものは、
いかなるものであっても本発明の技術的範囲に包含され
る。
【0062】
【発明の効果】以上説明したように、本発明では、SO
Iウエーハを製造する際、ベースウエーハとして、CO
Pが無いかあるいは低減したシリコンウエーハを用いて
SOIウエーハを製造する。これにより例えSOI層や
絶縁膜層が薄い場合であっても、SOIウエーハ検査時
にベースウエーハ起因のCOPを検出することがなくな
り、検査歩留りが向上し、また、マイクロボイドの発生
が抑制された高品質のSOIウエーハを得ることができ
る。そして、このようなSOIウエーハであれば、素子
が形成されるSOI層の良否をデバイス作製前に正確に
検査することができるので、結果的にデバイス歩留りの
向上や製造コストの低減につなげることができる。
【図面の簡単な説明】
【図1】(a)〜(h)は、イオン注入分離法によるS
OIウエーハの製造工程の一例を示したものである。
【図2】COP構造の模式である。
【図3】ツイン型COP(空洞)を示した模式図であ
る。
【図4】TEM観察したCOP付近の断面観察図であ
る。
【図5】TEM観察した別のCOP付近の断面観察図で
ある。
【符号の説明】
1…ボンドウエーハ 2…ベースウエーハ 3…酸化膜(絶縁膜) 4…微小気泡層 5…劈開後のボンドウエーハ側 6…SOIウエーハ 7…SOI層(素子形成層) 8…劈開面(剥離面) 10…COP(シングルタイプ) 11…COP(ツインタイプ)

Claims (6)

    【特許請求の範囲】
  1. 【請求項1】 少なくとも、SOI層を形成するシリコ
    ン単結晶からなるボンドウエーハと支持基板となるシリ
    コン単結晶からなるベースウエーハのうち少なくとも一
    方に絶縁膜を形成する工程と、該絶縁膜を介してボンド
    ウエーハとベースウエーハの主面同士を貼り合わせる工
    程と、ベースウエーハと貼り合わされたボンドウエーハ
    を薄膜化する工程とを有するSOIウエーハの製造方法
    において、前記ベースウエーハとして、エピタキシャル
    ウエーハ、FZウエーハ、窒素ドープウエーハ、水素ア
    ニールウエーハ、イントリンシックゲッタリングウエー
    ハ、窒素ドープアニールウエーハ、及び全面N領域のウ
    エーハから成る群から選択された1種のシリコンウエー
    ハを用いることを特徴とするSOIウエーハの製造方
    法。
  2. 【請求項2】 少なくとも、SOI層を形成するシリコ
    ン単結晶からなるボンドウエーハと支持基板となるシリ
    コン単結晶からなるベースウエーハのうち少なくとも一
    方に絶縁膜を形成する工程と、ボンドウエーハの一主面
    からガスイオンを注入することによりボンドウエーハ中
    に微小気泡層を形成する工程と、該イオン注入した側の
    主面を前記絶縁膜を介してベースウエーハの主面と貼り
    合わせる工程と、前記微小気泡層を境界として剥離する
    工程とを有するSOIウエーハの製造方法において、前
    記ベースウエーハとして、エピタキシャルウエーハ、F
    Zウエーハ、窒素ドープウエーハ、水素アニールウエー
    ハ、イントリンシックゲッタリングウエーハ、窒素ドー
    プアニールウエーハ、及び全面N領域のウエーハから成
    る群から選択された1種のシリコンウエーハを用いるこ
    とを特徴とするSOIウエーハの製造方法。
  3. 【請求項3】 前記ボンドウエーハとして、エピタキシ
    ャルウエーハ、FZウエーハ、窒素ドープウエーハ、水
    素アニールウエーハ、イントリンシックゲッタリングウ
    エーハ、窒素ドープアニールウエーハ、及び全面N領域
    のウエーハから成る群から選択された1種のシリコンウ
    エーハを用いることを特徴とする請求項1または請求項
    2に記載のSOIウエーハの製造方法。
  4. 【請求項4】 前記形成するSOI層の厚さを、0.3
    μm以下とすることを特徴とする請求項1ないし請求項
    3のいずれか一項に記載のSOIウエーハの製造方法。
  5. 【請求項5】 前記形成する絶縁膜の厚さを、0.4μ
    m以下とすることを特徴とする請求項1ないし請求項4
    のいずれか一項に記載のSOIウエーハの製造方法。
  6. 【請求項6】 請求項1ないし請求項5のいずれか一項
    に記載の方法により製造されたことを特徴とするSOI
    ウエーハ。
JP2002001942A 2002-01-09 2002-01-09 Soiウエーハの製造方法及びsoiウエーハ Pending JP2003204048A (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2002001942A JP2003204048A (ja) 2002-01-09 2002-01-09 Soiウエーハの製造方法及びsoiウエーハ
TW092100182A TWI266370B (en) 2002-01-09 2003-01-06 Manufacturing method of SOI wafer and SOI wafer
PCT/JP2003/000034 WO2003061012A1 (en) 2002-01-09 2003-01-07 Soi wafer manufacturing method and soi wafer
US10/500,381 US7186628B2 (en) 2002-01-09 2003-01-07 Method of manufacturing an SOI wafer where COP's are eliminated within the base wafer
EP03700467A EP1471578A4 (en) 2002-01-09 2003-01-07 METHOD OF MANUFACTURING SOI WAFERS AND SOI WAFERS

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002001942A JP2003204048A (ja) 2002-01-09 2002-01-09 Soiウエーハの製造方法及びsoiウエーハ

Publications (1)

Publication Number Publication Date
JP2003204048A true JP2003204048A (ja) 2003-07-18

Family

ID=19190687

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002001942A Pending JP2003204048A (ja) 2002-01-09 2002-01-09 Soiウエーハの製造方法及びsoiウエーハ

Country Status (5)

Country Link
US (1) US7186628B2 (ja)
EP (1) EP1471578A4 (ja)
JP (1) JP2003204048A (ja)
TW (1) TWI266370B (ja)
WO (1) WO2003061012A1 (ja)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010045272A (ja) * 2008-08-18 2010-02-25 Sumco Corp 貼合せsoiウェーハの製造方法及び該方法により得られた貼合せsoiウェーハ
WO2010032366A1 (ja) * 2008-09-19 2010-03-25 信越半導体株式会社 貼り合わせウェーハの製造方法
WO2011125282A1 (ja) * 2010-04-01 2011-10-13 信越半導体株式会社 シリコンエピタキシャルウェーハ及びその製造方法、並びに貼り合わせsoiウェーハ及びその製造方法
JP2011238758A (ja) * 2010-05-10 2011-11-24 Shin Etsu Handotai Co Ltd Soiウェーハの製造方法
JP2013048218A (ja) * 2011-07-22 2013-03-07 Semiconductor Energy Lab Co Ltd Soi基板の作製方法
JP2018164006A (ja) * 2017-03-27 2018-10-18 信越半導体株式会社 貼り合わせウェーハの製造方法及び貼り合わせウェーハ
JP2020167358A (ja) * 2019-03-29 2020-10-08 ラピスセミコンダクタ株式会社 半導体装置の製造方法及び固体撮像装置の製造方法

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7129123B2 (en) * 2002-08-27 2006-10-31 Shin-Etsu Handotai Co., Ltd. SOI wafer and a method for producing an SOI wafer
JP4407127B2 (ja) * 2003-01-10 2010-02-03 信越半導体株式会社 Soiウエーハの製造方法
JP4854917B2 (ja) * 2003-03-18 2012-01-18 信越半導体株式会社 Soiウェーハ及びその製造方法
JP4151474B2 (ja) * 2003-05-13 2008-09-17 信越半導体株式会社 単結晶の製造方法及び単結晶
DE602004018951D1 (de) 2004-11-09 2009-02-26 Soitec Silicon On Insulator Verfahren zum Herstellen von zusammengesetzten Wafern
JP4720163B2 (ja) * 2004-12-02 2011-07-13 株式会社Sumco Soiウェーハの製造方法
FR2881573B1 (fr) * 2005-01-31 2008-07-11 Soitec Silicon On Insulator Procede de transfert d'une couche mince formee dans un substrat presentant des amas de lacunes
EP1818976A1 (fr) * 2006-02-14 2007-08-15 S.O.I.Tec Silicon on Insulator Technologies Procédé de transfert d'une couche mince formée dans un substrat présentant des amas de lacunes
US8485970B2 (en) 2008-09-30 2013-07-16 Ethicon Endo-Surgery, Inc. Surgical access device
US9583364B2 (en) 2012-12-31 2017-02-28 Sunedison Semiconductor Limited (Uen201334164H) Processes and apparatus for preparing heterostructures with reduced strain by radial compression
WO2016019051A1 (en) * 2014-07-31 2016-02-04 Sunedison Semiconductor Limited Nitrogen doped and vacancy dominated silicon ingot and thermally treated wafer formed therefrom having radially uniformly distributed oxygen precipitation density and size
JP7123182B2 (ja) 2018-06-08 2022-08-22 グローバルウェーハズ カンパニー リミテッド シリコン箔層の移転方法

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2681472B1 (fr) 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
JPH0837286A (ja) * 1994-07-21 1996-02-06 Toshiba Microelectron Corp 半導体基板および半導体基板の製造方法
JPH0964319A (ja) * 1995-08-28 1997-03-07 Toshiba Corp Soi基板およびその製造方法
JP3257624B2 (ja) 1996-11-15 2002-02-18 キヤノン株式会社 半導体部材の製造方法
SG65697A1 (en) * 1996-11-15 1999-06-22 Canon Kk Process for producing semiconductor article
US6534380B1 (en) * 1997-07-18 2003-03-18 Denso Corporation Semiconductor substrate and method of manufacturing the same
JPH1140786A (ja) 1997-07-18 1999-02-12 Denso Corp 半導体基板及びその製造方法
JP2998724B2 (ja) 1997-11-10 2000-01-11 日本電気株式会社 張り合わせsoi基板の製造方法
KR100565438B1 (ko) * 1998-02-02 2006-03-30 신닛뽄세이테쯔 카부시키카이샤 Soi기판 및 그의 제조방법
JP3932369B2 (ja) * 1998-04-09 2007-06-20 信越半導体株式会社 剥離ウエーハを再利用する方法および再利用に供されるシリコンウエーハ
JPH11307472A (ja) * 1998-04-23 1999-11-05 Shin Etsu Handotai Co Ltd 水素イオン剥離法によってsoiウエーハを製造する方法およびこの方法で製造されたsoiウエーハ
US6224668B1 (en) * 1998-06-02 2001-05-01 Shin-Etsu Handotai Co., Ltd. Method for producing SOI substrate and SOI substrate
JP3618254B2 (ja) 1998-06-02 2005-02-09 信越半導体株式会社 Soi基板の製造方法
TW444266B (en) * 1998-07-23 2001-07-01 Canon Kk Semiconductor substrate and method of producing same
JP3601328B2 (ja) 1998-12-14 2004-12-15 信越半導体株式会社 シリコン単結晶の製造方法およびこの方法で製造されたシリコン単結晶とシリコンウエーハ
KR100701341B1 (ko) * 1999-03-16 2007-03-29 신에쯔 한도타이 가부시키가이샤 실리콘 웨이퍼의 제조방법 및 실리콘 웨이퍼
EP1039513A3 (en) * 1999-03-26 2008-11-26 Canon Kabushiki Kaisha Method of producing a SOI wafer
JP3911901B2 (ja) * 1999-04-09 2007-05-09 信越半導体株式会社 Soiウエーハおよびsoiウエーハの製造方法
JP2001144275A (ja) * 1999-08-27 2001-05-25 Shin Etsu Handotai Co Ltd 貼り合わせsoiウエーハの製造方法および貼り合わせsoiウエーハ
EP1158581B1 (en) * 1999-10-14 2016-04-27 Shin-Etsu Handotai Co., Ltd. Method for producing soi wafer
JP3994602B2 (ja) * 1999-11-12 2007-10-24 信越半導体株式会社 シリコン単結晶ウエーハおよびその製造方法並びにsoiウエーハ
JP3943782B2 (ja) * 1999-11-29 2007-07-11 信越半導体株式会社 剥離ウエーハの再生処理方法及び再生処理された剥離ウエーハ
TW587332B (en) * 2000-01-07 2004-05-11 Canon Kk Semiconductor substrate and process for its production
US6544862B1 (en) * 2000-01-14 2003-04-08 Silicon Genesis Corporation Particle distribution method and resulting structure for a layer transfer process
JP2002110684A (ja) * 2000-09-27 2002-04-12 Toshiba Corp 半導体基板及びその製造方法
JP2002176155A (ja) * 2000-12-08 2002-06-21 Toshiba Ceramics Co Ltd 貼り合わせsoiウエハの製造方法
JP4628580B2 (ja) * 2001-04-18 2011-02-09 信越半導体株式会社 貼り合せ基板の製造方法
JP2002353423A (ja) * 2001-05-25 2002-12-06 Canon Inc 板部材の分離装置及び処理方法

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010045272A (ja) * 2008-08-18 2010-02-25 Sumco Corp 貼合せsoiウェーハの製造方法及び該方法により得られた貼合せsoiウェーハ
WO2010032366A1 (ja) * 2008-09-19 2010-03-25 信越半導体株式会社 貼り合わせウェーハの製造方法
JP2010073988A (ja) * 2008-09-19 2010-04-02 Shin Etsu Handotai Co Ltd 貼り合わせウェーハの製造方法
US20120326268A1 (en) * 2010-04-01 2012-12-27 Shin-Etsu Handotai Co., Ltd. Silicon epitaxial wafer, method for manufacturing the same, bonded soi wafer and method for manufacturing the same
JP2011216780A (ja) * 2010-04-01 2011-10-27 Shin Etsu Handotai Co Ltd シリコンエピタキシャルウェーハ、シリコンエピタキシャルウェーハの製造方法、貼り合わせsoiウェーハの製造方法、及び貼り合わせsoiウェーハ
WO2011125282A1 (ja) * 2010-04-01 2011-10-13 信越半導体株式会社 シリコンエピタキシャルウェーハ及びその製造方法、並びに貼り合わせsoiウェーハ及びその製造方法
US8823130B2 (en) 2010-04-01 2014-09-02 Shin-Etsu Handotai Co., Ltd. Silicon epitaxial wafer, method for manufacturing the same, bonded SOI wafer and method for manufacturing the same
KR101729474B1 (ko) 2010-04-01 2017-04-24 신에쯔 한도타이 가부시키가이샤 접합 soi 웨이퍼의 제조방법 및 접합 soi 웨이퍼
JP2011238758A (ja) * 2010-05-10 2011-11-24 Shin Etsu Handotai Co Ltd Soiウェーハの製造方法
JP2013048218A (ja) * 2011-07-22 2013-03-07 Semiconductor Energy Lab Co Ltd Soi基板の作製方法
JP2018164006A (ja) * 2017-03-27 2018-10-18 信越半導体株式会社 貼り合わせウェーハの製造方法及び貼り合わせウェーハ
JP2020167358A (ja) * 2019-03-29 2020-10-08 ラピスセミコンダクタ株式会社 半導体装置の製造方法及び固体撮像装置の製造方法
JP7537840B2 (ja) 2019-03-29 2024-08-21 ラピスセミコンダクタ株式会社 半導体装置の製造方法及び固体撮像装置の製造方法

Also Published As

Publication number Publication date
EP1471578A1 (en) 2004-10-27
EP1471578A4 (en) 2010-04-28
TWI266370B (en) 2006-11-11
US7186628B2 (en) 2007-03-06
US20050032331A1 (en) 2005-02-10
TW200301936A (en) 2003-07-16
WO2003061012A1 (en) 2003-07-24

Similar Documents

Publication Publication Date Title
US7186628B2 (en) Method of manufacturing an SOI wafer where COP's are eliminated within the base wafer
JP3358550B2 (ja) Soiウエーハの製造方法ならびにこの方法で製造されるsoiウエーハ
US6224668B1 (en) Method for producing SOI substrate and SOI substrate
JPH11307472A (ja) 水素イオン剥離法によってsoiウエーハを製造する方法およびこの方法で製造されたsoiウエーハ
JPWO2003009386A1 (ja) 貼り合わせウエーハの製造方法
KR100753754B1 (ko) 에스 오 아이 기판의 제조 방법 및 제조시 층 이송된웨이퍼의 재생 방법
US8323403B2 (en) SOI wafer and method for producing it
US7129123B2 (en) SOI wafer and a method for producing an SOI wafer
JP2003347176A (ja) 貼り合わせウェーハの製造方法
US7518187B2 (en) Soi wafer and a method for producing the same
JP4228419B2 (ja) Soiウエーハの製造方法およびsoiウエーハ
WO1999039380A1 (en) Soi substrate and method for manufacturing the same
EP1589580B1 (en) An soi wafer and method for producing the same
TW200413581A (en) SOI wafer and method for manufacturing SOI wafer
JP2004153083A (ja) シリコンウエーハの評価方法及びsoiウエーハの製造方法
US20100052093A1 (en) Semiconductor substrate and method of manufacturing the same
JP5565079B2 (ja) Soiウェーハの製造方法
JP4380162B2 (ja) Soiウエーハ及びその製造方法
JP2007311672A (ja) Soi基板の製造方法
JP4092874B2 (ja) Soiウェーハの製造方法及びsoiウェーハ
JP2004265904A (ja) Soiウエーハ及びその製造方法
JP2005072108A (ja) Soiウェーハの製造方法及びsoiウェーハ

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20061107

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20061222

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070605

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070731

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20071211

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080205