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JP2003298007A - Semiconductor device and manufacturing method thereof - Google Patents

Semiconductor device and manufacturing method thereof

Info

Publication number
JP2003298007A
JP2003298007A JP2002098373A JP2002098373A JP2003298007A JP 2003298007 A JP2003298007 A JP 2003298007A JP 2002098373 A JP2002098373 A JP 2002098373A JP 2002098373 A JP2002098373 A JP 2002098373A JP 2003298007 A JP2003298007 A JP 2003298007A
Authority
JP
Japan
Prior art keywords
semiconductor chip
bump
semiconductor device
manufacturing
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2002098373A
Other languages
Japanese (ja)
Inventor
Kazuhiko Matsumura
和彦 松村
Koichi Nagao
浩一 長尾
Hideyuki Kaneko
英之 金子
Yukiko Nakaoka
由起子 中岡
Hiroaki Fujimoto
博昭 藤本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP2002098373A priority Critical patent/JP2003298007A/en
Publication of JP2003298007A publication Critical patent/JP2003298007A/en
Pending legal-status Critical Current

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    • H10W72/90
    • H10W72/012
    • H10W72/07236
    • H10W72/073
    • H10W72/07551
    • H10W72/20
    • H10W72/251
    • H10W72/29
    • H10W72/50
    • H10W72/536
    • H10W72/5363
    • H10W72/59
    • H10W72/884
    • H10W74/00
    • H10W74/15
    • H10W90/722
    • H10W90/732
    • H10W90/736
    • H10W90/754
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Abstract

(57)【要約】 【課題】 2つの半導体チップが相対した半導体装置の
製造方法において、一方の半導体チップの内部電極およ
び外部電極における金属層の形成方法が異なった工程で
あったために、製造コストが高くなるといった問題があ
った。 【解決手段】 第1の半導体チップの内部電極および外
部電極に対して同時に、第1のバンプ24、金属膜29
をそれぞれ形成する。
[57] A manufacturing method of a semiconductor device in which two semiconductor chips face each other, because the method of forming a metal layer on the internal electrode and the external electrode of one semiconductor chip is a different process, and thus the manufacturing cost. There was a problem that became high. A first bump 24 and a metal film 29 are simultaneously applied to an internal electrode and an external electrode of a first semiconductor chip.
Respectively.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【発明の属する技術分野】本発明の半導体装置およびそ
の製造方法は、2つの半導体チップが相対したCOC
(Chip On Chip)タイプの半導体装置およ
びその製造方法に関するものであり、特に、半導体チッ
プの電極に形成するバンプ(突起電極)の形成方法を改
善することで、高効率な製造組立を実現する半導体装置
およびその製造方法に関するものである。
BACKGROUND OF THE INVENTION 1. Field of the Invention A semiconductor device and a method of manufacturing the same according to the present invention include a COC in which two semiconductor chips face each other.
The present invention relates to a (Chip On Chip) type semiconductor device and a method for manufacturing the same, and in particular, a semiconductor that realizes highly efficient manufacturing and assembly by improving a method for forming bumps (projection electrodes) formed on electrodes of a semiconductor chip. The present invention relates to a device and a manufacturing method thereof.

【0002】[0002]

【従来の技術】従来より、半導体装置の低コスト化及び
小型化を図るために、互いに異なる機能を有する半導体
チップどうしが相対して接合されてなるCOC(Chi
p On Chip)タイプの半導体装置が提案されて
いる。
2. Description of the Related Art Conventionally, in order to reduce the cost and size of a semiconductor device, a COC (Chi) is used in which semiconductor chips having different functions are joined to each other.
A p-on-chip type semiconductor device has been proposed.

【0003】以下、従来の半導体装置およびその製造方
法について、図面を参照しながら説明する。
A conventional semiconductor device and a method of manufacturing the same will be described below with reference to the drawings.

【0004】まず、従来の半導体装置について説明す
る。
First, a conventional semiconductor device will be described.

【0005】図5は、従来の半導体装置を示す断面図で
ある。
FIG. 5 is a sectional view showing a conventional semiconductor device.

【0006】図5に示すように、第1の半導体チップ1
の内部電極2の表面には、無電解めっき法により形成し
たNiよりなる第1のバンプ3が形成されている。ま
た、第1の半導体チップ1と表面どうしが対向している
第2の半導体チップ4の内部電極5の表面には、バリヤ
メタル6が形成され、さらに、はんだよりなる第2のバ
ンプ7が形成されている。そして、第1のバンプ3と第
2のバンプ7とが接続して、第1の半導体チップ1と第
2の半導体チップ4とが電気的に接続している。
As shown in FIG. 5, the first semiconductor chip 1
The first bumps 3 made of Ni formed by electroless plating are formed on the surfaces of the internal electrodes 2. Further, a barrier metal 6 is formed on the surface of the internal electrode 5 of the second semiconductor chip 4 whose surfaces are opposed to the first semiconductor chip 1, and a second bump 7 made of solder is further formed. ing. Then, the first bump 3 and the second bump 7 are connected to each other, and the first semiconductor chip 1 and the second semiconductor chip 4 are electrically connected to each other.

【0007】また、第1の半導体チップ1には外部電極
8が形成され、外部電極8の表面にはワイヤボンド用補
助用電極9が形成され、第1の半導体チップ1が搭載さ
れたリードフレームのダイパッド10の周囲に形成され
たリード11と、第1の半導体チップ1の外部電極8と
が金属細線12により電気的に接続されている。また、
第1の半導体チップ1と第2の半導体チップ4との間に
は絶縁樹脂13が充填され、さらに、第1の半導体チッ
プ1、第2の半導体チップ4、金属細線12およびダイ
パッド10が封止樹脂13により封止されている。
An external electrode 8 is formed on the first semiconductor chip 1, a wire bonding auxiliary electrode 9 is formed on the surface of the external electrode 8, and a lead frame on which the first semiconductor chip 1 is mounted is mounted. The lead 11 formed around the die pad 10 and the external electrode 8 of the first semiconductor chip 1 are electrically connected by the thin metal wire 12. Also,
An insulating resin 13 is filled between the first semiconductor chip 1 and the second semiconductor chip 4, and the first semiconductor chip 1, the second semiconductor chip 4, the fine metal wire 12 and the die pad 10 are sealed. It is sealed with resin 13.

【0008】次に、従来の半導体装置の製造方法につい
て説明する。
Next, a conventional method of manufacturing a semiconductor device will be described.

【0009】図6〜図9は、従来の半導体装置の製造方
法の各工程を示す断面図である。
6 to 9 are sectional views showing the steps of a conventional method for manufacturing a semiconductor device.

【0010】まず、第1の半導体チップのバンプ形成方
法について説明する。
First, a bump forming method for the first semiconductor chip will be described.

【0011】図6(a)に示すように、第1の半導体チ
ップとして分離される前のウェハー14の外部電極8
に、蒸着法により0.6[μm]程度の膜厚のワイヤボ
ンド用補助用電極9を形成する。このワイヤボンド用補
助用電極9は金属膜からなり、金属細線12との接合性
を確保するため形成するものである。
As shown in FIG. 6A, the external electrode 8 of the wafer 14 before being separated as the first semiconductor chip.
Then, the auxiliary electrode 9 for wire bonding having a film thickness of about 0.6 [μm] is formed by vapor deposition. The wire bonding auxiliary electrode 9 is made of a metal film and is formed to secure the bondability with the metal thin wire 12.

【0012】次に、図6(b)に示すように、第1の半
導体チップ1の内部電極2上に無電解めっき法によって
第1のバンプを形成する際に、ワイヤボンド用補助用電
極9上にめっきが析出しないようにするための保護膜1
5をレジストによって形成する。
Next, as shown in FIG. 6B, when the first bump is formed on the internal electrode 2 of the first semiconductor chip 1 by the electroless plating method, the auxiliary electrode 9 for wire bonding is used. Protective film 1 to prevent plating from depositing on top
5 is formed by a resist.

【0013】次に、図7(a)に示すように、無電解め
っき槽16に第1の半導体チップ1を浸漬して第1の半
導体チップ1の内部電極2上に無電解めっき法によって
第1のバンプ3を形成する。
Next, as shown in FIG. 7 (a), the first semiconductor chip 1 is immersed in the electroless plating bath 16 to form the first semiconductor chip 1 on the internal electrodes 2 of the first semiconductor chip 1 by electroless plating. The bump 3 of 1 is formed.

【0014】次に、図7(b)に示すように、保護膜を
除去して第1の半導体チップ1のバンプ形成は終了す
る。
Next, as shown in FIG. 7B, the protective film is removed and the bump formation of the first semiconductor chip 1 is completed.

【0015】このようにして完成した第1の半導体チッ
プに対して、第2の半導体チップを搭載して組立を行う
製造工程について説明する。
A manufacturing process for mounting the second semiconductor chip on the first semiconductor chip thus completed and assembling will be described.

【0016】まず、図8(a)に示すように、第2の半
導体チップ4の内部電極5に電解めっき法によりはんだ
バンプ7を形成する。はんだのバンプ7の形成について
は、第2の半導体チップ4の内部電極5に蒸着法により
バリヤメタル6を形成した後、レジストによりバンプパ
ターンを形成し電解はんだめっきにより、はんだバンプ
7を形成する。そして、はんだバンプ7をマスクにして
バリヤメタル6をウエットエッチングにより溶解除去し
た後、はんだバンプ7をリフローして半球状にする。
First, as shown in FIG. 8A, solder bumps 7 are formed on the internal electrodes 5 of the second semiconductor chip 4 by electrolytic plating. Regarding the formation of the solder bumps 7, after forming the barrier metal 6 on the internal electrodes 5 of the second semiconductor chip 4 by the vapor deposition method, a bump pattern is formed by a resist and the solder bumps 7 are formed by electrolytic solder plating. Then, after the barrier metal 6 is dissolved and removed by wet etching using the solder bumps 7 as a mask, the solder bumps 7 are reflowed into a hemispherical shape.

【0017】次に、図8(b)に示すように、第1の半
導体チップ1を用意する。
Next, as shown in FIG. 8B, the first semiconductor chip 1 is prepared.

【0018】次に、図8(c)に示すように、第1の半
導体チップ1の表面に絶縁樹脂13を塗布し、接続用ツ
ール17に真空吸着した第2の半導体チップ4のはんだ
よりなる第2のバンプ7と第1の半導体チップ1の内部
電極2に形成した第1のバンプ3とを一致させる。
Next, as shown in FIG. 8C, the surface of the first semiconductor chip 1 is coated with the insulating resin 13 and is soldered to the second semiconductor chip 4 which is vacuum-sucked by the connecting tool 17. The second bumps 7 are aligned with the first bumps 3 formed on the internal electrodes 2 of the first semiconductor chip 1.

【0019】次に、図9(a)に示すように、第2の半
導体チップ4を第1の半導体チップ1に設置し、はんだ
よりなる第2のバンプ7を加熱して溶融させ、第2の半
導体チップ4の内部電極5と第1の半導体チップ1の内
部電極2を電気的に接続する。
Next, as shown in FIG. 9A, the second semiconductor chip 4 is placed on the first semiconductor chip 1, and the second bumps 7 made of solder are heated and melted to form the second bumps 7. The internal electrodes 5 of the semiconductor chip 4 and the internal electrodes 2 of the first semiconductor chip 1 are electrically connected.

【0020】最後に、図9(b)に示すように、第1の
半導体チップ1をリードフレームのダイパッド10に接
着し、第1の半導体チップ1の外部電極8に形成された
ワイヤボンド用補助用電極9とリードフレームのリード
11を金属細線12により接続し、封止樹脂13によっ
て封止する。
Finally, as shown in FIG. 9B, the first semiconductor chip 1 is adhered to the die pad 10 of the lead frame, and the wire bonding auxiliary formed on the external electrode 8 of the first semiconductor chip 1 is bonded. The electrodes 9 for use and the leads 11 of the lead frame are connected by the thin metal wires 12 and sealed by the sealing resin 13.

【0021】[0021]

【発明が解決しようとする課題】しかしながら、前記従
来の半導体装置の製造方法は、第1の半導体チップの内
部電極にバンプを形成する工程と、同じ第1の半導体チ
ップの外部電極に金属膜を形成する工程とがメッキ工程
でありながら別々であったため、金属膜の形成のための
蒸着工程が追加されて、製造コストが高くなるという課
題があった。
However, in the conventional method for manufacturing a semiconductor device, the bumps are formed on the internal electrodes of the first semiconductor chip, and the metal film is formed on the external electrodes of the same first semiconductor chip. Since the forming process is separate from the plating process, a vapor deposition process for forming the metal film is added, and the manufacturing cost is increased.

【0022】本発明の半導体装置およびその製造方法
は、前記従来の課題を解決するものであり、バンプ形成
方法を改善することで、低コストな製造組立を実現する
ことを目的とするものである。
A semiconductor device and a manufacturing method thereof according to the present invention solve the above-mentioned conventional problems, and an object thereof is to realize a low-cost manufacturing and assembling by improving a bump forming method. .

【0023】[0023]

【課題を解決するための手段】前記従来の課題を解決す
るために、本発明の半導体装置の製造方法は、第1の半
導体チップの内部電極および外部電極に、第1のバンプ
および金属膜をそれぞれ同時に形成する工程と、第2の
半導体チップの内部電極に第2のバンプを形成する工程
と、前記第1のバンプと前記第2のバンプとを電気的に
接続する工程と、前記第1の半導体チップの裏面をダイ
パッドに接着する工程と、前記第1の半導体チップの外
部電極と前記ダイパッドの周囲に形成されたリードとを
金属細線により電気的に接続する工程とからなる。
In order to solve the above-mentioned conventional problems, a method of manufacturing a semiconductor device according to the present invention provides a first bump and a metal film on an internal electrode and an external electrode of a first semiconductor chip. Forming them simultaneously, forming second bumps on the internal electrodes of the second semiconductor chip, electrically connecting the first bumps and the second bumps, and the first bumps. The step of adhering the back surface of the semiconductor chip to the die pad, and the step of electrically connecting the external electrode of the first semiconductor chip and the lead formed around the die pad with a thin metal wire.

【0024】また、第1の半導体チップの外部電極とダ
イパッドの周囲に形成されたリードとを金属細線により
電気的に接続する工程の後、前記第1の半導体チップ、
第2の半導体チップ、前記ダイパッドおよび金属細線を
封止樹脂により電気的に接続する工程を設ける。
After the step of electrically connecting the external electrodes of the first semiconductor chip and the leads formed around the die pad with a thin metal wire, the first semiconductor chip,
A step of electrically connecting the second semiconductor chip, the die pad and the thin metal wire with a sealing resin is provided.

【0025】これにより、第1の半導体チップの内部電
極にバンプを形成する工程と、同じ第1の半導体チップ
の外部電極に金属膜を形成する工程とが同時に行われる
ので、別々に設備を設けた工程が不要となって、低コス
ト、高効率なバンプおよび金属膜の形成が可能となる。
As a result, the step of forming the bump on the internal electrode of the first semiconductor chip and the step of forming the metal film on the external electrode of the same first semiconductor chip are performed at the same time, so that separate facilities are provided. This eliminates the need for additional steps and enables low cost and highly efficient formation of bumps and metal films.

【0026】また、本発明の半導体装置は、前記製造方
法により、第1の半導体チップの内部電極と第2の半導
体チップの内部電極とがバンプを介して電気的に接続さ
れ、前記第1の半導体チップの裏面がダイパッドに接着
され、表面に金属膜が形成された前記第1の半導体チッ
プの外部電極と、前記ダイパッドの周囲に形成されたリ
ードとが金属細線により電気的に接続され、前記外部電
極の表面に形成された金属膜の材料と前記バンプの材料
とが同一である。
Further, in the semiconductor device of the present invention, the internal electrode of the first semiconductor chip and the internal electrode of the second semiconductor chip are electrically connected via the bump by the manufacturing method, and the first electrode is formed. The back surface of the semiconductor chip is adhered to a die pad, the external electrodes of the first semiconductor chip having a metal film formed on the surface thereof and the leads formed around the die pad are electrically connected by a thin metal wire, The material of the metal film formed on the surface of the external electrode and the material of the bump are the same.

【0027】[0027]

【発明の実施の形態】以下、本発明の一実施形態の半導
体装置およびその製造方法について、図面を参照しなが
ら説明する。
DETAILED DESCRIPTION OF THE INVENTION A semiconductor device and a method of manufacturing the same according to an embodiment of the present invention will be described below with reference to the drawings.

【0028】まず、半導体装置の実施形態について説明
する。
First, an embodiment of the semiconductor device will be described.

【0029】図1は、本実施形態の半導体装置を示す断
面図である。
FIG. 1 is a sectional view showing the semiconductor device of this embodiment.

【0030】図1に示すように、第1の半導体チップ1
8の表面に内部電極19および外部電極20が形成さ
れ、第2の半導体チップ21の表面には内部電極22が
形成されている。第2の半導体チップ21の内部電極2
2にはバリヤメタル23が形成され、第1の半導体チッ
プ18の内部電極19には、電解めっき法により形成し
たNiよりなる高さ5[μm]の第1のバンプ24が形
成され、第2の半導体チップ21の内部電極22表面の
バリヤメタル23にはSn−3.5Agはんだよりなる
第2のバンプ25が形成され、第1のバンプ24と第2
のバンプ25とが電気的に接続されている。また、第1
の半導体チップ18と第2の半導体チップ21との間に
はエポキシあるいはポリイミドの絶縁性樹脂26が充填
されている。
As shown in FIG. 1, the first semiconductor chip 1
Internal electrodes 19 and external electrodes 20 are formed on the surface of No. 8, and internal electrodes 22 are formed on the surface of the second semiconductor chip 21. Internal electrode 2 of second semiconductor chip 21
A barrier metal 23 is formed on the second semiconductor chip 2, and a first bump 24 having a height of 5 μm and made of Ni formed by electrolytic plating is formed on the internal electrode 19 of the first semiconductor chip 18. A second bump 25 made of Sn-3.5Ag solder is formed on the barrier metal 23 on the surface of the internal electrode 22 of the semiconductor chip 21, and the first bump 24 and the second bump 25 are formed.
Bumps 25 are electrically connected. Also, the first
An insulating resin 26 of epoxy or polyimide is filled between the semiconductor chip 18 and the second semiconductor chip 21.

【0031】そして、第1の半導体チップ18の裏面
は、リードフレームのダイパッド27にダイボンド樹脂
28により接着され、第1の半導体チップ18の外部電
極20上に形成されたNiよりなる金属膜29とリード
フレームのリード30とは金属細線31を介して電気的
に接続されている。第1の半導体チップ18、第2の半
導体チップ21、金属細線31、ダイパッド27および
リード30の一部は封止樹脂32によって封止されてい
る。
The back surface of the first semiconductor chip 18 is bonded to the die pad 27 of the lead frame with a die bond resin 28, and a metal film 29 made of Ni is formed on the external electrode 20 of the first semiconductor chip 18. It is electrically connected to the lead 30 of the lead frame through a thin metal wire 31. Part of the first semiconductor chip 18, the second semiconductor chip 21, the thin metal wires 31, the die pad 27 and the leads 30 are sealed with a sealing resin 32.

【0032】ここで、本実施形態の半導体装置の特徴的
構成は、第1の半導体チップの内部電極に形成された第
1のバンプの材料と、第1の半導体チップの外部電極に
形成された金属膜の材料とが、同一の材料から構成され
ていることであり、その材料は、NiおよびAuの2種
の金属から構成されているか、または、Ti,Cu,
W,Pd,Pt,Ag,NiおよびAuのいずれかの金
属からなるものである。
Here, the characteristic configuration of the semiconductor device of this embodiment is that the material of the first bumps formed on the internal electrodes of the first semiconductor chip and the external electrodes of the first semiconductor chip are formed. The material of the metal film is composed of the same material, and the material is composed of two kinds of metals of Ni and Au, or Ti, Cu,
It is made of a metal selected from W, Pd, Pt, Ag, Ni and Au.

【0033】次に、本発明の半導体装置の製造方法の実
施形態について説明する。
Next, an embodiment of the method for manufacturing a semiconductor device of the present invention will be described.

【0034】図2〜図4は、本実施形態の半導体装置の
製造方法の各工程を示す断面図である。
2 to 4 are sectional views showing the steps of the method for manufacturing a semiconductor device of this embodiment.

【0035】まず、図2(a)に示すように、表面に内
部電極19および外部電極20が形成された第1の半導
体チップ18を用意する。
First, as shown in FIG. 2A, a first semiconductor chip 18 having an internal electrode 19 and an external electrode 20 formed on its surface is prepared.

【0036】次に、図2(b)および図2(c)に示す
ように、第1の半導体チップ18を無電解Niめっきの
前処理を行い、めっき槽33にある90[℃]の無電解
Niめっき液に15分程度浸漬した後、80[℃]の置
換Auめっき液に浸漬することで、第1の半導体チップ
18の内部電極19と第1の半導体チップ18の外部電
極20に対して、Niの膜厚が5[μm]程度で、Au
の膜厚が0.05[μm]程度の2種の金属よりなる第
1のバンプ24、金属膜29を形成する。
Next, as shown in FIGS. 2 (b) and 2 (c), the first semiconductor chip 18 is subjected to pretreatment for electroless Ni plating, and the first semiconductor chip 18 is stored in the plating bath 33 at 90 ° C. After being immersed in the electrolytic Ni plating solution for about 15 minutes and then immersed in the substitution Au plating solution at 80 [° C.], the internal electrode 19 of the first semiconductor chip 18 and the external electrode 20 of the first semiconductor chip 18 are When the Ni film thickness is about 5 μm, Au
The first bump 24 and the metal film 29 made of two kinds of metal having a film thickness of about 0.05 [μm] are formed.

【0037】また、別工程において(図示せず)、第2
の半導体チップ(図示せず)の内部電極に、蒸着法によ
って、Tiの膜厚が0.2[μm]で、Cuの膜厚が
0.5[μm]からなるバリヤメタルを形成する。そし
て、厚みが30[μm]程度のレジストを第2の半導体
チップの内部電極を除く部分に形成し、直径が50[μ
m]の金属膜(図示せず)をバリヤメタルの表面にを形
成し、電解NiめっきによりNiを3[μm]金属膜上
面にめっきし、さらに電解Sn−3.5Agめっきによ
り25[μm]程度の厚みでめっきして第2のバンプ2
5を形成する。そして、NiとSn−3.5Agで形成
した第2のバンプ25をマスクにして、Ti/Cuで形
成された第2のバリヤメタル23をTiは過酸化水素
水、Cuは硫酸でウエットエッチングにより溶解除去
し、Sn−3.5Agのめっき層をリフローして半球状
にする。
In another step (not shown), the second
A barrier metal having a Ti film thickness of 0.2 [μm] and a Cu film thickness of 0.5 [μm] is formed on the internal electrodes of the semiconductor chip (not shown) by vapor deposition. Then, a resist having a thickness of about 30 [μm] is formed on a portion of the second semiconductor chip excluding the internal electrodes and has a diameter of 50 [μm].
m] metal film (not shown) is formed on the surface of the barrier metal, and Ni is plated on the upper surface of the metal film of 3 [μm] by electrolytic Ni plating, and further 25 [μm] by electrolytic Sn-3.5Ag plating. The second bump 2 by plating with the thickness of
5 is formed. Then, using the second bumps 25 made of Ni and Sn-3.5Ag as a mask, the second barrier metal 23 made of Ti / Cu is dissolved by wet etching with hydrogen peroxide water for Ti and sulfuric acid for Cu by wet etching. After removal, the Sn-3.5Ag plated layer is reflowed into a hemispherical shape.

【0038】次に、図3(a)に示すように、前記のよ
うに第2のバンプ25が形成された第2の半導体チップ
21を用意する。
Next, as shown in FIG. 3A, the second semiconductor chip 21 on which the second bumps 25 are formed as described above is prepared.

【0039】同時に、図3(b)に示すように、第1の
バンプ24および金属膜29が形成された第1の半導体
チップ18を用意する。
At the same time, as shown in FIG. 3B, the first semiconductor chip 18 on which the first bumps 24 and the metal film 29 are formed is prepared.

【0040】次に、図3(c)に示すように、第1の半
導体チップ18上の第2の半導体チップ21を搭載する
位置に、第1の半導体チップ18の外部電極20を塞が
ないようにエポキシ、ポリイミド、アクリル等の絶縁性
樹脂26を塗布し、接合用ツール34に真空吸着した第
2の半導体チップ21を降下させて、第1のバンプ24
と第2のバンプ25を電気的に接続する。
Next, as shown in FIG. 3C, the external electrode 20 of the first semiconductor chip 18 is not blocked at the position where the second semiconductor chip 21 is mounted on the first semiconductor chip 18. Insulating resin 26 such as epoxy, polyimide, or acrylic is applied as described above, and the second semiconductor chip 21 that has been vacuum-adsorbed by the bonding tool 34 is lowered to make the first bump 24
And the second bump 25 are electrically connected.

【0041】次に、図4(a)に示すように、接合用ツ
ール34を介して加熱することにより第1のバンプ24
と第2のバンプ25とを接合する。その後、200
[℃]〜270[℃]に加熱して、Sn−3.5Agは
んだで形成された第2のバンプ25を溶融させ、Ni/
Auで形成された第1のバンプ24に接合し、さらに絶
縁性樹脂26を硬化させる。はんだ溶融時に、Ni/A
u膜中のAuは、全てはんだ内部に拡散してしまい、接
合部はNiとはんだのみとなる。また、この時、第1の
半導体チップ18と第2の半導体チップ21の表面間の
間隙は、数[μm]〜30[μm]である。
Next, as shown in FIG. 4A, the first bumps 24 are heated by heating through the bonding tool 34.
And the second bump 25 are joined. Then 200
By heating to [° C.] to 270 [° C.], the second bump 25 formed of Sn-3.5Ag solder is melted, and Ni /
It is bonded to the first bump 24 formed of Au, and the insulating resin 26 is cured. Ni / A when solder is melted
The Au in the u film is entirely diffused inside the solder, and the joint is only Ni and the solder. At this time, the gap between the surfaces of the first semiconductor chip 18 and the second semiconductor chip 21 is several [μm] to 30 [μm].

【0042】次に、図4(b)に示すように、第2の半
導体チップ21が接続した第1の半導体チップ18の裏
面をリードフレームのダイパッド27にダイボンド樹脂
28により接着し、第1の半導体チップ18の外部電極
20上のNiよりなる金属膜29とリードフレームのリ
ード30とを金属細線31により接続し、第1の半導体
チップ18、第2の半導体チップ21、金属細線31お
よびダイパッド27を封止樹脂32により封止する。
Next, as shown in FIG. 4B, the back surface of the first semiconductor chip 18 to which the second semiconductor chip 21 is connected is adhered to the die pad 27 of the lead frame by the die bond resin 28 to form the first semiconductor chip 18. The metal film 29 made of Ni on the external electrode 20 of the semiconductor chip 18 and the lead 30 of the lead frame are connected by a metal thin wire 31, and the first semiconductor chip 18, the second semiconductor chip 21, the metal thin wire 31 and the die pad 27. Is sealed with the sealing resin 32.

【0043】以上、本実施形態の半導体装置およびその
製造方法は、第1の半導体チップの内部電極および外部
電極に対して同時に、それぞれバンプ、金属膜を形成す
ることで、別々に設備を設けた工程が不要となって、低
コスト、高効率なバンプおよび金属膜の形成が可能とな
る。
As described above, in the semiconductor device and the manufacturing method thereof according to the present embodiment, the equipment is provided separately by simultaneously forming the bump and the metal film on the internal electrode and the external electrode of the first semiconductor chip, respectively. The process becomes unnecessary, and it becomes possible to form bumps and metal films at low cost and with high efficiency.

【0044】[0044]

【発明の効果】本発明の半導体装置およびその製造方法
は、第1の半導体チップの内部電極と外部電極とに同時
にバンプ、金属膜をそれぞれ形成することで、低コスト
な半導体装置を得ることができる。
According to the semiconductor device and the method of manufacturing the same of the present invention, a bump and a metal film are simultaneously formed on the internal electrode and the external electrode of the first semiconductor chip, respectively, to obtain a low-cost semiconductor device. it can.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の一実施形態の半導体装置を示す断面図FIG. 1 is a sectional view showing a semiconductor device according to an embodiment of the present invention.

【図2】本発明の一実施形態の半導体装置の製造方法の
各工程を示す断面図
FIG. 2 is a sectional view showing each step of the method for manufacturing the semiconductor device according to the embodiment of the present invention.

【図3】本発明の一実施形態の半導体装置の製造方法の
各工程を示す断面図
FIG. 3 is a cross-sectional view showing each step of the method for manufacturing the semiconductor device of the embodiment of the present invention.

【図4】本発明の一実施形態の半導体装置の製造方法の
各工程を示す断面図
FIG. 4 is a sectional view showing each step of the method for manufacturing the semiconductor device according to the embodiment of the present invention.

【図5】従来の半導体装置を示す断面図FIG. 5 is a sectional view showing a conventional semiconductor device.

【図6】従来の半導体装置の製造方法の各工程を示す断
面図
FIG. 6 is a sectional view showing each step of a conventional method for manufacturing a semiconductor device.

【図7】従来の半導体装置の製造方法の各工程を示す断
面図
FIG. 7 is a cross-sectional view showing each step of a conventional method for manufacturing a semiconductor device.

【図8】従来の半導体装置の製造方法の各工程を示す断
面図
FIG. 8 is a sectional view showing each step of a conventional method for manufacturing a semiconductor device.

【図9】従来の半導体装置の製造方法の各工程を示す断
面図
FIG. 9 is a sectional view showing each step of a conventional semiconductor device manufacturing method.

【符号の説明】[Explanation of symbols]

1 第1の半導体チップ 2 内部電極 3 第1のバンプ 4 第2の半導体チップ 5 内部電極 6 バリヤメタル 7 第2のバンプ 8 外部電極 9 ワイヤボンド用補助用電極 10 ダイパッド 11 リード 12 金属細線 13 絶縁樹脂 14 ウェハー 15 保護膜 16 無電解めっき槽 17 接続用ツール 18 第1の半導体チップ 19 内部電極 20 外部電極 21 第2の半導体チップ 22 内部電極 23 バリヤメタル 24 第1のバンプ 25 第2のバンプ 26 絶縁性樹脂 27 ダイパッド 28 ダイボンド樹脂 29 金属膜 30 リード 31 金属細線 32 封止樹脂 33 めっき槽 34 接合用ツール 1 First semiconductor chip 2 internal electrodes 3 first bump 4 Second semiconductor chip 5 internal electrodes 6 barrier metal 7 Second bump 8 external electrodes 9 Auxiliary electrode for wire bonding 10 die pad 11 leads 12 thin metal wires 13 Insulating resin 14 wafers 15 Protective film 16 Electroless plating bath 17 Connection tools 18 First semiconductor chip 19 internal electrodes 20 external electrodes 21 Second semiconductor chip 22 Internal electrode 23 Barrier Metal 24 First bump 25 Second bump 26 Insulating resin 27 die pad 28 Die bond resin 29 Metal film 30 leads 31 thin metal wire 32 sealing resin 33 plating tank 34 Joining tool

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H01L 25/18 H01L 21/92 603B 604B (72)発明者 金子 英之 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 中岡 由起子 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 藤本 博昭 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Fターム(参考) 5F044 AA01 EE04 FF04 LL04 LL13 QQ03 QQ04 QQ05 RR02 ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 7 Identification symbol FI theme code (reference) H01L 25/18 H01L 21/92 603B 604B (72) Inventor Hideyuki Kaneko 1006 Kadoma, Kadoma-shi, Osaka Matsushita Electric Industry Co., Ltd. (72) Inventor Yukiko Nakaoka 1006, Kadoma, Kadoma City, Osaka Prefecture Matsushita Electric Industrial Co., Ltd. (72) Inventor, Hiroaki Fujimoto 1006, Kadoma, Kadoma City, Osaka F Term (Reference) ) 5F044 AA01 EE04 FF04 LL04 LL13 QQ03 QQ04 QQ05 RR02

Claims (4)

【特許請求の範囲】[Claims] 【請求項1】 第1の半導体チップの内部電極および外
部電極に、第1のバンプおよび金属膜をそれぞれ同時に
形成する工程と、第2の半導体チップの内部電極に第2
のバンプを形成する工程と、前記第1のバンプと前記第
2のバンプとを電気的に接続する工程と、前記第1の半
導体チップの裏面をダイパッドに接着する工程と、前記
第1の半導体チップの外部電極と前記ダイパッドの周囲
に形成されたリードとを金属細線により電気的に接続す
る工程とからなることを特徴とする半導体装置の製造方
法。
1. A step of simultaneously forming a first bump and a metal film on an internal electrode and an external electrode of a first semiconductor chip, respectively, and a step of forming a second bump on an internal electrode of a second semiconductor chip.
Forming the bumps, electrically connecting the first bumps to the second bumps, adhering the back surface of the first semiconductor chip to a die pad, and the first semiconductor A method of manufacturing a semiconductor device, comprising the step of electrically connecting an external electrode of a chip and a lead formed around the die pad with a thin metal wire.
【請求項2】 第1の半導体チップの外部電極とダイパ
ッドの周囲に形成されたリードとを金属細線により電気
的に接続する工程の後、前記第1の半導体チップ、第2
の半導体チップ、前記ダイパッドおよび金属細線を封止
樹脂により電気的に接続する工程を設けることを特徴と
する請求項1に記載の半導体装置の製造方法。
2. After the step of electrically connecting the external electrodes of the first semiconductor chip and the leads formed around the die pad with a thin metal wire, the first semiconductor chip, the second semiconductor chip
2. The method of manufacturing a semiconductor device according to claim 1, further comprising the step of electrically connecting the semiconductor chip, the die pad, and the thin metal wire with a sealing resin.
【請求項3】 第1の半導体チップの内部電極と第2の
半導体チップの内部電極とがバンプを介して電気的に接
続され、前記第1の半導体チップの裏面がダイパッドに
接着され、表面に金属膜が形成された前記第1の半導体
チップの外部電極と、前記ダイパッドの周囲に形成され
たリードとが金属細線により電気的に接続され、前記外
部電極の表面に形成された金属膜の材料と前記バンプの
材料とが同一であることを特徴とする半導体装置。
3. The internal electrodes of the first semiconductor chip and the internal electrodes of the second semiconductor chip are electrically connected via bumps, and the back surface of the first semiconductor chip is adhered to the die pad and The external electrode of the first semiconductor chip on which the metal film is formed and the leads formed around the die pad are electrically connected by a thin metal wire, and the material of the metal film formed on the surface of the external electrode. And a material of the bump is the same, a semiconductor device.
【請求項4】 外部電極の表面に形成された金属膜の材
料は、NiおよびAuからなることを特徴とする請求項
3に記載の半導体装置。
4. The semiconductor device according to claim 3, wherein the material of the metal film formed on the surface of the external electrode is Ni and Au.
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* Cited by examiner, † Cited by third party
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JP2008243853A (en) * 2007-03-23 2008-10-09 Renesas Technology Corp Interposer substrate, LSI chip and information terminal device using the same, interposer substrate manufacturing method, and LSI chip manufacturing method

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* Cited by examiner, † Cited by third party
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JP2008243853A (en) * 2007-03-23 2008-10-09 Renesas Technology Corp Interposer substrate, LSI chip and information terminal device using the same, interposer substrate manufacturing method, and LSI chip manufacturing method

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