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JP2003289099A - Semiconductor device and method of manufacturing semiconductor device - Google Patents

Semiconductor device and method of manufacturing semiconductor device

Info

Publication number
JP2003289099A
JP2003289099A JP2002089954A JP2002089954A JP2003289099A JP 2003289099 A JP2003289099 A JP 2003289099A JP 2002089954 A JP2002089954 A JP 2002089954A JP 2002089954 A JP2002089954 A JP 2002089954A JP 2003289099 A JP2003289099 A JP 2003289099A
Authority
JP
Japan
Prior art keywords
insulating film
polymer
semiconductor device
dielectric constant
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2002089954A
Other languages
Japanese (ja)
Inventor
Miyoko Shimada
美代子 島田
Renpei Nakada
錬平 中田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2002089954A priority Critical patent/JP2003289099A/en
Publication of JP2003289099A publication Critical patent/JP2003289099A/en
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Abstract

(57)【要約】 【課題】 十分に低い誘電率を有するとともに密着性に
優れた層間絶縁膜を有し、信頼性の高い半導体装置を提
供する。 【解決手段】 半導体基板(10)と、前記半導体基板
上に形成された第1の絶縁膜(15)と、前記第1の絶
縁膜の直上に形成された第2の絶縁膜(18)と、前記
第1の絶縁膜に設けられたホール内に埋め込まれたプラ
グ(17)と、前記第1の絶縁膜に達して前記第2の絶
縁膜に設けられた溝中に埋め込まれた配線層(20)と
を具備する半導体装置である。前記第1および第2の絶
縁膜は、それぞれ3.5以下の比誘電率を有する同一種
類の低誘電率膜からなり、前記第1の絶縁膜の比誘電率
は前記第2の絶縁膜の比誘電率より大きいことを特徴と
する。
(57) [Problem] To provide a highly reliable semiconductor device having an interlayer insulating film having a sufficiently low dielectric constant and excellent adhesion. SOLUTION: A semiconductor substrate (10), a first insulating film (15) formed on the semiconductor substrate, and a second insulating film (18) formed directly on the first insulating film. A plug buried in a hole provided in the first insulating film, and a wiring layer reaching the first insulating film and buried in a groove provided in the second insulating film. (20) A semiconductor device comprising: The first and second insulating films are each composed of the same type of low dielectric constant film having a relative dielectric constant of 3.5 or less, and the relative dielectric constant of the first insulating film is equal to that of the second insulating film. It is characterized by being larger than the relative permittivity.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【発明の属する技術分野】本発明は、半導体装置および
その製造方法に係わり、特に、低誘電率膜を層間絶縁膜
として用いた多層配線構造を有する半導体装置およびそ
の製造方法に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a semiconductor device having a multi-layer wiring structure using a low dielectric constant film as an interlayer insulating film and a manufacturing method thereof.

【0002】[0002]

【従来の技術】半導体素子の微細化によって配線寸法が
小さくなるのに伴なって、配線間容量が増加しデバイス
の動作速度に大きな影響を与えるようになりつつある。
微細化するデバイスの高速化を達成するためには、配線
抵抗と線間容量との積を小さくする必要があり、このた
めには、低抵抗の銅配線と共に、配線容量低減のため低
誘電率層間絶縁膜の採用が不可欠になる。近年、有機シ
リコン酸化膜やシリコンを含まない有機樹脂膜などの材
料からなる多孔質(ポーラス)低誘電率膜(比誘電率〜
2.5以下)を層間絶縁膜に適用することが要求されて
いる。
2. Description of the Related Art As the size of wirings has become smaller due to the miniaturization of semiconductor elements, the capacitance between wirings has increased and the operating speed of devices has come to be greatly affected.
In order to achieve high-speed miniaturization of devices, it is necessary to reduce the product of wiring resistance and interline capacitance. To this end, low-resistance copper wiring and low dielectric constant are required to reduce wiring capacitance. Adoption of an interlayer insulating film becomes essential. In recent years, porous low dielectric constant films (relative dielectric constants) made of materials such as organic silicon oxide films and organic resin films containing no silicon.
2.5 or less) is required to be applied to the interlayer insulating film.

【0003】ポーラス低誘電率膜を層間絶縁膜として用
いた半導体装置の例を図2に示す。図示する半導体装置
においては、素子(図示せず)が形成された半導体基板
10上には、絶縁膜11と、バリアメタル層13を介し
て下層配線層14が埋め込まれた絶縁膜12とが順次形
成されている。この絶縁膜12上には、ポーラス低誘電
率膜からなる層間絶縁膜21が設けられ、バリアメタル
層16を側面に有するヴィアプラグ17と、バリアメタ
ル層19を介して上層配線層20とが埋め込まれる。
An example of a semiconductor device using a porous low dielectric constant film as an interlayer insulating film is shown in FIG. In the illustrated semiconductor device, an insulating film 11 and an insulating film 12 in which a lower wiring layer 14 is buried via a barrier metal layer 13 are sequentially formed on a semiconductor substrate 10 on which elements (not shown) are formed. Has been formed. An interlayer insulating film 21 made of a porous low dielectric constant film is provided on the insulating film 12, and a via plug 17 having a barrier metal layer 16 on its side surface and an upper wiring layer 20 via a barrier metal layer 19 are embedded. Be done.

【0004】こうした半導体装置を形成するに当たっ
て、上層配線層を形成するための溝を絶縁膜21に加工
する際、ポーラスであるがゆえ配線溝底が荒れたり、加
工の制御が困難になるという問題がある。配線溝底の荒
れは、半導体装置の信頼性を低下させるおそれがある。
この問題を回避するために、図3に示すように、配線層
の絶縁膜とヴィア層の絶縁膜との間にエッチングストッ
パー層を介在させる構造が採用されている。図示する構
造においては、前述と同様の下層配線層14が埋め込ま
れた絶縁膜12上には、ヴィアプラグ17が埋め込まれ
た絶縁膜22と上層配線層20が埋め込まれた絶縁膜2
4とが、エッチングストッパー層23を介して積層され
る。一般的に、エッチングストッパー層23を構成する
膜の比誘電率は5程度と大きいため、絶縁膜22および
24としてポーラス低誘電率膜を用いたところで、実効
的な誘電率が上昇してしまう。また、一般的に積層され
る膜が増えて界面が増加すると、剥がれの問題が懸念さ
れる。
In forming such a semiconductor device, when the groove for forming the upper wiring layer is processed into the insulating film 21, there is a problem that the wiring groove bottom is rough and the processing is difficult to control because it is porous. There is. The roughness of the bottom of the wiring groove may reduce the reliability of the semiconductor device.
In order to avoid this problem, as shown in FIG. 3, a structure in which an etching stopper layer is interposed between the insulating film of the wiring layer and the insulating film of the via layer is adopted. In the structure shown in the figure, on the insulating film 12 in which the lower wiring layer 14 similar to that described above is embedded, the insulating film 22 in which the via plug 17 is embedded and the insulating film 2 in which the upper wiring layer 20 is embedded
4 are stacked with the etching stopper layer 23 interposed therebetween. Generally, the relative dielectric constant of the film forming the etching stopper layer 23 is as large as about 5, so that when the porous low dielectric constant film is used as the insulating films 22 and 24, the effective dielectric constant increases. Further, in general, when the number of laminated films increases and the number of interfaces increases, there is a fear of peeling.

【0005】[0005]

【発明が解決しようとする課題】そこで本発明は、十分
に低い誘電率を有するとともに密着性に優れた層間絶縁
膜を有し、信頼性の高い半導体装置を提供することを目
的とする。
SUMMARY OF THE INVENTION It is therefore an object of the present invention to provide a highly reliable semiconductor device having an interlayer insulating film having a sufficiently low dielectric constant and excellent adhesion.

【0006】また本発明は、十分に低い誘電率を有する
とともに密着性に優れた層間絶縁膜を、配線溝底に荒れ
を生じさせず、容易に加工制御し得る半導体装置の製造
方法を提供することを目的とする。
Further, the present invention provides a method of manufacturing a semiconductor device which can easily control the processing of an interlayer insulating film having a sufficiently low dielectric constant and excellent adhesion without causing roughness on the bottom of the wiring groove. The purpose is to

【0007】[0007]

【課題を解決するための手段】上記課題を解決するため
に、本発明の一態様は、半導体基板と、前記半導体基板
上に形成された第1の絶縁膜と、前記第1の絶縁膜の直
上に形成された第2の絶縁膜と、前記第1の絶縁膜に設
けられたホール内に埋め込まれたプラグと、前記第1の
絶縁膜に達して前記第2の絶縁膜に設けられた溝中に埋
め込まれた配線層とを具備し、前記第1および第2の絶
縁膜は、それぞれ3.5以下の比誘電率を有する同一種
類の低誘電率膜からなり、前記第1の絶縁膜の比誘電率
は前記第2の絶縁膜の比誘電率より大きいことを特徴と
する半導体装置を提供する。
In order to solve the above problems, according to one embodiment of the present invention, a semiconductor substrate, a first insulating film formed on the semiconductor substrate, and a first insulating film are provided. The second insulating film formed immediately above, the plug embedded in the hole provided in the first insulating film, and the second insulating film reaching the first insulating film and provided in the second insulating film A wiring layer embedded in the groove, wherein the first and second insulating films are made of the same type of low dielectric constant film having a relative dielectric constant of 3.5 or less. A relative dielectric constant of the film is larger than that of the second insulating film.

【0008】また本発明の他の態様は、半導体基板と、
前記半導体基板上に形成された第1の絶縁膜と、前記第
1の絶縁膜の直上に形成された第2の絶縁膜と、前記第
1の絶縁膜に設けられたホール内に埋め込まれたプラグ
と、前記第1の絶縁膜に達して前記第2の絶縁膜に設け
られた溝中に埋め込まれた配線層とを具備し、前記第1
および第2の絶縁膜は、互いに構成元素が一致した比誘
電率3.5以下の低誘電率膜からなり、前記第1の絶縁
膜の密度は前記第2の絶縁膜の密度より大きいことを特
徴とする半導体装置を提供する。
Another aspect of the present invention is a semiconductor substrate,
A first insulating film formed on the semiconductor substrate, a second insulating film formed directly on the first insulating film, and a hole formed in the first insulating film. A plug layer and a wiring layer that reaches the first insulating film and is embedded in a groove provided in the second insulating film;
And the second insulating film is made of a low dielectric constant film having a relative dielectric constant of 3.5 or less in which constituent elements match each other, and the density of the first insulating film is higher than that of the second insulating film. A characteristic semiconductor device is provided.

【0009】本発明のさらに他の態様は、半導体基板上
に、メチルポリシロキサンを主成分とし重量平均分子量
が10倍以上異なる第1および第2のポリマーを含有す
る溶液材料を塗布して、第1の塗膜を形成する工程と、
前記第1の塗膜の直上に、メチルポリシロキサンを主成
分とする第3のポリマーを含有する溶液材料を塗布し
て、第2の塗膜を形成する工程と、前記第1および第2
の塗膜に対して同時に熱処理を施すことにより、3.5
以下の比誘電率を有する第1の有機シリコン酸化膜、お
よび2.5以下の比誘電率を有する第2の有機シリコン
酸化膜を形成する工程と、前記第1の有機シリコン酸化
膜にホールを形成し、この第1の有機シリコン酸化膜が
露出するように前記第2の有機シリコン酸化膜に溝を形
成する工程と、前記ホールおよび溝に導電性材料を埋め
込んでプラグおよび配線層を形成する工程とを具備する
ことを特徴とする半導体装置の製造方法を提供する。
Yet another aspect of the present invention is to coat a semiconductor substrate with a solution material containing first and second polymers containing methylpolysiloxane as a main component and having a weight average molecular weight different by 10 times or more, A step of forming a coating film of 1;
Immediately above the first coating film, a solution material containing a third polymer containing methylpolysiloxane as a main component is applied to form a second coating film, and the first and second coating films are formed.
By applying heat treatment to the coating film of
Forming a first organic silicon oxide film having the following relative dielectric constant and a second organic silicon oxide film having a relative dielectric constant of 2.5 or less; and forming holes in the first organic silicon oxide film. And forming a groove in the second organic silicon oxide film so that the first organic silicon oxide film is exposed, and a plug and a wiring layer are formed by filling a conductive material in the hole and the groove. The present invention provides a method for manufacturing a semiconductor device, which comprises:

【0010】[0010]

【発明の実施の形態】以下、図面を参照して本発明の一
実施例を詳細に説明する。
DETAILED DESCRIPTION OF THE INVENTION An embodiment of the present invention will be described in detail below with reference to the drawings.

【0011】図1には、本発明の一実施形態にかかる半
導体装置の断面図を示す。
FIG. 1 is a sectional view of a semiconductor device according to an embodiment of the present invention.

【0012】図示する半導体装置においては、素子(図
示せず)が形成された半導体基板10上には、絶縁膜1
1および12が順次形成されており、絶縁膜12には、
TaN等からなるバリアメタル層13を介してCu等か
らなる下層配線層14が埋め込まれている。絶縁膜11
および12は、例えばCVD法や塗布法等により構成す
ることができる。
In the illustrated semiconductor device, the insulating film 1 is formed on the semiconductor substrate 10 on which elements (not shown) are formed.
1 and 12 are sequentially formed, and the insulating film 12 has
A lower wiring layer 14 made of Cu or the like is buried via a barrier metal layer 13 made of TaN or the like. Insulating film 11
And 12 can be formed by, for example, a CVD method or a coating method.

【0013】絶縁膜12上には、ヴィア層の絶縁膜15
および配線層の絶縁膜18が順次形成される。絶縁膜1
5および18に連続して設けられたホールおよび溝から
なる凹部には、TaN等からなるバリアメタル層16お
よび19を介して、Cu等を埋め込むことにより、ヴィ
アプラグ17および上層配線層20がそれぞれ形成され
る。
On the insulating film 12, a via-layer insulating film 15 is formed.
And the insulating film 18 of the wiring layer is sequentially formed. Insulation film 1
The via plug 17 and the upper wiring layer 20 are respectively filled in the recesses formed by the holes and the grooves formed in succession with 5 and 18 by inserting Cu or the like through the barrier metal layers 16 and 19 made of TaN or the like. It is formed.

【0014】絶縁膜12とヴィア層の絶縁膜15との間
には、例えばSiN膜、SiC膜などのCVD法による
絶縁膜が形成されていてもよい。
An insulating film such as a SiN film or a SiC film may be formed between the insulating film 12 and the via-layer insulating film 15 by the CVD method.

【0015】ヴィア層の絶縁膜15および配線層の絶縁
膜18は、互いに構成元素が完全に一致した比誘電率
3.5以下の低誘電率膜から形成される。ただし、絶縁
膜15の密度は絶縁膜18の密度よりも大きい。具体的
には、絶縁膜15の密度は、1.2g/cm3以上2.
0g/cm3以下であり、絶縁膜18の密度は、0.5
g/cm3以上1.2g/cm3未満である。
The insulating film 15 of the via layer and the insulating film 18 of the wiring layer are formed of a low dielectric constant film whose relative dielectric constant is 3.5 or less and whose constituent elements are completely the same. However, the density of the insulating film 15 is higher than that of the insulating film 18. Specifically, the density of the insulating film 15 is 1.2 g / cm 3 or more.2.
0 g / cm 3 or less, and the density of the insulating film 18 is 0.5
is less than g / cm 3 or more 1.2g / cm 3.

【0016】ヴィア層の絶縁膜15は、低誘電率を維持
しつつ密度を高めることが必要であるものの、密度が過
剰に大きい場合には、比誘電率が、本実施例の低誘電率
膜に要求される3.5を越えるおそれがある。3.5以
下の比誘電率を維持するには、ヴィア層の絶縁膜15の
密度は2.0g/cm3以下に抑えることが望まれる。
また、配線層の絶縁膜18より高い密度を確保するに
は、ヴィア層の絶縁膜15の密度の下限は1.2g/c
3とすることが好ましい。一方、配線層の絶縁膜18
は、比誘電率が低いほど好ましい。具体的には、比誘電
率2.5以下が好ましく、この程度の比誘電率を有する
絶縁膜の密度は1.2g/cm3未満である。しかしな
がら、密度が過剰に小さい場合には膜として保つことが
困難となるため、配線層の絶縁膜18の密度は、最低で
も0.5g/cm3とすることが望まれる。
The insulating film 15 of the via layer is required to have a high density while maintaining a low dielectric constant. However, when the density is excessively high, the relative dielectric constant is the low dielectric constant film of this embodiment. There is a possibility that the required 3.5 will be exceeded. In order to maintain the relative dielectric constant of 3.5 or less, it is desired that the density of the insulating film 15 of the via layer be suppressed to 2.0 g / cm 3 or less.
In order to secure a higher density than the insulating film 18 of the wiring layer, the lower limit of the density of the insulating film 15 of the via layer is 1.2 g / c.
It is preferably m 3 . On the other hand, the insulating film 18 of the wiring layer
Is preferable as the relative dielectric constant is lower. Specifically, the relative dielectric constant is preferably 2.5 or less, and the density of the insulating film having such a relative dielectric constant is less than 1.2 g / cm 3 . However, if the density is excessively low, it becomes difficult to keep the film as a film, and therefore the density of the insulating film 18 of the wiring layer is desired to be at least 0.5 g / cm 3 .

【0017】絶縁膜15および絶縁膜18は、上述した
ように構成元素が完全に一致した膜であるが、2つの絶
縁膜における構成元素の組成比は、異なっていてもよ
い。具体的には、これら2つの絶縁膜15および18
は、ともにポリアリーレンやポリアリーレンポリエーテ
ルなどの塗布型有機ポリマー(有機SOD)膜、ハイド
ロジェンシルセスキオキサン膜またはメチルポリシロキ
サン膜により形成することができる。ヴィア層の絶縁膜
15および配線層の絶縁膜18が同一種類の膜により構
成されるので、これら2つの絶縁膜は、十分な密着性を
もって積層される。
The insulating film 15 and the insulating film 18 are films whose constituent elements are completely the same as described above, but the composition ratio of the constituent elements in the two insulating films may be different. Specifically, these two insulating films 15 and 18
Can be formed by a coating type organic polymer (organic SOD) film such as polyarylene or polyarylene polyether, a hydrogensilsesquioxane film, or a methylpolysiloxane film. Since the via layer insulating film 15 and the wiring layer insulating film 18 are composed of the same type of film, these two insulating films are laminated with sufficient adhesion.

【0018】以下に、絶縁膜15および絶縁膜18を、
いずれも塗布法により形成した例を説明する。
The insulating film 15 and the insulating film 18 will be described below.
An example in which both are formed by a coating method will be described.

【0019】ヴィア層の絶縁膜15の材料としては、重
量平均分子量が10倍以上異なる同種ポリマーである高
分子量ポリマー(第1のポリマー)と低分子量ポリマー
(第2のポリマー)との混合物を用いることができる。
なお、同種ポリマーとは、構成元素が完全に一致したポ
リマーであり、その組成比は異なっていてもよい。重量
平均分子量が10倍以上異なる2つの同種ポリマーを混
合して用いることによって、次のような理由から密度が
高められる。すなわち、高分子量と低分子量との2つの
同種ポリマーの混合物を用いて形成された絶縁膜におい
ては、高分子量の第1のポリマーが骨格を構成し、その
隙間を埋めるように低分子量の第2のポリマーが存在す
る。重量平均分子量の異なる2つの同種ポリマーを配合
したことに起因して、得られる絶縁膜の密度は高められ
る。
As the material for the insulating film 15 of the via layer, a mixture of a high molecular weight polymer (first polymer) and a low molecular weight polymer (second polymer) which are homologous polymers having a weight average molecular weight different by 10 times or more is used. be able to.
The homogenous polymer is a polymer in which the constituent elements are completely the same, and the composition ratio thereof may be different. By mixing and using two homopolymers having different weight average molecular weights of 10 times or more, the density can be increased for the following reasons. That is, in an insulating film formed by using a mixture of two similar polymers of high molecular weight and low molecular weight, the high molecular weight first polymer constitutes the skeleton, and the low molecular weight second polymer is formed so as to fill the gap. Of polymers are present. The density of the obtained insulating film can be increased due to the blending of two homopolymers having different weight average molecular weights.

【0020】絶縁膜15の密度をより高めるためには、
2つのポリマーの重量平均分子量の差は、100倍以上
であることがより好ましい。例えば重量平均分子量10
0万以上のものと1万以下のものとを、それぞれ第1の
ポリマーおよび第2のポリマーとして用いることができ
る。
In order to increase the density of the insulating film 15,
The difference in weight average molecular weight between the two polymers is more preferably 100 times or more. For example, weight average molecular weight 10
A polymer having a molecular weight of 0,000 or more and a polymer having a molecular weight of 10,000 or less can be used as the first polymer and the second polymer, respectively.

【0021】高分子量の第1のポリマーおよび低分子量
の第2のポリマーの重量平均分子量は、基本的には、上
述したような範囲であれば所望される効果を得ることが
できる。しかしながら、第1のポリマーの分子量が大き
すぎる場合には、溶液の調製が難しく、基板上に塗布す
ることが困難となる。したがって、第1のポリマーの重
量平均分子量は、溶液の調製が容易な範囲内で最大の
値、具体的には300万程度までにとどめることが望ま
れる。より好ましくは、第1のポリマーの重量平均分子
量は100万〜200万程度である。
Basically, the desired effects can be obtained if the weight average molecular weights of the high molecular weight first polymer and the low molecular weight second polymer are in the ranges described above. However, when the molecular weight of the first polymer is too large, it is difficult to prepare a solution and it is difficult to apply the solution onto the substrate. Therefore, it is desired that the weight average molecular weight of the first polymer be the maximum value within the range where the solution can be easily prepared, specifically, about 3,000,000. More preferably, the weight average molecular weight of the first polymer is about 1,000,000 to 2,000,000.

【0022】一方、低分子量の第2のポリマーは、上述
したような高分子量の第1のポリマーが熱重合して構成
された骨格の隙間を埋めるために、重合体として存在し
得る範囲で可能な限り低分子量であることが望まれる。
具体的には、第2のポリマーの分子量は、1,000〜
1万であることがより好ましい。
On the other hand, the low molecular weight second polymer can be present as a polymer in order to fill the gaps in the skeleton formed by thermal polymerization of the above high molecular weight first polymer. It is desired that the molecular weight is as low as possible.
Specifically, the molecular weight of the second polymer is 1,000 to
It is more preferably 10,000.

【0023】高分子量ポリマーと低分子量ポリマーとの
配合比は適宜選択することができるが、重量比で10/
90〜90/10の範囲内とした場合には、得られる絶
縁膜の耐クラック性も向上するために好ましい。また、
誘電率の観点からは、前述の配合比が20/80〜80
/20の範囲内であることが望ましい。
The mixing ratio of the high molecular weight polymer and the low molecular weight polymer can be appropriately selected, but the weight ratio is 10 /
When it is set within the range of 90 to 90/10, the crack resistance of the obtained insulating film is also improved, which is preferable. Also,
From the viewpoint of the dielectric constant, the above compounding ratio is 20/80 to 80.
It is desirable to be in the range of / 20.

【0024】さらに、重量平均分子量が前述の高分子量
ポリマーと低分子量ポリマーとの間で、これらと同一種
類の中間分子量ポリマーを配合してもよい。高分子量ポ
リマーの分子量よりも小さく、かつ低分子量ポリマーの
分子量よりも大きな分子量を有しているので、中間分子
量ポリマーは、得られる絶縁膜をさらに緻密化して密度
が増加する。高分子量ポリマーおよび低分子量ポリマー
に加えて中間分子量ポリマーをさらに含有する混合物を
用いて形成された絶縁膜においては、分子量の異なるこ
れらのポリマーがより緻密な配列で充填されるため、密
度はよりいっそう高められる。
Further, between the high molecular weight polymer having a weight average molecular weight and the low molecular weight polymer described above, an intermediate molecular weight polymer of the same kind as these may be blended. Since the intermediate molecular weight polymer has a molecular weight lower than that of the high molecular weight polymer and higher than that of the low molecular weight polymer, the intermediate molecular weight polymer further densifies the obtained insulating film to increase the density. In an insulating film formed by using a mixture further containing an intermediate molecular weight polymer in addition to a high molecular weight polymer and a low molecular weight polymer, since the polymers having different molecular weights are packed in a denser array, the density is further increased. To be enhanced.

【0025】一方、配線層の絶縁膜18の材料として
は、前述の絶縁膜15の材料として配合されるポリマー
と同一種類のポリマー(同種ポリマー)を用いることが
できる。すでに説明したように、配線層の絶縁膜18は
より低誘電率であることが要求され、比誘電率は2.5
以下であることが好ましい。例えば、絶縁膜15の材料
として配合される重量平均分子量が100万〜200万
程度の高分子量ポリマー(第1のポリマー)を単独で用
いることによって、2.5以下の比誘電率を有する絶縁
膜を形成することができる。重量平均分子量が比較的大
きなポリマーから構成されるので、得られる絶縁膜中に
は空隙が存在し、こうした空隙が密度の低さを引き起こ
す。なお、上述したような重量平均分子量の条件を満た
す高分子量ポリマーであれば、絶縁膜15の材料とは異
なる同種ポリマーを用いることもできる。また、所望の
比誘電率を確保できる範囲であれば、構成元素が一致し
た重量平均分子量の異なるポリマーがさらに含有されて
もよい。
On the other hand, as the material of the insulating film 18 of the wiring layer, the same kind of polymer (similar polymer) as the polymer compounded as the material of the insulating film 15 can be used. As described above, the insulating film 18 of the wiring layer is required to have a lower dielectric constant, and the relative dielectric constant is 2.5.
The following is preferable. For example, an insulating film having a relative dielectric constant of 2.5 or less is obtained by using a high molecular weight polymer (first polymer) having a weight average molecular weight of about 1,000,000 to 2,000,000, which is blended as a material of the insulating film 15, alone. Can be formed. Since it is composed of a polymer having a relatively large weight average molecular weight, voids are present in the obtained insulating film, and such voids cause low density. In addition, as long as it is a high molecular weight polymer that satisfies the above-described weight average molecular weight condition, the same kind of polymer different from the material of the insulating film 15 can be used. Further, as long as a desired relative dielectric constant can be secured, polymers having different weight average molecular weights having the same constituent elements may be further contained.

【0026】上述したようなポリマーは、アルコール系
溶媒、ケトン系溶媒、アミド系溶媒、およびエステル系
溶媒などの有機溶媒に溶解して、絶縁膜の溶液材料とな
るワニスが調製される。具体的には、有機溶媒として
は、プロピレングリコールモノプロピルエーテル、プロ
ピレングリコールモノエチルエーテル、およびシクロヘ
キサン等を用いることができる。なお、ワニス中には、
触媒成分としてのTiやZr等が1wt%以下程度、含
有されていてもよい。こうした薬液には、さらに界面活
性剤などの成分を添加してもよい。界面活性剤として
は、ノニオン系界面活性剤、アニオン系界面活性剤、カ
チオン系界面活性剤、両性界面活性剤などが挙げられ、
さらには、シリコーン系界面活性剤、ポリアルキレンオ
キシド系界面活性剤、含フッ素系界面活性剤などを挙げ
ることができる。
The above-mentioned polymer is dissolved in an organic solvent such as an alcohol solvent, a ketone solvent, an amide solvent, and an ester solvent to prepare a varnish which is a solution material for the insulating film. Specifically, as the organic solvent, propylene glycol monopropyl ether, propylene glycol monoethyl ether, cyclohexane or the like can be used. In the varnish,
Ti or Zr as a catalyst component may be contained in an amount of about 1 wt% or less. A component such as a surfactant may be added to such a chemical solution. Examples of the surfactant include nonionic surfactants, anionic surfactants, cationic surfactants and amphoteric surfactants.
Further, silicone-based surfactants, polyalkylene oxide-based surfactants, fluorine-containing surfactants and the like can be mentioned.

【0027】こうして調製されたワニスは、例えばスピ
ンコート法、ディッピング法、ローラーブレード法など
により、所定の下地上に塗布して塗膜を形成する。その
後、ホットプレート、オーブンまたはファーネスなどを
用い、アルゴン雰囲気、真空下、酸素をコントロールし
た減圧下などで加熱して、溶媒を揮発させる。加熱は、
50〜150℃で1〜10分間、引き続き150〜25
0℃で1〜10分間、段階的に行なうことが好ましい。
段階的に加熱することによって、塗膜は下地に固定化さ
れる。
The varnish thus prepared is applied onto a predetermined lower surface by, for example, a spin coating method, a dipping method or a roller blade method to form a coating film. Then, using a hot plate, an oven, a furnace or the like, the solvent is volatilized by heating in an argon atmosphere, under vacuum, under reduced pressure in which oxygen is controlled, or the like. Heating
1 to 10 minutes at 50 to 150 ° C, then 150 to 25
It is preferable to perform stepwise at 0 ° C. for 1 to 10 minutes.
By gradually heating, the coating film is fixed to the base.

【0028】本実施例においては、高分子量ポリマーと
しては、重量平均分子量100万以上のメチルポリシロ
キサンを用い、低分子量ポリマーとしては、重量平均分
子量1万以下のメチルポリシロキサンを用いた。高分子
量ポリマーと低分子量ポリマーとの配合比は、重量で3
0/70程度とした。この2つのポリマーを、溶媒とし
てのシクロヘキサノンに溶解して、絶縁膜15の溶液材
料(以下、第1の溶液材料と称する)を調製した。
In this example, methyl polysiloxane having a weight average molecular weight of 1,000,000 or more was used as the high molecular weight polymer, and methyl polysiloxane having a weight average molecular weight of 10,000 or less was used as the low molecular weight polymer. The mixing ratio of the high molecular weight polymer and the low molecular weight polymer is 3 by weight.
It was set to about 0/70. The two polymers were dissolved in cyclohexanone as a solvent to prepare a solution material for the insulating film 15 (hereinafter referred to as a first solution material).

【0029】一方、絶縁膜18の材料としては、前述の
重量平均分子量100万以上のメチルポリシロキサンを
用い、溶媒としてのシクロヘキサノンに溶解して絶縁膜
18の溶液材料(以下、第2の溶液材料と称する)を調
製した。
On the other hand, as the material of the insulating film 18, the above-mentioned methylpolysiloxane having a weight average molecular weight of 1,000,000 or more is used, and it is dissolved in cyclohexanone as a solvent to form a solution material of the insulating film 18 (hereinafter referred to as a second solution material). Referred to as).

【0030】まず、下層配線層14が埋め込まれた絶縁
膜12上に、第1の溶液材料を、コーターを用いてスピ
ンコートし第1の塗膜を形成した。この塗膜を、ホット
プレートを用いて80℃で1分、次いで200℃で1
分、段階的に加熱することにより、下層の絶縁膜12に
固定化した。
First, the first solution material was spin-coated using a coater on the insulating film 12 in which the lower wiring layer 14 was embedded to form a first coating film. This coating film was heated at 80 ° C for 1 minute using a hot plate, and then at 200 ° C for 1 minute.
By gradually heating for a minute, it was fixed to the lower insulating film 12.

【0031】固定化された第1の塗膜上に第2の溶液材
料を、コーターを用いてスピンコートし第2の塗膜を形
成した。この塗膜を、前述と同様にホットプレートを用
いて80℃で1分、次いで200℃で1分、段階的に加
熱することにより、第1の塗膜に固定化した。
A second solution material was spin-coated on the fixed first coating film using a coater to form a second coating film. This coating film was fixed to the first coating film by heating it stepwise at 80 ° C. for 1 minute and then at 200 ° C. for 1 minute using a hot plate as described above.

【0032】固定化された第1および第2の塗膜は、2
00〜500℃、例えば420℃に保持したホットプレ
ートを用いてさらに加熱した。この加熱は、N2大気圧
雰囲気(O2濃度500ppm以下)中で、1〜60分
間程度行なうことが好ましい。基板温度が200℃未満
の場合には、塗膜中での架橋反応を十分に促進させるこ
とが困難となり、一方、500℃を越えると、残留応力
が十分に低減されないおそれがある。
The fixed first and second coatings are 2
Further heating was performed using a hot plate maintained at 00 to 500 ° C, for example, 420 ° C. This heating is preferably carried out in an atmosphere of N 2 atmospheric pressure (O 2 concentration of 500 ppm or less) for about 1 to 60 minutes. If the substrate temperature is lower than 200 ° C, it becomes difficult to sufficiently accelerate the crosslinking reaction in the coating film, while if it exceeds 500 ° C, the residual stress may not be sufficiently reduced.

【0033】こうして、メチルポリシロキサン膜からな
るヴィア層の絶縁膜15と、メチルポリシロキサン膜か
らなる配線層の絶縁膜18とが形成された。絶縁膜15
の密度は1.35g/cm3であり、絶縁膜18の密度
は1.00g/cm3であった。また、絶縁膜15の比
誘電率は約3.0であり、絶縁膜18の比誘電率は約
2.2であった。密度が大きいので、ヴィア層の絶縁膜
15のエッチングレートは、配線層の絶縁膜18のエッ
チングレートの約3倍である。
Thus, the via layer insulating film 15 made of the methyl polysiloxane film and the wiring layer insulating film 18 made of the methyl polysiloxane film were formed. Insulating film 15
Had a density of 1.35 g / cm 3 and the insulating film 18 had a density of 1.00 g / cm 3 . The relative dielectric constant of the insulating film 15 was about 3.0, and the relative dielectric constant of the insulating film 18 was about 2.2. Since the density is high, the etching rate of the via layer insulating film 15 is about three times the etching rate of the wiring layer insulating film 18.

【0034】なお、第1の溶液材料において上述した範
囲内の配合比をもついくつかのワニスを調製し、比誘電
率および密度を測定した。その結果、約2.5の比誘電
率を有する膜の密度は約1.2g/cm3であり、約
3.5の比誘電率を有する膜の密度は約2.0g/cm
3であった。
Several varnishes having a compounding ratio within the above range were prepared in the first solution material, and the relative permittivity and density were measured. As a result, the density of a film having a relative dielectric constant of about 2.5 is about 1.2 g / cm 3 , and the density of a film having a relative dielectric constant of about 3.5 is about 2.0 g / cm 3.
Was 3 .

【0035】このように絶縁膜の密度が小さくなること
に伴なって比誘電率が小さくなる関係は、有機シリコン
酸化膜に限定されたものではなく、一般的に絶縁膜で成
り立つ関係である。
The relationship that the relative permittivity decreases as the density of the insulating film decreases in this way is not limited to the organic silicon oxide film, but is a relationship that generally holds for the insulating film.

【0036】上述した実施例においては、ヴィア層の絶
縁膜15および配線層の絶縁膜18が塗布法により形成
されるため、これら2つの絶縁膜を一括して焼成するこ
とができる。
In the above-mentioned embodiment, since the via layer insulating film 15 and the wiring layer insulating film 18 are formed by the coating method, these two insulating films can be baked together.

【0037】なお、図3に示した半導体装置におけるエ
ッチングストッパー層23を、例えばCVD膜で形成す
る場合には、その上下の絶縁膜22および24の同時焼
成が不可能となり、成膜における工程数が増加すること
になる。また、界面が増えるので剥がれの問題が懸念さ
れ、エッチングストッパー層23の比誘電率の大きさに
起因して、絶縁膜22および24が低誘電率であって
も、その効果が打ち消されるおそれがある。
When the etching stopper layer 23 in the semiconductor device shown in FIG. 3 is formed of, for example, a CVD film, the insulating films 22 and 24 above and below it cannot be fired at the same time, and the number of steps in film formation is increased. Will increase. Further, since the interface is increased, there is a fear of peeling, and due to the large relative permittivity of the etching stopper layer 23, even if the insulating films 22 and 24 have a low permittivity, the effect may be canceled. is there.

【0038】これに対して、本実施例の方法において
は、工程の低減や成膜時間の短縮が図れるのみならず、
ヴィア層の絶縁膜15および配線層の絶縁膜18が同一
種類の膜により構成されており、これら2つの絶縁膜を
一括して焼成することと相俟って、層間の密着性の向上
に効果がある。しかも、2つの絶縁膜15および18の
間にエッチングストッパー層が介在しないので、従来の
ように実効的な誘電率が上昇するという問題は回避され
る。
On the other hand, in the method of this embodiment, not only the number of steps and the film forming time can be shortened,
The via layer insulating film 15 and the wiring layer insulating film 18 are composed of the same type of film, and this is effective in improving the adhesion between layers in combination with the baking of these two insulating films collectively. There is. Moreover, since the etching stopper layer is not interposed between the two insulating films 15 and 18, the problem that the effective dielectric constant is increased unlike the conventional case is avoided.

【0039】得られた絶縁膜15および18には、常法
によりヴィアホールおよび配線溝をRIE(リアクティ
ブイオンエッチング)により形成した。配線溝底面の表
面をSEM観察したところ、荒れは全く確認されなかっ
た。また、8インチウエハのセンターとエッジとで配線
溝深さのバラツキは観察されなかった。上述したように
本実施例において形成されたヴィア層の絶縁膜15はエ
ッチングレートが大きいので、ウエハセンターとエッジ
のエッチング速度のバラツキが吸収され、配線溝深さバ
ラツキが低減されたと考えられる。
Via holes and wiring grooves were formed in the obtained insulating films 15 and 18 by RIE (reactive ion etching) by a conventional method. When the surface of the bottom surface of the wiring groove was observed by SEM, no roughness was confirmed. Further, no variation in the wiring groove depth was observed between the center and the edge of the 8-inch wafer. As described above, since the insulating film 15 of the via layer formed in this example has a high etching rate, it is considered that variations in the etching rate between the wafer center and the edge are absorbed, and variations in the wiring groove depth are reduced.

【0040】ヴィアホール内には、バリアメタル層16
を介してヴィアプラグ17を形成し、配線溝には、バリ
アメタル層19を介して上層配線層20を形成して、図
1に示すデュアルダマシン配線構造の半導体装置が得ら
れた。
A barrier metal layer 16 is provided in the via hole.
The via plug 17 is formed through the via, and the upper wiring layer 20 is formed in the wiring groove through the barrier metal layer 19. Thus, the semiconductor device having the dual damascene wiring structure shown in FIG. 1 is obtained.

【0041】なお、図示する例においては、上層配線層
20を埋め込むための溝の底部は、ヴィア層の絶縁膜1
5の表面に接しているが、この絶縁膜15がリセスされ
るように溝を加工して上層配線層20を埋め込んでもよ
い。
In the illustrated example, the bottom of the groove for burying the upper wiring layer 20 is formed of the insulating film 1 of the via layer.
Although it is in contact with the surface of No. 5, the upper wiring layer 20 may be embedded by processing a groove so that the insulating film 15 is recessed.

【0042】比較のため、下層配線層14が埋め込まれ
た絶縁膜12上に前述の第2の溶液を塗布して絶縁膜を
形成した。この絶縁膜にホールおよび溝を形成し、プラ
グおよび上層配線層を埋め込んで、図2に示した構造の
半導体装置を得た。かかる半導体装置においては、ヴィ
ア層の絶縁膜および配線層の絶縁膜は、ともに密度が
1.00g/cm3のポーラスな低誘電率絶縁膜から構
成されたといえる。配線溝を形成した際、配線溝底面の
表面をSEM観察したところ、配線溝底には荒れが観察
された。これは、配線溝底に露出した絶縁膜の密度が小
さいためである。さらに、8インチウエハのセンターと
エッジとでは、配線溝深さのバラツキが観察された。
For comparison, the above-mentioned second solution was applied on the insulating film 12 in which the lower wiring layer 14 was buried to form an insulating film. Holes and trenches were formed in this insulating film, and the plug and the upper wiring layer were filled in to obtain a semiconductor device having the structure shown in FIG. In such a semiconductor device, it can be said that the insulating film of the via layer and the insulating film of the wiring layer are both composed of a porous low dielectric constant insulating film having a density of 1.00 g / cm 3 . When the surface of the bottom surface of the wiring groove was observed by SEM when the wiring groove was formed, roughness was observed on the bottom of the wiring groove. This is because the density of the insulating film exposed at the bottom of the wiring groove is low. Furthermore, variations in the wiring groove depth were observed between the center and the edge of the 8-inch wafer.

【0043】以上、本発明の実施形態について説明した
が、本発明はこれらの実施形態に限られるものではな
い。例えば、上記の絶縁膜15および絶縁膜18の例と
しては有機シリコン酸化膜を挙げたが、ヴィア層の絶縁
膜15と配線層の絶縁膜18が同一種類であれば、本発
明はその他の絶縁膜にも適用できる。例えば、ポリアリ
ーレンやポリアリーレンエーテルのような有機SOD
膜、およびハイドロゲンシルセスキオキサン(Hydr
ogen silsesquioxane:HSQ)膜
などが挙げられる。
Although the embodiments of the present invention have been described above, the present invention is not limited to these embodiments. For example, although the organic silicon oxide film is given as an example of the insulating film 15 and the insulating film 18 described above, if the insulating film 15 of the via layer and the insulating film 18 of the wiring layer are of the same type, the present invention provides other insulating films. It can also be applied to membranes. For example, organic SOD such as polyarylene and polyarylene ether
Membrane, and hydrogen silsesquioxane (Hydr
gen silsesquioxane (HSQ) film and the like.

【0044】また、図1に示した半導体装置におけるヴ
ィア層の絶縁膜15は、CVD法を用いて形成すること
もできる。この場合には、CVD法により絶縁膜15を
形成する以外は、前述と同様の手法により配線層の絶縁
膜18を形成して、図1に示す半導体装置を製造するこ
とができる。あるいは、条件を適宜変更することによっ
て、塗布法またはCVD法により形成されたヴィア層の
絶縁膜15の上に、CVD法により配線層の絶縁膜18
を形成することもできる。
The insulating film 15 of the via layer in the semiconductor device shown in FIG. 1 can also be formed by the CVD method. In this case, the semiconductor device shown in FIG. 1 can be manufactured by forming the insulating film 18 of the wiring layer by the same method as described above except that the insulating film 15 is formed by the CVD method. Alternatively, by appropriately changing the conditions, the insulating film 18 of the wiring layer is formed on the insulating film 15 of the via layer formed by the coating method or the CVD method by the CVD method.
Can also be formed.

【0045】いずれの手法でヴィア層の絶縁膜15を形
成した場合も、配線溝を形成した後の配線溝の底面には
荒れは確認されず、8インチウエハのセンターとエッジ
とで配線溝深さのバラツキも観察されない。さらに、エ
ッチングストッパー膜が介在しないので、いずれの場合
も実効的な誘電率の上昇は抑制される。
Regardless of the method for forming the via layer insulating film 15, no roughness was confirmed on the bottom surface of the wiring groove after the wiring groove was formed, and the wiring groove depth was formed between the center and the edge of the 8-inch wafer. There is no variation in size observed. Further, since no etching stopper film is present, an effective increase in the dielectric constant is suppressed in any case.

【0046】[0046]

【発明の効果】以上詳述したように、本発明によれば、
十分に低い誘電率を有するとともに密着性に優れた層間
絶縁膜を有し、信頼性の高い半導体装置が提供される。
また本発明によれば、十分に低い誘電率を有するととも
に密着性に優れた層間絶縁膜を、配線溝底に荒れを生じ
させず、容易に加工制御し得る半導体装置の製造方法が
提供される。
As described in detail above, according to the present invention,
A highly reliable semiconductor device having an interlayer insulating film having a sufficiently low dielectric constant and excellent adhesion is provided.
Further, according to the present invention, there is provided a method for manufacturing a semiconductor device in which an interlayer insulating film having a sufficiently low dielectric constant and excellent adhesiveness can be easily processed and controlled without causing roughness on the wiring groove bottom. .

【0047】本発明は、多層配線構造、特にダマシン配
線構造を有する半導体装置の製造に極めて有効に用いら
れ、その工業的価値は絶大である。
The present invention is extremely effectively used for manufacturing a semiconductor device having a multilayer wiring structure, especially a damascene wiring structure, and its industrial value is enormous.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明にかかる半導体装置の一例を表わす断面
図。
FIG. 1 is a sectional view showing an example of a semiconductor device according to the present invention.

【図2】従来構造の半導体装置を示す断面図。FIG. 2 is a sectional view showing a semiconductor device having a conventional structure.

【図3】従来構造の半導体装置を示す断面図。FIG. 3 is a cross-sectional view showing a semiconductor device having a conventional structure.

【符号の説明】[Explanation of symbols]

10…半導体基板 11…絶縁膜 12…絶縁膜 13…バリアメタル層 14…下層配線層 15…ヴィア層の絶縁膜 16…バリアメタル層 17…ヴィアプラグ 18…配線層の絶縁膜 19…バリアメタル層 20…上層配線層 21…ポーラス低誘電率膜 22…絶縁膜 23…エッチングストッパー層 24…絶縁膜 10 ... Semiconductor substrate 11 ... Insulating film 12 ... Insulating film 13 ... Barrier metal layer 14 ... Lower wiring layer 15 ... Insulating film of via layer 16 ... Barrier metal layer 17 ... Via plug 18 ... Insulating film of wiring layer 19 ... Barrier metal layer 20 ... Upper wiring layer 21 ... Porous low dielectric constant film 22 ... Insulating film 23 ... Etching stopper layer 24 ... Insulating film

───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 5F033 HH11 HH21 HH32 JJ01 JJ11 JJ21 JJ32 KK11 KK21 KK32 MM01 MM02 MM12 MM13 NN06 NN07 QQ09 QQ13 QQ37 RR01 RR06 RR21 RR23 RR25 RR29 SS11 SS22 TT03 TT04 WW00 WW03 WW04 WW09 XX10 XX12 XX24    ─────────────────────────────────────────────────── ─── Continued front page    F term (reference) 5F033 HH11 HH21 HH32 JJ01 JJ11                       JJ21 JJ32 KK11 KK21 KK32                       MM01 MM02 MM12 MM13 NN06                       NN07 QQ09 QQ13 QQ37 RR01                       RR06 RR21 RR23 RR25 RR29                       SS11 SS22 TT03 TT04 WW00                       WW03 WW04 WW09 XX10 XX12                       XX24

Claims (14)

【特許請求の範囲】[Claims] 【請求項1】 半導体基板と、 前記半導体基板上に形成された第1の絶縁膜と、 前記第1の絶縁膜の直上に形成された第2の絶縁膜と、 前記第1の絶縁膜に設けられたホール内に埋め込まれた
プラグと、 前記第1の絶縁膜に達して前記第2の絶縁膜に設けられ
た溝中に埋め込まれた配線層とを具備し、 前記第1および第2の絶縁膜は、それぞれ3.5以下の
比誘電率を有する同一種類の低誘電率膜からなり、前記
第1の絶縁膜の比誘電率は前記第2の絶縁膜の比誘電率
より大きいことを特徴とする半導体装置。
1. A semiconductor substrate, a first insulating film formed on the semiconductor substrate, a second insulating film formed directly on the first insulating film, and a first insulating film formed on the first insulating film. A plug layer embedded in the provided hole; and a wiring layer reaching the first insulating film and embedded in a groove provided in the second insulating film. Of the same kind of low dielectric constant films each having a relative dielectric constant of 3.5 or less, and the relative dielectric constant of the first insulating film is larger than the relative dielectric constant of the second insulating film. A semiconductor device characterized by:
【請求項2】 半導体基板と、 前記半導体基板上に形成された第1の絶縁膜と、 前記第1の絶縁膜の直上に形成された第2の絶縁膜と、 前記第1の絶縁膜に設けられたホール内に埋め込まれた
プラグと、 前記第1の絶縁膜に達して前記第2の絶縁膜に設けられ
た溝中に埋め込まれた配線層とを具備し、 前記第1および第2の絶縁膜は、互いに構成元素が一致
した比誘電率3.5以下の低誘電率膜からなり、前記第
1の絶縁膜の密度は前記第2の絶縁膜の密度より大きい
ことを特徴とする半導体装置。
2. A semiconductor substrate, a first insulating film formed on the semiconductor substrate, a second insulating film formed directly on the first insulating film, and a first insulating film formed on the first insulating film. A plug layer embedded in the provided hole; and a wiring layer reaching the first insulating film and embedded in a groove provided in the second insulating film. Is formed of a low dielectric constant film having a relative dielectric constant of 3.5 or less in which constituent elements match each other, and the density of the first insulating film is higher than the density of the second insulating film. Semiconductor device.
【請求項3】 前記第1の絶縁膜の密度は、1.2g/
cm3以上2.0g/cm3以下であり、前記第2の絶縁
膜の密度は、0.5g/cm3以上1.2g/cm3未満
であることを特徴とする請求項1または2に記載の半導
体装置。
3. The density of the first insulating film is 1.2 g /
cm 3 or more and 2.0 g / cm 3 or less, and the density of the second insulating film is 0.5 g / cm 3 or more and less than 1.2 g / cm 3; The semiconductor device described.
【請求項4】 前記第1の絶縁膜の比誘電率は2.5よ
り大きく3.5以下であり、前記第2の絶縁膜の比誘電
率は2.5以下であることを特徴とする請求項1ないし
3のいずれか1項に記載の半導体装置。
4. The relative dielectric constant of the first insulating film is more than 2.5 and 3.5 or less, and the relative dielectric constant of the second insulating film is 2.5 or less. The semiconductor device according to claim 1.
【請求項5】 前記第2の絶縁膜は多孔質膜であること
を特徴とする請求項1ないし4のいずれか1項に記載の
半導体装置。
5. The semiconductor device according to claim 1, wherein the second insulating film is a porous film.
【請求項6】 前記第1および第2の絶縁膜は、ともに
塗布型有機ポリマー膜、ハイドロジェンシルセスキオキ
サン膜、またはメチルポリシロキサン膜からなることを
特徴とする請求項1ないし5のいずれか1項に記載の半
導体装置。
6. The first and second insulating films are both coating type organic polymer films, hydrogensilsesquioxane films, or methylpolysiloxane films. 2. The semiconductor device according to item 1.
【請求項7】 半導体基板上に、メチルポリシロキサン
を主成分とし重量平均分子量が10倍以上異なる第1お
よび第2のポリマーを含有する溶液材料を塗布して、第
1の塗膜を形成する工程と、 前記第1の塗膜の直上に、メチルポリシロキサンを主成
分とする第3のポリマーを含有する溶液材料を塗布し
て、第2の塗膜を形成する工程と、 前記第1および第2の塗膜に対して同時に熱処理を施す
ことにより、3.5以下の比誘電率を有する第1の有機
シリコン酸化膜、および2.5以下の比誘電率を有する
第2の有機シリコン酸化膜を形成する工程と、 前記第1の有機シリコン酸化膜にホールを形成し、この
第1の有機シリコン酸化膜が露出するように前記第2の
有機シリコン酸化膜に溝を形成する工程と、 前記ホールおよび溝に導電性材料を埋め込んでプラグお
よび配線層を形成する工程とを具備することを特徴とす
る半導体装置の製造方法。
7. A first coating film is formed on a semiconductor substrate by applying a solution material containing methylpolysiloxane as a main component and having a weight average molecular weight different by 10 times or more and containing a second polymer. A step of applying a solution material containing a third polymer containing methylpolysiloxane as a main component to form a second coating film immediately above the first coating film; By subjecting the second coating film to heat treatment at the same time, a first organic silicon oxide film having a relative dielectric constant of 3.5 or less and a second organic silicon oxide film having a relative dielectric constant of 2.5 or less are obtained. Forming a film, forming a hole in the first organic silicon oxide film, and forming a groove in the second organic silicon oxide film so that the first organic silicon oxide film is exposed, Conductivity in the holes and grooves The method of manufacturing a semiconductor device characterized by comprising the step of forming the plugs and the wiring layer by burying a fee.
【請求項8】 前記熱処理は、200℃以上500℃以
下の温度で行なわれることを特徴とする請求項7に記載
の半導体装置の製造方法。
8. The method of manufacturing a semiconductor device according to claim 7, wherein the heat treatment is performed at a temperature of 200 ° C. or higher and 500 ° C. or lower.
【請求項9】 前記第1のポリマーの重量平均分子量
は、前記第2のポリマーの重量平均分子量の100倍以
上であることを特徴とする請求項7または8に記載の半
導体装置の製造方法。
9. The method for manufacturing a semiconductor device according to claim 7, wherein the weight average molecular weight of the first polymer is 100 times or more the weight average molecular weight of the second polymer.
【請求項10】 前記第1のポリマーの重量平均分子量
は100万以上であり、前記第2のポリマーの重量平均
分子量は1万以下であることを特徴とする請求項7ない
し9のいずれか1項に記載の半導体装置の製造方法。
10. The weight average molecular weight of the first polymer is 1,000,000 or more, and the weight average molecular weight of the second polymer is 10,000 or less. A method of manufacturing a semiconductor device according to item.
【請求項11】 前記第1のポリマーと前記第2のポリ
マーの配合比は、重量比で10/90〜90/10であ
ることを特徴とする請求項7ないし10のいずれか1項
に記載の半導体装置の製造方法。
11. The blending ratio of the first polymer and the second polymer is 10/90 to 90/10 by weight, and the blending ratio is 10/90 to 90/10. Of manufacturing a semiconductor device of.
【請求項12】 前記第1のポリマーと前記第2のポリ
マーの配合比は、重量比で20/80〜80/20であ
ることを特徴とする請求項7ないし11のいずれか1項
に記載の半導体装置の製造方法。
12. The compounding ratio of the first polymer and the second polymer is 20/80 to 80/20 by weight, and the compounding ratio is 20/80 to 80/20. Of manufacturing a semiconductor device of.
【請求項13】 前記第3のポリマーの重量平均分子量
は、前記第2のポリマーの重量平均分子量の100倍以
上であることを特徴とする請求項7ないし12のいずれ
か1項に記載の半導体装置の製造方法。
13. The semiconductor according to claim 7, wherein the weight average molecular weight of the third polymer is 100 times or more the weight average molecular weight of the second polymer. Device manufacturing method.
【請求項14】 前記第3のポリマーは、前記第1のポ
リマーと同一のポリマーであることを特徴とする請求項
7ないし13のいずれか1項に記載の半導体装置の製造
方法。
14. The method of manufacturing a semiconductor device according to claim 7, wherein the third polymer is the same polymer as the first polymer.
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* Cited by examiner, † Cited by third party
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JP2008502140A (en) * 2004-05-25 2008-01-24 インターナショナル・ビジネス・マシーンズ・コーポレーション Method for forming semiconductor device having void and structure formed by the method
US7534717B2 (en) 2004-04-01 2009-05-19 Kabushiki Kaisha Toshiba Method of manufacturing semiconductor device

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