JP2003288785A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 ＤＲＡＭに近い高集積化・大容量化を実現
し、かつ、リフレッシュ動作を必要としないメモリセル
を備える半導体記憶装置を提供する。 【解決手段】 メモリセル５０は、トランスファゲート
であるＮチャネルＭＯＳトランジスタ５２と、記憶情報
に対応した電荷を蓄電するキャパシタ５４と、電荷補填
回路５６とを備える。電荷補填回路５６は、２段のイン
バータ５８，６０から構成される双安定型回路であり、
ノード６２の論理レベルをラッチする。インバータ５
８，６０の各々の負荷抵抗は、多結晶ポリシリコンで形
成され、バルクのトランジスタであるＮチャネルＭＯＳ
トランジスタ５８４，６０４の上層に形成可能なＰチャ
ネル薄膜トランジスタ５８２，６０２によってそれぞれ
構成される。
し、かつ、リフレッシュ動作を必要としないメモリセル
を備える半導体記憶装置を提供する。 【解決手段】 メモリセル５０は、トランスファゲート
であるＮチャネルＭＯＳトランジスタ５２と、記憶情報
に対応した電荷を蓄電するキャパシタ５４と、電荷補填
回路５６とを備える。電荷補填回路５６は、２段のイン
バータ５８，６０から構成される双安定型回路であり、
ノード６２の論理レベルをラッチする。インバータ５
８，６０の各々の負荷抵抗は、多結晶ポリシリコンで形
成され、バルクのトランジスタであるＮチャネルＭＯＳ
トランジスタ５８４，６０４の上層に形成可能なＰチャ
ネル薄膜トランジスタ５８２，６０２によってそれぞれ
構成される。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
に関し、特に、メモリセルを構成するキャパシタの蓄電
の有無によって記憶情報を記憶する半導体記憶装置に関
する。
に関し、特に、メモリセルを構成するキャパシタの蓄電
の有無によって記憶情報を記憶する半導体記憶装置に関
する。
【０００２】
【従来の技術】半導体記憶装置の代表格の１つであるＤ
ＲＡＭ（Dynamic Random Access Memory）は、メモリセ
ルの構成が１素子型（１トランジスタおよび１キャパシ
タ）であり、メモリセル自体の構造が単純であることか
ら、半導体デバイスの高集積化・大容量化に最適なもの
として、様々な電子機器において使用されている。
ＲＡＭ（Dynamic Random Access Memory）は、メモリセ
ルの構成が１素子型（１トランジスタおよび１キャパシ
タ）であり、メモリセル自体の構造が単純であることか
ら、半導体デバイスの高集積化・大容量化に最適なもの
として、様々な電子機器において使用されている。
【０００３】図１１は、ＤＲＡＭにおけるメモリセルア
レイ上に行列状に配列されるメモリセルの構成を示す回
路図である。
レイ上に行列状に配列されるメモリセルの構成を示す回
路図である。
【０００４】図１１を参照して、メモリセル５００は、
ＮチャネルＭＯＳトランジスタ５０２と、キャパシタ５
０４とを備える。ＮチャネルＭＯＳトランジスタ５０２
は、ビット線５０８およびキャパシタ５０４に接続さ
れ、ゲートがワード線５０６に接続される。キャパシタ
５０４のＮチャネルＭＯＳトランジスタ５０２との接続
端と異なるもう一端は、セルプレート５１０に接続され
る。
ＮチャネルＭＯＳトランジスタ５０２と、キャパシタ５
０４とを備える。ＮチャネルＭＯＳトランジスタ５０２
は、ビット線５０８およびキャパシタ５０４に接続さ
れ、ゲートがワード線５０６に接続される。キャパシタ
５０４のＮチャネルＭＯＳトランジスタ５０２との接続
端と異なるもう一端は、セルプレート５１０に接続され
る。
【０００５】ＮチャネルＭＯＳトランジスタ５０２は、
データ書込時およびデータ読出時のみ活性化されるワー
ド線５０６によって駆動され、データ書込時およびデー
タ読出時のみＯＮし、それ以外のときはＯＦＦする。
データ書込時およびデータ読出時のみ活性化されるワー
ド線５０６によって駆動され、データ書込時およびデー
タ読出時のみＯＮし、それ以外のときはＯＦＦする。
【０００６】キャパシタ５０４は、電荷を蓄積している
か否かに応じて、２進情報“１”，“０”を記憶する。
ビット線５０８からＮチャネルＭＯＳトランジスタ５０
２を介して２進情報“１”，“０”に対応した電圧がキ
ャパシタ５０４に印加されることによってキャパシタ５
０４の充放電が行なわれ、データの書込みが行なわれ
る。
か否かに応じて、２進情報“１”，“０”を記憶する。
ビット線５０８からＮチャネルＭＯＳトランジスタ５０
２を介して２進情報“１”，“０”に対応した電圧がキ
ャパシタ５０４に印加されることによってキャパシタ５
０４の充放電が行なわれ、データの書込みが行なわれ
る。
【０００７】すなわち、データ“１”の書込みが行なわ
れるときは、ビット線５０８が電源電圧Ｖｃｃにプリチ
ャージされ、ワード線５０６が活性化されることによっ
てＮチャネルＭＯＳトランジスタ５０２がＯＮし、ビッ
ト線５０８からＮチャネルＭＯＳトランジスタ５０２を
介してキャパシタ５０４に電源電圧Ｖｃｃが印加され、
キャパシタ５０４に電荷が蓄電される。そして、このキ
ャパシタ５０４に電荷が蓄電されている状態がデータ
“１”に対応する。
れるときは、ビット線５０８が電源電圧Ｖｃｃにプリチ
ャージされ、ワード線５０６が活性化されることによっ
てＮチャネルＭＯＳトランジスタ５０２がＯＮし、ビッ
ト線５０８からＮチャネルＭＯＳトランジスタ５０２を
介してキャパシタ５０４に電源電圧Ｖｃｃが印加され、
キャパシタ５０４に電荷が蓄電される。そして、このキ
ャパシタ５０４に電荷が蓄電されている状態がデータ
“１”に対応する。
【０００８】また、データ“０”の書込みが行なわれる
ときは、ビット線５０８が接地電圧ＧＮＤにプリチャー
ジされ、ワード線５０６が活性化されることによってＮ
チャネルＭＯＳトランジスタ５０２がＯＮし、キャパシ
タ５０４からＮチャネルＭＯＳトランジスタ５０２を介
してビット線５０８に電荷が放電される。そして、この
キャパシタ５０４に電荷が蓄電されていない状態が記憶
データ“０”に対応する。
ときは、ビット線５０８が接地電圧ＧＮＤにプリチャー
ジされ、ワード線５０６が活性化されることによってＮ
チャネルＭＯＳトランジスタ５０２がＯＮし、キャパシ
タ５０４からＮチャネルＭＯＳトランジスタ５０２を介
してビット線５０８に電荷が放電される。そして、この
キャパシタ５０４に電荷が蓄電されていない状態が記憶
データ“０”に対応する。
【０００９】一方、データの読出しが行なわれるとき
は、予めビット線５０８が電圧Ｖｃｃ／２にプリチャー
ジされ、ワード線５０６が活性化されることによってＮ
チャネルＭＯＳトランジスタ５０２がＯＮし、ビット線
５０８とキャパシタ５０４が通電する。これによって、
キャパシタ５０４の蓄電状態に応じた微小な電圧変化が
ビット線５０８に現われ、図示しないセンスアンプがそ
の微小な電圧変化を電圧Ｖｃｃまたは接地電圧ＧＮＤに
増幅する。このビット線５０８の電圧レベルが読出され
たデータの状態に対応する。
は、予めビット線５０８が電圧Ｖｃｃ／２にプリチャー
ジされ、ワード線５０６が活性化されることによってＮ
チャネルＭＯＳトランジスタ５０２がＯＮし、ビット線
５０８とキャパシタ５０４が通電する。これによって、
キャパシタ５０４の蓄電状態に応じた微小な電圧変化が
ビット線５０８に現われ、図示しないセンスアンプがそ
の微小な電圧変化を電圧Ｖｃｃまたは接地電圧ＧＮＤに
増幅する。このビット線５０８の電圧レベルが読出され
たデータの状態に対応する。
【００１０】なお、上述したデータの読出動作は破壊読
出であるので、読出されたデータに応じてビット線５０
８が電圧Ｖｃｃまたは接地電圧ＧＮＤに増幅されている
状態で、再びワード線５０６が活性化され、上述したデ
ータの書込動作と同様の動作でキャパシタ５０４への再
チャージが行なわれる。これによって、データの読出に
応じて一旦破壊されたデータが元の状態に復帰する。
出であるので、読出されたデータに応じてビット線５０
８が電圧Ｖｃｃまたは接地電圧ＧＮＤに増幅されている
状態で、再びワード線５０６が活性化され、上述したデ
ータの書込動作と同様の動作でキャパシタ５０４への再
チャージが行なわれる。これによって、データの読出に
応じて一旦破壊されたデータが元の状態に復帰する。
【００１１】ここで、ＤＲＡＭのメモリセルにおいて
は、記憶データに相当するキャパシタ５０４の電荷が種
々の要因によってリークし、徐々に失われていく。すな
わち、時間とともに記憶データが失われる。このため、
ＤＲＡＭにおいては、データの読出しにおいて、記憶デ
ータに対応したビット線５０８の電圧変化が検出できな
くなる前に、データを一旦読出して再度書込むというリ
フレッシュ動作が実施される。
は、記憶データに相当するキャパシタ５０４の電荷が種
々の要因によってリークし、徐々に失われていく。すな
わち、時間とともに記憶データが失われる。このため、
ＤＲＡＭにおいては、データの読出しにおいて、記憶デ
ータに対応したビット線５０８の電圧変化が検出できな
くなる前に、データを一旦読出して再度書込むというリ
フレッシュ動作が実施される。
【００１２】ＤＲＡＭは、このリフレッシュ動作を常時
周期的にすべてのメモリセルに対して行なう必要があ
り、この点で高速化・低消費電力化に対する欠点を有
し、リフレッシュ動作を必要としないＳＲＡＭ（Static
Random Access Memory）に対して高速化・低消費電力
化の観点からは劣る。しかしながら、ＤＲＡＭは、上述
したように、メモリセルの構造が単純で高集積化が可能
であることから、１ビット当りのコストが他のメモリデ
バイスと比較して格段に安く、現在のＲＡＭの主流とな
っている。
周期的にすべてのメモリセルに対して行なう必要があ
り、この点で高速化・低消費電力化に対する欠点を有
し、リフレッシュ動作を必要としないＳＲＡＭ（Static
Random Access Memory）に対して高速化・低消費電力
化の観点からは劣る。しかしながら、ＤＲＡＭは、上述
したように、メモリセルの構造が単純で高集積化が可能
であることから、１ビット当りのコストが他のメモリデ
バイスと比較して格段に安く、現在のＲＡＭの主流とな
っている。
【００１３】一方、ＤＲＡＭとともに代表的な半導体記
憶装置の１つであるＳＲＡＭは、上述したように、ＤＲ
ＡＭにおいて不可欠なリフレッシュ動作が不要なＲＡＭ
である。
憶装置の１つであるＳＲＡＭは、上述したように、ＤＲ
ＡＭにおいて不可欠なリフレッシュ動作が不要なＲＡＭ
である。
【００１４】図１２は、６トランジスタＳＲＡＭにおけ
るメモリセルアレイ上に行列状に配列されるメモリセル
の構成を示す回路図である。
るメモリセルアレイ上に行列状に配列されるメモリセル
の構成を示す回路図である。
【００１５】図１２を参照して、メモリセル７００は、
ＮチャネルＭＯＳトランジスタ７０２〜７０８と、Ｐチ
ャネルＭＯＳトランジスタ７１０，７１２と、記憶ノー
ド７１４，７１６とを備える。
ＮチャネルＭＯＳトランジスタ７０２〜７０８と、Ｐチ
ャネルＭＯＳトランジスタ７１０，７１２と、記憶ノー
ド７１４，７１６とを備える。
【００１６】メモリセル７００は、ＮチャネルＭＯＳト
ランジスタ７０２およびＰチャネルＭＯＳトランジスタ
７１０からなるインバータと、ＮチャネルＭＯＳトラン
ジスタ７０４およびＰチャネルＭＯＳトランジスタ７１
２からなるインバータとを交差接続したフリップフロッ
プが、トランスファゲートである２個のＮチャネルＭＯ
Ｓトランジスタ７０６，７０８を介してビット線対７１
８，７２０に接続される構成となっている。
ランジスタ７０２およびＰチャネルＭＯＳトランジスタ
７１０からなるインバータと、ＮチャネルＭＯＳトラン
ジスタ７０４およびＰチャネルＭＯＳトランジスタ７１
２からなるインバータとを交差接続したフリップフロッ
プが、トランスファゲートである２個のＮチャネルＭＯ
Ｓトランジスタ７０６，７０８を介してビット線対７１
８，７２０に接続される構成となっている。
【００１７】メモリセル７００においては、記憶ノード
７１４，７１６の電圧レベルの状態が記憶データに対応
し、たとえば記憶ノード７１４，７１６がそれぞれＨレ
ベル，Ｌレベルであるときが記憶データ“１”に対応
し、その逆の状態が記憶データ“０”に対応する。交差
接続された記憶ノード７１４，７１６上のデータは、双
安定状態であり、所定の電源電圧が供給されている限り
は状態が維持され続けるため、この点において、キャパ
シタに蓄電された電荷が時間とともに消失していくＤＲ
ＡＭと根本的に異なるものである。
７１４，７１６の電圧レベルの状態が記憶データに対応
し、たとえば記憶ノード７１４，７１６がそれぞれＨレ
ベル，Ｌレベルであるときが記憶データ“１”に対応
し、その逆の状態が記憶データ“０”に対応する。交差
接続された記憶ノード７１４，７１６上のデータは、双
安定状態であり、所定の電源電圧が供給されている限り
は状態が維持され続けるため、この点において、キャパ
シタに蓄電された電荷が時間とともに消失していくＤＲ
ＡＭと根本的に異なるものである。
【００１８】メモリセル７００においては、データの書
込みが行なわれるときは、ビット線対７１８，７２０に
書込データに対応した相反する電圧を印加し、ワード線
７２２を活性化してトランスファゲート７０６，７０８
をＯＮすることによって、フリップフロップの状態を設
定する。一方、データの読出しは、ワード線７２２を活
性化してトランスファゲート７０６，７０８をＯＮし、
記憶ノード７１４，７１６の電位をビット線７１８，７
２０に伝達し、このときのビット線７１８，７２０の電
圧変化を検出することによって行なわれる。
込みが行なわれるときは、ビット線対７１８，７２０に
書込データに対応した相反する電圧を印加し、ワード線
７２２を活性化してトランスファゲート７０６，７０８
をＯＮすることによって、フリップフロップの状態を設
定する。一方、データの読出しは、ワード線７２２を活
性化してトランスファゲート７０６，７０８をＯＮし、
記憶ノード７１４，７１６の電位をビット線７１８，７
２０に伝達し、このときのビット線７１８，７２０の電
圧変化を検出することによって行なわれる。
【００１９】このメモリセル７００は、６個のバルクの
トランジスタで構成されるが、４個のバルクのトランジ
スタで構成可能なメモリセルを備えるＳＲＡＭも存在す
る。
トランジスタで構成されるが、４個のバルクのトランジ
スタで構成可能なメモリセルを備えるＳＲＡＭも存在す
る。
【００２０】図１３は、４トランジスタＳＲＡＭにおけ
るメモリセルアレイ上に行列状に配列されるメモリセル
の構成を示す回路図である。
るメモリセルアレイ上に行列状に配列されるメモリセル
の構成を示す回路図である。
【００２１】図１３を参照して、メモリセル７５０は、
メモリセル７００におけるＰチャネルＭＯＳトランジス
タ７１０，７１２に代えて、それぞれＰチャネル薄膜ト
ランジスタ（ＰチャネルＴＦＴ（Thin Film Transisto
r）：以下、薄膜トランジスタを「ＴＦＴ」と称す
る。）７３０，７３２を備える。このＰチャネルＴＦＴ
７３０，７３２には、高抵抗が用いられることもある。
なお、４トランジスタＳＲＡＭの「４トランジスタ」と
は、１つのメモリセルがバルクのトランジスタを４個備
えているという意味で用いている。また、「バルク」と
は、ＴＦＴが基板上に形成されるのに対し、シリコン基
板中にトランジスタが作りこまれているものという意味
で用いている。以下においては、ＴＦＴのように基板上
に形成される薄膜素子に対し、シリコン基板中に作りこ
まれるトランジスタを「バルクトランジスタ」と称す
る。
メモリセル７００におけるＰチャネルＭＯＳトランジス
タ７１０，７１２に代えて、それぞれＰチャネル薄膜ト
ランジスタ（ＰチャネルＴＦＴ（Thin Film Transisto
r）：以下、薄膜トランジスタを「ＴＦＴ」と称す
る。）７３０，７３２を備える。このＰチャネルＴＦＴ
７３０，７３２には、高抵抗が用いられることもある。
なお、４トランジスタＳＲＡＭの「４トランジスタ」と
は、１つのメモリセルがバルクのトランジスタを４個備
えているという意味で用いている。また、「バルク」と
は、ＴＦＴが基板上に形成されるのに対し、シリコン基
板中にトランジスタが作りこまれているものという意味
で用いている。以下においては、ＴＦＴのように基板上
に形成される薄膜素子に対し、シリコン基板中に作りこ
まれるトランジスタを「バルクトランジスタ」と称す
る。
【００２２】メモリセル７５０の動作原理は、メモリセ
ル７００と基本的に同じであるので、説明は繰り返さな
い。
ル７００と基本的に同じであるので、説明は繰り返さな
い。
【００２３】このＰチャネルＴＦＴ７３０，７３２は、
ＮチャネルＭＯＳトランジスタ７０２，７０４の上層に
形成されるため、４トランジスタＳＲＡＭは、６トラン
ジスタＳＲＡＭと比較してセル面積を小さくできるとい
う利点を有する一方、６トランジスタＳＲＡＭと比較し
て低電圧特性に劣るため、近年の半導体記憶装置に要求
される低電圧化の傾向に対応できず、現在はあまり使用
されていない。
ＮチャネルＭＯＳトランジスタ７０２，７０４の上層に
形成されるため、４トランジスタＳＲＡＭは、６トラン
ジスタＳＲＡＭと比較してセル面積を小さくできるとい
う利点を有する一方、６トランジスタＳＲＡＭと比較し
て低電圧特性に劣るため、近年の半導体記憶装置に要求
される低電圧化の傾向に対応できず、現在はあまり使用
されていない。
【００２４】
【発明が解決しようとする課題】上述したように、ＤＲ
ＡＭは、メモリセルの構造が単純であることから高集積
化・大容量化に適しているが、リフレッシュ動作か不可
欠であること、一方、ＳＲＡＭは、リフレッシュ動作は
不要であるが、６個または４個のバルクトランジスタを
必要とするためメモリセルが大型化し、高集積化・大容
量化に対応できないこと、というようにいずれにも一長
一短がある。
ＡＭは、メモリセルの構造が単純であることから高集積
化・大容量化に適しているが、リフレッシュ動作か不可
欠であること、一方、ＳＲＡＭは、リフレッシュ動作は
不要であるが、６個または４個のバルクトランジスタを
必要とするためメモリセルが大型化し、高集積化・大容
量化に対応できないこと、というようにいずれにも一長
一短がある。
【００２５】しかしながら、今後、ＩＴ技術のさらなる
発展とあいまって、高集積化・大容量化および高性能化
（高速化かつ低消費電力化）をともに満足する半導体記
憶装置への期待は大きい。
発展とあいまって、高集積化・大容量化および高性能化
（高速化かつ低消費電力化）をともに満足する半導体記
憶装置への期待は大きい。
【００２６】そこで、この発明は、かかる課題を解決す
るためになされたものであり、その目的は、ＤＲＡＭに
近い高集積化・大容量化を実現し、かつ、リフレッシュ
動作を必要としないメモリセルを備える半導体記憶装置
を提供することである。
るためになされたものであり、その目的は、ＤＲＡＭに
近い高集積化・大容量化を実現し、かつ、リフレッシュ
動作を必要としないメモリセルを備える半導体記憶装置
を提供することである。
【００２７】
【課題を解決するための手段および発明の効果】この発
明によれば、半導体記憶装置は、行列状に配列された複
数のメモリセルを含むメモリセルアレイと、メモリセル
の行および列ごとにそれぞれ配列される複数のワード線
および複数のビット線とを備える半導体記憶装置であっ
て、複数のメモリセルの各々は、２進情報で表わされる
記憶情報の１ビット分のデータについて、その論理レベ
ルに応じた電荷を保持する容量素子と、ワード線に印加
される電圧によって駆動され、ビット線と容量素子との
間で電荷のやり取りを行なうアクセストランジスタと、
容量素子から漏洩する電荷をデータの論理レベルに応じ
て補填する電荷補填回路とを含む。
明によれば、半導体記憶装置は、行列状に配列された複
数のメモリセルを含むメモリセルアレイと、メモリセル
の行および列ごとにそれぞれ配列される複数のワード線
および複数のビット線とを備える半導体記憶装置であっ
て、複数のメモリセルの各々は、２進情報で表わされる
記憶情報の１ビット分のデータについて、その論理レベ
ルに応じた電荷を保持する容量素子と、ワード線に印加
される電圧によって駆動され、ビット線と容量素子との
間で電荷のやり取りを行なうアクセストランジスタと、
容量素子から漏洩する電荷をデータの論理レベルに応じ
て補填する電荷補填回路とを含む。
【００２８】この発明による半導体記憶装置において
は、複数のメモリセルの各々は、記憶情報の論理レベル
に対応した電荷を保持する容量素子から漏洩する電荷を
補填する電荷補填回路を含む。
は、複数のメモリセルの各々は、記憶情報の論理レベル
に対応した電荷を保持する容量素子から漏洩する電荷を
補填する電荷補填回路を含む。
【００２９】したがって、この発明によれば、リフレッ
シュ動作を行なうことなく、電荷の漏洩による記憶情報
の消失を防止することができる。
シュ動作を行なうことなく、電荷の漏洩による記憶情報
の消失を防止することができる。
【００３０】好ましくは、電荷補填回路は、容量素子と
アクセストランジスタとの間に接続される。
アクセストランジスタとの間に接続される。
【００３１】電荷補填回路は、容量素子とアクセストラ
ンジスタとの間の記憶ノードに接続される。
ンジスタとの間の記憶ノードに接続される。
【００３２】したがって、この発明によれば、電荷補填
回路によって記憶ノード上の電荷が補填され、記憶ノー
ドに記憶情報を保持することができる。
回路によって記憶ノード上の電荷が補填され、記憶ノー
ドに記憶情報を保持することができる。
【００３３】好ましくは、電荷補填回路は、容量素子と
アクセストランジスタとの間の記憶ノードに入力ノード
が接続される第１のインバータと、第１のインバータの
出力ノードに入力ノードが接続され、記憶ノードに出力
ノードが接続される第２のインバータとを含む。
アクセストランジスタとの間の記憶ノードに入力ノード
が接続される第１のインバータと、第１のインバータの
出力ノードに入力ノードが接続され、記憶ノードに出力
ノードが接続される第２のインバータとを含む。
【００３４】電荷補填回路は、第１のインバータと第２
のインバータが交差接続されて構成される。
のインバータが交差接続されて構成される。
【００３５】したがって、この発明によれば、第１およ
び第２のインバータによってラッチ機能が構成され、記
憶ノードに記憶情報を保持することができる。
び第２のインバータによってラッチ機能が構成され、記
憶ノードに記憶情報を保持することができる。
【００３６】好ましくは、第１および第２のインバータ
に含まれるＭＯＳトランジスタは、アクセストランジス
タと同一の導電型のＭＯＳトランジスタである。
に含まれるＭＯＳトランジスタは、アクセストランジス
タと同一の導電型のＭＯＳトランジスタである。
【００３７】メモリセルを構成するバルクトランジスタ
は、１つの導電型のトランジスタで構成される。
は、１つの導電型のトランジスタで構成される。
【００３８】したがって、この発明によれば、メモリセ
ルを形成する際に２つの導電型のウェル領域を設ける必
要がなく、メモリセルのサイズを縮小できる。
ルを形成する際に２つの導電型のウェル領域を設ける必
要がなく、メモリセルのサイズを縮小できる。
【００３９】好ましくは、記憶ノードは、第１のインバ
ータの出力ノードの容量よりも大きい容量を有する。
ータの出力ノードの容量よりも大きい容量を有する。
【００４０】したがって、この発明によれば、メモリセ
ルへのデータの書込動作が安定する。
ルへのデータの書込動作が安定する。
【００４１】好ましくは、記憶ノードの容量は、接続ノ
ードの容量の５倍以上である。したがって、この発明に
よれば、メモリセルへのデータの書込動作がさらに安定
する。
ードの容量の５倍以上である。したがって、この発明に
よれば、メモリセルへのデータの書込動作がさらに安定
する。
【００４２】好ましくは、アクセストランジスタは、第
１のＮチャネルＭＯＳトランジスタであり、第１および
第２のインバータの各々は、一方が電源ノードに接続さ
れ、他方が出力ノードに接続される、多結晶ポリシリコ
ンで構成された抵抗素子と、ドレインが出力ノードに接
続され、ソースが接地ノードに接続される第２のＮチャ
ネルＭＯＳトランジスタとからなる。
１のＮチャネルＭＯＳトランジスタであり、第１および
第２のインバータの各々は、一方が電源ノードに接続さ
れ、他方が出力ノードに接続される、多結晶ポリシリコ
ンで構成された抵抗素子と、ドレインが出力ノードに接
続され、ソースが接地ノードに接続される第２のＮチャ
ネルＭＯＳトランジスタとからなる。
【００４３】メモリセルに含まれるバルクトランジスタ
は、すべてＮチャネルＭＯＳトランジスタから構成さ
れ、さらに、第１および第２のインバータの各々の一部
に多結晶ポリシリコンで構成された抵抗素子が用いられ
る。
は、すべてＮチャネルＭＯＳトランジスタから構成さ
れ、さらに、第１および第２のインバータの各々の一部
に多結晶ポリシリコンで構成された抵抗素子が用いられ
る。
【００４４】したがって、この発明によれば、メモリセ
ルを形成する際に２つの導電型のウェル領域を設ける必
要がなく、さらに、多結晶ポリシリコンで構成された抵
抗素子はバルクトランジスタの上層に形成できるので、
メモリセルのサイズをさらに縮小できる。
ルを形成する際に２つの導電型のウェル領域を設ける必
要がなく、さらに、多結晶ポリシリコンで構成された抵
抗素子はバルクトランジスタの上層に形成できるので、
メモリセルのサイズをさらに縮小できる。
【００４５】好ましくは、第２のＮチャネルＭＯＳトラ
ンジスタの電流駆動能力は、第１のＮチャネルＭＯＳト
ランジスタの電流駆動能力の１倍以上２倍以下である。
ンジスタの電流駆動能力は、第１のＮチャネルＭＯＳト
ランジスタの電流駆動能力の１倍以上２倍以下である。
【００４６】このメモリセルは容量素子を備えるので、
ドライバトランジスタである第２のＮチャネルＭＯＳト
ランジスタの電流駆動能力がアクセストランジスタであ
る第１のＮチャネルＭＯＳトランジスタの電流駆動能力
の１倍以上２倍以下であっても、データの読出動作が安
定して行われる。
ドライバトランジスタである第２のＮチャネルＭＯＳト
ランジスタの電流駆動能力がアクセストランジスタであ
る第１のＮチャネルＭＯＳトランジスタの電流駆動能力
の１倍以上２倍以下であっても、データの読出動作が安
定して行われる。
【００４７】したがって、この発明によれば、第１のＮ
チャネルＭＯＳトランジスタの電流駆動能力に対して、
第２のＮチャネルＭＯＳトランジスタの電流駆動能力を
通常必要とされる２〜３倍以上とする必要がなく、第２
のＮチャネルＭＯＳトランジスタを小型化でき、メモリ
セルのサイズを縮小できる。
チャネルＭＯＳトランジスタの電流駆動能力に対して、
第２のＮチャネルＭＯＳトランジスタの電流駆動能力を
通常必要とされる２〜３倍以上とする必要がなく、第２
のＮチャネルＭＯＳトランジスタを小型化でき、メモリ
セルのサイズを縮小できる。
【００４８】好ましくは、抵抗素子は、Ｐチャネル薄膜
トランジスタで構成される。したがって、この発明によ
れば、Ｐチャネル薄膜トランジスタをバルクトランジス
タの上層に形成できるので、メモリセルのサイズを縮小
できる。
トランジスタで構成される。したがって、この発明によ
れば、Ｐチャネル薄膜トランジスタをバルクトランジス
タの上層に形成できるので、メモリセルのサイズを縮小
できる。
【００４９】好ましくは、記憶ノードの容量は、接続ノ
ードの容量の２０倍以上である。したがって、この発明
によれば、抵抗素子にＰチャネル薄膜トランジスタを用
いても、メモリセルへのデータの書込動作が安定する。
ードの容量の２０倍以上である。したがって、この発明
によれば、抵抗素子にＰチャネル薄膜トランジスタを用
いても、メモリセルへのデータの書込動作が安定する。
【００５０】好ましくは、抵抗素子は、記憶ノードのリ
ーク電流の１０倍以上の電流供給能力を有する。
ーク電流の１０倍以上の電流供給能力を有する。
【００５１】抵抗素子は、記憶ノードの充電状態が十分
に維持されるのに必要な電流を供給可能であり、記憶ノ
ードの状態を安定させる。
に維持されるのに必要な電流を供給可能であり、記憶ノ
ードの状態を安定させる。
【００５２】したがって、この発明によれば、安定して
メモリセルにデータを記憶することができる。
メモリセルにデータを記憶することができる。
【００５３】好ましくは、複数のメモリセルの各々から
データを読出すとき、複数のメモリセルの各々に対応す
るビット線は、電源電圧にプリチャージされ、複数のメ
モリセルの各々に対応するワード線は、電源電圧以下の
電圧が印加される。
データを読出すとき、複数のメモリセルの各々に対応す
るビット線は、電源電圧にプリチャージされ、複数のメ
モリセルの各々に対応するワード線は、電源電圧以下の
電圧が印加される。
【００５４】このメモリセルは、電荷補填回路を備える
ため、アクセストランジスタを駆動するワード線の電圧
をブーストすることなく、電源電圧以下の電圧でデータ
の読出しを行うことができる。
ため、アクセストランジスタを駆動するワード線の電圧
をブーストすることなく、電源電圧以下の電圧でデータ
の読出しを行うことができる。
【００５５】したがって、この発明によれば、データの
読出時に記憶ノードの電位変化を小さくすることがで
き、非破壊読出しが実現される。
読出時に記憶ノードの電位変化を小さくすることがで
き、非破壊読出しが実現される。
【００５６】好ましくは、複数のメモリセルの各々に対
応するワード線に印加される電圧は、アクセストランジ
スタの電流駆動能力が第２のＮチャネルＭＯＳトランジ
スタの電流駆動能力の半分以上になるように設定され
る。
応するワード線に印加される電圧は、アクセストランジ
スタの電流駆動能力が第２のＮチャネルＭＯＳトランジ
スタの電流駆動能力の半分以上になるように設定され
る。
【００５７】メモリセルに記憶されるデータへのアクセ
ス性を劣化させないように、アクセストランジスタの電
流駆動能力はある程度確保される必要がある。一方、ア
クセストランジスタの電流駆動能力がドライバトランジ
スタである第２のＮチャネルＭＯＳトランジスタの電流
駆動能力の半分以上になるようにワード線に印加される
電圧が設定されることによって、ドライバトランジスタ
とアクセストランジスタとのセルレシオは２以下となる
が、このメモリセルは容量素子を備えるので、メモリセ
ルの動作が安定化される。
ス性を劣化させないように、アクセストランジスタの電
流駆動能力はある程度確保される必要がある。一方、ア
クセストランジスタの電流駆動能力がドライバトランジ
スタである第２のＮチャネルＭＯＳトランジスタの電流
駆動能力の半分以上になるようにワード線に印加される
電圧が設定されることによって、ドライバトランジスタ
とアクセストランジスタとのセルレシオは２以下となる
が、このメモリセルは容量素子を備えるので、メモリセ
ルの動作が安定化される。
【００５８】したがって、この発明によれば、データへ
のアクセス性を劣化させないようにアクセストランジス
タの電流駆動能力を確保しつつ、セルレシオが２以下と
なっても、メモリセルの動作は安定する。
のアクセス性を劣化させないようにアクセストランジス
タの電流駆動能力を確保しつつ、セルレシオが２以下と
なっても、メモリセルの動作は安定する。
【００５９】好ましくは、アクセストランジスタは、第
１のＰチャネルＭＯＳトランジスタであり、第１および
第２のインバータの各々は、ソースが電源ノードに接続
され、ドレインが出力ノードに接続される第２のＰチャ
ネルＭＯＳトランジスタと、一方が出力ノードに接続さ
れ、他方が接地ノードに接続される、多結晶ポリシリコ
ンで構成された抵抗素子とからなる。
１のＰチャネルＭＯＳトランジスタであり、第１および
第２のインバータの各々は、ソースが電源ノードに接続
され、ドレインが出力ノードに接続される第２のＰチャ
ネルＭＯＳトランジスタと、一方が出力ノードに接続さ
れ、他方が接地ノードに接続される、多結晶ポリシリコ
ンで構成された抵抗素子とからなる。
【００６０】メモリセルに含まれるバルクトランジスタ
は、すべてＰチャネルＭＯＳトランジスタから構成さ
れ、さらに、第１および第２のインバータの各々の一部
に多結晶ポリシリコンで構成された抵抗素子が用いられ
る。
は、すべてＰチャネルＭＯＳトランジスタから構成さ
れ、さらに、第１および第２のインバータの各々の一部
に多結晶ポリシリコンで構成された抵抗素子が用いられ
る。
【００６１】したがって、この発明によれば、メモリセ
ルを形成する際に２つの導電型のウェル領域を設ける必
要がなく、さらに、多結晶ポリシリコンで構成された抵
抗素子はバルクトランジスタの上層に形成できるので、
メモリセルのサイズを縮小できる。
ルを形成する際に２つの導電型のウェル領域を設ける必
要がなく、さらに、多結晶ポリシリコンで構成された抵
抗素子はバルクトランジスタの上層に形成できるので、
メモリセルのサイズを縮小できる。
【００６２】好ましくは、抵抗素子は、Ｎチャネル薄膜
トランジスタで構成される。したがって、この発明によ
れば、Ｎチャネル薄膜トランジスタをバルクトランジス
タの上層に形成できるので、メモリセルのサイズを縮小
できる。
トランジスタで構成される。したがって、この発明によ
れば、Ｎチャネル薄膜トランジスタをバルクトランジス
タの上層に形成できるので、メモリセルのサイズを縮小
できる。
【００６３】好ましくは、第１および第２のインバータ
の各々は、一方が電源ノードに接続され、他方が出力ノ
ードに接続される、多結晶ポリシリコンで構成された第
１の抵抗素子と、一方が出力ノードに接続され、他方が
接地ノードに接続される、多結晶ポリシリコンで構成さ
れた第２の抵抗素子とからなる。
の各々は、一方が電源ノードに接続され、他方が出力ノ
ードに接続される、多結晶ポリシリコンで構成された第
１の抵抗素子と、一方が出力ノードに接続され、他方が
接地ノードに接続される、多結晶ポリシリコンで構成さ
れた第２の抵抗素子とからなる。
【００６４】さらに好ましくは、第１の抵抗素子は、Ｐ
チャネル薄膜トランジスタで構成され、第２の抵抗素子
は、Ｎチャネル薄膜トランジスタで構成される。
チャネル薄膜トランジスタで構成され、第２の抵抗素子
は、Ｎチャネル薄膜トランジスタで構成される。
【００６５】第１および第２のインバータは、多結晶ポ
リシリコンで構成された抵抗素子のみによって形成され
る。
リシリコンで構成された抵抗素子のみによって形成され
る。
【００６６】したがって、この発明によれば、メモリセ
ルに含まれるバルクトランジスタは、アクセストランジ
スタの１つだけであり、メモリセルのサイズを縮小でき
る。
ルに含まれるバルクトランジスタは、アクセストランジ
スタの１つだけであり、メモリセルのサイズを縮小でき
る。
【００６７】好ましくは、アクセストランジスタは、第
１のＮチャネルＭＯＳトランジスタであり、電荷補填回
路は、容量素子とアクセストランジスタとの間の記憶ノ
ードに入力ノードが接続されるインバータと、一方が電
源ノードに接続され、他方が記憶ノードに接続され、イ
ンバータの出力ノードから出力される信号に応じて電源
ノードから記憶ノードへの電流特性をスイッチングす
る、多結晶ポリシリコンで構成された第１の抵抗素子と
を含み、インバータは、一方が電源ノードに接続され、
他方が出力ノードに接続される、多結晶ポリシリコンで
構成された第２の抵抗素子と、ドレインが出力ノードに
接続され、ソースが接地ノードに接続される第２のＮチ
ャネルＭＯＳトランジスタとからなる。
１のＮチャネルＭＯＳトランジスタであり、電荷補填回
路は、容量素子とアクセストランジスタとの間の記憶ノ
ードに入力ノードが接続されるインバータと、一方が電
源ノードに接続され、他方が記憶ノードに接続され、イ
ンバータの出力ノードから出力される信号に応じて電源
ノードから記憶ノードへの電流特性をスイッチングす
る、多結晶ポリシリコンで構成された第１の抵抗素子と
を含み、インバータは、一方が電源ノードに接続され、
他方が出力ノードに接続される、多結晶ポリシリコンで
構成された第２の抵抗素子と、ドレインが出力ノードに
接続され、ソースが接地ノードに接続される第２のＮチ
ャネルＭＯＳトランジスタとからなる。
【００６８】電荷補填回路は、インバータと電流特性の
スイッチングが可能な第１の抵抗素子とを含み、さら
に、このメモリセルに含まれるバルクトランジスタは、
すべてＮチャネルＭＯＳトランジスタから構成される。
スイッチングが可能な第１の抵抗素子とを含み、さら
に、このメモリセルに含まれるバルクトランジスタは、
すべてＮチャネルＭＯＳトランジスタから構成される。
【００６９】したがって、この発明によれば、インバー
タと電流特性のスイッチングが可能な第１の抵抗素子と
によってラッチ機能が構成され、記憶ノードに記憶情報
を保持することができ、さらに、メモリセルを形成する
際に２つの導電型のウェル領域を設ける必要がなく、そ
の上、メモリセルに含まれるバルクトランジスタは２つ
であり、多結晶ポリシリコンで構成された抵抗素子はバ
ルクトランジスタの上層に形成できるので、メモリセル
のサイズも縮小できる。
タと電流特性のスイッチングが可能な第１の抵抗素子と
によってラッチ機能が構成され、記憶ノードに記憶情報
を保持することができ、さらに、メモリセルを形成する
際に２つの導電型のウェル領域を設ける必要がなく、そ
の上、メモリセルに含まれるバルクトランジスタは２つ
であり、多結晶ポリシリコンで構成された抵抗素子はバ
ルクトランジスタの上層に形成できるので、メモリセル
のサイズも縮小できる。
【００７０】好ましくは、第１および第２の抵抗素子
は、Ｐチャネル薄膜トランジスタで構成される。
は、Ｐチャネル薄膜トランジスタで構成される。
【００７１】したがって、この発明によれば、Ｐチャネ
ル薄膜トランジスタをバルクトランジスタの上層に形成
できるので、メモリセルのサイズを縮小できる。
ル薄膜トランジスタをバルクトランジスタの上層に形成
できるので、メモリセルのサイズを縮小できる。
【００７２】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら詳細に説明する。なお、図中同
一または相当部分には同一符号を付してその説明は繰返
さない。
て、図面を参照しながら詳細に説明する。なお、図中同
一または相当部分には同一符号を付してその説明は繰返
さない。
【００７３】［実施の形態１］図１は、この発明の実施
の形態１による半導体記憶装置の全体構成を示す概略ブ
ロック図である。
の形態１による半導体記憶装置の全体構成を示す概略ブ
ロック図である。
【００７４】図１を参照して、半導体記憶装置１０は、
制御信号端子１２と、クロック端子１４と、アドレス端
子１６と、データ入出力端子１８とを備える。また、半
導体記憶装置１０は、制御信号バッファ２０と、クロッ
クバッファ２２と、アドレスバッファ２４と、入出力バ
ッファ２６とを備える。さらに、半導体記憶装置１０
は、制御回路２８と、行アドレスデコーダ３０と、列ア
ドレスデコーダ３２と、センスアンプ／入出力制御回路
３４と、メモリセルアレイ３６とを備える。
制御信号端子１２と、クロック端子１４と、アドレス端
子１６と、データ入出力端子１８とを備える。また、半
導体記憶装置１０は、制御信号バッファ２０と、クロッ
クバッファ２２と、アドレスバッファ２４と、入出力バ
ッファ２６とを備える。さらに、半導体記憶装置１０
は、制御回路２８と、行アドレスデコーダ３０と、列ア
ドレスデコーダ３２と、センスアンプ／入出力制御回路
３４と、メモリセルアレイ３６とを備える。
【００７５】なお、図１においては、半導体記憶装置１
０について、データ入出力に関する主要部分のみが代表
的に示される。
０について、データ入出力に関する主要部分のみが代表
的に示される。
【００７６】制御信号端子１２は、チップセレクト信号
／ＣＳ、行アドレスストローブ信号／ＲＡＳ、列アドレ
スストローブ信号／ＣＡＳおよびライトイネーブル信号
／ＷＥのコマンド制御信号を受ける。クロック端子１４
は、外部クロックＣＬＫおよびクロックイネーブル信号
ＣＫＥを受ける。アドレス端子１６は、アドレス信号Ａ
０〜Ａｎ（ｎは自然数）を受ける。
／ＣＳ、行アドレスストローブ信号／ＲＡＳ、列アドレ
スストローブ信号／ＣＡＳおよびライトイネーブル信号
／ＷＥのコマンド制御信号を受ける。クロック端子１４
は、外部クロックＣＬＫおよびクロックイネーブル信号
ＣＫＥを受ける。アドレス端子１６は、アドレス信号Ａ
０〜Ａｎ（ｎは自然数）を受ける。
【００７７】クロックバッファ２２は、外部クロックＣ
ＬＫを受けて内部クロックを発生し、制御信号バッファ
２０、アドレスバッファ２４、入出力バッファ２６およ
び制御回路２８へ出力する。制御信号バッファ２０は、
クロックバッファ２２から受ける内部クロックに応じ
て、チップセレクト信号／ＣＳ、行アドレスストローブ
信号／ＲＡＳ、列アドレスストローブ信号／ＣＡＳおよ
びライトイネーブル信号／ＷＥを取込んでラッチし、制
御回路２８へ出力する。アドレスバッファ２４は、クロ
ックバッファ２２から受ける内部クロックに応じて、ア
ドレス信号Ａ０〜Ａｎを取込んでラッチし、内部アドレ
ス信号を発生して行アドレスデコーダ３０および列アド
レスデコーダ３２へ出力する。
ＬＫを受けて内部クロックを発生し、制御信号バッファ
２０、アドレスバッファ２４、入出力バッファ２６およ
び制御回路２８へ出力する。制御信号バッファ２０は、
クロックバッファ２２から受ける内部クロックに応じ
て、チップセレクト信号／ＣＳ、行アドレスストローブ
信号／ＲＡＳ、列アドレスストローブ信号／ＣＡＳおよ
びライトイネーブル信号／ＷＥを取込んでラッチし、制
御回路２８へ出力する。アドレスバッファ２４は、クロ
ックバッファ２２から受ける内部クロックに応じて、ア
ドレス信号Ａ０〜Ａｎを取込んでラッチし、内部アドレ
ス信号を発生して行アドレスデコーダ３０および列アド
レスデコーダ３２へ出力する。
【００７８】データ入出力端子１８は、半導体記憶装置
１０において読み書きされるデータを外部とやり取りす
る端子であって、データ書込時は外部から入力されるデ
ータＤＱ０〜ＤＱｉ（ｉは自然数）を受け、データ読出
時はデータＤＱ０〜ＤＱｉを外部へ出力する。
１０において読み書きされるデータを外部とやり取りす
る端子であって、データ書込時は外部から入力されるデ
ータＤＱ０〜ＤＱｉ（ｉは自然数）を受け、データ読出
時はデータＤＱ０〜ＤＱｉを外部へ出力する。
【００７９】入出力バッファ２６は、データ書込時は、
クロックバッファ２２から受ける内部クロックに応じ
て、データＤＱ０〜ＤＱｉを取込んでラッチし、内部デ
ータＩＤＱをセンスアンプ／入出力制御回路３４へ出力
する。一方、入出力バッファ２６は、データ読出時は、
クロックバッファ２２から受ける内部クロックに応じ
て、センスアンプ／入出力制御回路３４から受ける内部
データＩＤＱをデータ入出力端子１８へ出力する。
クロックバッファ２２から受ける内部クロックに応じ
て、データＤＱ０〜ＤＱｉを取込んでラッチし、内部デ
ータＩＤＱをセンスアンプ／入出力制御回路３４へ出力
する。一方、入出力バッファ２６は、データ読出時は、
クロックバッファ２２から受ける内部クロックに応じ
て、センスアンプ／入出力制御回路３４から受ける内部
データＩＤＱをデータ入出力端子１８へ出力する。
【００８０】制御回路２８は、クロックバッファ２２か
ら受ける内部クロックに応じて、制御信号バッファ２０
からコマンド制御信号を取込み、取込んだコマンド制御
信号に基づいて行アドレスデコーダ３０、列アドレスデ
コーダ３２および入出力バッファ２６を制御する。これ
によって、データＤＱ０〜ＤＱ１５のメモリセルアレイ
３６への読み書きが行なわれる。
ら受ける内部クロックに応じて、制御信号バッファ２０
からコマンド制御信号を取込み、取込んだコマンド制御
信号に基づいて行アドレスデコーダ３０、列アドレスデ
コーダ３２および入出力バッファ２６を制御する。これ
によって、データＤＱ０〜ＤＱ１５のメモリセルアレイ
３６への読み書きが行なわれる。
【００８１】行アドレスデコーダ３０は、制御回路２８
からの指示に基づいて、アドレス信号Ａ０〜Ａｎに対応
するメモリセルアレイ３６上のワード線を選択し、図示
されないワードドライバによって選択されたワード線を
活性化する。また、列アドレスデコーダ３２は、制御回
路２８からの指示に基づいて、アドレス信号Ａ０〜Ａｎ
に対応するメモリセルアレイ３６上のビット線対を選択
する。
からの指示に基づいて、アドレス信号Ａ０〜Ａｎに対応
するメモリセルアレイ３６上のワード線を選択し、図示
されないワードドライバによって選択されたワード線を
活性化する。また、列アドレスデコーダ３２は、制御回
路２８からの指示に基づいて、アドレス信号Ａ０〜Ａｎ
に対応するメモリセルアレイ３６上のビット線対を選択
する。
【００８２】センスアンプ／入出力制御回路３４は、デ
ータ書込時は、入出力バッファ２６から受ける内部デー
タＩＤＱの論理レベルに応じて、列アドレスデコーダ３
２によって選択されたビット線対を電源電圧Ｖｃｃまた
は接地電圧ＧＮＤにプリチャージする。これによって、
行アドレスデコーダ３０によって活性化されたワード線
と、列アドレスデコーダ３２によって選択され、センス
アンプ／入出力制御回路３４によってプリチャージされ
たビット線対とに接続されるメモリセルアレイ３６上の
メモリセルに内部データＩＤＱの書込みが行なわれる。
ータ書込時は、入出力バッファ２６から受ける内部デー
タＩＤＱの論理レベルに応じて、列アドレスデコーダ３
２によって選択されたビット線対を電源電圧Ｖｃｃまた
は接地電圧ＧＮＤにプリチャージする。これによって、
行アドレスデコーダ３０によって活性化されたワード線
と、列アドレスデコーダ３２によって選択され、センス
アンプ／入出力制御回路３４によってプリチャージされ
たビット線対とに接続されるメモリセルアレイ３６上の
メモリセルに内部データＩＤＱの書込みが行なわれる。
【００８３】一方、センスアンプ／入出力制御回路３４
は、データ読出時は、データ読出前に列アドレスデコー
ダ３２によって選択されたビット線対を電圧Ｖｃｃ／２
にプリチャージし、選択されたビット線対において読出
データに対応して発生する微小電圧変化を検出／増幅し
て読出データの論理レベルを判定し、入出力バッファ２
６へ出力する。
は、データ読出時は、データ読出前に列アドレスデコー
ダ３２によって選択されたビット線対を電圧Ｖｃｃ／２
にプリチャージし、選択されたビット線対において読出
データに対応して発生する微小電圧変化を検出／増幅し
て読出データの論理レベルを判定し、入出力バッファ２
６へ出力する。
【００８４】メモリセルアレイは３６は、後述するメモ
リセルが行列状に配列された記憶素子群であり、各行に
対応するワード線を介して行アドレスデコーダ３０と接
続され、また、各列に対応するビット線対を介してセン
スアンプ／入出力制御回路３４と接続される。
リセルが行列状に配列された記憶素子群であり、各行に
対応するワード線を介して行アドレスデコーダ３０と接
続され、また、各列に対応するビット線対を介してセン
スアンプ／入出力制御回路３４と接続される。
【００８５】図２は、半導体記憶装置１０におけるメモ
リセルアレイ３６上に行列上に配列されるメモリセルの
構成を示す回路図である。
リセルアレイ３６上に行列上に配列されるメモリセルの
構成を示す回路図である。
【００８６】図２を参照して、メモリセル５０は、Ｎチ
ャネルＭＯＳトランジスタ５２と、キャパシタ５４と、
電荷補填回路５６とを備える。電荷補填回路５６は、イ
ンバータ５８，６０と、ノード６２，６４とを含み、イ
ンバータ５８は、ＰチャネルＴＦＴ５８２およびＮチャ
ネルＭＯＳトランジスタ５８４からなり、インバータ６
０は、ＰチャネルＴＦＴ６０２およびＮチャネルＭＯＳ
トランジスタ６０４からなる。
ャネルＭＯＳトランジスタ５２と、キャパシタ５４と、
電荷補填回路５６とを備える。電荷補填回路５６は、イ
ンバータ５８，６０と、ノード６２，６４とを含み、イ
ンバータ５８は、ＰチャネルＴＦＴ５８２およびＮチャ
ネルＭＯＳトランジスタ５８４からなり、インバータ６
０は、ＰチャネルＴＦＴ６０２およびＮチャネルＭＯＳ
トランジスタ６０４からなる。
【００８７】ＮチャネルＭＯＳトランジスタ５２は、ゲ
ートがワード線６６に接続され、ドレインおよびソース
がそれぞれビット線６８およびキャパシタ５４に接続さ
れる。ＮチャネルＭＯＳトランジスタ５２は、データ書
込時およびデータ読出時のみ活性化されるワード線６６
によって駆動され、データ書込時およびデータ読出時の
みＯＮし、それ以外のときはＯＦＦする。
ートがワード線６６に接続され、ドレインおよびソース
がそれぞれビット線６８およびキャパシタ５４に接続さ
れる。ＮチャネルＭＯＳトランジスタ５２は、データ書
込時およびデータ読出時のみ活性化されるワード線６６
によって駆動され、データ書込時およびデータ読出時の
みＯＮし、それ以外のときはＯＦＦする。
【００８８】キャパシタ５４は、電荷を蓄積しているか
否かに応じて、２進情報“１”，“０”を記憶する。キ
ャパシタ５４は、一端がＮチャネルＭＯＳトランジスタ
５２に接続され、もう一端がセルプレート７０に接続さ
れる。そして、ビット線６８からＮチャネルＭＯＳトラ
ンジスタ５２を介して２進情報“１”，“０”に対応し
た電圧をキャパシタ５４に印加することによって、キャ
パシタ５４の充放電が行なわれ、データの書込みが行な
われる。
否かに応じて、２進情報“１”，“０”を記憶する。キ
ャパシタ５４は、一端がＮチャネルＭＯＳトランジスタ
５２に接続され、もう一端がセルプレート７０に接続さ
れる。そして、ビット線６８からＮチャネルＭＯＳトラ
ンジスタ５２を介して２進情報“１”，“０”に対応し
た電圧をキャパシタ５４に印加することによって、キャ
パシタ５４の充放電が行なわれ、データの書込みが行な
われる。
【００８９】なお、ＮチャネルＭＯＳトランジスタ５２
およびキャパシタ５４の構成は、一般的なＤＲＡＭの構
成と同じである。
およびキャパシタ５４の構成は、一般的なＤＲＡＭの構
成と同じである。
【００９０】ＰチャネルＴＦＴ５８２，６０２は、多結
晶ポリシリコンで構成された、スイッチング機能を備え
る抵抗素子であり、Ｔ（テラ、「Ｔ」は１０12を表わ
す。）ΩオーダのＯＦＦ抵抗とＧ（ギガ、「Ｇ」は１０
9を表わす。）ΩオーダのＯＮ抵抗とを有する高抵抗素
子である。
晶ポリシリコンで構成された、スイッチング機能を備え
る抵抗素子であり、Ｔ（テラ、「Ｔ」は１０12を表わ
す。）ΩオーダのＯＦＦ抵抗とＧ（ギガ、「Ｇ」は１０
9を表わす。）ΩオーダのＯＮ抵抗とを有する高抵抗素
子である。
【００９１】なお、この発明においては、抵抗素子とい
った場合、スイッチング機能を備えるものと定抵抗のも
のとの両方を示すものとする。
った場合、スイッチング機能を備えるものと定抵抗のも
のとの両方を示すものとする。
【００９２】ＰチャネルＴＦＴ５８２は、ゲートがノー
ド６２に接続され、ソースが電源ノード７２に、ドレイ
ンがノード６４にそれぞれ接続される。また、Ｎチャネ
ルＭＯＳトランジスタ５８４は、ゲートがノード６２に
接続され、ドレインがノード６４に、ソースが接地ノー
ド７４にそれぞれ接続される。
ド６２に接続され、ソースが電源ノード７２に、ドレイ
ンがノード６４にそれぞれ接続される。また、Ｎチャネ
ルＭＯＳトランジスタ５８４は、ゲートがノード６２に
接続され、ドレインがノード６４に、ソースが接地ノー
ド７４にそれぞれ接続される。
【００９３】ＰチャネルＴＦＴ６０２は、ゲートがノー
ド６４に接続され、ソースが電源ノード７２に、ドレイ
ンがノード６２にそれぞれ接続される。また、Ｎチャネ
ルＭＯＳトランジスタ６０４は、ゲートがノード６４に
接続され、ドレインがノード６２に、ソースが接地ノー
ド７４にそれぞれ接続される。
ド６４に接続され、ソースが電源ノード７２に、ドレイ
ンがノード６２にそれぞれ接続される。また、Ｎチャネ
ルＭＯＳトランジスタ６０４は、ゲートがノード６４に
接続され、ドレインがノード６２に、ソースが接地ノー
ド７４にそれぞれ接続される。
【００９４】メモリセル５０においては、このＰチャネ
ルＴＦＴ５８２およびＮチャネルＭＯＳトランジスタ５
８４で構成されるインバータ５８と、ＰチャネルＴＦＴ
６０２およびＮチャネルＭＯＳトランジスタ６０４で構
成されるインバータ６０とによるラッチ機能によって、
キャパシタ５４のリーク電流が補填され、リフレッシュ
動作を行なうことなく記憶データが保持される。
ルＴＦＴ５８２およびＮチャネルＭＯＳトランジスタ５
８４で構成されるインバータ５８と、ＰチャネルＴＦＴ
６０２およびＮチャネルＭＯＳトランジスタ６０４で構
成されるインバータ６０とによるラッチ機能によって、
キャパシタ５４のリーク電流が補填され、リフレッシュ
動作を行なうことなく記憶データが保持される。
【００９５】以下、このメモリセル５０の動作について
説明する。 （１）データ“０”の書込み このメモリセル５０においては、バルクトランジスタの
ＯＮ電流は３×１０-5Ａ（アンペア）程度であり、ＴＦ
ＴのＯＮ電流およびＯＦＦ電流は、それぞれ１×１０
-11Ａおよび１×１０-13Ａ程度である。また、キャパシ
タ５４およびバルクトランジスタのＯＦＦ電流によるノ
ード６２，６４からのリーク電流は１×１０-15Ａ程度
である。なお、ここに示した各電流値は、これらの数値
に限定されるものではなく、これらの程度の次数である
ことを示すものである。
説明する。 （１）データ“０”の書込み このメモリセル５０においては、バルクトランジスタの
ＯＮ電流は３×１０-5Ａ（アンペア）程度であり、ＴＦ
ＴのＯＮ電流およびＯＦＦ電流は、それぞれ１×１０
-11Ａおよび１×１０-13Ａ程度である。また、キャパシ
タ５４およびバルクトランジスタのＯＦＦ電流によるノ
ード６２，６４からのリーク電流は１×１０-15Ａ程度
である。なお、ここに示した各電流値は、これらの数値
に限定されるものではなく、これらの程度の次数である
ことを示すものである。
【００９６】上述した各電流値であれば、ＴＦＴのＯＮ
電流は、ノード６２，６４からのリーク電流を４桁上回
るため、電源ノード７２からノード６２，６４を電源電
圧に充電することができる。
電流は、ノード６２，６４からのリーク電流を４桁上回
るため、電源ノード７２からノード６２，６４を電源電
圧に充電することができる。
【００９７】ノード６２の容量は、キャパシタ５４の容
量、トランジスタのゲート容量、活性領域の接合容量な
どによるものであるが、記憶データが安定的に読出され
るために、ノード６２の容量は、少なくとも５ｆＦ（５
ｆ（フェムト）ファラド、「ｆ」は１０-15を表わ
す。）以上になるように設計される。一方、ノード６４
の容量は、トランジスタのゲート容量、活性領域の接合
容量などによるものであるが、ノード６４の容量は、一
般的なＳＲＡＭと同様に、１ｆＦ程度である。ノード６
２の容量が上述した最小値の５ｆＦであり、ノード６４
の容量が１ｆＦであれば、ノード６２，６４の容量比は
５となる。
量、トランジスタのゲート容量、活性領域の接合容量な
どによるものであるが、記憶データが安定的に読出され
るために、ノード６２の容量は、少なくとも５ｆＦ（５
ｆ（フェムト）ファラド、「ｆ」は１０-15を表わ
す。）以上になるように設計される。一方、ノード６４
の容量は、トランジスタのゲート容量、活性領域の接合
容量などによるものであるが、ノード６４の容量は、一
般的なＳＲＡＭと同様に、１ｆＦ程度である。ノード６
２の容量が上述した最小値の５ｆＦであり、ノード６４
の容量が１ｆＦであれば、ノード６２，６４の容量比は
５となる。
【００９８】この容量比をどの程度にするのが好ましい
かは、このメモリセル５０にデータ“０”を書込むこと
ができる条件によって決まる。以下、この条件について
説明する。
かは、このメモリセル５０にデータ“０”を書込むこと
ができる条件によって決まる。以下、この条件について
説明する。
【００９９】メモリセル５０にデータ“０”が書込まれ
ると、ノード６２の電圧は０Ｖとなるが、通常の書込動
作時間であるｎ（ナノ、「ｎ」は１０-9を表わす。）秒
オーダでは、ノード６４は、電源ノード７２から電源電
圧に充電されない。これは、次式において示される。
ると、ノード６２の電圧は０Ｖとなるが、通常の書込動
作時間であるｎ（ナノ、「ｎ」は１０-9を表わす。）秒
オーダでは、ノード６４は、電源ノード７２から電源電
圧に充電されない。これは、次式において示される。
【０１００】いま、電源ノード７２の電源電圧を２Ｖと
した場合、ノード６４において次式が成り立つ。
した場合、ノード６４において次式が成り立つ。
【０１０１】
電荷Ｑ＝容量Ｃ×電圧Ｖ＝１ｆ×２＝２×１０-15
ＰチャネルＴＦＴ５８２のＯＮ電流Ｉ＝１×１０-11ア
ンペア 充電時間ｔ＝Ｑ／Ｉ＝２×１０-4秒 … したがって、ノード６４が充電されるためには、μ（マ
イクロ、「μ」は１０ -6を表わす。）秒オーダの時間を
要する。そうすると、ノード６２の電圧が０Ｖになって
も、直ちにノード６４は電源電圧に充電されないので、
ノード６２は、ＰチャネルＴＦＴ６０２を介して充電さ
れ始める。そして、ノード６４に比べてノード６２の充
電速度が速いと、ノード６４が充電されてＰチャネルＴ
ＦＴ６０２がＯＦＦする前にノード６２が再充電されて
しまうことになり、一旦ノード６２に書込まれたデータ
“０”は、最終的にデータ“１”となって、書込エラー
が発生する。
ンペア 充電時間ｔ＝Ｑ／Ｉ＝２×１０-4秒 … したがって、ノード６４が充電されるためには、μ（マ
イクロ、「μ」は１０ -6を表わす。）秒オーダの時間を
要する。そうすると、ノード６２の電圧が０Ｖになって
も、直ちにノード６４は電源電圧に充電されないので、
ノード６２は、ＰチャネルＴＦＴ６０２を介して充電さ
れ始める。そして、ノード６４に比べてノード６２の充
電速度が速いと、ノード６４が充電されてＰチャネルＴ
ＦＴ６０２がＯＦＦする前にノード６２が再充電されて
しまうことになり、一旦ノード６２に書込まれたデータ
“０”は、最終的にデータ“１”となって、書込エラー
が発生する。
【０１０２】しかしながら、上述したノード６２，６４
の容量比が大きければ、ノード６４の充電速度がノード
６２の充電速度を上回り、ノード６２が充電される前に
ＰチャネルＴＦＴ６０２がＯＦＦし、また、Ｎチャネル
ＭＯＳトランジスタ６０４がＯＮするので、ノード６２
は０Ｖにプルダウンされ、書込エラーは発生しない。
の容量比が大きければ、ノード６４の充電速度がノード
６２の充電速度を上回り、ノード６２が充電される前に
ＰチャネルＴＦＴ６０２がＯＦＦし、また、Ｎチャネル
ＭＯＳトランジスタ６０４がＯＮするので、ノード６２
は０Ｖにプルダウンされ、書込エラーは発生しない。
【０１０３】このノード６２，６４の容量比は、Ｎチャ
ネルＭＯＳトランジスタ５８４とＮチャネルＭＯＳトラ
ンジスタ６０４とのしきい値電圧のばらつきを考慮する
と、最低限５程度あればよいと考えられる。そして、デ
ータの書込みをさらに安定的に実現するために、ノード
６２と接続されるキャパシタ５４が設けられ、キャパシ
タ５４の容量を一般的なＤＲＡＭと同等の２０ｆＦ程度
にすれば、ノード６２，６４の容量比は２０程度とな
り、データの書込みはさらに安定化される。なお、Ｐチ
ャネルＴＦＴ５８２とＰチャネルＴＦＴ６０２とのＯＮ
電流の比が１０倍程度ばらつくこと、およびＮチャネル
ＭＯＳトランジスタ５８４とＮチャネルＭＯＳトランジ
スタ６０４とのしきい値電圧がばらつくことを考慮する
と、ノード６２，６４の容量比は２０以上であることが
望ましい。
ネルＭＯＳトランジスタ５８４とＮチャネルＭＯＳトラ
ンジスタ６０４とのしきい値電圧のばらつきを考慮する
と、最低限５程度あればよいと考えられる。そして、デ
ータの書込みをさらに安定的に実現するために、ノード
６２と接続されるキャパシタ５４が設けられ、キャパシ
タ５４の容量を一般的なＤＲＡＭと同等の２０ｆＦ程度
にすれば、ノード６２，６４の容量比は２０程度とな
り、データの書込みはさらに安定化される。なお、Ｐチ
ャネルＴＦＴ５８２とＰチャネルＴＦＴ６０２とのＯＮ
電流の比が１０倍程度ばらつくこと、およびＮチャネル
ＭＯＳトランジスタ５８４とＮチャネルＭＯＳトランジ
スタ６０４とのしきい値電圧がばらつくことを考慮する
と、ノード６２，６４の容量比は２０以上であることが
望ましい。
【０１０４】以上のように、ノード６２，６４に容量比
を設けることによって、ノード６４が電源電圧に充電さ
れる前にワード線６６を非活性化しても、データ“０”
の書込みにおける書込エラーは発生しない。そして、ノ
ード６４の電圧が所定の電圧を超えるとＮチャネルＭＯ
Ｓトランジスタ６０４がＯＮし、これによってノード６
２は０Ｖに保持され、その後リフレッシュ動作すること
なく、書込まれたデータ“０”の状態が保持される。
を設けることによって、ノード６４が電源電圧に充電さ
れる前にワード線６６を非活性化しても、データ“０”
の書込みにおける書込エラーは発生しない。そして、ノ
ード６４の電圧が所定の電圧を超えるとＮチャネルＭＯ
Ｓトランジスタ６０４がＯＮし、これによってノード６
２は０Ｖに保持され、その後リフレッシュ動作すること
なく、書込まれたデータ“０”の状態が保持される。
【０１０５】なお、この実施の形態１では、データの書
込みを安定的に実現するためにキャパシタ５４を設けて
いるが、キャパシタ５４を設けることなくトランジスタ
のゲート容量などでノード６２，６４の容量比が十分に
確保できれば、キャパシタ５４を不要とすることもでき
る。
込みを安定的に実現するためにキャパシタ５４を設けて
いるが、キャパシタ５４を設けることなくトランジスタ
のゲート容量などでノード６２，６４の容量比が十分に
確保できれば、キャパシタ５４を不要とすることもでき
る。
【０１０６】（２）データ“１”の書込み
メモリセル５０にデータ“１”が書込まれるときは、ノ
ード６２は、ビット線６８からＮチャネルＭＯＳトラン
ジスタ５２を介して直ちに充電され、これに応じてＮチ
ャネルＭＯＳトランジスタ５８４が直ちにＯＮし、ノー
ド６４は直ちに０Ｖとなる。したがって、ノード６２，
６４の電圧は早期に安定し、データ“１”の書込みの際
にＴＦＴの性能による影響を受けることはない。
ード６２は、ビット線６８からＮチャネルＭＯＳトラン
ジスタ５２を介して直ちに充電され、これに応じてＮチ
ャネルＭＯＳトランジスタ５８４が直ちにＯＮし、ノー
ド６４は直ちに０Ｖとなる。したがって、ノード６２，
６４の電圧は早期に安定し、データ“１”の書込みの際
にＴＦＴの性能による影響を受けることはない。
【０１０７】そして、上述したように、ＰチャネルＴＦ
Ｔ６０２のＯＮ電流は、ノード６２からのリーク電流を
４桁上回るため、ノード６２はＰチャネルＴＦＴ６０２
によって電源電圧に保持され、その後リフレッシュ動作
することなく、書込まれたデータ“１”の状態が保持さ
れる。
Ｔ６０２のＯＮ電流は、ノード６２からのリーク電流を
４桁上回るため、ノード６２はＰチャネルＴＦＴ６０２
によって電源電圧に保持され、その後リフレッシュ動作
することなく、書込まれたデータ“１”の状態が保持さ
れる。
【０１０８】図３，４は、上述した書込動作におけるノ
ード６２，６４の電位変化を示す図である。図３は、メ
モリセル５０にデータ“０”が書込まれるときのノード
６２，６４の電位変化を示す図であり、図４は、メモリ
セル５０にデータ“１”が書込まれるときのノード６
２，６４の電位変化を示す図である。
ード６２，６４の電位変化を示す図である。図３は、メ
モリセル５０にデータ“０”が書込まれるときのノード
６２，６４の電位変化を示す図であり、図４は、メモリ
セル５０にデータ“１”が書込まれるときのノード６
２，６４の電位変化を示す図である。
【０１０９】まず、メモリセル５０にデータ“０”が書
込まれるときのノード６２，６４の電位変化について説
明する。
込まれるときのノード６２，６４の電位変化について説
明する。
【０１１０】図３を参照して、破線はノード６２の電位
変化を示し、実線はノード６４の電位変化を示す。ま
た、電源電圧は２Ｖとし、インバータ６０の論理しきい
値電圧（出力電圧が急激に変化するときの入力電圧）は
０．３Ｖとする。そして、時刻Ｔ１でワード線６６が活
性化されるとする。
変化を示し、実線はノード６４の電位変化を示す。ま
た、電源電圧は２Ｖとし、インバータ６０の論理しきい
値電圧（出力電圧が急激に変化するときの入力電圧）は
０．３Ｖとする。そして、時刻Ｔ１でワード線６６が活
性化されるとする。
【０１１１】時刻Ｔ１においてワード線６６が活性化さ
れると、ノード６２の電荷は、ＮチャネルＭＯＳトラン
ジスタ５２を介してビット線６８へ引き抜かれ、ノード
６２の電位は直ちに０Ｖとなる。これに応じて、ノード
６４は、電源ノード７２からＰチャネルＴＦＴ５８２を
介して充電され始めるが、ＴＦＴのＯＮ電流はバルクト
ランジスタのＯＮ電流よりも小さく、ノード６４は直ち
に充電されないため、ノード６２も、電源ノード７２か
らＰチャネルＴＦＴ６０２を介して充電され始める。た
だし、ノード６２，６４の容量比の関係上、ノード６２
の充電速度は、ノード６４の充電速度に比べて遅い。そ
して、ワード線６６は、時刻Ｔ１の数１０μ秒後に非活
性化される。
れると、ノード６２の電荷は、ＮチャネルＭＯＳトラン
ジスタ５２を介してビット線６８へ引き抜かれ、ノード
６２の電位は直ちに０Ｖとなる。これに応じて、ノード
６４は、電源ノード７２からＰチャネルＴＦＴ５８２を
介して充電され始めるが、ＴＦＴのＯＮ電流はバルクト
ランジスタのＯＮ電流よりも小さく、ノード６４は直ち
に充電されないため、ノード６２も、電源ノード７２か
らＰチャネルＴＦＴ６０２を介して充電され始める。た
だし、ノード６２，６４の容量比の関係上、ノード６２
の充電速度は、ノード６４の充電速度に比べて遅い。そ
して、ワード線６６は、時刻Ｔ１の数１０μ秒後に非活
性化される。
【０１１２】ノード６４の電位が時刻Ｔ１から約３０μ
秒の時刻Ｔ２においてインバータ６０の論理しきい値電
圧０．３Ｖを超えると、ＮチャネルＭＯＳトランジスタ
６０４がＯＮし、これに応じてノード６２は０Ｖとな
り、書込まれたデータ“０”の状態が安定する。なお、
ノード６４の電位がインバータ６０の論理しきい値電圧
０．３Ｖを超えるまでにかかる時間約３０μ秒は、次式
に基づいて確認される。
秒の時刻Ｔ２においてインバータ６０の論理しきい値電
圧０．３Ｖを超えると、ＮチャネルＭＯＳトランジスタ
６０４がＯＮし、これに応じてノード６２は０Ｖとな
り、書込まれたデータ“０”の状態が安定する。なお、
ノード６４の電位がインバータ６０の論理しきい値電圧
０．３Ｖを超えるまでにかかる時間約３０μ秒は、次式
に基づいて確認される。
【０１１３】ノード６４の電荷Ｑ＝容量Ｃ×電圧Ｖ＝１
ｆ×０．３＝３×１０-16 ＰチャネルＴＦＴ５８２のＯＮ電流Ｉ＝１×１０-11Ａ 論理しきい値電圧０．３Ｖに達するまで時間ｔ＝Ｑ／Ｉ
＝３×１０-5秒 …一方、ノード６４は、Ｐチャネル
ＴＦＴ５８２によって充電され続け、上述した式で示
されたように、ノード６４の充電が開始される時刻から
約２００μ秒後の時刻Ｔ３で電源電圧の２Ｖに充電され
る。
ｆ×０．３＝３×１０-16 ＰチャネルＴＦＴ５８２のＯＮ電流Ｉ＝１×１０-11Ａ 論理しきい値電圧０．３Ｖに達するまで時間ｔ＝Ｑ／Ｉ
＝３×１０-5秒 …一方、ノード６４は、Ｐチャネル
ＴＦＴ５８２によって充電され続け、上述した式で示
されたように、ノード６４の充電が開始される時刻から
約２００μ秒後の時刻Ｔ３で電源電圧の２Ｖに充電され
る。
【０１１４】次に、メモリセル５０にデータ“１”が書
込まれる際のノード６２，６４の電位変化について説明
する。
込まれる際のノード６２，６４の電位変化について説明
する。
【０１１５】図４を参照して、破線および実線は、それ
ぞれノード６２，６４の電位変化を示し、時刻Ｔ１でワ
ード線６６が活性化されるとする。時刻Ｔ１においてワ
ード線６６が活性化されると、ノード６２は、ビット線
６８からＮチャネルＭＯＳトランジスタ５２を介して電
源電圧の２Ｖに直ちに充電される。これによって、Ｎチ
ャネルＭＯＳトランジスタ５８４が直ちにＯＮし、ノー
ド６４は直ちに０Ｖとなる。したがって、データ“１”
の書込時は、ＴＦＴの特性の影響を受けない。
ぞれノード６２，６４の電位変化を示し、時刻Ｔ１でワ
ード線６６が活性化されるとする。時刻Ｔ１においてワ
ード線６６が活性化されると、ノード６２は、ビット線
６８からＮチャネルＭＯＳトランジスタ５２を介して電
源電圧の２Ｖに直ちに充電される。これによって、Ｎチ
ャネルＭＯＳトランジスタ５８４が直ちにＯＮし、ノー
ド６４は直ちに０Ｖとなる。したがって、データ“１”
の書込時は、ＴＦＴの特性の影響を受けない。
【０１１６】（３）記憶データの読出し
メモリセル５０における記憶データの読出しは、一般的
なＤＲＡＭと同じ動作で行なうことができる。すなわ
ち、予めビット線６８が電圧Ｖｃｃ／２にプリチャージ
され、データの読出しに際して、ブーストされた電源電
圧がワード線６６に印加されてワード線６６が活性化さ
れる。これによってＮチャネルＭＯＳトランジスタ５２
がＯＮし、キャパシタ５４の蓄電状態に応じたビット線
６８の微小電圧変化が図示しないセンスアンプによって
検出され、ビット線６８の電圧が電圧Ｖｃｃまたは接地
電圧ＧＮＤまで増幅される。このビット線６８の電圧レ
ベルが記憶データの状態に対応する。
なＤＲＡＭと同じ動作で行なうことができる。すなわ
ち、予めビット線６８が電圧Ｖｃｃ／２にプリチャージ
され、データの読出しに際して、ブーストされた電源電
圧がワード線６６に印加されてワード線６６が活性化さ
れる。これによってＮチャネルＭＯＳトランジスタ５２
がＯＮし、キャパシタ５４の蓄電状態に応じたビット線
６８の微小電圧変化が図示しないセンスアンプによって
検出され、ビット線６８の電圧が電圧Ｖｃｃまたは接地
電圧ＧＮＤまで増幅される。このビット線６８の電圧レ
ベルが記憶データの状態に対応する。
【０１１７】そして、ビット線６８の電圧が電圧Ｖｃｃ
または接地電圧ＧＮＤに増幅されている状態で、再びワ
ード線６６を活性化してＮチャネルＭＯＳトランジスタ
５２を介してキャパシタ５４を再チャージし、上述した
（１）または（２）と同様の動作で記憶データの再書込
みが行なわれる。
または接地電圧ＧＮＤに増幅されている状態で、再びワ
ード線６６を活性化してＮチャネルＭＯＳトランジスタ
５２を介してキャパシタ５４を再チャージし、上述した
（１）または（２）と同様の動作で記憶データの再書込
みが行なわれる。
【０１１８】ここで、このメモリセル５０においては、
記憶データ読出時にワード線６６に印加される電圧は、
電源電圧をブーストした電圧とすることなく、電源電圧
以下の電圧とすることができる。
記憶データ読出時にワード線６６に印加される電圧は、
電源電圧をブーストした電圧とすることなく、電源電圧
以下の電圧とすることができる。
【０１１９】ワード線６６への印加電圧を電源電圧がブ
ーストされた電圧とすると、データの読出しに際してメ
モリセル５０に記憶されていたデータが破壊され、上述
した記憶データの再書込みが必要となる。これは、次の
理由による。すなわち、データ読出後のノード６２の電
位は、ビット線６８の容量とキャパシタ５４の容量とに
よって決まり、ビット線６８の容量はキャパシタ５４の
容量の１０倍以上はあるため、データ読出後のノード６
２の電位は、データ読出前の電位よりビット線６８の電
位に近くなるからである。
ーストされた電圧とすると、データの読出しに際してメ
モリセル５０に記憶されていたデータが破壊され、上述
した記憶データの再書込みが必要となる。これは、次の
理由による。すなわち、データ読出後のノード６２の電
位は、ビット線６８の容量とキャパシタ５４の容量とに
よって決まり、ビット線６８の容量はキャパシタ５４の
容量の１０倍以上はあるため、データ読出後のノード６
２の電位は、データ読出前の電位よりビット線６８の電
位に近くなるからである。
【０１２０】しかしながら、この発明におけるメモリセ
ル５０は、一般的なＤＲＡＭと異なり、電荷補填回路５
６を備え、電荷補填回路５６は、ノード６２と接続され
たＮチャネルＭＯＳトランジスタ６０４を含む。そし
て、このＮチャネルＭＯＳトランジスタ６０４の作用に
よって、ワード線６６の電圧をブーストすることなく電
源電圧以下にすることができる。以下、その理由につい
て説明する。
ル５０は、一般的なＤＲＡＭと異なり、電荷補填回路５
６を備え、電荷補填回路５６は、ノード６２と接続され
たＮチャネルＭＯＳトランジスタ６０４を含む。そし
て、このＮチャネルＭＯＳトランジスタ６０４の作用に
よって、ワード線６６の電圧をブーストすることなく電
源電圧以下にすることができる。以下、その理由につい
て説明する。
【０１２１】メモリセル５０にデータ“０”が記憶され
ているときは、ＮチャネルＭＯＳトランジスタ６０４は
ＯＮしており、ＮチャネルＭＯＳトランジスタ６０４
は、３０μＡの駆動能力でノード６２から電荷を引き抜
いている。
ているときは、ＮチャネルＭＯＳトランジスタ６０４は
ＯＮしており、ＮチャネルＭＯＳトランジスタ６０４
は、３０μＡの駆動能力でノード６２から電荷を引き抜
いている。
【０１２２】一方、メモリセル５０にデータ“１”が記
憶されているときは、ＮチャネルＭＯＳトランジスタ６
０４はＯＦＦしており、ＮチャネルＭＯＳトランジスタ
６０４は、ノード６２から電荷を引き抜かない。
憶されているときは、ＮチャネルＭＯＳトランジスタ６
０４はＯＦＦしており、ＮチャネルＭＯＳトランジスタ
６０４は、ノード６２から電荷を引き抜かない。
【０１２３】したがって、このメモリセル５０における
電荷補填回路５６は、データの読出時に、ＮチャネルＭ
ＯＳトランジスタ６０４によってノード６２の電荷を引
き抜くか否かという機能も有する。そして、この機能に
よって、キャパシタ５４の電荷の状態をビット線６８に
完全に伝えなくてもデータの読出しが可能となる。
電荷補填回路５６は、データの読出時に、ＮチャネルＭ
ＯＳトランジスタ６０４によってノード６２の電荷を引
き抜くか否かという機能も有する。そして、この機能に
よって、キャパシタ５４の電荷の状態をビット線６８に
完全に伝えなくてもデータの読出しが可能となる。
【０１２４】ここで、データ読出しに際して、ビット線
６８は電源電圧Ｖｃｃにプリチャージされる。そして、
データ“０”の読出しが行なわれるときは、ビット線６
８からＮチャネルＭＯＳトランジスタ５２を介して流入
する電荷をＮチャネルＭＯＳトランジスタ６０４が引き
抜くので、ワード線６６の電圧がブーストされていなく
ても、ビット線６８の電圧は、データ“０”が検出でき
る程度に電源電圧Ｖｃｃから低下する。一方、ノード６
２の電圧変化は、ＮチャネルＭＯＳトランジスタ６０４
がノード６２上の電荷を引き抜いているため、０Ｖから
小さい範囲に抑えられる。
６８は電源電圧Ｖｃｃにプリチャージされる。そして、
データ“０”の読出しが行なわれるときは、ビット線６
８からＮチャネルＭＯＳトランジスタ５２を介して流入
する電荷をＮチャネルＭＯＳトランジスタ６０４が引き
抜くので、ワード線６６の電圧がブーストされていなく
ても、ビット線６８の電圧は、データ“０”が検出でき
る程度に電源電圧Ｖｃｃから低下する。一方、ノード６
２の電圧変化は、ＮチャネルＭＯＳトランジスタ６０４
がノード６２上の電荷を引き抜いているため、０Ｖから
小さい範囲に抑えられる。
【０１２５】すなわち、ワード線６６の電圧がブースト
されていなくても、データ“０”の読出しが可能であ
り、データ“０”の状態を破壊することなく、ビット線
６８へ読出すことができる。
されていなくても、データ“０”の読出しが可能であ
り、データ“０”の状態を破壊することなく、ビット線
６８へ読出すことができる。
【０１２６】データ“１”の読出しについては、データ
“１”の読出し前はビット線６８およびノード６２とも
に電源電圧Ｖｃｃであるので、データ“１”の読出しが
行なわれるときは、ビット線６８の電圧は変化しない。
したがって、ビット線６８の電圧が変化しないことをデ
ータ“１”に対応させることによって、データ“１”の
読出しを行なうことができる。そして、データの読出し
に伴うデータの破壊もなされない。
“１”の読出し前はビット線６８およびノード６２とも
に電源電圧Ｖｃｃであるので、データ“１”の読出しが
行なわれるときは、ビット線６８の電圧は変化しない。
したがって、ビット線６８の電圧が変化しないことをデ
ータ“１”に対応させることによって、データ“１”の
読出しを行なうことができる。そして、データの読出し
に伴うデータの破壊もなされない。
【０１２７】以上のようにして、メモリセル５０に対す
る記憶データの読み書きが行なわれ、また、ワード線６
６の電圧をブーストせずに記憶データの非破壊読出しを
行なうこともできる。
る記憶データの読み書きが行なわれ、また、ワード線６
６の電圧をブーストせずに記憶データの非破壊読出しを
行なうこともできる。
【０１２８】なお、ワード線６６への印加電圧の下限に
ついては、後述するセルレシオの関係から、アクセスト
ランジスタであるＮチャネルＭＯＳトランジスタ５２の
電流駆動能力がドライバトランジスタであるＮチャネル
ＭＯＳトランジスタ６０４の電流駆動能力の半分以上
（セルレシオが２以下）になるように決定すればよい。
ついては、後述するセルレシオの関係から、アクセスト
ランジスタであるＮチャネルＭＯＳトランジスタ５２の
電流駆動能力がドライバトランジスタであるＮチャネル
ＭＯＳトランジスタ６０４の電流駆動能力の半分以上
（セルレシオが２以下）になるように決定すればよい。
【０１２９】このメモリセル５０において、Ｐチャネル
ＴＦＴ５８２，６０２を用いたのは、ＰチャネルＴＦＴ
５８２，６０２はＮチャネルＭＯＳトランジスタ５８
４，６０４の上層に形成することができ、従来のＤＲＡ
Ｍに比べて、バルクトランジスタであるＮチャネルＭＯ
Ｓトランジスタ５８４，６０４の面積増加があるもの
の、メモリセルにおけるバルクトランジスタ数は３個で
あり、６個のバルクトランジスタから構成される標準の
ＳＲＡＭに比べてセル面積を縮小できるからである。
ＴＦＴ５８２，６０２を用いたのは、ＰチャネルＴＦＴ
５８２，６０２はＮチャネルＭＯＳトランジスタ５８
４，６０４の上層に形成することができ、従来のＤＲＡ
Ｍに比べて、バルクトランジスタであるＮチャネルＭＯ
Ｓトランジスタ５８４，６０４の面積増加があるもの
の、メモリセルにおけるバルクトランジスタ数は３個で
あり、６個のバルクトランジスタから構成される標準の
ＳＲＡＭに比べてセル面積を縮小できるからである。
【０１３０】図５は、この実施の形態１によるメモリセ
ル５０の面積縮小効果を示すために、従来のメモリセル
およびメモリセル５０の断面を面積的な観点で模式的に
示した断面図である。
ル５０の面積縮小効果を示すために、従来のメモリセル
およびメモリセル５０の断面を面積的な観点で模式的に
示した断面図である。
【０１３１】図５（ｂ）に示したメモリセル５０におい
ては、ＰチャネルＴＦＴ５８２，６０２はバルクトラン
ジスタであるＮチャネルＭＯＳトランジスタ５８４，６
０４の上層に形成される。そして、メモリセル５０は、
図５（ａ）に示した従来のメモリセルと比較して、バル
クトランジスタ数が少ない分、バルクトランジスタ形成
域を縮小することができ、セル面積が縮小されている。
ては、ＰチャネルＴＦＴ５８２，６０２はバルクトラン
ジスタであるＮチャネルＭＯＳトランジスタ５８４，６
０４の上層に形成される。そして、メモリセル５０は、
図５（ａ）に示した従来のメモリセルと比較して、バル
クトランジスタ数が少ない分、バルクトランジスタ形成
域を縮小することができ、セル面積が縮小されている。
【０１３２】また、この実施の形態１によるメモリセル
５０は、バルクトランジスタが１種類の導電型のトラン
ジスタ（ＮチャネルＭＯＳトランジスタ）から構成され
るため、その点からもセル面積の縮小化が図られてい
る。
５０は、バルクトランジスタが１種類の導電型のトラン
ジスタ（ＮチャネルＭＯＳトランジスタ）から構成され
るため、その点からもセル面積の縮小化が図られてい
る。
【０１３３】図６は、この実施の形態１によるメモリセ
ル５０の面積縮小効果をさらに示すために、６トランジ
スタＳＲＡＭのメモリセルおよびメモリセル５０におけ
るバルクトランジスタの形成領域を面積的な観点で模式
的に示した平面図である。
ル５０の面積縮小効果をさらに示すために、６トランジ
スタＳＲＡＭのメモリセルおよびメモリセル５０におけ
るバルクトランジスタの形成領域を面積的な観点で模式
的に示した平面図である。
【０１３４】図６（ａ）に示した６トランジスタＳＲＡ
Ｍのメモリセルは、ＮチャネルＭＯＳトランジスタおよ
びＰチャネルＭＯＳトランジスタの２種類の導電型のト
ランジスタを含むため、ＮチャネルＭＯＳトランジスタ
が形成されるＰウェル領域とＰチャネルＭＯＳトランジ
スタが形成されるＮウェル領域とを分離して基板上に生
成する必要があるのに対し、図６（ｂ）に示したメモリ
セル５０においては、ＮチャネルＭＯＳトランジスタの
みから構成されるため、２種類のウェル領域を設ける必
要はない。したがって、セル面積は、さらに縮小され
る。
Ｍのメモリセルは、ＮチャネルＭＯＳトランジスタおよ
びＰチャネルＭＯＳトランジスタの２種類の導電型のト
ランジスタを含むため、ＮチャネルＭＯＳトランジスタ
が形成されるＰウェル領域とＰチャネルＭＯＳトランジ
スタが形成されるＮウェル領域とを分離して基板上に生
成する必要があるのに対し、図６（ｂ）に示したメモリ
セル５０においては、ＮチャネルＭＯＳトランジスタの
みから構成されるため、２種類のウェル領域を設ける必
要はない。したがって、セル面積は、さらに縮小され
る。
【０１３５】さらに、このメモリセル５０における特徴
の１つとして、セルレシオを１に近い値（レシオレス）
とすることができる。
の１つとして、セルレシオを１に近い値（レシオレス）
とすることができる。
【０１３６】セルレシオとは、メモリセルにおけるドラ
イバトランジスタ（図１２，１３に示したＳＲＡＭのメ
モリセル７００，７５０におけるＮチャネルＭＯＳトラ
ンジスタ７０２，７０４、および図２に示したメモリセ
ル５０におけるＮチャネルＭＯＳトランジスタ５８４，
６０４）と、アクセストランジスタ（図１２，１３に示
したＳＲＡＭのメモリセル７００，７５０におけるＮチ
ャネルＭＯＳトランジスタ７０６，７０８、および図２
に示したメモリセル５０におけるＮチャネルＭＯＳトラ
ンジスタ５２）との電流駆動能力比であり、一般に、Ｓ
ＲＡＭにおいては、メモリセルの動作を安定させるため
に、セルレシオは２〜３以上にすることとされている。
このことは、ＳＲＡＭにおいては、一定のセルレシオを
確保するために、ドライバトランジスタのゲート幅をア
クセストランジスタのゲート幅より大きくする必要があ
ることを意味する。
イバトランジスタ（図１２，１３に示したＳＲＡＭのメ
モリセル７００，７５０におけるＮチャネルＭＯＳトラ
ンジスタ７０２，７０４、および図２に示したメモリセ
ル５０におけるＮチャネルＭＯＳトランジスタ５８４，
６０４）と、アクセストランジスタ（図１２，１３に示
したＳＲＡＭのメモリセル７００，７５０におけるＮチ
ャネルＭＯＳトランジスタ７０６，７０８、および図２
に示したメモリセル５０におけるＮチャネルＭＯＳトラ
ンジスタ５２）との電流駆動能力比であり、一般に、Ｓ
ＲＡＭにおいては、メモリセルの動作を安定させるため
に、セルレシオは２〜３以上にすることとされている。
このことは、ＳＲＡＭにおいては、一定のセルレシオを
確保するために、ドライバトランジスタのゲート幅をア
クセストランジスタのゲート幅より大きくする必要があ
ることを意味する。
【０１３７】一方、このメモリセル５０においては、キ
ャパシタ５４が設けられることによって、上述したよう
にメモリセルの動作が安定化されることから、ＳＲＡＭ
のようにセルレシオを２〜３以上とする必要がなく、基
本的にはレシオレスにすることができる。そして、セル
レシオを小さくできるということは、ドライバトランジ
スタのゲート幅を従来のＳＲＡＭと比較して小さくでき
るということであり、この点からもさらなるセル面積の
縮小が実現される。
ャパシタ５４が設けられることによって、上述したよう
にメモリセルの動作が安定化されることから、ＳＲＡＭ
のようにセルレシオを２〜３以上とする必要がなく、基
本的にはレシオレスにすることができる。そして、セル
レシオを小さくできるということは、ドライバトランジ
スタのゲート幅を従来のＳＲＡＭと比較して小さくでき
るということであり、この点からもさらなるセル面積の
縮小が実現される。
【０１３８】なお、メモリセルの動作の安定性を考慮す
ると、メモリセル５０においても、ＳＲＡＭと同等のセ
ルレシオを有する必要はないが、多少のセルレシオを設
けることは、動作の安定化をさらに高めるためには望ま
しい。
ると、メモリセル５０においても、ＳＲＡＭと同等のセ
ルレシオを有する必要はないが、多少のセルレシオを設
けることは、動作の安定化をさらに高めるためには望ま
しい。
【０１３９】これまでは、電荷補填回路５６においてＴ
ＦＴを用いる構成について説明したが、ＴＦＴに代えて
高抵抗を用いても同様の効果を有するメモリセルを実現
することができる。
ＦＴを用いる構成について説明したが、ＴＦＴに代えて
高抵抗を用いても同様の効果を有するメモリセルを実現
することができる。
【０１４０】図７は、図２のメモリセル５０におけるＰ
チャネルＴＦＴ５８２，６０２に代えて、高抵抗３５８
２，３６０２を含む電荷補填回路５６Ａを備えたメモリ
セル５０Ａの回路構成を示した回路図である。高抵抗３
５８２，３６０２以外のメモリセル５０Ａの回路構成
は、メモリセル５０の回路構成と同じであるので、その
説明は繰り返さない。
チャネルＴＦＴ５８２，６０２に代えて、高抵抗３５８
２，３６０２を含む電荷補填回路５６Ａを備えたメモリ
セル５０Ａの回路構成を示した回路図である。高抵抗３
５８２，３６０２以外のメモリセル５０Ａの回路構成
は、メモリセル５０の回路構成と同じであるので、その
説明は繰り返さない。
【０１４１】図７を参照して、メモリセル５０Ａにデー
タ“０”が書込まれている状態では、ノード６２の電圧
は０Ｖであり、ノード６４の電圧は電源電圧である。そ
して、このメモリセル５０Ａにおいては、電源ノード７
２から高抵抗３６０２およびＮチャネルＭＯＳトランジ
スタ６０４を介して常時電流が流れることになるので、
高抵抗３６０２として抵抗値の高い抵抗を用いなけれ
ば、データの読み書きを行なっていないスタンバイ期間
中の電流（以下、スタンバイ電流と称する。）が増加す
ることとなる。なお、メモリセル５０Ａにデータ“１”
が書込まれている状態を考えると、高抵抗３５８２につ
いても同じことがいえる。
タ“０”が書込まれている状態では、ノード６２の電圧
は０Ｖであり、ノード６４の電圧は電源電圧である。そ
して、このメモリセル５０Ａにおいては、電源ノード７
２から高抵抗３６０２およびＮチャネルＭＯＳトランジ
スタ６０４を介して常時電流が流れることになるので、
高抵抗３６０２として抵抗値の高い抵抗を用いなけれ
ば、データの読み書きを行なっていないスタンバイ期間
中の電流（以下、スタンバイ電流と称する。）が増加す
ることとなる。なお、メモリセル５０Ａにデータ“１”
が書込まれている状態を考えると、高抵抗３５８２につ
いても同じことがいえる。
【０１４２】一方、データ“０”がメモリセル５０Ａに
書込まれる場合、高抵抗３５８２の抵抗値が高すぎる
と、ノード６４においてＮチャネルＭＯＳトランジスタ
５８４からリークするリーク電流が無視できなくなり、
ノード６４の電位が低下する。なお、データ“１”がメ
モリセル５０Ａに書込まれる場合を考えると、高抵抗３
６０２およびノード６２についても同じことがいえる。
書込まれる場合、高抵抗３５８２の抵抗値が高すぎる
と、ノード６４においてＮチャネルＭＯＳトランジスタ
５８４からリークするリーク電流が無視できなくなり、
ノード６４の電位が低下する。なお、データ“１”がメ
モリセル５０Ａに書込まれる場合を考えると、高抵抗３
６０２およびノード６２についても同じことがいえる。
【０１４３】したがって、少なくとも、リーク電流の１
０倍程度の電流を高抵抗から供給することが、ノード６
４の状態を安定させるために必要となる。電源電圧を２
Ｖとし、リーク電流を１×１０-15Ａとすると、高抵抗
３５８２にリーク電流の１０倍の電流１×１０-14Ａを
流すためには、高抵抗３５８２の抵抗値は２×１０14Ω
（オーム）以下であればよいことになる。なお、データ
“１”がメモリセル５０Ａに書込まれる場合を考える
と、高抵抗３６０２の抵抗値についても同じことがいえ
る。
０倍程度の電流を高抵抗から供給することが、ノード６
４の状態を安定させるために必要となる。電源電圧を２
Ｖとし、リーク電流を１×１０-15Ａとすると、高抵抗
３５８２にリーク電流の１０倍の電流１×１０-14Ａを
流すためには、高抵抗３５８２の抵抗値は２×１０14Ω
（オーム）以下であればよいことになる。なお、データ
“１”がメモリセル５０Ａに書込まれる場合を考える
と、高抵抗３６０２の抵抗値についても同じことがいえ
る。
【０１４４】一方、高抵抗３６０２，３５８２の抵抗値
の上限は、このメモリセル５０Ａが搭載される半導体記
憶装置のメモリ容量とスタンバイ電流の仕様によって定
められる。たとえば、メモリ容量が４Ｍ（メガ、「Ｍ」
は１０6を表わす。）ビットである場合に、スタンバイ
電流を１０μＡに抑えるためには、１メモリセル当りの
高抵抗を流れる電流Ｉは、Ｉ＝（１０×１０-6Ａ）／
（４×１０6ビット）＝２．５×１０-12Ａとなる。した
がって、電源電圧が２Ｖであるので、高抵抗３６０２，
３５８２の抵抗値は、Ｒ＝２Ｖ／（２．５×１０
-12Ａ）＝８×１０11Ωとなる。以上より、上記条件に
おいては、高抵抗３６０２，３５８２の抵抗値は、８×
１０11Ω〜２×１０14Ωであればよい。
の上限は、このメモリセル５０Ａが搭載される半導体記
憶装置のメモリ容量とスタンバイ電流の仕様によって定
められる。たとえば、メモリ容量が４Ｍ（メガ、「Ｍ」
は１０6を表わす。）ビットである場合に、スタンバイ
電流を１０μＡに抑えるためには、１メモリセル当りの
高抵抗を流れる電流Ｉは、Ｉ＝（１０×１０-6Ａ）／
（４×１０6ビット）＝２．５×１０-12Ａとなる。した
がって、電源電圧が２Ｖであるので、高抵抗３６０２，
３５８２の抵抗値は、Ｒ＝２Ｖ／（２．５×１０
-12Ａ）＝８×１０11Ωとなる。以上より、上記条件に
おいては、高抵抗３６０２，３５８２の抵抗値は、８×
１０11Ω〜２×１０14Ωであればよい。
【０１４５】以上のように、実施の形態１による半導体
記憶装置によれば、従来のＤＲＡＭのメモリセルの構成
をベースとし、電荷補填回路をＰチャネルＴＦＴもしく
は高抵抗を用いて構成したので、従来のＤＲＡＭと比較
してリフレッシュ動作が不要であり、かつ、従来のＳＲ
ＡＭと比較してセル面積が縮小されたメモリセルが実現
できる。
記憶装置によれば、従来のＤＲＡＭのメモリセルの構成
をベースとし、電荷補填回路をＰチャネルＴＦＴもしく
は高抵抗を用いて構成したので、従来のＤＲＡＭと比較
してリフレッシュ動作が不要であり、かつ、従来のＳＲ
ＡＭと比較してセル面積が縮小されたメモリセルが実現
できる。
【０１４６】［実施の形態２］実施の形態２による半導
体記憶装置１１０は、実施の形態１による半導体記憶装
置１０と、メモリセルにおける電荷補填回路の構成が異
なり、また、電荷補填回路を構成するバルクトランジス
タと同じ導電型のＰチャネルＭＯＳトランジスタがアク
セストランジスタに用いられる。
体記憶装置１１０は、実施の形態１による半導体記憶装
置１０と、メモリセルにおける電荷補填回路の構成が異
なり、また、電荷補填回路を構成するバルクトランジス
タと同じ導電型のＰチャネルＭＯＳトランジスタがアク
セストランジスタに用いられる。
【０１４７】実施の形態２による半導体記憶装置１１０
の全体構成は、図１に示された実施の形態１による半導
体記憶装置１０と同じであるので、説明は省略する。
の全体構成は、図１に示された実施の形態１による半導
体記憶装置１０と同じであるので、説明は省略する。
【０１４８】図８は、半導体記憶装置１１０におけるメ
モリセルアレイ３６上に行列上に配列されるメモリセル
の構成を示す回路図である。
モリセルアレイ３６上に行列上に配列されるメモリセル
の構成を示す回路図である。
【０１４９】図８を参照して、半導体記憶装置１１０に
おけるメモリセルアレイ３６上のメモリセル１５０は、
実施の形態１による半導体記憶装置１０のメモリセル５
０において、ＮチャネルＭＯＳトランジスタ５２および
電荷補填回路５６に代えて、それぞれＰチャネルＭＯＳ
トランジスタ１５２および電荷補填回路１５６を備え
る。電荷補填回路１５６は、インバータ１５８，１６０
と、ノード６２，６４とを含み、インバータ１５８は、
ＰチャネルＭＯＳトランジスタ１５８２およびＮチャネ
ルＴＦＴ１５８４からなり、インバータ１６０は、Ｐチ
ャネルＭＯＳトランジスタ１６０２およびＮチャネルＴ
ＦＴ１６０４からなる。
おけるメモリセルアレイ３６上のメモリセル１５０は、
実施の形態１による半導体記憶装置１０のメモリセル５
０において、ＮチャネルＭＯＳトランジスタ５２および
電荷補填回路５６に代えて、それぞれＰチャネルＭＯＳ
トランジスタ１５２および電荷補填回路１５６を備え
る。電荷補填回路１５６は、インバータ１５８，１６０
と、ノード６２，６４とを含み、インバータ１５８は、
ＰチャネルＭＯＳトランジスタ１５８２およびＮチャネ
ルＴＦＴ１５８４からなり、インバータ１６０は、Ｐチ
ャネルＭＯＳトランジスタ１６０２およびＮチャネルＴ
ＦＴ１６０４からなる。
【０１５０】メモリセル１５０におけるキャパシタ５４
の機能およびノード６２，６４の接続構成については、
実施の形態１と同じであるので、その説明は繰り返さな
い。
の機能およびノード６２，６４の接続構成については、
実施の形態１と同じであるので、その説明は繰り返さな
い。
【０１５１】ＰチャネルＭＯＳトランジスタ１５２は、
ゲートがワード線６６に接続され、ドレインおよびソー
スがそれぞれビット線６８およびキャパシタ５４に接続
される。ＰチャネルＭＯＳトランジスタ１５２は、デー
タ書込時およびデータ読出時のみ電圧が０Ｖとなるワー
ド線６６によって駆動され、データ書込時およびデータ
読出時のみＯＮし、それ以外のときはＯＦＦする。
ゲートがワード線６６に接続され、ドレインおよびソー
スがそれぞれビット線６８およびキャパシタ５４に接続
される。ＰチャネルＭＯＳトランジスタ１５２は、デー
タ書込時およびデータ読出時のみ電圧が０Ｖとなるワー
ド線６６によって駆動され、データ書込時およびデータ
読出時のみＯＮし、それ以外のときはＯＦＦする。
【０１５２】なお、実施の形態２において、アクセスト
ランジスタをＰチャネルＭＯＳトランジスタ１５２とし
たのは、メモリセル１５０を１種類のバルクトランジス
タで構成することにより、実施の形態１において説明し
たように、２種類のウェル領域を設ける必要がなく、セ
ル面積を縮小できるからである。
ランジスタをＰチャネルＭＯＳトランジスタ１５２とし
たのは、メモリセル１５０を１種類のバルクトランジス
タで構成することにより、実施の形態１において説明し
たように、２種類のウェル領域を設ける必要がなく、セ
ル面積を縮小できるからである。
【０１５３】ＮチャネルＴＦＴ１５８４，１６０４は、
多結晶ポリシリコンで構成された、スイッチング機能を
備える抵抗素子であり、Ｔ（テラ）ΩオーダのＯＦＦ抵
抗とＧ（ギガ）ΩオーダのＯＮ抵抗とを有する高抵抗素
子である。
多結晶ポリシリコンで構成された、スイッチング機能を
備える抵抗素子であり、Ｔ（テラ）ΩオーダのＯＦＦ抵
抗とＧ（ギガ）ΩオーダのＯＮ抵抗とを有する高抵抗素
子である。
【０１５４】ＮチャネルＴＦＴ１５８４は、ゲートがノ
ード６２に接続され、ドレインがノード６４に、ソース
が接地ノード７４にそれぞれ接続される。また、Ｐチャ
ネルＭＯＳトランジスタ１５８２は、ゲートがノード６
２に接続され、ソースが電源ノード７２に、ドレインが
ノード６４にそれぞれ接続される。
ード６２に接続され、ドレインがノード６４に、ソース
が接地ノード７４にそれぞれ接続される。また、Ｐチャ
ネルＭＯＳトランジスタ１５８２は、ゲートがノード６
２に接続され、ソースが電源ノード７２に、ドレインが
ノード６４にそれぞれ接続される。
【０１５５】ＮチャネルＴＦＴ１６０４は、ゲートがノ
ード６４に接続され、ドレインがノード６２に、ソース
が接地ノード７４にそれぞれ接続される。また、Ｐチャ
ネルＭＯＳトランジスタ１６０２は、ゲートがノード６
４に接続され、ソースが電源ノード７２に、ドレインが
ノード６２にそれぞれ接続される。
ード６４に接続され、ドレインがノード６２に、ソース
が接地ノード７４にそれぞれ接続される。また、Ｐチャ
ネルＭＯＳトランジスタ１６０２は、ゲートがノード６
４に接続され、ソースが電源ノード７２に、ドレインが
ノード６２にそれぞれ接続される。
【０１５６】メモリセル１５０においては、このＰチャ
ネルＭＯＳトランジスタ１５８２およびＮチャネルＴＦ
Ｔ１５８４で構成されるインバータ１５８と、Ｐチャネ
ルＭＯＳトランジスタ１６０２およびＮチャネルＴＦＴ
１６０４で構成されるインバータ１６０とによるラッチ
機能によって、キャパシタ５４のリーク電流が補填さ
れ、リフレッシュ動作を行なうことなく記憶データが保
持される。
ネルＭＯＳトランジスタ１５８２およびＮチャネルＴＦ
Ｔ１５８４で構成されるインバータ１５８と、Ｐチャネ
ルＭＯＳトランジスタ１６０２およびＮチャネルＴＦＴ
１６０４で構成されるインバータ１６０とによるラッチ
機能によって、キャパシタ５４のリーク電流が補填さ
れ、リフレッシュ動作を行なうことなく記憶データが保
持される。
【０１５７】以下、このメモリセル１５０の動作につい
て説明する。 （１）データ“１”の書込み データ書込時のビット線６８およびキャパシタ５４の動
作もしくは状態については、実施の形態１と同じであ
る。また、ワード線６６は、データの読み書きが行なわ
れるとき、０Ｖの電圧が印加されて活性化され、データ
の読み書きが行なわれないスタンバイ時は、電源電圧が
印加される。
て説明する。 （１）データ“１”の書込み データ書込時のビット線６８およびキャパシタ５４の動
作もしくは状態については、実施の形態１と同じであ
る。また、ワード線６６は、データの読み書きが行なわ
れるとき、０Ｖの電圧が印加されて活性化され、データ
の読み書きが行なわれないスタンバイ時は、電源電圧が
印加される。
【０１５８】ビット線６８からＰチャネルＭＯＳトラン
ジスタ１５２を介してノード６２に電圧Ｖｃｃが印加さ
れることによって、ＰチャネルＭＯＳトランジスタ１５
８２はＯＦＦし、ＮチャネルＴＦＴ１５８４はＯＮす
る。したがって、ノード６４は、ＮチャネルＴＦＴ１５
８４によってＬレベルにプルダウンされる。この後、デ
ータの書込は終了したものとしてワード線６６に電源電
圧が印加され、ＰチャネルＭＯＳトランジスタ１５２は
ＯＦＦする。
ジスタ１５２を介してノード６２に電圧Ｖｃｃが印加さ
れることによって、ＰチャネルＭＯＳトランジスタ１５
８２はＯＦＦし、ＮチャネルＴＦＴ１５８４はＯＮす
る。したがって、ノード６４は、ＮチャネルＴＦＴ１５
８４によってＬレベルにプルダウンされる。この後、デ
ータの書込は終了したものとしてワード線６６に電源電
圧が印加され、ＰチャネルＭＯＳトランジスタ１５２は
ＯＦＦする。
【０１５９】ノード６４がＬレベルとなったことによっ
て、ＰチャネルＭＯＳトランジスタ１６０２はＯＮし、
ＮチャネルＴＦＴ１６０４はＯＦＦする。これにより、
ノード６２は、ＰチャネルＭＯＳトランジスタ１６０２
によって強力にプルアップされ、直ちにＨレベルとなっ
てラッチされる。
て、ＰチャネルＭＯＳトランジスタ１６０２はＯＮし、
ＮチャネルＴＦＴ１６０４はＯＦＦする。これにより、
ノード６２は、ＰチャネルＭＯＳトランジスタ１６０２
によって強力にプルアップされ、直ちにＨレベルとなっ
てラッチされる。
【０１６０】ここで、ＮチャネルＴＦＴ１５８４は、Ｔ
ＦＴの特性上、その駆動能力が乏しく、ノード６４をプ
ルダウンするのに時間がかかり、それによってＰチャネ
ルＭＯＳトランジスタ１６０２によりノード６２がＨレ
ベルにラッチされるまで時間がかかるが、その過渡期間
は、キャパシタ５４が電荷を保持する。そして、Ｎチャ
ネルＴＦＴ１５８４によってノード６４のプルダウンが
完了したときに、ノード６２が完全にラッチされる。
ＦＴの特性上、その駆動能力が乏しく、ノード６４をプ
ルダウンするのに時間がかかり、それによってＰチャネ
ルＭＯＳトランジスタ１６０２によりノード６２がＨレ
ベルにラッチされるまで時間がかかるが、その過渡期間
は、キャパシタ５４が電荷を保持する。そして、Ｎチャ
ネルＴＦＴ１５８４によってノード６４のプルダウンが
完了したときに、ノード６２が完全にラッチされる。
【０１６１】なお、ＮチャネルＴＦＴ１６０４のＯＦＦ
抵抗はＴ（テラ）Ωオーダであり、キャパシタ５４のリ
ーク電流に対してＯＦＦ電流が十分小さいため、上述し
たラッチ機能が実現される。
抵抗はＴ（テラ）Ωオーダであり、キャパシタ５４のリ
ーク電流に対してＯＦＦ電流が十分小さいため、上述し
たラッチ機能が実現される。
【０１６２】これによって、キャパシタ５４が何らかの
要因によってリークしても、ＰチャネルＭＯＳトランジ
スタ１６０２によって電荷が補填され、データ“１”
は、その後リフレッシュ動作することなく保持される。
要因によってリークしても、ＰチャネルＭＯＳトランジ
スタ１６０２によって電荷が補填され、データ“１”
は、その後リフレッシュ動作することなく保持される。
【０１６３】（２）データ“０”の書込み
データ書込時のビット線６８およびキャパシタ５４の動
作および状態については、実施の形態１と同じである。
また、ワード線６６およびＰチャネルＭＯＳトランジス
タ１５２の動作および状態については、データ“１”の
書込み時と同じである。
作および状態については、実施の形態１と同じである。
また、ワード線６６およびＰチャネルＭＯＳトランジス
タ１５２の動作および状態については、データ“１”の
書込み時と同じである。
【０１６４】キャパシタ５４の電荷が放電されることに
よってノード６２はＬレベルとなり、ＰチャネルＭＯＳ
トランジスタ１５８２はＯＮし、Ｎチャネル薄ＴＦＴ１
５８４はＯＦＦする。したがって、ノード６４は、Ｐチ
ャネルＭＯＳトランジスタ１５８２によって強力にＨレ
ベルにプルアップされる。この後、データの書込は終了
したものとしてワード線６６に電源電圧が印加され、Ｐ
チャネルＭＯＳトランジスタ１５２はＯＦＦする。
よってノード６２はＬレベルとなり、ＰチャネルＭＯＳ
トランジスタ１５８２はＯＮし、Ｎチャネル薄ＴＦＴ１
５８４はＯＦＦする。したがって、ノード６４は、Ｐチ
ャネルＭＯＳトランジスタ１５８２によって強力にＨレ
ベルにプルアップされる。この後、データの書込は終了
したものとしてワード線６６に電源電圧が印加され、Ｐ
チャネルＭＯＳトランジスタ１５２はＯＦＦする。
【０１６５】ノード６４がＨレベルとなったことによっ
て、ＰチャネルＭＯＳトランジスタ１６０２はＯＦＦ
し、ＮチャネルＴＦＴ１６０４はＯＮする。このとき、
ＮチャネルＴＦＴ１６０４は、ＴＦＴの特性上、その駆
動能力が乏しく、完全にＯＮ状態となるのに時間がかか
るが、その過渡期間は、キャパシタ５４が放電後の状態
を保持する。そして、ＮチャネルＴＦＴ１６０４が完全
にＯＮ状態となったときに、ノード６２が完全にラッチ
される。
て、ＰチャネルＭＯＳトランジスタ１６０２はＯＦＦ
し、ＮチャネルＴＦＴ１６０４はＯＮする。このとき、
ＮチャネルＴＦＴ１６０４は、ＴＦＴの特性上、その駆
動能力が乏しく、完全にＯＮ状態となるのに時間がかか
るが、その過渡期間は、キャパシタ５４が放電後の状態
を保持する。そして、ＮチャネルＴＦＴ１６０４が完全
にＯＮ状態となったときに、ノード６２が完全にラッチ
される。
【０１６６】これによって、キャパシタ５４が何らかの
要因によってリークしても、ＮチャネルＴＦＴ１６０４
によってノード６２はＬレベルに保持され、Ｌレベルの
記憶データは、その後リフレッシュ動作することなく保
持される。
要因によってリークしても、ＮチャネルＴＦＴ１６０４
によってノード６２はＬレベルに保持され、Ｌレベルの
記憶データは、その後リフレッシュ動作することなく保
持される。
【０１６７】なお、記憶データの読出動作については、
実施の形態１と同じであるので、説明は省略する。以上
のようにして、メモリセル１５０に対する記憶データの
読み書きが行なわれる。
実施の形態１と同じであるので、説明は省略する。以上
のようにして、メモリセル１５０に対する記憶データの
読み書きが行なわれる。
【０１６８】このメモリセル１５０において、Ｎチャネ
ルＴＦＴ１５８４，１６０４を用いたのは、実施の形態
１においてＰチャネルＴＦＴ５８２，６０２を用いたの
と同様の理由による。すなわち、ＮチャネルＴＦＴ１５
８４，１６０４はＰチャネルＭＯＳトランジスタ５８
２，６０２の上層に形成することができ、従来のＤＲＡ
Ｍに比べてバルクトランジスタであるＰチャネルＭＯＳ
トランジスタ５８２，６０２の面積増加があるものの、
メモリセルにおけるバルクトランジスタ数は３個であ
り、６個のバルクトランジスタから構成される標準のＳ
ＲＡＭに比べてセル面積を縮小できるからである。
ルＴＦＴ１５８４，１６０４を用いたのは、実施の形態
１においてＰチャネルＴＦＴ５８２，６０２を用いたの
と同様の理由による。すなわち、ＮチャネルＴＦＴ１５
８４，１６０４はＰチャネルＭＯＳトランジスタ５８
２，６０２の上層に形成することができ、従来のＤＲＡ
Ｍに比べてバルクトランジスタであるＰチャネルＭＯＳ
トランジスタ５８２，６０２の面積増加があるものの、
メモリセルにおけるバルクトランジスタ数は３個であ
り、６個のバルクトランジスタから構成される標準のＳ
ＲＡＭに比べてセル面積を縮小できるからである。
【０１６９】なお、このメモリセル１５０は、セル面積
のさらなる縮小を目的として、アクセストランジスタに
ＰチャネルＭＯＳトランジスタ１５２を用いる構成とし
たが、実施の形態１と同様に、アクセストランジスタに
ＮチャネルＭＯＳトランジスタを用いてもよい。この場
合、メモリセルが１種類のウェル領域で構成されること
によるセル面積の縮小効果はないが、６トランジスタＳ
ＲＡＭと比較して、バルクトランジスタの数の削減によ
るセル面積の縮小効果は達成される。
のさらなる縮小を目的として、アクセストランジスタに
ＰチャネルＭＯＳトランジスタ１５２を用いる構成とし
たが、実施の形態１と同様に、アクセストランジスタに
ＮチャネルＭＯＳトランジスタを用いてもよい。この場
合、メモリセルが１種類のウェル領域で構成されること
によるセル面積の縮小効果はないが、６トランジスタＳ
ＲＡＭと比較して、バルクトランジスタの数の削減によ
るセル面積の縮小効果は達成される。
【０１７０】以上のように、実施の形態２による半導体
記憶装置１１０によれば、従来のＤＲＡＭのメモリセル
の構成をベースとし、電荷補填回路１５６をＮチャネル
ＴＦＴを用いて構成したので、従来のＤＲＡＭと比較し
てリフレッシュ動作が不要であり、かつ、従来のＳＲＡ
Ｍと比較してセル面積が縮小されたメモリセルが実現で
きる。
記憶装置１１０によれば、従来のＤＲＡＭのメモリセル
の構成をベースとし、電荷補填回路１５６をＮチャネル
ＴＦＴを用いて構成したので、従来のＤＲＡＭと比較し
てリフレッシュ動作が不要であり、かつ、従来のＳＲＡ
Ｍと比較してセル面積が縮小されたメモリセルが実現で
きる。
【０１７１】［実施の形態３］実施の形態３による半導
体記憶装置２１０は、実施の形態１，２による半導体記
憶装置１０，１１０と、メモリセルにおける電荷補填回
路の構成が異なる。
体記憶装置２１０は、実施の形態１，２による半導体記
憶装置１０，１１０と、メモリセルにおける電荷補填回
路の構成が異なる。
【０１７２】実施の形態３による半導体記憶装置２１０
の全体構成は、図１に示された実施の形態１による半導
体記憶装置１０と同じであるので、説明は省略する。
の全体構成は、図１に示された実施の形態１による半導
体記憶装置１０と同じであるので、説明は省略する。
【０１７３】図９は、半導体記憶装置２１０におけるメ
モリセルアレイ３６上に行列上に配列されるメモリセル
の構成を示す回路図である。
モリセルアレイ３６上に行列上に配列されるメモリセル
の構成を示す回路図である。
【０１７４】図９を参照して、半導体記憶装置２１０に
おけるメモリセルアレイ３６上のメモリセル２５０は、
実施の形態１による半導体記憶装置１０のメモリセル５
０において、電荷補填回路５６に代えて電荷補填回路２
５６を備える。電荷補填回路２５６は、インバータ２５
８，２６０と、ノード６２，６４とを含み、インバータ
２５８は、ＰチャネルＴＦＴ２５８２およびＮチャネル
ＴＦＴ２５８４からなり、インバータ２６０は、Ｐチャ
ネルＴＦＴ２６０２およびＮチャネルＴＦＴ２６０４か
らなる。
おけるメモリセルアレイ３６上のメモリセル２５０は、
実施の形態１による半導体記憶装置１０のメモリセル５
０において、電荷補填回路５６に代えて電荷補填回路２
５６を備える。電荷補填回路２５６は、インバータ２５
８，２６０と、ノード６２，６４とを含み、インバータ
２５８は、ＰチャネルＴＦＴ２５８２およびＮチャネル
ＴＦＴ２５８４からなり、インバータ２６０は、Ｐチャ
ネルＴＦＴ２６０２およびＮチャネルＴＦＴ２６０４か
らなる。
【０１７５】メモリセル２５０における電荷補填回路２
５６以外の部分であるＮチャネルＭＯＳトランジスタ５
２およびキャパシタ５４の構成および機能並びにノード
６２，６４の接続構成については、実施の形態１と同じ
であるので、説明は繰り返さない。
５６以外の部分であるＮチャネルＭＯＳトランジスタ５
２およびキャパシタ５４の構成および機能並びにノード
６２，６４の接続構成については、実施の形態１と同じ
であるので、説明は繰り返さない。
【０１７６】ＰチャネルＴＦＴ２５８２，２６０２およ
びＮチャネルＴＦＴ２５８４，２６０４は、多結晶ポリ
シリコンで構成された、スイッチング機能を備える抵抗
素子であり、Ｔ（テラ）ΩオーダのＯＦＦ抵抗とＧ（ギ
ガ）ΩオーダのＯＮ抵抗とを有する高抵抗素子である。
びＮチャネルＴＦＴ２５８４，２６０４は、多結晶ポリ
シリコンで構成された、スイッチング機能を備える抵抗
素子であり、Ｔ（テラ）ΩオーダのＯＦＦ抵抗とＧ（ギ
ガ）ΩオーダのＯＮ抵抗とを有する高抵抗素子である。
【０１７７】ＰチャネルＴＦＴ２５８２は、ゲートがノ
ード６２に接続され、ソースが電源ノード７２に、ドレ
インがノード６４にそれぞれ接続される。また、Ｎチャ
ネルＴＦＴ２５８４は、ゲートがノード６２に接続さ
れ、ドレインがノード６４に、ソースが接地ノード７４
にそれぞれ接続される。
ード６２に接続され、ソースが電源ノード７２に、ドレ
インがノード６４にそれぞれ接続される。また、Ｎチャ
ネルＴＦＴ２５８４は、ゲートがノード６２に接続さ
れ、ドレインがノード６４に、ソースが接地ノード７４
にそれぞれ接続される。
【０１７８】ＰチャネルＴＦＴ２６０２は、ゲートがノ
ード６４に接続され、ソースが電源ノード７２に、ドレ
インがノード６２にそれぞれ接続される。また、Ｎチャ
ネルＴＦＴ２６０４は、ゲートがノード６４に接続さ
れ、ドレインがノード６２に、ソースが接地ノード７４
にそれぞれ接続される。
ード６４に接続され、ソースが電源ノード７２に、ドレ
インがノード６２にそれぞれ接続される。また、Ｎチャ
ネルＴＦＴ２６０４は、ゲートがノード６４に接続さ
れ、ドレインがノード６２に、ソースが接地ノード７４
にそれぞれ接続される。
【０１７９】メモリセル２５０においては、このＰチャ
ネルＴＦＴ２５８２およびＮチャネルＴＦＴ２５８４で
構成されるインバータ２５８と、ＰチャネルＴＦＴ２６
０２およびＮチャネルＴＦＴ２６０４で構成されるイン
バータ２６０とによるラッチ機能によって、キャパシタ
５４のリーク電流が補填され、リフレッシュ動作を行な
うことなく記憶データが保持される。
ネルＴＦＴ２５８２およびＮチャネルＴＦＴ２５８４で
構成されるインバータ２５８と、ＰチャネルＴＦＴ２６
０２およびＮチャネルＴＦＴ２６０４で構成されるイン
バータ２６０とによるラッチ機能によって、キャパシタ
５４のリーク電流が補填され、リフレッシュ動作を行な
うことなく記憶データが保持される。
【０１８０】以下、このメモリセル２５０の動作につい
て説明する。実施の形態３においては、電荷補填回路２
５６は、すべてＴＦＴで構成されているため、Ｎチャネ
ルＭＯＳトランジスタ５２がＯＮしてからインバータ２
５８，２６０によってノード６２に完全にラッチがかか
るまでに、実施の形態１，２と比較して倍相当の時間が
かかる。しかしながら、ＴＦＴがＯＮ／ＯＦＦするのに
要するオーダの時間であれば、キャパシタ５４は電荷を
保持することが十分に可能である。
て説明する。実施の形態３においては、電荷補填回路２
５６は、すべてＴＦＴで構成されているため、Ｎチャネ
ルＭＯＳトランジスタ５２がＯＮしてからインバータ２
５８，２６０によってノード６２に完全にラッチがかか
るまでに、実施の形態１，２と比較して倍相当の時間が
かかる。しかしながら、ＴＦＴがＯＮ／ＯＦＦするのに
要するオーダの時間であれば、キャパシタ５４は電荷を
保持することが十分に可能である。
【０１８１】また、実施の形態１において説明したよう
に、キャパシタのリーク電流と比較して、ＴＦＴのＯＮ
電流は十分大きく、また、ＯＦＦ電流は十分小さいの
で、電荷補填回路２５６をすべてＴＦＴで構成してもラ
ッチ機能が実現される。
に、キャパシタのリーク電流と比較して、ＴＦＴのＯＮ
電流は十分大きく、また、ＯＦＦ電流は十分小さいの
で、電荷補填回路２５６をすべてＴＦＴで構成してもラ
ッチ機能が実現される。
【０１８２】なお、記憶データの読出時の動作について
は、実施の形態１と同じであるので、説明は省略する。
は、実施の形態１と同じであるので、説明は省略する。
【０１８３】このメモリセル２５０においては、バルク
トランジスタ数はＮチャネルＭＯＳトランジスタ５２の
１個であり、６個のバルクトランジスタから構成される
標準のＳＲＡＭに比べて大幅にセル面積を縮小できる。
トランジスタ数はＮチャネルＭＯＳトランジスタ５２の
１個であり、６個のバルクトランジスタから構成される
標準のＳＲＡＭに比べて大幅にセル面積を縮小できる。
【０１８４】以上のように、実施の形態３による半導体
記憶装置２１０によれば、従来のＤＲＡＭのメモリセル
の構成をベースとし、電荷補填回路２５６をＰチャネル
ＴＦＴおよびＮチャネルＴＦＴを用いて構成したので、
従来のＤＲＡＭと比較してリフレッシュ動作が不要であ
り、かつ、従来のＳＲＡＭと比較してセル面積が大幅に
縮小されたメモリセルが実現できる。
記憶装置２１０によれば、従来のＤＲＡＭのメモリセル
の構成をベースとし、電荷補填回路２５６をＰチャネル
ＴＦＴおよびＮチャネルＴＦＴを用いて構成したので、
従来のＤＲＡＭと比較してリフレッシュ動作が不要であ
り、かつ、従来のＳＲＡＭと比較してセル面積が大幅に
縮小されたメモリセルが実現できる。
【０１８５】［実施の形態４］実施の形態４による半導
体記憶装置３１０は、実施の形態１による半導体記憶装
置１０のメモリセル５０において、電荷補填回路５６に
おけるＮチャネルＭＯＳトランジスタ６０４を備えない
構成からなるメモリセルを備える。
体記憶装置３１０は、実施の形態１による半導体記憶装
置１０のメモリセル５０において、電荷補填回路５６に
おけるＮチャネルＭＯＳトランジスタ６０４を備えない
構成からなるメモリセルを備える。
【０１８６】実施の形態４による半導体記憶装置３１０
の全体構成は、図１に示された実施の形態１による半導
体記憶装置１０と同じであるので、説明は省略する。
の全体構成は、図１に示された実施の形態１による半導
体記憶装置１０と同じであるので、説明は省略する。
【０１８７】図１０は、半導体記憶装置３１０における
メモリセルアレイ３６上に行列上に配列されるメモリセ
ルの構成を示す回路図である。
メモリセルアレイ３６上に行列上に配列されるメモリセ
ルの構成を示す回路図である。
【０１８８】図１０を参照して、半導体記憶装置３１０
におけるメモリセルアレイ３６上のメモリセル３５０
は、実施の形態１による半導体記憶装置１０のメモリセ
ル５０において、電荷補填回路５６に代えて電荷補填回
路３５６を備える。電荷補填回路３５６は、実施の形態
１における電荷補填回路５６において、ＮチャネルＭＯ
Ｓトランジスタ６０４を備えない構成となっている。電
荷補填回路３５６におけるその他の構成は、電荷補填回
路５６と同じであるので、説明は繰り返さない。
におけるメモリセルアレイ３６上のメモリセル３５０
は、実施の形態１による半導体記憶装置１０のメモリセ
ル５０において、電荷補填回路５６に代えて電荷補填回
路３５６を備える。電荷補填回路３５６は、実施の形態
１における電荷補填回路５６において、ＮチャネルＭＯ
Ｓトランジスタ６０４を備えない構成となっている。電
荷補填回路３５６におけるその他の構成は、電荷補填回
路５６と同じであるので、説明は繰り返さない。
【０１８９】また、メモリセル３５０における電荷補填
回路３５６以外の部分であるＮチャネルＭＯＳトランジ
スタ５２およびキャパシタ５４の構成および機能並びに
ノード６２，６４の接続構成についても、実施の形態１
と同じであるので、説明は繰り返さない。
回路３５６以外の部分であるＮチャネルＭＯＳトランジ
スタ５２およびキャパシタ５４の構成および機能並びに
ノード６２，６４の接続構成についても、実施の形態１
と同じであるので、説明は繰り返さない。
【０１９０】メモリセル３５０においては、このＰチャ
ネルＴＦＴ５８２およびＮチャネルＭＯＳトランジスタ
５８４で構成されるインバータ５８と、ＰチャネルＴＦ
Ｔ６０２とによるラッチ機能によって、キャパシタ５４
のリーク電流が補填され、リフレッシュ動作を行なうこ
となく記憶データが保持される。
ネルＴＦＴ５８２およびＮチャネルＭＯＳトランジスタ
５８４で構成されるインバータ５８と、ＰチャネルＴＦ
Ｔ６０２とによるラッチ機能によって、キャパシタ５４
のリーク電流が補填され、リフレッシュ動作を行なうこ
となく記憶データが保持される。
【０１９１】以下、このメモリセル３５０の動作につい
て説明する。 （１）データ“１”の書込み データ書込時のビット線６８、ワード線６６、Ｎチャネ
ルＭＯＳトランジスタ５２およびキャパシタ５４の動作
および状態については、実施の形態１と同じである。
て説明する。 （１）データ“１”の書込み データ書込時のビット線６８、ワード線６６、Ｎチャネ
ルＭＯＳトランジスタ５２およびキャパシタ５４の動作
および状態については、実施の形態１と同じである。
【０１９２】ビット線６８からＮチャネルＭＯＳトラン
ジスタ５２を介してノード６２に電圧Ｖｃｃが印加され
ることによって、ＰチャネルＴＦＴ５８２はＯＦＦし、
ＮチャネルＭＯＳトランジスタ５８４はＯＮする。した
がって、ノード６４は、ＮチャネルＭＯＳトランジスタ
５８４によって強力にプルダウンされ、直ちにＬレベル
となる。この後、データの書込は終了したものとしてワ
ード線６６は非活性化され、ＮチャネルＭＯＳトランジ
スタ５２はＯＦＦする。
ジスタ５２を介してノード６２に電圧Ｖｃｃが印加され
ることによって、ＰチャネルＴＦＴ５８２はＯＦＦし、
ＮチャネルＭＯＳトランジスタ５８４はＯＮする。した
がって、ノード６４は、ＮチャネルＭＯＳトランジスタ
５８４によって強力にプルダウンされ、直ちにＬレベル
となる。この後、データの書込は終了したものとしてワ
ード線６６は非活性化され、ＮチャネルＭＯＳトランジ
スタ５２はＯＦＦする。
【０１９３】ノード６４がＬレベルとなったことによっ
て、ＰチャネルＴＦＴ６０２はＯＮする。このとき、Ｐ
チャネルＴＦＴ６０２は、ＴＦＴの特性上、その駆動能
力が乏しく、完全にＯＮ状態となるのに時間がかかる
が、その過渡期間は、キャパシタ５４が電荷を保持す
る。そして、ＰチャネルＴＦＴ６０２が完全にＯＮ状態
となったときに、ノード６２が完全にラッチされる。
て、ＰチャネルＴＦＴ６０２はＯＮする。このとき、Ｐ
チャネルＴＦＴ６０２は、ＴＦＴの特性上、その駆動能
力が乏しく、完全にＯＮ状態となるのに時間がかかる
が、その過渡期間は、キャパシタ５４が電荷を保持す
る。そして、ＰチャネルＴＦＴ６０２が完全にＯＮ状態
となったときに、ノード６２が完全にラッチされる。
【０１９４】以上のように、キャパシタ５４が何らかの
要因によってリークしても、ＰチャネルＴＦＴ６０２に
よって電荷が補填され、データ“１”は、その後リフレ
ッシュ動作することなく保持される。
要因によってリークしても、ＰチャネルＴＦＴ６０２に
よって電荷が補填され、データ“１”は、その後リフレ
ッシュ動作することなく保持される。
【０１９５】（２）データ“０”の書込み
データ書込時のビット線６８、ワード線６６、Ｎチャネ
ルＭＯＳトランジスタ５２およびキャパシタ５４の動作
および状態については、実施の形態１と同じである。
ルＭＯＳトランジスタ５２およびキャパシタ５４の動作
および状態については、実施の形態１と同じである。
【０１９６】キャパシタ５４の電荷が放電されることに
よってノード６２はＬレベルとなり、ＰチャネルＴＦＴ
５８２はＯＮし、ＮチャネルＭＯＳトランジスタ５８４
はＯＦＦする。したがって、ノード６４は、Ｐチャネル
ＴＦＴ５８２によってＨレベルにプルアップされる。こ
の後、データの書込は終了したものとしてワード線６６
は非活性化され、ＮチャネルＭＯＳトランジスタ５２は
ＯＦＦする。
よってノード６２はＬレベルとなり、ＰチャネルＴＦＴ
５８２はＯＮし、ＮチャネルＭＯＳトランジスタ５８４
はＯＦＦする。したがって、ノード６４は、Ｐチャネル
ＴＦＴ５８２によってＨレベルにプルアップされる。こ
の後、データの書込は終了したものとしてワード線６６
は非活性化され、ＮチャネルＭＯＳトランジスタ５２は
ＯＦＦする。
【０１９７】ノード６４がＨレベルとなったことによっ
て、ＰチャネルＴＦＴ６０２はＯＦＦする。したがっ
て、ノード６２はＬレベルを維持する。
て、ＰチャネルＴＦＴ６０２はＯＦＦする。したがっ
て、ノード６２はＬレベルを維持する。
【０１９８】ここで、電荷補填回路３５６においては、
ノード６２をＬレベルに強力にラッチするＮチャネルＭ
ＯＳトランジスタが備えられていないため、Ｐチャネル
ＴＦＴ６０２のＯＦＦ電流によるキャパシタ５４への電
流リークが考えられるが、ＰチャネルＴＦＴ６０２のＯ
ＦＦ抵抗はＴ（テラ）Ωオーダであり、ＰチャネルＴＦ
Ｔ６０２のＯＦＦ電流はキャパシタ５４の蓄電状態に影
響を与えるリーク電流と比較して十分小さいため、Ｎチ
ャネルＭＯＳトランジスタ６０４を備えなくてもノード
６２はＬレベルにラッチされる。
ノード６２をＬレベルに強力にラッチするＮチャネルＭ
ＯＳトランジスタが備えられていないため、Ｐチャネル
ＴＦＴ６０２のＯＦＦ電流によるキャパシタ５４への電
流リークが考えられるが、ＰチャネルＴＦＴ６０２のＯ
ＦＦ抵抗はＴ（テラ）Ωオーダであり、ＰチャネルＴＦ
Ｔ６０２のＯＦＦ電流はキャパシタ５４の蓄電状態に影
響を与えるリーク電流と比較して十分小さいため、Ｎチ
ャネルＭＯＳトランジスタ６０４を備えなくてもノード
６２はＬレベルにラッチされる。
【０１９９】なお、記憶データの読出動作については、
基本的な動作に関しては実施の形態１と同じであるの
で、その説明は省略するが、実施の形態４における電荷
補填回路３５６は、実施の形態１における電荷補填回路
５６におけるＮチャネルＭＯＳトランジスタ６０４を備
えていないため、電荷補填回路３５６は、実施の形態１
で説明したＮチャネルＭＯＳトランジスタ６０４による
電荷の引き抜き効果を有さず、実施の形態４では、実施
の形態１のようにワード線６６の電圧を下げることはで
きない。したがって、この半導体記憶装置３１０におい
ては、一般的なＤＲＡＭと同様に、ワード線６６には電
源電圧をブーストした電圧が印加される。
基本的な動作に関しては実施の形態１と同じであるの
で、その説明は省略するが、実施の形態４における電荷
補填回路３５６は、実施の形態１における電荷補填回路
５６におけるＮチャネルＭＯＳトランジスタ６０４を備
えていないため、電荷補填回路３５６は、実施の形態１
で説明したＮチャネルＭＯＳトランジスタ６０４による
電荷の引き抜き効果を有さず、実施の形態４では、実施
の形態１のようにワード線６６の電圧を下げることはで
きない。したがって、この半導体記憶装置３１０におい
ては、一般的なＤＲＡＭと同様に、ワード線６６には電
源電圧をブーストした電圧が印加される。
【０２００】以上のようにして、メモリセル３５０に対
する記憶データの読み書きが行なわれる。
する記憶データの読み書きが行なわれる。
【０２０１】このメモリセル３５０においては、バルク
トランジスタ数は２個であり、６個のバルクトランジス
タから構成される標準のＳＲＡＭに比べて大幅にセル面
積を縮小できる。
トランジスタ数は２個であり、６個のバルクトランジス
タから構成される標準のＳＲＡＭに比べて大幅にセル面
積を縮小できる。
【０２０２】なお、図示しないが、電荷補填回路３５６
におけるＮチャネルＭＯＳトランジスタ５８４に代えて
ＮチャネルＴＦＴを用いることもできる。この場合は、
バルクのトランジスタをさらに１つ減らすことができ、
さらにセル面積の縮小が実現される。
におけるＮチャネルＭＯＳトランジスタ５８４に代えて
ＮチャネルＴＦＴを用いることもできる。この場合は、
バルクのトランジスタをさらに１つ減らすことができ、
さらにセル面積の縮小が実現される。
【０２０３】以上のように、実施の形態４による半導体
記憶装置３１０によれば、従来のＤＲＡＭのメモリセル
の構成をベースとし、電荷補填回路３５６をＰチャネル
ＴＦＴを用いて構成したので、従来のＤＲＡＭと比較し
てリフレッシュ動作が不要であり、かつ、従来のＳＲＡ
Ｍと比較してセル面積が大幅に縮小されたメモリセルが
実現できる。
記憶装置３１０によれば、従来のＤＲＡＭのメモリセル
の構成をベースとし、電荷補填回路３５６をＰチャネル
ＴＦＴを用いて構成したので、従来のＤＲＡＭと比較し
てリフレッシュ動作が不要であり、かつ、従来のＳＲＡ
Ｍと比較してセル面積が大幅に縮小されたメモリセルが
実現できる。
【０２０４】なお、上述した実施の形態１〜４では、容
量素子はアクセストランジスタであるＮチャネルＭＯＳ
トランジスタ５２に接続されるが、たとえば、図２に示
したＮチャネルＭＯＳトランジスタ６０４の電流駆動能
力が大きい場合（ＮチャネルＭＯＳトランジスタ６０
４，５２のセルレシオが２より大きい場合）は、容量素
子をノード６４に設けてもよい。
量素子はアクセストランジスタであるＮチャネルＭＯＳ
トランジスタ５２に接続されるが、たとえば、図２に示
したＮチャネルＭＯＳトランジスタ６０４の電流駆動能
力が大きい場合（ＮチャネルＭＯＳトランジスタ６０
４，５２のセルレシオが２より大きい場合）は、容量素
子をノード６４に設けてもよい。
【０２０５】今回開示された実施の形態は、すべての点
で例示であって制限的なものではないと考えられるべき
である。本発明の範囲は、上記した実施の形態の説明で
はなくて特許請求の範囲によって示され、特許請求の範
囲と均等の意味および範囲内でのすべての変更が含まれ
ることが意図される。
で例示であって制限的なものではないと考えられるべき
である。本発明の範囲は、上記した実施の形態の説明で
はなくて特許請求の範囲によって示され、特許請求の範
囲と均等の意味および範囲内でのすべての変更が含まれ
ることが意図される。
【図１】 この発明の実施の形態１による半導体記憶装
置の全体構成を示す概略ブロック図である。
置の全体構成を示す概略ブロック図である。
【図２】 実施の形態１による半導体記憶装置における
メモリセルアレイ上に行列状に配列されるメモリセルの
構成を示す回路図である。
メモリセルアレイ上に行列状に配列されるメモリセルの
構成を示す回路図である。
【図３】 図２に示すメモリセルにデータ“０”が書込
まれるときのノード６２，６４の電位変化を示す図であ
る。
まれるときのノード６２，６４の電位変化を示す図であ
る。
【図４】 図２に示すメモリセルにデータ“１”が書込
まれるときのノード６２，６４の電位変化を示す図であ
る。
まれるときのノード６２，６４の電位変化を示す図であ
る。
【図５】 従来のメモリセルおよび図２に示すメモリセ
ル５０の断面を面積的な観点で模式的に示した断面図で
ある。
ル５０の断面を面積的な観点で模式的に示した断面図で
ある。
【図６】 ６トランジスタＳＲＡＭのメモリセルおよび
図２に示すメモリセル５０におけるバルクトランジスタ
の形成領域を面積的な観点で模式的に示した平面図であ
る。
図２に示すメモリセル５０におけるバルクトランジスタ
の形成領域を面積的な観点で模式的に示した平面図であ
る。
【図７】 実施の形態１による半導体記憶装置における
メモリセルアレイ上に行列状に配列されるメモリセルの
他の構成を示す回路図である。
メモリセルアレイ上に行列状に配列されるメモリセルの
他の構成を示す回路図である。
【図８】 実施の形態２による半導体記憶装置における
メモリセルアレイ上に行列状に配列されるメモリセルの
構成を示す回路図である。
メモリセルアレイ上に行列状に配列されるメモリセルの
構成を示す回路図である。
【図９】 実施の形態３による半導体記憶装置における
メモリセルアレイ上に行列状に配列されるメモリセルの
構成を示す回路図である。
メモリセルアレイ上に行列状に配列されるメモリセルの
構成を示す回路図である。
【図１０】 実施の形態４による半導体記憶装置におけ
るメモリセルアレイ上に行列状に配列されるメモリセル
の構成を示す回路図である。
るメモリセルアレイ上に行列状に配列されるメモリセル
の構成を示す回路図である。
【図１１】 ＤＲＡＭにおけるメモリセルアレイ上に行
列状に配列されるメモリセルの構成を示す回路図であ
る。
列状に配列されるメモリセルの構成を示す回路図であ
る。
【図１２】 ６トランジスタＳＲＡＭにおけるメモリセ
ルアレイ上に行列状に配列されるメモリセルの構成を示
す回路図である。
ルアレイ上に行列状に配列されるメモリセルの構成を示
す回路図である。
【図１３】 ４トランジスタＳＲＡＭにおけるメモリセ
ルアレイ上に行列状に配列されるメモリセルの構成を示
す回路図である。
ルアレイ上に行列状に配列されるメモリセルの構成を示
す回路図である。
１０，１１０，２１０，３１０ 半導体記憶装置、１２
制御信号端子、１４クロック端子、１６ アドレス端
子、１８ データ入出力端子、２０ 制御信号バッフ
ァ、２２ クロックバッファ、２４ アドレスバッフ
ァ、２６ 入出力バッファ、２８ 制御回路、３０ 行
アドレスデコーダ、３２ 列アドレスデコーダ、３４
センスアンプ／入出力制御回路、３６ メモリセルアレ
イ、５０，５０Ａ，１５０，２５０，３５０，５００，
７００ メモリセル、５２，５０２，５８４，６０４，
７０２〜７０８ ＮチャネルＭＯＳトランジスタ、５
４，５０４ キャパシタ、５６，５６Ａ，１５６，２５
６，３５６ 電荷補填回路、５８，６０，１５８，１６
０，２５８，２６０ インバータ、６２，６４ ノー
ド、６６，５０６，７２２ ワード線、６８，５０８
ビット線、７０，５１０セルプレート、７２ 電源ノー
ド、７４ 接地ノード、１５２，７１０，７１２，１５
８２，１６０２ ＰチャネルＭＯＳトランジスタ、５８
２，６０２，７３０，７３２，２５８２，２６０２ Ｐ
チャネルＴＦＴ、７１４，７１６ 記憶ノード、７１
８，７２０ ビット線対、１５８４，１６０４，２５８
４，２６０４ＮチャネルＴＦＴ、３５８２，３６０２
高抵抗。
制御信号端子、１４クロック端子、１６ アドレス端
子、１８ データ入出力端子、２０ 制御信号バッフ
ァ、２２ クロックバッファ、２４ アドレスバッフ
ァ、２６ 入出力バッファ、２８ 制御回路、３０ 行
アドレスデコーダ、３２ 列アドレスデコーダ、３４
センスアンプ／入出力制御回路、３６ メモリセルアレ
イ、５０，５０Ａ，１５０，２５０，３５０，５００，
７００ メモリセル、５２，５０２，５８４，６０４，
７０２〜７０８ ＮチャネルＭＯＳトランジスタ、５
４，５０４ キャパシタ、５６，５６Ａ，１５６，２５
６，３５６ 電荷補填回路、５８，６０，１５８，１６
０，２５８，２６０ インバータ、６２，６４ ノー
ド、６６，５０６，７２２ ワード線、６８，５０８
ビット線、７０，５１０セルプレート、７２ 電源ノー
ド、７４ 接地ノード、１５２，７１０，７１２，１５
８２，１６０２ ＰチャネルＭＯＳトランジスタ、５８
２，６０２，７３０，７３２，２５８２，２６０２ Ｐ
チャネルＴＦＴ、７１４，７１６ 記憶ノード、７１
８，７２０ ビット線対、１５８４，１６０４，２５８
４，２６０４ＮチャネルＴＦＴ、３５８２，３６０２
高抵抗。
Claims (19)
- 【請求項１】 行列状に配列された複数のメモリセルを
含むメモリセルアレイと、 前記メモリセルの行および列ごとにそれぞれ配列される
複数のワード線および複数のビット線とを備える半導体
記憶装置であって、 前記複数のメモリセルの各々は、 ２進情報で表わされる記憶情報の１ビット分のデータに
ついて、その論理レベルに応じた電荷を保持する容量素
子と、 前記ワード線に印加される電圧によって駆動され、前記
ビット線と前記容量素子との間で前記電荷のやり取りを
行なうアクセストランジスタと、 前記容量素子から漏洩する電荷を前記データの論理レベ
ルに応じて補填する電荷補填回路とを含む、半導体記憶
装置。 - 【請求項２】 前記電荷補填回路は、前記容量素子と前
記アクセストランジスタとの間に接続される、請求項１
に記載の半導体記憶装置。 - 【請求項３】 前記電荷補填回路は、 前記容量素子と前記アクセストランジスタとの間の記憶
ノードに入力ノードが接続される第１のインバータと、 前記第１のインバータの出力ノードに入力ノードが接続
され、前記記憶ノードに出力ノードが接続される第２の
インバータとを含む、請求項２に記載の半導体記憶装
置。 - 【請求項４】 前記第１および第２のインバータに含ま
れるＭＯＳトランジスタは、前記アクセストランジスタ
と同一の導電型のＭＯＳトランジスタである、請求項３
に記載の半導体記憶装置。 - 【請求項５】 前記記憶ノードは、前記第１のインバー
タの出力ノードの容量よりも大きい容量を有する、請求
項３に記載の半導体記憶装置。 - 【請求項６】 前記記憶ノードの容量は、前記接続ノー
ドの容量の５倍以上である、請求項５に記載の半導体記
憶装置。 - 【請求項７】 前記アクセストランジスタは、第１のＮ
チャネルＭＯＳトランジスタであり、 前記第１および第２のインバータの各々は、 一方が電源ノードに接続され、他方が出力ノードに接続
される、多結晶ポリシリコンで構成された抵抗素子と、 ドレインが出力ノードに接続され、ソースが接地ノード
に接続される第２のＮチャネルＭＯＳトランジスタとか
らなる、請求項４に記載の半導体記憶装置。 - 【請求項８】 前記第２のＮチャネルＭＯＳトランジス
タの電流駆動能力は、前記第１のＮチャネルＭＯＳトラ
ンジスタの電流駆動能力の１倍以上２倍以下である、請
求項７に記載の半導体記憶装置。 - 【請求項９】 前記抵抗素子は、Ｐチャネル薄膜トラン
ジスタで構成される、請求項７に記載の半導体記憶装
置。 - 【請求項１０】 前記記憶ノードの容量は、前記接続ノ
ードの容量の２０倍以上である、請求項９に記載の半導
体記憶装置。 - 【請求項１１】 前記抵抗素子は、前記記憶ノードのリ
ーク電流の１０倍以上の電流供給能力を有する、請求項
７に記載の半導体記憶装置。 - 【請求項１２】 前記複数のメモリセルの各々から前記
データを読出すとき、 前記複数のメモリセルの各々に対応するビット線は、電
源電圧にプリチャージされ、 前記複数のメモリセルの各々に対応するワード線は、前
記電源電圧以下の電圧が印加される、請求項７に記載の
半導体記憶装置。 - 【請求項１３】 前記複数のメモリセルの各々に対応す
るワード線に印加される電圧は、前記アクセストランジ
スタの電流駆動能力が前記第２のＮチャネルＭＯＳトラ
ンジスタの電流駆動能力の半分以上になるように設定さ
れる、請求項１２に記載の半導体記憶装置。 - 【請求項１４】 前記アクセストランジスタは、第１の
ＰチャネルＭＯＳトランジスタであり、 前記第１および第２のインバータの各々は、 ソースが電源ノードに接続され、ドレインが出力ノード
に接続される第２のＰチャネルＭＯＳトランジスタと、 一方が出力ノードに接続され、他方が接地ノードに接続
される、多結晶ポリシリコンで構成された抵抗素子とか
らなる、請求項４に記載の半導体記憶装置。 - 【請求項１５】 前記抵抗素子は、Ｎチャネル薄膜トラ
ンジスタで構成される、請求項１４に記載の半導体記憶
装置。 - 【請求項１６】 前記第１および第２のインバータの各
々は、 一方が電源ノードに接続され、他方が出力ノードに接続
される、多結晶ポリシリコンで構成された第１の抵抗素
子と、 一方が出力ノードに接続され、他方が接地ノードに接続
される、多結晶ポリシリコンで構成された第２の抵抗素
子とからなる、請求項３に記載の半導体記憶装置。 - 【請求項１７】 前記第１の抵抗素子は、Ｐチャネル薄
膜トランジスタで構成され、 前記第２の抵抗素子は、Ｎチャネル薄膜トランジスタで
構成される、請求項１６に記載の半導体記憶装置。 - 【請求項１８】 前記アクセストランジスタは、第１の
ＮチャネルＭＯＳトランジスタであり、 前記電荷補填回路は、 前記容量素子と前記アクセストランジスタとの間の記憶
ノードに入力ノードが接続されるインバータと、 一方が電源ノードに接続され、他方が前記記憶ノードに
接続され、前記インバータの出力ノードから出力される
信号に応じて前記電源ノードから前記記憶ノードへの電
流特性をスイッチングする、多結晶ポリシリコンで構成
された第１の抵抗素子とを含み、 前記インバータは、 一方が電源ノードに接続され、他方が出力ノードに接続
される、多結晶ポリシリコンで構成された第２の抵抗素
子と、 ドレインが出力ノードに接続され、ソースが接地ノード
に接続される第２のＮチャネルＭＯＳトランジスタとか
らなる、請求項２に記載の半導体記憶装置。 - 【請求項１９】 前記第１および第２の抵抗素子は、Ｐ
チャネル薄膜トランジスタで構成される、請求項１８に
記載の半導体記憶装置。
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| TW91124717A TW574709B (en) | 2002-03-28 | 2002-10-24 | Semiconductor memory device |
| KR10-2002-0076863A KR100512545B1 (ko) | 2002-03-28 | 2002-12-05 | 리프레쉬 동작이 불필요한 메모리 셀을 구비하는 반도체기억 장치 |
| DE10256959A DE10256959A1 (de) | 2002-03-28 | 2002-12-05 | Halbleiterspeichervorrichtung mit Speicherzellen, die keine Auffrischvorgänge erfordern |
| CNB021540403A CN1263043C (zh) | 2002-03-28 | 2002-12-06 | 备有无需刷新动作的存储单元的半导体存储装置 |
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|---|---|
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| Application Number | Title | Priority Date | Filing Date |
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| KR (1) | KR100512545B1 (ja) |
| CN (1) | CN1263043C (ja) |
| DE (1) | DE10256959A1 (ja) |
| TW (1) | TW574709B (ja) |
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|---|---|---|---|---|
| JP2008269751A (ja) * | 2007-04-25 | 2008-11-06 | Semiconductor Energy Lab Co Ltd | 半導体記憶装置及び当該半導体記憶装置を具備する電子機器 |
| JP2015028835A (ja) * | 2010-03-19 | 2015-02-12 | 株式会社半導体エネルギー研究所 | 半導体装置 |
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| JP4646636B2 (ja) * | 2004-02-20 | 2011-03-09 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US8179711B2 (en) * | 2004-10-26 | 2012-05-15 | Samsung Electronics Co., Ltd. | Semiconductor memory device with stacked memory cell and method of manufacturing the stacked memory cell |
| US7453716B2 (en) * | 2004-10-26 | 2008-11-18 | Samsung Electronics Co., Ltd | Semiconductor memory device with stacked control transistors |
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| US7882302B2 (en) * | 2007-12-04 | 2011-02-01 | International Business Machines Corporation | Method and system for implementing prioritized refresh of DRAM based cache |
| US20090144504A1 (en) * | 2007-12-04 | 2009-06-04 | International Business Machines Corporation | STRUCTURE FOR IMPLEMENTING REFRESHLESS SINGLE TRANSISTOR CELL eDRAM FOR HIGH PERFORMANCE MEMORY APPLICATIONS |
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| US20090144507A1 (en) * | 2007-12-04 | 2009-06-04 | International Business Machines Corporation | APPARATUS AND METHOD FOR IMPLEMENTING REFRESHLESS SINGLE TRANSISTOR CELL eDRAM FOR HIGH PERFORMANCE MEMORY APPLICATIONS |
| WO2011078373A1 (en) | 2009-12-25 | 2011-06-30 | Semiconductor Energy Laboratory Co., Ltd. | Memory device, semiconductor device, and electronic device |
| CN106936422B (zh) * | 2015-12-30 | 2022-12-30 | 格科微电子（上海）有限公司 | 电平转换电路 |
| CN108242251B (zh) | 2016-12-23 | 2019-08-16 | 联华电子股份有限公司 | 动态随机存取存储器 |
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|---|---|---|---|---|
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| JPS60106098A (ja) * | 1983-11-11 | 1985-06-11 | Toshiba Corp | 半導体記憶装置 |
| JPS63285794A (ja) | 1987-05-18 | 1988-11-22 | Ricoh Co Ltd | スタティック・ランダムアクセスメモリ装置 |
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| JPH06334142A (ja) * | 1993-05-18 | 1994-12-02 | Oki Electric Ind Co Ltd | 半導体記憶装置及びその製造方法 |
| US5523971A (en) * | 1995-03-16 | 1996-06-04 | Xilinx, Inc. | Non-volatile memory cell for programmable logic device |
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