JP2003282788A - Resistance element in CSP and semiconductor device provided with CSP - Google Patents
Resistance element in CSP and semiconductor device provided with CSPInfo
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Abstract
(57)【要約】
【課題】 実装後外付け部品として別に抵抗部品を必要
とせず、また、抵抗をチップに内蔵しても、接合容量や
配線容量によるアナログ特性の劣化や長期バイアス印加
による抵抗値の経年変化、パターン面積の制約による抵
抗値の制約等がすくなく、小型化が可能で、所望の抵抗
値を形成できる技術を提供すること。
【解決手段】 ウエハレベルＣＳＰを製造する工程で、
バリアメタル１５を用いて抵抗素子（バリアメタル抵抗
部Ｒ１）を形成する。また、バリアメタル１５の素材を
選択することにより、またバリアメタル層の材質，幅，
長さ，あるいは厚さ少なくとも一つを変えることによっ
て所望の値（例えば１Ωから１０ｋΩ）の抵抗素子を形
成する。図中、１０はＩＣチップ、１１はボンディング
バッド、１２は保護膜、１４は銅再配線、１６は銅ポス
ト、１７はハンダボール、１８はパッシベーション、Ｒ
１はバリアメタル抵抗部である。
(57) [Summary] [PROBLEMS] Even if a resistor is not separately required as an external component after mounting, and even if a resistor is built into a chip, analog characteristics are degraded due to junction capacitance and wiring capacitance, and resistance due to long-term bias application. Provided is a technique capable of forming a desired resistance value, in which the resistance value is not easily restricted due to the aging of the value and the pattern area, and the size can be reduced. In a process of manufacturing a wafer level CSP,
A resistance element (barrier metal resistance section R1) is formed using the barrier metal 15. Further, by selecting the material of the barrier metal 15, the material, width,
By changing at least one of the length and the thickness, a resistance element having a desired value (for example, 1 to 10 kΩ) is formed. In the figure, 10 is an IC chip, 11 is a bonding pad, 12 is a protective film, 14 is copper rewiring, 16 is a copper post, 17 is a solder ball, 18 is passivation, R
1 is a barrier metal resistance part.
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、チップサイズパッ
ケージ（ＣＳＰ；Chip Size Package）における抵抗素
子およびＣＳＰを備えた半導体装置に係り、特にＣＳＰ
内における再配線を利用することにより回路設計の柔軟
性を高めることが可能な半導体装置に関する。本発明
は、特にＣＳＰに実装されたボルテージレギュレータの
位相補償回路やＣＳＰに実装されたＬｉ二次電池保護用
ＩＣ、充電制御ＩＣ、電源ＩＣ、その他の各種のアナロ
グ回路に適用可能である。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device including a resistive element in a chip size package (CSP) and a CSP, and more particularly to a CSP.
The present invention relates to a semiconductor device capable of increasing flexibility in circuit design by utilizing rewiring in the inside. The present invention is particularly applicable to a phase compensation circuit of a voltage regulator mounted on a CSP, a Li secondary battery protection IC mounted on a CSP, a charge control IC, a power supply IC, and various other analog circuits.
【０００２】[0002]
【従来の技術】ＬＳＩチップのパッケージには多くの種
類が知られているが、近年、パッケージのより一層の小
型化を図るために、チップとほぼ同サイズのパッケー
ジ、すなわちチップサイズパッケージ（ＣＳＰ；Chip S
ize Package）が開発されている。2. Description of the Related Art Many types of LSI chip packages are known, but in recent years, in order to further reduce the size of the package, a package of almost the same size as the chip, that is, a chip size package (CSP; Chip S
ize Package) is being developed.
【０００３】図８は、従来の各種ＣＳＰの製造工程を示
す図であり、同図（ａ）はリードフレームパッケージの
製造工程、同図（ｂ）はＦＢＧＡ（Fine-pitch Ball Gr
id Array）の製造工程、同図（ｃ）はウェハーレベルＣ
ＳＰの製造工程を示している。FIG. 8 is a diagram showing the manufacturing process of various conventional CSPs. FIG. 8 (a) is a manufacturing process of a lead frame package, and FIG. 8 (b) is an FBGA (Fine-Pitch Ball Gr).
id Array) manufacturing process, Figure (c) is wafer level C
The manufacturing process of SP is shown.
【０００４】図８（ａ）のリードフレームパッケージと
図８（ｂ）のＦＢＧＡは、基本的に従来と同じ工程（チ
ップに切断Ａ１、ダイボンディングＡ２、ワイヤボンデ
ィングＡ３、封止Ａ４、リード形成Ａ５／リード表面処
理固片化Ａ６または電子処理固片化Ａ７）、すなわち前
処理を終わったウェハーから個々のチップをダイシング
により切り出して、それをパッケージに組み立てるもの
であるが、本発明に係るウェハーレベルＣＳＰは、図８
（ｃ）に示すように、前処理の終わったウェハーに直接
パッケージ処理（Ｐｉ膜形成Ａ１１、再配線処理Ａ１
２、ポスト形成Ａ１３、封止Ａ１４、研削端子処理Ａ１
５）を行い、その後で個々のチップに切り分ける（ダイ
シングＡ１６）ものである。The lead frame package of FIG. 8 (a) and the FBGA of FIG. 8 (b) are basically the same as the conventional process (chip cutting A1, die bonding A2, wire bonding A3, sealing A4, lead formation A5). / Lead surface treatment fragmentation A6 or electronic treatment fragmentation A7), that is, individual chips are cut out by dicing from a pretreated wafer and assembled into a package. CSP is shown in FIG.
As shown in (c), the pre-processed wafer is directly packaged (Pi film formation A11, rewiring process A1).
2, post formation A13, sealing A14, grinding terminal treatment A1
5) is performed and then cut into individual chips (dicing A16).
【０００５】従来のウエハーレベルＣＳＰでは、ＩＣの
パッドおよびその上に設けられたアルミ電極と銅ポスト
およびハンダバンプとは、できるだけ抵抗の小さい再配
線により１対１の関係で接続されるのが前提とされてい
た。In the conventional wafer level CSP, it is premised that the pads of the IC and the aluminum electrodes provided thereon, the copper posts and the solder bumps are connected in a one-to-one relationship by rewiring having the smallest resistance. It had been.
【０００６】本出願人は、先に再配線に所望の抵抗値を
持たせた半導体装置を提案した（特願２００１−２７２
０８９号、特願平２００１−２７２０９１号）。図９
は、上記特願２００１−２７２０８９号にかかるボルテ
ージレギュレータの回路例を示す図であり、図１０は、
その再配線パターンの断面を示す図、図１１はその平面
図の例である。The present applicant has previously proposed a semiconductor device in which rewiring has a desired resistance value (Japanese Patent Application No. 2001-272).
089, Japanese Patent Application No. 2001-272091). Figure 9
FIG. 10 is a diagram showing a circuit example of a voltage regulator according to Japanese Patent Application No. 2001-272089, and FIG.
FIG. 11 is a diagram showing a cross section of the rewiring pattern, and FIG. 11 is an example of a plan view thereof.
【０００７】この例のボルテージレギュレータは、図９
および図１０に示すように、ボルテージレギュレータを
含むＩＣチップ５０のボンディングパッド５１と出力負
荷５７および容量（コンデンサ）５５を接続する端子
（ハンダバンプ）５２とをＣＳＰの再配線層（配線抵抗
５４）を介して接続し、この再配線層の抵抗値を所望の
値に設定するようにしたものである。すなわち、ボンデ
ィングバッドおよびパッシベーション膜および保護膜と
その上部に形成されるバリアメタル層とそのバリアメタ
ル層の上部に銅再配線を形成し、ボンディングバッドと
銅ポストおよびハンダボールを銅再配線で接続してい
る。The voltage regulator of this example is shown in FIG.
And as shown in FIG. 10, the bonding pad 51 of the IC chip 50 including the voltage regulator and the terminal (solder bump) 52 for connecting the output load 57 and the capacitor (capacitor) 55 are connected to each other through the rewiring layer (wiring resistor 54) of the CSP. And the resistance value of the rewiring layer is set to a desired value. That is, a copper rewiring is formed on the bonding pad, the passivation film, the protective film, the barrier metal layer formed on the protection film, and on the barrier metal layer, and the bonding pad, the copper post, and the solder ball are connected by the copper rewiring. ing.
【０００８】再配線層の抵抗値Ｒｏｕｔは、ウェハーレ
ベルＣＳＰの製造工程において配線長，配線の幅，再配
置層の材質のいずれか１つまたは複数を変えることによ
り使用するコンデンサに対して最適な値のＥＳＲを付加
した状態にすることができる。The resistance value Rout of the redistribution layer is optimal for a capacitor to be used by changing one or more of the wiring length, the width of the wiring, and the material of the redistribution layer in the manufacturing process of the wafer level CSP. A value ESR can be added.
【０００９】[0009]
【発明が解決しようとする課題】アナログ回路を含む半
導体装置において、抵抗素子はアナログ特性を決定する
上で重要な素子である。この抵抗素子はチップ内に作り
こむか、あるいはＩＣ実装後外付け部品として別に部品
を必要とした。チップ内に作りこむ場合、抵抗素材とし
て拡散抵抗および配線抵抗が考えれるが、チップに内蔵
する場合、接合容量や配線容量によるアナログ特性の劣
化や長期バイアス印加による抵抗値の経年変化、パター
ン面積の制約による抵抗値の制約等があった。またユー
ザーの要求に応じたアナログ特性の調整を抵抗値で行う
場合、抵抗がチップ内に有る場合、チップ内パターンの
変更やトリミング工程の追加等が必要であった。In a semiconductor device including an analog circuit, a resistance element is an important element for determining analog characteristics. This resistance element is either built in the chip, or a separate component is required as an external component after mounting the IC. When it is built in a chip, diffusion resistance and wiring resistance are considered as resistance materials.However, when it is built in a chip, deterioration of analog characteristics due to junction capacitance and wiring capacitance, secular change in resistance value due to long-term bias application, and pattern area There were restrictions on the resistance value due to restrictions. Further, when the analog characteristic is adjusted by the resistance value according to the user's request, when the resistor is present in the chip, it is necessary to change the pattern in the chip or add a trimming process.
【００１０】そこで、本発明は、実装後外付け部品とし
て別に抵抗部品を必要とせず、また、抵抗をチップに内
蔵しても、接合容量や配線容量によるアナログ特性の劣
化や長期バイアス印加による抵抗値の経年変化、パター
ン面積の制約による抵抗値の制約等がすくなく、小型化
が可能で、所望の抵抗値を形成できる技術を提供するも
のである。Therefore, the present invention does not require a separate resistance component as an external component after mounting, and even if the resistor is built in the chip, the analog characteristic is deteriorated due to the junction capacitance or the wiring capacitance and the resistance due to the long-term bias application. It is an object of the present invention to provide a technique capable of forming a desired resistance value, which can be miniaturized without being easily restricted by a resistance value due to a change with time of a value or a restriction of a pattern area.
【００１１】次に請求項ごとの目的を述べる。請求項１
記載の発明の目的は、従来の外付け抵抗素子をウエハー
レベルＣＳＰ内に取り込むことである。Next, the purpose of each claim will be described. Claim 1
The purpose of the described invention is to incorporate a conventional external resistor element into a wafer level CSP.
【００１２】請求項２記載の発明の目的は、従来の外付
け抵抗素子をウエハーレベルＣＳＰ内に取り込み、コス
トを低減でき、実装面積も小さくでき携帯機器等の小型
化を可能にすることである。An object of the present invention is to incorporate a conventional external resistance element into a wafer level CSP, reduce the cost, reduce the mounting area, and reduce the size of portable equipment. .
【００１３】請求項３記載の発明の目的は、バリアメタ
ル抵抗素子を内蔵するＩＣチップとは別の回路で、抵抗
素子が必要な場合にウエハーレベルＣＳＰに内蔵した抵
抗素子を使ってコストを低減し、実装面積を小さくし、
携帯機器等の小型化を可能にすることである。It is an object of the present invention to provide a circuit different from an IC chip containing a barrier metal resistance element, and when a resistance element is required, the cost can be reduced by using the resistance element built in the wafer level CSP. To reduce the mounting area,
This is to enable downsizing of mobile devices and the like.
【００１４】請求項４に記載の発明の目的は、新たなコ
ストを必要とせずに１Ω〜１０ｋΩの抵抗を作ることが
でき、電流の制限や等価抵抗による位相補償用の抵抗と
して用いることを可能にすることである。The object of the invention described in claim 4 is to make a resistor of 1Ω to 10 kΩ without requiring a new cost, and it can be used as a resistor for phase current compensation or phase compensation by equivalent resistance. Is to
【００１５】請求項５に記載の発明の目的は、新たなコ
ストを必要とせずに各種アナログ回路のコスト低減や小
型化を可能にすることである。An object of the invention described in claim 5 is to enable cost reduction and miniaturization of various analog circuits without requiring new costs.
【００１６】[0016]
【課題を解決するための手段】本発明は、上記課題を解
決するために、ウエハレベルＣＳＰを製造する工程で、
バリアメタルを用いて抵抗素子を作りこむようにしたも
のである。また、バリアメタルの素材を選択することに
より、また前記バリアメタル層の材質，幅，長さ，ある
いは厚さ少なくとも一つを変えることによって所望の値
（例えば１Ωから１０ｋΩ）の抵抗素子を作りこむこと
ができる。In order to solve the above-mentioned problems, the present invention comprises the steps of manufacturing a wafer level CSP,
A resistance element is made by using a barrier metal. In addition, a resistance element having a desired value (for example, 1Ω to 10 kΩ) is formed by selecting a material of the barrier metal and changing at least one of the material, the width, the length, and the thickness of the barrier metal layer. be able to.
【００１７】さらに詳細に述べると、請求項１記載の発
明は、半導体チップのパッシベーション膜，その上部に
形成された保護膜，その上部に形成されたバリアメタル
層，該バリアメタル層の上部に少なくとも一部が欠落し
た再配線層を設け、該再配線層が欠落した部分のバリア
メタル層を抵抗部とした抵抗素子である。More specifically, the invention according to claim 1 is such that at least a passivation film of a semiconductor chip, a protective film formed on the passivation film, a barrier metal layer formed on the passivation film, and an upper part of the barrier metal layer. This is a resistance element in which a rewiring layer with a part missing is provided, and the barrier metal layer in the part with the rewiring layer missing is used as a resistance portion.
【００１８】また、請求項２記載の発明は、半導体チッ
プのボンディングパッド，パッシベーション膜，保護
膜，その上部にバリアメタル層，該バリアメタル層の上
部に少なくとも一部が欠落した再配線層を有し、バリア
メタル層を抵抗素子として機能させるようにした半導体
装置である。The invention according to claim 2 has a bonding pad of a semiconductor chip, a passivation film, a protective film, a barrier metal layer on the upper part thereof, and a rewiring layer at least a part of which is missing on the barrier metal layer. The barrier metal layer is made to function as a resistance element.
【００１９】また、請求項３記載の発明は、半導体チッ
プのパッシベーション膜，保護膜，その上部にバリアメ
タル層，該バリアメタル層の上部に少なくとも一部が欠
落した再配線層を有し、バリアメタル層を抵抗素子とし
て機能させるようにした半導体装置である。According to a third aspect of the present invention, the semiconductor chip includes a passivation film, a protective film, a barrier metal layer above the barrier metal layer, and a rewiring layer at least a part of which is missing above the barrier metal layer. It is a semiconductor device in which a metal layer functions as a resistance element.
【００２０】また、請求項４記載の発明は、請求項２ま
たは３記載の半導体装置において、抵抗素子の抵抗値
を、バリアメタル層の材質，幅，長さ，あるいは厚さ少
なくとも一つを変えることによって所望の値にするよう
にしたものである。According to a fourth aspect of the invention, in the semiconductor device according to the second or third aspect, the resistance value of the resistance element is changed by at least one of the material, width, length and thickness of the barrier metal layer. By doing so, the desired value is obtained.
【００２１】さらに、請求項５記載の発明は、請求項２
から４のいずれか１項に記載の半導体装置において、半
導体チップを、ボルテージレギュレータ，Ｌｉ二次電池
保護用ＩＣ，充電制御ＩＣ，電源ＩＣのいずれかにした
半導体装置である。Further, the invention of claim 5 is the same as claim 2
5. The semiconductor device according to any one of 1 to 4, wherein the semiconductor chip is any one of a voltage regulator, a Li secondary battery protection IC, a charge control IC, and a power supply IC.
【００２２】本構成のようにバリアメタルで抵抗を構成
した場合、ＩＣの基板バイアスからアイソレーションさ
れており、接合容量が無くなる。また、配線容量はＩＣ
チップとバリアメタルとの間に厚い膜が形成されている
ため大きく軽減される。バリアメタルは拡散抵抗に比
べ、バイアス印加による経年変化を受けにくいという特
徴がある。When the resistor is made of a barrier metal as in the present structure, it is isolated from the substrate bias of the IC and the junction capacitance disappears. The wiring capacitance is IC
Since a thick film is formed between the chip and the barrier metal, it is greatly reduced. Barrier metal is characterized by being less susceptible to secular change due to bias application than diffusion resistance.
【００２３】[0023]
【発明の実施の形態】＜請求項１、請求項２＞
（実施例１）図１は、本発明の実施例１を説明するため
の半導体装置の断面図である。また図２はその平面図で
ある。DESCRIPTION OF THE PREFERRED EMBODIMENTS <Claims 1 and 2> (Example 1) FIG. 1 is a sectional view of a semiconductor device for explaining Example 1 of the present invention. 2 is a plan view thereof.
【００２４】本実施例１は、従来技術の銅再配線の一部
を取り除き、バリアメタル層のみの配線抵抗を抵抗素子
とするものである。本実施例１ではバリアメタル層のみ
を抵抗素子として抵抗を構成することで、後述する図７
に示す素材に応じた抵抗値を持つ抵抗素子をウエハレベ
ルＣＳＰの再配線層に作りこむことができる。In the first embodiment, a part of the conventional copper rewiring is removed and the wiring resistance of only the barrier metal layer is used as the resistance element. In the first embodiment, the resistance is formed by using only the barrier metal layer as the resistance element, and thus the structure shown in FIG.
A resistance element having a resistance value corresponding to the material shown in (1) can be formed in the redistribution layer of the wafer level CSP.
【００２５】例えば、図１のようにＩＣチップ１０上の
ボンディングバッド１１から、ＩＣ以外の回路に接続さ
れるハンダボール１７の間に１Ω〜１０ｋΩの抵抗を挿
入したことになり、電流の制限や等価抵抗による位相補
償用の抵抗として用いることができる。図１〜２におい
て、１２は保護膜、１３はスルーホール、１４は銅再配
線、１５はバリアメタル（バリアメタル層）、１６は銅
ポスト、１８はパッシベーション、１９は封止樹脂、Ｒ
１はバリアメタル抵抗部である。For example, as shown in FIG. 1, a resistance of 1 Ω to 10 kΩ is inserted between the bonding pad 11 on the IC chip 10 and the solder ball 17 connected to a circuit other than the IC, which limits the current flow. It can be used as a resistance for phase compensation by an equivalent resistance. 1-2, 12 is a protective film, 13 is a through hole, 14 is a copper rewiring, 15 is a barrier metal (barrier metal layer), 16 is a copper post, 18 is passivation, 19 is a sealing resin, R
Reference numeral 1 is a barrier metal resistance portion.
【００２６】（実施例２）図３は、本発明の実施例２を
説明するための半導体装置の断面図である。また図４は
その平面図である。(Second Embodiment) FIG. 3 is a sectional view of a semiconductor device for explaining a second embodiment of the present invention. Further, FIG. 4 is a plan view thereof.
【００２７】本実施例２は、図３のようにＩＣチップ２
０上のボンディングパッド１（２１Ａ）とボンディング
バッド２（２１Ｂ）との間にバリアメタル２５からなる
抵抗部Ｒ２を作り、片側のボンディングバッド（２１
Ｂ）の近傍に銅ポスト２６およびハンダボール２７を作
る。ボンディングパッド１（２１Ａ）からボンディング
パッド２（２１Ｂ）に流れる電流、あるいはその逆に流
れる電流がバリアメタル２５の抵抗に流れることにより
バリアメタル抵抗部Ｒ２の両端に電圧が発生し、その電
圧を２つのボンディングパッドでセンスすることにより
電流モニタ用抵抗として利用することができる。The second embodiment is an IC chip 2 as shown in FIG.
The resistor portion R2 made of the barrier metal 25 is formed between the bonding pad 1 (21A) and the bonding pad 2 (21B) on the 0 side, and the bonding pad (21
A copper post 26 and a solder ball 27 are made in the vicinity of B). A current flowing from the bonding pad 1 (21A) to the bonding pad 2 (21B), or vice versa, flows through the resistance of the barrier metal 25 to generate a voltage at both ends of the barrier metal resistance portion R2. It can be used as a current monitor resistor by sensing with one bonding pad.
【００２８】また、ハンダボール２７を電源ラインある
いはグランドラインあるいは一定電圧ラインに接続する
ことで、プルアップ抵抗あるいはプルダウン抵抗あるい
はレベルシフト回路として作用させることができる。図
３〜４において、２２は保護膜、２３はスルーホール、
２４は銅再配線、２５はバリアメタル（バリアメタル
層）、２８はパッシベーション、２９は封止樹脂、Ｒ２
はバリアメタル抵抗部である。Also, by connecting the solder ball 27 to a power supply line, a ground line or a constant voltage line, it can be made to function as a pull-up resistor or pull-down resistor or a level shift circuit. 3 to 4, 22 is a protective film, 23 is a through hole,
24 is copper rewiring, 25 is barrier metal (barrier metal layer), 28 is passivation, 29 is sealing resin, R2
Is a barrier metal resistance part.
【００２９】（実施例３）図５は、本発明の実施例３を
説明するための半導体装置の断面図である。本実施例３
は、図５のようにＩＣチップ３０上のボンディングパッ
ド１（３１Ａ）とボンディングバッド２（３１Ｂ）との
間にバリアメタル（バリアメタル層）３５からなるバリ
アメタル抵抗部Ｒ３を作り、両側のボンディングバッド
近傍に銅ポスト３６およびハンダボール３７を作る。(Embodiment 3) FIG. 5 is a sectional view of a semiconductor device for explaining Embodiment 3 of the present invention. Example 3
As shown in FIG. 5, a barrier metal resistance portion R3 made of a barrier metal (barrier metal layer) 35 is formed between the bonding pad 1 (31A) and the bonding pad 2 (31B) on the IC chip 30, and bonding on both sides is performed. A copper post 36 and a solder ball 37 are made near the pad.
【００３０】ボンディングパッド１（３１Ａ）からボン
ディングパッド２（３１Ｂ）に流れる電流、あるいはそ
の逆に流れる電流がバリアメタル３５の抵抗に流れるこ
とによりバリアメタル抵抗部Ｒ３の両端に電圧が発生
し、その電圧を２つのボンディングパッドでセンスする
ことにより電流モニタ用抵抗として利用することができ
る。両側のボンディングバッド近傍に銅ポスト３６およ
びハンダボール３７を設けることで、ＩＣの外側の回路
でも電圧をモニタすることが可能になる。A current flowing from the bonding pad 1 (31A) to the bonding pad 2 (31B), or vice versa, flows through the resistance of the barrier metal 35 to generate a voltage across the barrier metal resistance portion R3. By sensing the voltage with two bonding pads, it can be used as a current monitor resistor. By providing the copper posts 36 and the solder balls 37 near the bonding pads on both sides, it becomes possible to monitor the voltage even in a circuit outside the IC.
【００３１】また、片方のボンディングパッドがＩＣ内
部で発生した電圧の出力端子でそれに接続されるハンダ
ボールによりＩＣの外側の回路に電圧を供給する場合、
そのボンディングパッドともう一方のボンディングバッ
ドの間にバリアメタル抵抗を挿入することでレベルシフ
ト回路として作用させることができる。図５において、
３２は保護膜、３３はスルーホール、３４は銅再配線、
３８はパッシベーション、３９は封止樹脂である。Further, when one of the bonding pads is an output terminal for the voltage generated inside the IC and a solder ball connected to it is used to supply the voltage to the circuit outside the IC,
By inserting a barrier metal resistor between the bonding pad and the other bonding pad, it can function as a level shift circuit. In FIG.
32 is a protective film, 33 is a through hole, 34 is a copper rewiring,
38 is passivation and 39 is sealing resin.
【００３２】＜請求項３、請求項１＞
（実施例４）図６は、実施例４を説明するための断面図
である。本実施例４では、ウエハーレベルＣＳＰ内にＩ
Ｃチップとは独立してバリアメタル４２による抵抗素子
（バリアメタル抵抗部）Ｒ４を形成する。このような素
子をハンダボール４５を置くことができる制約内であら
かじめウエハーレベルＣＳＰ内にいくつか形成してお
き、ＩＣ実装時に選択的に接続することで、外付け抵抗
素子を必要とせずアナログ特性を調整することが可能と
なる。<Claim 3 and Claim 1> (Embodiment 4) FIG. 6 is a sectional view for explaining Embodiment 4. In the fourth embodiment, I is set in the wafer level CSP.
A resistance element (barrier metal resistance portion) R4 is formed by the barrier metal 42 independently of the C chip. By forming some such elements in the wafer level CSP in advance within the constraint that the solder balls 45 can be placed and selectively connecting them at the time of IC mounting, an external resistance element is not required and analog characteristics can be obtained. Can be adjusted.
【００３３】また、実装面積としても、ＩＣ以外に素子
を必要としないため、最小面積でコストも安価に最適な
アナログ特性を作りこむことが可能となる。アナログ回
路以外にもプルアップ抵抗、プルダウン抵抗、分圧抵抗
等、従来外付け素子が必要だった部品をウエハーレベル
ＣＳＰ内に取り込むことができ最小面積でコストも安価
に最適なシステムを実現することが可能となる。図６に
おいて、４１は保護膜、４３は銅再配線、４４は銅ポス
ト、４６は封止樹脂、４７はパッシベーションである。Also, as for the mounting area, since no element other than the IC is required, it is possible to produce optimum analog characteristics with a minimum area and a low cost. In addition to analog circuits, components that previously required external devices such as pull-up resistors, pull-down resistors, and voltage divider resistors can be incorporated into the wafer-level CSP, and an optimal system with a minimum area and low cost can be realized. Is possible. In FIG. 6, 41 is a protective film, 43 is a copper rewiring, 44 is a copper post, 46 is a sealing resin, and 47 is passivation.
【００３４】＜請求項４＞
（実施例５）図７は、バリアメタルに使用される抵抗の
一覧を示す図である。これらの抵抗の長さ、幅、厚さの
実施例を示す。これらの材質のサイズ、すなわち長さ、
幅、厚さを調整することにより１Ω〜１０ｋΩの抵抗を
ウエハーレベルＣＳＰ内に作りこむことが可能となる。<Claim 4> (Embodiment 5) FIG. 7 is a diagram showing a list of resistors used for the barrier metal. Examples of the length, width and thickness of these resistors will be shown. The size, or length, of these materials,
By adjusting the width and the thickness, it becomes possible to form a resistance of 1Ω to 10 kΩ in the wafer level CSP.
【００３５】＜請求項５＞
（実施例６）上記各実施例における半導体チップとし
て、各種アナログ回路、例えばボルテージレギュレータ
の位相補償回路やＣＳＰに実装されたＬｉ二次電池保護
用ＩＣ、充電制御ＩＣ、電源ＩＣを用い、従来の外付け
抵抗素子をウエハーレベルＣＳＰ内に取り込み、最適な
抵抗値を有する抵抗素子を形成することが可能となる。<Claim 5> (Embodiment 6) As the semiconductor chip in each of the above embodiments, various analog circuits, for example, a phase compensation circuit of a voltage regulator, a Li secondary battery protection IC mounted on a CSP, and a charge control IC. By using the power supply IC, it is possible to form a resistance element having an optimum resistance value by incorporating the conventional external resistance element into the wafer level CSP.
【００３６】[0036]
【発明の効果】以下、各請求項ごとの効果を説明する。
請求項１記載の発明は、ウエハーレベルＣＳＰの再配線
層におけるバリアメタルを抵抗素子としたものであり、
従来の外付け抵抗素子をウエハーレベルＣＳＰ内に取り
込むことが可能となる。The effects of each claim will be described below.
The invention according to claim 1 uses a barrier metal in a redistribution layer of a wafer level CSP as a resistance element,
It becomes possible to incorporate the conventional external resistance element into the wafer level CSP.
【００３７】請求項２記載の発明は、ウエハーレベルＣ
ＳＰの再配線層におけるバリアメタルを抵抗素子として
アナログ回路の特性調整やデジタル回路のプルアップ抵
抗等に用いることで、従来の外付け抵抗素子をウエハー
レベルＣＳＰ内に取り込むことが可能となり、コストを
低減でき、実装面積も小さくでき携帯機器等の小型化に
も貢献できる。The invention according to claim 2 is a wafer level C
By using the barrier metal in the rewiring layer of the SP as a resistance element for adjusting the characteristics of an analog circuit or a pull-up resistance of a digital circuit, it becomes possible to incorporate a conventional external resistance element into the wafer level CSP, which reduces costs. It can be reduced and the mounting area can be reduced, contributing to the miniaturization of mobile devices.
【００３８】請求項３記載の発明によれば、バリアメタ
ル抵抗素子を内蔵するＩＣチップとは別の回路で、抵抗
素子が必要な場合に今回の技術によるウエハーレベルＣ
ＳＰに内蔵した抵抗素子を使うことでコストを低減で
き、実装面積も小さくでき携帯機器等の小型化にも貢献
できる。According to the third aspect of the invention, the wafer level C according to the present technique is used when a resistance element is required in a circuit different from the IC chip containing the barrier metal resistance element.
By using the resistance element built into the SP, the cost can be reduced, the mounting area can be reduced, and it can contribute to the miniaturization of portable devices.
【００３９】請求項４に記載の発明によれば、バリアメ
タルの材質を選択することにより、また長さ、幅、厚さ
をウエハーレベルＣＳＰの工程で作りこむことができ、
新たなコストを必要とせずに１Ω〜１０ｋΩの抵抗を作
ることができ、電流の制限や等価抵抗による位相補償用
の抵抗として用いることが可能となる。According to the fourth aspect of the present invention, the length, width and thickness can be made in the wafer level CSP process by selecting the material of the barrier metal.
A resistance of 1Ω to 10 kΩ can be formed without requiring new cost, and it can be used as a resistance for phase compensation by current limitation or equivalent resistance.
【００４０】請求項５に記載の発明によれば、半導体チ
ップとして、ボルテージレギュレータの位相補償回路や
ＣＳＰに実装されたＬｉ二次電池保護用ＩＣ、充電制御
ＩＣ、あるいは電源ＩＣを用いることにより、従来の外
付け抵抗素子をウエハーレベルＣＳＰ内に取り込むこと
が可能となり、コストを低減でき、実装面積も小さくで
き、これらの各種アナログ回路のコスト低減や小型化が
可能になる。According to the invention described in claim 5, by using as the semiconductor chip, the phase compensation circuit of the voltage regulator, the Li secondary battery protection IC mounted on the CSP, the charge control IC, or the power supply IC, The conventional external resistance element can be incorporated into the wafer level CSP, the cost can be reduced, the mounting area can be reduced, and the cost and size of these various analog circuits can be reduced.
【図１】本発明の実施例１を説明するための半導体装置
の断面図である。FIG. 1 is a sectional view of a semiconductor device for explaining a first embodiment of the present invention.
【図２】本発明の実施例１に係る半導体装置の平面図で
ある。FIG. 2 is a plan view of the semiconductor device according to the first embodiment of the present invention.
【図３】本発明の実施例２を説明するための半導体装置
の断面図である。FIG. 3 is a sectional view of a semiconductor device for explaining a second embodiment of the present invention.
【図４】本発明の実施例２に係る半導体装置の平面図で
ある。FIG. 4 is a plan view of a semiconductor device according to a second embodiment of the invention.
【図５】本発明の実施例３を説明するための半導体装置
の断面図である。FIG. 5 is a sectional view of a semiconductor device for explaining a third embodiment of the present invention.
【図６】本発明の実施例４を説明するための半導体装置
の断面図である。FIG. 6 is a sectional view of a semiconductor device for explaining a fourth embodiment of the present invention.
【図７】バリアメタルに使用される抵抗の一覧を示す図
である。FIG. 7 is a diagram showing a list of resistors used for barrier metal.
【図８】従来の各種ＣＳＰの製造工程を示す図である。FIG. 8 is a diagram showing a manufacturing process of various conventional CSPs.
【図９】先に提案したボルテージレギュレータの回路例
を示す図である。FIG. 9 is a diagram showing a circuit example of the previously proposed voltage regulator.
【図１０】先に提案したボルテージレギュレータの再配
線パターンの断面の例を示す図である。FIG. 10 is a diagram showing an example of a cross section of a rewiring pattern of the previously proposed voltage regulator.
【図１１】先に提案したボルテージレギュレータの再配
線パターンの平面図である。FIG. 11 is a plan view of a rewiring pattern of the previously proposed voltage regulator.
１０：ＩＣチップ、 １１：ボンディングバッド、 １２：保護膜、 １３：スルーホール、 １４：再配線（銅再配線）、 １５：バリアメタル（バリアメタル層）、 １６：銅ポスト、 １７：ハンダボール、 １８：パッシベーション、 １９：封止樹脂、 Ｒ１：バリアメタル抵抗部、 ２０：ＩＣチップ、 ２１Ａ：ボンディングパッド１、 ２１Ｂ：ボンディングバッド２、 ２２：保護膜、 ２３：スルーホール、 ２４：銅再配線、 ２５：バリアメタル（バリアメタル層）、 ２６：銅ポスト、 ２７：ハンダボール、 ２８：パッシベーション、 ２９：封止樹脂、 Ｒ２：バリアメタル抵抗部、 ３０：ＩＣチップ、 ３１Ａ：ボンディングパッド１、 ３１Ｂ：ボンディングバッド２、 ３２：保護膜、 ３３：スルーホール、 ３４：銅再配線、 ３５：バリアメタル（バリアメタル層）、 ３６：銅ポスト、 ３７：ハンダボール、 ３８：パッシベーション、 ３９：封止樹脂、 Ｒ３：バリアメタル抵抗部、 ４１：保護膜、 ４２：バリアメタル、 ４３：銅再配線、 ４４：銅ポスト、 ４５：ハンダボール、 ４６：封止樹脂、 ４７：パッシベーション、 Ｒ４：抵抗素子（バリアメタル抵抗部）、 ５０：ＩＣチップ、 ５１：ボンディングパッド、 ５２：端子（ハンダバンプ）、 ５４：再配線層（配線抵抗）、 ５５：容量（コンデンサ）、 ５６：抵抗、 ５７：出力負荷。 10: IC chip, 11: Bonding bud, 12: protective film, 13: Through hole, 14: Rewiring (copper rewiring), 15: Barrier metal (barrier metal layer), 16: Copper post, 17: Solder ball, 18: Passivation, 19: sealing resin, R1: barrier metal resistance part, 20: IC chip, 21A: Bonding pad 1, 21B: Bonding pad 2, 22: protective film, 23: Through hole, 24: Copper rewiring, 25: Barrier metal (barrier metal layer), 26: Copper post, 27: Solder ball, 28: Passivation, 29: sealing resin, R2: Barrier metal resistance part, 30: IC chip, 31A: Bonding pad 1, 31B: Bonding pad 2, 32: protective film, 33: Through hole, 34: Copper rewiring, 35: Barrier metal (barrier metal layer), 36: Copper post, 37: solder ball, 38: passivation, 39: sealing resin, R3: Barrier metal resistance part, 41: protective film, 42: Barrier metal, 43: Copper rewiring, 44: Copper post, 45: solder ball, 46: sealing resin, 47: Passivation, R4: resistance element (barrier metal resistance portion), 50: IC chip, 51: Bonding pad, 52: terminal (solder bump), 54: rewiring layer (wiring resistance), 55: capacitance, 56: resistance, 57: Output load.
フロントページの続き (72)発明者 神埜 聡 東京都大田区中馬込１丁目３番６号 株式 会社リコー内 Ｆターム(参考） 5F033 HH11 MM13 VV07 VV09 5F038 AR19 AR22 AR30 BE07 BE08 EZ20 Continued front page (72) Inventor Satoshi Kamino 1-3-3 Nakamagome, Ota-ku, Tokyo Stocks Company Ricoh F term (reference) 5F033 HH11 MM13 VV07 VV09 5F038 AR19 AR22 AR30 BE07 BE08 EZ20
Claims (5)
ＣＳＰにおける抵抗素子であって、 前記半導体チップのパッシベーション膜，その上部に形
成された保護膜，その上部に形成されたバリアメタル
層，該バリアメタル層の上部に少なくとも一部が欠落し
た再配線層を有し、該再配線層が欠落した部分の前記バ
リアメタル層を抵抗部としたことを特徴とする抵抗素
子。1. A resistance element in a CSP in which a redistribution layer is formed on a semiconductor chip, the passivation film of the semiconductor chip, a protective film formed on the passivation film, a barrier metal layer formed on the protection film, A resistance element comprising a rewiring layer at least a part of which is missing above the barrier metal layer, and the barrier metal layer in the part where the rewiring layer is missing serves as a resistance portion.
ＣＳＰを備えた半導体装置であって、 前記半導体チップのボンディングパッド，パッシベーシ
ョン膜，保護膜，その上部にバリアメタル層，該バリア
メタル層の上部に少なくとも一部が欠落した再配線層を
有し、前記バリアメタル層を抵抗素子として機能させる
ことを特徴とする半導体装置。2. A semiconductor device comprising a CSP in which a rewiring layer is formed on a semiconductor chip, wherein a bonding pad, a passivation film, a protective film of the semiconductor chip, a barrier metal layer above the barrier metal layer, and the barrier metal layer. A semiconductor device having a rewiring layer, at least a portion of which is cut off, on the upper part of which, the barrier metal layer is made to function as a resistance element.
ＣＳＰを備えた半導体装置であって、 前記半導体チップのパッシベーション膜，保護膜，その
上部にバリアメタル層，該バリアメタル層の上部に少な
くとも一部が欠落した再配線層を有し、前記バリアメタ
ル層を抵抗素子として機能させることを特徴とする半導
体装置。3. A semiconductor device comprising a CSP having a rewiring layer formed on a semiconductor chip, comprising: a passivation film of the semiconductor chip; a protective film; a barrier metal layer on the passivation film; A semiconductor device having a redistribution layer at least a part of which is cut off, wherein the barrier metal layer functions as a resistance element.
いて、 前記抵抗素子の抵抗値は、前記バリアメタル層の材質，
幅，長さ，あるいは厚さ少なくとも一つを変えることに
よって所望の値にすることを特徴とする半導体装置。4. The semiconductor device according to claim 2, wherein the resistance value of the resistance element is a material of the barrier metal layer,
A semiconductor device having a desired value by changing at least one of width, length, and thickness.
半導体装置において、 前記半導体チップは、ボルテージレギュレータ，Ｌｉ二
次電池保護用ＩＣ，充電制御ＩＣ，電源ＩＣのいずれか
であることを特徴とする半導体装置。5. The semiconductor device according to claim 2, wherein the semiconductor chip is any one of a voltage regulator, a Li secondary battery protection IC, a charge control IC, and a power supply IC. A semiconductor device characterized by:
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