JP2003273365A - 表示装置 - Google Patents
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-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
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Abstract
(57)【要約】
【課題】 表示装置のソース配線、ドレイン電極の延在
パターンなどの下に形成された半導体層におけるリーク
電流の発生を抑制する。 【解決手段】 絶縁性基板上に形成されたゲート配線２
と、前記ゲート配線２と絶縁膜を介して交差するソース
配線１３と、前記ソース配線１３と接続されたソース電
極６と、前記画素電極９に接続されるドレイン電極１０
と、前記ソース電極６、ソース配線１３およびドレイン
電極１０の下に形成された半導体層４と、前記ソース配
線１３下の半導体層４よりもさらに下層に形成された遮
光パターン１２と、前記絶縁性基板の画素が形成された
面とは反対側の面に光源からの光を照射するバックライ
トとを備える。
パターンなどの下に形成された半導体層におけるリーク
電流の発生を抑制する。 【解決手段】 絶縁性基板上に形成されたゲート配線２
と、前記ゲート配線２と絶縁膜を介して交差するソース
配線１３と、前記ソース配線１３と接続されたソース電
極６と、前記画素電極９に接続されるドレイン電極１０
と、前記ソース電極６、ソース配線１３およびドレイン
電極１０の下に形成された半導体層４と、前記ソース配
線１３下の半導体層４よりもさらに下層に形成された遮
光パターン１２と、前記絶縁性基板の画素が形成された
面とは反対側の面に光源からの光を照射するバックライ
トとを備える。
Description
【０００１】
【発明の属する技術分野】本発明は、スイッチング素子
としてたとえば薄膜トランジスタ（以下、ＴＦＴと称す
る）を備えた表示装置に関するものであり、とくに液晶
表示装置に適用して好適なものである。
としてたとえば薄膜トランジスタ（以下、ＴＦＴと称す
る）を備えた表示装置に関するものであり、とくに液晶
表示装置に適用して好適なものである。
【０００２】
【従来の技術】液晶を用いた表示装置は、通常、対向す
る２枚の絶縁性基板の間に液晶などの表示材料が狭持さ
れると共に、この表示材料に選択的に電圧が印加される
ように構成される。これらの絶縁性基板の少なくとも一
方のＴＦＴなどのスイッチング素子およびこれと接続す
る画素電極などが形成された基板（以下、アレイ基板と
称する）には、該スイッチング素子に信号を与えるため
の信号配線(ソース配線、ゲート配線)がマトリクス状に
形成されている。
る２枚の絶縁性基板の間に液晶などの表示材料が狭持さ
れると共に、この表示材料に選択的に電圧が印加される
ように構成される。これらの絶縁性基板の少なくとも一
方のＴＦＴなどのスイッチング素子およびこれと接続す
る画素電極などが形成された基板（以下、アレイ基板と
称する）には、該スイッチング素子に信号を与えるため
の信号配線(ソース配線、ゲート配線)がマトリクス状に
形成されている。
【０００３】従来の表示装置のアレイ基板の平面図を図
１１に、さらに図１１におけるＢ−Ｂ断面図を図１２に
示す。図１１、図１２において、１は絶縁性基板、２は
ゲート配線、３はゲート絶縁膜、４はチャネルとなる半
導体層、５はオーミックコンタクト層、６はソース電
極、７は保護絶縁膜となるパッシベーション膜、８は絶
縁膜中に設けられたコンタクトホール、９は画素電極、
１０はドレイン電極、１１はドレイン電極の延在パター
ン、１３はソース配線である。この基板は次のように作
成される。
１１に、さらに図１１におけるＢ−Ｂ断面図を図１２に
示す。図１１、図１２において、１は絶縁性基板、２は
ゲート配線、３はゲート絶縁膜、４はチャネルとなる半
導体層、５はオーミックコンタクト層、６はソース電
極、７は保護絶縁膜となるパッシベーション膜、８は絶
縁膜中に設けられたコンタクトホール、９は画素電極、
１０はドレイン電極、１１はドレイン電極の延在パター
ン、１３はソース配線である。この基板は次のように作
成される。
【０００４】まず絶縁性基板上１に第１の導電膜を堆積
し、その後、写真製版工程とエッチングによるパターニ
ングでゲート配線２を形成する。
し、その後、写真製版工程とエッチングによるパターニ
ングでゲート配線２を形成する。
【０００５】その後、第１の絶縁膜であるゲート絶縁膜
３、ノンドープの半導体層４、オーミックコンタクト層
５となるドーピング半導体層を順次成膜し、写真製版工
程による露光、現像とエッチング処理により、後に形成
するＴＦＴのチャネルおよびソース配線１３下に位置す
る半導体パターン４、５を形成する。
３、ノンドープの半導体層４、オーミックコンタクト層
５となるドーピング半導体層を順次成膜し、写真製版工
程による露光、現像とエッチング処理により、後に形成
するＴＦＴのチャネルおよびソース配線１３下に位置す
る半導体パターン４、５を形成する。
【０００６】次にＣｒ、Ａｌなどの導電層を成膜し、写
真製版工程による露光、現像とエッチング処理により、
ソース配線１３、ＴＦＴのソース電極６、ドレイン電極
１０およびドレイン電極の延在パターン１１を形成す
る。
真製版工程による露光、現像とエッチング処理により、
ソース配線１３、ＴＦＴのソース電極６、ドレイン電極
１０およびドレイン電極の延在パターン１１を形成す
る。
【０００７】さらにＳｉＮなどの絶縁膜であるパッシベ
ーション膜７を成膜後、露光、現像処理を行い、後に形
成する透明導電膜とソース電極６、ドレイン電極１０パ
ターンおよびゲート配線２パターンが導通をとるための
コンタクトホール８を形成する。このコンタクトホール
８の径は接触抵抗を下げるため、広い面積である方が望
ましい。
ーション膜７を成膜後、露光、現像処理を行い、後に形
成する透明導電膜とソース電極６、ドレイン電極１０パ
ターンおよびゲート配線２パターンが導通をとるための
コンタクトホール８を形成する。このコンタクトホール
８の径は接触抵抗を下げるため、広い面積である方が望
ましい。
【０００８】次に、ＩＴＯなどの透明導電膜を成膜後、
写真製版工程による露光、現像およびエッチング処理に
より、画素電極９を形成する。以上の工程により、ゲー
ト電極よりも半導体層４の方が上層に形成される所謂ボ
トムゲート型構造のアレイ基板が完成する。
写真製版工程による露光、現像およびエッチング処理に
より、画素電極９を形成する。以上の工程により、ゲー
ト電極よりも半導体層４の方が上層に形成される所謂ボ
トムゲート型構造のアレイ基板が完成する。
【０００９】以上の工程において、第１の絶縁膜となる
ゲート絶縁膜３、ノンドープの半導体層４、オーミック
コンタクト層５となるドーピング半導体層、さらにはＣ
ｒ、Ａｌなどの導電膜６、１０、１１、１３を連続して
成膜した後に写真製版工程による露光、現像とエッチン
グ処理を施すことにより、ソース配線１３およびＴＦＴ
のソース電極６、ドレイン電極１０パターンの形成と、
それらパターンの下部にある半導体層４のパターンの形
成を１回の写真製版工程で行う方法もある。この方法に
より形成されたアレイ基板では、ソース電極６、ドレイ
ン電極１０などを構成する導電膜下のほぼ全域に半導体
層が存在する。
ゲート絶縁膜３、ノンドープの半導体層４、オーミック
コンタクト層５となるドーピング半導体層、さらにはＣ
ｒ、Ａｌなどの導電膜６、１０、１１、１３を連続して
成膜した後に写真製版工程による露光、現像とエッチン
グ処理を施すことにより、ソース配線１３およびＴＦＴ
のソース電極６、ドレイン電極１０パターンの形成と、
それらパターンの下部にある半導体層４のパターンの形
成を１回の写真製版工程で行う方法もある。この方法に
より形成されたアレイ基板では、ソース電極６、ドレイ
ン電極１０などを構成する導電膜下のほぼ全域に半導体
層が存在する。
【００１０】以上の方法により形成した表示装置のアレ
イ基板において、ソース配線１３、ＴＦＴのソース電極
６およびドレイン電極１０の下の全部あるいは一部に半
導体層が存在する。特にソース電極６とドレイン電極１
０の下のほぼ全域に半導体層４が存在する構成の場合、
その面積はさらに大きくなる。ソース電極６とドレイン
電極１０とを形成する金属パターンのエッチング量が大
きい場合には、前記半導体層４のパターンがソース電極
６またはドレイン電極１０パターンから突出する場合も
ある。
イ基板において、ソース配線１３、ＴＦＴのソース電極
６およびドレイン電極１０の下の全部あるいは一部に半
導体層が存在する。特にソース電極６とドレイン電極１
０の下のほぼ全域に半導体層４が存在する構成の場合、
その面積はさらに大きくなる。ソース電極６とドレイン
電極１０とを形成する金属パターンのエッチング量が大
きい場合には、前記半導体層４のパターンがソース電極
６またはドレイン電極１０パターンから突出する場合も
ある。
【００１１】
【発明が解決しようとする課題】上記の従来技術におい
ては、残存した半導体層にバックライトからの光が照射
されると、半導体層中に電荷が誘起される。このような
状態では、画素電極に蓄積された電荷が、ドレイン電極
下に発生したキャリアを介してＴＦＴ部の半導体層（チ
ャネル）に流入する。さらにソース配線とゲート配線と
の交差部近傍の半導体層にバックライトからの光が照射
されると、ＴＦＴ部の半導体層（チャネル）に存在する
電荷（キャリア）は、ソース配線下の半導体層に発生し
たキャリアを介してソース配線に流入する。以上のメカ
ニズムにより、画素電極の電荷がソース配線に流出する
ことで、輝度ムラやコントラスト低下など表示特性低下
が発生している。
ては、残存した半導体層にバックライトからの光が照射
されると、半導体層中に電荷が誘起される。このような
状態では、画素電極に蓄積された電荷が、ドレイン電極
下に発生したキャリアを介してＴＦＴ部の半導体層（チ
ャネル）に流入する。さらにソース配線とゲート配線と
の交差部近傍の半導体層にバックライトからの光が照射
されると、ＴＦＴ部の半導体層（チャネル）に存在する
電荷（キャリア）は、ソース配線下の半導体層に発生し
たキャリアを介してソース配線に流入する。以上のメカ
ニズムにより、画素電極の電荷がソース配線に流出する
ことで、輝度ムラやコントラスト低下など表示特性低下
が発生している。
【００１２】この対策として、ドレイン電極あるいはソ
ース配線下の半導体層を、ゲート配線またはゲート電極
から延在したパターンによって遮光する方法がある。し
かしながらこの方法は、ゲート電極またはゲート配線と
ドレイン電極あるいはゲート配線とソース配線との重な
り面積を増加させる。この結果、ゲート配線、ソース配
線の容量が増加し、配線遅延の影響が顕著になるだけで
なく、ゲート電極の電位変動に伴う画素（ドレイン）電
位の変動も大きくなる。この影響により、表示ムラや画
面のちらつき（フリッカ）が顕著になり、表示品位が低
下するという問題があった。ドレイン電極下のほぼ全域
に半導体層が形成される表示装置のアレイ基板の場合、
その半導体層を遮光するためのゲート配線、ゲート電極
面積はさらに大きくなるため、表示品位の低下はさらに
顕著となる。
ース配線下の半導体層を、ゲート配線またはゲート電極
から延在したパターンによって遮光する方法がある。し
かしながらこの方法は、ゲート電極またはゲート配線と
ドレイン電極あるいはゲート配線とソース配線との重な
り面積を増加させる。この結果、ゲート配線、ソース配
線の容量が増加し、配線遅延の影響が顕著になるだけで
なく、ゲート電極の電位変動に伴う画素（ドレイン）電
位の変動も大きくなる。この影響により、表示ムラや画
面のちらつき（フリッカ）が顕著になり、表示品位が低
下するという問題があった。ドレイン電極下のほぼ全域
に半導体層が形成される表示装置のアレイ基板の場合、
その半導体層を遮光するためのゲート配線、ゲート電極
面積はさらに大きくなるため、表示品位の低下はさらに
顕著となる。
【００１３】本発明とは異なる目的で、特開昭６０−２
０７１１６号公報が開示されている。該公報における従
来技術の平面図を図１３（ａ）に、その断面図を図１３
（ｂ）に示す。図１３において図１１、図１２と同じ構
成部分には同一符号を付しており、２１は光しゃへい電
極、２２は薄膜トランジスタ、２３は蓄積電気容量を示
している。該従来技術は、図１３（ａ）、図１３（ｂ）
に示されるように蓄積電気容量２３を複数個に分割し、
分割されたそれぞれの蓄積電気容量が、マスク合わせの
ずれを互いに補い合う構造とし、合計での蓄積電気容量
が一定で、また画素電極が光しゃへい電極に覆われる面
積も一定で、開口率も一定となり、電気特性にむらが生
じないというものである。該従来技術は図１３（ｂ）に
示されるように、ソース電極、ドレイン電極よりも上層
にゲート電極を配置する所謂トップゲート型構造におけ
るものであり、この構造においては半導体層がソース電
極およびドレイン電極よりも上層に配置されるため、バ
ックライトからの光によるリーク電流増加に起因する問
題は生じ難く、さらに、蓄積容量配線を兼ねた光しゃへ
い電極２１によりソース配線などの下を遮光しているた
め、ソース配線および蓄積容量配線の容量が増加するこ
とで配線の遅延が生じ、これによる表示品位の低下を招
くという問題があった。また、該ソース配線と蓄積容量
配線とが製造工程中の異物の発生などにより短絡してし
まった場合、線欠陥などの表示不良を生じ、製造歩留ま
りを低下させていた。
０７１１６号公報が開示されている。該公報における従
来技術の平面図を図１３（ａ）に、その断面図を図１３
（ｂ）に示す。図１３において図１１、図１２と同じ構
成部分には同一符号を付しており、２１は光しゃへい電
極、２２は薄膜トランジスタ、２３は蓄積電気容量を示
している。該従来技術は、図１３（ａ）、図１３（ｂ）
に示されるように蓄積電気容量２３を複数個に分割し、
分割されたそれぞれの蓄積電気容量が、マスク合わせの
ずれを互いに補い合う構造とし、合計での蓄積電気容量
が一定で、また画素電極が光しゃへい電極に覆われる面
積も一定で、開口率も一定となり、電気特性にむらが生
じないというものである。該従来技術は図１３（ｂ）に
示されるように、ソース電極、ドレイン電極よりも上層
にゲート電極を配置する所謂トップゲート型構造におけ
るものであり、この構造においては半導体層がソース電
極およびドレイン電極よりも上層に配置されるため、バ
ックライトからの光によるリーク電流増加に起因する問
題は生じ難く、さらに、蓄積容量配線を兼ねた光しゃへ
い電極２１によりソース配線などの下を遮光しているた
め、ソース配線および蓄積容量配線の容量が増加するこ
とで配線の遅延が生じ、これによる表示品位の低下を招
くという問題があった。また、該ソース配線と蓄積容量
配線とが製造工程中の異物の発生などにより短絡してし
まった場合、線欠陥などの表示不良を生じ、製造歩留ま
りを低下させていた。
【００１４】また、その他の対策として、特開平９−９
０４０９号公報が開示されている。該公報における従来
技術の断面図を図１４に示す。図１４において図１１〜
図１３と同じ構成部分には同一符号を付しており、２４
は遮光膜、２５は偏光板、２６はバックライト、２７は
絶縁膜、２８は第１電極層、２９は第２電極層を示して
いる。該従来技術は、図１４に示されるように、絶縁性
基板１上に金属膜からなる遮光膜２４を形成し、その上
に薄膜トランジスタ２２を形成する。該従来技術では、
遮光膜２４によりバックライト２６からの光が遮光さ
れ、リーク電流の増加を抑制することができる。しかし
ながら該従来技術では、ドレイン電極の下の半導体層か
らのリーク電流は抑制できるものの、ソース配線の下の
半導体層に発生したキャリアを介してソース配線に流入
する電荷については、何ら触れられておらず、該ソース
配線に流入する電荷により表示品位が低下してしまうと
いう問題があった。さらに、該従来技術については遮光
膜２４は薄膜トランジスタ２２のゲート電極を兼ねてい
るため、該ゲート電極（遮光膜２４）とその他の信号線
などとが製造工程中の異物の発生などにより短絡してし
まった場合、線欠陥などの表示不良を生じ、製造歩留ま
りを低下させていた。
０４０９号公報が開示されている。該公報における従来
技術の断面図を図１４に示す。図１４において図１１〜
図１３と同じ構成部分には同一符号を付しており、２４
は遮光膜、２５は偏光板、２６はバックライト、２７は
絶縁膜、２８は第１電極層、２９は第２電極層を示して
いる。該従来技術は、図１４に示されるように、絶縁性
基板１上に金属膜からなる遮光膜２４を形成し、その上
に薄膜トランジスタ２２を形成する。該従来技術では、
遮光膜２４によりバックライト２６からの光が遮光さ
れ、リーク電流の増加を抑制することができる。しかし
ながら該従来技術では、ドレイン電極の下の半導体層か
らのリーク電流は抑制できるものの、ソース配線の下の
半導体層に発生したキャリアを介してソース配線に流入
する電荷については、何ら触れられておらず、該ソース
配線に流入する電荷により表示品位が低下してしまうと
いう問題があった。さらに、該従来技術については遮光
膜２４は薄膜トランジスタ２２のゲート電極を兼ねてい
るため、該ゲート電極（遮光膜２４）とその他の信号線
などとが製造工程中の異物の発生などにより短絡してし
まった場合、線欠陥などの表示不良を生じ、製造歩留ま
りを低下させていた。
【００１５】一方、ソース配線下に形成された半導体層
が、前述のようにエッチング量の差などによりソース配
線パターンから突出している場合、バックライト光が照
射される部分の半導体層が導体化する。このためソース
配線と画素電極パターンの実効的な間隔が狭くなり、配
線間の寄生容量が増加する。さらにソース配線と対向電
極間とのオーバラップ幅が実効的に増加し、ソース配線
の配線負荷容量が増加する。また、ドレイン電極の延在
パターンが、ソース配線あるいはゲート配線の近傍に配
置される場合も、このパターン下にある半導体層にバッ
クライト光が照射されると、ドレイン電極とソース電極
あるいはドレイン電極とゲート電極間の容量がそれぞれ
増加する。
が、前述のようにエッチング量の差などによりソース配
線パターンから突出している場合、バックライト光が照
射される部分の半導体層が導体化する。このためソース
配線と画素電極パターンの実効的な間隔が狭くなり、配
線間の寄生容量が増加する。さらにソース配線と対向電
極間とのオーバラップ幅が実効的に増加し、ソース配線
の配線負荷容量が増加する。また、ドレイン電極の延在
パターンが、ソース配線あるいはゲート配線の近傍に配
置される場合も、このパターン下にある半導体層にバッ
クライト光が照射されると、ドレイン電極とソース電極
あるいはドレイン電極とゲート電極間の容量がそれぞれ
増加する。
【００１６】このような状態において、バックライトと
して、周期的に点灯、消灯状態を繰り返す、所謂間欠点
灯方式を採用する場合、バックライトの点灯時と消灯時
でこれらのリーク特性や寄生容量が変化する。そのため
画素電位および対向電極の電位がバックライトの点灯、
消灯時で各々変動し、この変動が液晶の透過率に影響
し、表示ムラやフリッカの原因となっていた。
して、周期的に点灯、消灯状態を繰り返す、所謂間欠点
灯方式を採用する場合、バックライトの点灯時と消灯時
でこれらのリーク特性や寄生容量が変化する。そのため
画素電位および対向電極の電位がバックライトの点灯、
消灯時で各々変動し、この変動が液晶の透過率に影響
し、表示ムラやフリッカの原因となっていた。
【００１７】本発明は、上記問題点に鑑みてなされたも
のであって、ボトムゲート型構造などの表示装置のソー
ス配線下などに形成された半導体層における、バックラ
イトからの光によるリーク電流の発生を抑制し、表示装
置の表示品位を向上させることを目的としている。
のであって、ボトムゲート型構造などの表示装置のソー
ス配線下などに形成された半導体層における、バックラ
イトからの光によるリーク電流の発生を抑制し、表示装
置の表示品位を向上させることを目的としている。
【００１８】
【課題を解決するための手段】本発明の第１の表示装置
は、絶縁性基板上の画素を構成する画素電極を駆動する
ゲート配線と、前記ゲート配線と絶縁膜を介して交差す
るソース配線と、前記ソース配線と接続されたソース電
極と、前記ゲート配線と接続されるゲート電極上におい
て前記ソース電極と対向して設けられ、かつ前記画素電
極に接続されるドレイン電極と、前記ソース電極、ソー
ス配線およびドレイン電極の下に形成された半導体層
と、前記ソース配線下の半導体層よりもさらに下層に形
成された遮光パターンと、前記絶縁性基板の画素が形成
された面とは反対側の面に光源からの光を照射するバッ
クライトとを備えることを特徴とするものである。
は、絶縁性基板上の画素を構成する画素電極を駆動する
ゲート配線と、前記ゲート配線と絶縁膜を介して交差す
るソース配線と、前記ソース配線と接続されたソース電
極と、前記ゲート配線と接続されるゲート電極上におい
て前記ソース電極と対向して設けられ、かつ前記画素電
極に接続されるドレイン電極と、前記ソース電極、ソー
ス配線およびドレイン電極の下に形成された半導体層
と、前記ソース配線下の半導体層よりもさらに下層に形
成された遮光パターンと、前記絶縁性基板の画素が形成
された面とは反対側の面に光源からの光を照射するバッ
クライトとを備えることを特徴とするものである。
【００１９】本発明の第２の表示装置は、上記第１の表
示装置において、前記遮光パターンは、前記ゲート配線
と前記ソース配線との交差部以外の領域に形成されてい
ることを特徴とするものである。
示装置において、前記遮光パターンは、前記ゲート配線
と前記ソース配線との交差部以外の領域に形成されてい
ることを特徴とするものである。
【００２０】本発明の第３の表示装置は、上記第１の表
示装置において、前記ドレイン電極は、前記ゲート電極
および前記ゲート配線上以外に形成され、かつ前記画素
電極と接続される延在パターンをさらに有し、前記遮光
パターンは、前記ソース配線下に置き換えて、前記ドレ
イン電極の延在パターンにおける一部またはほぼ全域の
下の半導体層よりもさらに下層に形成されていることを
特徴とするものである。
示装置において、前記ドレイン電極は、前記ゲート電極
および前記ゲート配線上以外に形成され、かつ前記画素
電極と接続される延在パターンをさらに有し、前記遮光
パターンは、前記ソース配線下に置き換えて、前記ドレ
イン電極の延在パターンにおける一部またはほぼ全域の
下の半導体層よりもさらに下層に形成されていることを
特徴とするものである。
【００２１】本発明の第４の表示装置は、上記第１の表
示装置において、前記ドレイン電極は、前記ゲート電極
および前記ゲート配線上以外に形成され、かつ前記画素
電極と接続される延在パターンをさらに有し、前記遮光
パターンは、前記ソース配線および前記ドレイン電極の
延在パターン下の半導体層よりもさらに下層に形成され
ていることを特徴とするものである。
示装置において、前記ドレイン電極は、前記ゲート電極
および前記ゲート配線上以外に形成され、かつ前記画素
電極と接続される延在パターンをさらに有し、前記遮光
パターンは、前記ソース配線および前記ドレイン電極の
延在パターン下の半導体層よりもさらに下層に形成され
ていることを特徴とするものである。
【００２２】本発明の第５の表示装置は、上記第２乃至
４のいずれかの表示装置において、前記遮光パターン
は、前記ゲート配線と同一層の導電膜にて形成されてい
ることを特徴とするものである。
４のいずれかの表示装置において、前記遮光パターン
は、前記ゲート配線と同一層の導電膜にて形成されてい
ることを特徴とするものである。
【００２３】本発明の第６の表示装置は、上記第３また
は４の表示装置において、前記ドレイン電極の延在パタ
ーンにおける前記ドレイン電極と前記画素電極との接続
部とを接続する接続パターンは、前記ゲート電極、絶縁
膜、ソース電極、ドレイン電極および半導体層から構成
される薄膜トランジスタのチャネル幅よりも狭く形成さ
れていることを特徴とするものである。
は４の表示装置において、前記ドレイン電極の延在パタ
ーンにおける前記ドレイン電極と前記画素電極との接続
部とを接続する接続パターンは、前記ゲート電極、絶縁
膜、ソース電極、ドレイン電極および半導体層から構成
される薄膜トランジスタのチャネル幅よりも狭く形成さ
れていることを特徴とするものである。
【００２４】本発明の第７の表示装置は、絶縁性基板上
の画素を構成する画素電極を駆動するゲート配線と、前
記ゲート配線と絶縁膜を介して交差するソース配線と、
前記ソース配線と接続されたソース電極と、前記ゲート
配線と接続されるゲート電極上において前記ソース電極
と対向して設けられ、かつ前記画素電極に接続されるド
レイン電極と、前記ドレイン電極において、前記ゲート
電極およびゲート配線上以外に形成され、かつ前記画素
電極と接続される延在パターンと、前記ソース電極、ソ
ース配線、ドレイン電極およびドレイン電極の延在パタ
ーンの下に形成された半導体層と、前記ゲート電極、絶
縁膜、ソース電極、ドレイン電極および半導体層から構
成される薄膜トランジスタと、前記絶縁性基板の画素が
形成された面とは反対側の面に光源からの光を照射する
バックライトと、前記ドレイン電極の延在パターンにお
いて、前記ドレイン電極と前記画素電極との接続部とを
接続し、かつ前記薄膜トランジスタのチャネル幅よりも
狭く形成される接続パターンとを備えることを特徴とす
るものである。
の画素を構成する画素電極を駆動するゲート配線と、前
記ゲート配線と絶縁膜を介して交差するソース配線と、
前記ソース配線と接続されたソース電極と、前記ゲート
配線と接続されるゲート電極上において前記ソース電極
と対向して設けられ、かつ前記画素電極に接続されるド
レイン電極と、前記ドレイン電極において、前記ゲート
電極およびゲート配線上以外に形成され、かつ前記画素
電極と接続される延在パターンと、前記ソース電極、ソ
ース配線、ドレイン電極およびドレイン電極の延在パタ
ーンの下に形成された半導体層と、前記ゲート電極、絶
縁膜、ソース電極、ドレイン電極および半導体層から構
成される薄膜トランジスタと、前記絶縁性基板の画素が
形成された面とは反対側の面に光源からの光を照射する
バックライトと、前記ドレイン電極の延在パターンにお
いて、前記ドレイン電極と前記画素電極との接続部とを
接続し、かつ前記薄膜トランジスタのチャネル幅よりも
狭く形成される接続パターンとを備えることを特徴とす
るものである。
【００２５】本発明の第８の表示装置は、上記第７の表
示装置において、前記ソース配線下の半導体層よりもさ
らに下層に形成された遮光パターンをさらに備えること
を特徴とするものである。
示装置において、前記ソース配線下の半導体層よりもさ
らに下層に形成された遮光パターンをさらに備えること
を特徴とするものである。
【００２６】本発明の第９の表示装置は、上記第７また
は８の表示装置において、前記ドレイン電極の延在パタ
ーンにおける接続パターン下の半導体層よりもさらに下
層に形成された遮光パターンをさらに備えることを特徴
とするものである。
は８の表示装置において、前記ドレイン電極の延在パタ
ーンにおける接続パターン下の半導体層よりもさらに下
層に形成された遮光パターンをさらに備えることを特徴
とするものである。
【００２７】本発明の第１０の表示装置は、上記第８ま
たは９の表示装置において、前記遮光パターンは、前記
ゲート配線と同一層の導電膜にて形成されていることを
特徴とするものである。
たは９の表示装置において、前記遮光パターンは、前記
ゲート配線と同一層の導電膜にて形成されていることを
特徴とするものである。
【００２８】本発明の第１１の表示装置は、絶縁性基板
上の画素を構成する画素電極を駆動するゲート配線と、
前記ゲート配線と絶縁膜を介して交差するソース配線
と、前記画素電極と接続されるドレイン電極と、前記ゲ
ート配線と接続されるゲート電極上において前記ドレイ
ン電極と対向して設けられ、かつ前記ソース配線とは独
立して形成されたソース電極と、前記ドレイン電極の下
に形成され、かつ前記ソース配線と前記ソース電極との
下にそれぞれ独立して形成された半導体層と、前記ドレ
イン電極において、前記ゲート電極およびゲート配線上
以外に形成され、かつ前記画素電極と接続される延在パ
ターンと、前記ソース配線と前記ソース電極とを接続す
る前記ソース配線および前記ソース電極とは異なる層の
導電膜で形成された接続パターンと、前記絶縁性基板の
画素が形成された面とは反対側の面に光源からの光を照
射するバックライトとを備えることを特徴とするもので
ある。
上の画素を構成する画素電極を駆動するゲート配線と、
前記ゲート配線と絶縁膜を介して交差するソース配線
と、前記画素電極と接続されるドレイン電極と、前記ゲ
ート配線と接続されるゲート電極上において前記ドレイ
ン電極と対向して設けられ、かつ前記ソース配線とは独
立して形成されたソース電極と、前記ドレイン電極の下
に形成され、かつ前記ソース配線と前記ソース電極との
下にそれぞれ独立して形成された半導体層と、前記ドレ
イン電極において、前記ゲート電極およびゲート配線上
以外に形成され、かつ前記画素電極と接続される延在パ
ターンと、前記ソース配線と前記ソース電極とを接続す
る前記ソース配線および前記ソース電極とは異なる層の
導電膜で形成された接続パターンと、前記絶縁性基板の
画素が形成された面とは反対側の面に光源からの光を照
射するバックライトとを備えることを特徴とするもので
ある。
【００２９】本発明の第１２の表示装置は、上記第１１
の表示装置において、前記ドレイン電極の延在パターン
下の半導体層よりもさらに下層に形成された遮光パター
ンをさらに備えることを特徴とするものである。
の表示装置において、前記ドレイン電極の延在パターン
下の半導体層よりもさらに下層に形成された遮光パター
ンをさらに備えることを特徴とするものである。
【００３０】本発明の第１３の表示装置は、上記第１１
または１２の表示装置において、前記接続パターンは、
前記画素電極と同一層の導電膜にて形成されることを特
徴とするものである。
または１２の表示装置において、前記接続パターンは、
前記画素電極と同一層の導電膜にて形成されることを特
徴とするものである。
【００３１】本発明の第１４の表示装置は、上記第１１
乃至１３のいずれかの表示装置において、前記接続パタ
ーンは、前記ゲート配線と前記ソース配線との交差部に
おいて、ソース配線の配線方向にゲート配線を跨ぐよう
に延在して形成されていることを特徴とするものであ
る。
乃至１３のいずれかの表示装置において、前記接続パタ
ーンは、前記ゲート配線と前記ソース配線との交差部に
おいて、ソース配線の配線方向にゲート配線を跨ぐよう
に延在して形成されていることを特徴とするものであ
る。
【００３２】本発明の第１５の表示装置は、上記第１１
乃至１４のいずれかの表示装置において、前記遮光パタ
ーンは、前記ゲート配線と同一層の導電膜にて形成され
ていることを特徴とするものである。
乃至１４のいずれかの表示装置において、前記遮光パタ
ーンは、前記ゲート配線と同一層の導電膜にて形成され
ていることを特徴とするものである。
【００３３】
【発明の実施の形態】実施の形態１．本発明の第１の実
施の形態を図１、図２により説明する。図１は本発明の
第１の実施の形態における表示装置のアレイ基板の平面
図であり、図２は図１におけるＡ−Ａ断面図である。図
１、図２において１は絶縁性基板、２はゲート配線、３
はゲート絶縁膜、４はノンドープの半導体層、５はオー
ミックコンタクト層、６はソース電極、７は保護絶縁膜
であるパッシベーション膜、８はコンタクトホール、９
は画素電極、１０はドレイン電極、１１はドレイン電極
の延在パターン、１２はゲート配線２と同一工程で形成
される遮光パターン、１３はソース配線、Ｗはトランジ
スタのチャネル幅を示している。
施の形態を図１、図２により説明する。図１は本発明の
第１の実施の形態における表示装置のアレイ基板の平面
図であり、図２は図１におけるＡ−Ａ断面図である。図
１、図２において１は絶縁性基板、２はゲート配線、３
はゲート絶縁膜、４はノンドープの半導体層、５はオー
ミックコンタクト層、６はソース電極、７は保護絶縁膜
であるパッシベーション膜、８はコンタクトホール、９
は画素電極、１０はドレイン電極、１１はドレイン電極
の延在パターン、１２はゲート配線２と同一工程で形成
される遮光パターン、１３はソース配線、Ｗはトランジ
スタのチャネル幅を示している。
【００３４】以下に、本発明の実施の形態１である表示
装置の製造方法を図１、図２を用いて説明する。まず絶
縁性基板１の上に、第１の導電膜を成膜する。第１の導
電膜としては例えばＡｌ、Ｃｕ、Ｔａ、Ｍｏや、これら
に他の物質を添加した合金等からなる薄膜が用いられ
る。次に写真製版工程により第１の導電膜をパターニン
グすることでゲート配線２を形成する。同時に、後に形
成されるソース配線１３、ドレイン電極の延在パターン
１１下の半導体層４の遮光を目的とした遮光パターン１
２を形成する。ソース配線１３下の半導体層４のさらに
下層に形成される遮光パターン１２は、図１に示される
ようにソース配線１３とゲート配線２との交差部以外の
領域に形成され、ドレイン電極の延在パターン１１下の
半導体層４のさらに下層に形成される遮光パターン１２
は、ゲート電極およびゲート配線２上以外のほぼ全域に
形成されている。また、ゲート配線２と遮光パターン１
２の隙間にはバックライト光が入射するため、リーク電
流を低減する目的からはできる限り狭いほうが望まし
い。写真製版の分解能さらには加工精度の制約から最小
寸法（一般的に３μｍ程度）の隙間が発生するが、遮光
パターン１２を設けない場合に比べ、リーク電流は低減
し、表示品位を改善することが可能である。
装置の製造方法を図１、図２を用いて説明する。まず絶
縁性基板１の上に、第１の導電膜を成膜する。第１の導
電膜としては例えばＡｌ、Ｃｕ、Ｔａ、Ｍｏや、これら
に他の物質を添加した合金等からなる薄膜が用いられ
る。次に写真製版工程により第１の導電膜をパターニン
グすることでゲート配線２を形成する。同時に、後に形
成されるソース配線１３、ドレイン電極の延在パターン
１１下の半導体層４の遮光を目的とした遮光パターン１
２を形成する。ソース配線１３下の半導体層４のさらに
下層に形成される遮光パターン１２は、図１に示される
ようにソース配線１３とゲート配線２との交差部以外の
領域に形成され、ドレイン電極の延在パターン１１下の
半導体層４のさらに下層に形成される遮光パターン１２
は、ゲート電極およびゲート配線２上以外のほぼ全域に
形成されている。また、ゲート配線２と遮光パターン１
２の隙間にはバックライト光が入射するため、リーク電
流を低減する目的からはできる限り狭いほうが望まし
い。写真製版の分解能さらには加工精度の制約から最小
寸法（一般的に３μｍ程度）の隙間が発生するが、遮光
パターン１２を設けない場合に比べ、リーク電流は低減
し、表示品位を改善することが可能である。
【００３５】次にプラズマＣＶＤ等の成膜装置を用い
て、第１の絶縁膜であるゲート絶縁膜３、半導体層４、
オーミックコンタクト層５を連続形成する。ゲート絶縁
膜３として用いられる第１の絶縁膜としては、ＳｉＮ
ｘ、ＳｉＯｘ、ＳｉＯｘＮｙやこれらの積層膜が用いら
れる。半導体層４はアモルファスシリコン(i-a-Si)、ポ
リシリコン(i-p-Si)が用いられる。さらにオーミックコ
ンタクト層５にはa-Si膜やp-Si膜にリン（Ｐ）等を微量
にドーピングしたn-a-Si、n-p-Siが用いられる。そして
写真製版工程により半導体層４およびオーミックコンタ
クト層５をパターニング後、ドライエッチング等の手法
を用いてエッチングし、チャネルおよび半導体層パター
ン４、５を形成する。
て、第１の絶縁膜であるゲート絶縁膜３、半導体層４、
オーミックコンタクト層５を連続形成する。ゲート絶縁
膜３として用いられる第１の絶縁膜としては、ＳｉＮ
ｘ、ＳｉＯｘ、ＳｉＯｘＮｙやこれらの積層膜が用いら
れる。半導体層４はアモルファスシリコン(i-a-Si)、ポ
リシリコン(i-p-Si)が用いられる。さらにオーミックコ
ンタクト層５にはa-Si膜やp-Si膜にリン（Ｐ）等を微量
にドーピングしたn-a-Si、n-p-Siが用いられる。そして
写真製版工程により半導体層４およびオーミックコンタ
クト層５をパターニング後、ドライエッチング等の手法
を用いてエッチングし、チャネルおよび半導体層パター
ン４、５を形成する。
【００３６】次に、第２の導電膜を成膜する。第２の導
電膜としてはＣｒ、Ｍｏ、Ｔａ、Ａｌやこれらに他の物
質を微量に添加した合金等からなる薄膜、異種の金属膜
を積層したもの、あるいは膜厚方向に組成の異なるもの
を用いることができる。写真製版工程で前記第２の導電
膜をパターニングし、ソース配線１３、ソース電極６、
ドレイン電極１０を形成する。この際同時に、ドレイン
電極１０において、後に形成される画素電極９と接続さ
れ、かつゲート電極およびゲート配線２上以外に形成さ
れる延在パターン１１を形成する。
電膜としてはＣｒ、Ｍｏ、Ｔａ、Ａｌやこれらに他の物
質を微量に添加した合金等からなる薄膜、異種の金属膜
を積層したもの、あるいは膜厚方向に組成の異なるもの
を用いることができる。写真製版工程で前記第２の導電
膜をパターニングし、ソース配線１３、ソース電極６、
ドレイン電極１０を形成する。この際同時に、ドレイン
電極１０において、後に形成される画素電極９と接続さ
れ、かつゲート電極およびゲート配線２上以外に形成さ
れる延在パターン１１を形成する。
【００３７】次にプラズマＣＶＤ等の成膜装置を用いて
第２の絶縁膜となるパッシベーション膜７を成膜する。
その後、写真製版工程とドライエッチング等によりゲー
ト絶縁膜３またはパッシベーション膜７中にコンタクト
ホール８を形成する。
第２の絶縁膜となるパッシベーション膜７を成膜する。
その後、写真製版工程とドライエッチング等によりゲー
ト絶縁膜３またはパッシベーション膜７中にコンタクト
ホール８を形成する。
【００３８】さらにスパッタリング等の方法で第３の導
電膜を成膜する。第３の導電膜はＩＴＯ等の透明導電膜
を用いる。この第３の導電膜を写真製版工程およびエッ
チング処理により、画素電極９を形成する。
電膜を成膜する。第３の導電膜はＩＴＯ等の透明導電膜
を用いる。この第３の導電膜を写真製版工程およびエッ
チング処理により、画素電極９を形成する。
【００３９】以上のように本実施形態によれば、ボトム
ゲート型構造などの表示装置において、ソース配線１３
あるいはドレイン電極の延在パターン１１下に存在する
半導体層４に、前記絶縁性基板の画素が形成された面と
は反対側の面からバックライトの光が照射されることで
増加したリーク電流を減少させ、輝度ムラやコントラス
ト低下などを抑制可能となり、表示品位を向上させるこ
とができる。また、バックライトの点灯、非点灯で発生
する画素電極９（ドレイン電極１０）とゲート電極、画
素電極９（ドレイン電極１０）とソース配線１３間の寄
生容量の変動がなくなる。以上の効果により、表示装置
の表示品位が改善する。また、本実施の形態において
は、ソース配線１３下の遮光パターン１２とドレイン電
極の延在パターン１１下の遮光パターン１２との両方が
形成される例について示しているが、それぞれ独立して
形成されてもよい。例えば、表示不良がドレイン電極の
延在パターン１１下の半導体層４からのリーク電流に大
きく起因している場合は、ドレイン電極の延在パターン
１１下のみに遮光パターン１２を形成し、表示不良がソ
ース配線１３下の半導体層４からのリーク電流に大きく
起因している場合は、ソース配線１３下のみに遮光パタ
ーン１２を設けるようにしてもよい。
ゲート型構造などの表示装置において、ソース配線１３
あるいはドレイン電極の延在パターン１１下に存在する
半導体層４に、前記絶縁性基板の画素が形成された面と
は反対側の面からバックライトの光が照射されることで
増加したリーク電流を減少させ、輝度ムラやコントラス
ト低下などを抑制可能となり、表示品位を向上させるこ
とができる。また、バックライトの点灯、非点灯で発生
する画素電極９（ドレイン電極１０）とゲート電極、画
素電極９（ドレイン電極１０）とソース配線１３間の寄
生容量の変動がなくなる。以上の効果により、表示装置
の表示品位が改善する。また、本実施の形態において
は、ソース配線１３下の遮光パターン１２とドレイン電
極の延在パターン１１下の遮光パターン１２との両方が
形成される例について示しているが、それぞれ独立して
形成されてもよい。例えば、表示不良がドレイン電極の
延在パターン１１下の半導体層４からのリーク電流に大
きく起因している場合は、ドレイン電極の延在パターン
１１下のみに遮光パターン１２を形成し、表示不良がソ
ース配線１３下の半導体層４からのリーク電流に大きく
起因している場合は、ソース配線１３下のみに遮光パタ
ーン１２を設けるようにしてもよい。
【００４０】なお、上記ではゲート配線２と同一層の導
電膜にて遮光パターン１２を形成したが、ゲート配線２
と別工程で遮光パターン１２を形成してもよい。ゲート
配線２の形成前あるいは形成後に遮光膜を形成し、パタ
ーニングによりソース配線１３あるいはドレイン電極１
０から延在するパターン１１の下にある半導体層４の遮
光パターン１２を形成する。さらに、工程数は増加する
が、この遮光パターン１２をゲート配線２パターンと絶
縁膜を介して設けることも可能である。このような構成
とすることによって、遮光パターン１２とゲート配線２
およびゲート電極を同時形成した場合に、写真製版工程
での分解能で決まった両パターン間の最小隙間を一層狭
くできる。これにより半導体層４に照射されるバックラ
イトからの光量を一層低減することができる。さらに絶
縁膜を介した構造にすれば、遮光パターン１２をゲート
電極およびゲート配線２に対してわずかにオーバラップ
させることが可能となり、両パターン間の隙間からの入
光がなくなる、あるいはごく軽微となり、リーク電流を
低減する効果は一層大きくなる。
電膜にて遮光パターン１２を形成したが、ゲート配線２
と別工程で遮光パターン１２を形成してもよい。ゲート
配線２の形成前あるいは形成後に遮光膜を形成し、パタ
ーニングによりソース配線１３あるいはドレイン電極１
０から延在するパターン１１の下にある半導体層４の遮
光パターン１２を形成する。さらに、工程数は増加する
が、この遮光パターン１２をゲート配線２パターンと絶
縁膜を介して設けることも可能である。このような構成
とすることによって、遮光パターン１２とゲート配線２
およびゲート電極を同時形成した場合に、写真製版工程
での分解能で決まった両パターン間の最小隙間を一層狭
くできる。これにより半導体層４に照射されるバックラ
イトからの光量を一層低減することができる。さらに絶
縁膜を介した構造にすれば、遮光パターン１２をゲート
電極およびゲート配線２に対してわずかにオーバラップ
させることが可能となり、両パターン間の隙間からの入
光がなくなる、あるいはごく軽微となり、リーク電流を
低減する効果は一層大きくなる。
【００４１】また、本実施の形態においては、遮光パタ
ーン１２がその他の導電膜などと電気的に接続されない
（絶縁された）フローティング状態で形成されているた
め、アレイ基板の製造工程中の異物の発生などにより、
該遮光パターン１２とその他の導電膜とが短絡してしま
った場合においても、表示不良となることがなく、さら
にソース配線１３、ゲート配線２の負荷の増大を抑制す
ることができ、表示品位を低下させることがない。
ーン１２がその他の導電膜などと電気的に接続されない
（絶縁された）フローティング状態で形成されているた
め、アレイ基板の製造工程中の異物の発生などにより、
該遮光パターン１２とその他の導電膜とが短絡してしま
った場合においても、表示不良となることがなく、さら
にソース配線１３、ゲート配線２の負荷の増大を抑制す
ることができ、表示品位を低下させることがない。
【００４２】さらに、上記製造工程において、第１の絶
縁膜であるゲート絶縁膜３、ノンドープの半導体層４、
オーミックコンタクト層５となるドーピング半導体層、
さらにはＣｒ、Ａｌなどの導電膜６、１０、１１、１３
を連続して成膜した後に、写真製版工程による露光、現
像とエッチング処理を施すことにより、ソース配線１３
およびＴＦＴのソース電極６、ドレイン電極１０パター
ンの形成と、それらパターンの下部にある半導体層４の
パターニングの形成を１回の写真製版工程で行い、マス
ク枚数を低減させる製造方法もある。この方法により形
成されたアレイ基板では、ソース配線１３、ソース電極
６およびドレイン電極１０を構成する導電膜下のほぼ全
域に半導体層４が存在するため、本実施の形態の構成と
することにより同様の効果を奏する。
縁膜であるゲート絶縁膜３、ノンドープの半導体層４、
オーミックコンタクト層５となるドーピング半導体層、
さらにはＣｒ、Ａｌなどの導電膜６、１０、１１、１３
を連続して成膜した後に、写真製版工程による露光、現
像とエッチング処理を施すことにより、ソース配線１３
およびＴＦＴのソース電極６、ドレイン電極１０パター
ンの形成と、それらパターンの下部にある半導体層４の
パターニングの形成を１回の写真製版工程で行い、マス
ク枚数を低減させる製造方法もある。この方法により形
成されたアレイ基板では、ソース配線１３、ソース電極
６およびドレイン電極１０を構成する導電膜下のほぼ全
域に半導体層４が存在するため、本実施の形態の構成と
することにより同様の効果を奏する。
【００４３】実施の形態２．本発明の第２の実施の形態
を図３により説明する。図３は本発明の第２の実施の形
態における表示装置のアレイ基板の平面図である。図３
において図１、図２と同じ構成部分には同一符号を付し
ており、１４はドレイン電極の延在パターンにおける接
続パターンを示している。図３に示すようにドレイン電
極の延在パターン１１におけるドレイン電極１０と画素
電極９との接続部とを接続する接続パターン１４におい
て、トランジスタのチャネル幅Ｗよりも狭くなるようレ
イアウトし、該接続パターン１４の下に存在する半導体
層４もトランジスタのチャネル幅Ｗより狭くなるよう形
成する。本実施の形態における製造工程については、第
１の実施の形態と同等であるので、説明を省略する。
を図３により説明する。図３は本発明の第２の実施の形
態における表示装置のアレイ基板の平面図である。図３
において図１、図２と同じ構成部分には同一符号を付し
ており、１４はドレイン電極の延在パターンにおける接
続パターンを示している。図３に示すようにドレイン電
極の延在パターン１１におけるドレイン電極１０と画素
電極９との接続部とを接続する接続パターン１４におい
て、トランジスタのチャネル幅Ｗよりも狭くなるようレ
イアウトし、該接続パターン１４の下に存在する半導体
層４もトランジスタのチャネル幅Ｗより狭くなるよう形
成する。本実施の形態における製造工程については、第
１の実施の形態と同等であるので、説明を省略する。
【００４４】このような構成とすることによって、バッ
クライトからの光の照射でキャリアが発生する領域を狭
くしリーク電流を低減するため、ドレイン電極の延在パ
ターン１１下の遮光パターン１２を不要とすることがで
きる。したがって、遮光パターン１２とゲート配線２と
の短絡は発生せず、これによる歩留まりへの影響がなく
なる。また、図３ではソース配線１３下に遮光パターン
１２が形成される例について示しているが、ソース配線
１３下の半導体層４からのリーク電流の影響が小さい場
合、形成されなくともよい。なお、本実施の形態におい
ては、遮光パターン１２がゲート配線２と同一層の導電
膜にて形成される例について示しているが、上記第１の
実施の形態と同様に、ゲート配線２とは別工程で（異な
る層の導電膜にて）形成されてもよい。
クライトからの光の照射でキャリアが発生する領域を狭
くしリーク電流を低減するため、ドレイン電極の延在パ
ターン１１下の遮光パターン１２を不要とすることがで
きる。したがって、遮光パターン１２とゲート配線２と
の短絡は発生せず、これによる歩留まりへの影響がなく
なる。また、図３ではソース配線１３下に遮光パターン
１２が形成される例について示しているが、ソース配線
１３下の半導体層４からのリーク電流の影響が小さい場
合、形成されなくともよい。なお、本実施の形態におい
ては、遮光パターン１２がゲート配線２と同一層の導電
膜にて形成される例について示しているが、上記第１の
実施の形態と同様に、ゲート配線２とは別工程で（異な
る層の導電膜にて）形成されてもよい。
【００４５】実施の形態３．本発明の第３の実施の形態
を図４、図５により説明する。図４は本発明の第３の実
施の形態における表示装置のアレイ基板の平面図、図５
は本発明の第３の実施の形態における表示装置のアレイ
基板の他の平面図である。図４、図５において図１〜図
３と同じ構成部分には同一符号を付しており、差異につ
いて説明する。上記第１の実施の形態では、ソース配線
１３およびドレイン電極の延在パターン１１下の半導体
層４における、ゲート電極およびゲート配線２上以外の
ほぼ全域において遮光パターン１２が形成される例につ
いて示したが、本実施の形態では、図４の１２に示すよ
うにドレイン電極の延在パターン１１において、ゲート
電極またはゲート配線２の近傍の一部に形成する。本実
施の形態における製造工程については、第１の実施の形
態と同等であるので、説明を省略する。
を図４、図５により説明する。図４は本発明の第３の実
施の形態における表示装置のアレイ基板の平面図、図５
は本発明の第３の実施の形態における表示装置のアレイ
基板の他の平面図である。図４、図５において図１〜図
３と同じ構成部分には同一符号を付しており、差異につ
いて説明する。上記第１の実施の形態では、ソース配線
１３およびドレイン電極の延在パターン１１下の半導体
層４における、ゲート電極およびゲート配線２上以外の
ほぼ全域において遮光パターン１２が形成される例につ
いて示したが、本実施の形態では、図４の１２に示すよ
うにドレイン電極の延在パターン１１において、ゲート
電極またはゲート配線２の近傍の一部に形成する。本実
施の形態における製造工程については、第１の実施の形
態と同等であるので、説明を省略する。
【００４６】本実施の形態のように、ドレイン電極の延
在パターン１１におけるゲート電極またはゲート配線２
の近傍の一部に遮光パターン１２を設けた場合、該領域
の半導体層４中には、光照射によるキャリアが発生しな
い。そのためこの領域は高抵抗となり、保持時における
画素電極９とソース配線１３間のリークパスがこの領域
で寸断される。したがって、光リーク電流が低減し、保
持特性が改善する。遮光パターン１２をゲート配線２と
異なる層の導電膜にて形成する場合は、改善効果は一層
高くなる。
在パターン１１におけるゲート電極またはゲート配線２
の近傍の一部に遮光パターン１２を設けた場合、該領域
の半導体層４中には、光照射によるキャリアが発生しな
い。そのためこの領域は高抵抗となり、保持時における
画素電極９とソース配線１３間のリークパスがこの領域
で寸断される。したがって、光リーク電流が低減し、保
持特性が改善する。遮光パターン１２をゲート配線２と
異なる層の導電膜にて形成する場合は、改善効果は一層
高くなる。
【００４７】さらにゲート配線２と同時に遮光パターン
１２を設けた時、パターニング不良によりゲート配線２
またはゲート電極とこの遮光パターン１２が接触する場
合があるが、本実施の形態によれば、この時に生じるゲ
ート電極とドレイン電極１０間の寄生容量(重なり容量)
の増加を小さくすることができる。そのため画素電位へ
の影響が小さくなり、点欠陥として視認されない、ある
いは視認レベルが軽減できる。この効果は、上記第２の
実施の形態で示したように、ドレイン電極の延在パター
ン１１におけるドレイン電極１０と画素電極９との接続
部とを接続する接続パターン１４を、トランジスタのチ
ャネル幅Ｗよりも狭くすることで一層高まる。即ち、図
５に示すように、遮光パターン１２をさらに小さくする
ことができる。そのため、遮光パターン１２とゲート配
線２とが接触した場合に生じるゲート電極とドレイン電
極１０間容量の増加がさらに少なくなり、歩留まりへの
影響はさらに改善する。
１２を設けた時、パターニング不良によりゲート配線２
またはゲート電極とこの遮光パターン１２が接触する場
合があるが、本実施の形態によれば、この時に生じるゲ
ート電極とドレイン電極１０間の寄生容量(重なり容量)
の増加を小さくすることができる。そのため画素電位へ
の影響が小さくなり、点欠陥として視認されない、ある
いは視認レベルが軽減できる。この効果は、上記第２の
実施の形態で示したように、ドレイン電極の延在パター
ン１１におけるドレイン電極１０と画素電極９との接続
部とを接続する接続パターン１４を、トランジスタのチ
ャネル幅Ｗよりも狭くすることで一層高まる。即ち、図
５に示すように、遮光パターン１２をさらに小さくする
ことができる。そのため、遮光パターン１２とゲート配
線２とが接触した場合に生じるゲート電極とドレイン電
極１０間容量の増加がさらに少なくなり、歩留まりへの
影響はさらに改善する。
【００４８】なお、図４、図５ではソース配線１３下に
も遮光パターン１２が形成される例について示している
が、ソース配線１３下の半導体層４からのリーク電流の
影響が小さい場合、遮光パターン１２は形成されなくと
もよい。
も遮光パターン１２が形成される例について示している
が、ソース配線１３下の半導体層４からのリーク電流の
影響が小さい場合、遮光パターン１２は形成されなくと
もよい。
【００４９】実施の形態４．本発明の第４の実施の形態
を図６、図７により説明する。図６は本発明の第４の実
施の形態における表示装置のアレイ基板の平面図、図７
は本発明の第４の実施の形態における表示装置のアレイ
基板の他の平面図である。図６、図７において図１〜図
５と同じ構成部分には同一符号を付しており、１５は接
続パターンを示している。
を図６、図７により説明する。図６は本発明の第４の実
施の形態における表示装置のアレイ基板の平面図、図７
は本発明の第４の実施の形態における表示装置のアレイ
基板の他の平面図である。図６、図７において図１〜図
５と同じ構成部分には同一符号を付しており、１５は接
続パターンを示している。
【００５０】以下に、本実施の形態の表示装置のアレイ
基板の製造方法を図６を用いて説明する。第１の導電膜
によるゲート電極、ゲート配線２の形成後、第１の絶縁
膜であるゲート絶縁膜３、半導体層４、オーミックコン
タクト層５および第２の導電膜を連続成膜後、１回の写
真製版工程で、ソース配線１３およびＴＦＴを構成する
電極とその下にある半導体層４をパターニングする。こ
の時、ソース配線１３とＴＦＴ部（ソース電極６）とは
独立（分離）して形成する。次に第３の導電膜を成膜す
る。この第３の導電膜を写真製版工程およびエッチング
処理により画素電極９を形成すると共に、ソース配線１
３とソース電極６とを接続する接続パターン１５を形成
する。
基板の製造方法を図６を用いて説明する。第１の導電膜
によるゲート電極、ゲート配線２の形成後、第１の絶縁
膜であるゲート絶縁膜３、半導体層４、オーミックコン
タクト層５および第２の導電膜を連続成膜後、１回の写
真製版工程で、ソース配線１３およびＴＦＴを構成する
電極とその下にある半導体層４をパターニングする。こ
の時、ソース配線１３とＴＦＴ部（ソース電極６）とは
独立（分離）して形成する。次に第３の導電膜を成膜す
る。この第３の導電膜を写真製版工程およびエッチング
処理により画素電極９を形成すると共に、ソース配線１
３とソース電極６とを接続する接続パターン１５を形成
する。
【００５１】以上のように本実施の形態によれば、ソー
ス配線１３、ソース電極６およびドレイン電極１０を構
成するパターンの下に半導体層４が存在する構造におい
ても、ソース配線１３下の半導体層４とＴＦＴ部（ソー
ス電極６）下の半導体層４とをそれぞれ独立（分離）し
て形成することで、ソース配線１３下の遮光パターン１
２を不要とすることができる。そのため、バックライト
からの光照射による保持特性の低下を防止することが可
能となる。また、上記接続パターン１５を、図７に示す
ようにゲート配線２とソース配線１３との交差部におい
て、ソース配線１３の配線方向にゲート配線２を跨ぐよ
うに延在させることにより、この交差部で生じやすいソ
ース配線１３の断線の修復パターンとして機能する。
ス配線１３、ソース電極６およびドレイン電極１０を構
成するパターンの下に半導体層４が存在する構造におい
ても、ソース配線１３下の半導体層４とＴＦＴ部（ソー
ス電極６）下の半導体層４とをそれぞれ独立（分離）し
て形成することで、ソース配線１３下の遮光パターン１
２を不要とすることができる。そのため、バックライト
からの光照射による保持特性の低下を防止することが可
能となる。また、上記接続パターン１５を、図７に示す
ようにゲート配線２とソース配線１３との交差部におい
て、ソース配線１３の配線方向にゲート配線２を跨ぐよ
うに延在させることにより、この交差部で生じやすいソ
ース配線１３の断線の修復パターンとして機能する。
【００５２】以上、本実施の実施では、ソース配線１
３、ソース電極６およびドレイン電極１０パターン形成
の直後に接続パターン１５を形成したが、ソース配線１
３、ソース電極６およびドレイン電極１０パターンと当
該接続パターン１５の間にパッシベーション膜７（絶縁
膜）が設けられ、両者間の導通は絶縁膜中に設けられた
コンタクトホールを介して行われる構造においても、同
様の効果を有する。また、ソース配線１３の修復パター
ンとしても、ソース配線１３と該接続パターン１５を、
図７の該接続パターン１５におけるソース配線１３の配
線方向にゲート配線２を跨ぐように延在させた部分にレ
ーザ照射して接続することで使用可能である。さらに、
本実施の形態においては、ソース配線１３下の遮光パタ
ーン１２を不要としているが、この構成によってもソー
ス配線１３下の半導体層４からのリーク電流による表示
不良が生じる場合は、該ソース配線１３下にも遮光パタ
ーン１２を設けてもよい。なお、本実施の形態において
は、ソース配線１３とソース電極６とを接続する接続パ
ターン１５については、ソース配線１３およびソース電
極６とは異なる層の導電膜として画素電極９と同一層の
導電膜で形成される例について示しているが、それに限
定されることなく、ゲート配線２、画素電極９パターン
とは別工程で設けてもよい。また、本実施の形態におい
ては、遮光パターン１２がゲート配線２と同一層の導電
膜にて形成される例について示しているが、上記第１の
実施の形態と同様に、ゲート配線２とは別工程で（異な
る層の導電膜にて）形成されてもよい。
３、ソース電極６およびドレイン電極１０パターン形成
の直後に接続パターン１５を形成したが、ソース配線１
３、ソース電極６およびドレイン電極１０パターンと当
該接続パターン１５の間にパッシベーション膜７（絶縁
膜）が設けられ、両者間の導通は絶縁膜中に設けられた
コンタクトホールを介して行われる構造においても、同
様の効果を有する。また、ソース配線１３の修復パター
ンとしても、ソース配線１３と該接続パターン１５を、
図７の該接続パターン１５におけるソース配線１３の配
線方向にゲート配線２を跨ぐように延在させた部分にレ
ーザ照射して接続することで使用可能である。さらに、
本実施の形態においては、ソース配線１３下の遮光パタ
ーン１２を不要としているが、この構成によってもソー
ス配線１３下の半導体層４からのリーク電流による表示
不良が生じる場合は、該ソース配線１３下にも遮光パタ
ーン１２を設けてもよい。なお、本実施の形態において
は、ソース配線１３とソース電極６とを接続する接続パ
ターン１５については、ソース配線１３およびソース電
極６とは異なる層の導電膜として画素電極９と同一層の
導電膜で形成される例について示しているが、それに限
定されることなく、ゲート配線２、画素電極９パターン
とは別工程で設けてもよい。また、本実施の形態におい
ては、遮光パターン１２がゲート配線２と同一層の導電
膜にて形成される例について示しているが、上記第１の
実施の形態と同様に、ゲート配線２とは別工程で（異な
る層の導電膜にて）形成されてもよい。
【００５３】さらに、本実施の形態においては、図６、
図７でドレイン電極の延在パターン１１の下に遮光パタ
ーン１２が形成される例について示しているが、ドレイ
ン電極の延在パターン１１と画素電極９とが、画素電極
９上の接続部で接続されず、画素電極９をゲート電極お
よびゲート配線２上のドレイン電極1０上まで延在させ
てゲート電極上でドレイン電極１０と接続される構成と
することにより、ゲート電極およびゲート配線２上以外
に形成されるドレイン電極の延在パターン１１の面積お
よび半導体層４の面積も小さくできるため、ドレイン電
極の延在パターン１１の下の遮光パターン１２を不要と
することができる。
図７でドレイン電極の延在パターン１１の下に遮光パタ
ーン１２が形成される例について示しているが、ドレイ
ン電極の延在パターン１１と画素電極９とが、画素電極
９上の接続部で接続されず、画素電極９をゲート電極お
よびゲート配線２上のドレイン電極1０上まで延在させ
てゲート電極上でドレイン電極１０と接続される構成と
することにより、ゲート電極およびゲート配線２上以外
に形成されるドレイン電極の延在パターン１１の面積お
よび半導体層４の面積も小さくできるため、ドレイン電
極の延在パターン１１の下の遮光パターン１２を不要と
することができる。
【００５４】実施の形態５．本発明の第５の実施の形態
を図８により説明する。図８は本発明の第５の実施の形
態における表示装置のアレイ基板の平面図である。図８
において図１〜図７と同じ構成部分には同一符号を付し
ており、差異について説明する。本実施の形態では、上
記第４の実施の形態において、ソース配線１３と上記接
続パターン１５のコンタクト面積を広げてコンタクト抵
抗を低減するために、ソース配線１３パターンの一部を
ソース配線１３より広げている。この場合、図８に示す
ように、ソース配線１３と接続パターン１５のコンタク
トする領域を、ゲート配線２およびゲート電極以外の領
域に設ける。コンタクトホール径を広げた場合、コンタ
クトホール８の下に設けるソース配線１３パターンの面
積も広がるため、ゲート配線２上にコンタクトホール８
を設けるとゲート配線２とソース配線１３との重なり容
量が増える。これにより、各配線容量の増加、さらには
信号遅延による表示品位の低下を起こす。しかしなが
ら、本実施の形態によれば、この重なり容量の増加を抑
制し、表示品位への影響を軽減することができる。
を図８により説明する。図８は本発明の第５の実施の形
態における表示装置のアレイ基板の平面図である。図８
において図１〜図７と同じ構成部分には同一符号を付し
ており、差異について説明する。本実施の形態では、上
記第４の実施の形態において、ソース配線１３と上記接
続パターン１５のコンタクト面積を広げてコンタクト抵
抗を低減するために、ソース配線１３パターンの一部を
ソース配線１３より広げている。この場合、図８に示す
ように、ソース配線１３と接続パターン１５のコンタク
トする領域を、ゲート配線２およびゲート電極以外の領
域に設ける。コンタクトホール径を広げた場合、コンタ
クトホール８の下に設けるソース配線１３パターンの面
積も広がるため、ゲート配線２上にコンタクトホール８
を設けるとゲート配線２とソース配線１３との重なり容
量が増える。これにより、各配線容量の増加、さらには
信号遅延による表示品位の低下を起こす。しかしなが
ら、本実施の形態によれば、この重なり容量の増加を抑
制し、表示品位への影響を軽減することができる。
【００５５】また、この場合も接続パターン１５の一部
をソース配線１３上に配置することで、第４の実施の形
態同様、ソース配線１３断線の修復パターンとして使用
することが可能である。なお、本実施の形態において
は、ソース配線１３下の遮光パターン１２を形成してい
る例について示しているが、ソース配線１３下の半導体
層４からのリーク電流による影響が無い場合は、該ソー
ス配線１３下に遮光パターン１２を設けなくともよい。
なお、本実施の形態においては、遮光パターン１２がゲ
ート配線２と同一層の導電膜にて形成される例について
示しているが、上記第１の実施の形態と同様に、ゲート
配線２とは別工程で（異なる層の導電膜にて）形成され
てもよい。
をソース配線１３上に配置することで、第４の実施の形
態同様、ソース配線１３断線の修復パターンとして使用
することが可能である。なお、本実施の形態において
は、ソース配線１３下の遮光パターン１２を形成してい
る例について示しているが、ソース配線１３下の半導体
層４からのリーク電流による影響が無い場合は、該ソー
ス配線１３下に遮光パターン１２を設けなくともよい。
なお、本実施の形態においては、遮光パターン１２がゲ
ート配線２と同一層の導電膜にて形成される例について
示しているが、上記第１の実施の形態と同様に、ゲート
配線２とは別工程で（異なる層の導電膜にて）形成され
てもよい。
【００５６】実施の形態６．本発明の第６の実施の形態
を図９、図１０により説明する。図９は本発明の第６の
実施の形態における表示装置のバックライト調光と液晶
への書き込み電圧の波形図、図１０は本発明の第６の実
施の形態における表示装置のバックライト調光と液晶へ
の書き込み電圧の他の波形図である。図９、図１０にお
いて、１６はバックライトオン状態、１７はバックライ
トオフ状態、１８は液晶書き込み電圧（正フレーム）、
１９は液晶書き込み電圧（負フレーム）、２０はコモン
電圧を示している。
を図９、図１０により説明する。図９は本発明の第６の
実施の形態における表示装置のバックライト調光と液晶
への書き込み電圧の波形図、図１０は本発明の第６の実
施の形態における表示装置のバックライト調光と液晶へ
の書き込み電圧の他の波形図である。図９、図１０にお
いて、１６はバックライトオン状態、１７はバックライ
トオフ状態、１８は液晶書き込み電圧（正フレーム）、
１９は液晶書き込み電圧（負フレーム）、２０はコモン
電圧を示している。
【００５７】図９に示されるように、バックライト調光
（点灯と非点灯）の周期と、表示装置の垂直信号周期を
同期して表示装置を駆動する。例えばゲート配線の１ラ
イン目への書き込みが始まる時に、バックライトが点灯
するようにバックライトの調光を行う。このような構成
とすることにより、バックライト調光と垂直信号との周
期が干渉することにより発生していた表示ムラやフリッ
カを抑制することが可能となる。
（点灯と非点灯）の周期と、表示装置の垂直信号周期を
同期して表示装置を駆動する。例えばゲート配線の１ラ
イン目への書き込みが始まる時に、バックライトが点灯
するようにバックライトの調光を行う。このような構成
とすることにより、バックライト調光と垂直信号との周
期が干渉することにより発生していた表示ムラやフリッ
カを抑制することが可能となる。
【００５８】また、図１０に示されるように、バックラ
イト調光の周波数を液晶の書き換え周波数（垂直周波
数、フレーム周波数）の少なくとも３倍以上（図１０に
おいては６倍）とする。バックライトからの光照射によ
るリーク電流は、バックライト点灯直後から徐々に増加
し、一定値に達する。したがって、バックライト点灯の
周波数を高く（少なくとも液晶の書き換え周波数の３倍
以上）することで、１回あたりの点灯時間を短くし、リ
ーク電流が大きくならない範囲においてバックライトを
オフさせることで、点灯時のリーク電流を軽減すること
ができる。このような構成とすることにより、リーク電
流発生に起因する表示ムラやフリッカなどの表示不良を
改善可能となる。
イト調光の周波数を液晶の書き換え周波数（垂直周波
数、フレーム周波数）の少なくとも３倍以上（図１０に
おいては６倍）とする。バックライトからの光照射によ
るリーク電流は、バックライト点灯直後から徐々に増加
し、一定値に達する。したがって、バックライト点灯の
周波数を高く（少なくとも液晶の書き換え周波数の３倍
以上）することで、１回あたりの点灯時間を短くし、リ
ーク電流が大きくならない範囲においてバックライトを
オフさせることで、点灯時のリーク電流を軽減すること
ができる。このような構成とすることにより、リーク電
流発生に起因する表示ムラやフリッカなどの表示不良を
改善可能となる。
【００５９】なお、本実施の形態の駆動方法は、それぞ
れ単独で用いても、上記第１〜第５の実施の形態の表示
装置と組み合わせてもよい。上記第１〜第５の実施の形
態の表示装置と組み合わせることにより、さらに表示ム
ラやフリッカなどを防止し、表示品位の高い表示装置を
得ることが可能となる。
れ単独で用いても、上記第１〜第５の実施の形態の表示
装置と組み合わせてもよい。上記第１〜第５の実施の形
態の表示装置と組み合わせることにより、さらに表示ム
ラやフリッカなどを防止し、表示品位の高い表示装置を
得ることが可能となる。
【００６０】以上、本発明を上記第１〜第６の実施の形
態に基づいて説明したが、本発明は上記第１〜第５の実
施の形態における各層の積層順序を含む層構成、または
各パターン配置に限定されることなく、バックライトか
らの光がアレイ基板の画素が形成された面とは反対側の
面から照射され、半導体層がソース配線、ソース電極ま
たはドレイン電極の下に形成された構造を有するあらゆ
る表示装置に適用しても、何ら差し支えないことは勿論
である。
態に基づいて説明したが、本発明は上記第１〜第５の実
施の形態における各層の積層順序を含む層構成、または
各パターン配置に限定されることなく、バックライトか
らの光がアレイ基板の画素が形成された面とは反対側の
面から照射され、半導体層がソース配線、ソース電極ま
たはドレイン電極の下に形成された構造を有するあらゆ
る表示装置に適用しても、何ら差し支えないことは勿論
である。
【００６１】さらに、上記第１〜第６の実施の形態にお
いては、液晶を用いた表示装置について説明を行ってい
るが、液晶を用いた表示装置に限定されることなくエレ
クトロルミネセンス素子などを用いたものであっても、
バックライトからの光がアレイ基板の画素が形成された
面とは反対側の面から照射され、半導体層がソース配
線、ソース電極またはドレイン電極の下に形成された構
造を有するあらゆる表示装置に適用可能である。
いては、液晶を用いた表示装置について説明を行ってい
るが、液晶を用いた表示装置に限定されることなくエレ
クトロルミネセンス素子などを用いたものであっても、
バックライトからの光がアレイ基板の画素が形成された
面とは反対側の面から照射され、半導体層がソース配
線、ソース電極またはドレイン電極の下に形成された構
造を有するあらゆる表示装置に適用可能である。
【００６２】
【発明の効果】本発明によれば、表示装置のソース配線
あるいはドレイン電極の延在パターン下に存在する半導
体層に、前記絶縁性基板の画素が形成された面とは反対
側の面からバックライトの光が照射されることで増加し
たリーク電流を減少させることで、輝度ムラやコントラ
スト低下などを抑制可能となり、表示品位を向上させる
ことができる。また、この際、ソース配線、ゲート配線
などの負荷の増大を抑制することで、表示ムラやフリッ
カをも抑制可能であり、表示品位を低下させることがな
い。
あるいはドレイン電極の延在パターン下に存在する半導
体層に、前記絶縁性基板の画素が形成された面とは反対
側の面からバックライトの光が照射されることで増加し
たリーク電流を減少させることで、輝度ムラやコントラ
スト低下などを抑制可能となり、表示品位を向上させる
ことができる。また、この際、ソース配線、ゲート配線
などの負荷の増大を抑制することで、表示ムラやフリッ
カをも抑制可能であり、表示品位を低下させることがな
い。
【図１】本発明の第１の実施の形態における表示装置の
平面図である。
平面図である。
【図２】図１におけるＡ−Ａ断面図である。
【図３】本発明の第２の実施の形態における表示装置の
平面図である。
平面図である。
【図４】本発明の第３の実施の形態における表示装置の
平面図である。
平面図である。
【図５】本発明の第３の実施の形態における表示装置の
他の平面図である。
他の平面図である。
【図６】本発明の第４の実施の形態における表示装置の
平面図である。
平面図である。
【図７】本発明の第４の実施の形態における表示装置の
他の平面図である。
他の平面図である。
【図８】本発明の第５の実施の形態における表示装置の
平面図である。
平面図である。
【図９】本発明の第６の実施の形態における表示装置の
バックライト調光と液晶への書き込み電圧の波形図であ
る。
バックライト調光と液晶への書き込み電圧の波形図であ
る。
【図１０】本発明の第６の実施の形態における表示装置
のバックライト調光と液晶への書き込み電圧の他の波形
図である。
のバックライト調光と液晶への書き込み電圧の他の波形
図である。
【図１１】従来技術の液晶表示装置における平面図であ
る。
る。
【図１２】図１１におけるＢ−Ｂ断面図である。
【図１３】図１３（ａ）は従来技術の液晶表示装置にお
ける平面図であり、図１３（ｂ）は断面図である。
ける平面図であり、図１３（ｂ）は断面図である。
【図１４】従来技術の液晶表示装置における断面図であ
る。
る。
１ 絶縁性基板
２ ゲート配線
３ ゲート絶縁膜
４ 半導体層
５ オーミックコンタクト層
６ ソース電極
７ パッシベーション膜
８ コンタクトホール
９ 画素電極
１０ ドレイン電極
１１ ドレイン電極の延在パターン
１２ 遮光パターン
１３ ソース配線
１４ ドレイン電極の延在パターンにおける接続パター
ン １５ 接続パターン １６ バックライトオン状態 １７ バックライトオフ状態 １８ 液晶書き込み電圧（正フレーム） １９ 液晶書き込み電圧（負フレーム） ２０ コモン電圧 ２１ 光しゃへい電極 ２２ 薄膜トランジスタ ２３ 蓄積電気容量 ２４ 遮光膜 ２５ 偏光板 ２６ バックライト ２７ 絶縁層 ２８ 第１電極層 ２９ 第２電極層
ン １５ 接続パターン １６ バックライトオン状態 １７ バックライトオフ状態 １８ 液晶書き込み電圧（正フレーム） １９ 液晶書き込み電圧（負フレーム） ２０ コモン電圧 ２１ 光しゃへい電極 ２２ 薄膜トランジスタ ２３ 蓄積電気容量 ２４ 遮光膜 ２５ 偏光板 ２６ バックライト ２７ 絶縁層 ２８ 第１電極層 ２９ 第２電極層
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｇ０９Ｆ 9/35 Ｈ０１Ｌ 29/78 ６１９Ｂ
(72)発明者 橋口 隆史
熊本県菊池郡西合志町御代志997番地 株
式会社アドバンスト・ディスプレイ内
Ｆターム(参考） 2H091 FA34Y FA41Z GA02 GA13
LA12 LA17 LA18
2H092 JA26 JA28 JA34 JA37 JA41
JA46 JA47 JB22 JB31 JB51
JB61 KA10 KA12 KA18 MA13
MA18 MA27 NA01 NA16 NA22
NA29 PA13
5C094 AA25 BA03 BA43 CA19 DA14
DA15 EA04 EA07 ED15
5F110 AA06 BB01 CC07 EE02 EE03
EE04 FF02 FF03 FF04 FF30
GG02 GG13 GG15 GG45 HK03
HK04 HK09 HK14 HK16 HK21
HK25 HK35 HL07 HL23 NN01
NN02 NN46 NN47 NN72 QQ09
Claims (15)
- 【請求項１】絶縁性基板上の画素を構成する画素電極を
駆動するゲート配線と、前記ゲート配線と絶縁膜を介し
て交差するソース配線と、前記ソース配線と接続された
ソース電極と、前記ゲート配線と接続されるゲート電極
上において前記ソース電極と対向して設けられ、かつ前
記画素電極に接続されるドレイン電極と、前記ソース電
極、ソース配線およびドレイン電極の下に形成された半
導体層と、前記ソース配線下の半導体層よりもさらに下
層に形成された遮光パターンと、前記絶縁性基板の画素
が形成された面とは反対側の面に光源からの光を照射す
るバックライトと、を備えることを特徴とする表示装
置。 - 【請求項２】前記遮光パターンは、前記ゲート配線と前
記ソース配線との交差部以外の領域に形成されているこ
とを特徴とする請求項１記載の表示装置。 - 【請求項３】前記ドレイン電極は、前記ゲート電極およ
び前記ゲート配線上以外に形成され、かつ前記画素電極
と接続される延在パターンをさらに有し、前記遮光パタ
ーンは、前記ソース配線下に置き換えて、前記ドレイン
電極の延在パターンにおける一部またはほぼ全域の下の
半導体層よりもさらに下層に形成されていることを特徴
とする請求項１記載の表示装置。 - 【請求項４】前記ドレイン電極は、前記ゲート電極およ
び前記ゲート配線上以外に形成され、かつ前記画素電極
と接続される延在パターンをさらに有し、前記遮光パタ
ーンは、前記ソース配線および前記ドレイン電極の延在
パターン下の半導体層よりもさらに下層に形成されてい
ることを特徴とする請求項１記載の表示装置。 - 【請求項５】前記遮光パターンは、前記ゲート配線と同
一層の導電膜にて形成されていることを特徴とする請求
項２乃至４のいずれかに記載の表示装置。 - 【請求項６】前記ドレイン電極の延在パターンにおける
前記ドレイン電極と前記画素電極との接続部とを接続す
る接続パターンは、前記ゲート電極、絶縁膜、ソース電
極、ドレイン電極および半導体層から構成される薄膜ト
ランジスタのチャネル幅よりも狭く形成されていること
を特徴とする請求項３または４記載の表示装置。 - 【請求項７】絶縁性基板上の画素を構成する画素電極を
駆動するゲート配線と、前記ゲート配線と絶縁膜を介し
て交差するソース配線と、前記ソース配線と接続された
ソース電極と、前記ゲート配線と接続されるゲート電極
上において前記ソース電極と対向して設けられ、かつ前
記画素電極に接続されるドレイン電極と、前記ドレイン
電極において、前記ゲート電極およびゲート配線上以外
に形成され、かつ前記画素電極と接続される延在パター
ンと、前記ソース電極、ソース配線、ドレイン電極およ
びドレイン電極の延在パターンの下に形成された半導体
層と、前記ゲート電極、絶縁膜、ソース電極、ドレイン
電極および半導体層から構成される薄膜トランジスタ
と、前記絶縁性基板の画素が形成された面とは反対側の
面に光源からの光を照射するバックライトと、前記ドレ
イン電極の延在パターンにおいて、前記ドレイン電極と
前記画素電極との接続部とを接続し、かつ前記薄膜トラ
ンジスタのチャネル幅よりも狭く形成される接続パター
ンと、を備えることを特徴とする表示装置。 - 【請求項８】前記ソース配線下の半導体層よりもさらに
下層に形成された遮光パターンをさらに備えることを特
徴とする請求項７記載の表示装置。 - 【請求項９】前記ドレイン電極の延在パターンにおける
接続パターン下の半導体層よりもさらに下層に形成され
た遮光パターンをさらに備えることを特徴とする請求項
７または８記載の表示装置。 - 【請求項１０】前記遮光パターンは、前記ゲート配線と
同一層の導電膜にて形成されていることを特徴とする請
求項８または９記載の表示装置。 - 【請求項１１】絶縁性基板上の画素を構成する画素電極
を駆動するゲート配線と、前記ゲート配線と絶縁膜を介
して交差するソース配線と、前記画素電極と接続される
ドレイン電極と、前記ゲート配線と接続されるゲート電
極上において前記ドレイン電極と対向して設けられ、か
つ前記ソース配線とは独立して形成されたソース電極
と、前記ドレイン電極の下に形成され、かつ前記ソース
配線と前記ソース電極との下にそれぞれ独立して形成さ
れた半導体層と、前記ドレイン電極において、前記ゲー
ト電極およびゲート配線上以外に形成され、かつ前記画
素電極と接続される延在パターンと、前記ソース配線と
前記ソース電極とを接続する前記ソース配線および前記
ソース電極とは異なる層の導電膜で形成された接続パタ
ーンと、前記絶縁性基板の画素が形成された面とは反対
側の面に光源からの光を照射するバックライトと、を備
えることを特徴とする表示装置。 - 【請求項１２】前記ドレイン電極の延在パターン下の半
導体層よりもさらに下層に形成された遮光パターンをさ
らに備えることを特徴とする請求項１１記載の表示装
置。 - 【請求項１３】前記接続パターンは、前記画素電極と同
一層の導電膜にて形成されることを特徴とする請求項１
１または１２記載の表示装置。 - 【請求項１４】前記接続パターンは、前記ゲート配線と
前記ソース配線との交差部において、ソース配線の配線
方向にゲート配線を跨ぐように延在して形成されている
ことを特徴とする請求項１１乃至１３のいずれかに記載
の表示装置。 - 【請求項１５】前記遮光パターンは、前記ゲート配線と
同一層の導電膜にて形成されていることを特徴とする請
求項１１乃至１４のいずれかに記載の表示装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002076221A JP4551049B2 (ja) | 2002-03-19 | 2002-03-19 | 表示装置 |
| TW091120016A TWI285930B (en) | 2002-03-19 | 2002-09-03 | Display apparatus |
| US10/237,025 US6919942B2 (en) | 2002-03-19 | 2002-09-09 | Display apparatus |
| US11/146,011 US7405783B2 (en) | 2002-03-19 | 2005-06-07 | Display apparatus comprising a light shielding pattern formed in an area below a connecting pattern of the drain electrode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002076221A JP4551049B2 (ja) | 2002-03-19 | 2002-03-19 | 表示装置 |
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| Publication Number | Publication Date |
|---|---|
| JP2003273365A true JP2003273365A (ja) | 2003-09-26 |
| JP4551049B2 JP4551049B2 (ja) | 2010-09-22 |
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ID=28035428
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002076221A Expired - Fee Related JP4551049B2 (ja) | 2002-03-19 | 2002-03-19 | 表示装置 |
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| Country | Link |
|---|---|
| US (2) | US6919942B2 (ja) |
| JP (1) | JP4551049B2 (ja) |
| TW (1) | TWI285930B (ja) |
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