JP2003249681A - 発光サイリスタおよび自己走査型発光素子アレイ - Google Patents
発光サイリスタおよび自己走査型発光素子アレイInfo
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- H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
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Abstract
(57)【要約】
【課題】 ショットキーバリアダイオードを含む発光サ
イリスタを提供する。 【解決手段】 １０は第１の導電型のＧａＡｓ基板、１
１は第１の導電型のＡｌＧａＡｓ膜、１２は第２の導電
型のＡｌＧａＡｓ膜、１３は第１の導電型のＡｌＧａＡ
ｓ膜、１４は第２の導電型のＡｌＧａＡｓ膜、２１は第
１の導電型のＡｌＧａＡｓのためのオーミック電極、２
２は第２の導電型のＡｌＧａＡｓのためのオーミック電
極、２３は第１の導電型のＧａＡｓのためのオーミック
電極（裏面共通電極）、６０は保護膜である。第１の導
電型がＰ型の場合、３０はカソード配線、４０はショッ
トキー接触カソード配線、５０はゲート配線である。第
１の導電型がＮ型の場合、３０はアノード配線、４０は
ショットキー接触アノード配線、５０はゲート配線であ
る。
イリスタを提供する。 【解決手段】 １０は第１の導電型のＧａＡｓ基板、１
１は第１の導電型のＡｌＧａＡｓ膜、１２は第２の導電
型のＡｌＧａＡｓ膜、１３は第１の導電型のＡｌＧａＡ
ｓ膜、１４は第２の導電型のＡｌＧａＡｓ膜、２１は第
１の導電型のＡｌＧａＡｓのためのオーミック電極、２
２は第２の導電型のＡｌＧａＡｓのためのオーミック電
極、２３は第１の導電型のＧａＡｓのためのオーミック
電極（裏面共通電極）、６０は保護膜である。第１の導
電型がＰ型の場合、３０はカソード配線、４０はショッ
トキー接触カソード配線、５０はゲート配線である。第
１の導電型がＮ型の場合、３０はアノード配線、４０は
ショットキー接触アノード配線、５０はゲート配線であ
る。
Description
【０００１】
【発明の属する技術分野】本発明は、論理機能を有する
発光素子および発光素子アレイに関し、特に、３．０Ｖ
で駆動する自己走査型発光素子アレイに関する。
発光素子および発光素子アレイに関し、特に、３．０Ｖ
で駆動する自己走査型発光素子アレイに関する。
【０００２】
【従来の技術】デジタル回路の電源電圧は、高速，低消
費電力の要請から、低電源電圧化が進んでおり、従来の
５Ｖ系から、３．３Ｖ系へ、さらに低電圧の方向へ移行
している。３．３Ｖの電源電圧では、±１０％の誤差が
許されており、３．０Ｖでの動作保証が必要である。
費電力の要請から、低電源電圧化が進んでおり、従来の
５Ｖ系から、３．３Ｖ系へ、さらに低電圧の方向へ移行
している。３．３Ｖの電源電圧では、±１０％の誤差が
許されており、３．０Ｖでの動作保証が必要である。
【０００３】デジタル回路の一例として、発光素子アレ
イを考える。多数個の発光素子を同一基板上に集積した
発光素子アレイは、その駆動用ＩＣと組み合わせて光プ
リンタヘッド等の書き込み用光源として利用されてい
る。本発明者らは、発光素子アレイの構成要素としてＰ
ＮＰＮ構造を持つ３端子発光サイリスタに注目し、発光
点の自己走査が実現できることを既に特許出願（特開平
１−２３８９６２号公報、特開平２−１４５８４号公
報、特開平２−９２６５０号公報、特開平２−９２６５
１号公報）し、光プリンタ用光源として実装上簡便とな
ること、発光素子ピッチを細かくできること、コンパク
トな自己走査型発光素子アレイを作製できること等を示
した。
イを考える。多数個の発光素子を同一基板上に集積した
発光素子アレイは、その駆動用ＩＣと組み合わせて光プ
リンタヘッド等の書き込み用光源として利用されてい
る。本発明者らは、発光素子アレイの構成要素としてＰ
ＮＰＮ構造を持つ３端子発光サイリスタに注目し、発光
点の自己走査が実現できることを既に特許出願（特開平
１−２３８９６２号公報、特開平２−１４５８４号公
報、特開平２−９２６５０号公報、特開平２−９２６５
１号公報）し、光プリンタ用光源として実装上簡便とな
ること、発光素子ピッチを細かくできること、コンパク
トな自己走査型発光素子アレイを作製できること等を示
した。
【０００４】さらに本発明者らは、スイッチ素子（発光
サイリスタ）アレイをシフト部として、発光部である発
光素子（発光サイリスタ）アレイと分離した構造の自己
走査型発光素子アレイを提案している（特開平２−２６
３６６８号公報）。これらの提案に係る自己走査型発光
素子アレイは、５Ｖ電源系の駆動用ＩＣで駆動されるよ
うに構成されている。
サイリスタ）アレイをシフト部として、発光部である発
光素子（発光サイリスタ）アレイと分離した構造の自己
走査型発光素子アレイを提案している（特開平２−２６
３６６８号公報）。これらの提案に係る自己走査型発光
素子アレイは、５Ｖ電源系の駆動用ＩＣで駆動されるよ
うに構成されている。
【０００５】前述したように、駆動用ＩＣの電源電圧
も、５Ｖ系から３．３Ｖ系へ、さらに低電圧へと変化し
ている。これは、電源電圧を下げることで消費電力を下
げることができるためである。このため、発光サイリス
タも３．３Ｖ電源系で、駆動できることが望ましい。
も、５Ｖ系から３．３Ｖ系へ、さらに低電圧へと変化し
ている。これは、電源電圧を下げることで消費電力を下
げることができるためである。このため、発光サイリス
タも３．３Ｖ電源系で、駆動できることが望ましい。
【０００６】図１に、５Ｖで駆動され、かつ、シフト部
と発光部を分離したタイプのダイオード結合自己走査型
発光素子アレイの等価回路図を示す。この自己走査型発
光素子アレイは、スイッチ素子Ｔ1 ，Ｔ2 ，Ｔ3 …、書
込み用発光素子Ｌ1 ，Ｌ2 ，Ｌ3 …からなる。スイッチ
素子および発光素子のいずれも３端子発光サイリスタが
用いられる。シフト部の構成は、ダイオード接続を用い
ている。すなわち、スイッチ素子のゲート電極間は、ダ
イオードＤで結合されている。ＶGAは電源（通常−５
Ｖ）であり、負荷抵抗を経て各スイッチ素子のゲート電
極に接続されている。また、スイッチ素子のゲート電極
は、書込み用発光素子のゲート電極にも接続される。ス
イッチ素子Ｔ1 のゲート電極にはスタートパルスφS が
加えられ、スイッチ素子のカソード電極には、交互に転
送用クロックパルスφ１，φ２が加えられ、書込み用発
光素子のカソード電極には、書込み信号φI が加えられ
ている。
と発光部を分離したタイプのダイオード結合自己走査型
発光素子アレイの等価回路図を示す。この自己走査型発
光素子アレイは、スイッチ素子Ｔ1 ，Ｔ2 ，Ｔ3 …、書
込み用発光素子Ｌ1 ，Ｌ2 ，Ｌ3 …からなる。スイッチ
素子および発光素子のいずれも３端子発光サイリスタが
用いられる。シフト部の構成は、ダイオード接続を用い
ている。すなわち、スイッチ素子のゲート電極間は、ダ
イオードＤで結合されている。ＶGAは電源（通常−５
Ｖ）であり、負荷抵抗を経て各スイッチ素子のゲート電
極に接続されている。また、スイッチ素子のゲート電極
は、書込み用発光素子のゲート電極にも接続される。ス
イッチ素子Ｔ1 のゲート電極にはスタートパルスφS が
加えられ、スイッチ素子のカソード電極には、交互に転
送用クロックパルスφ１，φ２が加えられ、書込み用発
光素子のカソード電極には、書込み信号φI が加えられ
ている。
【０００７】図２は、チップ上に形成された自己走査型
発光素子アレイの構造を示し、（Ａ）は平面図、（Ｂ）
は平面図のＸ−Ｘ線断面図である。図中、１０はＰ型の
ＧａＡｓ基板、１１はＰ型のＡｌＧａＡｓエピタキシャ
ル膜、１２はＮ型のＡｌＧａＡｓエピタキシャル膜、１
３はＰ型のＡｌＧａＡｓエピタキシャル膜、１４はＮ型
のＡｌＧａＡｓエピタキシャル膜、２１はＰ型のＡｌＧ
ａＡｓのためのオーミック電極、２２はＮ型のＡｌＧａ
Ａｓのためのオーミック電極、２３はＰ型のＧａＡｓの
ためのオーミック電極（裏面共通電極）、６０は保護
膜、７０はＶGA配線、７１はφ１配線、７２はφ２配
線、７３はφI 配線、８０はシフト部カソード島、８１
は結合ダイオード用カソード島、８２は発光点用カソー
ド島、９０は抵抗を、それぞれ示している。
発光素子アレイの構造を示し、（Ａ）は平面図、（Ｂ）
は平面図のＸ−Ｘ線断面図である。図中、１０はＰ型の
ＧａＡｓ基板、１１はＰ型のＡｌＧａＡｓエピタキシャ
ル膜、１２はＮ型のＡｌＧａＡｓエピタキシャル膜、１
３はＰ型のＡｌＧａＡｓエピタキシャル膜、１４はＮ型
のＡｌＧａＡｓエピタキシャル膜、２１はＰ型のＡｌＧ
ａＡｓのためのオーミック電極、２２はＮ型のＡｌＧａ
Ａｓのためのオーミック電極、２３はＰ型のＧａＡｓの
ためのオーミック電極（裏面共通電極）、６０は保護
膜、７０はＶGA配線、７１はφ１配線、７２はφ２配
線、７３はφI 配線、８０はシフト部カソード島、８１
は結合ダイオード用カソード島、８２は発光点用カソー
ド島、９０は抵抗を、それぞれ示している。
【０００８】上記構造では、結合ダイオードとして、Ｐ
ＮＰＮ構造の上部ＰＮ部分を利用している。
ＮＰＮ構造の上部ＰＮ部分を利用している。
【０００９】動作を簡単に説明する。まず転送用クロッ
クパルスφ２の電圧がＬレベルで、スイッチ素子Ｔ2 が
オン状態であるとする。このとき、スイッチ素子Ｔ2 の
ゲート電極の電位はＶGAの−５Ｖからほぼ０Ｖにまで上
昇する。この電位上昇の影響はダイオードＤによってス
イッチ素子Ｔ3 のゲート電極に伝えられ、その電位を約
−１Ｖに（ダイオードＤの順方向立上り電圧（拡散電位
に等しい））に設定する。しかし、ダイオードＤは逆バ
イアス状態であるためゲート電極Ｇ1 への電位の接続は
行われず、ゲート電極Ｇ1 の電位は約−５Ｖのままとな
る。発光サイリスタのオン電圧は、ゲート電極電圧＋ゲ
ート・カソード間のＰＮ接合の拡散電位（約１Ｖ）で近
似されるから、次の転送用クロックパルスφ２のＨレベ
ル電圧は約−２Ｖ（スイッチ素子Ｔ3 をオンせるために
必要な電圧）以下でありかつ約−４Ｖ（スイッチ素子Ｔ
5 をオンさせるために必要な電圧）以上に設定しておけ
ばスイッチ素子Ｔ3 のみがオンし、これ以外のスイッチ
素子はオフのままにすることができる。従って２本の転
送用クロックパルスでオン状態が転送されることにな
る。
クパルスφ２の電圧がＬレベルで、スイッチ素子Ｔ2 が
オン状態であるとする。このとき、スイッチ素子Ｔ2 の
ゲート電極の電位はＶGAの−５Ｖからほぼ０Ｖにまで上
昇する。この電位上昇の影響はダイオードＤによってス
イッチ素子Ｔ3 のゲート電極に伝えられ、その電位を約
−１Ｖに（ダイオードＤの順方向立上り電圧（拡散電位
に等しい））に設定する。しかし、ダイオードＤは逆バ
イアス状態であるためゲート電極Ｇ1 への電位の接続は
行われず、ゲート電極Ｇ1 の電位は約−５Ｖのままとな
る。発光サイリスタのオン電圧は、ゲート電極電圧＋ゲ
ート・カソード間のＰＮ接合の拡散電位（約１Ｖ）で近
似されるから、次の転送用クロックパルスφ２のＨレベ
ル電圧は約−２Ｖ（スイッチ素子Ｔ3 をオンせるために
必要な電圧）以下でありかつ約−４Ｖ（スイッチ素子Ｔ
5 をオンさせるために必要な電圧）以上に設定しておけ
ばスイッチ素子Ｔ3 のみがオンし、これ以外のスイッチ
素子はオフのままにすることができる。従って２本の転
送用クロックパルスでオン状態が転送されることにな
る。
【００１０】スタートパルスφS は、このような転送動
作を開示させるためのパルスであり、スタートパルスφ
S をＨレベル（約０Ｖ）にすると同時に転送用クロック
パルスφ2 をＬレベル（約−２〜約−４Ｖ）とし、スイ
ッチ素子Ｔ1 をオンさせる。その後すぐ、スタートパル
スφS はＬレベルに戻される。
作を開示させるためのパルスであり、スタートパルスφ
S をＨレベル（約０Ｖ）にすると同時に転送用クロック
パルスφ2 をＬレベル（約−２〜約−４Ｖ）とし、スイ
ッチ素子Ｔ1 をオンさせる。その後すぐ、スタートパル
スφS はＬレベルに戻される。
【００１１】いま、スイッチ素子Ｔ2 がオン状態にある
とすると、スイッチ素子Ｔ2 のゲート電極の電位は、Ｖ
GAより上昇し、約０Ｖとなる。したがって、書込み信号
φIの電圧が、ＰＮ接合の拡散電位（約１Ｖ）以下であ
れば、発光素子Ｌ2 を発光状態とすることができる。
とすると、スイッチ素子Ｔ2 のゲート電極の電位は、Ｖ
GAより上昇し、約０Ｖとなる。したがって、書込み信号
φIの電圧が、ＰＮ接合の拡散電位（約１Ｖ）以下であ
れば、発光素子Ｌ2 を発光状態とすることができる。
【００１２】これに対し、スイッチ素子Ｔ1 のゲート電
極は約−５Ｖであり、スイッチ素子Ｔ3 のゲート電極は
約−１Ｖとなる。したがって、発光素子Ｌ1 の書込み電
圧は約−６Ｖ、発光素子Ｌ3 の書込み電圧は約−２Ｖと
なる。これから、発光素子Ｌ 2 のにみ書込める書込み信
号φI の電圧は、−１〜−２Ｖの範囲となる。発光素子
Ｌ2 がオン、すなわち発光状態に入ると、発光強度は書
込み信号φI に流す電流量で決められ、任意の強度にて
画像書込みが可能となる。また、発光状態を次の発光素
子に転送するためには、書込み信号φI ラインの電圧を
一度０Ｖにまでおとし、発光している発光素子をいった
んオフにしておく必要がある。
極は約−５Ｖであり、スイッチ素子Ｔ3 のゲート電極は
約−１Ｖとなる。したがって、発光素子Ｌ1 の書込み電
圧は約−６Ｖ、発光素子Ｌ3 の書込み電圧は約−２Ｖと
なる。これから、発光素子Ｌ 2 のにみ書込める書込み信
号φI の電圧は、−１〜−２Ｖの範囲となる。発光素子
Ｌ2 がオン、すなわち発光状態に入ると、発光強度は書
込み信号φI に流す電流量で決められ、任意の強度にて
画像書込みが可能となる。また、発光状態を次の発光素
子に転送するためには、書込み信号φI ラインの電圧を
一度０Ｖにまでおとし、発光している発光素子をいった
んオフにしておく必要がある。
【００１３】以上のような構成のダイオード結合型自己
走査型発光素子アレイの動作可能な電圧（クロックパル
スのＬレベル電圧）ＶL は、 ＶL ＜ＶGON −２ＶD −Ｉth×ＲP である。ここで、ＶGON はオンしているサイリスタのゲ
ート電圧であり、ＶD は結合ダイオードＤの順方向立ち
上がり電圧、Ｉthはサイリスタがオンできるしきい電
流、ＲP はサイリスタのゲートの寄生抵抗である。それ
ぞれの値は、ＶGONが約０．３Ｖ、ＶD は１．３Ｖ、Ｉ
th×ＲP は約０．３Ｖであり、ＶL ＜−３．１Ｖとな
る。更に、安定動作を実現するには、０．２Ｖ程度の余
裕が必要であり、結局、現状の自己走査型発光素子アレ
イを動作させるには、３．３Ｖ程度の電圧が必要とな
る。このため、いわゆる３．３Ｖ系電源では動作できな
い。
走査型発光素子アレイの動作可能な電圧（クロックパル
スのＬレベル電圧）ＶL は、 ＶL ＜ＶGON −２ＶD −Ｉth×ＲP である。ここで、ＶGON はオンしているサイリスタのゲ
ート電圧であり、ＶD は結合ダイオードＤの順方向立ち
上がり電圧、Ｉthはサイリスタがオンできるしきい電
流、ＲP はサイリスタのゲートの寄生抵抗である。それ
ぞれの値は、ＶGONが約０．３Ｖ、ＶD は１．３Ｖ、Ｉ
th×ＲP は約０．３Ｖであり、ＶL ＜−３．１Ｖとな
る。更に、安定動作を実現するには、０．２Ｖ程度の余
裕が必要であり、結局、現状の自己走査型発光素子アレ
イを動作させるには、３．３Ｖ程度の電圧が必要とな
る。このため、いわゆる３．３Ｖ系電源では動作できな
い。
【００１４】本発明の目的は、動作電圧を引き下げて、
３．０Ｖで動作する自己走査型発光素子アレイを提供す
ることにある。
３．０Ｖで動作する自己走査型発光素子アレイを提供す
ることにある。
【００１５】本発明の他の目的は、論理機能を有する発
光素子を提供することにある。
光素子を提供することにある。
【００１６】本発明のさらに他の目的は、論理機能を有
する発光素子アレイを提供することにある。
する発光素子アレイを提供することにある。
【００１７】
【課題を解決するための手段】本発明によれば、結合ダ
イオードとして、ＰＮ接合の代わりにショットキー接合
を使う。ショットキー接合はＰＮ接合に比べて本質的に
障壁高さが低く、順方向立ち上がり電圧ＶS は約０．８
Ｖ程度となる。このため、電源電圧は、ＰＮ接合を結合
素子として使う場合よりも約０．５Ｖ動作電圧を引き下
げることができる。
イオードとして、ＰＮ接合の代わりにショットキー接合
を使う。ショットキー接合はＰＮ接合に比べて本質的に
障壁高さが低く、順方向立ち上がり電圧ＶS は約０．８
Ｖ程度となる。このため、電源電圧は、ＰＮ接合を結合
素子として使う場合よりも約０．５Ｖ動作電圧を引き下
げることができる。
【００１８】また、ＰＮＰＮ構造のサイリスタの上側の
ＰＮ接合を結合ダイオードとして使うと、このダイオー
ドにしきい電流以上が流れると、サイリスタがオンして
しまい、ダイオードが基板から絶縁されなくなってしま
う。しかし、ＰＮＰ構造の上に金属を設けたショットキ
ー接合では、サイリスタ動作ができないため、ＰＮＰ構
造によって常に基板から絶縁された状態を保つことがで
きる。このため、ショットキー接合を用いることによ
り、自己走査型発光素子アレイと同じプロセス，素子構
造で、種々の論理回路，論理機能を付加できる。
ＰＮ接合を結合ダイオードとして使うと、このダイオー
ドにしきい電流以上が流れると、サイリスタがオンして
しまい、ダイオードが基板から絶縁されなくなってしま
う。しかし、ＰＮＰ構造の上に金属を設けたショットキ
ー接合では、サイリスタ動作ができないため、ＰＮＰ構
造によって常に基板から絶縁された状態を保つことがで
きる。このため、ショットキー接合を用いることによ
り、自己走査型発光素子アレイと同じプロセス，素子構
造で、種々の論理回路，論理機能を付加できる。
【００１９】本発明の第１の態様は、ゲート層にショッ
トキー接触する金属端子を有し、前記ショットキー接触
により構成されるショットキーバリアダイオードを含む
ＰＮＰＮ構造の発光サイリスタである。
トキー接触する金属端子を有し、前記ショットキー接触
により構成されるショットキーバリアダイオードを含む
ＰＮＰＮ構造の発光サイリスタである。
【００２０】本発明の第２の態様は、１次元的に配列さ
れた、ショットキーバリアダイオードを含むＰＮＰＮ構
造の複数個の発光サイリスタと、隣接する発光サイリス
タのゲート電極間を結合する結合ダイオードとを備え、
前記結合ダイオードとして、前記ショットキーバリアダ
イオードを用いたことを特徴とする自己走査型発光素子
アレイである。
れた、ショットキーバリアダイオードを含むＰＮＰＮ構
造の複数個の発光サイリスタと、隣接する発光サイリス
タのゲート電極間を結合する結合ダイオードとを備え、
前記結合ダイオードとして、前記ショットキーバリアダ
イオードを用いたことを特徴とする自己走査型発光素子
アレイである。
【００２１】本発明の第３の態様は、ＰＮＰＮ構造の発
光サイリスタ複数個を一次元的に接続し、隣接する発光
サイリスタのゲート電極間を結合ダイオードにて互いに
接続し、電源電圧ラインを、前記各発光サイリスタに、
各負荷抵抗を介して接続し、前記一次元的に配列された
各発光サイリスタに、２相のクロックパルスラインを、
それぞれ１素子おきに接続し、前記２相のクロックパル
スラインの一方を、スタートパルス形成用ダイオードを
介して、最初に発光すべき発光サイリスタのゲート電極
に接続した自己走査型発光素子アレイにおいて、前記結
合ダイオードおよび前記スタートパルス形成用ダイオー
ドを、前記ＰＮＰＮ構造に形成されたショットキーバリ
アダイオードで構成することを特徴とする自己走査型発
光素子アレイである。
光サイリスタ複数個を一次元的に接続し、隣接する発光
サイリスタのゲート電極間を結合ダイオードにて互いに
接続し、電源電圧ラインを、前記各発光サイリスタに、
各負荷抵抗を介して接続し、前記一次元的に配列された
各発光サイリスタに、２相のクロックパルスラインを、
それぞれ１素子おきに接続し、前記２相のクロックパル
スラインの一方を、スタートパルス形成用ダイオードを
介して、最初に発光すべき発光サイリスタのゲート電極
に接続した自己走査型発光素子アレイにおいて、前記結
合ダイオードおよび前記スタートパルス形成用ダイオー
ドを、前記ＰＮＰＮ構造に形成されたショットキーバリ
アダイオードで構成することを特徴とする自己走査型発
光素子アレイである。
【００２２】本発明の第４の態様は、ＰＮＰＮ構造の発
光サイリスタ複数個を一次元的に接続し、隣接する発光
サイリスタのゲート電極間を結合ダイオードにて互いに
接続し、電源電圧ラインを、前記各発光サイリスタに、
各負荷抵抗を介して接続し、前記一次元的に配列された
各発光サイリスタに、２相のクロックパルスラインを、
それぞれ１素子おきに接続し、前記２相のクロックパル
スラインを、ダイオード−ダイオード・ロジックの論理
和回路または論理積回路を介して、前記電源電圧ライン
に接続した自己走査型発光素子アレイにおいて、前記結
合ダイオードおよび前記論理和回路または論理積回路
を、前記ＰＮＰＮ構造に形成されたショットキーダイオ
ードで構成することを特徴とする自己走査型発光素子ア
レイである。
光サイリスタ複数個を一次元的に接続し、隣接する発光
サイリスタのゲート電極間を結合ダイオードにて互いに
接続し、電源電圧ラインを、前記各発光サイリスタに、
各負荷抵抗を介して接続し、前記一次元的に配列された
各発光サイリスタに、２相のクロックパルスラインを、
それぞれ１素子おきに接続し、前記２相のクロックパル
スラインを、ダイオード−ダイオード・ロジックの論理
和回路または論理積回路を介して、前記電源電圧ライン
に接続した自己走査型発光素子アレイにおいて、前記結
合ダイオードおよび前記論理和回路または論理積回路
を、前記ＰＮＰＮ構造に形成されたショットキーダイオ
ードで構成することを特徴とする自己走査型発光素子ア
レイである。
【００２３】本発明の第５の態様は、ＰＮＰＮ構造の発
光サイリスタ複数個を一次元的に接続し、隣接する発光
サイリスタのゲート電極間を結合ダイオードにて互いに
接続し、電源電圧ラインを、前記各発光サイリスタに、
各負荷抵抗を介して接続し、前記一次元的に配列された
各発光サイリスタに、２相のクロックパルスラインを、
それぞれ１素子おきに接続し、前記２相のクロックパル
スラインの一方を、スタートパルス形成用ダイオードを
介して、最初に発光すべき発光サイリスタのゲート電極
に接続し、前記２相のクロックパルスラインを、ダイオ
ード−ダイオード・ロジックの論理和回路または論理積
回路を介して、前記電源電圧ラインに接続した自己走査
型発光素子アレイにおいて、前記結合ダイオード，前記
スタートパルス用ダイオード，および前記論理和回路ま
たは論理積回路を、前記ＰＮＰＮ構造に形成されたショ
ットキーバリアダイオードで構成することを特徴とする
自己走査型発光素子アレイである。
光サイリスタ複数個を一次元的に接続し、隣接する発光
サイリスタのゲート電極間を結合ダイオードにて互いに
接続し、電源電圧ラインを、前記各発光サイリスタに、
各負荷抵抗を介して接続し、前記一次元的に配列された
各発光サイリスタに、２相のクロックパルスラインを、
それぞれ１素子おきに接続し、前記２相のクロックパル
スラインの一方を、スタートパルス形成用ダイオードを
介して、最初に発光すべき発光サイリスタのゲート電極
に接続し、前記２相のクロックパルスラインを、ダイオ
ード−ダイオード・ロジックの論理和回路または論理積
回路を介して、前記電源電圧ラインに接続した自己走査
型発光素子アレイにおいて、前記結合ダイオード，前記
スタートパルス用ダイオード，および前記論理和回路ま
たは論理積回路を、前記ＰＮＰＮ構造に形成されたショ
ットキーバリアダイオードで構成することを特徴とする
自己走査型発光素子アレイである。
【００２４】本発明の第６の態様は、アノード，カソー
ド，ゲートのいずれかに、ＰＮＰＮ構造に含まれるショ
ットキーバリアダイオードで構成された論理回路であっ
て、発光状態をコントロールする論理回路が接続された
ＰＮＰＮ構造の発光サイリスタである。
ド，ゲートのいずれかに、ＰＮＰＮ構造に含まれるショ
ットキーバリアダイオードで構成された論理回路であっ
て、発光状態をコントロールする論理回路が接続された
ＰＮＰＮ構造の発光サイリスタである。
【００２５】本発明の第７の態様は、ＰＮＰＮ構造に含
まれるショットキーバリアダイオードで構成され、発光
状態をコントロールするセット端子およびリセット端子
が接続されたＰＮＰＮ構造の発光サイリスタである。
まれるショットキーバリアダイオードで構成され、発光
状態をコントロールするセット端子およびリセット端子
が接続されたＰＮＰＮ構造の発光サイリスタである。
【００２６】本発明の第８の態様は、ＰＮＰＮ構造に含
まれるショットキーバリアダイオードで構成され、発光
状態をコントロールするセット端子およびリセット端子
が接続されたＰＮＰＮ構造の発光サイリスタを有するフ
リップフロップ回路である。
まれるショットキーバリアダイオードで構成され、発光
状態をコントロールするセット端子およびリセット端子
が接続されたＰＮＰＮ構造の発光サイリスタを有するフ
リップフロップ回路である。
【００２７】本発明の第９の態様は、第６の態様の論理
回路が、ダイオード−ダイオード・ロジックのＯＲゲー
トまたはＡＮＤゲートである場合に、ゲート入力端子が
２個の発光サイリスタを２次元マトリックス状に配列
し、前記２個のゲート入力端子の一方を行ラインに、ゲ
ート入力端子の他方を列ラインに接続して構成された２
次元マトリックス発光素子アレイである。
回路が、ダイオード−ダイオード・ロジックのＯＲゲー
トまたはＡＮＤゲートである場合に、ゲート入力端子が
２個の発光サイリスタを２次元マトリックス状に配列
し、前記２個のゲート入力端子の一方を行ラインに、ゲ
ート入力端子の他方を列ラインに接続して構成された２
次元マトリックス発光素子アレイである。
【００２８】本発明の第１０の態様は、第６の態様の論
理回路が、ダイオード−ダイオード・ロジックのＡＮＤ
ゲートである場合に、ゲート入力端子がＮ個（Ｎは２以
上の整数）の第１の発光サイリスタを１次元状に配列
し、各第１の発光サイリスタのゲート入力端子を、Ｎ本
のラインにマトリックス状に接続して構成された１次元
マトリックス発光素子アレイである。
理回路が、ダイオード−ダイオード・ロジックのＡＮＤ
ゲートである場合に、ゲート入力端子がＮ個（Ｎは２以
上の整数）の第１の発光サイリスタを１次元状に配列
し、各第１の発光サイリスタのゲート入力端子を、Ｎ本
のラインにマトリックス状に接続して構成された１次元
マトリックス発光素子アレイである。
【００２９】本発明の第１１の態様は、隣接するゲート
間が結合ダイオードで結合されて、一次元的に配列され
た複数個のＰＮＰＮ構造の第１の発光サイリスタよりな
るシフト部と、一次元的に配列された複数個のＰＮＰＮ
構造の第２の発光サイリスタよりなるメモリ部と、一次
元的に配列された複数個のＰＮＰＮ構造の第３の発光サ
イリスタよりなる発光部と、前記メモリ部へデータを書
き込むための書き込みラインと、２入力ＡＮＤゲートと
を備え、前記２入力ＡＮＤゲートの一方の入力は前記書
き込みラインに接続され、他方の入力は前記シフト部の
対応する第１の発光サイリスタのゲートに接続され、前
記２入力ＡＮＤゲートの出力は、前記メモリ部の対応す
る第２の発光サイリスタのゲートに接続され、前記発光
部の第３の発光サイリスタのゲートは、前記メモリ部の
対応する第２の発光サイリスタのゲートに接続されてい
る自己走査型発光素子アレイにおいて、前記結合ダイオ
ードおよび前記２入力ＡＮＤゲートを、前記ＰＮＰＮ構
造に形成されたショットキーダイオードで構成すること
を特徴とする自己走査型発光素子アレイである。
間が結合ダイオードで結合されて、一次元的に配列され
た複数個のＰＮＰＮ構造の第１の発光サイリスタよりな
るシフト部と、一次元的に配列された複数個のＰＮＰＮ
構造の第２の発光サイリスタよりなるメモリ部と、一次
元的に配列された複数個のＰＮＰＮ構造の第３の発光サ
イリスタよりなる発光部と、前記メモリ部へデータを書
き込むための書き込みラインと、２入力ＡＮＤゲートと
を備え、前記２入力ＡＮＤゲートの一方の入力は前記書
き込みラインに接続され、他方の入力は前記シフト部の
対応する第１の発光サイリスタのゲートに接続され、前
記２入力ＡＮＤゲートの出力は、前記メモリ部の対応す
る第２の発光サイリスタのゲートに接続され、前記発光
部の第３の発光サイリスタのゲートは、前記メモリ部の
対応する第２の発光サイリスタのゲートに接続されてい
る自己走査型発光素子アレイにおいて、前記結合ダイオ
ードおよび前記２入力ＡＮＤゲートを、前記ＰＮＰＮ構
造に形成されたショットキーダイオードで構成すること
を特徴とする自己走査型発光素子アレイである。
【００３０】
【００３１】
【実施例１】本実施例は、ショットキー接触のゲート電
極を持った発光サイリスタ、すなわちゲート層にショッ
トキー接触端子を持った発光サイリスタである。
極を持った発光サイリスタ、すなわちゲート層にショッ
トキー接触端子を持った発光サイリスタである。
【００３２】図３に、チップ上に形成された発光サイリ
スタの構造を示す。（Ａ）は平面図、（Ｂ）は平面図の
Ｘ−Ｘ線断面図である。図中、１０は第１の導電型のＧ
ａＡｓ基板、１１は第１の導電型のＡｌＧａＡｓエピタ
キシャル膜、１２は第２の導電型のＡｌＧａＡｓエピタ
キシャル膜、１３は第１の導電型のＡｌＧａＡｓエピタ
キシャル膜、１４は第２の導電型のＡｌＧａＡｓエピタ
キシャル膜、２１は第１の導電型のＡｌＧａＡｓのため
のオーミック電極、２２は第２の導電型のＡｌＧａＡｓ
のためのオーミック電極、２３は第１の導電型のＧａＡ
ｓのためのオーミック電極（裏面共通電極）、６０は保
護膜である。
スタの構造を示す。（Ａ）は平面図、（Ｂ）は平面図の
Ｘ−Ｘ線断面図である。図中、１０は第１の導電型のＧ
ａＡｓ基板、１１は第１の導電型のＡｌＧａＡｓエピタ
キシャル膜、１２は第２の導電型のＡｌＧａＡｓエピタ
キシャル膜、１３は第１の導電型のＡｌＧａＡｓエピタ
キシャル膜、１４は第２の導電型のＡｌＧａＡｓエピタ
キシャル膜、２１は第１の導電型のＡｌＧａＡｓのため
のオーミック電極、２２は第２の導電型のＡｌＧａＡｓ
のためのオーミック電極、２３は第１の導電型のＧａＡ
ｓのためのオーミック電極（裏面共通電極）、６０は保
護膜である。
【００３３】第１の導電型がＰ型の場合、３０はカソー
ド配線、４０はショットキー接触カソード配線、５０は
ゲート配線である。第１の導電型がＮ型の場合、３０は
アノード配線、４０はショットキー接触アノード配線、
５０はゲート配線である。
ド配線、４０はショットキー接触カソード配線、５０は
ゲート配線である。第１の導電型がＮ型の場合、３０は
アノード配線、４０はショットキー接触アノード配線、
５０はゲート配線である。
【００３４】以上の構造の製造方法を、図４を参照して
説明する。なお、第１の導電型は、Ｐ型であるものとす
る。
説明する。なお、第１の導電型は、Ｐ型であるものとす
る。
【００３５】まず、図４（Ａ）に示すように、Ｐ型のＧ
ａＡｓ基板１０上に、Ｐ型のＡｌＧａＡｓエピタキシャ
ル膜１１、Ｎ型のＡｌＧａＡｓエピタキシャル膜１２，
Ｐ型のＡｌＧａＡｓエピタキシャル膜（ゲート層）１
３、Ｎ型のＡｌＧａＡｓエピタキシャル膜（カソード
層）１４をエピタキシャル成長させる。
ａＡｓ基板１０上に、Ｐ型のＡｌＧａＡｓエピタキシャ
ル膜１１、Ｎ型のＡｌＧａＡｓエピタキシャル膜１２，
Ｐ型のＡｌＧａＡｓエピタキシャル膜（ゲート層）１
３、Ｎ型のＡｌＧａＡｓエピタキシャル膜（カソード
層）１４をエピタキシャル成長させる。
【００３６】次に、図４（Ｂ）に示すように、カソード
層１４をパターニングし、ゲート層１３を露出させる。
ゲート層１３上には、ゲートオーミック電極２１（Ａｕ
Ｚｎ）を、カソード層１４上にはカソードオーミック電
極２２（ＡｕＧｅ）をリフトオフで形成する。
層１４をパターニングし、ゲート層１３を露出させる。
ゲート層１３上には、ゲートオーミック電極２１（Ａｕ
Ｚｎ）を、カソード層１４上にはカソードオーミック電
極２２（ＡｕＧｅ）をリフトオフで形成する。
【００３７】次に、図４（Ｃ）に示すように、素子分離
をエッチングによって行う。
をエッチングによって行う。
【００３８】次に、図４（Ｄ）に示すように、保護膜６
０として、ＳｉＯ2 をプラズマＣＶＤで形成する。保護
膜６０に、コンタクトホールをリアクティブイオンエッ
チング（ＲＩＥ）で形成する。
０として、ＳｉＯ2 をプラズマＣＶＤで形成する。保護
膜６０に、コンタクトホールをリアクティブイオンエッ
チング（ＲＩＥ）で形成する。
【００３９】次に、図４（Ｅ）に示すように、アルミ膜
をスパッタリングで形成する。アルミ膜をスパッタで形
成することにより、アルミ膜がゲート層１３に接触する
部分に、初期のクリーニング効果で安定した金属−半導
体接触が実現できる。
をスパッタリングで形成する。アルミ膜をスパッタで形
成することにより、アルミ膜がゲート層１３に接触する
部分に、初期のクリーニング効果で安定した金属−半導
体接触が実現できる。
【００４０】アルミ膜をパターニングして、カソード配
線３０，ショットキー接触カソード配線４０，ゲート配
線５０を形成する。ＧａＡｓ基板１０の裏面に、裏面電
極２３を形成する。
線３０，ショットキー接触カソード配線４０，ゲート配
線５０を形成する。ＧａＡｓ基板１０の裏面に、裏面電
極２３を形成する。
【００４１】以上のような構造の発光サイリスタにおけ
るショットキー接触カソード配線４０とゲート配線５０
との間の電流−電圧特性を図５に示す。ショットキー接
触カソード配線４０を基準に、ゲート配線５０の電位を
変化させた。順方向立ち上がり電圧は約０．８Ｖであ
り、逆方向電流は−１０ｎＡ（−５Ｖ時）となった。
るショットキー接触カソード配線４０とゲート配線５０
との間の電流−電圧特性を図５に示す。ショットキー接
触カソード配線４０を基準に、ゲート配線５０の電位を
変化させた。順方向立ち上がり電圧は約０．８Ｖであ
り、逆方向電流は−１０ｎＡ（−５Ｖ時）となった。
【００４２】以上のように、本実施例では、Ｐ型基板を
用いた発光サイリスタのゲート層上にＡｌショットキー
接触を得た。この構成では、Ａｌ配線材料をそのままシ
ョットキー電極材料に使えるため、工程が簡便である。
しかし、Ａｌ配線材料とは別のショットキー電極を別に
形成してもよい。この場合、Ａｕ，Ａｌ，Ｐｔ，Ｔｉ，
Ｍｏ，Ｗ，ＷＳｉ，ＴａＳｉなどの材料が使える。
用いた発光サイリスタのゲート層上にＡｌショットキー
接触を得た。この構成では、Ａｌ配線材料をそのままシ
ョットキー電極材料に使えるため、工程が簡便である。
しかし、Ａｌ配線材料とは別のショットキー電極を別に
形成してもよい。この場合、Ａｕ，Ａｌ，Ｐｔ，Ｔｉ，
Ｍｏ，Ｗ，ＷＳｉ，ＴａＳｉなどの材料が使える。
【００４３】
【実施例２】本実施例は、ショットキーバリアダイオー
ドを結合ダイオードとして使った自己走査型発光素子ア
レイである。
ドを結合ダイオードとして使った自己走査型発光素子ア
レイである。
【００４４】図６に、回路図を示す。図１の回路の結合
ダイオードＤがショットキーバリアダイオードＳＢに置
き換わっている。
ダイオードＤがショットキーバリアダイオードＳＢに置
き換わっている。
【００４５】図７に、チップ上に形成された自己走査型
発光素子アレイの構造を示す。（Ａ）は平面図、（Ｂ）
は平面図のＸ−Ｘ線断面図である。図中、１０はＰ型の
ＧａＡｓ基板、１１はＰ型のＡｌＧａＡｓエピタキシャ
ル膜、１２はＮ型のＡｌＧａＡｓエピタキシャル膜、１
３はＰ型のＡｌＧａＡｓエピタキシャル膜、１４はＮ型
のＡｌＧａＡｓエピタキシャル膜、２１はＰ型のＡｌＧ
ａＡｓのためのオーミック電極、２２はＮ型のＡｌＧａ
Ａｓのためのオーミック電極、２３はＰ型のＧａＡｓの
ためのオーミック電極（裏面共通電極）、６０は保護
膜、７０はＶGA配線、７１はφ１配線、７２はφ２配
線、７３はφI 配線、８０はシフト部カソード島、８２
は発光部用カソード島、８３は結合ダイオードとして用
いられるショットキーバリアダイオード、９０は抵抗で
ある。
発光素子アレイの構造を示す。（Ａ）は平面図、（Ｂ）
は平面図のＸ−Ｘ線断面図である。図中、１０はＰ型の
ＧａＡｓ基板、１１はＰ型のＡｌＧａＡｓエピタキシャ
ル膜、１２はＮ型のＡｌＧａＡｓエピタキシャル膜、１
３はＰ型のＡｌＧａＡｓエピタキシャル膜、１４はＮ型
のＡｌＧａＡｓエピタキシャル膜、２１はＰ型のＡｌＧ
ａＡｓのためのオーミック電極、２２はＮ型のＡｌＧａ
Ａｓのためのオーミック電極、２３はＰ型のＧａＡｓの
ためのオーミック電極（裏面共通電極）、６０は保護
膜、７０はＶGA配線、７１はφ１配線、７２はφ２配
線、７３はφI 配線、８０はシフト部カソード島、８２
は発光部用カソード島、８３は結合ダイオードとして用
いられるショットキーバリアダイオード、９０は抵抗で
ある。
【００４６】以上の構成のように、ダイオード結合型自
己走査型発光素子アレイにおける結合ダイオードに、シ
ョットキーバリアダイオードを使うと、順方向電圧がＰ
Ｎダイオードに比べて約０．５Ｖ低いため、ＶL ＝−
２．８Ｖで安定した動作が可能となった。
己走査型発光素子アレイにおける結合ダイオードに、シ
ョットキーバリアダイオードを使うと、順方向電圧がＰ
Ｎダイオードに比べて約０．５Ｖ低いため、ＶL ＝−
２．８Ｖで安定した動作が可能となった。
【００４７】
【実施例３】本実施例は、実施例２の自己走査型発光素
子アレイにおいてスタートパルス端子を省略したとき
に、結合ダイオードとしてショットキーバリアダイオー
ドを使った自己走査型発光素子アレイである。スタート
パルス端子を省略することにより、チップ上のボンディ
ングパッドの数を減らしている。図６の回路においてス
タートパルス端子φS を省き、クロックパルス端子φ２
に兼ねさせている。
子アレイにおいてスタートパルス端子を省略したとき
に、結合ダイオードとしてショットキーバリアダイオー
ドを使った自己走査型発光素子アレイである。スタート
パルス端子を省略することにより、チップ上のボンディ
ングパッドの数を減らしている。図６の回路においてス
タートパルス端子φS を省き、クロックパルス端子φ２
に兼ねさせている。
【００４８】このようにスタートパルス端子を省略する
技術は、特開２００１−６８７３６号公報に開示されて
いるが、この場合はＰＮダイオードを用いることにより
実現していた。
技術は、特開２００１−６８７３６号公報に開示されて
いるが、この場合はＰＮダイオードを用いることにより
実現していた。
【００４９】本実施例では、ショットキーバリアダイオ
ードを用いている。図８に、その回路構成を示す。この
場合、発光素子Ｔ1 のゲートは、ショットキーバリアダ
イオード９１を介してクロックパルス端子φ２に接続さ
れる。実施例２と同様、ショットキーバリアダイオード
を使った方がより低い電源電圧で動作可能となる。
ードを用いている。図８に、その回路構成を示す。この
場合、発光素子Ｔ1 のゲートは、ショットキーバリアダ
イオード９１を介してクロックパルス端子φ２に接続さ
れる。実施例２と同様、ショットキーバリアダイオード
を使った方がより低い電源電圧で動作可能となる。
【００５０】
【実施例４】本実施例は、実施例２の自己走査型発光素
子アレイにおいてスタートパルス端子およびＶGA端子を
省略したときに、結合ダイオードとしてショットキーバ
リアダイオードを使った自己走査型発光素子アレイであ
る。スタートパルス端子およびＶGA端子を省略すること
により、チップ上のボンディングパッドの数を減らして
いる。図８の回路においてＶGA端子を省き、φ１とφ２
のクロックパルスから合成する。
子アレイにおいてスタートパルス端子およびＶGA端子を
省略したときに、結合ダイオードとしてショットキーバ
リアダイオードを使った自己走査型発光素子アレイであ
る。スタートパルス端子およびＶGA端子を省略すること
により、チップ上のボンディングパッドの数を減らして
いる。図８の回路においてＶGA端子を省き、φ１とφ２
のクロックパルスから合成する。
【００５１】このようにスタートパルス端子およびＶGA
端子を省略する技術は、特開２００１−６８７３６号公
報に開示されているが、この場合はＰＮダイオードを用
いることにより実現していた。
端子を省略する技術は、特開２００１−６８７３６号公
報に開示されているが、この場合はＰＮダイオードを用
いることにより実現していた。
【００５２】本実施例では、ショットキーバリアダイオ
ードを用いる。図９に、その回路構成を示す。ダイオー
ド−ダイオード・ロジックのＯＲゲートのダイオードと
して、ショットキーバリアダイオード９２，９３を用い
ている。
ードを用いる。図９に、その回路構成を示す。ダイオー
ド−ダイオード・ロジックのＯＲゲートのダイオードと
して、ショットキーバリアダイオード９２，９３を用い
ている。
【００５３】従来のように、ダイオードとして、ゲート
−カソード間のＰＮ接合を使うと、このダイオードにあ
る値以上の電流を流した場合、このＰＮ接合を含むＰＮ
ＰＮ寄生サイリスタがオンしてしまい、ＶGA端子の電圧
は、おおよそＶD （ダイオードの順方向立ち上がり電
圧）に固定されてしまう。このため、ＶGAラインに流せ
る電流には限度があった。しかし、本実施例のように、
ＰＮ接合の代わりにショットキーバリアダイオード９
２，９３を使うことで、寄生サイリスタができないた
め、ＶGAラインに流す電流値に制限がなくなった。この
ＶGAラインに流れる電流により、自己走査型発光素子ア
レイの転送速度が規定されるため、ショットキーバリア
ダイオードを使うことによって、高速に転送する自己走
査型発光素子アレイを実現できた。
−カソード間のＰＮ接合を使うと、このダイオードにあ
る値以上の電流を流した場合、このＰＮ接合を含むＰＮ
ＰＮ寄生サイリスタがオンしてしまい、ＶGA端子の電圧
は、おおよそＶD （ダイオードの順方向立ち上がり電
圧）に固定されてしまう。このため、ＶGAラインに流せ
る電流には限度があった。しかし、本実施例のように、
ＰＮ接合の代わりにショットキーバリアダイオード９
２，９３を使うことで、寄生サイリスタができないた
め、ＶGAラインに流す電流値に制限がなくなった。この
ＶGAラインに流れる電流により、自己走査型発光素子ア
レイの転送速度が規定されるため、ショットキーバリア
ダイオードを使うことによって、高速に転送する自己走
査型発光素子アレイを実現できた。
【００５４】以上の実施例では、スタートパルス端子お
よびＶGA端子の両方を省略したが、ＶGA端子のみを省略
してもよい。この場合には、図１の回路において、ショ
ットキーバリアダイオード９２，９３よりなるＯＲゲー
トを設けることになる。
よびＶGA端子の両方を省略したが、ＶGA端子のみを省略
してもよい。この場合には、図１の回路において、ショ
ットキーバリアダイオード９２，９３よりなるＯＲゲー
トを設けることになる。
【００５５】
【実施例５】本実施例は、ダイオード−ダイオード・ロ
ジックのＯＲゲートを発光サイリスタのゲート上に設
け、２つ以上のゲート信号の論理和によって発光状態を
コントロールできる発光サイリスタである。
ジックのＯＲゲートを発光サイリスタのゲート上に設
け、２つ以上のゲート信号の論理和によって発光状態を
コントロールできる発光サイリスタである。
【００５６】図１０は、その回路構成と真理値表を示
す。真理値表において、「＊」は、ＨレベルおよびＬレ
ベルのどちらでもよいことを表す。図１０（Ａ）に示す
ように、３端子サイリスタ（第１導電型はＮ型）９４の
ゲート端子Ｇにショットキーバリアダイオード９５，９
６よりなるダイオード−ダイオード・ロジックのＯＲゲ
ートが付加されている。発光サイリスタ９４のカソード
は直接に接地され、ダイオード９６のカソードは、抵抗
１２０を介して接地されている。Ｄ1 ，Ｄ2 は、ダイオ
ード９５，９６のアノード端子１１０，１１１である。
す。真理値表において、「＊」は、ＨレベルおよびＬレ
ベルのどちらでもよいことを表す。図１０（Ａ）に示す
ように、３端子サイリスタ（第１導電型はＮ型）９４の
ゲート端子Ｇにショットキーバリアダイオード９５，９
６よりなるダイオード−ダイオード・ロジックのＯＲゲ
ートが付加されている。発光サイリスタ９４のカソード
は直接に接地され、ダイオード９６のカソードは、抵抗
１２０を介して接地されている。Ｄ1 ，Ｄ2 は、ダイオ
ード９５，９６のアノード端子１１０，１１１である。
【００５７】図１１は、その構造を示す図であり、
（Ａ）は平面図、（Ｂ）は断面図である。なお、図１１
において、図３と同一の要素には、同一の参照番号を付
して示してある。ダイオード９５，９６は、アノード端
子１１０，１１１と、ゲート層１３とのショットキー接
触により形成される。抵抗１２０は、ゲート層１３の幅
を細め、くびれ状態となるようにして形成した。一方、
抵抗１２０の他端はゲート層１３上に電極２１でオーミ
ック接触をとり、これに接続される配線１００は接地さ
れる。
（Ａ）は平面図、（Ｂ）は断面図である。なお、図１１
において、図３と同一の要素には、同一の参照番号を付
して示してある。ダイオード９５，９６は、アノード端
子１１０，１１１と、ゲート層１３とのショットキー接
触により形成される。抵抗１２０は、ゲート層１３の幅
を細め、くびれ状態となるようにして形成した。一方、
抵抗１２０の他端はゲート層１３上に電極２１でオーミ
ック接触をとり、これに接続される配線１００は接地さ
れる。
【００５８】３端子発光サイリスタ９４は、もともとゲ
ートとアノードの２つの端子でコントロールされる論理
回路と考えられる。すなわち、発光状態Ｌ（１が発光、
０が非発光を表す）は、ゲートレベルＧ（Ｈレベルが
１、Ｌレベルが０を表す）とアノードレベルＡ（Ｈレベ
ルが１、Ｌレベルが０を表す）を使い、
ートとアノードの２つの端子でコントロールされる論理
回路と考えられる。すなわち、発光状態Ｌ（１が発光、
０が非発光を表す）は、ゲートレベルＧ（Ｈレベルが
１、Ｌレベルが０を表す）とアノードレベルＡ（Ｈレベ
ルが１、Ｌレベルが０を表す）を使い、
【００５９】
【数１】
【００６０】で表される。このため、発光サイリスタ９
４をオンさせるには、図１０（Ｂ）の真理値表に示すよ
うに、Ｄ1 ，Ｄ2 の両端子が共にＬレベルのときにアノ
ードレベルＡをＨレベルとしたとき点灯させることがで
きる。
４をオンさせるには、図１０（Ｂ）の真理値表に示すよ
うに、Ｄ1 ，Ｄ2 の両端子が共にＬレベルのときにアノ
ードレベルＡをＨレベルとしたとき点灯させることがで
きる。
【００６１】以上の実施例では、発光サイリスタの第１
の導電型をＮ型とした場合を示したが、Ｐ型の場合も、
同様に構成できる。図１２に、その回路図および真理値
表を示す。図１２（Ａ）に示すように、発光サイリスタ
９７のゲートにダイオード−ダイオード・ロジックのＡ
ＮＤゲートが付加されている。このＡＮＤゲートは、シ
ョットキーバリアダイオード９５，９６で構成される。
ショットキーバリアダイオードの向きが図１０の場合と
は逆向きになる。
の導電型をＮ型とした場合を示したが、Ｐ型の場合も、
同様に構成できる。図１２に、その回路図および真理値
表を示す。図１２（Ａ）に示すように、発光サイリスタ
９７のゲートにダイオード−ダイオード・ロジックのＡ
ＮＤゲートが付加されている。このＡＮＤゲートは、シ
ョットキーバリアダイオード９５，９６で構成される。
ショットキーバリアダイオードの向きが図１０の場合と
は逆向きになる。
【００６２】以上の構成において、発光サイリスタのカ
ソードレベルをＫ（Ｈレベルが１、Ｌレベルが０を表
す）とすると、
ソードレベルをＫ（Ｈレベルが１、Ｌレベルが０を表
す）とすると、
【００６３】
【数２】
【００６４】となる。
【００６５】また、第１の導電型がＮ型の場合で、ダイ
オード−ダイオード・ロジックのＡＮＤゲートと組み合
わせた場合の回路構成および真理値表を図１３に示す。
図１４に、その構造を示す。図中、１３はゲート層、２
１はオーミック電極、１１２，１１３はＡＮＤ入力端子
Ｄ1 ，Ｄ2 、１１４はＡＮＤ出力端子、１３０はダイオ
ード−ダイオード・ロジックでのＡＮＤゲートである。
オード−ダイオード・ロジックのＡＮＤゲートと組み合
わせた場合の回路構成および真理値表を図１３に示す。
図１４に、その構造を示す。図中、１３はゲート層、２
１はオーミック電極、１１２，１１３はＡＮＤ入力端子
Ｄ1 ，Ｄ2 、１１４はＡＮＤ出力端子、１３０はダイオ
ード−ダイオード・ロジックでのＡＮＤゲートである。
【００６６】ダイオード−ダイオード・ロジックによる
ＡＮＤゲート１３０は、図１４に示すように、発光サイ
リスタのゲートとは独立した島の上に形成される。
ＡＮＤゲート１３０は、図１４に示すように、発光サイ
リスタのゲートとは独立した島の上に形成される。
【００６７】図１３の回路構成において、第１の導電型
がＰ型の場合の回路図および真理値表を図１５に示す。
発光サイリスタ９４のゲートにダイオード−ダイオード
・ロジックのＯＲゲートが付加される。ＯＲゲートは、
ショットキーバリアダイオード９５，９６で構成され
る。
がＰ型の場合の回路図および真理値表を図１５に示す。
発光サイリスタ９４のゲートにダイオード−ダイオード
・ロジックのＯＲゲートが付加される。ＯＲゲートは、
ショットキーバリアダイオード９５，９６で構成され
る。
【００６８】以上では、発光サイリスタのゲートにダイ
オード−ダイオード・ロジック（ＤＤＬ）を付加した例
を示したが、アノードまたはカソードにＤＤＬを付加し
てもよい。式（１），（２）で示したように、アノード
またはカソードとゲートとの論理値が逆のときにオンし
ているため、ＮＯＴゲートを準備しなくても、種々の論
理を実現できる。論理回路の例を図１６〜図１９に示
す。
オード−ダイオード・ロジック（ＤＤＬ）を付加した例
を示したが、アノードまたはカソードにＤＤＬを付加し
てもよい。式（１），（２）で示したように、アノード
またはカソードとゲートとの論理値が逆のときにオンし
ているため、ＮＯＴゲートを準備しなくても、種々の論
理を実現できる。論理回路の例を図１６〜図１９に示
す。
【００６９】図１６は、発光サイリスタ９４のアノード
にショットキーバリアダイオード９８を付加した例であ
る。
にショットキーバリアダイオード９８を付加した例であ
る。
【００７０】図１７は、発光サイリスタ９４のアノード
に、ショットキーバリアダイオード９５，９６よりなる
ＯＲゲートを付加した例である。
に、ショットキーバリアダイオード９５，９６よりなる
ＯＲゲートを付加した例である。
【００７１】図１８は、発光サイリスタ９７のカソード
にショットキーバリアダイオード９８を付加した例であ
る。
にショットキーバリアダイオード９８を付加した例であ
る。
【００７２】図１９は、発光サイリスタ９７のカソード
に、ショットキーバリアダイオード９５，９６よりなる
ＡＮＤゲートを付加した例である。
に、ショットキーバリアダイオード９５，９６よりなる
ＡＮＤゲートを付加した例である。
【００７３】本実施例では、各論理ゲートの入力を２本
の場合について述べたが、同様の考え方で３本以上に拡
張できることは、当業者であれば容易に理解できるであ
ろう。
の場合について述べたが、同様の考え方で３本以上に拡
張できることは、当業者であれば容易に理解できるであ
ろう。
【００７４】
【実施例６】本実施例は、順序回路としてＲＳ−ＦＦ
（セット・リセット・フリップフロップ）を付加し、発
光状態をコントロールできる発光サイリスタである。
（セット・リセット・フリップフロップ）を付加し、発
光状態をコントロールできる発光サイリスタである。
【００７５】図２０に、その構成と、状態遷移動作を示
す。状態遷移動作を表す図２０（Ｂ）では、２つの状態
［ＯＮ］と［ＯＦＦ］から、セット，リセットパルスに
よって、状態が変化する様子を表している。この構成に
よれば、発光サイリスタ９７がオン状態を保持する特性
を生かし、セットおよびリセット端子をショットキーバ
リアダイオード９５，９６で付加した。セット端子をＨ
レベルとすることで、発光サイリスタのゲート端子の電
圧が基板電位に近づき、発光サイリスタがオンする。オ
ン状態でリセット端子をＨレベルとすると、ショットキ
ーバリアダイオード９５の立ち上がり電圧のほうがオン
状態の発光サイリスタのカソード電圧よりも絶対値とし
て小さくなり、ショットキーバリアダイオード９５の立
ち上がり電圧でクランプされる。このため、発光サイリ
スタはオフ状態となる。
す。状態遷移動作を表す図２０（Ｂ）では、２つの状態
［ＯＮ］と［ＯＦＦ］から、セット，リセットパルスに
よって、状態が変化する様子を表している。この構成に
よれば、発光サイリスタ９７がオン状態を保持する特性
を生かし、セットおよびリセット端子をショットキーバ
リアダイオード９５，９６で付加した。セット端子をＨ
レベルとすることで、発光サイリスタのゲート端子の電
圧が基板電位に近づき、発光サイリスタがオンする。オ
ン状態でリセット端子をＨレベルとすると、ショットキ
ーバリアダイオード９５の立ち上がり電圧のほうがオン
状態の発光サイリスタのカソード電圧よりも絶対値とし
て小さくなり、ショットキーバリアダイオード９５の立
ち上がり電圧でクランプされる。このため、発光サイリ
スタはオフ状態となる。
【００７６】第１の導電型がＰ型である構造例を図２１
に示す。（Ａ）は上面図、（Ｂ）は断面図である。図
中、１４０はセット端子、１４１はカソード端子、１４
２はリセット端子である。なお、その他の構成要素で、
図３の構成要素と同一の要素には、同一の参照番号を付
して示している。この構造では、リセット端子用のショ
ットキーバリアダイオードを発光サイリスタ９５のカソ
ード島上に作製している。
に示す。（Ａ）は上面図、（Ｂ）は断面図である。図
中、１４０はセット端子、１４１はカソード端子、１４
２はリセット端子である。なお、その他の構成要素で、
図３の構成要素と同一の要素には、同一の参照番号を付
して示している。この構造では、リセット端子用のショ
ットキーバリアダイオードを発光サイリスタ９５のカソ
ード島上に作製している。
【００７７】さらに、２個の発光サイリスタを用い、セ
ット端子，リセット端子を２個ずつとし、それぞれの論
理積によりコントロールできる構成例を図２２に示す。
図中、ＳＢはショットキーバリアダイオードを示す。そ
れぞれが２本のアドレス線でコントロールできるように
なるため、任意のビットをセット／リセットできる、ス
タティックなメモリとして使える。もちろん、セット／
リセット端子を３本以上とすることも可能である。
ット端子，リセット端子を２個ずつとし、それぞれの論
理積によりコントロールできる構成例を図２２に示す。
図中、ＳＢはショットキーバリアダイオードを示す。そ
れぞれが２本のアドレス線でコントロールできるように
なるため、任意のビットをセット／リセットできる、ス
タティックなメモリとして使える。もちろん、セット／
リセット端子を３本以上とすることも可能である。
【００７８】
【実施例７】本実施例は、実施例５のダイオード−ダイ
オード・ロジックのＡＮＤゲート付き発光サイリスタ
（図１２）を用いて、２次元マトリックスの発光素子ア
レイを実現したものである。
オード・ロジックのＡＮＤゲート付き発光サイリスタ
（図１２）を用いて、２次元マトリックスの発光素子ア
レイを実現したものである。
【００７９】図２３に、その回路を示す。発光サイリス
タＴij（ｉ＝１，２，３，…、ｊ＝１，２，３，…）が
マトリックス状に配列され、各発光サイリスタのゲート
には、２個のショットキーバリアダイオードＳＢにより
構成される２入力ＡＮＤゲートが接続されている。ＡＮ
Ｄゲートの２個の入力端子は、それぞれ、行ラインＲｉ
（ｉ＝１，２，３，…）および列ラインＣｊ（ｊ＝１，
２，３，…）に接続されている。
タＴij（ｉ＝１，２，３，…、ｊ＝１，２，３，…）が
マトリックス状に配列され、各発光サイリスタのゲート
には、２個のショットキーバリアダイオードＳＢにより
構成される２入力ＡＮＤゲートが接続されている。ＡＮ
Ｄゲートの２個の入力端子は、それぞれ、行ラインＲｉ
（ｉ＝１，２，３，…）および列ラインＣｊ（ｊ＝１，
２，３，…）に接続されている。
【００８０】発光サイリスタの各ゲートは、また、対応
する各抵抗Ｒを介して基板電位端子Ｖsub に接続され、
発光サイリスタの各カソードは、抵抗ＲK を介して共通
のカソード端子Ｋに接続されている。
する各抵抗Ｒを介して基板電位端子Ｖsub に接続され、
発光サイリスタの各カソードは、抵抗ＲK を介して共通
のカソード端子Ｋに接続されている。
【００８１】以上のような構成の２次元マトリックス発
光素子アレイにおいて、行ラインＲｉおよび列ラインＣ
ｊがともにＨレベルのとき、端子ＫがＬレベルでサイリ
スタＴijが点灯する。また、ある発光サイリスタが点灯
した状態でも、別の発光サイリスタを指定すれば、この
指定された発光サイリスタも同時に点灯できる。すなわ
ち、複数の発光点をスタティックに点灯できる。
光素子アレイにおいて、行ラインＲｉおよび列ラインＣ
ｊがともにＨレベルのとき、端子ＫがＬレベルでサイリ
スタＴijが点灯する。また、ある発光サイリスタが点灯
した状態でも、別の発光サイリスタを指定すれば、この
指定された発光サイリスタも同時に点灯できる。すなわ
ち、複数の発光点をスタティックに点灯できる。
【００８２】以上の実施例では、ＡＮＤゲートを用いた
が、ＯＲゲートを用いることもできることは、当業者に
は容易に理解できるであろう。
が、ＯＲゲートを用いることもできることは、当業者に
は容易に理解できるであろう。
【００８３】
【実施例８】本実施例は、実施例５のダイオード−ダイ
オード・ロジックのＡＮＤゲート付き発光サイリスタ
（図１２）を用いて、１次元配列発光サイリスタアレイ
を実現したものである。
オード・ロジックのＡＮＤゲート付き発光サイリスタ
（図１２）を用いて、１次元配列発光サイリスタアレイ
を実現したものである。
【００８４】図２４に、その回路を示す。各発光サイリ
スタＴのゲートには、３個のショットキーバリアダイオ
ードＳＢよりなる３入力ＡＮＤゲートが設けられてい
る。これら各ＡＮＤゲートの３個の入力端子は、３組の
信号線（Ａ1 ，Ａ2 ，Ａ3 ）、（Ｂ1 ，Ｂ2 ，Ｂ3 ）、
（Ｃ1 ，Ｃ2 ，Ｃ3 ）にマトリックス状に接続すること
によって、９本の信号線（Ａ1 〜Ａ3 ，Ｂ1 〜Ｂ3 ，Ｃ
1 〜Ｃ3 ）によって、２７個の発光サイリスタの発光を
コントロールできる（図では、ゲート入力端子の１つが
信号線Ａ1 につながっている部分しか描いていないが、
実際にはこの３倍の発光素子が並ぶ）。
スタＴのゲートには、３個のショットキーバリアダイオ
ードＳＢよりなる３入力ＡＮＤゲートが設けられてい
る。これら各ＡＮＤゲートの３個の入力端子は、３組の
信号線（Ａ1 ，Ａ2 ，Ａ3 ）、（Ｂ1 ，Ｂ2 ，Ｂ3 ）、
（Ｃ1 ，Ｃ2 ，Ｃ3 ）にマトリックス状に接続すること
によって、９本の信号線（Ａ1 〜Ａ3 ，Ｂ1 〜Ｂ3 ，Ｃ
1 〜Ｃ3 ）によって、２７個の発光サイリスタの発光を
コントロールできる（図では、ゲート入力端子の１つが
信号線Ａ1 につながっている部分しか描いていないが、
実際にはこの３倍の発光素子が並ぶ）。
【００８５】各発光サイリスタＴのカソードは、抵抗Ｒ
K を介してφI ラインに接続され、各発光サイリスタの
ゲートは、抵抗Ｒを経て、基板電位Ｖsub に接続されて
いる。
K を介してφI ラインに接続され、各発光サイリスタの
ゲートは、抵抗Ｒを経て、基板電位Ｖsub に接続されて
いる。
【００８６】図２５に、チップ上に形成された発光サイ
リスタアレイの構造を示す。（Ａ）は平面図、（Ｂ）は
（Ａ）のＸ−Ｘ線断面図である。図中、図３の構成要素
と同一の要素には、同一の参照番号を付して示してい
る。なお、図２５では抵抗ＲKは図示していない。
リスタアレイの構造を示す。（Ａ）は平面図、（Ｂ）は
（Ａ）のＸ−Ｘ線断面図である。図中、図３の構成要素
と同一の要素には、同一の参照番号を付して示してい
る。なお、図２５では抵抗ＲKは図示していない。
【００８７】
【実施例９】本実施例は、実施例８の回路（図２４）
に、発光サイリスタ列をもう１列設けたものである。す
なわち、３入力ＡＮＤゲート付き発光サイリスタＴを使
った発光サイリスタアレイを、データを記憶するメモリ
用とし、さらに発光サイリスタＬ列を設けたものであ
る。図２６に、回路構成を示す。各発光サイリスタＬの
ゲートは、対応する発光サイリスタＴのゲートに接続さ
れ、各発光サイリスタＬのカソードは抵抗ＲK Ｌを介し
てφL ラインに接続されている。
に、発光サイリスタ列をもう１列設けたものである。す
なわち、３入力ＡＮＤゲート付き発光サイリスタＴを使
った発光サイリスタアレイを、データを記憶するメモリ
用とし、さらに発光サイリスタＬ列を設けたものであ
る。図２６に、回路構成を示す。各発光サイリスタＬの
ゲートは、対応する発光サイリスタＴのゲートに接続さ
れ、各発光サイリスタＬのカソードは抵抗ＲK Ｌを介し
てφL ラインに接続されている。
【００８８】この構成では、φI ラインに接続されてい
る発光サイリスタＴをメモリ素子として使い、データを
書き込んだ後、φL ラインをＬレベルとすることで、発
光サイリスタＴに記憶されているデータにしたがって発
光サイリスタＬが点灯する。
る発光サイリスタＴをメモリ素子として使い、データを
書き込んだ後、φL ラインをＬレベルとすることで、発
光サイリスタＴに記憶されているデータにしたがって発
光サイリスタＬが点灯する。
【００８９】駆動タイミング波形を図２７に示す。２７
点のデータをφI ラインに接続された発光サイリスタに
記憶させ、その後、φL ラインをＬレベルとすること
で、φ I ラインのデータに従って点灯する。図２６で
は、各発光サイリスタＬのカソードは直接φL ラインに
接続されているため、φL ラインを駆動するドライバは
点灯数に応じた電流を供給できる回路となっている。
点のデータをφI ラインに接続された発光サイリスタに
記憶させ、その後、φL ラインをＬレベルとすること
で、φ I ラインのデータに従って点灯する。図２６で
は、各発光サイリスタＬのカソードは直接φL ラインに
接続されているため、φL ラインを駆動するドライバは
点灯数に応じた電流を供給できる回路となっている。
【００９０】
【実施例１０】本実施例は、２入力ＡＮＤゲートと自己
走査型発光素子アレイとを組み合わせた例である。図２
８に、その回路を示す。ゲート間がショットキーゲート
ダイオードで接続された発光サイリスタ列よりなるシフ
ト部１５０と、メモリ用の発光サイリスタＴn 列よりな
るメモリ部１６０と、点灯用の発光サイリスタＬn 列よ
りなる発光部１７０とを備え、サイリスタＴのゲート
は、ショットキーバリアダイオードで構成される２入力
ＡＮＤゲート１８０に接続され、ＡＮＤゲートの入力端
子は、書き込み（Ｗｒｉｔｅ）ラインおよびシフト部サ
イリスタのゲートにそれぞれ接続されている。
走査型発光素子アレイとを組み合わせた例である。図２
８に、その回路を示す。ゲート間がショットキーゲート
ダイオードで接続された発光サイリスタ列よりなるシフ
ト部１５０と、メモリ用の発光サイリスタＴn 列よりな
るメモリ部１６０と、点灯用の発光サイリスタＬn 列よ
りなる発光部１７０とを備え、サイリスタＴのゲート
は、ショットキーバリアダイオードで構成される２入力
ＡＮＤゲート１８０に接続され、ＡＮＤゲートの入力端
子は、書き込み（Ｗｒｉｔｅ）ラインおよびシフト部サ
イリスタのゲートにそれぞれ接続されている。
【００９１】以上の構成において、シフト部が指定する
メモリ部サイリスタＴn を点灯させたい場合は、Ｗｒｉ
ｔｅラインをＨレベルとし、点灯させたくない場合はＬ
レベルとする。この情報は、メモリ部サイリスタＴn
（メモリ素子）に記憶され、発光部サイリスタＬn は発
光ラインφL をＬレベルとしたとき、この情報に基づい
て点灯する。
メモリ部サイリスタＴn を点灯させたい場合は、Ｗｒｉ
ｔｅラインをＨレベルとし、点灯させたくない場合はＬ
レベルとする。この情報は、メモリ部サイリスタＴn
（メモリ素子）に記憶され、発光部サイリスタＬn は発
光ラインφL をＬレベルとしたとき、この情報に基づい
て点灯する。
【００９２】以上の構成を採ることにより、複数の発光
データをメモリ部サイリスタＴn 上に書き込んだ上で、
一度に発光部サイリスタＬn を同時点灯することによ
り、積分光量を稼ぐことができる。
データをメモリ部サイリスタＴn 上に書き込んだ上で、
一度に発光部サイリスタＬn を同時点灯することによ
り、積分光量を稼ぐことができる。
【００９３】図２８の構造例を、図２９に示す。図２９
では、φM およびφL ラインと発光サイリスタのカソー
ドとの間の抵抗は図示を省略した。なお図２９におい
て、図３と同一の構成要素には同一の参照番号を付して
示す。ただし、２４は、ショットキー電極を示してい
る。
では、φM およびφL ラインと発光サイリスタのカソー
ドとの間の抵抗は図示を省略した。なお図２９におい
て、図３と同一の構成要素には同一の参照番号を付して
示す。ただし、２４は、ショットキー電極を示してい
る。
【００９４】図３０に駆動パルスの例を示す。シフト部
１５０の指定する発光点番号のメモリ部サイリスタＴn
（メモリ素子）をオンさせるには、Ｗｒｉｔｅ端子をＨ
レベルとし、オンさせないときはＬレベルとする。デー
タセット第１〜第８の８発光点用データをメモリ部サイ
リスタＴ1 〜Ｔ8 に記憶させた後、Ｗｒｉｔｅ端子をＬ
レベルとし、発光ラインφL をＬレベルとすることで、
発光部サイリスタＬ1〜Ｌ8 のうち、Ｗｒｉｔｅ端子に
入力されたデータによって指定される発光部サイリスタ
が点灯する。その後、メモリラインφM をＨレベルとし
て、メモリ素子を消去する。所定の点灯時間の後に、発
光ラインφL をＨレベルとして、発光部サイリスタＬn
を消灯した後、次のデータセット第９〜第１６の８発光
点用データをＷｒｉｔｅ端子から読み込んでいく。
１５０の指定する発光点番号のメモリ部サイリスタＴn
（メモリ素子）をオンさせるには、Ｗｒｉｔｅ端子をＨ
レベルとし、オンさせないときはＬレベルとする。デー
タセット第１〜第８の８発光点用データをメモリ部サイ
リスタＴ1 〜Ｔ8 に記憶させた後、Ｗｒｉｔｅ端子をＬ
レベルとし、発光ラインφL をＬレベルとすることで、
発光部サイリスタＬ1〜Ｌ8 のうち、Ｗｒｉｔｅ端子に
入力されたデータによって指定される発光部サイリスタ
が点灯する。その後、メモリラインφM をＨレベルとし
て、メモリ素子を消去する。所定の点灯時間の後に、発
光ラインφL をＨレベルとして、発光部サイリスタＬn
を消灯した後、次のデータセット第９〜第１６の８発光
点用データをＷｒｉｔｅ端子から読み込んでいく。
【００９５】このように、８発光点を一区切りとし、こ
の区切り毎に発光ラインφL をＬレベルとして発光させ
ている。このような駆動方法を採ることにより、チップ
側の構成は同じでも駆動波形を変化させることによって
同時点灯数を変更できる。
の区切り毎に発光ラインφL をＬレベルとして発光させ
ている。このような駆動方法を採ることにより、チップ
側の構成は同じでも駆動波形を変化させることによって
同時点灯数を変更できる。
【図１】５Ｖで駆動され、かつ、シフト部と発光部を分
離したタイプのダイオード結合自己走査型発光素子アレ
イの等価回路図である。
離したタイプのダイオード結合自己走査型発光素子アレ
イの等価回路図である。
【図２】チップ上に形成された自己走査型発光素子アレ
イを示し、（Ａ）は平面図、（Ｂ）は平面図のＸ−Ｘ線
断面図である。
イを示し、（Ａ）は平面図、（Ｂ）は平面図のＸ−Ｘ線
断面図である。
【図３】実施例１の発光サイリスタの構造を示す図であ
り、（Ａ）は平面図、（Ｂ）は平面図のＸ−Ｘ線断面図
である。
り、（Ａ）は平面図、（Ｂ）は平面図のＸ−Ｘ線断面図
である。
【図４】図３の発光サイリスタの製造方法を示す図であ
る。
る。
【図５】図３の発光サイリスタの電流−電圧特性を示す
図である。
図である。
【図６】実施例２の自己走査型発光素子アレイの等価回
路図である。
路図である。
【図７】図６の自己走査型発光素子アレイの構造を示す
図であり、（Ａ）は平面図、（Ｂ）は平面図のＸ−Ｘ線
断面図である。
図であり、（Ａ）は平面図、（Ｂ）は平面図のＸ−Ｘ線
断面図である。
【図８】実施例３の自己走査型発光素子アレイの等価回
路図である。
路図である。
【図９】実施例４の自己走査型発光素子アレイの等価回
路図である。
路図である。
【図１０】実施例５の発光サイリスタの構成を示す図で
あり、（Ａ）は回路図、（Ｂ）は真理値表である。
あり、（Ａ）は回路図、（Ｂ）は真理値表である。
【図１１】図１０の発光サイリスタの構造を示す図であ
り、（Ａ）は平面図、（Ｂ）は断面図である。
り、（Ａ）は平面図、（Ｂ）は断面図である。
【図１２】実施例５の発光サイリスタの他の構成を示す
図であり、（Ａ）は回路図、（Ｂ）は真理値表である。
図であり、（Ａ）は回路図、（Ｂ）は真理値表である。
【図１３】実施例５の発光サイリスタの他の構成を示す
図であり、（Ａ）は回路図、（Ｂ）は真理値表である。
図であり、（Ａ）は回路図、（Ｂ）は真理値表である。
【図１４】図１３の発光サイリスタの構成を示す図であ
り、（Ａ）は平面図、（Ｂ）は断面図である。
り、（Ａ）は平面図、（Ｂ）は断面図である。
【図１５】実施例５の発光サイリスタの他の構成を示す
図であり、（Ａ）は回路図、（Ｂ）は真理値表である。
図であり、（Ａ）は回路図、（Ｂ）は真理値表である。
【図１６】実施例５の発光サイリスタの他の構成を示す
図であり、（Ａ）は回路図、（Ｂ）は真理値表である。
図であり、（Ａ）は回路図、（Ｂ）は真理値表である。
【図１７】実施例５の発光サイリスタの他の構成を示す
図であり、（Ａ）は回路図、（Ｂ）は真理値表である。
図であり、（Ａ）は回路図、（Ｂ）は真理値表である。
【図１８】実施例５の発光サイリスタの他の構成を示す
図であり、（Ａ）は回路図、（Ｂ）は真理値表である。
図であり、（Ａ）は回路図、（Ｂ）は真理値表である。
【図１９】実施例５の発光サイリスタの他の構成を示す
図であり、（Ａ）は回路図、（Ｂ）は真理値表である。
図であり、（Ａ）は回路図、（Ｂ）は真理値表である。
【図２０】実施例６の発光サイリスタの構成を示す図で
あり、（Ａ）は回路図、（Ｂ）は論理動作を示す図であ
る。
あり、（Ａ）は回路図、（Ｂ）は論理動作を示す図であ
る。
【図２１】図２０の発光サイリスタの構造を示す図であ
り、（Ａ）は平面図、（Ｂ）は断面図である。
り、（Ａ）は平面図、（Ｂ）は断面図である。
【図２２】実施例６の発光サイリスタの他の構成を示す
回路図である。
回路図である。
【図２３】実施例７の２次元マトリックスの発光素子ア
レイの回路図である。
レイの回路図である。
【図２４】実施例８の１次元マトリックスの発光素子ア
レイの回路図である。
レイの回路図である。
【図２５】図２４の発光サイリスタアレイの構造を示す
図であり、（Ａ）は平面図、（Ｂ）は断面図である。
図であり、（Ａ）は平面図、（Ｂ）は断面図である。
【図２６】実施例９の発光サイリスタアレイの構成を示
す回路図である。
す回路図である。
【図２７】図２６の発光サイリスタアレイの駆動タイミ
ング波形を示す図である。
ング波形を示す図である。
【図２８】実施例１０の自己走査型発光素子アレイの構
成を示す回路図である。
成を示す回路図である。
【図２９】図２８の自己走査型発光素子アレイの構造を
示す平面図である。
示す平面図である。
【図３０】図２８の自己走査型発光素子アレイの駆動パ
ルスを示す図である。
ルスを示す図である。
１０ 第１の導電型のＧａＡｓ基板
１１ 第１の導電型のＡｌＧａＡｓエピタキシャル膜第
１層 １２ 第２の導電型のＡｌＧａＡｓエピタキシャル膜第
２層 １３ 第１の導電型のＡｌＧａＡｓエピタキシャル膜第
３層 １４ 第２の導電型のＡｌＧａＡｓエピタキシャル膜第
４層 ２１ 第１の導電型のＡｌＧａＡｓのためのオーミック
電極 ２２ 第２の導電型のＡｌＧａＡｓのためのオーミック
電極 ２３ 第１の導電型のＧａＡｓのためのオーミック電極
（裏面共通電極） ２４ 第１の導電型のＡｌＧａＡｓのためのショットキ
ー電極 ３０ 発光電流配線 ４０ ショットキーバリア配線 ５０ ゲート配線 ６０ 保護膜 ７０ ＶGA配線 ７１ φ１配線 ７２ φ２配線 ７３ φI 配線 ８０ シフト部カソード島 ８２ 発光点用カソード島 ８３ ショットキーバリア型結合ダイオード ９０ 抵抗 ９４，９８ 発光サイリスタ ９５，９６ ショットキーバリアダイオード １００ ゲート端子（基板電位を与える） １１０，１１１ ＯＲ入力端子 １１２，１１３ ＡＮＤ入力端子 １１４ ＡＮＤ出力端子 １２０ 抵抗（くびれ） １３０ ダイオード−ダイオード・ロジックでのＡＮＤ
ゲート １４０ セット端子 １４１ カソード端子 １４２ リセット端子 １５０ シフト部 １６０ メモリ部 １７０ 発光部
１層 １２ 第２の導電型のＡｌＧａＡｓエピタキシャル膜第
２層 １３ 第１の導電型のＡｌＧａＡｓエピタキシャル膜第
３層 １４ 第２の導電型のＡｌＧａＡｓエピタキシャル膜第
４層 ２１ 第１の導電型のＡｌＧａＡｓのためのオーミック
電極 ２２ 第２の導電型のＡｌＧａＡｓのためのオーミック
電極 ２３ 第１の導電型のＧａＡｓのためのオーミック電極
（裏面共通電極） ２４ 第１の導電型のＡｌＧａＡｓのためのショットキ
ー電極 ３０ 発光電流配線 ４０ ショットキーバリア配線 ５０ ゲート配線 ６０ 保護膜 ７０ ＶGA配線 ７１ φ１配線 ７２ φ２配線 ７３ φI 配線 ８０ シフト部カソード島 ８２ 発光点用カソード島 ８３ ショットキーバリア型結合ダイオード ９０ 抵抗 ９４，９８ 発光サイリスタ ９５，９６ ショットキーバリアダイオード １００ ゲート端子（基板電位を与える） １１０，１１１ ＯＲ入力端子 １１２，１１３ ＡＮＤ入力端子 １１４ ＡＮＤ出力端子 １２０ 抵抗（くびれ） １３０ ダイオード−ダイオード・ロジックでのＡＮＤ
ゲート １４０ セット端子 １４１ カソード端子 １４２ リセット端子 １５０ シフト部 １６０ メモリ部 １７０ 発光部
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(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 29/74 Ｈ０１Ｌ 29/74 Ｅ
Ｈ０３Ｋ 19/14
19/177
Ｆターム(参考） 2C162 AE28 AE47 AF06 AF60 FA04
FA17 FA23
5F005 AD01 AE09 AF01
5F041 AA21 BB03 BB12 BB22 BB25
BB27 CA02 CA07 CA35 CA36
CA83 CB23 CB33 FF13
5J042 BA02 CA05 CA22 CA23 DA02
Claims (23)
- 【請求項１】ゲート層にショットキー接触する金属端子
を有し、前記ショットキー接触により構成されるショッ
トキーバリアダイオードを含むＰＮＰＮ構造の発光サイ
リスタ。 - 【請求項２】前記金属端子は、Ａｕ，Ａｌ，Ｐｔ，Ｔ
ｉ，Ｍｏ，Ｗ，ＷＳｉ，ＴａＳｉよりなる群から選ばれ
た金属よりなることを特徴とする請求項１に記載の発光
サイリスタ。 - 【請求項３】前記ゲート層は、ＡｌＧａＡｓで形成さ
れ、前記金属端子は、Ａｌ配線で形成されることを特徴
とする請求項１に記載の発光サイリスタ。 - 【請求項４】１次元的に配列された、ショットキーバリ
アダイオードを含むＰＮＰＮ構造の複数個の発光サイリ
スタと、 隣接する発光サイリスタのゲート電極間を結合する結合
ダイオードとを備え、 前記結合ダイオードとして、前記ショットキーバリアダ
イオードを用いたことを特徴とする自己走査型発光素子
アレイ。 - 【請求項５】ＰＮＰＮ構造の発光サイリスタ複数個を一
次元的に接続し、 隣接する発光サイリスタのゲート電極間を結合ダイオー
ドにて互いに接続し、 電源電圧ラインを、前記各発光サイリスタに、各負荷抵
抗を介して接続し、 前記一次元的に配列された各発光サイリスタに、２相の
クロックパルスラインを、それぞれ１素子おきに接続
し、 前記２相のクロックパルスラインの一方を、スタートパ
ルス形成用ダイオードを介して、最初に発光すべき発光
サイリスタのゲート電極に接続した自己走査型発光素子
アレイにおいて、 前記結合ダイオードおよび前記スタートパルス形成用ダ
イオードを、前記ＰＮＰＮ構造に形成されたショットキ
ーバリアダイオードで構成することを特徴とする自己走
査型発光素子アレイ。 - 【請求項６】ＰＮＰＮ構造の発光サイリスタ複数個を一
次元的に接続し、 隣接する発光サイリスタのゲート電極間を結合ダイオー
ドにて互いに接続し、 電源電圧ラインを、前記各発光サイリスタに、各負荷抵
抗を介して接続し、 前記一次元的に配列された各発光サイリスタに、２相の
クロックパルスラインを、それぞれ１素子おきに接続
し、 前記２相のクロックパルスラインを、ダイオード−ダイ
オード・ロジックの論理和回路または論理積回路を介し
て、前記電源電圧ラインに接続した自己走査型発光素子
アレイにおいて、 前記結合ダイオードおよび前記論理和回路または論理積
回路を、前記ＰＮＰＮ構造に形成されたショットキーバ
リアダイオードで構成することを特徴とする自己走査型
発光素子アレイ。 - 【請求項７】ＰＮＰＮ構造の発光サイリスタ複数個を一
次元的に接続し、 隣接する発光サイリスタのゲート電極間を結合ダイオー
ドにて互いに接続し、 電源電圧ラインを、前記各発光サイリスタに、各負荷抵
抗を介して接続し、 前記一次元的に配列された各発光サイリスタに、２相の
クロックパルスラインを、それぞれ１素子おきに接続
し、 前記２相のクロックパルスラインの一方を、スタートパ
ルス形成用ダイオードを介して、最初に発光すべき発光
サイリスタのゲート電極に接続し、 前記２相のクロックパルスラインを、ダイオード−ダイ
オード・ロジックの論理和回路または論理積回路を介し
て、前記電源電圧ラインに接続した自己走査型発光素子
アレイにおいて、 前記結合ダイオード，前記スタートパルス用ダイオー
ド，および前記論理和回路または論理積回路を、前記Ｐ
ＮＰＮ構造に形成されたショットキーバリアダイオード
で構成することを特徴とする自己走査型発光素子アレ
イ。 - 【請求項８】前記ショットキーバリアダイオードは、前
記ＰＮＰＮ構造のＡｌＧａＡｓ層と、このＡｌＧａＡｓ
層に接触するＡｌ配線とにより構成されることを特徴と
する請求項４〜７のいずれかに記載の自己走査型発光素
子アレイ。 - 【請求項９】ＰＮＰＮ構造のいずれかの半導体層に形成
されたショットキーバリアダイオードで構成された論理
回路であって、発光状態をコントロールする論理回路が
接続されたＰＮＰＮ構造の発光サイリスタ。 - 【請求項１０】前記論理回路は、ダイオード−ダイオー
ド・ロジックのＯＲゲートであることを特徴とする請求
項９に記載の発光サイリスタ。 - 【請求項１１】前記論理回路は、ダイオード−ダイオー
ド・ロジックのＡＮＤゲートであることを特徴とする請
求項９に記載の発光サイリスタ。 - 【請求項１２】ＰＮＰＮ構造のいずれかの半導体層に形
成されたショットキーバリアダイオードで構成され、発
光状態をコントロールするセット端子およびリセット端
子が接続されたＰＮＰＮ構造の発光サイリスタ。 - 【請求項１３】前記ショットキーバリアダイオードは、
前記ＰＮＰＮ構造のＡｌＧａＡｓ層と、このＡｌＧａＡ
ｓ層に接触するＡｌ端子とにより構成されることを特徴
とする請求項９〜１２のいずれかに記載の発光サイリス
タ。 - 【請求項１４】ＰＮＰＮ構造に含まれるショットキーバ
リアダイオードで構成され、発光状態をコントロールす
るセット端子およびリセット端子が接続されたＰＮＰＮ
構造の発光サイリスタを有するフリップフロップ回路。 - 【請求項１５】前記ショットキーバリアダイオードは、
前記ＰＮＰＮ構造のＡｌＧａＡｓ層と、このＡｌＧａＡ
ｓ層に接触するＡｌ端子とにより構成されることを特徴
とする請求項１４に記載のフリップフロップ回路。 - 【請求項１６】ゲート入力端子が２個の請求項１０また
は１１に記載の発光サイリスタを２次元マトリックス状
に配列し、前記２個のゲート入力端子の一方を行ライン
に、ゲート入力端子の他方を列ラインに接続して構成さ
れた２次元マトリックス発光素子アレイ。 - 【請求項１７】ゲート入力端子がＮ個（Ｎは２以上の整
数）の請求項１１に記載の第１の発光サイリスタを１次
元状に配列し、各第１の発光サイリスタのゲート入力端
子を、Ｎ本のラインにマトリックス状に接続して構成さ
れた１次元マトリックス発光素子アレイ。 - 【請求項１８】１次元状に配列された第２の発光サイリ
スタをさらに備え、第１の発光サイリスタのゲートは、
対応する第２の発光サイリスタのゲートに接続され、 前記第１の発光サイリスタはメモリ用に用いて、第１の
発光サイリスタに記憶されているデータにしたがって、
前記第２の発光サイリスタの発光状態をコントロールす
ることを特徴とする請求項１７に記載の１次元マトリッ
クス発光素子アレイ。 - 【請求項１９】隣接するゲート間が結合ダイオードで結
合されて、一次元的に配列された複数個のＰＮＰＮ構造
の第１の発光サイリスタよりなるシフト部と、 一次元的に配列された複数個のＰＮＰＮ構造の第２の発
光サイリスタよりなるメモリ部と、 一次元的に配列された複数個のＰＮＰＮ構造の第３の発
光サイリスタよりなる発光部と、 前記メモリ部へデータを書き込むための書き込みライン
と、 ２入力ＡＮＤゲートとを備え、 前記２入力ＡＮＤゲートの一方の入力は前記書き込みラ
インに接続され、他方の入力は前記シフト部の対応する
第１の発光サイリスタのゲートに接続され、 前記２入力ＡＮＤゲートの出力は、前記メモリ部の対応
する第２の発光サイリスタのゲートに接続され、 前記発光部の第３の発光サイリスタのゲートは、前記メ
モリ部の対応する第２の発光サイリスタのゲートに接続
されている自己走査型発光素子アレイにおいて、 前記結合ダイオードおよび前記２入力ＡＮＤゲートを、
前記ＰＮＰＮ構造に形成されたショットキーダイオード
で構成することを特徴とする自己走査型発光素子アレ
イ。 - 【請求項２０】前記ショットキーバリアダイオードは、
前記ＰＮＰＮ構造のＡｌＧａＡｓ層と、このＡｌＧａＡ
ｓ層に接触するＡｌ配線とにより構成されることを特徴
とする請求項１９に記載の自己走査型発光素子アレイ。 - 【請求項２１】３．０Ｖで動作することを特徴とする請
求項４，５，６，７または１９に記載の自己走査型発光
素子アレイ。 - 【請求項２２】３．０Ｖで動作することを特徴とする請
求項１６に記載の２次元マトリックス発光素子。 - 【請求項２３】３．０Ｖで動作することを特徴とする請
求項１７または１８に記載の１次元マトリックス発光素
子。
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