JP2003242784A

JP2003242784A - 連想メモリ装置

Info

Publication number: JP2003242784A
Application number: JP2002038312A
Authority: JP
Inventors: Ryuichi Hata; 竜一籏; Masahiro Konishi; 正洋小西; Naoki Kanazawa; 直樹金沢
Original assignee: Kawasaki Microelectronics Inc
Current assignee: Kawasaki Microelectronics Inc
Priority date: 2002-02-15
Filing date: 2002-02-15
Publication date: 2003-08-29
Also published as: US20030156440A1; US6842359B2

Abstract

(57)【要約】【課題】動作スピードおよび消費電力に対するユーザの
幅広い要求に柔軟に対応可能な連想メモリ装置を提供す
る。【解決手段】動作モード設定手段を設け、内部電圧発生
回路により、動作モード設定手段の設定に応じて、外部
から供給される電源電圧よりも高いまたは低い内部電圧
を発生する。そして、内部回路の少なくとも一部を、内
部電圧発生回路によって発生される内部電圧で動作させ
るようにする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、動作スピードおよ
び消費電力を必要に応じて適宜変更可能な連想メモリ
（以下、ＣＡＭという）装置に関するものである。

【０００２】

【従来の技術】図９は、連想メモリ装置の一例の構成概
念図である。同図に示すＣＡＭ装置１２８は、ｎビット
幅×ｍワード構成のＣＡＭセルアレイ１３０と、デコー
ダ１３２と、ビット線制御回路１３４と、一致検出器１
３６と、フラグ発生器１３８と、優先順位エンコーダ１
４０とを備えている。なお、図示していないが、ビット
線制御回路１３４には、ビット線プリチャージ回路、ビ
ット線ドライバ、センスアンプ、検索データレジスタ、
マスクレジスタ等が含まれる。

【０００３】図示例のＣＡＭ装置１２８において、記憶
データの書き込み／読み出しは、通常のＲＡＭと同じよ
うに行われる。すなわち、書き込み時には、デコーダ１
３２によりアドレスＡＤＲに対応するワードＷＬを選択
し、ビット線ドライバにより、記憶データとして、デー
タＤＡＴＡおよびその反転データ／ＤＡＴＡを各々ビッ
ト線ＢＩＴおよびビットバー線／ＢＩＴ上にドライブ
し、アドレスＡＤＲで選択されるメモリアドレスのワー
ドに書き込む。

【０００４】また、読み出し時には、同じくデコーダ１
３２によりアドレスＡＤＲに対応するワードＷＬを選択
することにより、選択したワードに格納されている記憶
データＤＡＴＡおよびその反転データ／ＤＡＴＡが、各
々対応するビット線ＢＩＴおよびビットバー線／ＢＩＴ
上に読み出される。そして、これをセンスアンプで検出
することにより、アドレスＡＤＲで選択されるメモリア
ドレスのワードに格納されている記憶データをデータＤ
ＡＴＡとして読み出す。

【０００５】検索データと記憶データとの一致検索は、
前述のようにして、ＣＡＭセルアレイ１３０の各ワード
に記憶データを書き込んだ後、データＤＡＴＡとして検
索データを入力し、検索開始を指示することにより行わ
れる。検索データは検索データレジスタに保持され、検
索データおよびその反転データがビット線ＢＩＴおよび
ビットバー線／ＢＩＴにドライブされ、全てのワードで
検索データと記憶データとの一致検索が行われる。

【０００６】検索結果は、一致線ＭＬを介して各々のワ
ードに対応する一致検出器１３６によって検出され、フ
ラグ発生器１３８および優先順位エンコーダ１４０に対
して入力される。フラグ発生器１３８は、‘一致な
し’、‘単一一致’および‘複数一致’の状態を検出し
てフラグとして出力する。優先順位エンコーダ１４０
は、一致があった場合、あらかじめ設定されている最優
先順位の一致したワードのメモリアドレスを最優先順位
ヒットアドレス（ＨＨＡ）として出力する。

【０００７】以下、図１０に示すＣＡＭセル１４２の具
体例を挙げて、ＣＡＭ装置１２８における一致検索動作
についてさらに詳細に説明する。なお、同図に示すＣＡ
Ｍセル１４２は、ＳＲＡＭ構成のものである。

【０００８】図１０に示すＣＡＭセル１４２において、
一致検索は、ビット線ＢＩＴおよびビットバー線／ＢＩ
Ｔをローレベルとして、グランドに接続された２つのＮ
型ＭＯＳトランジスタ（以下、ＮＭＯＳという）１４
８，１５０をオフし、一致線ＭＬを電源電位にプリチャ
ージした後、検索データをビット線ＢＩＴ上に、かつ検
索データの反転データをビットバー線／ＢＩＴ上にドラ
イブすることにより行われる。

【０００９】この時、記憶データと検索データとが一致
していれば、一致線ＭＬとグランドとの間に直列に接続
された２つのＮＭＯＳ１４４，１４８およびＮＭＯＳ１
４６，１５０は、いずれもどちらか一方がオフしている
ため、一致線ＭＬはプリチャージされた状態を保持す
る。これに対し、不一致であれば、ＮＭＯＳ１４４，１
４８またはＮＭＯＳ１４６，１５０の両方がオンするた
め、この両方がオンするＮＭＯＳを介して一致線ＭＬは
ディスチャージされる。

【００１０】図９に示すＣＡＭ装置１２８の場合、１ワ
ードはｎビット幅のＣＡＭセル１４２から構成され、同
じワードを構成するｎビットのＣＡＭセル１４２で一致
線ＭＬが共通に接続されているので、１ワードを構成す
る全てのＣＡＭセル１４２で一致検出された場合にの
み、一致線ＭＬはスタンバイ時のレベルを保持する。こ
れに対して、１ワードの中の１ビットのＣＡＭセル１４
２でも不一致が検出された場合、一致線ＭＬは、スタン
バイ時とは反対のレベルとなる。

【００１１】図１０に示すＣＡＭセル１４２は不一致検
出型であって、不一致の場合に一致線ＭＬがプリチャー
ジ電位とは反対の電位に充放電される。しかしながら、
通常、検索動作では、大部分のワードが不一致するの
で、図１０に示す不一致検出型のＣＡＭセル１４２の例
の場合、大部分の一致線ＭＬは、プリチャージ電位とは
反対の電位に充放電され、検索サイクル毎に電源電位〜
グランド電位までフル振幅することになる。

【００１２】また、ビット線対に関して、図１０のＣＡ
Ｍセル１４２の場合、通常、記憶データのリード／ライ
ト後のスタンバイ時に電源電位にプリチャージされるビ
ット線対ＢＩＴ，／ＢＩＴを、一致検索時には一旦グラ
ンド電位までディスチャージしてから一致線ＭＬを電源
電位にプリチャージした後、再度検索データに応じてビ
ット線ＢＩＴまたはビットバー線／ＢＩＴのどちらか一
方を電源電位までドライブする必要がある。

【００１３】すなわち、図１０のＣＡＭセル１４２の場
合、一致線ＭＬをプリチャージするために、一旦ビット
線対ＢＩＴ，／ＢＩＴをグランドレベルとしなければな
らないため、その分の電流を消費する。

【００１４】このように、検索動作時には、大部分の一
致線ＭＬやビット線対ＢＩＴ，／ＢＩＴで同時にプリチ
ャージ／ディスチャージが行われるため、ＣＡＭ装置を
大容量、高速化するに従って、その消費電力が増大する
という問題点があった。しかし、ＣＡＭ装置は、原理的
に、検索データと全ての記憶データとの照合を同時に行
う必要があるため、通常のＲＡＭのように、メモリアレ
イのブロック分割やバンク分割等を行い、選択されたブ
ロックやバンクのみを動作させることによって消費電力
を削減するという手段をとることはできない。

【００１５】また、インターネットの発展によりスイッ
チングハブやルータ等のネットワーク中継装置のアドレ
スフィルタリング、パケットの分類処理等にＣＡＭ装置
が使用されることが多くなってきている。これらの機器
は、小規模ＬＡＮ（ローカルエリアネットワーク）等で
使用されるローエンド機器からＩＳＰ（インターネット
サービスプロバイダ）等で使用されるハイエンド機器ま
で多岐に渡り、使用されるＣＡＭ装置に要求される動作
スピード（検索のスループット）や消費電力は非常に幅
広いものとなっている。

【００１６】ＣＡＭ装置に限定されず、一般的に、動作
速度の高速化と低消費電力化の両立は困難なことであ
り、従来のＣＡＭ装置では、メーカ側としてはターゲッ
トを絞って動作スピードおよび消費電力を最適化せざる
を得なかった。このため、ユーザにとっては、入手可能
なＣＡＭ装置が動作スピードおよび消費電力の点で使用
する機器にとって最適なスペックのものであるとは限ら
ず、必ずしも満足のいく製品を入手できないという状況
が発生していた。

【００１７】これは言い換えると、メーカが幅広くユー
ザを獲得するためには、ユーザが使用する機器の要求ス
ペックに応じて複数種類のＣＡＭ装置を開発する必要が
あるということであり、この手法では、メーカ側の負担
が非常に大きいという問題がある。また、例えばＣＡＭ
装置の消費電力を削減するために、外部からＣＡＭ装置
に供給される電源電圧を下げることは有効な手法ではあ
るが、大幅に動作スピードを犠牲にすることになり現実
的ではない。

【００１８】

【発明が解決しようとする課題】本発明の目的は、前記
従来技術に基づく問題点を解消し、動作スピードおよび
消費電力に対するユーザの幅広い要求に柔軟に対応可能
な連想メモリ装置を提供することにある。

【００１９】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、連想メモリセルに記憶される記憶データ
と外部から供給される検索データとの一致検索を行う連
想メモリ装置であって、動作モード設定手段と、この動
作モード設定手段の設定に応じて、外部から供給される
電源電圧よりも高いまたは低い内部電圧を発生する内部
電圧発生回路とを備え、内部回路の少なくとも一部が、
前記内部電圧発生回路によって発生される内部電圧で動
作することを特徴とする連想メモリ装置を提供するもの
である。

【００２０】ここで、前記連想メモリセルに対して前記
検索データを供給する検索データ用のビット線対のハイ
レベルの電位、および、前記記憶データと前記検索デー
タとの一致検索の結果が出力される一致線のハイレベル
の電位の内の少なくとも一方を前記内部電圧発生回路に
よって発生される内部電圧の電位とするのが好ましい。

【００２１】また、前記内部電圧発生回路は、前記電源
電圧の信号線と前記内部電圧の信号線との間に並列に設
けられたＰ型ＭＯＳトランジスタおよびＮ型ＭＯＳトラ
ンジスタを備え、前記動作モード設定手段の設定に応じ
て、前記Ｐ型ＭＯＳトランジスタまたはＮ型ＭＯＳトラ
ンジスタの一方をオンすることにより前記内部電圧を発
生するのが好ましい。

【００２２】また、本発明は、連想メモリセルに記憶さ
れる記憶データと外部から供給される検索データとの一
致検索を行う連想メモリ装置であって、動作モード設定
手段と、この動作モード設定手段の設定に応じて、前記
連想メモリセルに対して前記検索データを供給する検索
データ用のビット線対の振幅を調整するビット線振幅調
整手段、および、前記一致検索の結果が出力される一致
線の振幅を調整する一致線振幅調整手段の内の少なくと
も一方とを備えることを特徴とする連想メモリ装置を提
供する。

【００２３】ここで、前記ビット線振幅調整手段は、第
１内部ノードの第１プリチャージ手段と、前記動作モー
ド設定手段の設定に応じてオン／オフが制御される複数
個の第１スイッチを含む第１スイッチ回路と、この第１
スイッチ回路に含まれるそれぞれの第１スイッチを介し
て前記第１内部ノードにそれぞれ接続される複数個の第
１キャパシタンスとを備え、スタンバイ時に、前記検索
データ用のビット線対と前記第１内部ノードとを電気的
に分離し、前記第１プリチャージ手段により、前記第１
内部ノードを前記検索データ用のビット線対のプリチャ
ージ電位とは反対の極性の電位にプリチャージすると共
に、前記動作モード設定手段の設定に応じてオンされる
前記第１スイッチを介して前記第１内部ノードに接続さ
れる前記第１キャパシタンスをプリチャージし、一致検
索時に、前記検索データ用のビット線対の内の一方と前
記第１内部ノードとを電気的に接続し、前記第１内部ノ
ードに接続される前記第１キャパシタンスにプリチャー
ジされる容量に応じて決定される中間電位を発生するの
が好ましい。

【００２４】また、前記動作モード設定手段の設定に応
じて、前記第１プリチャージ手段により、前記第１内部
ノードを前記スタンバイ時にのみプリチャージするか、
前記検索データ用のビット線対の内の一方と前記第１内
部ノードとを電気的に接続した後、前記連想メモリセル
において前記一致検索が開始される前までの間、前記第
１内部ノードをプリチャージするかを決定するのが好ま
しい。

【００２５】また、前記一致線振幅調整手段は、第２内
部ノードの第２プリチャージ手段と、前記動作モード設
定手段の設定に応じてオン／オフが制御される複数個の
第２スイッチを含む第２スイッチ回路と、この第２スイ
ッチ回路に含まれるそれぞれの第２スイッチを介して前
記第２内部ノードにそれぞれ接続される複数個の第２キ
ャパシタンスとを備え、スタンバイ時に、前記一致線と
前記第２内部ノードとを電気的に分離し、前記第２プリ
チャージ手段により、前記第２内部ノードを前記一致線
のプリチャージ電位とは反対の極性の電位にプリチャー
ジすると共に、前記動作モード設定手段の設定に応じて
オンされる前記第２スイッチを介して前記第２内部ノー
ドに接続される前記第２キャパシタンスをプリチャージ
し、一致検索時に、前記一致線と前記第２内部ノードと
を電気的に接続し、前記第２内部ノードに接続される前
記第２キャパシタンスにプリチャージされる容量に応じ
て決定される中間電位を発生するのが好ましい。

【００２６】また、前記一致線振幅調整手段は、前記一
致線とセンスノードとの間に接続され、クランプ電圧の
レベルによりオン／オフが制御される第１トランジスタ
と、前記動作モード設定手段の設定に応じて前記一致線
をプリチャージすると共に、前記第１トランジスタのオ
ン／オフを制御するクランプ電圧を発生する第２トラン
ジスタと、前記センスノードのプリチャージ手段とを備
え、スタンバイ時に、前記センスノードのプリチャージ
手段により前記センスノードをプリチャージすると共
に、前記第２トランジスタにより、前記一致線を、前記
動作モード設定手段の設定に応じて制御される前記第２
トランジスタのゲート電圧よりも当該第２トランジスタ
のしきい値電圧分だけ低いまたは高い中間電位にプリチ
ャージし、なおかつ前記クランプ電圧を、前記一致線の
プリチャージ電位と同電位に設定するのが好ましい。

【００２７】また、上記のいずれかに記載の連想メモリ
装置であって、さらに、前記一致線の一致検索後の電位
を検出するためのリファレンス電圧を発生するリファレ
ンス電圧発生回路と、前記リファレンス電圧に基づいて
前記一致線の一致検索後の電位を検出し、これを一致セ
ンス出力として増幅出力する一致センスアンプとを備
え、前記リファレンス電圧発生回路は、第３内部ノード
の第３プリチャージ手段と、前記動作モード設定手段の
設定に応じてオン／オフが制御される複数個の第３スイ
ッチを含む第３スイッチ回路と、この第３スイッチ回路
に含まれるそれぞれの第３スイッチを介して前記第３内
部ノードにそれぞれ接続される複数個の第３キャパシタ
ンスとを備え、スタンバイ時に、前記リファレンス電圧
の信号線と前記第３内部ノードとを電気的に分離し、前
記第３プリチャージ手段により、前記第３内部ノードを
前記リファレンス電圧の信号線のプリチャージ電位とは
反対の極性の電位にプリチャージすると共に、前記動作
モード設定手段の設定に応じてオンされる前記第３スイ
ッチを介して前記第３内部ノードに接続される前記第３
キャパシタンスをプリチャージし、一致検索時に、前記
リファレンス電圧の信号線と前記内部ノードとを電気的
に接続し、前記リファレンス電圧として、前記第３内部
ノードに接続される前記第３キャパシタンスにプリチャ
ージされる容量に応じて決定される中間電位を発生する
のが好ましい。

【００２８】

【発明の実施の形態】以下に、添付の図面に示す好適実
施例に基づいて、本発明の連想メモリ装置を詳細に説明
する。

【００２９】図１は、本発明の連想メモリ装置の一実施
例の構成概略図である。同図は、本発明の連想メモリ
（以下、ＣＡＭという）装置１０の特徴的な部分のみを
表したものであり、基本的に、ＣＡＭセルアレイ１２
と、検索ビット線ドライバ１４と、一致線プリチャージ
回路１６および一致線センス回路１８からなる一致検出
回路とを備え、さらに動作モードレジスタ２０と、内部
電圧発生回路２２とを備えている。

【００３０】なお、説明を容易化するために図示を省略
しているが、ＣＡＭ装置１０には、例えば外部から入力
されるアドレスのデコーダ、ＣＡＭセルに対して記憶デ
ータをリード／ライトするための記憶データ用のビット
線対のドライバ、一致が検出されたＣＡＭセルのアドレ
スを優先順位に従って順次エンコードする優先順位エン
コーダ等が備えられている。また、図示省略した各構成
要件は従来公知のものがいずれも適用可能である。

【００３１】図１に示すＣＡＭ装置１０において、ま
ず、動作モードレジスタ２０は、ＣＡＭ装置１０の動作
モードを決定する情報を保持する。動作モードは、次に
述べる内部電圧発生回路２２によって発生される内部電
圧を変更する少なくとも２種類のモードを含む。この動
作モードレジスタ２０は、例えば動作スピードを重視す
る場合には内部電圧が比較的高い動作モードに設定さ
れ、消費電力を重視する場合には内部電圧が比較的低い
動作モードに設定される。

【００３２】なお、本発明の動作モード設定手段はレジ
スタに限定されず、同様の機能を果たす従来公知の手段
がいずれも利用可能である。動作モードの設定手段は、
例えば本実施例のレジスタの他、外部ピン等のように、
動作モードを必要に応じて可変に設定可能な手段であっ
てもよいし、マスクパターン等を利用して、動作モード
を固定的（不変的）に設定するような手段のどちらでも
よく、従来公知の手段が全て利用可能である。

【００３３】続いて、ＣＡＭ装置１０において、内部電
圧発生回路２２は、動作モードレジスタ２０に設定され
る動作モードに応じて、ＣＡＭ装置１０の内部で使用さ
れる所定の内部電圧を発生する。この内部電圧発生回路
２２は、例えばＣＡＭ装置１０の外部から供給される電
源電圧を比較的高く設定し、この電源電圧よりも低い内
部電圧を発生する電圧降下回路としてもよいし、これと
は逆に、電源電圧を比較的低く抑えながら、この電源電
圧よりも高い内部電圧を発生する電圧昇圧回路を用いて
もよい。

【００３４】図１に示すＣＡＭ装置１０では、最も消費
電力の大きい部位の１つである検索ビット線ドライバ１
４にのみ、内部電圧発生回路２２によって発生された内
部電圧が供給される。なお、本発明はこれに限定され
ず、内部電圧発生回路２２から供給される内部電圧は、
特に消費電力の高い検索データ用ビット線対ＳＢＩＴ，
／ＳＢＩＴや一致線ＭＬ等を含む内部回路の一部に対し
てのみ供給するようにしてもよいし、ＣＡＭ装置１０の
内部回路の全部に供給するようにしてもよい。

【００３５】内部電圧発生回路２２の具体的な回路構成
は何ら限定されないが、例えば検索データ用のビット線
対ＳＢＩＴ，／ＳＢＩＴにハイレベルをドライブする手
段として、電源と検索データ用のビット線対ＳＢＩＴ，
／ＳＢＩＴとの間にそれぞれＰＭＯＳおよびＮＭＯＳの
両方を備え、動作モードレジスタ２０の設定に応じて、
ＰＭＯＳまたはＮＭＯＳのどちらか一方を選択的にオン
するのが好ましい。これにより、検索データ用のビット
線対ＳＢＩＴ，／ＳＢＩＴのハイレベルを電源電位また
は電源電位−ＮＭＯＳのしきい値Ｖｔｈとすることがで
きる。

【００３６】続いて、ＣＡＭ装置１０において、ＣＡＭ
セルアレイ１２は、ｎビット幅×ｍワードのＣＡＭセル
をアレイ状に配置したものである。

【００３７】図２は、ＣＡＭセルの一実施例の構成回路
図である。同図に示すＣＡＭセル２４は、１ビットのデ
ータを記憶する記憶部２６と、記憶部２６に記憶された
１ビットの記憶データと外部から供給される検索データ
とを比較する検索部２８とを備えている。また、図示例
のＣＡＭセル２４は、記憶データ用のビット線対ＢＩ
Ｔ，／ＢＩＴと検索データ用のビット線対ＳＢＩＴ，／
ＳＢＩＴとが各々独立した配線で接続されている。

【００３８】ここで、記憶部２６は、従来公知のＳＲＡ
Ｍセルであり、各々の出力端子を他方の入力端子に入力
してリング状に接続された２つのインバータ３０，３２
と、これら各々のインバータ３０，３２の入力端子と記
憶データ用のビット線対ＢＩＴ，／ＢＩＴとの間にそれ
ぞれ接続された２つのＮ型ＭＯＳトランジスタ（以下、
ＮＭＯＳという）３４，３６とを備え、２つのＮＭＯＳ
３４，３６のゲートにはワード線ＷＬが共通に接続され
ている。

【００３９】検索部２８は、ＮＭＯＳ３８，４０，４
２，４４を備えている。ＮＭＯＳ３８，４２は、一致線
ＭＬとグランドとの間に直列に接続され、そのゲート
は、それぞれ記憶部２６のインバータ３２の出力端子お
よび検索データ用のビットバー線／ＳＢＩＴに接続され
ている。同じく、ＮＭＯＳ４０，４４は、一致線ＭＬと
グランドとの間に直列に接続され、そのゲートは、それ
ぞれ記憶部２６のインバータ３０の出力端子および検索
データ用のビット線ＳＢＩＴに接続されている。

【００４０】図示例のＣＡＭセル２４の動作は、基本的
に、図１０に示すＣＡＭセル１４２と同じである。ＣＡ
Ｍセル２４の場合には、記憶データ用のビット線対ＢＩ
Ｔ，／ＢＩＴと検索データ用のビット線対ＳＢＩＴ，／
ＳＢＩＴとが各々独立に配線されており、スタンバイ時
に、記憶データ用のビット線対ＢＩＴ，／ＢＩＴを電源
電位とし、逆に、検索データ用のビット線対ＳＢＩＴ，
／ＳＢＩＴをグランドレベルにしておくことができるの
で好ましい。

【００４１】また、ＣＡＭセル２４は、検索データ用の
ビット線対ＳＢＩＴ，／ＳＢＩＴが独立に配線され、検
索データ用のビット線対ＳＢＩＴ，／ＳＢＩＴの負荷容
量が半減されるので、ＣＡＭ装置１０を大容量化して
も、一致検索時の消費電流を半減することができ、負荷
容量が半減している分、高速に動作させることができ
る。なお、検索データ用のビット線対ＳＢＩＴ，／ＳＢ
ＩＴを独立に配線しても、現在では多層メタル配線化さ
れているので、レイアウト面積の増加はほとんどないに
等しい。

【００４２】また、ＣＡＭセルは、図示例のものに限定
されず、従来公知のあらゆる種類のＣＡＭセルが利用可
能である。図示例では、記憶部２６がＳＲＡＭ型のもの
を例示したが、これも限定されず、ＤＲＡＭ型や各種の
ＲＯＭ型のものでもよい。また、検索部２８の構造も限
定されない。また、必要に応じて、図１０に示すよう
な、記憶データ用のビット線対ＢＩＴ，／ＢＩＴと検索
データ用のビット線対ＳＢＩＴ，／ＳＢＩＴとを共通の
ビット線対とした構成のＣＡＭセルを使用することも可
能である。

【００４３】続いて、ＣＡＭ装置１０において、検索ビ
ット線ドライバ１４は、外部から供給される検索データ
に応じて、１ワードに含まれるｎビット分のＣＡＭセル
２４に対応するそれぞれの検索データ用のビット線対Ｓ
ＢＩＴ，／ＳＢＩＴをドライブする。本実施例の場合、
検索データ用のビット線対ＳＢＩＴ，／ＳＢＩＴの一致
検索時のハイレベルの電位は、内部電圧発生回路２２に
よって発生される内部電圧の電位にプリチャージされ
る。

【００４４】図３は、検索ビット線ドライバの一実施例
の構成回路図である。同図に示す検索ビット線ドライバ
１４は、ｎビットのそれぞれのビットに対応して設けら
れるものであり、検索データ用のビット線ＳＢＩＴの制
御回路となるＮＡＮＤゲート４６、プリチャージ用Ｐ型
ＭＯＳトランジスタ（以下、ＰＭＯＳという）５０およ
びディスチャージ用ＮＭＯＳ５２と、検索データ用のビ
ットバー線／ＳＢＩＴの制御回路となるＮＡＮＤゲート
４８、プリチャージ用ＰＭＯＳ５４およびディスチャー
ジ用ＮＭＯＳ５６とを備えている。

【００４５】検索データ用のビット線ＳＢＩＴの制御回
路において、ＮＡＮＤゲート４６の２つの入力端子に
は、信号ＳＢＩＴＤＲおよび信号ＩＤが接続され、その
出力端子は、ＰＭＯＳ５０およびＮＭＯＳ５２のゲート
に共通に接続されている。また、ＰＭＯＳ５０は、信号
ＶＫＤと検索データ用のビット線ＳＢＩＴとの間に接続
され、ＮＭＯＳ５２は、検索データ用のビット線ＳＢＩ
Ｔとグランドとの間に接続されている。

【００４６】同様に、検索データ用のビットバー線／Ｓ
ＢＩＴの制御回路において、ＮＡＮＤゲート４８の２つ
の入力端子には、信号ＳＢＩＴＤＲおよび信号ＩＤの反
転信号／ＩＤが接続され、その出力端子は、ＰＭＯＳ５
４およびＮＭＯＳ５６のゲートに共通に接続されてい
る。また、ＰＭＯＳ５４は、信号ＶＫＤと検索データ用
のビットバー線／ＳＢＩＴとの間に接続され、ＮＭＯＳ
５６は、検索データ用のビットバー線／ＳＢＩＴとグラ
ンドとの間に接続されている。

【００４７】ここで、信号ＳＢＩＴＤＲは、一致検索の
開始を指示する信号であり、図３の場合、スタンバイ時
にはローレベルとされ、一致検索時にハイレベルとされ
る。また、信号ＩＤは、検索データ用のビット線対ＳＢ
ＩＴ，／ＳＢＩＴをドライブするためのデータ信号であ
る。信号ＶＫＤは、内部電圧発生回路２２から供給され
る内部電圧であり、検索データ用のビット線対ＳＢＩ
Ｔ，／ＳＢＩＴのハイレベルは、この内部電圧のレベル
までドライブされる。

【００４８】図示例の検索ビット線ドライバ１４におい
て、まず、スタンバイ時には、信号ＳＢＩＴＤＲは前述
のようにローレベルとされる。その結果、ＮＡＮＤゲー
ト４６，４８の出力信号は共にハイレベルとなり、ＰＭ
ＯＳ５０，５４はオフし、ＮＭＯＳ５２，５６はオンす
る。すなわち、検索データ用のビット線対ＳＢＩＴ，／
ＳＢＩＴはそれぞれＮＭＯＳ５２，５６を介していずれ
もグランド電位までディスチャージされる。

【００４９】一致検索時には、信号ＩＤ，／ＩＤが、検
索データおよびその反転データとされ、信号ＳＢＩＴＤ
Ｒがハイレベルとされる。

【００５０】この時、信号ＩＤがハイレベルすなわち信
号／ＩＤがローレベルであれば、検索データ用のビット
線ＳＢＩＴの制御回路では、ＮＡＮＤゲート４６の出力
信号がローレベルとなるのでＰＭＯＳ５０がオンし、Ｎ
ＭＯＳ５２はオフする。これにより、検索データ用のビ
ット線ＳＢＩＴはＰＭＯＳ５０を介して、内部電圧発生
回路２２から信号ＶＫＤとして供給される内部電圧の電
位までチャージアップされる。

【００５１】これに対し、検索データ用のビットバー線
／ＳＢＩＴの制御回路では、ＮＡＮＤゲート４８の出力
信号がハイレベルの状態を維持する。したがって、検索
データ用のビットバー線／ＳＢＩＴは、ＮＭＯＳ５６を
介してグランド電位にディスチャージされたままの状態
を維持する。なお、信号ＩＤがローレベルの場合には、
検索データ用のビット線ＳＢＩＴと同ビットバー線／Ｓ
ＢＩＴの状態は逆になる。

【００５２】ここで、検索データ用のビット線対ＳＢＩ
Ｔ，／ＳＢＩＴのハイレベルは、図２に示すＣＡＭセル
２４の検索部２８のＮＭＯＳ４２，４４をオンさせるこ
とができる電位（ＮＭＯＳ４２，４４のしきい値電圧Ｖ
ｔｈ以上）であればよく、電位を下げるに従って消費電
力は小さくなるが、その分、一致線ＭＬをディスチャー
ジするスピードは遅くなる、すなわち検索スループット
が低下する。言い換えると、動作モードレジスタ２０の
設定に応じて、内部電圧を変更することにより所望の動
作スピードおよび消費電力に適宜調節可能である。

【００５３】続いて、ＣＡＭ装置１０において、一致線
プリチャージ回路１６は、例えば図２に示すＣＡＭセル
２４の場合、スタンバイ時に一致線ＭＬをハイレベルに
プリチャージする。一致線ＭＬは、一致検索の結果、１
ワード分のｎビットのＣＡＭセル２４の記憶データが各
々対応するｎビット分の検索データと完全に一致した場
合にはハイレベルを維持し、１つでも不一致があるとロ
ーレベルにディスチャージされる。

【００５４】また、一致線センス回路１８は、一致検索
後の一致線ＭＬのレベルを検出し、これを一致センス出
力ＭＴとして増幅出力する。一致線センス回路１８から
出力される一致センス出力ＭＴは、図示していない優先
順位エンコーダへ供給され、優先順位に従って、一致セ
ンス出力がハイレベルである、一致が検出されたワード
に対応するメモリアドレスが順次エンコードされて出力
される。

【００５５】なお、検索ビット線ドライバ１４、一致線
プリチャージ回路１６および一致線センス回路１８の構
成は何ら制限されず、同様の機能を果たす従来公知の構
成の回路がいずれも利用可能である。また、ＣＡＭセル
２４や検索ビット線ドライバ１４等の図示した各回路に
おいても、電源とグランドとを入れ替え、なおかつ、各
内部信号の極性を反転させて、ＮＭＯＳとＰＭＯＳとを
入れ替えて回路を構成してもよい。また、以下の実施例
においても同様である。

【００５６】次に、動作モードレジスタ２０の設定に応
じて一致検出回路の動作を制御する場合の一例を挙げて
説明する。

【００５７】図４は、一致検出回路の一実施例の構成概
略図である。同図に示す一致検出回路５８は、ｍワード
のそれぞれのワードに対応してそれぞれ設けられるもの
であり、一致線プリチャージ回路となる２つのＮＭＯＳ
６０，６２と、一致線センス回路となるＮＭＯＳ６４、
ＰＭＯＳ６６，６８およびインバータ７０とを備えてい
る。

【００５８】ここで、ＮＭＯＳ６０，６２は電源と一致
線ＭＬとの間に直列に接続され、チャージトランスファ
アンプとなるＮＭＯＳ６４は、一致線ＭＬとセンスノー
ドＳＬとの間に接続されている。ＮＭＯＳ６０，６２の
ゲートには、チャージ線制御回路７２によってドライブ
される一致線ＭＬのプリチャージ線ＭＰＣが共通に接続
され、ＮＭＯＳ６４のゲートには、クランプ電圧とし
て、これら２つのＮＭＯＳ６０，６２の接続点のノード
が接続されている。

【００５９】また、インバータ７０は、センスノードＳ
Ｌと一致センス出力線ＭＴＮとの間に接続され、ＰＭＯ
Ｓ６６およびＰＭＯＳ６８は、電源とセンスノードＳＬ
との間に並列に接続されている。ＰＭＯＳ６６のゲート
には、ＳＰＣＮ発生回路７４によってドライブされるセ
ンスノードＳＬのプリチャージ線ＳＰＣＮが接続され、
ＰＭＯＳ６８のゲートにはインバータ７０の出力端子、
すなわち一致センス出力線ＭＴＮが接続されている。

【００６０】一致検出回路５８において、スタンバイ時
には、プリチャージ線ＳＰＣＮがローレベルとされてＰ
ＭＯＳ６６がオンし、センスノードＳＬは、ＰＭＯＳ６
６を介して電源電位までプリチャージされる。これによ
り、センスノードＳＬのハイレベルがインバータ７０に
よって反転され、一致センス出力ＭＴＮとしてローレベ
ルが出力される。従って、センスノードＳＬはＰＭＯＳ
６８によっても電源電位にプリチャージされる。

【００６１】また、スタンバイ時に、一致線ＭＬのプリ
チャージ線ＭＰＣが、例えば電源電位ＶＤＤとされ、一
致線ＭＬは、一致線プリチャージ回路の２つのＮＭＯＳ
６０，６２を介してＶＤＤ−Ｖｔｈ（ＶｔｈはＮＭＯＳ
のしきい値電圧）までプリチャージされる。また、クラ
ンプ電圧として、一致線プリチャージ回路のＮＭＯＳ６
０，６２の接続点のノードが用いられており、このノー
ドの電位もＶＤＤ−Ｖｔｈとなる。従って、ＮＭＯＳ６
４は論理的にオフする。

【００６２】その後、プリチャージ線ＳＰＣＮがハイレ
ベル、一致線ＭＬのプリチャージ線ＭＰＣがローレベル
とされ、ＰＭＯＳ６６およびＮＭＯＳ６０，６２はオフ
する。この時、センスノードＳＬおよび一致センス出力
ＭＴＮは、センスノードＳＬがＰＭＯＳ６８によってプ
リチャージされた状態を保持するため、前述の状態を維
持する。また、一致線ＭＬも、フローティングハイのＶ
ＤＤ−Ｖｔｈの電位を維持する。

【００６３】一致検索の結果、１ワード全てのビットで
記憶データと検索データとが一致すると、一致線ＭＬす
なわち一致センス出力ＭＴＮのレベルは保持される。一
方、１ビットでも不一致となり、一致線ＭＬの電位がプ
リチャージ電位であるＶＤＤ−ＶｔｈよりもＮＭＯＳ６
４のしきい値電圧Ｖｔｈ以上低く（ＮＭＯＳ６４のゲー
ト・ソース間電位Ｖｇｓ＞しきい値電圧Ｖｔｈ）なる
と、すなわち一致線ＭＬの電位がＶＤＤ−２Ｖｔｈ以下
になるとＮＭＯＳ６４がオンする。

【００６４】言うまでもなく、一致線ＭＬの負荷容量は
センスノードＳＬと比べて非常に大きいので、センスノ
ードＳＬの増幅効果をもたらし、センスノードＳＬにプ
リチャージされた電荷は、ＮＭＯＳ６４を介して急速に
一致線ＭＬの方へ引き抜かれ、一致線ＭＬとセンスノー
ドＳＬの電位は同電位となる。そして、センスノードＳ
Ｌの電位がインバータ７０のしきい値よりも低くなる
と、一致センス出力ＭＴＮとしてハイレベルが出力され
る。

【００６５】このようにして一致線ＭＬがＶＤＤ−２Ｖ
ｔｈより少しでも低くなると、ＮＭＯＳ６４がオンする
ことによりセンスノードＳＬは急速に一致線ＭＬと同電
位となるため、一致検出の高速化が図られる。

【００６６】ここで、一致検出回路５８では、動作モー
ドレジスタ２０から供給されるチャージ線電位指示信号
に応じて、チャージ線制御回路７２により一致線ＭＬの
プリチャージ線ＭＰＣのハイレベルの電位を適宜変更す
ることが可能である。

【００６７】例えば、一致線のプリチャージ線ＭＰＣの
ハイレベルの電圧を電源電位ＶＤＤよりもＮＭＯＳのし
きい値電圧Ｖｔｈだけ低くすると、これに応じて一致線
ＭＬのプリチャージレベルおよびクランプ電圧のレベル
もＶｔｈだけ低いＶＤＤ−２Ｖｔｈとなる。また、一致
線のプリチャージ線ＭＰＣのハイレベルの電圧をＶｔｈ
だけ高くすると、一致線ＭＬのプリチャージレベルおよ
びクランプ電圧のレベルもＶｔｈだけ高いＶＤＤとな
る。

【００６８】このように、一致線ＭＬのプリチャージレ
ベルおよびクランプ電圧のレベルは、一致線のプリチャ
ージ線ＭＰＣのハイレベルの電位よりもＶｔｈだけ低い
中間電位に調整可能である。また、電源とグランド、Ｎ
ＭＯＳとＰＭＯＳとをそれぞれ入れ替え、信号の極性を
反転して回路を構成した場合、一致線ＭＬのプリチャー
ジレベルおよびクランプ電圧のレベルは、一致線のプリ
チャージ線ＭＰＣのハイレベルの電圧よりもＶｔｈだけ
高い中間電位に調整可能である。

【００６９】なお、一致線ＭＬおよびクランプ電圧のハ
イレベルは、ＮＭＯＳ６４をオンさせることができ、イ
ンバータ７０の出力信号を反転させることができる電位
であればよく、電圧を下げるに従って消費電力は小さく
なるが、その分、センスノードＳＬをディスチャージす
るスピードは遅くなる、すなわち検索スループットが低
下する。しかしながら、動作モードレジスタ２０の設定
に応じて、所望の動作スピードおよび消費電力に適宜調
節可能である。

【００７０】次に、本発明の連想メモリ装置の別の実施
例を挙げて説明する。

【００７１】図５は、本発明の連想メモリ装置の別の実
施例の構成概略図である。同図に示すＣＡＭ装置７６
は、一致検索時に、検索データ用のビット線対ＳＢＩ
Ｔ，／ＳＢＩＴおよび一致線ＭＬの振幅を調整可能なも
のであり、１ワード分のｎビットのＣＡＭセル２４と、
検索ビット線ドライバ７８と、一致線（ＭＬ）レベル発
生回路８０と、一致センスアンプ８２と、リファレンス
電圧（ＶＲ）発生回路８４とを備えている。

【００７２】以下、図６に示す検索ビット線ドライバ７
８、図７に示す一致線レベル発生回路８０および図８に
示すリファレンス電圧発生回路８４の具体例を挙げて説
明する。

【００７３】まず、検索ビット線ドライバ７８は、図６
に示すように、ｎビットのそれぞれのビットに対応して
設けられ、内部ノードＳＢＩＴＨと検索ビット線対ＳＢ
ＩＴ，／ＳＢＩＴの一方との間のチャージシェア（容量
分割）によって、検索データ用のビット線対ＳＢＩＴ，
／ＳＢＩＴの一致検索時のハイレベルの電位を中間電位
に設定するものであり、検索データ用のビット線ＳＢＩ
Ｔの制御回路８６と、検索データ用のビットバー線／Ｓ
ＢＩＴの制御回路８８と、電荷蓄積用の制御回路９０と
を備えている。

【００７４】ここで、検索データ用のビット線ＳＢＩＴ
の制御回路８６は、ＮＡＮＤゲート９２，９４と、ディ
スチャージ用ＮＭＯＳ９６と、イコライズ用ＰＭＯＳ９
８とを備えている。

【００７５】ＮＡＮＤゲート９２の２つの入力端子には
信号ＩＤおよび信号ＳＢＩＴＤＣＮが接続され、その出
力端子は、ＮＭＯＳ９６のゲートおよびＮＡＮＤゲート
９４の一方の反転入力端子に接続されている。ＮＡＮＤ
ゲート９４の他方の反転入力端子には信号ＳＢＩＴＥＱ
Ｎが接続され、その出力端子はＰＭＯＳ９８のゲートに
接続されている。また、ＮＭＯＳ９６は、検索データ用
のビット線ＳＢＩＴとグランドとの間に接続され、ＰＭ
ＯＳ９８は、検索データ用のビット線ＳＢＩＴと内部ノ
ードＳＢＩＴＨとの間に接続されている。

【００７６】なお、検索データ用のビットバー線／ＳＢ
ＩＴの制御回路８８は、検索データ用のビット線ＳＢＩ
Ｔがビットバー線／ＳＢＩＴに、また、信号ＩＤがその
反転信号である信号／ＩＤに変わる点を除いて検索デー
タ用のビット線ＳＢＩＴの制御回路８８と全く同じ構成
であるから、ここでは、その詳細な説明を省略する。

【００７７】また、電荷蓄積用の制御回路９０は、スタ
ンバイ状態、すなわち、イコライズ前の検索データ用の
ビット線対ＳＢＩＴ，／ＳＢＩＴのプリチャージ電位と
は反対の極性の電位を蓄積するもので、ＰＭＯＳ１００
と、スイッチ回路１０２と、複数個のキャパシタンス１
０４とを備えている。

【００７８】ＰＭＯＳ１００は、電源と内部ノードＳＢ
ＩＴＨとの間に接続され、そのゲートには信号ＳＢＩＴ
ＰＣＮが接続されている。また、複数個のキャパシタン
ス１０４は、スイッチ回路１０２に含まれるそれぞれの
スイッチ（図示省略）を介して、内部ノードＳＢＩＴＨ
とグランドとの間にそれぞれ接続されている。

【００７９】スイッチ回路１０２に含まれる、それぞれ
のキャパシタンス１０４に対応するスイッチのオン／オ
フは、信号ＳＢＩＴＨＣＳＥＬによって制御される。ま
た、複数個のキャパシタンス１０４の静電容量は全て同
じでもよいし、あるいはそれぞれ静電容量が異なってい
てもよい。また、スイッチ回路１０２は、それぞれのキ
ャパシタンス１０４に対応するスイッチの１つだけがオ
ンしてもよいし、あるいは２つ以上のスイッチが同時に
オンするように構成してもよい。

【００８０】ここで、検索ビット線ドライバ７８は、図
中左側に示す検索ビット線ドライバ制御回路１０６から
供給される各信号ＳＢＩＴＰＣＮ，ＳＢＩＴＨＣＳＥ
Ｌ，ＳＢＩＴＤＣＮ，ＳＢＩＴＥＱＮによってその動作
が制御される。

【００８１】検索ビット線ドライバ制御回路１０６は、
動作モードレジスタ２０から供給されるＳＢＩＴレベル
指示信号に応じて信号ＳＢＩＴＰＣＮ，ＳＢＩＴＨＣＳ
ＥＬを出力するＳＢＩＴＨプリチャージ制御回路１０８
と、信号ＳＢＩＴＤＣＮ，ＳＢＩＴＥＱＮを出力するＳ
ＢＩＴＤＣＮ，ＳＢＩＴＥＱＮ制御回路１１０とを備え
ている。

【００８２】図６に示す検索ビット線ドライバ７８で
は、スタンバイ時に、信号ＳＢＩＴＥＱＮがハイレベル
とされた後、信号ＳＢＩＴＰＣＮ，ＳＢＩＴＤＣＮがロ
ーレベルとされる。また、スイッチ回路１０２に含まれ
る各スイッチは、動作モードレジスタ２０から供給され
るＳＢＩＴレベル指示信号に応じて発生される信号ＳＢ
ＩＴＨＣＳＥＬにより、対応するキャパシタンス１０４
を内部ノードＳＢＩＴＨに接続するまたはしないように
そのオン／オフが制御される。

【００８３】その結果、検索データ用のビット線ＳＢＩ
Ｔの制御回路８６では、ＮＡＮＤゲート９２の出力信号
がハイレベル、ＮＡＮＤゲート９４の出力信号もハイレ
ベルとなり、ＮＭＯＳ９６はオン、ＰＭＯＳ９８はオフ
する。これにより、検索データ用のビット線ＳＢＩＴと
内部ノードＳＢＩＴＨとは電気的に分離され、検索デー
タ用のビット線ＳＢＩＴは、ＮＭＯＳ９６を介してグラ
ンド電位までディスチャージされる。

【００８４】同じように、検索データ用のビットバー線
／ＳＢＩＴの制御回路８８では、検索データ用のビット
バー線／ＳＢＩＴと内部ノードＳＢＩＴＨとが電気的に
分離され、検索データ用のビットバー線／ＳＢＩＴはグ
ランド電位までディスチャージされる。

【００８５】また、電荷蓄積用の制御回路９０では、Ｐ
ＭＯＳ１００がオンし、内部ノードＳＢＩＴＨが電源電
位にプリチャージされると共に、スイッチ回路１０２の
オンしている各スイッチを介して、各々対応するキャパ
シタンス１０４が電源電位までプリチャージされる。

【００８６】これに対し、一致検索時には、まず、信号
ＳＢＩＴＤＣＮ，ＳＢＩＴＰＣＮが共にハイレベルとさ
れた後、信号ＳＢＩＴＥＱＮがローレベルとされる。

【００８７】まず、信号ＳＢＩＴＤＣＮ，ＳＢＩＴＰＣ
Ｎが共にハイレベルとされると、検索データ用のビット
線ＳＢＩＴの制御回路８６では、ＮＡＮＤゲート９２の
出力信号が信号ＩＤの電圧レベルの反転レベルとなる。
従って、ＮＭＯＳ９６は、信号ＩＤがローレベルの場合
にはオンしたままの状態を維持し、ハイレベルの場合に
はオフして、検索データ用のビット線ＳＢＩＴは、スタ
ンバイ時にディスチャージされたグランド電位のフロー
ティングロー状態となる。なお、この時点では、ＰＭＯ
Ｓ９８はオフしたままの状態である。

【００８８】これに対し、検索データ用のビットバー線
／ＳＢＩＴの制御回路８８では、信号／ＩＤがローレベ
ル（信号ＩＤがハイレベル）の場合、ＮＭＯＳ９６はオ
ンしたままの状態を維持する。また、信号／ＩＤがハイ
レベル（信号ＩＤがローレベル）の場合、ＮＭＯＳ９６
はオフし、検索データ用のビットバー線／ＳＢＩＴは、
スタンバイ時にディスチャージされたグランド電位のフ
ローティングロー状態となる。

【００８９】また、電荷蓄積用の制御回路９０では、Ｐ
ＭＯＳ１００がオフし、内部ノードＳＢＩＴＨは、スタ
ンバイ時にプリチャージされた電源電位のフローティン
グハイ状態となる。

【００９０】その後、信号ＳＢＩＴＥＱＮがローレベル
とされると、検索データ用のビット線ＳＢＩＴの制御回
路８６では、ＮＡＮＤゲート９４の出力信号が、信号Ｉ
Ｄの電圧レベルの反転レベルとなる。

【００９１】したがって、信号ＩＤがローレベルの場
合、ＰＭＯＳ９８はオフしたままであり、検索データ用
のビット線ＳＢＩＴは、ＮＭＯＳ９６を介してグランド
電位にディスチャージされたままの状態を維持する。ま
た、信号ＩＤがハイレベルの場合、ＰＭＯＳ９８がオン
して検索データ用のビット線ＳＢＩＴと内部ノードＳＢ
ＩＴＨとが電気的に接続され、検索データ用のビット線
ＳＢＩＴの電位は、両者のチャージがシェアされた状態
の中間電位となる。

【００９２】これに対し、検索データ用のビットバー線
／ＳＢＩＴの制御回路８８では、検索データ用のビット
線ＳＢＩＴの制御回路８６の場合の逆の状態となる。す
なわち、信号／ＩＤがローレベル（信号ＩＤがハイレベ
ル）の場合、検索データ用のビットバー線／ＳＢＩＴ
は、グランド電位にディスチャージされたままの状態を
維持する。また、信号／ＩＤがハイレベル（信号ＩＤが
ローレベル）の場合、検索データ用のビットバー線／Ｓ
ＢＩＴの電位は、両者のチャージがシェアされた状態の
中間電位となる。

【００９３】検索ビット線ドライバ７８では、動作モー
ドレジスタ２０の設定に応じてスイッチ回路１０２のオ
ン／オフを制御し、内部ノードＳＢＩＴＨに接続される
キャパシタンス１０４の容量値を変更可能である。これ
により、検索データ用のビット線対ＳＢＩＴ，／ＳＢＩ
Ｔの一致検索時のハイレベルの電位を、所望の動作スピ
ードおよび消費電力に適宜調節可能である。なお、検索
データ用のビット線対ＳＢＩＴ，／ＳＢＩＴの一致検索
時のハイレベルの電位は、例えば図２に示すＣＡＭセル
２４を用いる場合、ＮＭＯＳ４２，４４をオンさせるこ
とができる電位であればよい。

【００９４】また、検索ビット線ドライバ７８では、動
作モードレジスタ２０から供給されるＳＢＩＴレベル指
示信号に応じて、検索データ用のビット線対ＳＢＩＴ，
／ＳＢＩＴの一方と内部ノードＳＢＩＴＨとが電気的に
接続された後も、実際にＣＡＭセル２４において一致検
索動作が開始される前までの間、信号ＳＢＩＴＰＣＮを
ローレベルとし、ＰＭＯＳ１００をオンさせるように制
御することも可能である。これにより、検索データ用の
ビット線対ＳＢＩＴ，／ＳＢＩＴのハイレベルを電源電
位までチャージアップするように制御することができ
る。

【００９５】なお、検索ビット線ドライバ７８におい
て、キャパシタンス１０４を複数個備えることと、ＰＭ
ＯＳ１００を常時オンするように制御することは同時に
両方を実施してもよいし、あるいはどちらか一方のみを
実施するようにしてもよい。

【００９６】続いて、ＣＡＭ装置７６において、一致線
レベル発生回路８０は、図７に示すように、一致線ＭＬ
と内部ノードＭＬＨとの間のチャージシェアにより、一
致線ＭＬの一致検索時のプリチャージレベルを中間電位
とするもので、電位蓄積用の制御回路１１２と、イコラ
イズ用ＮＭＯＳ１１４と、ディスチャージ用ＮＭＯＳ１
１６とを備えている。

【００９７】電位蓄積用の制御回路１１２は、内部ノー
ドＳＢＩＴＨが内部ノードＭＬＨに変わる点を除いて、
図６に示す検索データ用のビット線ＳＢＩＴの制御回路
７８で用いられている電位蓄積用の制御回路９０と同じ
構成のものであり、ＰＭＯＳ１００と、スイッチ回路１
０２と、複数個のキャパシタンス１０４とを備えてい
る。スイッチ回路１０２のオン／オフは、動作モードレ
ジスタ２０の設定に基づいて発生されるＭＬＨ容量選択
信号に応じて制御される。

【００９８】また、ＮＭＯＳ１１６は、一致線ＭＬとグ
ランドとの間に接続され、そのゲートには信号ＭＤＣが
接続されている。ＮＭＯＳ１１４は、内部ノードＭＬＨ
と一致線ＭＬとの間に接続され、そのゲートには信号Ｍ
ＥＱが接続されている。

【００９９】この一致線レベル発生回路８０では、スタ
ンバイ時に、信号ＭＥＱがローレベルとされた後、信号
ＭＰＣＮがローレベル、信号ＭＤＣがハイレベルとされ
る。

【０１００】その結果、ＮＭＯＳ１１４はオフして、内
部ノードＭＬＨと一致線ＭＬとが電気的に分離され、内
部ノードＭＬＨは、電位蓄積用の制御回路１１２により
電源電位にプリチャージされると共に、スイッチ回路１
０２を介して対応するキャパシタンス１０４がチャージ
アップされる。また、一致線ＭＬは、ＮＭＯＳ１１６に
よりグランド電位にディスチャージされる。

【０１０１】一致検索時には、信号ＭＰＣＮがハイレベ
ル、信号ＭＤＣがローレベルとされた後、信号ＭＥＱが
ハイレベルとされる。

【０１０２】まず、信号ＭＰＣＮがハイレベル、信号Ｍ
ＤＣがローレベルとされると、内部ノードＭＬＨは、ス
タンバイ時にプリチャージされた電源電位のフローティ
ングハイ状態、一致線ＭＬは、同じくスタンバイ時にデ
ィスチャージされたグランド電位のフローティングロー
状態となる。その後、信号ＭＥＱがハイレベルとされる
と、ＮＭＯＳ１１４がオンして、内部ノードＭＬＨと一
致線ＭＬとが電気的に接続され、一致線ＭＬの電位は、
両者のチャージがシェアされた状態の中間電位となる。

【０１０３】一致線レベル発生回路８０においても、動
作モードレジスタ２０の設定に応じてスイッチ回路１０
２のオン／オフを制御し、内部ノードＭＬＨに接続され
るキャパシタンス１０４の容量値を適宜変更可能であ
る。従って、一致線ＭＬの一致検索時のハイレベルの電
位を、所望の動作スピードおよび消費電力に適宜調節可
能である。なお、一致線ＭＬの一致検索時のハイレベル
の電位は、後述するリファレンス電圧ＶＲよりも高く、
電源電圧以下の中間電位となる範囲内の電位であればよ
い。

【０１０４】続いて、ＣＡＭ装置７６において、リファ
レンス電圧発生回路８４は、図８に示すように、２つの
内部ノードＶＲ，ＶＲＨの間でチャージシェアすること
により、一致検索後の一致線ＭＬの電位を検出するため
の中間電位のリファレンス電圧ＶＲを発生するものであ
り、電位蓄積用の制御回路１１８，１２０と、イコライ
ズ用ＮＭＯＳ１２２とを備えている。

【０１０５】電位蓄積用の制御回路１２０は、内部ノー
ドＳＢＩＴＨが内部ノードＶＲＨに変わる点を除いて、
図６に示す検索データ用のビット線ＳＢＩＴの制御回路
７８で用いられている電位蓄積用の制御回路９０と同じ
構成のものであり、ＰＭＯＳ１００と、スイッチ回路１
０２と、複数個のキャパシタンス１０４とを備えてい
る。スイッチ回路１０２のオン／オフは、動作モードレ
ジスタ２０の設定に基づいて発生されるＶＲＨ容量選択
信号に応じて制御される。

【０１０６】また、電位蓄積用の制御回路１１８は、Ｎ
ＭＯＳ１２４と、キャパシタンス１２６とを備えてい
る。ＮＭＯＳ１２４は、内部ノードＶＲとグランドとの
間に接続され、そのゲートには信号ＶＲＤＣが接続され
ている。また、キャパシタンス１２６は、電源と内部ノ
ードＶＲとの間に接続されている。また、ＮＭＯＳ１２
２は、内部ノードＶＨＲと内部ノードＶＲとの間に接続
され、そのゲートには信号ＶＲＥＱが接続されている。

【０１０７】リファレンス電圧発生回路８４では、スタ
ンバイ時には、信号ＶＲＥＱがローレベルとされた後、
信号ＶＲＰＣＮがローレベル、信号ＶＲＤＣがハイレベ
ルとされる。

【０１０８】その結果、ＮＭＯＳ１２２はオフして、内
部ノードＶＲＨ，ＶＲが電気的に分離され、内部ノード
ＶＲＨは、電位蓄積用の制御回路１２０のＰＭＯＳ１０
０により電源電位にプリチャージされると共に、スイッ
チ回路１０２を介して対応するキャパシタンス１０４が
プリチャージされる。また、内部ノードＶＲは、電位蓄
積用の制御回路１１８によりグランド電位にディスチャ
ージされる。

【０１０９】一致検索時には、信号ＶＲＰＣＮがハイレ
ベル、信号ＶＲＤＣがローレベルとされた後、信号ＶＲ
ＥＱがハイレベルとされる。

【０１１０】まず、信号ＶＲＰＣＮがハイレベル、信号
ＶＲＤＣがローレベルとされると、内部ノードＶＲＨ
は、スタンバイ時にプリチャージされた電源電位のフロ
ーティングハイ状態、内部ノードＶＲは、同じくスタン
バイ時にディスチャージされたグランド電位のフローテ
ィングロー状態となる。その後、信号ＶＲＥＱがハイレ
ベルとされると、ＮＭＯＳ１２２がオンして、内部ノー
ドＶＲＨ，ＶＲが電気的に接続され、内部ノードＶＲの
電位は、両者のチャージがシェアされた状態の中間電位
となる。

【０１１１】一致線レベル発生回路８０においても、動
作モードレジスタ２０の設定に応じてスイッチ回路１０
２のオン／オフを制御し、内部ノードＶＲＨに接続され
るキャパシタンス１０４の容量値を適宜変更可能であ
る。従って、リファレンス電圧の一致検索時の電位を、
所望の動作スピードおよび消費電力に適宜調節可能であ
る。なお、リファレンス電圧の一致検索時の電位は、前
述の一致線ＭＬの一致検索時のローレベルの電位よりも
高く、電源電圧以下の中間電位となる範囲内の電位であ
ればよい。

【０１１２】最後に、ＣＡＭ装置７６において、一致セ
ンスアンプ８２は、リファレンス電圧ＶＲに基づいて一
致線ＭＬの電位を検出し、これを増幅出力するものであ
る。なお、ＣＡＭ装置７６では、一致検索の結果、ほと
んどのワードで不一致が検出される場合が多いので、一
致センスアンプ８２は、スタンバイ状態および不一致検
出時の一致センス出力ＭＴを同じ電圧レベルとしてお
き、消費電流を削減することができるようにするのが好
ましい。

【０１１３】ＣＡＭ装置７６では、検索ビット線ドライ
バ７８により、一致検索時に、検索データとしてＣＡＭ
装置７６の外部から与えられる信号ＩＤの電圧レベルに
応じて、検索データ用のビット線対ＳＢＩＴ，／ＳＢＩ
Ｔの一方がハイレベル（中間電位）とされ、他方がロー
レベル（グランド電位）とされる。また、一致線ＭＬ
も、一致線レベル発生回路８０により、本実施例ではハ
イレベル（中間電位）とされる。

【０１１４】一致検索の結果、一致線ＭＬに接続されて
いる１ワード分のｎビットのＣＡＭセル２４の全てのビ
ットにおいて、検索データと記憶データとの一致が検出
された場合にのみ、一致線ＭＬは一致検索前にプリチャ
ージされたハイレベル（中間電位）を保持する。言い換
えると、１ワードのｎビットのＣＡＭセル２４の中に１
ビットでも不一致が検出されると、一致線ＭＬは、ロー
レベル（グランド電位）となる。

【０１１５】また、リファレンス電圧発生回路８４によ
りリファレンス電圧ＶＲが発生され、一致線ＭＬの電圧
レベルは、一致センスアンプ８２により、一致検索後の
一致線ＭＬの電圧レベルとリファレンス電圧ＶＲとが比
較されて検出され、その検索結果は、一致センス出力Ｍ
Ｔとして出力される。本実施例の場合、一致センス出力
ＭＴは、スタンバイ状態および不一致の時はローレベル
であり、一致の時にのみハイレベルが出力される。

【０１１６】なお、ＣＡＭ装置７６で用いられるキャパ
シタンス１０４，１２６の構成手段は何ら限定されず、
例えばＭＯＳトランジスタのゲート容量、メタル配線や
ポリシリコン等により構成された容量、ＰＮ接合のジャ
ンクション容量等のように、各種手段によって構成され
たものが利用可能である。また、ＣＡＭセル２４をダミ
ーの容量素子として利用してもよい。

【０１１７】また、検索ビット線ドライバ７８、一致線
レベル発生回路８０およびリファレンス電圧発生回路８
４の構成は図示例のものに限定されず、同様の機能を果
たす別の構成の回路によっても実現可能である。また、
電源とグランド、ＮＭＯＳとＰＭＯＳとをそれぞれ入れ
替え、信号の極性を反転して回路を構成してもよい。ま
た、一致センスアンプ８２の構成も従来公知のものがい
ずれも利用可能である。また、図５では１ワード分の回
路しか図示していないが２ワード以上分の回路を備えて
いてもよい。

【０１１８】本発明の連想メモリ装置は、基本的に以上
のようなものである。以上、本発明の連想メモリ装置に
ついて詳細に説明したが、本発明は上記実施例に限定さ
れず、本発明の主旨を逸脱しない範囲において、種々の
改良や変更をしてもよいのはもちろんである。

【０１１９】

【発明の効果】以上詳細に説明した様に、本発明の連想
メモリ装置は、動作モード設定手段を設け、この動作モ
ード設定手段の設定に応じて、内部回路の少なくとも一
部の電圧を制御するようにしたものである。これによ
り、本発明の連想メモリ装置によれば、要求される動作
スピードや消費電力に合わせて、例えば動作スピード重
視の動作モードに設定したり、消費電力重視の動作モー
ドに適宜設定することができるので、ユーザの多様なニ
ーズに柔軟に対応可能である。また、動作スピード重視
の動作モードに設定した場合も、要求される動作スピー
ドを得るための必要最低限の消費電力で動作させること
ができるので、消費電力を極限まで削減することができ
る。

【図面の簡単な説明】

【図１】本発明の連想メモリ装置の一実施例の構成概
略図である。

【図２】本発明の連想メモリ装置で用いられる連想メ
モリセルの一実施例の構成回路図である。

【図３】本発明の連想メモリ装置で用いられる検索ビ
ット線ドライバの一実施例の構成回路図である。

【図４】本発明の連想メモリ装置で用いられる一致検
出回路の一実施例の構成概略図である。

【図５】本発明の連想メモリ装置の別の実施例の構成
概略図である。

【図６】本発明の連想メモリ装置で用いられる検索ビ
ット線ドライバの別の実施例の構成回路図である。

【図７】本発明の連想メモリ装置で用いられる一致線
レベル発生回路の一実施例の構成概略図である。

【図８】本発明の連想メモリ装置で用いられるリファ
レンス電圧発生回路の一実施例の構成概略図である。

【図９】従来の連想メモリ装置の一例の構成概略図で
ある。

【図１０】従来の連想メモリセルの一例の構成回路図
である。

【符号の説明】

１０，７６，１２８連想メモリ装置１２，１３０ＣＡＭセルアレイ１４，７８検索ビット線ドライバ１６一致線プリチャージ回路１８一致線センス回路２０動作モードレジスタ２２内部電圧発生回路２４，１４２ＣＡＭセル２６記憶部２８検索部３０，３２，７０インバータ３４，３６，３８，４０，４２，４４，５２，５６，６
０，６２，６４，９６，１１４，１１６，１２２，１２
４，１４４，１４６，１４８，１５０Ｎ型ＭＯＳトラ
ンジスタ４６，４８，９２，９４ＮＡＮＤゲート５０，５４，６６，６８，９８，１００Ｐ型ＭＯＳト
ランジスタ５８一致検出回路７２チャージ線制御回路７４ＳＰＣＮ発生回路８０一致線レベル発生回路８２一致センスアンプ８４リファレンス電圧発生回路８６，８８，９０，１０６，１０８，１１０，１１２，
１１８，１２０制御回路１０２スイッチ回路１０４，１２６キャパシタンス１３２デコーダ１３４ビット線制御回路１３６一致検出器１３８フラグ発生器１４０優先順位エンコーダ

───────────────────────────────────────────────────── フロントページの続き (72)発明者小西正洋千葉県千葉市美浜区中瀬一丁目三番地川崎マイクロエレクトロニクス株式会社幕張本社内 (72)発明者金沢直樹千葉県千葉市美浜区中瀬一丁目三番地川崎マイクロエレクトロニクス株式会社幕張本社内

Claims

【特許請求の範囲】

【請求項１】連想メモリセルに記憶される記憶データと
外部から供給される検索データとの一致検索を行う連想
メモリ装置であって、動作モード設定手段と、この動作モード設定手段の設定
に応じて、外部から供給される電源電圧よりも高いまた
は低い内部電圧を発生する内部電圧発生回路とを備え、内部回路の少なくとも一部が、前記内部電圧発生回路に
よって発生される内部電圧で動作することを特徴とする
連想メモリ装置。
【請求項２】前記連想メモリセルに対して前記検索デー
タを供給する検索データ用のビット線対のハイレベルの
電位、および、前記記憶データと前記検索データとの一
致検索の結果が出力される一致線のハイレベルの電位の
内の少なくとも一方を前記内部電圧発生回路によって発
生される内部電圧の電位とする請求項１に記載の連想メ
モリ装置。
【請求項３】前記内部電圧発生回路は、前記電源電圧の
信号線と前記内部電圧の信号線との間に並列に設けられ
たＰ型ＭＯＳトランジスタおよびＮ型ＭＯＳトランジス
タを備え、前記動作モード設定手段の設定に応じて、前記Ｐ型ＭＯ
ＳトランジスタまたはＮ型ＭＯＳトランジスタの一方を
オンすることにより前記内部電圧を発生する請求項１ま
たは２に記載の連想メモリ装置。
【請求項４】連想メモリセルに記憶される記憶データと
外部から供給される検索データとの一致検索を行う連想
メモリ装置であって、動作モード設定手段と、この動作モード設定手段の設定
に応じて、前記連想メモリセルに対して前記検索データ
を供給する検索データ用のビット線対の振幅を調整する
ビット線振幅調整手段、および、前記一致検索の結果が
出力される一致線の振幅を調整する一致線振幅調整手段
の内の少なくとも一方とを備えることを特徴とする連想
メモリ装置。
【請求項５】前記ビット線振幅調整手段は、第１内部ノ
ードの第１プリチャージ手段と、前記動作モード設定手
段の設定に応じてオン／オフが制御される複数個の第１
スイッチを含む第１スイッチ回路と、この第１スイッチ
回路に含まれるそれぞれの第１スイッチを介して前記第
１内部ノードにそれぞれ接続される複数個の第１キャパ
シタンスとを備え、スタンバイ時に、前記検索データ用のビット線対と前記
第１内部ノードとを電気的に分離し、前記第１プリチャ
ージ手段により、前記第１内部ノードを前記検索データ
用のビット線対のプリチャージ電位とは反対の極性の電
位にプリチャージすると共に、前記動作モード設定手段
の設定に応じてオンされる前記第１スイッチを介して前
記第１内部ノードに接続される前記第１キャパシタンス
をプリチャージし、一致検索時に、前記検索データ用のビット線対の内の一
方と前記第１内部ノードとを電気的に接続し、前記第１
内部ノードに接続される前記第１キャパシタンスにプリ
チャージされる容量に応じて決定される中間電位を発生
する請求項４に記載の連想メモリ装置。
【請求項６】前記動作モード設定手段の設定に応じて、
前記第１プリチャージ手段により、前記第１内部ノード
を前記スタンバイ時にのみプリチャージするか、前記検
索データ用のビット線対の内の一方と前記第１内部ノー
ドとを電気的に接続した後、前記連想メモリセルにおい
て前記一致検索が開始される前までの間、前記第１内部
ノードをプリチャージするかを決定する請求項５に記載
の連想メモリ装置。
【請求項７】前記一致線振幅調整手段は、第２内部ノー
ドの第２プリチャージ手段と、前記動作モード設定手段
の設定に応じてオン／オフが制御される複数個の第２ス
イッチを含む第２スイッチ回路と、この第２スイッチ回
路に含まれるそれぞれの第２スイッチを介して前記第２
内部ノードにそれぞれ接続される複数個の第２キャパシ
タンスとを備え、スタンバイ時に、前記一致線と前記第２内部ノードとを
電気的に分離し、前記第２プリチャージ手段により、前
記第２内部ノードを前記一致線のプリチャージ電位とは
反対の極性の電位にプリチャージすると共に、前記動作
モード設定手段の設定に応じてオンされる前記第２スイ
ッチを介して前記第２内部ノードに接続される前記第２
キャパシタンスをプリチャージし、一致検索時に、前記一致線と前記第２内部ノードとを電
気的に接続し、前記第２内部ノードに接続される前記第
２キャパシタンスにプリチャージされる容量に応じて決
定される中間電位を発生する請求項４〜６のいずれかに
記載の連想メモリ装置。
【請求項８】前記一致線振幅調整手段は、前記一致線と
センスノードとの間に接続され、クランプ電圧のレベル
によりオン／オフが制御される第１トランジスタと、前
記動作モード設定手段の設定に応じて前記一致線をプリ
チャージすると共に、前記第１トランジスタのオン／オ
フを制御するクランプ電圧を発生する第２トランジスタ
と、前記センスノードのプリチャージ手段とを備え、スタンバイ時に、前記センスノードのプリチャージ手段
により前記センスノードをプリチャージすると共に、前
記第２トランジスタにより、前記一致線を、前記動作モ
ード設定手段の設定に応じて制御される前記第２トラン
ジスタのゲート電圧よりも当該第２トランジスタのしき
い値電圧分だけ低いまたは高い中間電位にプリチャージ
し、なおかつ前記クランプ電圧を、前記一致線のプリチ
ャージ電位と同電位に設定する請求項４〜６のいずれか
に記載の連想メモリ装置。
【請求項９】請求項１〜８のいずれかに記載の連想メモ
リ装置であって、さらに、前記一致線の一致検索後の電位を検出するため
のリファレンス電圧を発生するリファレンス電圧発生回
路と、前記リファレンス電圧に基づいて前記一致線の一
致検索後の電位を検出し、これを一致センス出力として
増幅出力する一致センスアンプとを備え、前記リファレンス電圧発生回路は、第３内部ノードの第
３プリチャージ手段と、前記動作モード設定手段の設定
に応じてオン／オフが制御される複数個の第３スイッチ
を含む第３スイッチ回路と、この第３スイッチ回路に含
まれるそれぞれの第３スイッチを介して前記第３内部ノ
ードにそれぞれ接続される複数個の第３キャパシタンス
とを備え、スタンバイ時に、前記リファレンス電圧の信号線と前記
第３内部ノードとを電気的に分離し、前記第３プリチャ
ージ手段により、前記第３内部ノードを前記リファレン
ス電圧の信号線のプリチャージ電位とは反対の極性の電
位にプリチャージすると共に、前記動作モード設定手段
の設定に応じてオンされる前記第３スイッチを介して前
記第３内部ノードに接続される前記第３キャパシタンス
をプリチャージし、一致検索時に、前記リファレンス電圧の信号線と前記内
部ノードとを電気的に接続し、前記リファレンス電圧と
して、前記第３内部ノードに接続される前記第３キャパ
シタンスにプリチャージされる容量に応じて決定される
中間電位を発生することを特徴とする連想メモリ装置。